DE2416846B2 - Datenverarbeitungseinrichtung - Google Patents

Description

2. Datenverarbeitungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zwei Schieberegister (104, 105) vorgesehen sind, deiren Dateneingangspfade (106, 107) miteinander so verbunden sind, daß sie die gleichen Operanden aufnehmen, daß die beiden Schieberegister (104,105) so ausgelegt sind, daß ihr Inhalt gleichzeitig in entgegengesetzten Richtungen verschoben wird, und daß eine Schaltlogik (32) vorgesehen ist, die den verschobenen Inhalt eines jeden Schieberegisters (104,105) auswählt.

Die Erfindung bezieht sich suf ei*-» Datenverarbeitungseinrichtung mit einem Rechenwerk und einer Vielzahl von Registern, die Operanden zur Verarbeitung durch das Rechenwerk enthalten.

Datenverarbeitungseinrichtungen weisen in herkömmlicher Weise ein Rechenwerk und eine Vielzahl von Registern (z. B. Akkumulatorregister) auf, zu denen ein rascher Zugriff möglich ist, um Operanden für das Rechenwerk zu erhalten. Zweckmäßigerweise sind die Register eine Speichereinheit mit direktem Zugriff. Derartige Speichereinheiten stehen kommerziell als Halbleiterbausteine mit integrierter Schaltung einfach zur Verfügung (US-PS 33 73 408).

Die Verwendung von Speichern mit direktem Zugriff bringt jedoch Probleme mit sich. Wenn eine Instrukti on zwei verschiedene Operanden anfordert, die düm Rechenwerk aufgegeben werden sollen, muß der Zugang zum Speicher mit direktem Zugriff zweimal nacheinander vorgenommen werden, damit die beiden Operanden erhalten werden. Ferner muß der ernte Operand vorübergehend zwischengespeichert werden, während auf den Zugriff für den zweiten Operanden gewartet wird. Es ist die Aufgabe der Erfindung, die zusätzliche Zeitverzögerung aufgrund des doppelten Zugriffes zum Speicher zu vermeiden und den Zwischenspeicher einzusparen.

Diese Aufgabe wird gemäß vorliegender Erfindung dadurch gelöst, daß die Register in eine erste Gruppe und eine zweite Gruppe unterteilt sind, daß die Gruppen einen gemeinsamen Dateneingangspfad aufweisen, von welchem Operanden gleichzeitig derart in die entsprechenden Register der beiden Gruppen eingeschrieben werden, daß die Register der ersten Gruppe den Bleichen Inhalt aufweisen wie die Register der zweiten Gruppe und daß jede Gruppe einen unabhängigen Datenausgangspfad besitzt, der jeweils zu dem Rechenwerk führt, so daß gleichzeitig je ein Operand von jeder Gruppe ausgelesen und parallel in das Rechenwerk eingespeist werden kann.

Der Gegenstand des Anspruches 2 äst eine Weiterbildung des Gegenstandes des Hauptanspruches.

Die beiden Gruppen stellen somit abwechselnde Quellen der gleichen Operanden dar und können

ίο gleichzeitig und unabhängig voneinander adressiert werden, damit zwei Operanden für das Rechenwerk erhalten werden. Auf diese Weise ist keine Zwischenspeicherung am Eingang des Rechenwerkes notwendig. Ferner können, falls eine bestimmte Instruktion eine

is Wahl zwischen zwei möglichen Operanden enthält, diese beiden Operanden gleichzeitig ausgelesen werden, und die Entscheidung, welcher Operand ausgewählt werden soll, kann bis nahe zum Ende des Instruktionszyklus aufgeschoben werden. Insgesamt ergibt sie!» somit

eine wesentliche Erhöhung der Betriebsgeschwindigkeit der Einrichtung.

Nachstehend wird die Erfindung in Verbindung mit der Zeichnung anhand eines Ausführungsbeispieles erläutert. Die einzige Figur zeigt ein Blockschaltbild einer Datenverarbeitungseinrichtung mit gespeichertem Programm.

Das Rechenwerk 10 besitzt eine Wabe Il und zwei Sätze von Fehlerahzeigevorrichtungen 12 und 13. Letztere werden in herkömmlicher Weise verwendet,

jo um Arbeitsvorgänge, die von der Walze ausgeführt werden sollen, aufzuzeichnen und zu steuern; bei 14 ist eine Zweileitungsverbindung angedeutet. In der Praxis werden die Sätze von Fehleranzeigevorrichtungen jeweils als Stufen eines einzigen Registers ausgeführt,

ij obgleich sie auch individuelle bistabile Vorrichtungen und/oder mehrere zwei-, drei- oder mehrstufige Register darstellen können, oder aber sogar ein einzelnes Register für beide Sätze von Fehleranzeigevorrichtungen mit einem entsprechenden Registerstu-

fenausgang, der durch Steuersignal freigegeben wird, die den gewünschten von zwei möglichen Betriebspegeln darstellen. Die Freigabeeingänge 15 und 16 sind für die Sätze 12 und 13 der Fehleranzeigevorrichtungen so dargestellt, daß gleichzeitig nur ein Satz aktiv ist.

4) Die Akkumulatorregister für das Rechenwerk 10 sind dupliziert. Zusätzlich ist jeder Satz in Form von zwei Gruppen oder Reihen von Registern angeordnet, und diese Gruppen sind vorzugsweise als Halbleiterspeicher ausgeführt, die integrierte Schaltkreise verwenden.

Die beiden Gruppen von Registern sind durch 17 und 18 mit Ausgängen 19 und 20, die mit ODER-Gliedern 21 und 22 verbunden sind, sowie durch 23 und 24 mit Au-gängen 25 und 26 dargestellt, die ebenfalls mit den ODER-Gliedern 21 und 22 verbunden sind. In der Praxis können die Gruppen von Registern jeweils einen oder mehrere integrierte Schaltkreise aufweisen. Beispielsweise können 16 Register in jeder Gruppe vorhanden sein, und ein integrierter Schaltkreis (Chip) kann vier Bits einer jeden Gruppe von 16 Registern ergeben,

bo obgleich große integrierte Schaltungen auf jedem Chip eine Kapazität von mehreren Bits haben können. Auch kann jeder integrierte Schaltkreis Register für beide Betriebsebenen, d. h. in beiden Sätzen ergeben, was der Fall ist, wenn Chips mit einer Speicherung von 16 Worten bei nur acht Registern pro Ebene des Verarbeitungsbetriebes verwendet werden.

Die Wortkapazität der Speicherchips ist äquivalent der Registerkapazität. Die Information zur Speicherung

in den Registern 17, 18 oder 23, 24 steht in Wortform über die Mehrleilerpfade 28, 30, 29, 31 zur Verfugung, deren jeder von einem Mehrleiterpfad 27 aus der Leitweglogik 32 abzweigt Um aus dem gewünschten Register einer Gruppe auszulesen oder in das gewünschte Register einer Gruppe einzulesen, ist eine Adressierinformation erforderlich, und diese steht über die Leitungen 33 und 34 zur Verfügung. Die Leitung 33 adressiert sowohl die Gruppen 17 als 23. Die Leitung 34 dient in ähnlicher Weise zur Adressierung der anderen beiden Registergruppen 18 und 24.

Die Registeradresseninformation wird aus Teilen eines Irrstruktionswortes über eine Dekodiervorrichtung 37 auf den Leitungen 33 und 34 zugeführt, die eine Breite von vier Bits für ein 16-Register pro Gruppe darstellen.

Die Anordnung zweier ähnlicher Gruppen von Registern in jedem Satz bei gleicher Information, an entsprechenden Stellen einer jeden Gruppe gespeichert, trägt zur Geschwindigkeit der Verarbeitungseinrichtung bei. Dies ergibt sich aus einer Betrachtung der Schaltiogik, die bei 33 lediglich durch Funktionsdiagramm angezeigt ist, um Walzeneingänge 41 uid 42 zu speisen. Das gestrichelt angedeutete Kästchen 39 stellt eine elektronische Logik dar, durch die der Eingang von Daten aus einer Mehrfachleitung 43 und der Eingang von Informationen aus einem Akkumulatorregister zwischen den Walzeneingängen 41 und 42 ausgetauscht werden kann, wie dies für den speziellen Walzenbetrieb z. B. in bezug auf die Speicheradressenmodifizierung erforderlich ist Die in Frage kommenden Leitwegoperationen sind auf einfaches Schalten begrenzt Derartige Schaltvorgänge sind durch UND-Glieder für die möglichen Verbindungen einerseits zwischen den Ausgängen 44 und 45 der ODER-Glieder 21 und 22 J5 sowie die Abzweigungen 46 und 47 der Mehrfachleitung 43 als auch andererseits den Eingängen 41 und 42 auf einfache Weise realisierbar.

Die beschriebene Verarbeitungseinrichtung verwendet eine sequentielle Adressiereinrichtung für ihren Programmspeicher 50. Dies bedeutet, daß normalerweise ein Zugang zum Speicher 50 entsprechend dem Inhalt eines Programmadressenzählers erfolgt der bei jedem Speicherzyklus schrittweise um eine Einheit geschaltet wird. Zwei Gesichtspunkte für den Programmspeicherzugriff der Verarbeitungseinrichtung tragen dazu bei, daß eine hohe Betriebsgeschwindigkeit erzielt wird. Der eine Gesichtspunkt bezieht sich auf die Duplizierung von Registersätzen \.nd arithmetischen Fehleranzeigevorrichtungen und betrifft die Verwendung zweier getrennter Programmadre^senzähler 51 und 52.

Die Zähler 51 und 52 besitzen Freigabeleitungen 53, 54, die als solche auf den Zänlern zur Verfugung stehen oder als Zählersignalspeiseleitungen aus entsprechend gesteuerten UND-Gliedern getrennt von der Taktleitung für die Zeitsteuerung der Anordnung vorgesehen sein können.

Die Leitung 68 weist Zweigleitungen 73 und 74 auf, die Eingänge in die Programmadressenzähler 51 und 52 darstellen. Auch wird das ODER-Glied 66, das die Anordnung 67 (Register bzw. Satz von logischen Gliedern) speist, von dem modifizierten Adressenpufferspeicher 49 Ober die Leitung 75 gespeist, wenn das UND-Glied 76 freigegeben wird. Dies ergibt die zweite, die Geschwindigkeit erhöhende Eigenschaft der Programmadressierar.ordnung insofern, als eine modifizierte Adresse aus dem Pufferspeicher 49 durch die Speicheradressieranordm.jig (über Pufferspeicher 61 und 62) beaufschlagt werden kann, während sie noch in den entsprechenden Programmadressierspeicher eingeführt wird. Um eine nachteilige Beeinflussung mit der normalen Zunahme des Programmadressenzählers zu vermeiden, wird der Inhalt der Anordnung 67 zu einem vorbestimmten Zeitpunkt in jedem Speicherzyklus ausgetastet Andere Maßnahmen zur Erzielung der gleichen Sicherungen weisen die Verwendung zusätzlicher UND-Glieder, z. B. in den Leitungen 73, 74, und eine entsprechende Freigabe dieser Glieder auf.

Durch entsprechende Steuerung der UND-Glieder 64,76 und 78 wird für den normalen Programmspeicherzugriff über sequentielle Adressierung und Sprünge sowohl für die modifizierten Speicheradressen als für spezifizierte Speicheradressen Sorge getragen.

Programmsprünge für spezifizierte Speicheradressen erfordern lange Instruktionswörter im Vergleich zu den meisten anderen Instruktionen, wie -iie die Speicheradresse zur Durchführung insgesamt erfordern kann. Es ist deshalb sehr zweckmäßig, eine Verarbeitungseinrichtung zur Verfügung zu haben, die in der Weise betrieben wird, daß sie eine bevorzugte Länge esnes Instruktionswortes verwendet und die auch durch ein Instruktionswort doppelter normaler Länge betrieben werden kann. Dann kann die zweite Hälfte der doppelten WortlSnge für die spezifizierte Adresse bereitgehalten werden. Dieses Schema ist bei der hier beschriebenen Verarbeitungseinrichtung vorgesehen und so ausgelegt, daß der Speicher 50 stets Instruktionswörter doppelter normaler Länge beim Zugriff erzeugt, wodurch der Instruktionsvorgang doppelter Länge wie auch ein Asynchronismus des Speichers relativ zu den anderen Verarbeitungseinheiten bei Instruktionen normaler Länge vereinfacht wird. Dies ist ein Grund dafür, warum zwei Programmadressen-Pufferspeicher 61 und 62 vorgesehen sind.

Jeder der Programmadressen-Pufferspeicher 61 und 62 ist für eine andere Hälfte des Speichers 50 bestimmt, die auch die Verwendung eines Speichers mit dem Doppelten der Kapazität, wie sie normalerweise durch die Wortlänge der Programmadressenzähler 51 und 52 adre~sierbar ist, ermöglicht. Diese Speicherhälften sind mit 81 und 82 angedeutet und begrifflich seitlich nebeneinander mit einem Wort ausgebildet. Die Speicheradressenstellen können als von litiks nach rechts und von oben nach unten im Speicher 50 beziffert betrachtet werden, was bedeutet, wenn die erste Adressenstelle Null ist, wie dies üblich ist, daß die Speicherhälften 81 und 82 geradzahlige und ungeradzahlige Speicheradressenstellen darstellen. Falls Zahlen, die in den Pufferspeichern 61 und 62 registriert sind, »Pegel« der entsprechenden Speicherhälften 81 und 82 darstellen, ist damit klar, daß die gleiche Anzahl tu beiden Pufferspeichern 61 und 62 geradzahlige und ungeradzahlige Speicheradressenstellen auf dem gleichen »Pegel« identifiziert. Ferner sind diese Steilen fortlaufend, und wenn eine gerade Zahl (Adresse) in beide Pufferspeicher 61 und 62 eingegeben wird, wird die gewünschte Adressenstelle in die geradzahlige Speicherhälfte 81 iid die nächstfolgende Stelle in die ungeradzahlige Speicherhälfte 82 adressiert Wenn jedoch eine ungerade Zahl (Adresse) in die Speicher 61 und 62 eingegeben wird, wird die gewünschte Adressenstelle in die ungerade Speicherhälfte 82 adressiert, dann aber, wenn keine Betätigung erfolgt, wird die Stelle, die ir. der geradzahligen Speicherhälfte 81 adressiert ist, die vorausgehende Stelle sein, die nicht mit der Forderung nach dem Zugriff des Speichers 50 in

sequentieller Form übereinstimmt.

Die Aktion, die zu dieser Korrektur erforderlich ist. besteht darin, die Zahl im Adressen-Pufferspeicher 61, der der geradzahligen Speicherhälfte 81 zugeordnet ist, wenn eine ungerade Zahl aus der Leitung 68 eingeführt wird, schrittweise um eine Einheit zu vergrößern. Es gibt viele zweckmäßige Wege, um eine solche Zunahme zu erreichen, z. B. das Abfühlen des Zustandes der Ziffer geringster Bedeutung des Pufferspeichers 62 während eines Füllvorganges und das schrittweise Weiterschalten eines den Pufferspeicher darstellenden Zählers, wenn diese Ziffer als eine binäre »Eins« festgestellt worden ist. Der in der Zeichnung dargestellte Weg nutzt den Vorteil des vorerwähnten Bcschickens der Leitung 68 durch eine entsprechende zeitgesteuerte Austastung der Anordnung 67 aus. Die ablaufende Kante eines entsprechenden Alistastimpulses auf der Steuerleitung 71 zur Anordnung 67 wird einer Schaltung 72 zur Anzeige der ablaufenden Kante aufgegeben, deren Ausgang zusammen mit dem Ausgang der Stufe geringster Bedeutung aus der Anordnung 67 in die Eingänge eines UND-Gliedes 85 gespeist wird, dessen Ausgang mit einem Zählereingang des Pufferzählers 61 verbunden ist. Eine ähnliche Schaltung kann einem Füllimpuls und der Stufe geringster Bedeutung eines der beiden Pufferspeicher 61 und 62 aufgegeben werden, wenn die Pufferspeicher ausgetastet werden, um ihr Füllen zu steuern, wie dies in der Praxis üblich ist.

Die adressierten !nstruktionswörter aus den Speicherhäiften 81 und 82 werden über die Leitungen 84 und 85 einem Speicherausgangspuffer 86 mit einer Länge von zwei Worten zugeführt, der in zwei Instruktionswortabschnitte unterteilt wird, und es ist zweckmäßig, einen zusätzlichen Paritätsabschnitt Pzum Prüfen des Speicherbetriebes zu haben. Ein Multiplexer 87 wird von dem Ausgang des UND-Gliedes 83 gesteuert, um zu gewährleisten, daß das gewünschte der beiden Instruktionswörter, das aus dem Speicher ausgelesen wird, stets zuerst am Ausgang 88 des Multiplexers 87 erscheint, während das nächstfolgende Wort auf dem Multtplexerausgang 8*5 eine vorbestimmte Zeit nachher auftritt, wie dies durch Steuersignale bestimmt wird. Der Multiplexerausgang 88 ist nacheinander über UND-Glied 89 und ODER-Glied 90 an eine Datenleitung 91 gegattert. Wenn das UND-Glied 89 das gewünschte Instruktionswort einspeist, wird es in einen ersten Instruktionspufferspeicher 92 gesetzt. Wenn das UND-Glied 89 das nächstfolgende Instruktionswort einspeist, wird der Inhalt des ersten Instruktionspufferspeichers 92 durch einen zweiten Instruktionspufferspeicher 93 aufgenommen und durch das nächste Wort ersetzt. Das en-.sprechende Ordnen der Instruk'.ionswörter in ihrer Leitweglenkung zu den Pufferspeichern 92 und 93 kann dadurch erreicht werden, daß das Zeitverhalten der Freigabe der UND-Glieder ir den Ausgängen des Pufferspeichers 86 variiert wird. Es ist auf diese Weise möglich, beide Instruktionspufferspeicher92 und 93 bei jedem Speicherlesezyklus zu füllen.

So tritt für ein Instruktionswort doppelter Länge der allgemeine Teil, der in der zweiten Hälfte erscheint, im ersten Instruktionspufferspeicher 92 auf, von welchem er zur oben erwähnten Leitung 77 zur Verfügung steht

Der Inhalt des Programmadressenzählers wird, wenn dies für die Modifizierung erforderlich ist, durch das Rechenwerk über das ODER-Glied 94 und das UND-Glied 95 in eine Dateneingangsleitung 96 eingeführt, die einen weiteren Eingang des ODER-Gliedes 90 speist Aus dem Ausgang 91 des ODER-Gliedes 90 gelangen solche Daten längs der Datenleitung 97, von welcher eine Zweigleitung 98 zwei andere Zweige speist, deren einer die Leitung 43 für die Daten zur Walzeneingangsschaltlogik 39 und deren anderer, 99, ein Eingang der Leitweglogik 32 ist, über die er die Registergruppen 17,18 oder 23,24 erreicht.

Allgemeine und modifizierte Adressenwörter auf dem Weg 68 können auch über ein UND-Glied 100 in den Dateneingangsweg 96 geführt werden, falls sie für die

ίο Arbeitsvorgänge des Rechenwerkes sofort erforderlich sind, so daß die Zeit eingespart wird, die sonst notwendig wäre, urn sie in das entsprechende Programmadressenregister einzuführen und das UND-Glied 95 in der oben erwähnten Weise zu betätigen.

!·'■ Die Leitweglogik 32 dient, wie schematisch angedeutet, zur Auswahl einer von vier Datenspeisequellen für die Register 17,18 oder 23, 24, von denen eine die oben erwähnte Datenleitung 99 ist und eine weitere 101 von dem Walzenausgang 48 abzweigt. Die anderen beiden

>n Eingänge iö2 und iO3 der Leiiwegkigik 32 minen uic Ausgänge parallel zi den Stufen zweier entgegengesetzt betätigter Schieberegister 104 und 105. Es ist zweckmäßig, zwei Schieberegister in entgegengesetzten Richtungen gleichzeitig für den gleichen Informa-

:·"> tionsinhalt zu betätigen und dann den gewünschten Ausgang auszuwählen. Andererseits kann man zuerst entscheiden, welche Verschieberichtung erforderlich ist und dann entsprechend ein Zweirichtungsregister betätigt!!. Die Schieberegister 104 und 105 sind mit

κι weiteren Zweigleitungen 106 und 107 des Walzcnausganges 48 verbunden, damit ihre Stufen parallel gefüllt werden, und sind normalerweise unabhängig davon betrieben, ob ein Schiebevorgarig spezifiziert ist und ihr Inhalt durch die Leitweglogik 32 in der gewünschten

)5 Weise einfach ausgewählt wird oder nicht. Diese Annäherung, die maximale Zeitdauer für Entscheidungen, die getroffen werden müssen, zur Verfügung zu stellen, ohne Arbeitsvorgänge, die normalerweise als davon abhängig angesehen werden, zu verzögern, ergibt sich auch aus dem Zweigruppen-Registersatz, wie oben erwähnt.

Instruktionswörter aus dem zweiten Instruktionspufferspeicher 93 werden in den Instruktionsdekodierer 37 eingeführt, der als Teil eines größeren Blockes zur Erzeugung von Steuer- und Zeitgebersignalen für die Betätigung der Verarbeitungseinrichtung und des Speichers, beispielsweise über Schieberegister für Taktgeberzwecke, gezeigt ist. Ein Ausgang ist von dem Dekodierer 37 dargestellt und Zweigleitungen gehen von dort aus und führen Instruktionswortteile in die Registergruppen (vier Bits sind für io Wori-Gruppen erforderlich) und die Leitweglogik 32 (zwei Bus sind erforderlich, um einen der vier Eingänge zu wählen).

Eine Zweigleitung ist auch zur Walze dargestellt die

eine Funktionsdekodiervorrichtung enthalten kann, obgleich sie in gleicher Weise auch als Teil des Steuerblockes betrachtet werden kann.

Nachstehend werden die Vorteile der beschriebenen Verarbeitungseinrichtung zusammengefaßt Mit der Duplikation von arithmetischen Fehleranzeigevorrichtungen, Registern und Programmzählern sind keine Abwerf- und Zustellvorgänge aufgrund einer Änderung des Betriebspegels der Maschine erforderlich. Die Bereitstellung zweier Gruppen von Registern in jedem Satz und zweier Schieberegister ermöglicht daß Entscheidungen so verzögert werden können, daß sie später in einem Maschinenzyklus stattfinden, als dies sonst der Fall wäre. In ähnlicher Weise überlappt das

Füllen von Programmadressen-Pufferspeichern gleichzeitig mit den Programmadressenzählern Arbeitsvorgänge, die sonst nacheinander durchgeführt werden. Die doppelte Adressenpufferung erleichtert auch nicht nur die Zwei-Wort-Adressierung in jedem Speicherzyklus, sondern ergibt auch eine doppelt so große Speicherkapazität bei gleicher Länge des Adressenwortes.

Die Verarbeitungseinrichtung, die in Zusammenhang K->.i der Zeichnung beschrieben worden ist, ist insbesondere geeignet für periphere Geräte. Für einen solchen Betrieb stellen die Eingangsdaten auf dem Datenweg 96 eine Information dar, oie aufgrund der engen Beziehung von Elektronik/Anzeigevorrichtungen der zu steuernden Maschine erforderlich ist, damit sie entsprechend dem Programmaterial in Speicher 50 verarbeitet wird, und ergeben eine Ausgangsinformation aus der Datenleitung 48 in die enge Verbindung von Elektronik/Anzeigevorrichtungen der Maschine.

Vorzugsweise ist der Speicher 50 groß genug, um

r fugfaifiinc iüi

Ordnung, z. B. ein Plattenspeicher oder dgl., kann zum Einführen von Programmaterial in den Speicher 50 verwendet werden, so daß hier auf Details verzichtet werden kann. Insbesondere wenn die Füllvorrichtung

·-, sehr langsam, z. B. aus einem Papierbandleser, relativ zu der Verarbeitungsgeschwindigkeit arbeitet, ist es zweckmäßig, irgendwelche Vorfüllvorkehrungen zu treffen. Nimmt man an, daß der Speicher 50 in der Lage ist, mehr als einen Block von Programmen gleichzeitig

to zu speichern, und daß diese Programme in einer Satzfolge verwendet werden sollen, läßt sich ein Überschreiben eines Blockes mit einem anderen auf einfache Weise dadurch erreichen, daß Blocks, die im Speicher 50 unmittelbar zur Verfugung stehen, ineinan-■ der verschachtelt werden. Es ist auch erwünscht, eine Füllcitung für den Speicher 50 aus dem Ausgang 48 der W;ilze vorzusehen. Ferner kann eine gegatterte Zwischenverbindung von dem Ausgang des Programmpufferspeichers 9.3 zur Datenleitung 96—97 für ein

in cn Γ äiS cii'ic pci'ipilci'c ividSCiiiiit: " i dSOiics mm/ei nuunMauen in insil UKtlunen

gleichzeitig aufzunehmen. Jede entsprechende Füllan- normaler Lange vorgesehen werden.

Hierzu 1 Blatt Zeichnungen

Claims (1)

Patentansprüche:

1. Datenverarbeitungseinrichtung mit einem Rechenwerk und einer Vielzahl von Registern, die Operanden zur Verarbeitung durch das Rechenwerk enthalten, dadurch gekennzeichnet, daß die Register in eine erste Gruppe (17,18) und eine zweite Gruppe (23, 24) unterteilt sind, daß die Gruppen einen gemeinsamen Dateneingangspfad (27) aufweisen, von welchem Operanden gleichzeitig derart in die entsprechenden Register der beiden Gruppen (17,18; 23,24) eingeschrieben werden, daß die Register der ersten Gruppe den gleichen Inhalt aufweisen wie die Register der zweiten Gruppe, und daß jede Gruppe einen unabhängigen Datenausgangspfad (44, 45) besitzt, der jeweils zu dem Rechenwerk (10) führt, so daß gleichzeitig je i:in Operand aus jeder Gruppe ausgelesen und parallel in das Rechenwerk (10) eingespeist werden kann.