DE2233597B2 - Circuit arrangement for correcting errors for data transmission - Google Patents
Circuit arrangement for correcting errors for data transmissionInfo
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Description
Die Erfindung betrifft eine Schaltungsanordnung zur Korrektur einer fehlerhaft empfangenen Folge von Redundanzanzeigebits in einer Datenübertragung, welche in einen Pulskodemodulationsrahmen mit einer höheren Abtastfrequenz als der Telegrafiegeschwindigkeit der Übertragung der Daten integriert ist und deshalb Redundanzbits aufweist, wobei am Eingang das Pulskodemodulationssignal und der Takt der Redundanzanzeigen empfangen wird und die Korrektur verbotene Folgen (00 und 111) des Redundanzanzeigebits erkennt. Die Erfindung ist insbesondere auf die Datenübertragung über eine Telefonleitung mittels Pulskodemodulation (MIC) anwendbar, deren Abtastfolge schneller ist als die Telegrafiegeschwindigkeit (Anzahl der Bits pro Sekunde). In diesem Fall muß man in einem MIC-Rahmen erstens Informationsbits übertragen, zweitens Verdopplungsbits, sogenannte Redundanzbits, und drittens zusätzliche Bits, welche als Redundanzanzeige bezeichnet werden, die es nämlich ermöglichen zu erkennen, ob ein bestimmtes Bit ein Informationsbit oder ein Redundanzbit ist. Die Wertfolge der Redundanzanzeigebits folgt einem vorgegebenen Gesetz, wobei die Erfindung die Einrichtung schafft, um eine Korrektur auszuführen, wenn dieses Gesetz nicht erfüllt ist. Die Datenübertragung auf einer Telefonleitung erfolgt mit einer Telegrafiegeschwindigkeit, welche unter den normalen Telegrafiegeschwindigkeiten auswählbar ist, beispielsweise mit einer der folgenden Geschwindigkeiten: 1200-2400-4800 - 9600 Bits pro Sekunde.The invention relates to a circuit arrangement for correcting an incorrectly received sequence of redundancy display bits in a data transmission, which is integrated in a pulse code modulation frame with a higher sampling frequency than the telegraphy speed of the transmission of the data and therefore has redundancy bits, the pulse code demodulation signal and the clock of the redundancy displays being received at the input and the correction detects forbidden sequences (00 and 111) of the redundancy indicator bit. The invention is particularly applicable to data transmission over a telephone line by means of pulse code modulation (MIC), the scanning sequence of which is faster than the telegraph speed (number of bits per second). In this case, information bits must first be transmitted in a MIC frame, secondly doubling bits, so-called redundancy bits, and thirdly additional bits, which are referred to as redundancy indicators, which make it possible to recognize whether a certain bit is an information bit or a redundancy bit. The sequence of values of the redundancy indicator bits follows a predetermined law, the invention providing the means to carry out a correction if this law is not met. The data transmission on a telephone line takes place at a telegraphic speed which can be selected from the normal telegraphic speeds, for example at one of the following speeds: 1200-2400-4800-9600 bits per second.
Die Abtastfolgen der MIC-Rahmen sind im Betrieb für die Datenübertragung auf Telefonleitungen Vielfache von 500 Hz. Um bei der Übertragung von Daten in einem MIC-Rahmen keine Informationen zu verlieren, ist es erforderlich, eine höhere Rahmenfolge zu verwenden, und zwar in einem festen Verhältnis. Dies führt für die oben genannten Telegrafiegeschwindigkeiten Vzu den folgenden Abtastfolgen:The scanning sequences of the MIC frames are multiples in operation for data transmission on telephone lines of 500 Hz. In order not to lose any information when transmitting data in a MIC frame, it is necessary to use a higher frame rate, in a fixed ratio. this leads to the following scanning sequences for the telegraphic speeds V mentioned above:
F V Verhältnis Fl V FV ratio Fl V
1 500 Hz für 1 200 b/s1 500 Hz for 1 200 b / s
3 000 Hz für 2 400 b/s3,000 Hz for 2,400 b / s
6 000 Hz für 4 800 b/s6000 Hz for 4800 b / s
12 000Hz Tür 9 600 b/s12 000Hz door 9 600 b / s
5/4
5/4
5/4
5/45/4
5/4
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5/4
W) Diese zusätzliche Geschwindigkeit der Frequenz MICFüber die Telegrafiegeschwindigkeit Vführt durch ein Aussetzen dazu, desselbe Informationsbit der Daten zweimal hintereinander abzutasten. In diesem Fall entspricht das zweite Bit MIC demselben Datenbit und wird als Redundanzbit bezeichnet W) This additional speed of the frequency MICF over the telegraphic speed V, by means of an interruption, causes the same information bit of the data to be sampled twice in succession. In this case, the second MIC bit corresponds to the same data bit and is referred to as the redundancy bit
Unter diesen Umständen ist es erforderlich, eine zusätzliche Information auf die Leitung zu schicken, welche es ermöglicht, zu erkennen, ob ein empfangenes Bit ein Informationsbit oder ein Redundanzbit ist. Dies geschieht bekanntlich dadurch, daß in festgelegter Folge systematisch sogenannte Redundanzanzeigebits zwischengefügt werden und zwar mit folgender Vereinbarung: wenn das empfangene Redundanzanzeigebit (IB) gleich 1 ist, ist das vorhergehende Bit ein Redundanzbit (BB); wenn das Redundanzanzeigebit gleich 0 ist, ist das vorhergehende Bit ein Informationsbit.Under these circumstances it is necessary to send additional information on the line, which makes it possible to recognize whether a received bit is an information bit or a redundancy bit. As is known, this is done in that so-called redundancy display bits are systematically inserted in a fixed sequence, with the following agreement: if the received redundancy display bit (IB) is equal to 1, the preceding bit is a redundancy bit (BB); when the redundancy indicator bit is 0, the previous bit is an information bit.
Die weitere Beschreibung erfolgt im Rahmen einer Datenübertragung mit einer festgelegten Telegrafiegeschwindigkeit, beispielsweise mit 4800 b/s: Es ist zu bemerken, daß die gezogenen Schlußfolgerungen sich auf beliebige Telegrafiegeschwindigkeiten beziehen können, und zwar mit einer entsprechend angepaßten MIC-Frequenz.The further description takes place in the context of a data transmission with a fixed telegraphic speed, for example with 4800 b / s: It is to be noted that the conclusions drawn are can relate to any telegraphic speed, with an appropriately adapted MIC frequency.
Aus der. obigen Tabelle ist ersichtlich, daß im Prinzip ein Verhältnis von 5/4 zwischen der MIC-Frequenz (6000 Hz) und der Telegrafiegeschwindigkeit (4800 b/s) vorhanden ist. Es ist erforderlich, den Platz ebenso für Redundanzanzeigen zur Verfügung zu stellen. Einfache arithmetische Beziehungen führen dazu, auf vier Schritte eine Redundanzanzeige einzuführen. Unter diesen Umständen geht die MIC-Frequenz von 6000 Hz auf 8000 Hz (= 6000 χ 4/3).From the. The table above shows that in principle there is a ratio of 5/4 between the MIC frequency (6000 Hz) and the telegraphic speed (4800 b / s) is available. It is required the space for as well To provide redundancy displays. Simple arithmetic relationships result in four Steps to introduce a redundancy indicator. Under these circumstances, the MIC frequency goes from 6000 Hz to 8000 Hz (= 6000 χ 4/3).
Die den verschiedenen Telegrafiegeschwindigkeiten zugeordneten MIC-Frequenzen haben somit folgende reelle Werte:The MIC frequencies assigned to the various telegraphic speeds thus have the following real values:
2 000 Hz für 1 200 b/s
4 000 Hz für 2 400 b/s
8 000 Hz für 4 800 b/s
16 000Hz für 9 600 b/s2,000 Hz for 1,200 b / s
4,000 Hz for 2,400 b / s
8,000 Hz for 4,800 b / s
16,000Hz for 9,600 b / s
Es ist leicht zu zeigen, daß unter diesen idealen Bedingungen (mit dem MIC-Takt synchronisierter Datentakt, keine Verzerrung, kein Übertragungsfehler) der Fluß der Redundanzanzeigen periodisch ist (mit einer Periode von 01011).It is easy to show that under these ideal conditions (synchronized with the MIC clock Data clock, no distortion, no transmission error) the flow of redundancy displays is periodic (with a period of 01011).
Wenn die Synchronisation nicht gewährleistet ist und wenn Verzerrungsphänomene auftreten, wird diese Periode verfälscht, und dies führt dann dazu, daß sich unter den unten angegebenen Verzenungsgrenzen folgende Ergebnisse ergeben:If synchronization is not guaranteed and if distortion phenomena occur, this will Period falsifies, and this then leads to that The following results are obtained under the decay limits given below:
1. Die Werte 0 (keine Redundanz) sind stets isoliert, es treten niemals zwei oder mehr hintereinander auf;1. The values 0 (no redundancy) are always isolated, there are never two or more consecutive ones on;
2. Die Worte 1 (Redundanz) treten höchstens zweimal hintereinander auf, niemals jedoch treten drei oder mehr Werte auf.2. The words 1 (redundancy) occur a maximum of twice occur one after the other, but never three or more values occur.
Daraus ergibt sich, daß jegliche Verletzung von einem dieser Kriterien eben Ubertragungsfehler bedeutet und, in umgekehrter Weise, daß jeder Übertragungsf ehler die Verletzung von einem dieser Kriterien hervorruftIt follows that any injury to one of these criteria means transmission errors and, conversely, that every transmission error causes the violation of one of these criteria
Aufgabe der Erfindung ist es, eine Sche'tungsanordnung der eingangs genannten Art so auszubilden, daß sie auf einfache und sichere Weise fehlerhafte Redundanzanzeigebits erkennt und soweit möglich korrigiert Diese Aufgabe wird durch die in Anspruch 1 definierte Schaltungsanordnung gelöstThe object of the invention is to provide a dividing arrangement of the type mentioned in such a way that they are faulty redundancy display bits in a simple and secure manner recognizes and corrects it as far as possible. This task is defined by the one in claim 1 Circuit arrangement solved
Die Rolle der Korrektureinrichtung besteht in einem derartigen Falle darin, die erforderliche Umkehrung des Wertes durchzuführen. Durch eine eingehende Analyse der verschiedenen Möglichkeiten läßt sich zeigen, daß in bestimmten Fällen die fehlerhafte Redundanzanzeige augenblicklich korrigiert wird und daß in anderen Fällen jo die Korrektur mit einer Zeitverzögerung erfolgt.The role of the corrector in such a case is to perform the required reversal of the To carry out the value. A detailed analysis of the various possibilities shows that in In certain cases the faulty redundancy display is corrected immediately and that in other cases jo the correction takes place with a time delay.
Die Korrektur der Redundanzanzeige gemäß der Erfindung basiert auf dem folgenden Postulat:The correction of the redundancy display according to the invention is based on the following postulate:
Es gibt niemals zwei aufeinanderfolgende falsche Redundanzanzeigen. Es läßt sich zeigen, daß mit praktischen Werten der oben angegebenen Parameter dies mit einer Wahrscheinlichkeit von 10-10 etwa zutrifftThere are never two consecutive false redundancy displays. It can be shown that with practical values of the parameters given above this is the case with a probability of 10 -10 about
Andererseits ist es verboten, Kettenkorrekturen durchzuführen, deren Ergebnis zu einer Fehlerausbreitung führen würde: Wenn eine Korrektur durchgeführt ist, werden zumindest zwei Taktzeiten abgewartet, bevor eine Entscheidung darüber getroffen wird, ob eventuell eine erneute Korrektur erforderlich ist.On the other hand, it is forbidden to carry out chain corrections, the result of which is an error propagation would lead: When a correction has been carried out, at least two cycle times are waited for, before a decision is made as to whether a further correction may be necessary.
Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigtThe invention is described below, for example, with reference to the drawing; in this shows
F i g. 1 drei grafische Darstellungen, welche die Zwischenschaltung von Redundanzbits zwischen bestimmte Informationsbits darstellen,F i g. 1 three graphical representations showing the interposition of redundancy bits between certain Represent information bits,
F i g. 2 den Korrekturvorgang in verschiedenen Fehlerfällen,F i g. 2 the correction process in various error cases,
Fig.3 ein Organigramm der erfindungsgemäßen Schaltungsanordnung,3 shows an organization chart of the inventive Circuit arrangement,
F i g. 4 ein synoptisches Schema der Schaltungsanordnung und Vi F i g. 4 a synoptic diagram of the circuit arrangement and Vi
Fig.5 ein logisches Schaltbild einer Ausführungsform der erfindungsgemäßen Schaltungsanordnung. 5 shows a logic circuit diagram of an embodiment of the circuit arrangement according to the invention.
Die F i g. 1 zeigt drei Abtastdiagramtne mit einer Zeitfolge bei einer Geschwindigkeit von 4800 b/s, und zwar für einen MIC-Rahmen mit 6000Hz. Die eo Abtastimpulse MIC sind jeweils in Gruppen zu drei angeordnet Es liegt eine Redundanz vor, wenn zwei MIC-Impulse in dieselbe Datenzeit fallen. In diesem Falle ist die Bezugslinie in durchgezogener Linie angegeben. Jedes Diagramm enthält zwei Linien: Auf der oberen Linie sind die Abtastzeitpunkte aufgetragen, auf der unteren Linien sind die Daten aufgetragen.The F i g. 1 shows three scan diagrams with a time sequence at a speed of 4800 b / s for a MIC frame at 6000 Hz. The eo sampling pulses MIC are each arranged in groups of three. There is redundancy when two MIC pulses fall in the same data time. In this case the reference line is indicated by a solid line. Each diagram contains two lines: the sampling times are plotted on the upper line, the data are plotted on the lower line.
Das Diagramm a) entspricht dem Fall mit geringer Verzerrung: Es ist erkennbar, wie sich die oben genannte Periode bildet: 01011,01011.Diagram a) corresponds to the case with low distortion: it can be seen how the above named period forms: 01011,01011.
Das Diagramm b) entspricht einem ersten Grenzverzerrungsfall des Datensignals, welcher eine Verlängerung von 20% der Periode bei 7 Perioden nach sich zieht: Es ist ersichtlich, daß in unmittelbarer Folge drei Redundanzbits eingeschaltet sind.Diagram b) corresponds to a first limit distortion case of the data signal, which results in an extension of 20% of the period for 7 periods pulls: It can be seen that three redundancy bits are switched on in immediate succession.
Das Diagramm c) entspricht einem zweiten Grenzverzerrungsfall des Datensignals, welcher eine Verkürzung des Datensignals um 20% der Periode bei 5 Perioden nach sich zieht: Es ist ersichtlich, daß sich eine Folge von zwei Nichtredundanzen bildet (NB).Diagram c) corresponds to a second limit distortion case of the data signal, which is a shortening of the data signal by 20% of the period with 5 periods: It can be seen that a Forms sequence of two non-redundancies (NB).
Aus diesen zwei Beobachtungen läßt sich ableiten, daß dann, wenn dem Eingangssignal die Bedingung auferlegt wird, in sieben Perioden eine Verzerrung von weniger als 20% im Sinne einer Verlängerung und unterhalb von 20% bei fünf Perioden im Sinne einer Verkürzung aufzuweisen, in einer Folge von Redundanzanzeigen niemals drei aufeinanderfolgende Anzeigen auftreten, die gleich 1 sind, während niemals zwei aufeinanderfolgende Anzeigen auftreten, die gleich 0 sind.From these two observations it can be deduced that if the input signal meets the condition is imposed, in seven periods a distortion of less than 20% in terms of an extension and below 20% with five periods in the sense of a shortening, in a sequence of redundancy displays never three consecutive displays which are equal to 1, while never two successive displays occur which are equal to 0.
Daraus läßt sich unmittelbar das Prinzip der Fehlerkorrektur ableiten: Jedesmal dann, wenn die Schaltungsanordnung zwei aufeinanderfolgende Redundanzanzeigebits erkennt, die gleich 0 sind, setzt sie die zweite auf 1; jedesmal dann, wenn die Schaltungsanordnung drei aufeinanderfolgende Anzeigen ermittelt, die gleich 1 sind, so setzt sie die dritte auf 0.The principle of error correction can be derived directly from this: Every time the Circuit arrangement recognizes two consecutive redundancy display bits that are equal to 0, it sets the second to 1; every time the circuit arrangement detects three consecutive displays that are equal to 1, it sets the third to 0.
Darüber hinaus wartet dann, wenn eine Korrektur durchgeführt wurde, die Schaltungsanordnung wenigstens zwei neue Anzeigen ab, ehe eine erneute Korrektur durchgeführt wird.In addition, when a correction has been carried out, the circuit arrangement at least waits two new displays before correcting again.
Die F i g. 2 zeigt eine Folge von Redundanzanzeigebits, in welcher als Beispiel neun Positionen angegeben sind, und es wird angenommen, daß ein Fehler (Umkehr eines Wertes) in jeder der neun Positionen vorliegt.The F i g. 2 shows a sequence of redundancy indicator bits, in which nine positions are indicated as an example and it is assumed that there is an error (inversion of a value) in each of the nine positions.
Das Korrekturgesetz besteht darin, eine zweite 0 durch eine 1 zu ersetzen, welche auf eine erste 0 folgt und eine dritte 1 durch eine 0 zu ersetzen, welche auf eine zweimalige 1 folgt.The law of correction is to replace a second 0 with a 1 that follows a first 0 and replace a third 1 with a 0 following a double 1.
In den Fällen (1), (2), (4), (6), (8) und (9) erfolgt eine Korrektur des fehlerhaften Bits. In den übrigen Fällen wird die Korrektur durch eine Inkompatibilität ausgelöst, die auf einen vorhergehenden Fehler zurückzuführen ist. Die »Korrektur« erfolgt mit einer Verzögerungszeit, die korrigierte Folge ist nicht mit der vorgegebenen Folge identisch, sie läßt einen Fehler fortbestehen.In cases (1), (2), (4), (6), (8) and (9), the erroneous bit is corrected. In the other cases the correction is triggered by an incompatibility that can be traced back to a previous error is. The »correction« takes place with a delay time, the corrected sequence is not with the given sequence identical, it allows an error to persist.
In den Fällen (3) und (7) würde dann, wenn eine Korrektur ausgeführt ist und keine Vorsichtsmaßnahme getroffen wäre, zwei Perioden abzuwarten, bevor eine Entscheidung gefällt wird, ob eventuell eine erneute Korrektur durchzuführen ist, ein Kettenkorrekturphänomen auftreten, dessen Folge eine Fehlerausbreitung wäre. Anstelle eines solchen willkürlichen Ergebnisses in der Übertragungsfolge läßt man Heber eine Inkompatibilität fortbestehen, nämlich zwei Nullen im Fall (3), drei Einsen im Fall (7).In cases (3) and (7), if a correction is made, then there would be no precautionary measure would be taken to wait two periods before a decision is made, whether possibly a new one To perform correction is a chain correction phenomenon occur, the consequence of which would be an error propagation. Instead of such an arbitrary result An incompatibility is allowed to persist in the transmission sequence, namely two zeros in the Case (3), three ones in case (7).
In den meisten Fällen wird also der Fehler gelöscht, es bleibt keine Spur bestehen.In most cases, the error is deleted and no trace remains.
Anhand des Falles (7) wird nun nachgewiesen, daß auch dann die »Korrektur« sinnvoll ist, wenn ein Fehler nicht ganz korrigiert werden kann.On the basis of case (7) it is now shown that the "correction" is also useful if there is an error cannot be entirely corrected.
Es sei angenommen, daß das folgende Signal ausgesandt ist (es sei in Erinnerung gebracht, daß AB ein Redundanzbit bedeutet und daß IB eine Redundanzanzeige bedeutet):Assume that the following signal is sent out (remember that AB means a redundancy bit and that IB means a redundancy indicator):
Signal MIC ausgesandtSignal MIC sent
Signal MIC ohne Fehler empfangen MIC signal received without error
Signal MIC mit Fehler empfangen MIC signal received with error
Signal MIC korrigiert empfangenSignal MIC received corrected
Daten gemäß (2)Data according to (2)
Daten gemäß (3)Data according to (3)
Daten gemäß (4)Data according to (4)
Der Fehler liegt in Zeile (3) im Übergang des ersten IB von dem Wert 1 auf den Wert 0. Die verzögerte Korrektur besteht im Übergang des zweiten IB vom Wert 0 auf den Wert 1 (Zeile 4).The error is in line (3) in the transition of the first IB from the value 1 to the value 0. The delayed correction consists in the transition of the second IB from the value 0 to the value 1 (line 4).
Es ist ersichtlich, daß in den Daten gemäß Zeile (3) (nicht korrigierter Fehler) jenseits von a b alle Bits verschoben sind, d. h. falsch sind. In den Daten gemäß Zeile (4) liegt eine Störung vor, welche sich auf die Bits ede auswirkt, wonach die ordnungsgemäße Beziehung wieder hergestellt istIt can be seen that in the data according to line (3) (uncorrected error) beyond ab all bits are shifted, ie are incorrect. In the data according to line (4) there is a fault which affects the bits ede , after which the correct relationship is restored
α b \ IB ede IB /gh... (1)
abBB\cdeOfgh... (2)
ablOcdeOfgh... (3) α b \ IB ede IB / gh ... (1)
abBB \ cdeOfgh ... (2)
ablOcdeOfgh ... (3)
ab\Ocde\fgh... (4) from \ Ocde \ fgh ... (4)
abcdefgh... ab 1 c d e f g . . . ab] cd/gh... abcdefgh ... from 1 cdefg. . . ab] cd / gh ...
Die F i g. 3 ist ein Organigramm, welches eine zusammengefaßte Darstellung der Arbeitsweise der erfindungsgemäßen Schaltungsanordnung wiedergibt.The F i g. 3 is an organizational chart which summarizes the operation of the reproduces circuit arrangement according to the invention.
is Die Schaltungsanordnung besteht Lw. aus einem sequentiellen Schaltwerk, dessen Konfiguration als Funktion der auftretenden Redundanzanzeigebits zu verstehen ist. Dieses Schaltwerk hat vier Zustände, die untereinander durch die folgenden Bedingungen verknüpft sind, wie es im Organigramm der Fig.3 dargestellt ist:is The circuit arrangement consists of a Lw sequential switching mechanism, its configuration as a function of the redundancy display bits that occur understand is. This switchgear has four states, which are linked to one another by the following conditions are, as shown in the organizational chart in Fig. 3:
Jedesmal dann, wenn ein Übergang in den Zustand (α) stattfindet, erfolgt eine Korrektur der letzten Anzeige. Wenn das Schaltwerk von (ß) auf (λ) übergeht, geht das letzte Redundanzanzeigebit von 0 auf 1 über; wenn das Schaltwerk von (δ) auf (cc) übergeht, geht das letzte IB von 1 auf 0 über.Whenever there is a transition to state (α), the last display is corrected. When the switching mechanism changes from (ß) to (λ), the last redundancy indicator bit changes from 0 to 1; when the switching mechanism changes from (δ) to (cc) , the last IB changes from 1 to 0.
Andererseits zeigt die Untersuchung des Organigramms, daß nach der Durchführung einer Korrektur (Zustand [α]) wenigstens zwei Schritte abgewartet werden, ehe eine erneute Korrektur durchgeführt wird.On the other hand, the examination of the organizational chart shows that after performing a correction (state [α]) waiting for at least two steps before correcting again.
Die Fig.4 ist ein t synoptisches Schema der Schaltungsanordnung in symbolischer Form. Sie weist zwei Untergruppen auf, ein Schaltwerk 1, welches der Veränderung des Korrekturzustands folgt, wobei die auftretende Redundanzanzeige (IB) empfangen wird sowie der Takt der Redundanzanzeigen HB. Am Ausgang treten zwei Signale A und B auf, deren Kombination es gestattet, die vier Zustände festzulegen, welche als Grundlage des Organigramms der Fig.3 dienen. Diese Signale werden einem logischen Glied 2 zugeführt, welches ebenfalls IB empfängt und welches die Korrektur durchführt. Es liefert als Ausgangssignal die korrigierte Redundanzanzeige IB'. The 4 is a t synoptic schema of the circuit arrangement in symbolic form. It has two subgroups, a switching mechanism 1, which follows the change in the correction state, the redundancy display (IB) that occurs being received and the cycle of the redundancy displays HB. Two signals A and B appear at the output, the combination of which makes it possible to define the four states which serve as the basis of the organizational chart in FIG. These signals are fed to a logic element 2, which also receives IB and which carries out the correction. It supplies the corrected redundancy display IB 'as an output signal.
Die Signale A und B werden durch zwei Speicherelemente geliefert (Kippstufen), die dazu dienen, die vier Zustände zu speichern. Es lassen sich die folgenden Beziehungen aufstellen: Daraus läßt sich folgende Wahrheitstabelle ableiten:The signals A and B are supplied by two storage elements (flip-flops) which are used to store the four states. The following relationships can be established: From this the following truth table can be derived:
Zeitpunkt N Zeilpunkt N Zeitpunkt N + 1 Zeitpunkt N Time Zeilpunkt N N time N + 1 time N
IB A B Zu- AB Zustand IB' IB A B Zu- AB State IB '
In dem mit + markierten Fall erfolgt eine Korrektui 0 -► 1 und in dem mit + + markierten Fall erfolgt eine Korrektur von 1 -»· 0 in Übereinstimmung mit dem Organigramm der F i g. 3.In the case marked with + there is a correction 0 -► 1 and in the case marked with + + there is a correction of 1 - »· 0 in accordance with the organizational chart in FIG. 3.
Die F i g. 5 zeigt ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Schaltungsanordnung weiche dem Organigramm der Fig.3 und dem synoptischen Schema der F i g. 4 entsprichtThe F i g. 5 shows a circuit diagram of an exemplary embodiment of a circuit arrangement according to the invention give way to the organization chart of Fig. 3 and the synoptic scheme of FIG. 4 corresponds
Sie weist am Eingang einen Inverter 10 auf, welchei den Takt der Redundanzanzeigebits HB empfängt, unc sie weist ein UND-NICHT-Glied 11 auf, welches das empfangene Binärsignal 5 und HB empfängt und Il liefert; sie weist weiterhin zwei Kippstufen 12 und 13 auf, welche auf der Klemme H das Signal HB und au! den Klemmen D Signale empfangen, deren Ursprung unten erläutert wird. Die Kippstufen liefern A und A bzw. .Bund ÄAt the input it has an inverter 10, which receives the clock of the redundancy display bits HB , and it has an AND-NOT element 11 which receives the received binary signal 5 and HB and supplies II; it further comprises two flip-flop 12 and n 13, which on the terminal H and the signal HB au! the D terminals receive signals, the origin of which is explained below. The flip-flops provide A and A or .Bund Ä
Ein Inverter 14 und sieben UND-NICHT-Glieder 15An inverter 14 and seven AND-NOT gates 15
16,17,18,19 erzeugen ein Stellsignal für die Klemme D
der Kippstufe 12 nach der Beziehung (IB)+ A ■ B, sowie ein_Ste]Isignal für die Kippstufe 13 nach der Beziehung
AB+(IB) (A+ B).
Ein UND-NICHT-Glied 22, welches HB, (A + B)und
(B+ IB) empfängt, liefert IB'. Es bildet zusammen mit zwei UND-NICHT-Gliedern 20 und 21 den Block 2 aus
F i g. 4. Genau betrachtet gehört das Glied 20 auch zum Schaltwerk 1, da sein Ausgang bei der Bildung der
Stellsignale für die Kippstufe mitverwendet wird.16,17,18,19 generate a control signal for the terminal D of the flip-flop 12 according to the relationship (IB) + A · B, as well as a_Ste] Isignal for the flip-flop 13 according to the relationship AB + (IB) (A + B).
An AND-NOT gate 22, which receives HB, (A + B) and (B + IB) , supplies IB '. Together with two AND-NOT gates 20 and 21, it forms block 2 from FIG. 4. If you look closely, the element 20 also belongs to the switching mechanism 1, since its output is also used in the formation of the control signals for the multivibrator.
Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings
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