DE2224066A1

DE2224066A1 - Verfahren und einrichtung zur uebertragung der in schwarzweissen graphischen vorlagen enthaltenen bildinformationen

Info

Publication number: DE2224066A1
Application number: DE19722224066
Authority: DE
Inventors: Walter Dr Heinlein; Peter-Andre Dr Stern
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1972-05-17
Filing date: 1972-05-17
Publication date: 1973-12-06
Also published as: DE2224066B2

Description

Verfahren und Einrichtung zur Übertragung der in schwarzweißen graphischen Vorlagen enthaltenen Bildinformationen.
Die Erfindungg betrifft ein Verfahren und eine Einrichtung zu Übertragung der in schwarzweißen graphischen Verlagen, inbesondere Schriftbildern einthaltenen Bildinformation, bei dem sendeseitig die Vorlage in einem Hauptraster Raster zeile nach Rasterzeile punktweise abgetastet wird, bei dem die optischen S chwarzweiß-Bincrzu.s tände in elektrische Binärsignale umgesetzt werden und bei deLX die elektrischen Binärsignale zur Empfangsseite übertragen und dort wieder in optische Binärsignale umgesetzt ; werden.
Aus der Zeitschrift IEEE Traneactions on Aerospace auci Electronie Systems, Vol. AES-6, No.6, Nov. 1970, S.811-814 ist bereits ein derartiges Verfahren bekannt, bei dem zur Reduzierung des Bitflusses bzw. der Übertragungszeit nur jeder zweite Bildpunkt übertragen wird. Empfangssoitig wird der jeweils fehlende 3.ildpunkt ergnzt, wobei sein Binärzustand nach gewissen Regeln aus den Binärzuständen benachbarter übertragender Bildpunkte abgeleitet wird.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, ein Verfahren und eine Einrichtung anzugeben, die eine weitere Reduzierung des Bitflusses bzw. der Übertragungezeit ermöglichst. Dabei sollen Feinstrukturen der zii übertragenden Bildinformation nicht unterdrückt werden.
Ausgehena von einem Verfahren der einleitend geschilderten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß nur die den Rasterpunkten eines unter Weglassung jeder zweiten Rasterzeile und -spalte des Hauptrasters gebildeten Unterrasters zugeordneten elektrischen Binärsignal übertragen werden, deren Binärzustand sich - abgesehen von der ersten Rasterzeile und -spalte des Unterrasters - jeweils nach dem Blnärzustand wenigstens einem vorher entstandenen und dem Haiuptaster zugeordneten elektrischen Binärsignals bestimmt, und daß die übertragenen elektrischen Binärsignale empfangsseitig verzögert und sowohl. an den ihnen zugeordneten Rasterpunkten, als auch jeweils unmittelbar links, schräg links oben und oberhalb von diesen Rasterpunkten im Hauptraster in jeweils gleiche optische Binärsignale umgesetzt werden.
Bei der Fasimile-Übertragung einer schwarzweißen graphischen Vorlage ist erfahiungsgemäß eine Auflösung von wenigstens für Punkten je m. Länge in horizontaler und vertikaler Richtung erforderlich. Diese Auflösung garantiert die Wiedergabe von Details, deren lineare Ausdehnung 0,2 mm beträgt. Oftmals treten solche feinsten Details innerhalb einer Vorlage mm sporadisch auf, während der größte Teil in der Vorlage weniger feine Details enthält, die eine Reduzierung der Auflösung in horizontaler und vertikaler Richtung um den Faktor 2 ohne Beeinträchtigung des Informationsinhaites vertragen würden.
Würde man in diesem Falle zum Zwecke der Kompression des Signals eine generelle Reduktion der Auflösung in beiden Richtungen um den Faktor zwei. vornehmen, so würden die, sporadisch auftretenden feinsten Details möglicherweise vollständig unterdrückt, beispielsweise dann, wenn es sich um einen Haarstrich von 0,2 m Dicke handelt, der mit einer unterdrückten Zeile oder Spalte des Hauptrasters zusammenfällt.
Im folgenden sind Kompressionsalgorithmen angegeben, die den Vorteil einer Auflösungsverminderung um den Faktor zwei in beiden Richtungen voll ausnützen, d.h., eine Reduktion des ursprünglichen Bitflusses um den Faktor vier erlauben ohne jedoch den Nachteil zu haGen, daß sporadisch auftrstende Feinstrukturen der genannten Art vollständig unterdrückt werden. Sporadische lokale Feinstrukturen werden hierbei nur vergröbert und mehr oder weniger verzerrt, was häufig durchaus zulässig ist.
Diese Vergtoberung und Verzerrung kleinster Strukturen bedeuten, wenn sie zulässig sind, eine Irrelevanzreduktion, die bei der Übertragung von Schreibmaschinenschrift mit 2,5 mm Höhe der kleinen Buchstaben noch statthaft ist, ohne die Leserlichkeit der Buchstaben übermäßig zu beeinträchtigen.
Eine generelle Reduktion der Auflösung um den Faktor zwei in beiden Richtungen Würde Jedoch di.e Kenntlichkeit mancher Buchstaben fast völlig zerstören.
Als besonders vorteilhaft wurden empirisch die folgenden Kompressionsalgorithmen ermittelt, a.) Qo = [Q4^(PovP3)] v (Q4^Pc) v (P1^P3) v (Q2^P1^Q4) b.) Qo = [P3^Po) v (P1^Q4^P3^Po) c.) Qo = (P3^Po) v (Q2^P1^Q4^P3) v (P1^P3^Po) Hierbei bedeuten 2 den optischen Binärzuständen der Vorlage entsprechende elektrische Binärzustände, Q zu übertragende bzw empfa.ngsseitig zu bildende elektrische Binärzustände und oben mit einem Querstrich versenene Buchstaben invertiert Werte. Die Indizes geben Hauptrasterpunkte an, nämlich 0 den jeweiligen Rastorpunkt des gerade zu übertragenden elektrischen Binärsignals. 1 den unmittelbar links vom Bezugsrasterpunkt liegenden Raste.rpunkt, 2 den unmittelbar links vom Rasterpunkt 1 liegenden Rasterpunkt 3 den unmittelbar über dem Rasterpunkt 0 liegenden Rasterpunkt, 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt, 5 den unmittelbar links neben dem Rasterpunkt 3 liegenden Rasterpunkt und 6 den links im Unterraster neben dem Rasterpunkt 4 liegenden Rasterpunkt. Die Verteilung dieser Rasterpunkte ist in den Figuren 1 und 2 dargestellt.
Die Auswertung dieser Gleichung erfolgt nach den Regeln der Bool'schen Algebra.
Die sendeseitige Einrichtung zur Durchführung des Verfahrens ist vorteilhafterweise so aufgebaut, daß ein Faksimile-Abtaster vorgesehen ist, dessen Ausgang einmal direkt mit dem ersten Eingang, zum anderen über ein erstes Verzögerungsglied mit dem zweiten Eingang, ferner über ein zweites Verzögerungsglied mit dem dritten Eingang und schließlich über dieses zweite Verzögerungsglied und ein drittes Verzögerungsglied mit dem vierten Eingang einer logischen Schaltung verbunden ist, deren Ausgang einerseits huber einen ersten Pufferspeicher mit dem Übertragungskanal und andererseits einmal über ein viertes Verzögerungsglied mit dem fünften Eingang, ferner über ein fünftes Verzögerungsglied mit dem sechsten Eingang und schließlich über dieses fünfte Verzögerungsglied und ein sechstes Verzögerungsglied mit dem siebenten Eingang der logischen Schaltung verbunden ist.
Die empfangsseitige Einrichtung zur Durchführung des erfindungsgemäßen Verfahrens ist vorteilhafterweise derart ausgebildet, daß an den Übertragungskanal einzweiter Pufferspeicher angeschlossen ist, dessen Ausgang einerseits mit einem Einhalb-Faksimile-Zeilentakt-Generaztor und einem Einhalb-Faksimile-Bittakt-Generator und andererseits einmal direkt und einmal über ein siebentes Verzögerungsglied mit jeweils einem Eingang eines durch den Einhalb-Faksimile-Zeilentakt-enerator gesteuerten ersten Ums chalt er verbunden ist, dessen Ausgang einmal direkt und elniwil über ein achtes Verzögerungsglied mit jeweils einem Eingang eines durch den Einhalb-Faksimile-Bittakt-Generator gesteuerten zweiten Urnschalters verbunden ist, an dessen Ausgang ein Faksimile-Empfänger angeschlossen ist.
Der Einhalb-Faksimile-Zeilentakt-Generator liefert einen Steuertakt für den ersten Umschalter, dessen Frequenz halb so groß ist wie die Abtastzeilenfrequenz des sendeseitigen Faksimile-Abtasters. Der Einhalb-Faksimile-Bittakt-Generator liefert einen Steuertakt für den zweiten Umschalter, dessen Frequenz halb so groß ist wie die Abtastpunktfrequenz, d.h., die Bitfrequenz des sendeseitigen Faksimile-Abtasters.
Für die Gesamteinrichtung ist es vorteilhaft, wenn die Verzögerungszeiten des ersten, dritten und achten Verzögerungsgliedes einer und die Verzögerungszeiten des vierten und sechsten Verzögerungsgliedes zwei Hauptraster-Spaltenabstands«-Durchlaufzeiten entsprechen, und daß die Verzögerungszeiten des zweiten und siebenten Verzögerungsgleides einer und die Verzögerungszeit des fünften Verzögerungsgliedes zwei Rasterzeilen-Durchlaufzeiten entsprechen.
Die logische Schaltung in der sendeseitigen Einrichtung ist jeweils entsprechend dem gewälten Kompressionsalgerithmus auszubilden.
Anhand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert: Die Fig. 3 zeigt eine sendeseitige Einrichtung, Fig. 4 zeigt eine empfangsseite Einrichtung Pig. 5 zeigt eine logische Schaltung für den Kompressionsalgorithmus a, Fig. 6 zeigt eine logische Schaltung für den Kompressionsalgorithmus b, Fig. 7 zeigt eine logische Schaltung für den Kompressionsalgorithmus c, Fig. 8 zeigt eine logische Schaltung für den Kompressionsalgorithmus d und Fig. 9 zeigt eine logische Schaltung ftir den Kompressionsalgorithmus e.
Die Fig. 3 zeigt eine sendeseitige Einrichtung zur Durchführung des erfindungsgemäßen Verfahrens. Sie enthält einen Faksimile-Abtaster FA. Verzögerungsglieder V1 bis V6, eine logische Schaltung L mit Eingängen El bis E7 und einem Ausang A sowie einen Pufferspeicher Sp1 und einen übertragungskanal K.
Die Wirkungsweise dieser sendeseitigen Einrichtung ist folgende: Der Faksimile-Abtaster FA tastet eine schwarzweiße Vorlage entsprechend dem Hauptraster nach Fig. 1 au; und zwar Punkt für Punkt von links nach rechts und Zeile für Zeile von oben nach unten.
Um beispielsweise das Binärsignal Qo im Unterraster nach Fig. 2, rechts unten, zu bilden, müssen gleichzeitig die Binärsignale PO, P1, r3 und P5 des Hauptrasters nach Pig. 1 in der logischen Schaltung I verwertet werden. Mit Hilfe der Verzögerungsglieder V1, V2, V3 werden diese vier Binärsignale gleichzeitig an die Eingänge E1 bis B4 angelegt. Gleichzeitíg liegen Binärsignale Q2, Q4 und Q6, die im Unterraster nach Fig. 2 dargestellt sind, an den Eingängen E5 bis E7 der logischen Schaltung an. Diese Binärsignale stammen aus vorhergegangenen Rechenoperationen und wurden über Verzögerungsglieder T4 bis V6 an die logische Schaltung L angelegt.
Je. nach der verwendeten logischen Schaltung für eine der Kompressionsalgorithmen a bis-e wird ein Binärsignal Qo am Ausgang A erzeugt, welches dem Pufferspeicher Sps und anschließend dem Übertragungskanal K zugeführt wird-Der Bittakt im Übertragungskanal K beträgt nur noch ein Viertel des Bittaktes am Ausgang des Faksimile-Abtasters FA.
Die Fig. 4 zeigt die empfangsseitige Einrichtung zur Durchführung des erfindungsgemäßen Verfahrens mit dem Übertragungskanal K, einem Pufferspeicher Sp2, Verzögerungsgliedern V7 und Y8, Umschaltern S1 und S2, einem Einhalb-Faksimile-Zeilentakt-Generator G1, einem Einhalb-Fakeimile-Bittakt-Generator G2 und einem Faksimile-Empfänger FE.
Die Wirkungsweise dieser empfangsseitigen Einrichtung ist folgende: Erscheint am Ausgang des Pufferspeichers Sp2 das Binärsignal Qo, so gelangt dieses unmittelbar über die Kontaktstellung sil des Umschalters S1 und die Kontaktstellung s21 des Umschalters S2 auf den Faksimile-Empfänger FE an die Stelle Q5 im Raster nach der Fig.2. Nach einem halben Faksimile-Bittakt wird der Umschalter 5.2 durch den Generator G2 umgeschaltet und das Binärsignal Qo gelangt aus dem Verzögerungsglied V8 über die Schaltstellung s22 des Umschalters S2 auf den Faksimile-Empfänger FE ag die Steile Q3 im Raster nach der Fig. 2. Nach einem halben Saksimile-Zeilentakt wird der Umschalter S1 durch den Generator G1 umgeschaltet., gleichzeitig wird der Schalter 52 durch den Generator G2 umgeschaltet und das Binärsignal Q0 gelangt aus dem Verzögerungsglied V7 über die Schaltstellung s12 des Umschalters S1 und die Schaltstellung s21 des Umschalters S2 zum Faksimile-Empfänger PE-an den Rasterpunkt Q1 im Raster nach der Fig. 2. Wird jetzt durch den Generator G2 der Umschalter S2 erneut in die Schaltstellung s22 umgeschaltet, so gelangt das Binärsignal Qo über den Umschalter S2 zum Faksimile-Empfänger BE in den Rasterpunkt Qo im Raster nach der Fig. 2. Das übertragene Unterraster wird somit wieder zu einem Hauptraster ergäzt.
Die Fig. 5 zeigt eine logische Schaltung L1 mit NOR-Gattern 01 bis 07 und Invertern I1 bis I6. Die Funktion dieser logischen Schaltung ist derart, daß sie den Kompressionsalgorithmus a realisiert.
Die Fg. 6 zeigt eine logische Schaltung L2 mit NOR-aQtern 08 bis 010 und Invertern 17 und T8. Diese logische Schaltung wirkt derart, daß sie den Kompressionsalgorithmus b verwirklicht.
Die Fig. 7 zeigt eine logische Schaltung L3 mit NOR-Gattern 011 bis 014 und einem Inverter I9. Diese logischen Bausteine sind derart zusammengeschaltet, daß sie den Kompressionsalgorithmus c realisieren.
Die Fig. 8 zeigt eine logische Schaltung L4 mit NOR-Gattern 015 bis 017, UND-Gattern U1 bis U6 und Invertern 110 bis I16. Diese logische Schaltung erfüllt die Funktion des Sompressionsalgorithmus d.
Die Fig. 9 zeigt schließlich eine logische Schaltung L5 mit NOR-Gattern 015', 016' und 017, UND-Gattern U1 bis U8 und Inverter 110 bis I18. Diese logische Schaltung realisiert die Funktion des Kompressionsalgorithmus e.
14 Patentansprüche 9 Figuren

Claims

-Pat entansprüche Verfahren zur Übertragung der in. schwarzweißen graphischen Vorlagen, insbesondere Schriftbildern, enthaltenen Bildinformation, bei dem sendeseitig die Vorlage in einen Hauptraster Rasterzeile nach Rasterzeile punktweise abgetastet wird, bei dem die optischen Schwarzweiß-Binärzustände in elektrische Binärsignale umgesetzt werden und bei dem die elektrischen Binärsignale zur Empfangsseite übertragen und dort wieder in optische Binärsignale umgesetzt werden, d a d u r c h g e k e n n z e i c h n e t , daß nur die den Rasterpunkten eines unter Weglassung jeder zweiten Rasterzeile und -spalte des Hauptrasters (Fig.1) gebildeten Unterrasters (Fig.2) zugeordneten elektriachen Binärsignale übertragen werden, deren Binärzustand s;ch - abgesehen von der ersten Rasterzeile und -spalte des Unterrasters - jeweils nach dem Binärzustand wenigstens eines vorher entstandenen und dem Hauptraster zugeordneten elektrischen Binärsignale bestimmt, und daß die übertragenen elektrischen Binärsignale emplangsseitig verzögert un sowohl an den ihnen zugeordneten. Rasterpunkten als auch jeweils unmittelbar links, schräg links oben und oberhalb von diesen Rasterpunkten im.

Hauptraster in jeweils gleiche optische Binärsignale umgesetzt werden.

2. Verfahren nach Anspruch 1, d a d u r C h g e k e n n -z e i c h n e t , daß sich der Binärzustand der zu übertragenden elektrischen Binärsignale nach der Beziehung Qo = Q4^(PovP3) v (Q4^Po) v (P1^P3) v (Q2^P1^Q4) bestimmt, wobei P den optischen Binärzuständen der Vorlage entsprec.lende elektrische Binärzustände. Q zu übertragende bzw.

empfangsseitig zu bildende elektrische Binärzustände und oben mit einem Querstrich versehene Buchstaben invertierte Werte bedeuten und die Indizes Hauptrasterpunkte angeben, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binärsignais, 1 den unmittelbar links vom Bezugsrasterpunkt liegenden Rasterpunkt, 2 den unmittelbar links vom Rasterpunkt 1 liegenden Rasterpunkt, 3 den unmittelbar über dem Raster punkt O liegenden Rasterpunkt und 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt (Fig.1,2).

Verfahren nach Anspruch 1, d a d u-r c h g e k e n n -z e i c h n e t , daß sich der Binärzustand der zu über tragenden elektrischen Binärsignale nach der Beziehung Qo = (P3^Po) v (P1^Q4^P3^Po) bestimmt, wobei P den optischen Binärzuständen der vorlage entsprechende elektrische Binärzustände, Q zu übertragende bzw. empfangsseitig zu bildende elektrische Binärzustände und oben mit einem Querstrich versehene Buchstaben invertierte Werte bedeuten und die Indizes Hauptrasterpunkte angeben, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binärsignals, 1 den unmittelbar links vom Bezugsrasterpunkt liegenden Rasterpunkt, 3 den unmittelbar über dem Rasterpunkt 0 liegenden Rasterpunkt und 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt (Fig. 1,2).

4. Verfahren nach Anspruch 1, d a d u r c h g e k e n n -z e i c h n e t , daß sich der Binärzustand der zu übertragenden elektrischen Binärsignale nach der Bezichung Qo = (P3^Po) v (Q2^P1^Q4^P3) v (P1^P3^Po) bestimmt, wobei P den optischen Binärzuständen der Vorlage entsprechend elektrische Binärzustände, Q zu übertragende bzw.

empfangsseitig zu bildende elektrische Binärzustände und oben mit einen Querstrich versehende Buchstaben invertierte Werte bedeuten und die Indizes Hauptrasterpunkte angeben, nämlich O den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binärsignals, 1 den unmittelbar links vom Bezugsrasterpunkt liegenden Rasterpunkt, 2 den unmittelbar links vom Rasterpunkt 1 liegenden Rasterpunkt, 3 den unmittelbar über dem Rasterpunkt 0 liegenden Rasterpunkt und 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt (Fig.1,2).

5. Verfahren nach Anspruch 1, d a d u r c h g e k e n n -z e i c h n e t , daß sich der Binärzustand der zu übertragenden elektrischen Binärsignale nach der Beziehung bestimmt, wobei P den optischen Binärzuständen der Vorlage entsprechende elektrische Binärzustände, Q zu übertragende bzw. empfangsseitig zu bildende elektrische Binärzustäncte und oben mit einem Querstrich versehene Buchstaben invertierte Werte bedeuten und die Indizes Hauptrasterpunkt angeben, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binärsignals, 1 den unmittelbar links vom Bezugsrasterpunkt liegenden Rasterpunkt, 2 den unmittelbar links vom Rasterpunkt 1 liegenden Rasterpunkt, 3 den unmittelbar über dem Rasterpunkt 0 liegenden Raster punkt und 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt (Fig. 1.2).

6. Verfahren nach Anspruch 1, d a d u r c h g e k e n n -z e i c h n e t , daß sich der Binärzustand der zu übertragenden elektrischen Binärsignale nach der Beziehung bestimmt, wobei P den optischen Binärzuständen der Vorlage entsprechende elektrische Binärzustände, Q zu übertragende bzw.

empfangsseitig zu bildende elektrische Binärzustände und oben mit einem Querstrich versehene Buchstaben invertierte Werte bedeuten und die Indizes Hauptrasterpunkte angeben, nämlich 0 den jeweiligen Rasterpunkt des gerade zu übertragenden elektrischen Binärsignals, 1 den unmittelbar links vom Bezugsrasterpunkt liegenden Rasterpunkt, 2 den unmittelbar links vom Rasterpunkt 1 liegenden Rasterpunkt, 3 den unmittelbar über dem Rasterpunkt 0 liegenden Rasterpunkt, 4 den unmittelbar über dem Rasterpunkt 3 liegenden Rasterpunkt, 5 den unmittelbar links neben dem Rasterpunkt 3 liegenden Raster punkt und 6 den links im Unterraster neben dem Rasterpunkt 4 liegenden Rasterunkt (Fig.1.2).

7. Sendeseitige Einrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 2 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß ein Faksimile-Abtaster (FA) vorgesehen ist, dessen Ausgang einmal direkt mit dem ersten Eingang (El), zum anderen über ein erstes Verzögerungsglied (V1) mit dem zweiten Eingang (E2), ferner über ein zweites Verzögerun0sglied t 2) mit dem dritten Eingang (E3) und schließlich über dieses zweite Verzögerungsglied (V2) und ein drittes Verzögerungsglied (V3) mit den vierten Eingang (24) einer logischen Schaltung (L) verbunden ist, deren Ausgang (A) einerseits über einen ersten Pufferspeicher (Spl) mit dem Ubertragungskanal (K) und andererseits einmal über ein viertes Verzögerungsglied (V4) mit dem ft\:iiften Eingang (E5), ferner über ein fünftes Verzögerungsglied (V5) mit dem sechsten Eingang (Eó) und schließlich über dieses fünfte Verzögerungsglied (V5) und ein sechstes Verzögerungsglied (V6) mit dem siebenten Eingang (E7) der logischen Schaltung (L) verbunden ist (Fig.3).

8. Empfangsseitige Einrichtung zur Durchfiihrung des Verfahrens nach einem der Ansprüche 2 bis 6, d a d u r c h g e -.k e n n Z e i c h n e t , daß an den Übertragungskanal (K) ein zweiter Pufferspeicher (Sp2) angeschlossen ist, dessen Ausgang einerseit mit einem Sinhalb-Faksimile-Zeilentakt-Generator (G1) und einem Einhalb-Faksimile-Bittakt-Generator (G2) und andererseits einmal direkt und einmal über ein siebentes Verzögermlgsglied (V7) mit jeweils einem Eingang eines durch den Einhalb-Faksimile-Zeilentakt-Generator (G1).

gesteuerten ersten Umschalters (S1) verbunden ist, dessen, Ausgang einmal direkt und einmal über ein achtes Verzögerungsglied (V8) mit jeweils einem Eingang eines durch den Einhalb-Faksimile-Bittakt-Generator (G2) gesteuerten zweiten Umschalters (52) verbunden ist, an dessen Ausgang ein Faksimile-Empfänger (FE) angeschlossen ist (Fig.4).

9. Einrichtung nach Anspruch 7 oder 8, d a d u r c h g e -k e n n z e i c h n e t , daß die Verzögerungszeiten des ersten (V1), dritten (V3) und achten (V8) Verzögerungsgliedes einer (Tp) und die Verzögerungszeiten des vierten (V4) und sechsten (V6) Verzögerungegliedes zwei (2tp) Hauptraster-Spaltenabstarlds-Durehlaufzeiten entsprechen, und daß die Verzögerungszeiten des zweiten (V2) und siebenten Verzögerungsgliedes (V7) einer (tz) und die Verzögerungszeit des fünften Verzögerungsgliedes (V5) zwei (2tz) Rasterzeilen-Durchlaufzeiten entsprechen (Fig.3,4).

10. Logische Schaltung nach Anspruch 7 zur Durchführung des Verfahrens nach Anspruch 2, d a d u r c h g e k e n n -z e i c h n e t , daß der erste Eingang (E1) über einen ersten Inverter (I1) mit je einem ersten Eingang eines erstes (01) und eines dritten (03) NOR-Gatters verbunden ist, daß der zweite Eingang (E2) über einen zweiten Inverter (12) mit je einem ersten Eingang eines vierten (04) und eines fünften (05) NOR-Gatters verbunden ist, daß der dritte Eingang (E3) über einen dritten Inverter (ID) mit ge einem zweiten Eingang des zweiten (02) und vierten (04) NOR-Gatters verbunden ist, daß der fünfte Eingang (E5) mit dem zweiten Eingang des fünften NOR-Gatters (05) verbunden ist, daß der sechste Eingang (36) einmal iiber einen vierten Inverter (I4) mit einem zweiten Eingang des dritten NOR-Gatters (03) und zum anderen m it dem zweiten Eingang des ersten NOR-Gatters (01), mit dem ersten Eingang des zweiten NOR-Gatters.(02) und mit dem dritten Eingang des fünften NOR-Gatters (05) verbunden ist, daß die Ausgänge des ersten (01), zweiten (02), dritten (03) und vierten (04) NOR-Gatters mit den Eingängen eines sechsten NOR-Gatters (06) verbunden sind, daß der Ausgang des sechsten NOR-Gatters (06) über einen fünften Inverter (ist) und der Ausgang des fünften NOR-Gatters (05) je mit einem Eingang eines siebenten NOR-Gatters (07) verbunden sind, dessen Ausgang über einen sechsten Inverter (I6) mit dem Ausgang (A) verbunden ist (Fig. 5).

11. Logische Schaltung nachAnspruch 7 zur Durchführung des Verfahrens nach Anspruch 3, d a d u r c h g e k e n n -z e i c h n e t , daß der erste Eingang (E1) mit je einem ersten Eingang eines achten (08) und eines neunten (093 NOR-Gatters verbunden ist, daß der zweite Eingang (E2) mit dem zweiten Eingang des neunten NOR-Gatters (09) verbunden ist, daß der dritte Eingang (E3) mit dem zweiten Eingang .

achten NOR-Gatters (08) und über einen siebenten Inverter (I7) mit einem dritten Eingang des neunten NOR-Gatters (09) verbunden ist, daß der sechste Eingang (E6) über einen achten Inverter (I8) mit einem vierten Eingang des neunten NOR-Gatters (09) verbunden ist, daß die Ausgänge des achten (08) und neunten (09) lTOR-Gætters je mit einem Eingang eines zehnten NOR-atters (010) verbunden sind, dessen Ausgang mit dem Ausgang (A) bunde ist (Fig.6).

12. Logi.sche Schaltung nach Anspruch 7 zur Durchführung des Verfahrens nach Anspruch 4, d a d u r c h g e k e n n -z e i. c h n e t , daß der erste Eingang (E1) mit je einem ersten Eingang eines elften (011) und dreizehnten (013) NOR-Gatters verbunden ist, daß der zweite Eingang (E2) mit einem ersten Eingang eines zwölften NOR-Gatters (012) und einem zweiten Eingang des dreizehnten NOR-Gatters (013) verbunden ist, daß der dritte Eingang (E3) mit je einem zweiten Eingang des elften (011) und zwölften (012? NOR-Gatters und über einen neunten Inverter (I9) mit einem dritten Eingang des dreizehnten NOR-Gatters (013) verbunden ist, daß der fünfte Eingang (Es) mit dem dritten und der sechste Eingang (E6) mit dem vierten Eingang des zwölften NOR-Gatters (012) verbunden ist, daß die Ausgänge des elften (011), des zwölften (012) und des dreizehnten (013) NOR-Gatters je mit einem Eingang eines vierzchnten NOR-Gatters (014) verbunden slnd, dessen Ausgang mit dem Wusgrs.?:.g (A) verbunden ist (Fig. 7).

13. logische Schaltung näch Anspruch 7 zur Durchführung des Verfahrens nach Anspruch 5, d a d u r c h g e k e n n -z e i c h n e t , daß der erste Eingang (E1) mit einem ersten Eingang eines fünften UND-Gatters (U5) und über einen vierzehnten Inverter (114) mit einem ersten Eingang eines sechsten UND-Gatters (U6) verbunden ist, daß der zweite Eingang (22) mit einem ersten Eingang eines dritten UND-Gatters (U3) und über einen zehnten Inverter (I10) mit einem ersten Eingang eines ersten UND-Gatters (U1) verbunden ist, daß der dritte Eingang (E3) mit eine ersten Eingang eines vierten UND-Gatters (U4) und über einen elften Inverter (I11) mit einem ersten Eingang eines zweiten UND-Gatters (U2) verbunden ist, daß der fünfte Eingang (E5) mit einem zweiten Eingang des ersten UND-Gatters (ui) und über einen zwölften Inverter (I12) mit einem zweiten Eingang des dritten UND-Gatters (U3) verbunden ist, daß der sechste Eingang (E6) mit einem zweiten Eingang des zweiten UND-GaGters (U) und über einen dreizehnten Inverter (I13) mit einem zweiten Eingang des vierten UND-Gatters (U4) verbunden ist, daß die Ausgang des ersten (U1) und zweiten (U2) UND-Gatters mit je einem Eingang eines funfzehnten NOR-Gatters (eis) verbunden sind, dessen Ausgang mit einem zweiten Eingang des fünften UND-Gatters (U5) verbunden ist, daß die Ausgänge des drit-ten (U3) und vierten (U4) UND-Gatters mit je einem Eingang eines sechzehnten NOR-Gatters (016) verbunden sind, dessen Ausgang über einen fünfzehnten Inverter (los) mit einem zweiten Eingang des sechsten UND-Gatters (U6) verbunden sind, daß die Ausgang des fünften (U5) und sechsten (U6) UND-Gatters je mit einem Eingang eines siebzehnten NOR-Gatters (017) verbunden. sind, dessen Ausgang über einen sechzehnten Inverter (I16) mit dem Ausgang (A) verbunden ist (Fig. 8).

14 Logische Schaltung nach Anspruch 13 zur Durchführung des Verfahrens nach Anspruch 6, d a d u r c ii g e k e n n -z e i c h n A t , daß der vierte Eingang (E4) mit einem ersten Eingang eines achten UND-Gatters (U8) und über einen siebzehnten inverter (117) mit elnem ersten Eingang eines siebenten UND-Gatters (U7) verbunden ist, daß der siebente Eingang (E7) it einem zweiten Eingang des siebenten UND-Gatters und über einen achtzehnten Inverter (118) mit einem zweiten Eingang des achten UND-Gatters (U8) verbunden ist, und daß der Ausgang des siebenten UND-Gatters (U7) mit einem dritten Eingang des fünfzehnten NOR-C-atters (015) sowie der Ausgang des achten UND-Gatters (U8) mit einem dritten Eingang des sechsten NOR-Gatters (G16') verbunden sind (Fig.9).