DE2131848A1

DE2131848A1 - Verfahren und vorrichtung zur selbsttaetigen fehlererkennung und -korrektur in programmgesteuerten datenverarbeitungsanlagen

Info

Publication number: DE2131848A1
Application number: DE19712131848
Authority: DE
Inventors: Volkmar Dipl-Ing Goetze; Frank Dipl-Ing Dr Tsui
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1971-06-26
Filing date: 1971-06-26
Publication date: 1973-01-11
Also published as: DE2131848C3; GB1363586A; FR2144293A5; DE2131848B2; JPS5443857B1

Description

Verfahren und Vorrichtung zur selbsttätigen Fehlererkennung und -korrektur in programmgesteuerten Datenverarbeitungsanlagen

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur selbsttätigen Korrektur von Einzelfehlern und zur nicht korrigierenden Erkennung von Mehrfachfehlern in aus dem Speicher einer programmgesteuerten elektrischen Datenverarbeitungsanlage ausgelesenen Informationswörtern.

Die in modernen programmgesteuerten Datenverarbeitungsanlagen eingesetzten Halbleiterspeicher weisen zwar die erforderlichen kurzen Zugriffszeiten auf, sie sind jedoch nicht so betriebssicher wie die langsamer arbeitenden Magnetkernspeicher. Deshalb muß dafür gesorgt werden, daß Einzelfehler von einer Fehlererkennungs- und -korrekturschaltung automatisch korrigiert werden und das Vorliegen nicht zu korrigierender Mehrfachfehler angezeigt wird. Dazu werden die zu speichernden Informationswörter durch einen fehlerkorrigierenden Code ergänzt. Das Ergänzen geschieht in der Weise, daß aus den zu speichernden Datenbits nach bestimmten Regeln Redundanzbits abgeleitet werden, die mit den Datenbits gespeichert werden. Beim Auslesen einer so gegen Fehler

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gesicherten Wortes werden die Redundanzbits erneut aus den Datenbits abgeleitet und mit den ausgelesenen Redundanzbits verglichen.

Die bei dem Vergleich erhaltenen Signale, die als Syndrome bezeichnet werden, werden zur Lokalisierung des fehlerhaften Bits von einer Decodierschaltung ausgewertet, die die Korrektur des fehlerhaften Bits durch Invertieren in einer Datenbit-Modifizierschaltung bewirkt.

Die für die selbsttätige Fehlerkorrektur benötigte Zeit geht direkt in die effektive Zugriffszeit des Speichers ein. Der Erfindung liegt daher die Aufgabe zugrunde, die für selbsttätige Fehlerkorrektur benötigte Zeit zu verringern und damit auch die Zugriffszeit des Speichers zu verkürzen.

Die genannte Aufgabe wird durch ein Verfahren zur selbsttätigen Korrektur von Einzelfehlern und zur nicht korrigierenden Erkennung von Mehrfachfehlern in aus einem Speicher ausgelesenen Informationswörtern, die in einem modifizierten Hamming-Code vorliegen und die in Gruppen gleicher Bitanzahl (Bytes) unterteilt sind, wobei .jeder vor der Weiterverarbeitung ein Paritätsbit zugefügt wird, erfindungsgemäß dadurch gelöst, daß zur Beschleunigung der Fehlerkorrektur das zu ihrer Durchführung benötigte Signal, das einen korrigierbaren Fehler anzeigt, aufgrund einer ungeraden Anzahl von in bekannter Weise durch Vergleich der aus dem Speicher ausgelesenen Redundanzbits C. mit den aus den ausgelesenen Datenbits D. abgeleiteten Redundanzbits G. gewonnenen Syndromen mit dem Binärwert "1"nicht erst aus den Syndromen gebildet wird, sondern seine Bildung unmittelbar nach dem Auslesen des Wortes eingeleitet wird.

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Nach einem weiteren Merkmal der Erfindung werden zur weiteren Beschleunigung der Fehlerkorrektur die Paritäsbits für die Bytes nicht erst aus den an den Datenbit-Ausgängen der Fehlerkorrekturschaltung erscheinenden Datenbits D.' gebildet, sondern bereits aus den aus dem Speicher ausgelesenen unkorrigierten Datenbits D. und wird das so gewonnene Paritätsbit P, des Den Fehler enthaltenden Bytes durch das einen korrigierbaren Fehler anzeigende Signal korrigiert, so daß die korrigierten Datenbits D.' und die zugehörigen Paritätsbits P, ' gleichzeitig vorliegen.

Gemäß einer weiteren Ausgestaltung der Erfindung erfolgt die Gewinnung des einen korrigierbaren Fehler anzeigenden Signals in folgenden Schritten:

a) die aus dem Speicher ausgelesenen Redundanzbits C. werden in zwei gleich große Gruppen halbiertund die Redundanzbits jeder Gruppe einer EXKLüSIV-ODER-Verknüpfung unterworfen;

b) aus den ausgelesenen unkorrigierten Datenbits D. werden Paritätsbits P_fc abgeleitet, diese ebenfalls in zwei gleich große Gruppen halbiert und die Paritätsbits jeder Gruppe einer EXKLUSIV-ODER-Verknüpfung unterworfen;

c) das im Schritt a) erhaltene Verknüpfungsergebnis der ersten Gruppe wird mit dem im Schritt b) erhaltenen der zweiten Gruppe und das im Schritt a) erhaltene Verknüpfungsergebnis der zweiten Gruppe mit dem im Schritt b) erhaltenen der ersten Gruppe erneut einer EXKLUSIV-ODER-Verknüpfung unterworfen;

d) die im Schritt c) gewonnenen Verknüpfungsergebnisse werden ebenfalls einer EXKLUSIV-ODER-Verknüpfung unterworfen, derenErgebnis dann das einen korrigierbaren Fehler anzeigende Signal ist.

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Im folgenden wird das Verfahren gemäß der Erfindung zusammen mit der Beschreibung einer als Ausführungsbeispiel dienenden Schaltung zur Durchführung des Verfahrens in Verbindung mit n η?.Ϊ!θ2Τ θy~IMutsjrt Von ~ieFen zeigt"

Fig.l das Blockschaltbild einer herkömmlichen Schaltung

zur Korrektur von Einzelfehlern und der Erkennung

von Doppelfehlern in aus einem Speicher ausgelesenen Informationswörtern;

Fig.2 die Code-Tabelle für einen der Fehlerkorrekturschaltung nach Fig.l zugrunde liegenden Code;

Fig.3 das Blockschaltbild der erfindungsgemäßen Schaltung zur schnelleren Durchführung der Korrektur von Einzelfehlern und der Erkennung von Doppelfehlern;

Fig.4 die Code-Tabelle für den der Schaltung nach Fig.3 zugrundeliegenden Fehlerkorrektur-Code;

Fig.5 einen Vergleich der Verzögerungen,, die bei der herkömmlichen Schaltung und der Schaltung nach der Erfindung bis zur Beendigung der Fehlerkorrektur entstehen.
• ;

Fig. 6 eine Code-Tabelle eines weiteren, für das Durchführen des erfindungs gemäß en Verfahrens geeigneten Codes.

In den Blockschaltbildern sind mehrere Verbindungsleitungen zwischen zwei Schaltungsteilen nur durch eine Verbindungsleitung mit einem Schrägstrich dargestellt. Die tatsächliche Anzahl von Leitungsverbindungen geht aus der Index-Tabelle der Blockschaltbilder hervor. Sind zwei Schaltungsteile nur durch eine einzelne Leitung verbunden, entfällt bei deren Darstellung im Blockschaltbild der Schrägstrich.

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. BAD ORIGINAL

In den Blockschaltbildern ist der Aufbau der einzelnen als Rechtecke dargestellten Schaltungsteile unter den sie kennzeichnenden Abkürzungsbuchstaben in Klammern angegeben. Die Bedeutung der Symbole ist neben der zu jedem Blockschaltbild gehörenden Index-Tabelle angegeben. Die Hochzahl neben einer Klammer gibt die Stufenzahl des Schaltungsteiles an.

Die folgenden Ausführungen beziehen sich auf die Korrektur von Einzelfehlern und die Erkennung von Doppelfehlern in Informationswörtern, die beispielsweise aus 72 Bits bestehen. 64 davon sind Datenbits, die restlichen 8 Redundanzbits, die die Fehlerkorrektur ermöglichen.

Die in Fig.l dargestellte herkömmliche Schaltung zur Korrektur von Einzelfehlern und zur Erkennung von Doppelfehlern in aus einem Speicher ausgelesenen Informationswortern weist acht Redundanzbit-Generatoren RBG 1 auf, die aus je 26 EXklusiv-ODER-Gliedern bestehen, die in fünf Stufen angeordnet sind und aus den 26 ihnen zugeleiteten Datenbits 8 Redundanzbits Gj erzeugen.

Wie die Codetabelle nach Fig.2 zeigt, ist die Zuordnung der Redundanzbits Cj bzw. Gj zu den Datenbits Di dabei in bekannter Weise so vorgenommen worden, daß jedes Datenbit Di nur einer ungeraden Anzahl von Redundanzbits Cj bzw. Gj zugeordnet ist und daß jedem Redundanzbit Cj bzw. Gj möglichst eine gleich große Anzahl von Datenbits zugeordnet ist. Die 8 Ausgänge Gj der Redundanzbit-Generatoren RBG 1 sind mit einer aus 8 Exklusiv-ODER-Gliedern Redundanzbit-Vergleichsschaltung verbunden, in der die durch die Redundanzbit-Generatoren RBG 1 aus den aus dem Speicher ausgelesenen Datenbits erzeugten Redundanzbits Gj mit den aus dem Speicher entnommenen Redundanzbits Cj verglichen wer^den* 209882/09U

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Die acht erhaltenen Ausgangssignale, die als Syndrome Sj bezeichnet werden, besitzen bei Gleichheit eines ausgelesenen Redundanzbits Cj mit dem aus den ausgelesen Datenbits abgeleiteten Redundanzbit Gj den Binärwert "Null", bei Ungleichheit, die auf einen Fehler hinweist, den Binärwert "Eins". Unter der Annahme, daß die Wahrschexnlichkeit für das Auftreten einer ungeraden Fehleranzahl größer als 1 verlachlässigbar gering ist, läßt sich aus der Anzahl Ns der Syndrome, die den Binärwert "Eins" besitzen, auf die Art des Fehlers schließen. So bedeutet:

KL = 0 Fehlerfreiheit

N_ = 1 Fehler in einem Redundanzbit, Korrektur der Datenbits ist nicht erforderlich

Ng = 2,4,6 Gerade Anzahl von Fehlern (Doppelfehler,

Vierfachfehler, Sechsfachfehler ...) in den Daten- und/oder Redundanzbits. Der Fehler ist nicht korrigierbar

Ng = 3 Korrigierbarer Einzelfehler unter den Datenbits

Ng = 5 Entweder korrigierbarer Einzelfehler unter den Datenbits oder nicht korrigierbarer Dreifachfehler

Ng = 7 Nicht korrigierbarer Mehrfachfehler. Auftreten ist unwahrscheinlich.

Die Fehlerkorrekturschaltung hatnormalerwexse noch folgende Aufgaben zu erfüllen:

1) Das Vorliegen von Fehlern zu erkennen (H₀ > 0)

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2) Im Falle eines Einzelfehlers (N = ungerade) die Korrektur eines Datenbits vorzunehmen.

3) Bei einem Doppelfehler (N^ = gerade) Alarm für einen Stop der Datenverarbeitungsanlage auszulösen und das ausgelesene Wort nicht zu verändern.

4) Die Paritätsbits für die in gleich große Bitgruppen, die als Bytes bezeichnet werden, unterteilten Bits eines korrigierten oder nicht korrigierbaren Informations-Wortes zu erzeugen, da die Datenverarbeitungsanlage normalerweise auch die Paritätsbits der Bytes benötigt.

Zur Erfüllung der genannten Aufgaben sind die acht Ausgänge Sj der Redundanzbit-Vergleichsschaltung RBV 2 einmal mit einer aus 64 UND-Gliedern bestehenden Fehlerbit-Lokalisierungsschaltung FBL 3, einer aus EXKLUSIVEN-ODER-Gliedern aufgebauten Prüfschaltung UGP 4 zur Feststellung, ob die Anzahl N_g der den Binärwert 1 besitzenden Syndrome gerade oder ungerade ist, und einer aus einem ODER-Glied bestehenden weiteren Prüfschaltung FKF 5, die anzeigt, ob Fehler oder keine Fehler vorliegen. Der Ausgang der Prüfschaltung FKF 5 ist mit einer aus einem UND-Glied mit nachgeschaltetem Inverter bestehenden Fehlerklassifizierschaltung FKS 6 verbunden, an deren zweiten Eingang der erste Ausgang der Prüfschaltung UGP 4 angeschlossen ist. Die Fehlerklassifizierschaltung FKS 6 besitzt zwei Ausgänge, an deren erstem ein Signal erscheint, wenn ein korrigierbarer Fehler vorliegt (ungerade Anzahl der Syndrome mit dem Binärwert "1"), während der zweite Ausgang ein Signal liefert, wenn ein unkorrigierbarer Fehler vorliegt. (Von Null verschiedene große Anzahl von Syndromen mit dem Binärwert "1") . Der zweite Ausgang der Prüfschaltung UGP 4 ist mit den Steuereingängen der die Fehlerbit-Lokalisierungsschaltung FBL 3 bildenden 64 UND-Glieder verbunden und erlaubt so nur bei korrigierbaren Fehlern eine Fehlerbit-Lokalisation. Die 64 Ausgänge

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der Fehlerbit-Lokalisierungsschaltung FBL 3 führen an die ersten Eingänge einer aus 64 EXKLUSIV-ODER-Gliedern bestehenden Datenbit-Modifizierschaltung DBM 7, deren zweiten Eingängen die ausgelesenen 64 Datenbits Di zugeleitet werden. Bei den am Ausgang der Datenbit-Modifizierschaltung DBM 7 erscheinenden Datenbits Di¹ handelt es sich im Fehlerfall um die korrigierten Datenbits. Bei Fehlerfreiheit sind die Datenbits Di¹ mit den ausgelesenen Datenbits Di identisch. An die Datenbit-Modifizierschaltung DMB 7 ist ein aus EXKLUSIV-ODER-Gliedern aufgebauter Paritätsbitgenerator BPG 8 angeschlossen, der zu jedem eine Gruppe von 8 Datenbits Di¹ bildenden Byte Bk¹ das zugehörige Paritätsbit P. liefert.

ic

In Fig.2 ist die Code-Tabelle für einen die Korrektur von Einzelfehlern und die Erkennung von Doppelfehlern ermöglichenden Code wiedergegeben, der beispielsweise der herkömmlichen Schaltung nach Fig.l zugrunde liegen kann.

In Fig.4 ist die der Erfindung zugrunde liegende Codetabelle dargestellt, aus deren Zeilen die Zuordnung der Datenbits Di zu den einzelnen Redundanzbits Cj bzw. Gj ersichtlich ist, während aus den Spalten der Codetabelle hervorgeht, welche der Redundanzbits Cj bzw. Gj einem Datenbit Di zugeordnet sind. Die Codetabelle ist, wie auch die Code-Tabelle der Fig.2 so dargestellt worden, daß sie eine innere Symmetrie aufweist, so daß ihre Implementierung einen Aufbau aus zwei gleichen Teilen erlaubt.

Die Tabelle zeigt folgende Gesetzmäßigkeiten:

a) Jedes Datenbit ist in bekannter Weise einer ungeraden Anzahl von Redundanzbits Cj bzw. Gj zugeordnet.

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— ο —

b) Genau die Hälfte der Datenbits, das sind bei der beispielsweise gewählten Wortlänge von 64 Datenbits und 8 Redundanzbits also 32 Datenbits, sind einer geraden Anzahl von Redundanzbits aus der ersten Hälfte (C₁ bis C₄ bzw. G bis

G.) der Redundanzbits C, bis C₀ bzw. G_ bis G₀ und einer 4 1 ο 1 ö

ungeraden Anzahl von Redundanzbits aus deren zweiter Hälfte (C₁- bis C₀ bzw. G_c bis G₀) zugeordnet.

D 8 O ο

c) Aufgrund der Symmetrieeigenschaften des Codes ist die andere Hälfte der Datenbits einer ungeraden Anzahl von Redundanzbits aus deren erster Hälfte (C, bis C. bzw. G bis GJ und einer geraden Anzahl von Redundanzbits aus deren zweiter Hälfte (C_c bis C₀ bzw. G_ bis G₀) zuge-

DO b O

ordnet.

d) Das Zusammenfassen mehrerer Datenbits zu einer als Byte bezeichneten Bitgruppe erfolgt in der Weise, daß die zu dem Byte gehörenden Datenbits alle der gleichen Hälfte der Redundanzbits zugeordnet sind, wobei diese Zuordnung für das betreffende Byte eindeutig ist.

Die Punkte a) bis d) ermöglichen eine Beschleunigung der Fehlerkorrektur, da nur eine minimale Anzahl logischer Stufen durchlaufen werden muß.

Codes, die den unter a) bis d) genannten Gesetzmäßigkeiten genügen, besitzen Eigenschaften, die wie schon erwähnt, eine Beschleunigung der Fehlerkorrektur und eine Verbilligung der Fehlerkorrekturschaltung ermöglichen. Diese Eigenschaften sind

A) die Möglichkeit, frühzeitig festzustellen, ob eine ungerade oder gerade Anzahl von Syndromen den Binärwert "1" aufweist.

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B) die Möglichkeit, eine schneller arbeitende und billiger zu implementierende Schaltung zur Fehlerbitlokalisierung innerhalb eines Bytes vorzusehen,

C) die Möglichkeit, eine schneller arbeitende und billiger zu implementierende Schaltung zur Lokalisierung eines fehlerhaften Bytes.

Die Eigenschaft A) folgt aus der vorher erwähnten Gesetzmäßigkeit a). Sie kann zur Aktivierung oder Unterdrückung der Fehlerkorrektur ausgenützt werden. Die Eigenschaften B) und C) folgen aus den Gesetzmäßigkeiten b) bis d) für den verwendeten Code. Sie können zur Erzeugung der korrigierten Daten und der zu ihnen gehörenden Paritätsbits verwendet werden.

In Fig.5 ist ein Blockschaltbild einer Fehlerkorrekturschaltung zur Durchführung des Verfahrens gemäß der Erfindung dargestellt.

Die Fehlerkorrekturschaltung gemäß der Erfindung weist acht Redundanzbit-Generatoren RBG 1 auf, die aus je 32 EXKLUSIV-ODER-Gliedern bestehen, die in fünf Stufen angeordnet sind, ψ und aus jeweils 32 ihnen zugeleiteten Datenbits die 8 Redundanzbits Gj neu erzeugen. Wie die Codetabelle nach Fig.4 zeigt, ist jedes Datenbit Di einer ungeraden Anzahl von Redundanzbits Cj bzw. Gj (3 oder 5) zugeordnet und jedem Redundanzbit Cj bzw. Gj ist eine gleich große Anzahl von Datenbits, nämlich 32, zugeordnet.

Wie die Codetabelle nach Fig.4 zeigt, errechnet sich das Redundanzbit G₁ nach folgender Gleichung:

G₁ = (D₁ V D₂ V ... V D₈) V (D₉ V D₁₀ V ... D^) V D₃₃ ¥ D₃₇ ^{V D}38 ^{V D}39 ^{V D}41 ^{V D}45 ^{¥ D} 46 ^V °47 ^{V D}49 ^{V D}53 ^{V D}54

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55 57 61 62 63
Für das Redundanubit G₂ gilt die folgende Gleichung:

^C2 = ^(D9 ^{V D}10 ^V ··· ^{V D}16^{) V (D}25 ^{V D}26 ^V ·" ^{V D}32^}

^V D₃₄ ¥ D₃₇ V D₃₈ V D₄₀ V D₄₂ V D₄₅ ¥ D₄₆ ¥ D₄₈

^{V D}50 ^{V D}53 ^{V D}54 ¥ D₅₆ ¥ D₅₈ ¥ D^ ¥ D^ ¥ D₅₄

Das Redundanzbit C₀ schließlich errechnet sich entsprechend

der letzten Zeile der Codetabelle zu:

C₈ = D₄ ¥ D₆¥ D₇ ¥ D₈ ¥ D₁₂ ¥ D₁₄ ¥ D₁₅ ¥ D₁₆ ¥ D₂₀

^{V D}22 ^{V D}23 ^V ^D24 ^{V D}28 ^V °30 ^{V D}31 ^V °32 ^V(D33 ¥ ... ¥ D₄₀) ¥ (D₄₉ ¥ D₅₀¥ ... ¥ D₅₆)

Die 8 Ausgänge Gj der Redundanzbit-Generatoren RBG 1 sind mit einer aus 8 EXKLUSIV-ODER-Gliedern bestehenden Redundanzbit-Vergleichsschaltung verbunden, in der die durch die Redundanzbit-Generatoren RBG 1 aus den aus dem Speicher ausgelesenen Datenbits erzeugten Redundanzbits Gj mit den aus dem Speicher entnommenden Redundanzbits Cj verglichen werden.

Im Falle der Fehlerfreiheit stimmen die gespeicherten Redundanzbits Cj mit den beim Auslesen des Wortes erneut aus dessen Datenbits Di abgeleiteten Redundanzbits Gj überein. Die von der Redundanzbit-Vergleichsschaltung RBG 2 gelieferten Syndrome Sj besitzen in diesem Fall alle den Binärwert "0". Liegt ein Fehler vor, so besitzen eines oder mehrere der Syndrome den Binärwert "1". Wie bereits früher erwähnt, besitzt wenn ein Redundanzbit fehlerhaft ist, nur ein Syndrom den Binärwert "1". Eine ungerade Anzahl von Syndromen mit dem Binärwert "1" weist auf ein fehlerhaftes

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Datenbit hin unter der Annahme, daß keine ungeraden Mehrfachfehler auftreten.

Eine gerade Anzahl von Syndromen mit dem Binärwert 1 liegt vor, wenn ein gerader Mehrfachfehler vorliegt.

Sine Korrektur dines Fehlers unter den Datenbits ist daher nur möglich und erforderlich, wenn die Anzahl der Syndrome mit dem Binärweft "l" ungerade und gleich oder größer als drei ist. Ist das der Fall, erfolgt eine Korrektur des fehlerhaften Datenbits in der aus 64 EXKLUSIV-ODER-Gliedern bestehenden Datenbit-Modifizierschaltung DBM 7, deren ersten Eingängen die aus dem Speicher ausgelesenen 64 Datenbits Di zugeführt werden und deren zweite Eingänge mit einer- Fehlerbit-Lokalisierungsschaltung FBIL 3 verbunden sind. Die Fehlerbit-Lokalisierungsschaltung FBIL 3 ist eine Schaltung zur Decodierung der jeweiligen Kombination von Syndromen/ die aus 64 UND-Gliedern besteht. Sie liefert für jedes fehlerhafte Bit eine Funktion, die die Korrektur des betreffenden Datenbits bewirkt. Ist beispielsweise das Datenbit D 6 fehlerhaft, so liefert die Fehlerbit-Lokalisierungsschaltung FBIL 3. die Funktion S.•Sj'ig'S^'Sg'Sg'iy'SS wie man der Spalte der Codetabelle für das Datenbit D 6 entnimmt. Diese Funktion bewirkt das Invertieren des Datenbits D 6 in der Datenbit-Modifizierschaltung DBM 7. Damit ist die Korrektur eines Einzelfehlers erfolgt. Der Aufbau der Fehlerbit-Lokalisierungsschaltung FBIL 3 ergibt sich aus der Code-Tabelle der Fig.4. Die Gewinnung der Eingangesignale für diese Schaltung wird später beschrieben.

Die aus dem Speicher ausgelesenen Datenbits Di werden außer den Redundanzbit-Generatoren RBG 1 und der Datenbit-Modifizierschaltung DBM 7 auch 8 Paritätsbitgeneratoren PBG 9 ^s zugeführt, die aus je 7 EXKLUSIV-ODER-Gliedern bestehen und für die zu einem Byte gehörenden Datenbits ein Paritätsbit

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Pj_ erzeugen. Die Paritätsbits errechnen sich aus den Daten bits D, bis D-. wie folgt:

X o4
P₁ = D₁ V D₂ V ... V D₈ P₅ - D₃₃V D₃₄ V ... V D₄₀

^P2 - ^D9 ^{V D}10 ^V — ^{V D}16 ^P6 - ^D41^{V D}42 ^V — ^{V D}48

^P3 - ^D17 ^{V D}18 ^¥ — ^{V D}24 ^P7 = ^D49^{V D}5O^V — ^{¥ D}56 ^P4 * ^D25 ^{V D}26 ^V "* ^{V D}32 ^P8 " ^D57^V °58^V — ^{V D}64

Die Ausgänge P, bis P₀ der Paritätsbit-Generatoren PBG 9

J. O

sind einmal alt den ersten Eingängen einer aus 8 EXKLUSIV-ODER-Gliedern bestehenden Paritätsbit-Modifizierschaltung PBM 8 verbunden» deren zweite Eingänge an eine Paritatsmodifizier-Steuerschaltung PHS IO angeschlossen sind, die aus 8 UND-Gliedern besteht. War ein Datenbit Di des aus dem Speicher ausgelesenen Wortes fehlerhaft, so wird das entsprechende Paritätsbit P_fc in der Paritätsbit-Modifizierschaltung PBM 8 aufgrund eines von der Paritätsmodifizier-Steuerschaltung PMS 10 gelieferten Signales B. korrigiert, während das fehlerhafte Datenbit, wie schon erwähnt, in der Datenbit-Modifizierschaltung durch Invertieren korrigiert wird.

Die acht Ausgänge P, der Paritätsbit-Generatoren PBG 1 sind außer mit der Paritätsbit-Modifizier-Schaltung PBM 8 auch mit einer sogenannten Paritätsbit-Verknüpfungsschaltung PVS 11 verbunden, die aus 2x3 EXKLUSTV-ODER-Gliedern aufgebaut ist und an ihrenbeiden Ausgängen Q 1 und Q 2 die beiden Funktionen

Q₁ = P₁ V P₂ V P₃ ¥ P₄ und Q₂ = P₅ V P₆ V P₇ V P₈ erzeugt.

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Die aus Dem Speicher ausgelesenen Redundanzbits Cj werden außer der Redimäiaiizbit-Vergleichss chalfcung SBV 2 auch einer aus 2x3 EJ£Kl6Ü3Z¥-0DEE.-Gliedern aufgebauten Redundanzbit-Verknüpfungsschaltung RVS 12 zugeleitet, die an ihren beiden Ausgängen Hl und M2 die beiden Funktionen

Ml = C₁ V C_ V C_ Ψ C- V und H2 = C, ? C, ¥ C. ? C. 1 2. S 4 5 ο 7 ο

erzeugt.

Wie man aus der Codetabelle nach Fig. 4 ersieht, gilt für die Funktion Ml <äie Gleichung:

Ml = CD₁ ¥ D₁) Ψ CB₂ ¥ D₂I V (D₃ ¥ D₃J ¥ ... V (D_g ¥ Dg) ¥

CD₉ ¥ D₉I ¥ CD₁₀ ¥ D₁₀) ¥ ... ¥ CD₃₂ ¥ D₃₂) ¥ D₃₃ ¥ D₃₄

^{¥ D}35 ^{V D}36 ^{Ψ CÖ}37 ^{V D}37 ^Ψ ^D37^} ^Ψ ^(D38 ^Ψ ^D38 ^{¥ D}38>

¥...¥ (D₆₄ ¥ D₆₄VD₆₄)

Da die EXKLOSW-QDEHr-VerJaiüpfung eines Datenbits mit sich selbst den Binäzwert "O™ ergibt, entfallen in dem obigen Ausdruck die Klammern mit 2 Gliedern. Da die zweimalige EXKLUSIV-ODEE-Werkmipfung eines Datenbits mit sich selbst als Funktionswert: den Wert des Datenbits ergibt, darf man anstelle der Klamnerausdrücke mit drei gleichen Gliedern nur dasbetreffende Datenbit schreiben. Die Gleichung für die Funktion Ml vereinfacht sich daher zu

Ml=D 33 VD₃₄ ¥ ... ¥D₆₄,

d.h. der Wert dear Funktion Ml wird bestimmt durch die EXCLUSXV-ODER—VerkmSpfung der Datenbits D₃₃ bis D_g- die die zweite Hälfte der Datenbits des Informationswortes bilden.

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Die Funktion M2 ergibt sich, wie die Codetabelle nach Fig.4 zeigt, zu:

M2 = D₁ V D- V D- V D. V (D_c V D_c V D_)V(D_C V D, V D-) V

1234 333ODO

V (D₃₂ V D₃₂. V D₃₂)V(D₃₃V D₃₃) V(D₃₄VD₃₄)V(D₃₅ V D₃₅)V.,

^¥ <^D64 ^{V D}64>

Wie im Falle der Funktion Ml vereinfacht sich auch die Funktion M2 zu:

M2 - D₁ VD₂VD₃VD₄VD₅ D₃₂

d.h. der Wert der Funktion M2 wird bestimmt durch die EXKLUSIV-ODER-Verknüpfung der Datenbits D₁ bis D₃₂, die die erste Hälfte der Datenbits des Informationswortes bilden.

Wenn keine Fehler vorliegen, gilt Q. = M 2 und Q, =M 1 Wenn ein Einzelfehler vorliegt, ist Q₁ Φ M- oder Q- £ Ml Wenn eine gerade Anzahl von Fehlern vorliegt, ist entweder

Q = M 2 und Q₂ = M 1 oder
Q₁ ¥ M 2 und Q₃ Φ M 1 .

Daher liefert ein Vergleich derbei einer EXKLUSIV-ODER-Verknüpfung der Funktion Q mit M 2 und der Funktion Q₂ mit M 1 erhaltenen Ergebnisse eine Aussage über die Anzahl der Syndrome mit dem Binärwert "1".

Ist das Ergebnis des Vergleiches (Q₁ V M 2) V (Q- V M 1) = so zeigt dies das Vorliegen einer geraden Anzahl oder das Fehlen (Fehlerfreiheit) von Syndromen mit dem Binärwert "1"

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Lautet dagegen das Vergleichs er gebn.is (Q₁ ¥ M 2) ¥ (Q₂¥M1)=1, so zeigt dies das Vorhandensein einer ungeraden Anzahl von Syndromen mit dem Binärwert "1" und damit einen Fehler an.

Setzt man Q₁ ¥ M 2 = H₁ und (Q₂ ¥ M 1) = H₃, so läßt sich das beim Vorliegen von einem Fehler erhaltene Vergleichsergebnis kürzer schreiben als (H₁ V H₃) = 1.

Zur Durchführung des Vergleichs sind die Ausgänge Q und Q₂ der Paritäts-Verknüpfungsschaltung PVS 11 sowie die Ausgänge Ml und M2 der Redundanz-Verknüpfungsschaltung RVS 12 mit w einer Vergleichsschaltung VGS 13 verbunden, die aus 2 EXCLUSIV-ODER-Gliedern besteht. Die beiden Ausgänge H und H_ der Vergleichsschaltung VGS 13 sind einmal mit einer aus einem EXKLÜSIV-ODER-Glied bestehenden Prüfschaltung UGP 4 verbunden, die auf das Vorliegen einer ungeraden oder geraden (einschließlich Null) Anzahl von Syndromen mit dem Binärwert "1" prüft. Bei einer ungeraden Anzahl liefert die Schaltung UGP 4 ein hohes, bei einer geraden Anzahl von Syndromen mit dem Binärwert "1" ein niedriges Potential.

Wie aus der Fig.5 hervorgeht, sind bei der Schaltung gemäß der Erfindung bis zum Erhalten der Anzeige, ob eine ungerade oder gerade Anzahl von Syndromen mit dem Binärwert 1 vorliegt,zwei logische Stufen weniger zu durchlaufen als bei der Schaltung nach Fig.l.

Die beiden Ausgänge H und H₂ der Vergleichsschaltung VGS 13 sind auch mit einer Fehlerbytelokalisierungsschaltung FBL 14 verbunden, die aus 8 UND-Gliedern besteht., an die auch die 8 Ausgänge Sl bis S8 der Redundanzbit-Vergleichsschaltung RBV 2 angeschlossen sind. Bei Vorliegen eines Fehlers erscheint an einem der 8 Ausgänge B₁ bis B₀ ein

X ο

Signal, das das Byte kennzeichnet, das das fehlerhafte Bit aufweist.

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Bei der Besprechung der Codetabelle nach Fig.4 wurde bereits erwähnt, daß die Bits eines Bytes alle die gleiche, für dieses Byte charakteristische Zuordnung zu der einen Hälfte der Redundanzbits aufweisen. Da bei Vorliegen eines Einzelfehlers eine der beiden Funktionen H₁ oder H₃ den Binärwert "I¹¹ besitzt und damit angibt, in welcher Hälfte des Informationswertes der Fehler auftrat, (wobei die Datenbits

D, bis D-_o und die Redundanzbits C₁. bis C₀ als zur gleichen IaZ do

Hälfte gehörend angesehen werden) ergibt eine einfache UND-Verknüpfung der Funktionen H₁ bzw. H₃ mit der für ein Byte charakteristischen Zuordnung zu der einen Hälfte der Redundanzbits die Lokalisierung des fehlerhaften Bytes.

Daher sind die Ausgänge S. der Redundanzbit-Vergleichsschaltung und die Ausgänge H₁ und H- der Vergleichsschaltung VGS 13 mit der aus 8 UND-Gliedern bestehenden Fehlerbyte-Lokalis ierungs schaltung FBL 14 verbunden. An deren 8 Ausgängen B, erscheint jeweils ein das fehlerhafte Byte kennzeichnendes Signal. Befindet sich der Fehler beispielsweise im Byte 1, d.h. unter den Bits Dl bis D8, so erscheint am Ausgang Bl der Fehlerlokalisierungsschaltung das Signal Bl = (H. · S, · S.) = 1. Erscheint am Ausgang B4 das Signal B4 = H, · S2 · S3 = 1, so befindet sich der Fehler unter den das Byte 4 bildenden Datenbits D₃₅ bis D₃₃.

Da die Paritätsbits P_k für die Bytes durch die Paritätsbit-Generatoren PBGg aus den unkorrigierten Datenbits früher erzeugt werden können ala die Syndrome S. durch die Redundanzbit-Vergleichsschaltung RBV2 ermöglicht die Anordnung nach der Erfindung aufgrund der Verwendung der schon beschriebenen Paritätsbit-Modifizierschaltung PBM 10 die Erzeugung der korrigierten Paritätsbits (P '= P B. )

JC JC JC '

gleichzeitig mit den korrigierten Datenbits D '. Dies ist ein Vorteil gegenüber der Schaltung nach Fig.l. Bei dieser Schaltung können die Paritätsbits erst aus den korrigierten

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Datenbits erzeugt werden, was auch aus der Fig.5 zu ersehen ist, in der die bis zum Erhalten der korrigierten Daten D₁' und der zugehörigen Paritätsbits P ' zu durchlaufenden logischen Stufen der Schaltungen nach den Figuren 1 und 3 einander gegenübergestellt sind. Links in der Figur sind links von den Pfeilen die Eingangssignale, rechts davon die nach Durchlaufen der logischen Stufen erhaltenen Ausgangssignale angegeben.

Die durch die Erfindung erreichte gleichzeitige Verfügbarkeit der korrigierten Daten- und Paritätsbits hat außer der ' Beschleunigung der Fehlerkorrektur noch den weiteren Vorteil, daß die zeitliche Steuerung eines Registers in der Verarbeitungsexnheit, dem die korrigierten Datenbits und die Paritätsbits zugeführt werden müssen, vereinfacht wird.

Die Ausgänge S₁ bis S₀ der Redundanzbit-Vergleichsschaltung

1 O i

RBV2 sind auch mit einer aus einem ODER-Glied mit 8 Eingängen bestehenden Schaltung FKF 5 verbunden, die auf das Vorliegen von Fehlern oder Fehlerfreiheit prüft. Der Ausgang der Schaltung FKF5, der beim Vorliegen von Fehlern hohes und bei Fehlerfreiheit niedriges Potential aufweist, ist mit dem ersten Eingang einer aus einem UND-Glied mit . 2 Eingängen bestehenden Fehlerklassifizierschaltung FKS6 * verbunden, die bei Vorliegen einer ungeraden Anzahl von

• Syndromen auf dem Binärwert "1" einen korrigierbaren Fehler und bei Vorliegen einer geraden Anzahl von Syndromen mit dem Binärwert "1" einen unkorrigierbaren Fehler anzeigt. Die Ausgänge S₁ bis S_g der Redundanzbit-Verknüpfungsschaltung RBV 2 sind ferner mit einer Lokalisierschaltung BIBL 15 zur Ermittlung des fehlerhaften Bits innerhalb eines Bytes verbunden.

Die L dcalisierungsschaltung BIBL 15 weist 16 Ausgänge X bis Xg und Y₁ bis Y_g auf, an denen die folgenden Signale erscheinen:

GE 970 014; GE 870 019 _Λ ,

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^xi = VVV^ ^Yi ^{= s}i*S2-s₃-i₄

X₂ = S₅-S₆-S₇-S₈ Y₂ = S₁-S₂-S₃-S₄

^X3 ⁼ ^5^6"^S7*^8 ^Y3 = Si-S₂-S₃-S₄

^X4 = S₅-S₆-S₇-S₈ Y₄ - S₁-S₂-S₃-S₄

X₅ = S₅-S₆-S₇-S₈ Y₅ ='S₁«S₂-^S3'S4

^X6 = ^S5'^S6 -SV-S₈ Y₆ = S₁-S₂-SVS₄

X₇ = S₅-S₆-S₇-S₈ Y₇ = S₁-S₂-S₃-S₄

^X8 ⁼ S₅-S₆-S₇-S₈ Y₈ -S₁-S₂-S₃-S₄

Die Indizes der Funktionen X, und Y. geben das fehlerhafte Bit innerhalb eines Bytes an. Die Funktionen X. beziehen sich auf die linke Hälfte D. bis D₃₂ der Datenbits und die Funktionen Y auf die rechte Hälfte D₃₃ bis D₆₄.

Das die Korrektur des Fehlers in der Datenbit-Modifizierschaltung DBM₇ bewirkende Steuersignal A. wird durch eine UND-Verknüpfung der Funktionen X, bzw. Y, mit der Funktion B, erhalten. Wie vorher erwähnt, kennzeichnet der Index der Funktionen X bzw. Y ja das fehlerhafte Bit innerhalb der Bytes der linken bzw. rechten Hälfte der Datenbits, während der Index der Funktionen B, das fehlerhafte Byte

Jc

angibt. Es gilt somit:

GE 970 014; GE 870 019 2 0 9 8 8 2 / 0 9

Bl * Xl ergibt Al Bl · X2 ergibt A2 Bl · X3 ergibt A3

B5 · Yl ergibt A33 B5 · Y2 ergibt A34 B5 · Y3 ergibt A35

Bl -X8 ergibt A8
B2 -Xl " A9
B2 -X2 " AlO B2 .X3 " All

B5
B6
B6

• Y8 ergibt A40 ¹Yl " A41 . Y2 " A42

B6 .Y3

A43

B2- -X8

A16

B6

Y8

. A48

B4	•XI	Il	A25
B4	•X2	Il	A26
B4	•X3	Il	A27

B8	Yl	Il	A57
B8	• Y2	Il	AS 8
B8	•Y3	Il	A59

B4 -X8

A32

B8 · Y8

A64

Daher sind die Ausgänge X₁ bis X₀ und Y, bis Y₀ der das

ο 1 ο

fehlerhafte Bit innerhalb eines Bytes feststellenden Lokalisierungsschal'tung BIBL 15 und die Ausgänge der Fehlerbyte-Lokalisierungsschaltung FBL 14 mit der aus 64 UND-Gliedern bestehenden Fehlerbit-Lokalisierungsschaltung FBIL 3 verbunden, an die auch nochder Ausgang der auf das Vorliegen einer ungeraden oder geraden Anzahl von Syndromen prüfenden Schaltung VGP 4 angeschlossen ist.

GE 970 014; GE 870

09882/09 U

Il Ί II

- 21 -

Erscheint an einem der 64 Ausgänge A. der Fehlerbit-Lokalisierungsschaltung ein Signal A^ mit dem Binärwert "1 so wird das Datenbit D. in der Datenbit-Modifizierschaltung DBM 7 durch Invertieren zu D.¹ korrigiert. Gleichzeitig wird in der Paritätsbit-Modifizierschaltung PBM 8 das aus den unkorrigierten Datenbits des den Fehler enthaltenden Bytes gewonnene Paritätsbit P, zu P ' korrigiert. Damit ist die Fehlerkorrektur beendet.

Die Schaltungsanordnung zur Durchführung des Verfahrens nach der Erfindungist nicht nur in der Lage, Einzelfehler in solchen Informationsworten zu korrigieren, die aus 64 Datenbits und 8 Redundanzbits bestehen. Mit ihr lassen sich beispielsweise auch EinzelSiler in Informationsworten korrigieren, die aus· 32 Datenbits und 8 Redundanzbits bestehen und deren Code-Tabelle die gleichen Gesetzmäßigkeiten auf-¹ weist wie die für die aus 64 Datenbits und 8 Redundanzbits bestehenden Informationsworte. Ein solche Coden tabelle läßt sich beispielsweise aus der in Fig.4 dargestellten gewinnen, in dem man die zu den Bytes 2,3,6 und 7 gehörenden Tabellenteile zu einer neuen Code-Tabelle zusammenfaßt.

Ebenso läßt sich das Verfahren nach der Erfindung auch zur Korrektur von Einzelfehlern in Datenworten verwenden, die aus 16 Datenbits und 6 Redundanzbits bestehen, also in einein 22/16 Code vorliegen, dessen Code-Tabelle in Fig. 6 wiedergegeben ist.

GE 970 014; GE 870 019 2 0 9 8 8 2/0 9

Claims

Patentansprüche

(iJ Verfahren zur selbsttätigen Korrektur von Einzelfehlern und zur Erkennung von unkorrigierbaren Mehrfachfehlern in aus einem Speicher ausgelesenen Informationswörtern, die in einem modifizierten Hamming-Code vorliegen und die in Bitgruppen gleicher Bitanzahl (Beispielsweise Bytes) unterteilt sind, wobei jeder vor der Weiterverarbeitung ein Paritätsbit zugefügt wird, dadurch gekennzeichnet, daß zur Beschleunigung der Fehlsrkorrektur " das zu ihrer Durchführung benötigte Signal, das einen korrigierbaren Fehler anzeigt aufgrund einer ungeraden Anzahl von in bekannter Weise durch Vergleich der aus dem Speicher ausgelesenen Redundanzbits C. mit den aus den ausgelesenen Datenbits D. abgeleiteten Redundanzbits G. gewonnenen Syndromen mit dem Binärwert "1" nicht erst aus den Syndromen gebildet wird, sondern seine Bildung unmittelbar nach dem Auslesen des Wortes eingeleitet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur weiteren Beschleunigung der Fehlerkorrektur die Paritätsbits für die Bitgruppen nicht erst aus den an den Datenbit-Ausgangen der Fehlerkorrekturschaltung erscheinenden Datenbits Di¹ gebildet werden, sondern bereits aus den aus dem Speicher ausgelesenen unkorrigierten Datenbits D. und daß das so gewonnene.Paritätsbit P, der den Fehler enthaltenden Bitgruppan durch das einen korrigierbaren Fehler anzeigende Signal korrigiert wird, so daß die korrigierten Datenbits D.¹ und die zugehörigen Paritätsbits P, ' gleichzeitig vorliegen.

GE 970 014; GE 870 019 _20d882/09U
3. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Gewinnung des einen korrigierbaren Fehlers anzeigenden Signales in folgenden Schritten erfolgt:

a) die aus dem Speicher ausgelesene Redundanzbits C. werden in zwei gleich große Gruppen halbiert und die Redundanzbits jeder Gruppe einer EXKLUSIV-ODER-Verknüpfung unterworfen;

b) aus den ausgelesenen unkorrigierten Datenbits D. werden Paritätsbits P, abgeleitet, diese ebenfalls in zwei gleich große Gruppen halbiert und die Paritätsbits jeder Gruppe einer EXCLUSIV-ODER-Verknüpfung unterworfen;

c) das im Schritt a) erhaltene Verknüpfungsergebnis der ersten Gruppe wird mit dem im Schritt b) erhaltenen der zweiten Gruppe und das im Schritt a) erhaltene Verknüpfungsergebnis der zweiten Gruppe mit dem im Schritt b) erhaltenen der ersten Gruppe erneut einer EXCLUSIV-ODER-Verknüpfung unterworfen;

d) die im Schritt c) gewonnenen Verknüpfungsergebnisse werden ebenfalls einer EXKLUSIV-ODER-Verknüpfung unterworfen, deren Ergebnis das einen korrigierbaren Fehler anzeigende Signal ist.
4. Schaltungsanordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß sie zur Beschleunigung der Fehlerkorrektur folgende zusätzliche Schaltungsteile enthält:

a) einen an den Datenbit-Eingang angeschlossenen mehrstufigen, aus EXCLUSIV-ODER-Gliedern aufgebauten Paritätsbitgenerator (PBG 9), zur Erzeugung der unkorregierten Paritätsbits für die Bytes, der einmal mit den ersten Eingängen einer einstufigen, aus EXCLUSIV-ODER-Gliedern bestehenden Paritätsbit-Modi-

GE 970 014; GE 870 019 ,. „ .

fizierschaltung (PBM 8), die die korrigierten Paritätsbits liefert, verbunden ist und zum anderen mit einer aus EXKLUSIV-ODER-Gliedern bestehenden Paritätsbit-Verknüpfungsschaltung (PVS 11) , in der die Paritätsbits der ersten Hälfte der Datenbits miteinander verknüpft werden und ebenso die der zweiten Hälfte,

b) eine aus EXKLUSIV-ODER-Gliedern bestehende mehrstufige Redundanzbit-Vergleichsschaltung (RVS 12), in der die Redundanzbits der ersten Hälfte der ausgelesenen Redundanzbits C. miteinander verknüpft werden und ebenso die der zweiten Hälfte, deren zwei Ausgänge ebenso wie die beiden Ausgänge der Paritätsbit-

Verknüpfungsschaltung (PVS 11) an eine aus zwei EXKLUSIV-ODER-Gliedern aufgebaute einstufige Vergleichsschaltung (VGS 13) angeschlossen sind, deren beide Ausgänge mit einer bekannten, aus einem EXKLU-SIV-ODER-Glied bestehenden und auf das Vorliegen einer ungeraden Anzahl von Syndromen mit dem Binärwert "1" prüfenden Prüfschaltung (UGP 4) und mit einer aus UND-Gliedern aufgebauten einstufigen Fehlerbyte-Lokalisierungsschaltung (FBL 14) verbunden sind,

c) eine aus UND-Gliedern aufgebaute einstufige Lokalisierungsschaltung (BIBL 15) zur Lokalisierung des fehlerhaftenBits innerhalb eines Bytes, deren Ein-

w gänge mit der die Syndrome liefernden bekannten Re

dundanzbit-Vergleichsschaltung (RBV 2) verbunden und deren Ausgänge an eine aus UND-Gliedern bestehende einstufige Fehlerbit-Lokalisierungsschaltung (FBIL 3) angeschlossen sind, an die auch der Ausgang der Prüfschaltung (UGP 4) sowie die Ausgänge der Fehlerbyte-Lokalisierungsschaltung (FBL 14) angeschlossen sind, deren Eingänge mit der Redundanzbit-Vergleichsschaltung (RBV 2) verbunden sind und deren Ausgänge auch an eine einstufige aus UND-Gliedern bestehende Pari-

GE 970 014; GE 870 019 _{Λ A} „ .

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tätsmodifizier-Steuerschaltung (PMS 10) angeschlossen sind, die an die Fehlerbyte-Lokalisierungsschaltung (FBL 14) und die Prüfschaltung (UGP 4) angeschlossen sind und deren Ausgänge mit den zweiten Eingängen der Paritätsbit-Modifizierschaltung verbunden sind.

GE 9 70 014; GE 870 019

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