DE2045116C3

DE2045116C3 - Synchronizing device for at least two identically designed and operated with the same clock frequency feedback shift registers

Info

Publication number: DE2045116C3
Application number: DE19702045116
Authority: DE
Inventors: Volker Dipl.-Ing. 8000 Muenchen Schmidt
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1966-09-12
Filing date: 1970-09-11
Publication date: 1980-04-10
Also published as: DE2045116A1; DE1296205B; DE2045116B2

Description

Die Erfindung betrifft eine Synchronisiereinrichtung für wenigstens zwei gleich ausgebildete und nr.it gleicher Taktfrequenz betriebene rückgekoppelte Schieberegister mit η Speicherstufen, bei der ein über eine Kippstufe betätigbarer Umschalter vorgesehen ist, der in der einen Schaltstellung den Ausgang des Synchronisierenden Schieberegisters mit dem Eingang des zu synchronisierenden Schieberegisters und in der anderen Schaltstellung den Ausgang des zu synchronisierenden Schieberegisters mit dem Eingang dieses Schieberegisters verbindet, bei der weiter ein Vergleicher vorgesehen ist, der die Impulsfolge des synchronisierenden Schieberegisters mit der des zu synchronisierenden Schieberegisters vergleicht und bei Nichtübereinstimmung je zweier Impulse der beiden von den Schieberegistern erzeugten Impulsfolgen einen Impuls abgibt, und bei der weiterhin ein Zähler vorgesehen ist, der der Zählung jedes dieser Impulse und damit der Bestimmung der Fehlerrate dient, nach Patent 12 96 205.The invention relates to a synchronization device for at least two identically designed and operated at the same clock frequency feedback shift registers with η storage stages, in which a switch is provided which can be operated via a flip-flop stage and which, in one switching position, connects the output of the synchronizing shift register with the input of the one to be synchronized Shift register and in the other switch position connects the output of the shift register to be synchronized with the input of this shift register, in which a comparator is also provided, which compares the pulse sequence of the synchronizing shift register with that of the shift register to be synchronized and, if two pulses of the two do not match Shift registers generated pulse trains emits a pulse, and in which a counter is also provided, which is used to count each of these pulses and thus to determine the error rate, according to Patent 12 96 205.

Synchronisiereinrichtungen können zur Synchronisierung von Testsignalempfängern auf die von Testsignalsendern abgegebene Impulsfolge verwendet werden zur Bestimmung der Anzahl von beispielsweise auf einer Pulscodemodulations-iPCMJ-Übertragungsstrecke auftretenden Fehler.Synchronization devices can be used to synchronize test signal receivers to the pulse train emitted by test signal transmitters Determination of the number of errors occurring, for example, on a pulse code modulation iPCMJ transmission link.

Im Hauptpatent ist eine Synchronisiereinrichtung angegeben, bei der neben einer Einrichtung zur Auszählung und zur Anzeige der vom Vergleicher abgegebenen Anzahl von Fehlerimpulsen ein Integrator notwendig ist, in dem beispielsweise ein Kondensator so lange aufgeladen wird, bis eine Fehlerhäufigkeit von z. B. 25% erreicht ist. Die der Ladung des Kondensators zugehörige Spannung löst dann am Intcgralorausgang einen Impuls aus, der erstens die Synchronisierung einleitet und zweitens die Kippstufen des rückgekoppelten Schieberegisters auf Null setzt.In the main patent is a synchronizing device specified, in addition to a facility for counting and displaying the from the comparator emitted number of error pulses an integrator is necessary in which, for example, a capacitor so is charged for a long time until an error rate of z. B. 25% is reached. The charge of the capacitor The associated voltage then triggers a pulse at the integral output, which firstly initiates synchronization initiates and secondly sets the flip-flops of the feedback shift register to zero.

Der Erfindung liegt die Aufgabe zugrunde, die Anordnung nach dem Hauptpatent dahingehend zu verbessern, daß der vorerwähnte Integrator nicht mehr erforderlich ist und trotzdem die Impulsfolge des zu synchronisierenden Schieberegisters zu einem beliebigen Zeitpunkt auf die des synchronisierenden Schieberegisters synchronisiert werden kann.The invention is based on the object to the effect of the arrangement according to the main patent improve that the aforementioned integrator is no longer required and still the pulse train of the to synchronizing shift register can be synchronized to that of the synchronizing shift register at any time.

Diese Aufgabe wird erfindungsgemäß mit den im Patentanspruch I angegebenen Mitteln gelöst. Dabei wird eine erhöhte Genauigkeit der Synchronisation erreicht, da Kondensatorverluste bei der Einstellung des Schwellenwertes nicht auftreten können und daher die Einstellung des Schwellenwertes bei Nichtsynchronismus von einer vorher aufgetretenen Fehlerrate unabhängig ist.This object is achieved according to the invention with the means specified in claim 1. Included an increased accuracy of the synchronization is achieved, since capacitor losses when setting the Threshold value cannot occur and therefore the setting of the threshold value in the event of non-synchronism from a previously occurring error rate is independent.

Weitere Ausgestaltungen der Erfindung sind in den Patentansprüchen 2 bis 6 angegeben.Further refinements of the invention are specified in claims 2 to 6.

An Hand der in der Zeichnung dargestellten Ausführungsbeispiele soll die Erfindung im folgendenOn the basis of the embodiments shown in the drawing, the invention is intended in the following

noch näher erläutert werden. In der Zeichnung zeigtwill be explained in more detail. In the drawing shows

F i g, 1 ein Blockschaltbild der Synchronisiereinrichtung für zwei rückgekoppelte Schieberegister nach dem Hauptpatent,F i g, 1 a block diagram of the synchronization device for two feedback shift registers according to the Main patent,

Fig.2a ein Blockschaltbild eines Modulo-Zwei-Ad- s dierers,2a shows a block diagram of a modulo two ad dierers,

Fig.2b eine Funktionstabelle eines Modulo-Zwei-Addierers,2b shows a function table of a modulo-two adder,

Fig.3 ein Blockschaltbild der erfindungsgemäßen Synchronisiereinrichtung,3 shows a block diagram of the inventive Synchronizing device,

Fig.4 ein Blockschaltbild eines weiteren Ausführungsbeispiels der erfindungsgemäßen Synchronisiereinrichtung und4 shows a block diagram of a further exemplary embodiment of the synchronizing device according to the invention and

F i g. 5 ein Blockschaltbild eines Ausführungsbeispiels des Zählers.F i g. 5 is a block diagram of an exemplary embodiment of the counter.

In F i g. 1 sind zum leichteren Verständnis alle wesentlichen Bausteine der Anordnung nach dem Hauptpatent in Form eines Blockschaltbildes dargestellt Der mit SE bezeichnete Teil kann als Testsignalsender und der mit EM bezeichnete Teil als Testsignal- empfänger dienen. Diese Einrichtung findet insbesondere zur Bestimmung der Anzahl von iaf einer PCM-Obertragungsstrecke auftretenden Fehler Verwendung. Der Testsignalsender Sfbesteht aus achtzehn hintereinandergeschalteten bistabilen Kippstufen Fl bis F18. Die Ausgänge der bistabilen Kippstufen Π und F18 werden über einen Modulo-Zwei-Addierer, der bekanntlich auch als »Exklusiv-Oder-Gatter« bezeichnet wird, mit dem Eingang der ersten bistabilen Kippstufe Fi verbunden. Legt man an sämtliche jo Kippstufen Fi bis FiS des Testsignalsenders SE mit Hilfe eines Taktgenerators einen Takt T, so kann man am Punkt D eine Impulsfolge mit einer Periode von 2¹⁸—1 Impulsen abnehmen. Der mit EM bezeichnete Testsignalempfänger ist bis auf die zusätzliche Synchro-[Visiereinrichtung genau gleichartig aufgebaut. Die Synchronisiereinrichtung besteht aus dem Vergleicher K,dem Integrator /,derbistabilen Kippstufe /Fund dem Umschalter U. Mit A ist die Anzeigeeinrichtung für die Fehlerrate bezeichnet. P weist auf den entweder leitungslosen oder leitungsgebundenen Übertragungsweg vom Testsignalsender zum Testsignalempfänger hin.In Fig. 1, all essential components of the arrangement according to the main patent are shown in the form of a block diagram for easier understanding. The part labeled SE can serve as a test signal transmitter and the part labeled EM as a test signal receiver. This device is used in particular to determine the number of errors generally occurring in a PCM transmission link. The test signal transmitter Sf consists of eighteen bistable flip-flops Fl to F18 connected in series. The outputs of the bistable flip-flops Π and F18 are connected to the input of the first bistable flip-flop Fi via a modulo-two adder, which is also known as an “exclusive-or gate”. It creates all the flip-flops Fi jo to FiS of the transmitter test signal SE by means of a clock generator a clock T, then one can decrease at point D, a pulse train with a period of 2 ¹⁸ -1 pulses. The test signal receiver labeled EM is constructed in exactly the same way except for the additional synchro-sighting device. The synchronization device consists of the comparator K, the integrator /, the bistable multivibrator / and the changeover switch U. The display device for the error rate is designated with A. P indicates the either wireless or wired transmission path from the test signal transmitter to the test signal receiver.

F i g. 2a zeigt das Blockschaltbild eines Modulo-Zwei-Addierers zur Verdeutlichung der Funktionsweise der in F i g. 1 mi". E, E' und K bezeichneten Gatter. Die zugehörige Funktionstabelle, in der die lediglich inversen Werte, die in A und B auftreten, der Übersichtlichkeit halber nicht aufgenommen sind, findet sich in F i g. 2b.F i g. 2a shows the block diagram of a modulo-two adder to clarify the mode of operation of the in FIG. 1 mi ". E, E 'and K denoted gate. The associated function table in which the only inverse values that occur in A and B, are not included for clarity is found in F i g. 2b.

Bei dem in Fig.3 gezeigten Ausführungsbeispiel der erfindungsjemäßen Synchronisiereinrichtung, bei dem nur der Testsignalempfänger eingezeichnet ist, da das als Testsignalsender vorgesehene rückgekoppelte Schieberegister gleichartig mit derselben Anzahl von bistabilen Kippstufen ohne die Synchronisiereinrichtung aufgebaut ist, sind ein zu synchronisierendes rückgekoppeltes Schieberegister mit den Speicherstufen F"l bis F"20, ein Modulo-Zwei-Addierer E", ein Takteingang b, ein Gatter G, bestehend aus den Gattern t>o G 1 und G2, und ein Gatter G 3 vorgesehen. Weiter ist eine Umschalteinrichtung W, bestehend aus drei Gattern Ei bis £3, ein Vergleicher K', ein Zähler Z, eine bistabile Kippstufe /F'und ein durch den Schalter 5 überbrückbarer Te'ler TE vorgesehen.In the embodiment of the synchronization device according to the invention shown in FIG. 3, in which only the test signal receiver is shown, since the feedback shift register provided as the test signal transmitter is constructed in the same way with the same number of bistable multivibrators without the synchronization device, a feedback shift register to be synchronized with the storage stages F. "l to F" 20, a modulo-two adder e ", a clock input terminal b, a gate G, consisting of the gates t> o G 1 and G2, and a gate G is provided. 3 Next is a switching device W, comprising of three gates egg to £ 3, a comparator K ', a counter Z, a bistable flip-flop / F'und a bridgeable by the switch 5 Te'ler TE provided.

Die Wirkungsweise der dargestellten Anordnung ist folgende. In den bistabihn Kippstufen F"l bis F"20 läuft im Rhythmus des am Takteingang b anliegendenThe mode of operation of the arrangement shown is as follows. In the bistabihn flip-flop stages F "1 to F" 20 runs in the rhythm of the pulse input b Taktes T" über den Modulo-Zwei-Addierer f'und die beiden Gatter Ei und £"3 des Umschalters eisie Impulsfolge um, die am Punkt D" vom Vergleicher K' abgegriffen und mit der über den Übertragungsweg P' ankommenden Impulsfolge verglichen wird. Sind die im zu synchronisierenden rückgekoppelten Schieberegister umlaufende Impulsfolge und die ankommende Impulsfolge synchron, so wird vom Vergleicher K'kein Impuls abgegeben. Wenn die Impulse der beiden genannten Impulsfolgen nicht mehr synchron sind, so wird mit Hilfe des digitalen Zählers Z die Anzahl der vom Vergleicher K' als falsch erkannten Zeichen gezählt, während einer Periode, die der Periode der im rückgekoppelten Schieberegister F" 1 bis F"20 umlaufenden Impulsfolge entspricht Die beschriebene Ausführung des rückgekoppelten Schieberegisters, bestehend aus 20 bistabilen Kippstufen F"\ bis F"20, bei dem die Ausgänge der 17. und 20. bistabilen Kippstufe über den Modulo-Zwei-Addierer E" zum Eingang der ersten bistabilen Kippstufe F" 1 zurückgeführt sind, gibt eine Anzahl von 2²⁰—!, dies sind ungefähr 10⁶ Impulse pro Periode, ab; damit entspricht ein während einer Periode gezählter Fehler mit einer Abweichung von weniger als 5% der Fehlerrate von 10~⁶. Verstreichen, indem der Teiler TE mit dem Teilverhäitnis 95 : 1 an dem Ausgang der Rückstelleinrichtung, also des UND-Gatters G. einerseits und an der bistabilen Kippstufe /F'und am dekadischen Zähler Zbzw. an den Speichern 51 bis 55 aus Fig.5 andererseits durch öffnen des Schalters 5 anliegt, 95 Perioden der im rückgekoppelten Schieberegister umlaufenden Impulsfolge, bevor der Zähler Zmit Hilfe der Rückstelleinrichtung auf Null gesetzt wird, so entspricht ein Fehler mit einer Abweichung von weniger als 4% der Fehlerrate von 10-⁸. Das Zählergebnis am Ende von einer Periode oder von 95 derartigen Perioden ist also gleich der relativen Anzahl der falschen Zeichen, d.h. der Fehlerrate in 10-⁶oder 10"⁸.Clock T " via the modulo-two adder f 'and the two gates Ei and £" 3 of the switch eisie pulse train, which is tapped at point D " by the comparator K' and compared with the pulse train arriving via the transmission path P '. If the feedback in to sync shift register circulating pulse sequence and the incoming pulse train in sync, it is given by the comparator K 'no pulse. When the pulses of said two pulse trains are out of sync, then with the help of the digital counter Z, the number of the comparator 'counted K as a misrecognized characters, during a period corresponding to the period of "1 to R" circulating in the feedback shift register F 20 pulse sequence, the execution of the feedback shift register composed of 20 bi-stable flip-flops F "\ to F" 20 described in which the outputs of the 17th and 20th bistable multivibrator via the modulo-two adder E " to the input of the first bistable multivibrator F" 1 are fed back, outputs a number of 2 ²⁰ - !, this is approximately 10 ⁶ pulses per period; Thus, an error counted during a period with a deviation of less than 5% corresponds to the error rate of 10 ~ ⁶ . Elapse by the divider TE with the partial ratio 95: 1 at the output of the reset device, that is to say the AND gate G. on the one hand and on the bistable multivibrator / F 'and on the decadic counter Zbzw. On the other hand, when the switch 5 is opened, 95 periods of the pulse train circulating in the feedback shift register, before the counter Z is set to zero with the help of the reset device, corresponds to an error with a deviation of less than 4 % of the error rate of 10 ^eighth The count at the end of a period or 95 such periods is thus equal to the relative number of incorrect characters, ie the error rate in 10 ⁶ or 10 ^'8.

Der Zähler Z besitzt nun beispielsweise eine Zähldekade weniger als notwendig wäre, um während der Zählperiode alle überhaupt ankommenden Zeichen zu zählen, so daß er Fehlerraten bis maximal 10-' auswerten kann. Größer als 10-' wird die Fehlerratc dann, wenn die im Testsignalempfänger umlaufende Impulsfolge nicht synchron mit der vom Testsignalsender ankommenden umläuft. Die integrierten Zähldekaden des Zählers Z laufen dann über und geben ein Übertragssignal an die Kippstufe IF' ab. Diese trennt den Rückkoppelweg des zu synchronisierenden Schieberegisters über das Gatter El auf und läßt die ankommende Impulsfolge über das Gatter £2 in das Schieberegister einlaufen. Die Impulsfolge wird im Rhythmus der Taktfrequenz durch das Schieberegister geschoben. Bei einem bestimmten Zustand der Ausgänge der bistabilen Kippstufen F"l bis F"20 gibt das Gatter Geinen Impuls ab, der die bistabile Kippstufe IF' in ihren anderen Zustand bringt. Damit wird, durch den von der bistabilen Kippstufe IF' abgegebenen Impuls, der Rückkoppel ν 2g des Schieberegisters über den Modulo-Zwei-Addierer f'und das Gatter Ei geschlossen, während die ankommende Impulsfolge durch Sperren des Gatters El nicht mehr in das Schieberegister einlaufen kann. Durch den vom Gatter G, bestehend aus den Gattern G 1 und G 2, abgegebenen Impuls wird gleichLC'tig der Zähler Z in Nullstellung gebracht. Das Auslösen des Umschalters geschieht hier nicht wie bei dem in F i g. 1 abgebildeten Testsignalempfänger durch die erste binäre Eins, die in die bistabileThe counter Z now has, for example, one counting decade less than would be necessary to count all characters arriving at all during the counting period, so that it can evaluate error rates up to a maximum of 10- '. The error rate is greater than 10- 'if the pulse train circulating in the test signal receiver does not circulate synchronously with the one arriving from the test signal transmitter. The integrated counting decades of the counter Z then overflow and emit a carry signal to the flip-flop IF ' . This separates the feedback path of the shift register to be synchronized via the gate E1 and allows the incoming pulse train to enter the shift register via the gate E2. The pulse train is shifted through the shift register in the rhythm of the clock frequency. When the outputs of the bistable flip-flops F "1 to F" 20 are in a certain state, the gate G emits a pulse which brings the bistable flip-flop IF ' into its other state. This closes the feedback ν 2g of the shift register via the modulo-two adder f 'and the gate Ei due to the pulse emitted by the bistable multivibrator IF' , while the incoming pulse train no longer enters the shift register due to the blocking of the gate El can. The pulse emitted by the gate G, consisting of the gates G 1 and G 2, brings the counter Z to zero at the same time. The triggering of the changeover switch does not happen here as in the case of the one in FIG. 1 shown test signal receiver by the first binary one, which is in the bistable

Kippstufe P18 eingeschrieben wird, die einen Impuls an die bislabile Kippstufe IF abgibt und damit den Umschaltvorgang auslöst, sondern durch Abtasten jeder der Ausgänge der bistabilen Kippstufen des rückgekoppelten Schieberegisters F"\ bis F"20. Es braucht also maximal nur eine ganze Periode der Impulsfolge durchlaufen zu werden, ehe der beschriebene Umschalt- und Auslösevorgang eingeleitet wird.Flip-flop P18 is written, which emits a pulse to the unstable flip-flop IF and thus triggers the switching process, but by scanning each of the outputs of the bistable flip-flops of the feedback shift register F "\ to F" 20. It therefore only takes a whole period of the pulse train to be run through before the described switching and tripping process is initiated.

Geben sämtliche Ausgänge der bistabilen Kippstufe F"\ bis F"20 auf Grund auftretender Fehler eine binäre Null ab, läuft also eine Folge von binären Nullen im rückgekoppelten Schieberegister um. so wird, um eine mögliche Blockierung des Testsignalempfängers zu vermeiden, mit Hilfe des Gauers Gl und (7 3 vom Ausgang des Gatters C 3 in die erste bistabile Kippstufe F" 1 eine binäre Eins eingeschrieben.If all the outputs of the bistable multivibrator F "\ to F" 20 emit a binary zero due to errors that occur, a sequence of binary zeros thus circulates in the feedback shift register. so, in order to avoid a possible blockage of the test signal receiver, a binary one is written into the first bistable multivibrator F " 1 with the aid of the Gauers Gl and (7 3 from the output of the gate C 3.

In Fig.4 ist das Blockschaltbild eines weiteren Ausführungsbeispiels der erfindungsgemäßen Synchronisiereinrichtung dargestellt. Es enthält der Übersichtlichkeit halber nicht das beispielsweise als Testsignalsender dienende rückgekoppelte Schieberegister, das gleichartig mit derselben Anzahl von bistabilen Kippstufen wie das gezeigte aufgebaut ist. Bei dem Ausführungsbeispiel nach Fig. 4 sind ein Schieberegister, das aus beispielsweise 18 bistabilen Kippstufen F'"\ bis P" 18 aufgebaut sei, ein Modulo-Zwei-Addierer E'", eine Umschalleinrichtiing LJ". bestehend aus den Gattern Pl bis £'3 und die Gatter C 1 bis G'3 vorgesehen. Weiterhin ist ein Übertragungsweg P". eine bistabile Kippstufe IF". ein Zähler Z'. ein Vergleicher K". sowie ein Teiler TE' und ein Takteingang b' vorgesehen. Die Wirkungsweise dieses Ausführungsbeispiels unterscheidet sich von der des in Fig. 3 dargestellten Ausführungsbeispiels dadurch, daß der Impuls für die Rückstellung des Zählers Z'auf Null vom Ausgang TEA des Teilers TE' nach einer durch 10 teilbaren Anzahl von Impulsen der im rückgekoppelten Schieberegister umlaufenden Impulsfolge abgegeben wird. Der Teiler TE' liegt mit seinem Eingang am Takteingang b', da die Impulsfolge im Rhythmus des Taktes V" durch das rückgekoppelte Schieberegister4 shows the block diagram of a further exemplary embodiment of the synchronizing device according to the invention. For the sake of clarity, it does not contain the feedback shift register which is used, for example, as a test signal transmitter and which is constructed in the same way with the same number of bistable multivibrators as the one shown. In the exemplary embodiment according to FIG. 4, a shift register, which is made up of, for example, 18 bistable flip-flops F '"\" to P "18, is a modulo-two adder E'", a switching device LJ ". consisting of the gates P1 to £ '3 and the gates C 1 to G'3 provided. Furthermore, a transmission path P "is a bistable multivibrator IF". a counter Z '. a comparator K ". and a divider TE 'and a clock input b' is provided, the operation of this embodiment is different from that of the embodiment shown in Fig. 3 in. that the pulse for resetting the counter Z'auf zero from the output of TEA of divider TE 'is discharged to a divisible by 10 number of pulses of the circulating in the feedback shift register pulse train. the divider TE' is located with its input at the clock input b ', since the pulse sequence in the rhythm of the clock V "by the feedback shift register

ίο durchgeschoben wird. Das Teilverhältnis des Teilers TE' richtet sich nach der Anzahl der Zähldekaden des Zählers Z'. Sind beispielsueise 4 Zähldekaden vorgesehen und soll eine Fehlerratc bis maximal 10 ' ausgewertet werden, so betrüg! das Teilverhältnis 100000: I.ίο is pushed through. The division ratio of the divider TE ' is based on the number of counting decades of the counter Z'. If, for example, 4 counting decades are provided and an error rate up to a maximum of 10 'is to be evaluated, then cheating! the dividing ratio 100,000: I.

Das Blockschaltbild eines zur Einleitung der Synchronisation geeigneten Zählers zeigt F i g. 5. Zur Feststellung der Fehlerrate dienen die integrierten Zähldekaden Z 1 bis Z 5. deren Inhalt bei Auftreten des mit Hilfe des Gatters G nach F i g. 3 bzw. G'nach I' i g. 4 gewonnenen Anzeige- und Rückstellimpulses in die Speicher 5 1 bis S5 übernommen wird. Mit Hilfe der integrierten Binär-Dezimal-Umsetzer BDX bis BDS und der ihnen zugeordneten Ziffernanzeigeröhrcn R 1 bis R 5 wird derThe block diagram of a counter suitable for initiating synchronization is shown in FIG. 5. The integrated counting decades Z 1 to Z 5 are used to determine the error rate. 3 or G 'after I' i g. 4 obtained display and reset pulse is transferred to memory 5 1 to S5. With the help of the integrated binary-decimal converter BDX to BDS and the numeric display tubes R 1 to R 5 assigned to them, the

Inhalt der Speicher angezeigt. Bei Überlauf des Zählers entsteht am Ausgang der letzten Binärstufe der Zähldekade ZS als Übertragsimpuls für eine nicht vorhandene 6. Dekade eine negative Impulsflanke, die der Kippstufe /F'bzw. IF" zugeführt wird und damit in bereits beschriebener Weise die Synchronisation einleitet. The contents of the memory are displayed. If the counter overflows, a negative pulse edge occurs at the output of the last binary level of the counting decade ZS as a carry pulse for a non-existent 6th decade. IF "is supplied and thus initiates the synchronization in the manner already described.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Synchronizing device for at least two identically designed and operated with the same clock frequency feedback shift registers with η memory stages, in which a switch is provided which can be operated via a flip-flop stage and which in one switching position connects the output of the synchronizing shift register to the input of the shift register to be synchronized and in the Another switch position connects the output of the shift register to be synchronized with the input of this shift register, in which a comparator is also provided which compares the pulse sequence of the synchronizing shift register with that of the shift register to be synchronized and, if two pulses of the two pulse sequences generated by the shift registers do not match, one Emits pulse, and in which a counter is also provided which is used to count each of these pulses and thus to determine the error rate, according to patent 1296205, characterized in that on the counter Ler (Z) an output for a transmission signal is provided and that this output is connected to the input of the bistable multivibrator (IF) , when activated the switch (U) separates the feedback path of the shift register (EM) to be synchronized and the incoming pulse train arrives It is possible that the counter (Z) is designed in such a way that it is reset to zero after a number of digits circulating in the shift register to be synchronized, divisible by 10, that the counter is a decadic counter and has at least one decade of counting steps lower than all characters arriving during a period result.

2. Synchronisiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß für die Zähler eine <o Rückstelleinrichtung vorgesehen ist, die diesen nach wenigstens einem Zyklus der Impulsfolge des rückgekoppelten Schieberegisters in seine Ausgangslage rückstellt.2. Synchronizing device according to claim 1, characterized in that for the counter a <o Resetting device is provided, which this after at least one cycle of the pulse train of the resets the feedback shift register to its original position.

3. Synchronisiereinrichtung nach Anspruch I, dadurch gekennzeichnet, daß die Anzeigevorrichtung aus einer der Zähldekadenzahl entsprechenden Zahl von Speichern (S 1 bis 55), von Binär-Dezimal-Umsetzern (BD f bis BD 5) und von Ziffernanzeigeröhren (R 1 bis R S) besteht.3. Synchronizing device according to claim I, characterized in that the display device consists of a number of memories corresponding to the counting decade number (S 1 to 55), of binary-decimal converters (BD f to BD 5) and of digit display tubes (R 1 to RS) consists.

4. Synchronisiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Rückstelleinrichtung ein UND-Gatter (G) ist, dessen Eingänge jeweils an den Ausgängen der bistabilen Kippstufen des rückgekoppelten Schieberegisters angeschlos- w sen sind und dessen Ausgang mit dem zweiten Eingang der bistabilen Kippstufe (IF) und dem Rückstelleingang des dekadischen Zählers verbunden ist.4. Synchronizing device according to claim 1, characterized in that the resetting device is an AND gate (G) whose inputs are connected to the outputs of the bistable multivibrator of the feedback shift register and whose output is connected to the second input of the bistable multivibrator ( IF) and the reset input of the decadic counter.

5. Synchronisiereinrichtung nach Anspruch I oder 4, dadurch gekennzeichnet, daß ein Schieberegister mit zwanzig bistabilen Kippstufen vorgesehen ist, bei dem die Ausgänge der 17. und 20. bistabilen Kippstufe über einen Modulo-Zwei-Addierer zum Eingang der ersten bistabilen Kippstufe des 6; rückgekoppelten Schieberegisters rückgeführt werden und dieser eine Zeichenzahl von 2^M-I pro Periode abgibt.5. Synchronizing device according to claim I or 4, characterized in that a shift register is provided with twenty bistable multivibrators, in which the outputs of the 17th and 20th bistable multivibrator via a modulo-two adder to the input of the first bistable multivibrator of the 6; feedback shift register are fed back and this outputs a number of characters of 2 ^M -I per period.

6, Synchronisiereinrichtung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß ein am Ausgang des UND-Gatters (G) einerseits und an der bistabilen Kippstufe (IF) und am dekadischen Zähler bzw. an den Speichern (Si bis 55) andererseits liegender Teiler (TE) im Verhältnis 95 :1 vorgesehen ist, der durch einen Schalter (S) überbrückt werden kann.6, synchronization device according to claims 1 to 4, characterized in that a divider located at the output of the AND gate (G) on the one hand and on the bistable multivibrator (IF) and on the decadic counter or on the memories (Si to 55) on the other hand (TE) is provided in a ratio of 95: 1, which can be bridged by a switch (S).