DE202021102005U1 - On-chip measuring circuit for timing parameters of low voltage SRAM - Google Patents

On-chip measuring circuit for timing parameters of low voltage SRAM Download PDF

Info

Publication number
DE202021102005U1
DE202021102005U1 DE202021102005.9U DE202021102005U DE202021102005U1 DE 202021102005 U1 DE202021102005 U1 DE 202021102005U1 DE 202021102005 U DE202021102005 U DE 202021102005U DE 202021102005 U1 DE202021102005 U1 DE 202021102005U1
Authority
DE
Germany
Prior art keywords
module
sram
clk
measurement
control module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE202021102005.9U
Other languages
German (de)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantong Institute Of Nanjing Univ Of Posts And Telecommunications Co Ltd
Nantong Institute Of Nanjing University Of Posts And Telecommunications Co Ltd
Nanjing University of Posts and Telecommunications
Original Assignee
Nantong Institute Of Nanjing Univ Of Posts And Telecommunications Co Ltd
Nantong Institute Of Nanjing University Of Posts And Telecommunications Co Ltd
Nanjing University of Posts and Telecommunications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Institute Of Nanjing Univ Of Posts And Telecommunications Co Ltd, Nantong Institute Of Nanjing University Of Posts And Telecommunications Co Ltd, Nanjing University of Posts and Telecommunications filed Critical Nantong Institute Of Nanjing Univ Of Posts And Telecommunications Co Ltd
Publication of DE202021102005U1 publication Critical patent/DE202021102005U1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Abstract

On-Chip-Messkreis für Zeitparameter von Niederspannungs-SRAM dadurch gekennzeichnet, dass er ein Messsteuerungsmodul und ein Zeitmessmodul beinhaltet, das Zeitmessmodul mit dem Messsteuerungsmodul verbunden ist, das Zeitmessmodul vom Messsteuerungsmodul gesteuert wird, das Messsteuerungsmodul auf einem integrierten Speicher-Selbsttestmodul basiert, und das Messsteuerungsmodul eine BIST-Steuerlogik, eine BIST-Testvektor-Generierungslogik und ein Modul zur Zeitmessungssteuerung umfasst, und das Zeitmessmodul eine Verzögerungseinheit, einen Komparator und einen Akkumulator umfasst.

Figure DE202021102005U1_0000
On-chip measuring circuit for time parameters of low-voltage SRAM, characterized in that it contains a measurement control module and a time measurement module, the time measurement module is connected to the measurement control module, the time measurement module is controlled by the measurement control module, the measurement control module is based on an integrated memory self-test module, and the Measurement control module comprises a BIST control logic, a BIST test vector generation logic and a module for time measurement control, and the time measurement module comprises a delay unit, a comparator and an accumulator.
Figure DE202021102005U1_0000

Description

Technisches GebietTechnical area

Die Erfindung steht in Verbindung mit dem technischen Gebiet der Erprobung von integrierten Schaltkreisen und bezieht sich insbesondere auf einen On-Chip-Messkreis für Niederspannungs-SRAM- Zeitparameter.The invention relates to the technical field of testing integrated circuits and relates in particular to an on-chip measuring circuit for low-voltage SRAM time parameters.

Hintergrund der TechnikBackground of the technology

Im Zuge der Informatisierung ermöglichen künstliche Intelligenz, das Internet, Massendaten und Blockchain gemeinsam die industrielle Optimierung und Modernisierung sowie eine rapide wirtschaftliche Entwicklung. Daten spielen eine zentrale Rolle für die Entwicklung dieser High-Tech-Lösungen, was natürlich zu höheren Anforderungen an Produkte zur elektronischen Informationsspeicherung führt - hohe Dichte, hohe Geschwindigkeit, niedriger Energieverbrauch, niedrige Kosten und so weiter. Flash-, DRAM- und SRAM-Speicher sind derzeit am Markt gängig. DRAM bietet die Vorteile einer hohen Dichte und einer einfachen Speicherstruktur, einer niedrigen Latenz, einer fast unendlichen Nutzbarkeit und eines niedrigen Stromverbrauchs. SRAM findet aufgrund seiner schnellen Lese- und Schreibgeschwindigkeit vielfältige Anwendung, zudem können Daten in kürzester Zeit zur Verarbeitung an die CPU geschickt und als Output ausgegeben werden.In the course of computerization, artificial intelligence, the Internet, mass data and blockchain jointly enable industrial optimization and modernization as well as rapid economic development. Data plays a central role in the development of these high-tech solutions, which naturally leads to higher demands on electronic information storage products - high density, high speed, low energy consumption, low cost and so on. Flash, DRAM and SRAM memories are currently common on the market. DRAM offers the advantages of high density and simple memory structure, low latency, almost infinite usability, and low power consumption. Due to its fast read and write speed, SRAM is used in a variety of ways, and data can also be sent to the CPU for processing and output as output in a very short time.

Der Widerspruch zwischen niedrigem Stromverbrauch und hoher Chip-Geschwindigkeit wurde in der Branche schon immer als kritischster Aspekt betrachtet, den es zu lösen gilt. Beim Design von Niederstrom-SRAM ist die Reduzierung der Versorgungsspannung am effektivsten. Beim Niederspannungsdesign führt das Streben nach niedrigerer Betriebsspannung und niedrigerem Stromverbrauch zwingend zu stringenteren Leistungsbedingungen für SRAM. Die Zugriffszeit von SRAM ist einer der zentralen Leistungszeitparameter. Für gewöhnlich ist aufgrund des nachteiligen Effekts einer externen Messung auf Hochleistungsschaltkreise sowie der Größenordnung der zu berücksichtigenden Parameter und Fehler äußerst schwierig, externe Geräte für die Messung zu nutzen. Deshalb benötigen Tester oder externe Geräte zur genauen Messung der Zugriffszeit in der Regel On-Chip-Lösungen mit integrierter Messung. Es existieren zahlreiche Testmethoden zur Messung der Zeitparameter von SRAM, aber gegenwärtig nimmt der Anteil von SRAM an Chips immer weiter zu und es gibt immer mehr SRAM-Typen mit unterschiedlichen Spezifikationen, insbesondere im Hinblick auf die Anforderung eines niedrigen Stromverbrauchs. Die Leistungsanforderungen an die Zeitparameter von Niederspannungs-SRAM sind stringenter. Die herkömmliche Methode kann die gegenwärtigen Anforderungen an Zeitparametermessungen nicht erfüllen. Daher ist es notwendig, eine Methode zu erkunden, bei welcher die Zeitparameter im großen Maßstab gemessen werden können. Es ist sehr wichtig, eine einfache, genaue, bequeme und für hohe Volumen geeignete Methode zu entwickeln.The contradiction between low power consumption and high chip speed has always been seen in the industry as the most critical aspect to be resolved. When designing low current SRAM, reducing the supply voltage is most effective. In the low voltage design, striving for lower operating voltage and lower power consumption necessarily leads to more stringent performance requirements for SRAM. The access time of SRAM is one of the key performance time parameters. Usually, it is extremely difficult to use external equipment for the measurement because of the adverse effect of an external measurement on high performance circuitry and the magnitude of the parameters and errors to be considered. This is why testers or external devices usually require on-chip solutions with integrated measurement to precisely measure the access time. There are numerous test methods for measuring the timing parameters of SRAM, but currently the proportion of SRAM in chips is increasing and there are more and more types of SRAM with different specifications, particularly with regard to the requirement of low power consumption. The performance requirements for the timing parameters of low voltage SRAM are more stringent. The conventional method cannot meet the current requirements for time parameter measurements. It is therefore necessary to explore a method in which the time parameters can be measured on a large scale. It is very important to develop a method that is simple, accurate, convenient, and suitable for high volumes.

Zusammenfassende Darstellung der ErfindungSummary of the invention

In Anbetracht der Mängel der existierenden Technologie zielt die vorliegende Erfindung darauf ab, einen On-Chip-Messkreis und eine Messmethode für die Zeitparameter von Niederspannungs-SRAM bereitzustellen. Durch Hinzufügung eines Messsteuerungsmoduls und eines Zeitmessmoduls kann die Zugriffszeit jeder SRAM-Speichereinheit gemessen werden, während der MBIST-Test für eine große SRAM-Menge in einem großen Chip durchgeführt wird.In view of the shortcomings of the existing technology, the present invention aims to provide an on-chip measurement circuit and a measurement method for the timing parameters of low voltage SRAM. By adding a measurement control module and a timing module, the access time of each SRAM memory unit can be measured while performing the MBIST test for a large amount of SRAM in a large chip.

Die Erfindung stellt einen On-Chip-Messkreis für Zeitparameter von Niederspannungs-SRAM bereit, welcher ein Messsteuerungsmodul und ein Zeitmessmodul umfasst. Das Zeitmessmodul ist mit dem Messsteuerungsmodul verbunden und das Zeitmessmodul wird vom Messsteuerungsmodul gesteuert. Das Messsteuerungsmodul basiert auf einem integrierten Speicher-Selbsttestmodul und umfasst eine BIST-Steuerlogik und einen BIST-Testvektorgenerator. Das Zeitmessmodul umfasst eine Verzögerungseinheit, einen Komparator und einen Akkumulator.The invention provides an on-chip measuring circuit for time parameters of low-voltage SRAM, which comprises a measurement control module and a time measurement module. The timing module is connected to the measurement control module, and the timing module is controlled by the measurement control module. The measurement control module is based on an integrated memory self-test module and comprises a BIST control logic and a BIST test vector generator. The time measuring module comprises a delay unit, a comparator and an accumulator.

Die weitergehende Verbesserung liegt in folgendem Aspekt: Das Modul zur Zeitmessungssteuerung ist ein Multiplexer für die Auswahl oder Abschirmung von Signalen und wird mit dem Input-SRAM-Testvektor verbunden, der vom integrierten Speicherselbsttest und dem ausgegebenen Ergebnis des SRAM generiert wurde, das anhand des Zeitmessmoduls zu testen ist.The further improvement lies in the following aspect: The module for timing control is a multiplexer for the selection or shielding of signals and is connected to the input SRAM test vector, which was generated by the integrated memory self-test and the output result of the SRAM, which was generated using the timing module is to be tested.

Die weitergehende Verbesserung liegt in folgendem Aspekt: Das Zeitmessmodul umfasst 15 Stufen von in Reihe geschalteten Verzögerungseinheiten (D0-D14), die Systemuhr CLK ist mit D0 verbunden und das Signal CLK generiert jeweils das Signal CLK_1-CLK_15 für D0-D14. Die Verzögerungseinheit besteht aus Zweistufen-Umrichtern. Die Verzögerung der Verzögerungseinheit der ersten Stufe D0 beträgt 1ns, die der anderen Verzögerungseinheiten D1-D14 beträgt 20ps.The further improvement lies in the following aspect: The time measurement module comprises 15 stages of series-connected delay units (D0-D14), the system clock CLK is connected to D0 and the signal CLK generates the signal CLK_1-CLK_15 for D0-D14. The delay unit consists of two-stage converters. The delay of the delay unit of the first stage D0 is 1ns, that of the other delay units D1-D14 is 20ps.

Die weitergehende Verbesserung liegt in folgendem Aspekt: Der Takt-Port des Komparators C0-C15 empfängt das SRAM-Ausgabesignal Q_0, das Systemtaktsignal des Datenports C0, das Systemtaktsignal des Datenports C1 durch die D0-Verzögerungseinheit CLK_1, das Systemtaktsignal des Datenports C2 durch D0, das D1-Verzögerungseinheitssignal CLK_2 und so weiter. CLK, CLK_1 bis CLK_15 werden jeweils mit dem Datenport von Komparator C0-C15 verbunden, dann wird das Ergebnis von Komparator Z0-Z15 in den Akkumulator (ACC) eingespeist und schließlich wird vom Akkumulator das Ergebnis ausgegeben.The further improvement lies in the following aspect: The clock port of the comparator C0-C15 receives the SRAM output signal Q_0, the system clock signal of the data port C0, the system clock signal of the data port C1 through the D0 delay unit CLK_1, the system clock signal of the data port C2 through D0, the D1 delay unit signal CLK_2 and so on. CLK, CLK_1 to CLK_ 15 are each connected to the data port of comparator C0-C15, then the result of comparator Z0-Z15 is fed into the accumulator (ACC) and finally the result is output from the accumulator.

Die Erfindung stellt außerdem eine Messmethode für den On-Chip-Messkreis für Zeitparameter von Niederspannungs-SRAM bereit, die folgende Schritte umfasst.The invention also provides a measurement method for the on-chip measurement circuit for time parameters of low-voltage SRAM, which comprises the following steps.

  • Schritt 1: MBIST und Zeitmessung starten, bist_en und bitm_en auf „1“ setzen;Step 1: start MBIST and time measurement, set bist_en and bitm_en to "1";
  • Schritt 2: Zu testendes SRAM-Ausgabedatensignal Q_0 und Systemuhr CLK erfassen;Step 2: Acquire the SRAM output data signal to be tested Q_0 and the system clock CLK;
  • Schritt 3: CLK generiert CLK_1-CLK_15 durch die Verzögerungseinheiten D0-D14;Step 3: CLK generates CLK_1-CLK_15 through delay units D0-D14;
  • Schritt 4: Der Komparator tastet das Datenportsignal ab, bis der 16-Stufen-Komparator die Abtastung abschließt;Step 4: The comparator samples the data port signal until the 16-stage comparator completes the sample;
  • Schritt 5: Der Akkumulator zählt und enkodiert die Anzahl von Stufe „1“ im abgetasteten Signal und gibt schließlich das Ergebnis zur Off-Chip-Berechnung aus.Step 5: The accumulator counts and encodes the number of level "1" in the sampled signal and finally outputs the result for the off-chip calculation.

Die weitergehende Verbesserung liegt in folgendem Aspekt: Die Berechnungsformel im fünften Schritt lautet ΔT=1+(N-1)*0,02, wobei N das finale Ausgabeergebnis des Akkumulators ist (N<15) und die Zeiteinheit Nanosekunden sind.The further improvement lies in the following aspect: The calculation formula in the fifth step is ΔT = 1 + (N-1) * 0.02, where N is the final output result of the accumulator (N <15) and the time unit is nanoseconds.

Auf Grundlage des MBIST-Schaltkreises (integrierter Speicherselbsttest) werden ein Messsteuerungsmodul und ein Zeitmessmodul hinzugefügt. Das Messsteuerungsmodul umfasst eine BIST-Steuerung, einen BIST-Testvektorgenerator und einen Zeitmesssteuerungsschaltkreis. Der Zeitmesssteuerungsschaltkreis wird genutzt, um die Signalübertragung zwischen Speichertestschaltkreis und Zeitmessmodul zu steuern (Ein/Aus). Während der Durchführung des BIST-Tests kann die Zugriffszeit des SRAM gemessen werden.A measurement control module and a timing module are added based on the MBIST (integrated memory self-test) circuit. The measurement control module includes a BIST controller, a BIST test vector generator, and a timing control circuit. The timing control circuit is used to control (on / off) the signal transmission between the memory test circuit and the timing module. The access time of the SRAM can be measured while the BIST test is being carried out.

MBIST ist eine ausgereifte technische Lösung für Speichertests in der Branche. Der für die Zeitparametermessung benötigte Testvektor ist: 0 schreiben, um 0 zu lesen, 1 schreiben, um 1 zu lesen. Solche Testvektoren existieren generell im MBIST-Algorithmus. Daher ist der MBIST-Testvektorensatz ausreichend. Der Testvektor wird für die Zeitparametermessung benötigt. In Anbetracht der Integration von SRAMs unterschiedlicher Spezifikation und großer SRAM-Mengen im Chip würde die Gestaltung eines separaten Steuermoduls für die Auswahl multipler SRAMs den Aufwand in diesem Bereich erhöhen, daher empfiehlt es sich, diesen Teil der Logik mit MBIST zu teilen. Zusammenfassend gesagt ist es zweifellos einfacher und am kostengünstigsten, das SRAM-Zeitparametermessdesign auf Grundlage der MBIST-Testmethode durchzuführen.MBIST is a mature technical solution for memory tests in the industry. The test vector required for the time parameter measurement is: write 0 to read 0, write 1 to read 1. Such test vectors generally exist in the MBIST algorithm. Therefore, the MBIST test vector set is sufficient. The test vector is required for the time parameter measurement. In view of the integration of SRAMs of different specifications and large amounts of SRAM in the chip, the design of a separate control module for the selection of multiple SRAMs would increase the effort in this area, so it is advisable to share this part of the logic with MBIST. In summary, it is undoubtedly easier and cheapest to do the SRAM time parameter measurement design based on the MBIST test method.

Das Zeitmesssteuerungsmodul ist ein Multiplexer, der das Signal auswählt oder abschirmt. Das Modul wird mit dem Input-SRAM-Testvektor verbunden, der vom integrierten Speicherselbsttest und dem ausgegebenen Ergebnis des SRAM generiert wurde, das anhand des Zeitmessmoduls zu testen ist. Die Außenwelt wird durch Kommunikation mit der BIST-Steuerung gesteuert (bist_en=1, bitm_en=1). Die Steuerung wird gestartet, um den Zeitparametermessmodus einzustellen. Die BIST-Steuerung startet den BIST-Testvektorgenerator und generiert eine Reihe vorbereiteter Teststimuli, die auf dem Algorithmus basieren. Diese werden auf den getesteten Schaltkreis angewendet. Der Zeitmesssteuerungsschaltkreis steuert die Signalabtastung zwischen Speichertestschaltkreis und Zeitmessmodul und gibt die Antwort (Q_0) des getesteten SRAMs in das Zeitmessmodul ein.The timing control module is a multiplexer that selects or shields the signal. The module is connected to the input SRAM test vector, which was generated by the integrated memory self-test and the output of the SRAM, which is to be tested using the timing module. The outside world is controlled by communication with the BIST controller (bist_en = 1, bitm_en = 1). The controller starts to set the time parameter measurement mode. The BIST controller starts the BIST test vector generator and generates a series of prepared test stimuli based on the algorithm. These are applied to the circuit under test. The timing control circuit controls the signal sampling between the memory test circuit and the timing module and inputs the response (Q_0) of the SRAM under test into the timing module.

Der Vorteil der vorliegenden Erfindung besteht darin, dass durch Hinzufügung eines Messsteuerungsmoduls und eines Zeitmessmoduls ein umfassender SRAM-Test in einem großen Chip durchgeführt werden kann. Während der Durchführung des MBIST-Tests wird auch die Messung der Zugriffszeiten jeder Speichereinheit des SRAM vorgenommen. Alternativ können multiple SRAMs die Zugriffszeit zur gleichen Zeit messen, um eine Selbstmessung „bei voller Geschwindigkeit“ vorzunehmen. Die Messergebnisse sind genauer und die ATE-Abhängigkeit ist reduziert, was die Testkosten effektiv senkt.The advantage of the present invention is that by adding a measurement control module and a timing module, a comprehensive SRAM test can be performed in one large chip. During the execution of the MBIST test, the measurement of the access times of each storage unit of the SRAM is carried out. Alternatively, multiple SRAMs can measure the access time at the same time to take a self-measurement "at full speed". The measurement results are more accurate and the ATE dependency is reduced, which effectively lowers the test costs.

Kurzbeschreibung der Abbildungen:

  • ist eine schematische Darstellung des gesamtem Messkreises der vorliegenden Erfindung.
  • ist eine schematische Darstellung des Messsteuerungsmoduls der vorliegenden Erfindung.
  • ist eine schematische Darstellung des Zeitmessmoduls der vorliegenden Erfindung.
  • ist eine schematische Darstellung des Komparators der vorliegenden Erfindung.
  • ist eine schematische Darstellung des Messprozesses der vorliegenden Erfindung.
  • ist eine schematische Darstellung eines beispielhaften Zugriffszeitmesskreises der vorliegenden Erfindung.
  • ist eine schematische Darstellung von Messkurven eines beispielhaften Schaltkreises der vorliegenden Erfindung.
Brief description of the images:
  • is a schematic representation of the entire measurement circuit of the present invention.
  • Figure 3 is a schematic representation of the measurement control module of the present invention.
  • Figure 3 is a schematic representation of the timing module of the present invention.
  • Figure 3 is a schematic representation of the comparator of the present invention.
  • Figure 3 is a schematic representation of the measurement process of the present invention.
  • Figure 3 is a schematic representation of an exemplary access timing circuit of the present invention.
  • Figure 3 is a schematic representation of measurement curves of an exemplary circuit of the present invention.

Detaillierte AusführungsformenDetailed embodiments

Um das Verständnis der vorliegenden Erfindung zu vertiefen, wird diese im Folgenden anhand von Beispielen näher beschrieben. Die Beispiele dienen nur der Erläuterung der vorliegenden Erfindung und stellen keine Beschränkung des Schutzumfangs der vorliegenden Erfindung dar.In order to deepen the understanding of the present invention, it is described in more detail below using examples. The examples serve only to illustrate the present invention and do not represent any limitation of the scope of protection of the present invention.

Wie in gezeigt wird, stellt diese Ausführungsform einen On-Chip-Messkreis für Zeitparameter von Niederspannungs-SRAM dar, einschließlich eines Messsteuerungsmoduls und eines Zeitmessmoduls. Das Zeitmessmodul ist mit dem Messsteuerungsmodul verbunden und die Zeitmessung wird vom Messsteuerungsmodul gesteuert. Das Messsteuerungsmodul basiert auf einem integrierten Speicher-Selbsttestmodul und umfasst eine BIST-Steuerlogik, einen BIST-Testvektorgenerator und ein Zeitmesssteuerungsmodul. Das Zeitmessmodul umfasst eine Verzögerungseinheit, einen Komparator und einen Akkumulator.As in As shown, this embodiment provides an on-chip measurement circuit for timing parameters of low voltage SRAM, including a measurement control module and a timing module. The time measurement module is connected to the measurement control module and the time measurement is controlled by the measurement control module. The measurement control module is based on an integrated memory self-test module and comprises a BIST control logic, a BIST test vector generator and a timing control module. The time measuring module comprises a delay unit, a comparator and an accumulator.

MBIST ist eine ausgereifte technische Lösung für Speichertests in der Branche. Der für die Zeitparametermessung benötigte Testvektor ist: 0 schreiben, um 0 zu lesen, 1 schreiben, um 1 zu lesen. Solche Testvektoren existieren generell im MBIST-Algorithmus. Daher ist der MBIST-Testvektorensatz ausreichend. Der Testvektor wird für die Zeitparametermessung benötigt. In Anbetracht der Integration von SRAMs unterschiedlicher Spezifikation und großer SRAM-Mengen im Chip würde die Gestaltung eines separaten Steuermoduls für die Auswahl multipler SRAMs den Aufwand in diesem Bereich erhöhen, daher empfiehlt es sich, diesen Teil der Logik mit MBIST zu teilen. Zusammenfassend gesagt ist es zweifellos einfacher und am kostengünstigsten, das SRAM-Zeitparametermessdesign auf Grundlage der MBIST-Testmethode durchzuführen.MBIST is a mature technical solution for memory tests in the industry. The test vector required for the time parameter measurement is: write 0 to read 0, write 1 to read 1. Such test vectors generally exist in the MBIST algorithm. Therefore, the MBIST test vector set is sufficient. The test vector is required for the time parameter measurement. In view of the integration of SRAMs of different specifications and large amounts of SRAM in the chip, the design of a separate control module for the selection of multiple SRAMs would increase the effort in this area, so it is advisable to share this part of the logic with MBIST. In summary, it is undoubtedly easier and cheapest to do the SRAM time parameter measurement design based on the MBIST test method.

Das Messsteuerungsmodul wird in gezeigt. Das Zeitmesssteuerungsmodul ist ein Multiplexer, der das Signal auswählt oder abschirmt. Das Modul wird mit dem integrierten Speicherselbsttest verbunden, um den zu testenden SRAM-Testvektor und das ausgegebene Ergebnis des zu testenden SRAM in das Zeitmessmodul einzugeben. Die Außenwelt wird durch Kommunikation mit der BIST-Steuerung gesteuert (bist_en=1, bitm_en=1). Die Steuerung wird gestartet, um den Zeitparametermessmodus einzustellen. Die BIST-Steuerung startet den BIST-Testvektorgenerator und generiert eine Reihe vorbereiteter Teststimuli, die auf dem Algorithmus basieren. Diese werden auf den getesteten Schaltkreis angewendet. Der Zeitmesssteuerungsschaltkreis steuert die Signalabtastung zwischen Speichertestschaltkreis und Zeitmessmodul und gibt die Antwort (Q_0) des getesteten SRAMs in das Zeitmessmodul ein.The measurement control module is in shown. The timing control module is a multiplexer that selects or shields the signal. The module is connected to the integrated memory self-test in order to enter the SRAM test vector to be tested and the output result of the SRAM to be tested into the timing module. The outside world is controlled by communication with the BIST controller (bist_en = 1, bitm_en = 1). The controller starts to set the time parameter measurement mode. The BIST controller starts the BIST test vector generator and generates a series of prepared test stimuli based on the algorithm. These are applied to the circuit under test. The timing control circuit controls the signal sampling between the memory test circuit and the timing module and inputs the response (Q_0) of the SRAM under test into the timing module.

Das Zeitmessmodul wird in gezeigt. Aus Genauigkeits- und Platzgründen beinhaltet das Zeitmessmodul insgesamt 15 in Reihe geschaltete Verzögerungseinheiten D0-D14. Die Systemuhr CLK ist mit der Verzögerungseinheit D0 verbunden. Das Signal CLK generiert die Signale CLK_1-CLK_15 nach D0-D14. Die Verzögerungseinheit besteht aus Zweistufen-Umrichtern. Die Verzögerung der Verzögerungseinheit der ersten Stufe D0 beträgt 1ns und die Verzögerungen der anderen Verzögerungseinheiten D1-D14 betragen alle 20ps. Dem Design können weitere Verzögerungseinheiten entsprechend den Genauigkeits- und Platzanforderungen hinzugefügt werden. Der Zugriffszeitparameter des im Zusammenhang mit diesem Patent gewählten Messobjekts ist etwas größer als 1ns, daher wird final die Kombination von 1ns (D0) und 20ps (D1-D14) gewählt. Die Verzögerungseinheit kann passend zum tatsächlichen Messobjekt modifiziert werden.The timing module is in shown. For reasons of accuracy and space, the timing module contains a total of 15 delay units D0-D14 connected in series. The system clock CLK is connected to the delay unit D0. The CLK signal generates the CLK_1-CLK_15 signals to D0-D14. The delay unit consists of two-stage converters. The delay of the delay unit of the first stage D0 is 1ns and the delays of the other delay units D1-D14 are all 20ps. Additional delay units can be added to the design according to accuracy and space requirements. The access time parameter of the device under test selected in connection with this patent is slightly greater than 1ns, so the combination of 1ns (D0) and 20ps (D1-D14) is ultimately selected. The delay unit can be modified to match the actual target.

Bei den beschriebenen Komparatoren C0-C15 erhält der Takt-Port C0-C15 das Ausgabesignal Q_0 vom zu testenden SRAM. Der C0-Datenport ist mit dem Systemtaktsignal CLK verbunden, der C1-Datenport ist mit der Systemuhr durch das D0-Verzögerungseinheitssignal CLK_1 verbunden und der C2-Datenport ist mit der Systemuhr durch das D0- und D1-Verzögerungseinheitssignal CLK_2 verbunden und so weiter. CLK und CLK_1-CLK_15 sind jeweils mit den Datenports der Komparatoren C0-C15 verbunden. In the case of the comparators C0-C15 described, the clock port C0-C15 receives the output signal Q_0 from the SRAM to be tested. The C0 data port is connected to the system clock signal CLK, the C1 data port is connected to the system clock by the D0 delay unit signal CLK_1, and the C2 data port is connected to the system clock by the D0 and D1 delay unit signal CLK_2, and so on. CLK and CLK_1-CLK_15 are each connected to the data ports of the comparators C0-C15.

Die spezifische Arbeitskurve des Komparators wird in gezeigt. Wenn der Taktimpuls endet, kann der Flipflop aufzeichnen, wie viele Zeiteinheiten verzögert sind, das heißt, um wie viel Zeit das Auslösersignal des Takt-Ports hinter dem Auslösersignal des Datenports zurückbleibt. Die vom Komparator erhaltenen Ergebnisse Z0-Z15 werden in den Akkumulator (ACC) eingegeben. Der Akkumulator wird durch einen Zähler realisiert. Der Akkumulator zählt die Anzahl von Stufe „1“ im abgetasteten Signal und enkodiert das Ausgaberesultat im Einklang mit den Informationen der entworfenen Verzögerungseinheit. Die SRAM-Zugriffszeit (Taccess) kann auf sehr intuitive Weise ermittelt werden.The specific working curve of the comparator is shown in shown. When the clock pulse ends, the flip-flop can record how many time units are delayed, that is, how much time the trigger signal of the clock port lags behind the trigger signal of the data port. The results Z0-Z15 obtained from the comparator are entered into the accumulator (ACC). The accumulator is implemented by a counter. The accumulator counts the number of level “1” in the sampled signal and encodes the output result in accordance with the information of the designed delay unit. The SRAM access time (Taccess) can be determined in a very intuitive way.

Die Messschritte werden im Flussdiagramm in gezeigt:

  • Im ersten Schritt werden MBIST und Zeitmessung gestartet und bist_en und bitm_en auf „1“ gesetzt.
  • Im zweiten Schritt wird das ausgegebene Datensignal Q_0 des zu testenden SRAM und der Systemuhr CLK erfasst.
  • Im dritten Schritt generiert CLK CLK_1-CLK_15 jeweils durch die Verzögerungseinheiten D0-D14.
  • im vierten Schritt tastet der Komparator das Datenportsignal ab, bis der 16-Stufen-Komparator die Abtastung abschließt.
  • Im fünften Schritt zählt und enkodiert der Akkumulator die Anzahl von Stufe „1“ im abgetasteten Signal und gibt schließlich das Ergebnis zur Off-Chip-Berechnung aus. Die Berechnungsformel lautet ΔT=1 +(N-1)*0,02, wobei N das finale Ausgabeergebnis des Akkumulators ist (N<15) und die Zeiteinheit Nanosekunden sind.
The measurement steps are shown in the flowchart in shown:
  • In the first step, MBIST and time measurement are started and bist_en and bitm_en are set to "1".
  • In the second step, the output data signal Q_0 of the SRAM to be tested and the system clock CLK are recorded.
  • In the third step, CLK generates CLK_1-CLK_15 by the delay units D0-D14.
  • in the fourth step, the comparator samples the data port signal until the 16-stage comparator completes the sample.
  • In the fifth step, the accumulator counts and encodes the number of level "1" in the sampled signal and finally outputs the result for the off-chip calculation. The calculation formula is ΔT = 1 + (N-1) * 0.02, where N is the final output result of the accumulator (N <15) and the time unit is nanoseconds.

Um die Wirksamkeit des Messkreises zu verifizieren, wird ein Niederspannungs-6T-SRAM (Kapazität: 32x16) mit einer Zeilenadresse von 4 und einer Spaltenadresse von 8 als Verifikationsobjekt gewählt. zeigt den Zugriffszeitparameter-Messkreis für die beispielhafte Verifizierung dieser Methode. zeigt die tatsächlich gemessene Kurve der ersten Speicherzelle der ersten Adresse. Im Einklang mit der Messberechnungsmethode in Schritt 5 werden folgende Formeln gelistet und wird folgendes Ergebnis erzielt: ΔT=1+(10-1)*0,02=1.180 ns.In order to verify the effectiveness of the measuring circuit, a low-voltage 6T-SRAM (capacity: 32x16) with a row address of 4 and a column address of 8 is selected as the verification object. shows the access time parameter measuring circuit for the exemplary verification of this method. shows the curve actually measured for the first memory cell of the first address. In accordance with the measurement calculation method in step 5, the following formulas are listed and the following result is achieved: ΔT = 1 + (10-1) * 0.02 = 1,180 ns.

Diese Erfindung stellt einen On-Chip-Messkreis für Zeitparameter von Niederspannungs-SRAM bereit. Der Schaltkreis umfasst ein Messsteuerungsmodul und ein Zeitmessmodul. Das Zeitmessmodul ist mit dem Messsteuerungsmodul verbunden. Das Zeitmessmodul wird vom Messsteuerungsmodul gesteuert. Das Steuerungsmodul basiert auf einem integrierten Speicher-Selbsttestmodul. Das Messsteuerungsmodul umfasst eine BIST-Steuerlogik, eine BIST-Testvektorgeneratorlogik und ein Zeitmesssteuerungsmodul. Das Zeitmessmodul umfasst eine Verzögerungseinheit, einen Komparator und einen Akkumulator. Durch die Hinzufügung eines Messsteuerungsmoduls und eines Zeitmessmoduls, um große Mengen SRAM in einem großen Chip zu testen, während ein MBIST-Test durchgeführt wird, realisiert die Erfindung auch die Messung der Zugriffszeit jeder Speichereinheit des SRAM sowie der Zugriffszeit für ein oder mehrere SRAMs gleichzeitig, um eine Selbstmessung bei „voller Geschwindigkeit“ sowie genaue Messergebnisse zu erzielen, die ATE-Abhängigkeit zu reduzieren und die Testkosten wirksam zu senken.This invention provides an on-chip measurement circuit for timing parameters of low voltage SRAM. The circuit includes a measurement control module and a timing module. The timing module is connected to the measurement control module. The timing module is controlled by the measurement control module. The control module is based on an integrated memory self-test module. The measurement control module includes BIST control logic, BIST test vector generator logic, and a timing control module. The time measuring module comprises a delay unit, a comparator and an accumulator. By adding a measurement control module and a timing module to test large amounts of SRAM in a large chip while performing an MBIST test, the invention also realizes the measurement of the access time of each storage unit of the SRAM as well as the access time for one or more SRAMs at the same time, to achieve self-measurement at “full speed” and accurate measurement results, to reduce the ATE dependency and to effectively lower the test costs.

Claims (4)

On-Chip-Messkreis für Zeitparameter von Niederspannungs-SRAM dadurch gekennzeichnet, dass er ein Messsteuerungsmodul und ein Zeitmessmodul beinhaltet, das Zeitmessmodul mit dem Messsteuerungsmodul verbunden ist, das Zeitmessmodul vom Messsteuerungsmodul gesteuert wird, das Messsteuerungsmodul auf einem integrierten Speicher-Selbsttestmodul basiert, und das Messsteuerungsmodul eine BIST-Steuerlogik, eine BIST-Testvektor-Generierungslogik und ein Modul zur Zeitmessungssteuerung umfasst, und das Zeitmessmodul eine Verzögerungseinheit, einen Komparator und einen Akkumulator umfasst.On-chip measuring circuit for time parameters of low-voltage SRAM, characterized in that it contains a measurement control module and a time measurement module, the time measurement module is connected to the measurement control module, the time measurement module is controlled by the measurement control module, the measurement control module is based on an integrated memory self-test module, and the Measurement control module comprises a BIST control logic, a BIST test vector generation logic and a module for time measurement control, and the time measurement module comprises a delay unit, a comparator and an accumulator. On-Chip-Messkreis für Zeitparameter von Niederspannungs-SRAM gemäß Anspruch 1, dadurch gekennzeichnet, dass das Modul zur Zeitmessungssteuerung ein Multiplexer für die Auswahl oder Abschirmung von Signalen ist, und das Modul mit dem Input-SRAM-Testvektor verbunden ist, der vom integrierten Speicherselbsttest und dem ausgegebenen Ergebnis des SRAMs generiert wird, das anhand des Zeitmessmoduls zu testen ist.On-chip measuring circuit for time parameters of low-voltage SRAM in accordance with Claim 1 , characterized in that the module for timing control is a multiplexer for the selection or shielding of signals, and the module is connected to the input SRAM test vector generated by the integrated memory self-test and the output result of the SRAM, which is based on the timing module is to be tested. On-Chip-Messkreis für Zeitparameter von Niederspannungs-SRAM gemäß Anspruch 1, dadurch gekennzeichnet, dass das Zeitmessmodul 15 Stufen von in Reihe geschalteten Verzögerungseinheiten (D0-D14) umfasst, die Systemuhr CLK mit D0 verbunden ist und das Signal CLKjeweils das Signal CLK_1-CLK_15 für D0-D14 generiert, die Verzögerungseinheit aus Zweistufen-Umrichtern besteht, und die Verzögerung der Verzögerungseinheit der ersten Stufe D0 1ns beträgt, die der anderen Verzögerungseinheiten D1-D14 20ps beträgt.On-chip measuring circuit for time parameters of low-voltage SRAM in accordance with Claim 1 , characterized in that the timing module comprises 15 stages of series-connected delay units (D0-D14), the system clock CLK is connected to D0 and the signal CLK generates the signal CLK_1-CLK_15 for D0-D14, the delay unit consists of two-stage converters , and the delay of the delay unit of the first stage D0 is 1ns, that of the other delay units D1-D14 is 20ps. On-Chip-Messkreis für Zeitparameter von Niederspannungs-SRAM gemäß Anspruch 3, dadurch gekennzeichnet, dass die Uhrseite des Komparators c0-c15 das Ausgabesignal Q von SRAM_0, das Systemtaktsignal des Datenports C0, das Systemtaktsignal des Datenports C1 durch die D0-Verzögerungseinheit CLK_1, das Systemtaktsignal des Datenports C2 durch d0, das D1-Verzögerungseinheitssignal CLK_2 und so weiter empfängt, CLK, CLK_1 bis CLK_15 jeweils mit dem Datenport von Komparator c0-c15 verbunden sind, und das Ergebnis von Komparator z0-z15 in den Akkumulator eingespeist und schließlich vom Akkumulator ausgegeben wird.On-chip measuring circuit for time parameters of low-voltage SRAM in accordance with Claim 3 , characterized in that the clock side of the comparator c0-c15 the output signal Q from SRAM_0, the system clock signal of the data port C0, the system clock signal of the data port C1 through the D0 delay unit CLK_1, the system clock signal of the data port C2 through d0, the D1 delay unit signal CLK_2 and so on, CLK, CLK_1 to CLK_15 are each connected to the data port of comparator c0-c15, and the result of comparator z0-z15 is fed into the accumulator and finally output by the accumulator.
DE202021102005.9U 2020-04-20 2021-04-14 On-chip measuring circuit for timing parameters of low voltage SRAM Active DE202021102005U1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202010311269.7 2020-04-20
CN202010311269.7A CN111210865B (en) 2020-04-20 2020-04-20 On-chip measuring circuit and measuring method for low-voltage SRAM time parameter

Publications (1)

Publication Number Publication Date
DE202021102005U1 true DE202021102005U1 (en) 2021-04-21

Family

ID=70787770

Family Applications (1)

Application Number Title Priority Date Filing Date
DE202021102005.9U Active DE202021102005U1 (en) 2020-04-20 2021-04-14 On-chip measuring circuit for timing parameters of low voltage SRAM

Country Status (3)

Country Link
CN (1) CN111210865B (en)
DE (1) DE202021102005U1 (en)
WO (1) WO2021212984A1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111210865B (en) * 2020-04-20 2020-09-01 南京邮电大学 On-chip measuring circuit and measuring method for low-voltage SRAM time parameter
CN111752794B (en) * 2020-06-04 2022-08-12 Oppo广东移动通信有限公司 Power supply information acquisition method, system and chip

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001208804A (en) * 2000-01-25 2001-08-03 Hitachi Ltd Semiconductor integrated circuit device
JP2001266595A (en) * 2000-03-24 2001-09-28 Nec Microsystems Ltd Semiconductor integrated circuit device
US6424583B1 (en) * 2000-11-30 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd System and measuring access time of embedded memories
JP2010040092A (en) * 2008-08-04 2010-02-18 Nec Electronics Corp Semiconductor integrated circuit
CN103886913B (en) * 2014-03-31 2016-09-14 西安紫光国芯半导体有限公司 SRAM reads time self testing circuit and method of testing
KR102088221B1 (en) * 2016-11-23 2020-03-12 주식회사 디비하이텍 System for measuring an access time of a memory
CN109192239A (en) * 2018-07-25 2019-01-11 上海交通大学 The on-chip test circuit and test method of SRAM memory
CN111210865B (en) * 2020-04-20 2020-09-01 南京邮电大学 On-chip measuring circuit and measuring method for low-voltage SRAM time parameter

Also Published As

Publication number Publication date
WO2021212984A1 (en) 2021-10-28
CN111210865B (en) 2020-09-01
CN111210865A (en) 2020-05-29

Similar Documents

Publication Publication Date Title
DE202021102005U1 (en) On-chip measuring circuit for timing parameters of low voltage SRAM
DE10118141A1 (en) Semiconductor device test system has modular units connected via tester bus to main computer
DE10055456A1 (en) Semiconductor test system for integrated circuit, has main computer which is connected with test device modules through test device bus for regulating entire operation
DE102013114564A1 (en) System for reducing peak power during a local-level scan shift for scan-based tests
DE10045568A1 (en) Semiconductor test system supported by event, includes event generator that produces individual events for determining test signal or strobe signals, based on event start signal and fractional data part
DE10040454A1 (en) Testing embedded analogue or mixed signal components of integrated system chip involves installing assembler program to generate test pattern for analogue component, evaluating response
EP0855662A1 (en) Electrical analysis of integrated circuits
DE10034899C1 (en) System for testing fast synchronous semiconductor circuits
Kim et al. Ranking of accounting information systems for management control
DE102019115908A1 (en) STANDARD FLIP-FLOP-CELL
DE19540621A1 (en) Function testing apparatus for integrated circuit
DE10296525B4 (en) In-chip circuits for high-speed memory testing with a slow memory tester
DE102007039822A1 (en) Memory circuit, DRAM memory, system with memory and floating point unit and method for storing digital data
DE19823930A1 (en) Integrated solid state circuit with DRAM memory
DE102007032273A1 (en) Random Access Memory with Test Circuit
DE102008013099A1 (en) Memory test circuit
DE10347467B4 (en) Frequency multiplier and associated multiplying method as well as data output buffer and semiconductor device
DE10250875B4 (en) Apparatus and method for configuring an embedded memory integrated circuit
DE10150370A1 (en) Apparatus and method for testing a semiconductor integrated circuit
DE60104015T2 (en) DECISION-MAKING PROCEDURE FOR DATA DRAWING IN MEMORY CIRCUITS
DE60224107T2 (en) METHOD AND UNIT FOR PROGRAMMING A MEMORY
DE19831766A1 (en) Semiconductor memory with a test mode
DE10248490A1 (en) Semiconductor memory unit
DE19706534A1 (en) Semiconductor device capable of externally and quickly identifying a set port addition function, and a method of identifying an internal function of a semiconductor device
DE10122619C1 (en) Test circuit for testing a synchronous circuit

Legal Events

Date Code Title Description
R207 Utility model specification