DE2013737C3

DE2013737C3 - Method and circuit arrangement for fault monitoring in a busbar

Info

Publication number: DE2013737C3
Application number: DE19702013737
Authority: DE
Inventors: Karl Ing.(Grad.) 5628 Heiligenhaus Theis
Original assignee: Hartmann and Braun AG
Current assignee: ABB Training Center GmbH and Co KG
Priority date: 1970-03-21
Filing date: 1970-03-21
Publication date: 1980-06-04
Also published as: SE359700B; CH521036A; DE2013737A1; DE2013737B2

Description

Die Erfindung bezieht sich auf ein Verfahren zur Fehlerüberwachung einer Sammelschiene, bei welchem die Ströme sämtlicher Zu- und Ableitungen der Sammelschiene mit Stromwandlern erfaßt und nach Umformung in Rechterksignale Und-Gliedern zugeführt werden, die eine Auslöseeinrichtung anregen, wenn während einer Halbwelle eine Phasenüberdekkung für eine vorbestimmte Mindestzeit vorliegt, wobei die positiven und negativen Halbwellen in getrennten Eingangs-Und-Gliedern auf Phasenüberdeckung geprüft werden und kurzzeitige Störimpulse eliminiert werden.The invention relates to a method for fault monitoring of a busbar, in which the currents of all incoming and outgoing lines of the busbar detected with current transformers and after Conversion into right-wing signals and elements are supplied, which stimulate a release device, if there is phase coverage for a predetermined minimum time during a half-wave, wherein the positive and negative half-waves are checked for phase overlap in separate input AND elements and short-term interference pulses are eliminated.

Ein solches Verfahren ist aus den Brown Boveri Mitteilungen, April/Mai 1966, Seiten 326 bis 339,Such a method is from Brown Boveri Mitteilungen, April / May 1966, pages 326 to 339,

bekanntknown

In diesem Zusammenhang ist auch auf die DE-AS 12 08 397 hinzuweisen. Der dort beschriebene Sammelschienenschutz weist elektronische Glieder auf, mit denen der Summenstrom sämtlicher Zu- und Ableitungen der Sammelschiene und die einzelnen Ströme jeder Zu- und Ableitung der Phase nach miteinander verglichen werden, indem die Stromwandler jeder Zu- und Ableitung über einen Widerstand mit dem Eingang eines Und-Gliedes verbunden sind. Ein weiterer Widerstand ist vorgesehen, dem die Stromsumme aller Zu- und Ableitungen zugeführt wird. Dieser Widerstand ist ebenfalls mit dem Eingang des Und-Gliedes verbunden, während der Ausgang dieses Und-Gliedes an eine Auslöseeinrichtung gelegt ist Die Schaltungsanordnung ist so getroffen, daß zwischen dem Und-Glied und den in den Sekundärleitungen der Stromwandler liegenden Widersiänden Reckteckformer vorgesehen sind Durch diese Auslegeschrift ist es an sich bekannt daß eine Absteuerung erfolgt, wenn kein echter Fehler vorliegt oder wenn ein Fehler in der Überwachungsschaltung auftrittIn this context, reference should also be made to DE-AS 12 08 397. The busbar protection described there has electronic elements with which the total current of all incoming and outgoing lines the busbar and the individual currents of each feed and discharge line according to each other can be compared by placing the current transformer of each supply and discharge line via a resistor with the input of an AND element are connected. Another resistor is provided, which is the sum of all currents Inlets and outlets is fed. This resistance is also with the input of the AND element connected, while the output of this AND element is connected to a triggering device. The circuit arrangement is made so that between the AND element and the current transformer in the secondary lines lying resistances rectangular formers are provided by this interpretation, it is known per se that a shutdown takes place if there is no real error or if there is an error in the monitoring circuit occurs

Beim eingangs genannten Verfahren ist im normalen Betrieb die Stromsumme gleich Null, so daß mindestens ein Eingang des Und-Gliedes ein Null-Signal führt Bei diesem Schutzverfahren ist es als nachteilig anzusehen, daß die Auslöseentscheidung von dem Gtschehen einer einzigen Halbwelle abhängig gemacht wird. So kann durch Störimpulse ein Betriebszustand vorgetäuscht werden, der zu einer unerwünschten und kostspieligen Fehlauslösung führt.In the case of the method mentioned at the beginning, the current sum is equal to zero in normal operation, so that at least an input of the AND element has a zero signal. that the triggering decision is made dependent on the occurrence of a single half-wave. So can an operating state can be simulated by interference pulses, which becomes undesirable and costly False tripping leads.

Der Erfindung liegt die Aufgabe zugrunde, einen elektronischen Sammelschienenschutz der eingangs genannten Art so auszubilden, daß vor allem Fehlauslösungen mit großer Sicherheit verhindert werden.The invention is based on the object of providing an electronic busbar protection device from the opening paragraph to train the named type so that, above all, false tripping can be prevented with great certainty.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß eine Absteuerung erfolgt, wenn an übereinstimmenden Ausgängen der Eingangs-Und-Glieder gleiche Signale erscheinen, und daß ein Auslösebefehl weitergegeben wird, wenn in den beiden Eingangs-Und-Gliedern die Anregebedingungen gegeben waren, das heißt, wenn auch innerhalb einer vorbestimmten Zeit während einer zweiten Halbwelle Phasenüberdeckung angezeigt wird.According to the invention, this object is achieved in that a shutdown takes place when they match The same signals appear at the outputs of the input AND elements, and that a trip command is passed on is if the excitation conditions were given in the two input AND elements, that is, if phase overlap is also displayed within a predetermined time during a second half-wave.

Schutz wird nur beansprucht für die Gesamtheit aller Maßnahmen des Anspruches 1 bzw. aller Merkmale des Anspruches 2.Protection is only claimed for the entirety of all measures of claim 1 or all features of Claim 2.

Die mit dem erfindungsgemäßen Verfahren und der erfindungsgemäßen Schaltungsanordnung zur Durchführung des Verfahrens erzielbaren Vorteile sind folgende:The implementation with the method according to the invention and the circuit arrangement according to the invention The advantages that can be achieved with the process are as follows:

Aus Sicherheitsgründen sind zwei Eingangs-Und-Glieder vorgesehen, die getrennt eine positive und negative Halbwelle auswerten. Die auf eine bestimmte Mindestzeit eingestellten Zeitstufen sorgen dafür, daß kurzzeitige Störungsimpulse eliminiert werden. Die nachgeschalteten bistabilen Kippstufen werden mit Hilfe weiterer Logikelemente, die eine zusätzliche Zeitstufe beaufschlagen, abgesteuert, wenn kein echter Fehler vorliegt oder wenn Fehler in der Überwachungsschaltung auftreten. Den bistabilen Kippstufen sind zusätzliche Und-Glieder nachgeschaltet, die den Auslösebefehl nur weitergeben, wenn in den beiden Eingangs-Und-Gliedern die Anregebedingungen gegeben waren. Die Meßsignale werden also gewissermaßen doppelt erfaßt und ausgewertet. Dabei werden die negierten Signale einzelner Stufen so ausgenutzt, daß die Sicherheit gegen Fehlauslösungen weiter erhöht wird.For safety reasons, two input AND elements are provided, which are separated by a positive and evaluate negative half-wave. The time levels set to a certain minimum time ensure that short-term interference pulses are eliminated. The downstream bistable flip-flops are with With the help of further logic elements that apply an additional time stage, deactivated if no real one There is an error or if errors occur in the monitoring circuit. The bistable flip-flops are additional AND elements connected downstream, which only pass on the trigger command if in the two Input-AND-terms the excitation conditions were given. The measurement signals are so to speak recorded and evaluated twice. The negated signals of individual stages are used so that the security against accidental tripping is further increased.

Der Gegenstand der Erfindung wird anhand eines Ausführungsbeispieles gemäß den F i g. 1 bis 3 der Zeichnung näher erläutertThe object of the invention is based on an embodiment according to FIGS. 1 to 3 of the Drawing explained in more detail

Fig. 1 zeigt das Blockschaltbild der Logik-Glieder und der Zeitstufen, anhand vonFig. 1 shows the block diagram of the logic elements and the time levels, based on

Fig.2 wird der Signalverlauf in den einzelnen Zeitstufen und bistabilen Kippstufen geschildert,Fig.2 shows the waveform in the individual Time stages and bistable multivibrators described,

Fig.3 stellt ein Signal-Ablauf-Diagramm für verschiedene Störungszustände dar.3 shows a signal sequence diagram for various Malfunction states.

In F i g. 1 ist mit & iO ein Eingangs-Und-Glied für die positiven >Ialbwellen und mit & 20 ein Eingangs-Und-Glied für die negativen Halbwellen bezeichnet Die Zahl der Eingänge ist beliebig. Die bejahenden Ausgänge sind mit A und die negierten Ausgänge mit B bezeichnet Den bejahenden Ausgängen sind Zeitstufen Ti und T2 nachgeschaltet, deren Ausgang A ein L-Signal abgibt, wenn am Eingang 1 ein L-Signal von einer von bestimmten Mindestdauer, beispielsweise 6 ms, vorhanden war. Der Ausgang A der Zeitstufen Tl und T2 ist mit dem Eingang 1 zweier bistabiler Kippstufen 510 und 520 verbunden. Diese Kippstufen weisen bejahende Ausgänge A und negierte Ausgänge B auf. Den bejahenden Ausgängen A sind Und-Glieder & 11, & 21 nachgeschaltet, die zusätzlich von den Ausgängen des anderen Eingangs-Und-Gliedes angesteuert werden. So ist beispielsweise der /!-Ausgang des Und-Gliedes & 10 über eine Verzögerungsstufe VZl zu einem Eingang des Und-Gliedes &21 geführt. Analog ist der Λ-Ausgang des Und-Gliedes & 20 über eine Verzögerungsstufe VZ 2 mit einem Eingang des Und-Gliedes & 11 verbunden. Den Und-Gliedern &11 und &21 sind weitere bistabile Kippstufen 511 und 521 nachgeschaltet. Die Ausgänge A dieser bistabilen Kippstufen sind mit einem Oder-Glied VlO verbunden, das einen Auslösebefehl weitergibt, wenn sich entweder die bistabile Kippstufe 511 oder die Stufe 521 im angesteuerten Zustand befindet. Außer den_ bereits genannten Bauelementen sind Nand-Glieder & 1, & 2, ein Und-Glied & 3 sowie eine Zeitstufe 73 vorgesehen, die wie folgt geschaltet sind:In Fig. 1 is an input AND element with & iO for the positive> half waves and with & 20 an input AND element for the negative half waves. The number of inputs is arbitrary. The affirmative outputs are denoted by A and the negated outputs by B The affirmative outputs are followed by time stages Ti and T2, the output A of which emits an L signal if an L signal of a certain minimum duration, for example 6 ms, at input 1 was present. The output A of the time stages T1 and T2 is connected to the input 1 of two bistable multivibrators 510 and 520. These flip-flops have affirmative outputs A and negated outputs B. The affirmative outputs A are followed by AND elements & 11, & 21, which are also controlled by the outputs of the other input AND element. For example, the /! Output of the AND element & 10 is routed to an input of the AND element & 21 via a delay stage VZ1. Analogously, the Λ output of the AND element & 20 is connected to an input of the AND element & 11 via a delay stage VZ 2. The AND gates & 11 and & 21 are followed by further bistable flip-flops 511 and 521. The outputs A of these bistable multivibrators are connected to an OR element V10, which forwards a trigger command when either the bistable multivibrator 511 or the stage 521 is in the activated state. In addition to the components already mentioned, NAND elements & 1, & 2, an AND element & 3 and a timer 73 are provided, which are switched as follows:

Die A-Ausgänge der Eingangs-Und-Glieder & 10, &20 sind zu den Eingängen des Nand-Gliedes &1 geführt. Die 5-Ausgänge dieser Eingangs-Und-Glieder sind mit den Eingängen des Nand-Gliedes &2 verbunden. Die Ausgänge dieser beiden Nand-Glieder beaufschlagen das Und-Glied &3, dessen negierter Ausgang die Zeitstufe Γ3 ansteuert Die Zeitstufe gibt am Ausgang ein L-Signal ab, wenn am Eingang ein L-Signal für mehr als eine bestimmte Mindestzeit tv 3 anlag. Diese Mindestzeit ist kleiner als die Mindestzeit der Zeitstufen Tl und T2 und kann beispielsweise 4 ms betragen. Der Ausgang A der Zeitstufe T3 ist sowohl mit dem Eingang 2 der Zeitstufen Tl, T2 als auch mit dem Eingang 2 der bistabilen Kippstufen 510 und 520 verbunden. Wenn also die Zeitstufe T3 ein L-Signal abgibt, werden sowohl die Zeitstufen Tl und T2 als auch die bistabilen Kippstufen 510 und 520 abgesteuert. Dieser Befehl zum Absteuern wird dann über die Ausgänge B der bistabilen Kippstufen 510 und 520 auf den Eingang 2 der bistabilen Kippstufen 511 und 521 gegeben.The A outputs of the input AND elements & 10, & 20 are led to the inputs of the NAND element & 1. The 5 outputs of these input AND gates are connected to the inputs of NAND gate & 2. The outputs of the two NAND gates pressurize the AND gate & 3, the negated output drives the timer Γ3 the time stage is at the output an L signal when more than a certain minimum time tv abutted on an L-signal input. 3 This minimum time is shorter than the minimum time of the time stages T1 and T2 and can be, for example, 4 ms. The output A of the time stage T3 is connected both to the input 2 of the time stages T1, T2 and to the input 2 of the bistable multivibrators 510 and 520. So when the timing stage T3 emits an L signal, both the timing stages T1 and T2 and the bistable multivibrators 510 and 520 are deactivated. This shutdown command is then given via the outputs B of the bistable flip-flops 510 and 520 to input 2 of the bistable flip-flops 511 and 521.

Damit wird die We^;tc ₆α:·ι eines Auslösebefehls verhindert.Thus the We ^; tc ₆ α: · ι a trigger command prevented.

Die Und-Glieder &11, &21 sind mit einem dritten Eingang versehen, der mit dem bejahenden Ausgang des Und-Gliedes &3 verbunden ist.The AND elements & 11, & 21 are provided with a third input, the one with the affirmative output of the AND element & 3 is connected.

Diese Schaltungsanordnung arbeitet im einzelnen wie folgt:This circuit arrangement works in detail as follows:

Die Eingänge der Und-Glieder &10, &20 erhalten L-Signale oder 0-SignaIe über Rechteckformer und Schwellwertstufen, die mit den einzelnen Zu- und Ableitungen der Sammelschiene über Stromwandler in Verbindung stehen. Das Eingangs-Und-Glied &10 wertet die Signale der positiven Halbwellen aus, das Eingangs-Und-Glied &20 die negativen Halbwellen. Da im ungestörten Betrieb an einer Sammelschiene mindestens über eine Zuleitung eingespeist werden muß, während über die anderen Leitungen Energie ausThe inputs of the AND elements & 10, & 20 receive L signals or 0 signals via square wave formers and Threshold levels that are linked to the individual supply and discharge lines of the busbar via current transformers in Connected. The input AND element & 10 evaluates the signals of the positive half-waves, the Input AND element & 20 the negative half-waves. Because in undisturbed operation on a busbar must be fed in via at least one supply line, while energy is output via the other lines

ίο der Sammelschiene herausfließt, stehen an den Eingängen sowohl 0-Signale als auch L-Signale an. Wenn dagegen die betreffende Sammelschiene einen Erdschluß aufweist, wird über alle Abzweige Energie eingespeist so daß dann und nur dann sämtliche Eingänge des Und-Gliedes ein L-Signal erhalten. Da in einem 50-Hz-Netz eine Halbwelle 10 ms dauert sind die Zeitstufen Tl und T2 auf einen Wert eingestellt, der darunter liegt beispielsweise also 6 ms beträgt Wenn nun im Verlauf der positiven Halbwelle eine Störung auftritt und diese Störung länger als 6 ms dauert gibt die Zeitstufe Tl am Ausgang A ein L-Signal ab. In der nächsten negativen Halbwelle wird erneut geprüft, ob der Störungszustand noch vorliegt. Trifft dies zu, so gibt der Ausgang A des Und-Gliedes &20 ein L-Signal ab, das dem Und-Glied &11 zugeführt wird. Das Nand-Glied &1 erhält an beiden Eingängen mit zeitlicher Versetzung ein L-Signal, so daß am Ausgang ein Dauer-L-Signal ansteht. Das Nand-Glied &2 empfängt ebenfalls zeitlich versetzte L-Signale, so daß auch am Ausgang L-Signale entstehen. Das Und-Glied &3 gibt an seinem negierten Ausgang ein Dauer-0-Signal oder L-Signale von so kleiner Dauer ab, daß die Zeitstufe T3 nicht ansprechen kann.ίο the busbar flows out, there are both 0-signals and L-signals at the inputs. If, on the other hand, the relevant busbar has an earth fault, energy is fed in via all branches so that then and only then all inputs of the AND element receive an L signal. Since a half-wave lasts 10 ms in a 50 Hz network, the time stages T1 and T2 are set to a value that is below, for example, 6 ms If a disturbance occurs in the course of the positive half-wave and this disturbance lasts longer than 6 ms the timer T1 emits an L signal at output A. In the next negative half-wave, a check is made again to determine whether the fault condition is still present. If this is the case, the output A of the AND element & 20 emits an L signal which is fed to the AND element & 11. The NAND element & 1 receives an L signal at both inputs with a time offset, so that a permanent L signal is present at the output. The NAND gate & 2 also receives L signals offset in time, so that L signals are also produced at the output. The AND element & 3 emits a permanent 0 signal or L signals of so short a duration at its negated output that the timer T3 cannot respond.

Am bejahenden Ausgang des Und-Gliedes &3 fallen L-Signale an, die den Und-Gliedern &11, &21 zugeleitet werden. Die L-Signale überschneiden sich in dem Und-Glied &U, so daß die bistabile Kippstufe 511 anspricht und über das Oder-Glied V10 die Auslösung veranlaßt.At the affirmative output of the AND element & 3, L signals occur, which are fed to the AND elements & 11, & 21 will. The L signals overlap in the AND element & U, so that the bistable multivibrator 511 responds and triggers the trip via the OR element V10.

Die Verzögerungsglieder VZl und VZ2 bewirken, daß die L-Signale der Eingangs-Und-Glieder mit einer Verzögerung von einigen Nanosekunden in den Und-Gliedern &11, &21 eintreffen. Die Verzögerungszeit muß größer sein als die Gesamtschaltzeit der vor der Zeitstufe T3 liegenden Logik-Glieder, damh das von dem Und-Glied &3 ausgehende L-Signal in den Und-Gliedern &11, &21 früher eintrifft als die L-Signale aus den Eingangs-Und-Gliedern. Ohne die Verzögerungsglieder könnte der Fall eintreten, daß bei einem Umschaltvorgang kurzzeitig in den Und-Gliedern &11 oder &21 eine Und-Bedienung vorgetäuscht würde, die zu einer Fehlauslösung führt.
Zusammengefaßt gilt also folgendes:
Im Fehlerfall wird die Zeit der ersten Phasenüberdekkung (z. B. im Und-Glied &10) abgefragt, dann die Zeit bis zum Beginn der Gegenphasendeckung (z. B. im Und-Glied &20). Dieses Prinzip ist in der Wirkung ähnlich wie die Abfrage von zwei aufeinanderfolgenden Phasendeckungen, also zwei Haibwellen, führt jedoch bei hoher Sicherheit zeitlich schneller zu einer richtigen Entscheidung. Das Eingangs-Und-Glied &10 liefert am Ausgang A ein Rechtecksignal für die Dauer der Phasendeckung, so daß die Zeitstufe Tl die bistabile Kippstufe. 510 ansteuert, wenn das Rechtecksignal länger ist als die Mindestzeit der Zeitstufe Tl. Das nachfolgende Und-Glied &11 gibt jedoch den Befehl erst dann weiter, wenn in der folgenden negativen Halbwelle ebenfalls eine Phasendeckung vorliegt undThe delay elements VZ1 and VZ2 cause the L signals of the input AND elements to arrive at the AND elements & 11, & 21 with a delay of a few nanoseconds. The delay time must be greater than the total switching time of the logic elements before time stage T3, so the L signal from the AND element & 3 arrives in the AND elements & 11, & 21 earlier than the L signals from the input AND - Outlines. Without the delay elements, the case could arise that during a switchover process an AND operation would be simulated briefly in the AND elements & 11 or & 21, which would lead to a false trigger.
In summary, the following applies:
In the event of an error, the time of the first phase coverage (e.g. in the AND element & 10) is queried, then the time until the start of the opposite phase coverage (e.g. in the AND element & 20). The effect of this principle is similar to the query of two successive phase overlaps, i.e. two half waves, but with a high level of security it leads to a correct decision more quickly. The input AND element & 10 supplies a square-wave signal at output A for the duration of the phase coverage, so that the time stage T1 is the bistable multivibrator. 510 controls when the square-wave signal is longer than the minimum time of the timer T1. The subsequent AND element & 11, however, only passes the command on when there is also phase coverage in the following negative half-wave and

die Und-Stufe &20 ein L-Signal abgibt. Als weitere Bedingung muß die Nand-Logik am bejahenden Ausgang des Und-Gliedes &3 ebenfalls ein L-Signal liefern. Dies ist immer dann der Fall, wenn die Eingangs-Und-Glieder für positive und negative Halbwellen an den gleichen Ausgängen unterschiedlichen Signal-Zustand annehmen. Der negierte Ausgang des Und-Gliedes &3 gibt immer dann ein L-Signal an die Zeitstufe T3 ab, wenn die Eingangs-Und-Glieder für positive und negative Halbwellen an den gleichen Ausgängen den gleichen Signalzustand annehmen. Wenn keine Phasendeckung vorliegt, erscheint ein O-Signal an den beiden /4-Ausgängen, ein L-Signal an den beiden ß-Ausgängen der Eingangs-Und-Stufen. Umgekehrt verhält es sich bei Phasendeckung. Dauert das Eingangs-Signal von T3 länget als die Verzögerungszeit tv 3, so erscheint am Ausgang ein L-Signal, das sämtliche bistabilen Kippstufen sowie die Zeitstufen Tl, T2 absteuert. Die Verzögerungszeit tv 3 ist mit beispielsweise 4 ms kleiner als die Verzögerungszeiten fvl = tv 2 = 6 ms. Eine Auslösung kann also in dem beschriebenen Fehlerfall nur dann erfolgen, wenn die positive Halbwelle eine Phasendeckung > 6 ms hat, die danach folgende beliebig kurze Phasendeckung von der negativen Halbwelle stammt und die Zeit dazwischen > 4 ms ist Im Fehlerfall erfolgt die Auslösung damit praktisch am Beginn der zweiten Halbwelle. Bei verlagerten Strömen ist sinngemäß unter »Halbwelle« die Teilwelle zu verstehen.the AND stage & 20 emits an L signal. As a further condition, the NAND logic must also deliver an L signal at the affirmative output of the AND element & 3. This is always the case when the input AND elements for positive and negative half-waves at the same outputs assume different signal states. The negated output of the AND element & 3 always emits an L signal to the timer T3 when the input AND elements for positive and negative half-waves at the same outputs assume the same signal state. If there is no phase coverage, an O signal appears at the two / 4 outputs and an L signal appears at the two ß outputs of the input AND stages. The opposite is true for phase coverage. If the input signal from T3 lasts longer than the delay time tv 3, an L signal appears at the output, which switches off all bistable multivibrators and the time stages T1, T2. The delay time tv 3 , for example 4 ms, is shorter than the delay times fvl = tv 2 = 6 ms. In the error case described, triggering can only take place if the positive half-wave has a phase coverage> 6 ms, the subsequent arbitrarily short phase coverage comes from the negative half-wave and the time between is> 4 ms Beginning of the second half-wave. In the case of displaced currents, "half-wave" is to be understood as meaning the partial wave.

Tritt ein Fehler zu Beginn einer negativen Halbwelle auf, so tritt die Zeitstufe 7*2, die bistabile Kippstufe 520, das Und-Glied &21 sowie die bistabile Kippstufe 521 in Funktion. Das Arbeiten der Zeitstufe Γ3 und der davorliegenden Logik-Schaltung ist unabhängig davon, ob der Fehler mit einer positiven oder negativen Halbwelle beginntIf an error occurs at the beginning of a negative half-wave, the time stage 7 * 2, the bistable multivibrator 520, occurs the AND element & 21 and the bistable multivibrator 521 are in operation. The work of time level Γ3 and the upstream logic circuit is independent of whether the error is positive or negative Half-wave begins

Fig. 2a zeigt den Signalverlauf in den Zeitstufen Tl, T2,Fig. 2a shows the waveform in the time stages Tl, T2,

F i g. 2b den Verlauf in der Zeitstufe T3 undF i g. 2b the course in the time stage T3 and

F i g. 2c ein Signaldiagramm der bistabilen Kippstufen 510,511, S 20,521.F i g. 2c a signal diagram of the bistable multivibrators 510,511, S 20,521.

Die Abszissenachse stellt jeweils die Zeitachse dar. In Ordinatenrichtung sind die Signale an den einzelnen Ein- und Ausgängen aufgetragen. Die Zeitstufen Ti und Γ2 sind so ausgebildet, daß der Eingang 2 dominierend löschend auf den Ausgang und die angelaufene Verzögerungszeit fvl = tv2 einwirkt Man erkennt daß bei einem L-Signal am Eingang 1 nach der Verzögerungszeit von beispielsweise tv 1 = 6 ms am Ausgang A ein L-Signal erscheint Sobald der Eingang 2 ein L-Signal erhält springt das Ausgangssignal auf 0 zurück. Dies gilt auch dann, wenn bereits ein Teil der Verzögerungszeit abgelaufen war.The abscissa axis represents the time axis. The signals at the individual inputs and outputs are plotted in the ordinate direction. The timers Ti and Γ2 are formed so that the inlet 2 acts dominant-extinguishing to the output and the burgeoning delay time fvl = tv2 It can be seen that when an L signal at the input 1 of the delay time of, for example tv 1 = 6 ms at the output A an L signal appears As soon as input 2 receives an L signal, the output signal jumps back to 0. This also applies if part of the delay time has already expired.

Die Zeitstufe 7"3 weist nur einen Eingang auf. Aus F i g. 2b ist zu erkennen, daß nach der gewählten Verzögerungszeit tv 3 bei Vorhandensein eines L-Signals am Eingang ein Ausgangssignal erscheint Ist das Eingangssignal kürzer als die Verzögerungszeit kommt kein Ausgangssignal zustande. Das Ausgangssignal springt von L auf 0, wenn das Eingangssignal von L auf 0 übergehtThe time stage 7 "3 has only one input. From Fig. 2b it can be seen that after the selected delay time tv 3, if an L signal is present at the input, an output signal appears. If the input signal is shorter than the delay time, no output signal occurs The output signal jumps from L to 0 when the input signal changes from L to 0

Alle Zeitstufen sind so ausgebildet daß sie bei jeder 0-L-Flanke neu anlaufen.All time stages are designed in such a way that they can be used with each Restart the 0 L edge.

Die bistabilen Kippstufen 510, 511, 520, 521 arbeiten gleichartig. Der Eingang 1 steuert die Kippstufe so an, daß am Ausgang A ein L-Signal entsteht. Der Eingang 2 bewirkt ein Absteuern derart daß das L-Signal am Ausgang A verschwindet und ein L-Signal am Ausgang B erzeugt wird. Wenn der Eingang 2 ein L-Signal erhält, während das L-Signal am Eingang 1 noch andauert, bleibt das L-Signal am Ausgang A erhalten. Entsprechendes gilt, wenn am Eingang 1 ein L-Signal zugeführt wird, während das L-Signal am Eingang 2 noch anliegtThe bistable flip-flops 510, 511, 520, 521 work in the same way. Input 1 controls the multivibrator in such a way that an L signal is generated at output A. Input 2 causes a shutdown in such a way that the L signal at output A disappears and an L signal at output B is generated. If input 2 receives an L signal while the L signal at input 1 is still ongoing, the L signal at output A is retained. The same applies if an L signal is fed to input 1 while the L signal is still present at input 2

Die Schaltungsanordnung ist so ausgebildet, daß man echt bistabiles Verhalten und damit erhöhte Sicherheit gegen Störimpulse erhält. Der Aufbau derartiger Kippstufen ist im einzelnen bekannt und soll hier nicht näher erläutert werden.The circuit arrangement is designed in such a way that one real bistable behavior and thus increased security against glitches. The structure of such flip-flops is known in detail and is not intended here are explained in more detail.

Das Signalablaufdiagramm gemäß F i g. 3 erfaßt in sieben Spalten verschiedene Störungszustande. In den Zeilen 1 bis 12 sind die Ausgänge der Eingangs-Und-Glieder, der Nand-Glieder, der Zeitstufen Tl, T2, T3 und der bistabilen Kippstufen 510 und 520 eingetragen. Ferner sind in Zeile 13, 14 die ersten Eingänge der bistabilen Kippstufen 511 und 521 sowie alternativ in Zeile 15 die Ausgänge dieser Kippstufen erfaßt.The signal flow diagram according to FIG. 3 records various fault conditions in seven columns. The outputs of the input AND elements, the NAND elements, the time stages T1, T2, T3 and the bistable flip-flops 510 and 520 are entered in lines 1 to 12. Furthermore, the first inputs of the bistable flip-flops 511 and 521 and, alternatively, in line 15 the outputs of these flip-flops are recorded in line 13, 14.

In der Spalte 1 ist ein normaler Sammelschienenfehler mit einer Phasendeckung der positiven und negativen Halbwelle von jeweils 6 bis 10 ms dargestellt Aus Zeile 15 erkennt man, daß nach etwa 11 ms, also zu Beginn der zweiten Halbwelle, der Auslösebefehl erteilt wird. In der Spalte 2 ist der Fall dargestellt, daß die Und-Bedingungen an beiden Eingangs-Und-Gliedern &10, &20 gleichzeitig erfüllt sind. Dieser Fall wäre möglich bei Betrieb mit so kleinen Strömen auf allen Leitungen, daß die Schwellwertstufen im Eingang nicht ansprechen und die Rechteckformer nicht freigeben. In diesem Falle läge ein Dauer-L-Signal an allen Eingängen der Eingangs-Und-Glieder. Der Signalverlauf zeigt, daß alle Zeitstufen anlaufen. Da die Einstellzeit der Zeitstufen T3 kleiner ist als die der Stufen Tl und T2, erscheint am Ausgang der Zeitstufe T3 (Zeile 8) ein L-Signal, das die Zeitstufen Tl und T2 löscht Eine Fehlauslösung wird damit sicher verhindertIn column 1 is a normal busbar fault with a phase coverage of the positive and negative Half-wave of 6 to 10 ms each shown From line 15 it can be seen that after about 11 ms, i.e. at the beginning of the second half-wave, the trip command is issued. In column 2 the case is shown that the AND conditions at both input AND elements & 10, & 20 are fulfilled at the same time. This case would be possible with Operation with such small currents on all lines that the threshold levels in the input do not respond and do not release the rectangle formers. In this case there would be a permanent low signal at all inputs of the Input and terms. The signal curve shows that all time stages start. Because the setting time of the timer stages T3 is smaller than that of the stages T1 and T2, an L signal appears at the output of the timer stage T3 (line 8), which deletes the time stages T1 and T2. This reliably prevents false tripping

Entsprechendes gilt, wenn die Und-Bedingungen an den beiden Eingangs-Und-GIiedem zu gleicher Zeit nicht erfüllt sind. Dies trifft zu für den normalen Betriebsfall, bei welchem die Stromsumme 0 ist und mindestens ein Eingangssignal von den übrigen Eingangssignalen abweicht Beide Ausgänge der Eingangs-Und-Glieder führen dann 0-Signal, so daß die Zeitstufen Tl und T2 gar nicht anlaufen, während die Zeitstufe T2 ein L-Signal abgibt, das auf die nachgeschalteten Stufen ohne Wirkung bleibtThe same applies if the AND conditions at the two input and members at the same time are not met. This applies to the normal operating case in which the current sum is 0 and at least one input signal differs from the other input signals. Both outputs of the input AND elements then lead a 0 signal, so that the time stages T1 and T2 do not start at all, while the Time stage T2 emits an L signal that has no effect on the downstream stages

In der dritten Spalte ist ein Sammelschienenfehler dargestellt der durch ein Gleichstromglied in der positiven Teilwelle gekennzeichnet ist Infolge dieses Gleichstromgliedes ist die Phasenüberdeckung in der zweiten Teilwelle (s. Zeile 3) sehr kurz. Trotzdem löst der Schutz zu Beginn der zweiten Teilwelle richtig aus, wenn die Zeit zwischen den Phasendeckungen der positiven und negativen Teilwellen kleiner ist als die Verzögerungszeit Tv 3 der Zeitstufe T3.The third column shows a busbar fault caused by a DC link in the positive partial wave is characterized. As a result of this direct current element, the phase overlap is in the second partial wave (see line 3) very short. Still solves the protection is correct at the beginning of the second partial wave when the time between the phase coincidences of the positive and negative partial waves is smaller than the delay time Tv 3 of the time stage T3.

In den Spalten 4 und 5 ist eine Störung behandelt die dann auftreten könnte, wenn man in dem Blockschaltbild nach F i g. 1 die Verbindung des bejahenden Ausganges des Und-Gltedes &3 mit den Und-Gliedern &11, &21 weglassen würde. In beiden Fällen ist angenommen, daß infolge eines Defektes an dem einen Eingangs-Und-Glied oder eines Fehlers in der davorliegenden Schaltungsanordnung oder Verdrahtung dieses Eingangs-Und-Glied ein Dauer-L-Signal führt Das andere Und-Glied soll dabei normal arbeiten. Die Überdeckung der L-Signale ist im Fall 4 größer als tv 3, im Fall 5 kleiner als iv3. Am Ausgang der Gesamtschal-Columns 4 and 5 deal with a fault that could occur if one looks at the block diagram according to FIG. 1 would omit the connection of the affirmative output of the AND terms & 3 with the AND terms & 11, & 21. In both cases it is assumed that as a result of a defect in one input AND element or a fault in the preceding circuit arrangement or wiring, this input AND element carries a permanent L signal. The other AND element should work normally. The coverage of the L signals is greater than tv 3 in case 4 and less than iv3 in case 5. At the output of the overall

tungsanordnung (Zeile 15) würde man im Fall 4 falsche L-Signale und im Fall 5 ein falsches Dauer-L-Signal erhalten. Derartige an sich unwahrscheinliche Fehler in der Überwachungsschaltungsanordnung bleiben ohne schädliche Folgen, wenn man die in Fig. 1 beschriebenen Sicherheitsmaßnahmen vorsieht. Ihre Anwendung in der Praxis ist allein schon deshalb empfehlenswert, weil sie ohne zusätzlichen Aufwand an Bauelementen zu realisieren sind.management arrangement (line 15) would result in case 4 false L signals and in case 5 a false permanent L signal obtain. Such errors in the monitoring circuit arrangement, which are improbable per se, do not occur harmful consequences if one uses the one described in FIG Provides security measures. Their application in practice is recommended for the simple reason that because they can be implemented without additional expenditure on components.

Die Diagramme in Spalte 6 gehen von den gleichen Störungen aus wie in Spalte 4 und 5. Behandelt wird jedoch das Arbeiten der kompletten Schaltungsanordnung nach F i g. 1, die eine Fehlauslösung verhindert.The diagrams in column 6 assume the same disorders as in columns 4 and 5 are dealt with however, the work of the complete circuit arrangement according to FIG. 1, which prevents false tripping.

In der Praxis kann es zu Fehlern kommen, bei denen gemäß Spalte 7 nur kurze Phasenüberdeckungen gegeben sind. Derartige kurze Phasenüberdeckungen treten mitunter dann auf, wenn der Fehler gar nicht innerhalb der Sammelschienenanlage sondern außerhalb derselben liegt. Solange diese Phasenüberdeckungen kurzer sind als die Verzögerungszeiten der Zeitstufen Ti und T2, erscheint kein Ausgangssignal an Ti und T2, so daß auch die bistabilen Kippstufen nicht angesteuert werden können. Bei diesem Störungsfall ist ferner die Nicht-Phasenüberdeckung größer als die Ablaufzeit der Zeitstufe Γ3, so daß diese zusätzlich Löschsignale an die bistabilen Kippstufen und die Zeitstufen Ti und T2 abgibt. Eine Auslösung wird daher — wiegeplant — verhindert.In practice, errors can occur in which, according to column 7, there are only brief phase overlaps. Such short phase overlaps sometimes occur when the fault is not within the busbar system but outside it. As long as these phase overlaps are shorter than the delay times of the time stages Ti and T2, no output signal appears at Ti and T2, so that the bistable multivibrators cannot be activated either. In the case of this malfunction, the non-phase overlap is also greater than the expiry time of the time stage Γ3, so that it also emits cancellation signals to the bistable multivibrators and the time stages Ti and T2 . Triggering is therefore prevented - as planned.

Der beschriebene elektronische Sammelschienenschutz kann weitgehend aus integrierten Schaltkreisen aufgebaut werden. Damit ergibt sich ein sehr geringer Platzbedarf und außerdem eine große Sicherheit gegen Störimpulse oder Ausfälle von Bauelementen.The electronic busbar protection described can largely consist of integrated circuits being constructed. This results in a very small space requirement and also a high level of security against Interference pulses or component failures.

Beim Aufbau einer solchen Schutzeinrichtung ist noch folgendes zu beachten: Da alle Zu- und Abgänge einer Sammelschiene überwacht werden, könnte ein Zu- oder Abgang, der abgeschaltet ist oder einen unter dem Schwellwert liegenden Strom führt, die Auslösung des gesamten Schutzes blockieren. Eine Abhilfe ist dadurch möglich, daß man beim Abschalten eines solchen Zu- oder Abganges automatisch ein Dauer-L-Signal auf den zugehörigen Eingang des Eingangs-Und-Gliedes gibt.When setting up such a protective device, the following must also be observed: Since all inputs and outputs of a Busbar monitored could be an entry or exit that is switched off or one below the Threshold value, block the triggering of the entire protection. This is a remedy possible that when such an entry or exit is switched off, a permanent L signal is automatically sent to the associated input of the input AND element there.

Auch können die ohnehin vorgesehenen Schwellwertstufen so ausgebildet sein, daß sie ein Dauer-L-Signal abgeben, solange der Schwellwert nicht erreicht wird.The threshold value stages which are provided in any case can also be designed in such a way that they have a permanent L signal as long as the threshold is not reached.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Procedure for fault monitoring of a busbar, in which the currents of all incoming and derivatives of the busbar detected with current transformers and converted into square-wave signals AND elements are supplied that excite a release device when during a Half-wave phase overlap is present for a predetermined minimum time, with the positive and negative half-waves are checked in separate input AND elements for phase overlap and short-term interference pulses are eliminated, characterized in that a shutdown occurs when the same signals are present at the corresponding outputs of the input AND elements appear, and that a trip command is passed if in the two input AND gates the initiation conditions were given, that is, even if within one a predetermined time during a second half the phase overlap is displayed.

2. Circuit arrangement for performing the method according to claim 1 with current transformers arranged in all supply and discharge lines of the busbar, with square-wave formers connected to the secondary side of the current transformers, the outputs of which are connected to a triggering device via input AND elements for positive and negative half-waves, which then receives a signal when a phase overlap for a certain minimum time is present during a half-wave with the elimination of short interference pulses, characterized in that the input AND elements (& 10, & 20) with the same signals at matching outputs via NAND elements (& 1, & 2) and another AND element (& 3) emit a shutdown signal and that the input AND elements (& 10, & 20) by means of time stages (Ti, T2), flip-flops (SlO, 520) and others AND elements (& 11, & 21) are monitored for phase overlap in both half-waves.

3. Circuit arrangement according to claim 2, characterized in that between the affirmative outputs (& 1OA & 2QA) of the two input AND elements (& 10, & 20) and the third input of the other further AND element (& 21, & 11) each has a delay stage (VZl, VZ 2).