DE19933565C2 - Halbleiterbauelement, Verwendung desselben und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement, Verwendung desselben und Verfahren zu seiner Herstellung

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Description

Die Erfindung betrifft ein Halbleiterbauelement, das Teil ei­ ner integrierten Schaltungsanordnung sein kann.
Ein solches Halbleiterbauelement ist zum Beispiel ein Charge Coupled Device (CCD). In M. Reisch, "Elektronische Bauelemen­ te", Springer-Verlag (1998), S. 898, wird ein Aufbau und ein Be­ trieb eines CCDs beschrieben. Auf einem p-dotierten Substrat sind voneinander getrennte Gateelektroden nebeneinander ange­ ordnet und durch eine SiO2-Schicht vom Substrat getrennt. Die Gateelektroden sind zwischen einem Sourcegebiet und einem Draingebiet angeordnet, die n-dotiert und im Substrat ange­ ordnet sind. Durch Verwendung eines geeigneten Taktschemas bei der Ansteuerung der Gateelektroden wird Ladung aus dem Sourcegebiet Stück für Stück entlang der SiO2-Schicht im Sub­ strat weitergeschoben, bis sie das Draingebiet erreicht. Als Beispiel wird das 3-Phasen-Taktschema erläutert. Zunächst wird die erste Gateelektrode in der Reihe angesteuert, so daß Ladung aus dem Sourcegebiet zu einem Teil des Substrats fließt, das unter der ersten Gateelektrode angeordnet ist. An der zweiten, der ersten benachbarten Gateelektrode liegt eine niedrige Spannung an. Im nächsten Schritt wird die zweite Ga­ teelektrode angesteuert, während an die erste Gateelektrode eine niedrige Spannung angelegt wird, so daß die Ladung unter der ersten Gateelektrode zu einem Teil des Substrats, das un­ ter der zweiten Gateelektrode angeordnet ist, fließt. An der dritten Gateelektrode, die neben der zweiten Gateelektrode angeordnet ist, liegt eine kleine Spannung an. Im dritten Schritt wird die dritte Gateelektrode angesteuert, während an die zweite Gateelektrode eine kleine Spannung angelegt wird, so daß die Ladung unter der zweiten Gateelektrode in einen Teil des Substrats, der unter der dritten Gateelektrode ange­ ordnet ist, fließt. Dieses Schema wird für die nachfolgenden Gateelektroden wiederholt, bis die Ladung in das Draingebiet fließt. Um mehrere Ladungspakete gleichzeitig im CCD weiter­ zuschieben, sind mindestens drei Gateelektroden pro Ladungs­ paket erforderlich.
Ein weiteres Bauelement, das Teil einer integrierten Schal­ tungsanordnung sein kann, ist ein MOS-Transistor. Üblicher­ weise ist der MOS-Transistor planar, das heißt, daß sein Source-, Kanal- und Draingebiet lateral nebeneinander im Be­ reich einer Oberfläche eines Substrats angeordnet sind. Auf der Oberfläche ist ein Gatedielektrikum und darüber ist eine Gateelektrode angeordnet. Bei Ansteuerung der Gateelektrode fließt zwischen dem Source- und dem Draingebiet ein Strom. Gateelektroden und Source-/Drain-Gebiete verschiedener MOS- Transistoren können miteinander verbunden werden, um Schal­ tungsanordnungen mit unterschiedlichen Funktionen zu erhal­ ten. Bei einem AND-Gatter liegt an einem Ausgang nur dann ei­ ne Spannung an, wenn sowohl an einem ersten Eingang als auch an einem zweiten Eingang Spannungen anliegen. Liegt an minde­ stens einem der Eingänge keine Spannung an, so liegt auch am Ausgang keine Spannung an. Bei einem OR-Gatter sind MOS- Transistoren so miteinander verschaltet, daß am Ausgang dann eine Spannung anliegt, wenn an mindestens einem der beiden Eingänge eine Spannung anliegt. Am Ausgang liegt nur dann keine Spannung an, wenn an beiden Eingängen keine Spannung anliegt. Solche Gatter sind zum Beispiel in K. Horninger "In­ tegrierte MOS-Schaltungen", Halbleiter-Elektronik 14, zweite Auflage, Springer-Verlag (1987), Seiten 183 bis 186, be­ schrieben.
Der Erfindung liegt das Problem zugrunde, ein Halbleiterbau­ element anzugeben, dessen Schaltgeschwindigkeit im Vergleich zum Stand der Technik erhöht ist. Ferner soll eine Verwendung eines solchen Halbleiterbauelements sowie ein Verfahren zur Herstellung eines solchen Halbleiterbauelements angegeben werden.
Das Problem wird gelöst durch ein Halbleiterbauelement mit einem ersten Source-/Drain-Gebiet, einem zweiten Source- /Drain-Gebiet und einem dazwischen angeordneten Kanalgebiet, die eine Struktur aus Halbleitermaterial bilden, die minde­ stens eine erste Fläche und eine zweite Fläche, die sich min­ destens abschnittsweise gegenüberliegen, aufweist. Das Kanal­ gebiet ist von einem ersten Leitfähigkeitstyp dotiert und grenzt an die zwei Flächen an. Das erste Source-/Drain-Gebiet und das zweite Source-/Drain-Gebiet sind von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähig­ keitstyp dotiert und grenzen jeweils mindestens an eine der zwei Flächen an. Mindestens die zwei Flächen sind mit einem Dielektrikum versehen. Eine erste Gateelektrode ist minde­ stens teilweise an der ersten Fläche angeordnet. Eine zweite Gateelektrode, die unabhängig von der ersten Gateelektrode ansteuerbar ist, ist mindestens teilweise an der zweiten Flä­ che angeordnet. Mindestens ein Teil des Kanalgebiets ist zwi­ schen der ersten Gateelektrode und der zweiten Gateelektrode angeordnet. Dieser Teil des Kanalgebiets grenzt an einen Teil der ersten Fläche und einen Teil der zweiten Fläche an, die sich gegenüberliegen. Die Gateelektroden sind bezüglich dem ersten Source/Drain-Gebiet und dem zweiten Source/Drain- Gebiet so angeordnet, daß bei geeigneter Ansteuerung der Ga­ teelektroden ein Strom zwischen dem ersten Source/Drain- Gebiet und dem zweiten Source/Drain-Gebiet fließt.
Ist das gesamte Kanalgebiet zwischen der ersten Gateelektrode und der zweiten Gateelektrode angeordnet, so fließt ein Strom zwischen dem ersten Source-/Drain-Gebiet und dem zweiten Source-/Drain-Gebiet, wenn mindestens eine der beiden Ga­ teelektroden angesteuert wird. Zwischen dem ersten Source- /Drain-Gebiet und dem zweiten Source-/Drain-Gebiet fließt nur dann kein Strom, wenn beide Gateelektroden nicht angesteuert werden. Ein solches Halbleiterbauelement kann folglich als OR-Gatter Verwendet werden. Da lediglich ein Kanalgebiet, das von zwei Gateelektroden angesteuert wird, vorgesehen ist, ist eine Schaltgeschwindigkeit des Halbleiterbauelementes beson­ ders hoch. Im Gegensatz zu herkömmlichen OR-Gattern, bei de­ nen mehrere MOS-Transistoren miteinander verschaltet werden, ist der Platzbedarf eines solchen Halbleiterbauelements we­ sentlich kleiner.
Bei einem anderen erfindungsgemäßen Halbleiterbauelement ist nur ein Teil des Kanalgebiets zwischen der ersten Gateelek­ trode und der zweiten Gateelektrode angeordnet. An anderen Teilen des Kanalgebiets, die ebenfalls an sich gegenüberlie­ genden Teilen der ersten Fläche und der zweiten Fläche an­ grenzen, ist nur die erste Gateelektrode oder nur die zweite Gateelektrode angeordnet.
Ein solches Halbleiterbauelement kann als AND-Gatter verwen­ det werden, bei dem ein erster Eingangsanschluß mit der er­ sten Gateelektrode und ein zweiter Eingangsanschluß mit der zweiten Gateelektrode verbunden ist, und ein Ausgangsanschluß mit einem der beiden Source-/Drain-Gebiete verbunden ist. Die erste Gateelektrode ist in der Nähe des vom Dielektrikum be­ deckten ersten Source-/Drain-Gebiets angeordnet, während die zweite Gateelektrode in der Nähe des vom Dielektrikum bedeck­ ten zweiten Source-/Drain-Gebiets angeordnet ist. "In der Nä­ he" bedeutet dabei, daß der Abstand zwischen der jeweiligen Gateelektrode und dem betreffenden Source/Drain-Gebiet aus­ reichend klein ist, um eine Ansteuerung des Source/Drain- Gebiets durch die Gateelektrode zu ermöglichen. Es fließt folglich nur dann ein Strom zwischen dem ersten Source- /Drain-Gebiet und dem zweiten Source-/Drain-Gebiet, wenn so­ wohl die erste Gateelektrode als auch die zweite Gateelektrode angesteuert werden. Im Vergleich zu herkömmlichen AND- Gattern, bei denen mehrere MOS-Transistoren miteinander ver­ schaltet sind, weist das Halbleiterbauelement einen kleinen Platzbedarf und eine hohe Schaltgeschwindigkeit auf.
Es liegt im Rahmen der Erfindung, weitere Gateelektroden, die unabhängig voneinander ansteuerbar sind, vorzusehen. Die Ga­ teelektroden sind alternierend an den zwei Flächen angeord­ net. Zwischen jeweils zwei zueinander benachbarten Gateelek­ troden, von denen die eine an der ersten Fläche und die ande­ re an der zweiten Fläche angeordnet ist, ist ein Teil des Kanalgebiets angeordnet, der an einen Teil der ersten Fläche und einen Teil der zweiten Fläche angrenzt, die sich gegen­ überliegen. Eine der Gateelektroden, zu der lediglich eine weitere Gateelektrode benachbart ist, ist in der Nähe des vom Dielektrikum bedeckten ersten Source-/Drain-Gebiets angeord­ net. Eine andere der Gateelektroden, die ebenfalls nur zu ei­ ner weiteren Gateelektrode benachbart ist, ist in der Nähe des vom Dielektrikum bedeckten zweiten Source-/Drain-Gebiets angeordnet. Auch ein solches Halbleiterbauelement ist als AND-Gatter verwendbar, das jedoch mehr als zwei Eingangsan­ schlüsse aufweist. Es fließt nur dann ein Strom zwischen dem ersten Source-/Drain-Gebiet und dem zweiten Source-/Drain- Gebiet, wenn alle Gateelektroden angesteuert werden.
Ein solches Halbleiterbauelement kann auch als Charge Coupled Device verwendet werden.
Bei herkömmlichen CCDs sind die Gateelektroden entlang einer einzigen Fläche nebeneinander angeordnet. Wird Ladung von ei­ nem Gebiet unter einer Gateelektrode zu einem weiteren Gebiet unter der nächsten Gateelektrode verschoben, so muß die La­ dung zunächst eine Potentialbarriere überwinden, da ein Be­ reich des Kanalgebiets an keine der beiden Gateelektroden an­ grenzt und von ihnen nur schlecht angesteuert wird. Die Potentialbarriere bildet einen Widerstand, der zu einer Ver­ langsamung der Schaltgeschwindigkeit des CCDs, zu einem höhe­ ren Leistungsverbrauch sowie zu verschmierten und verkleiner­ ten Signalen aufgrund von Ladungsverlust führt. Bei einem er­ findungsgemäßen CCD passiert die Ladung beim Verschieben den Teil des Kanalgebiets, der zwischen den zwei beteiligten Ga­ teelektroden angeordnet ist. Dieser Teil des Kanalgebiets wird sogar von beiden Gateelektroden angesteuert, so daß sich dort keine Potentialbarriere ausbildet. Der erfindungsgemäße CCD weist einen besonders kleinen Widerstand und folglich ei­ ne größere Schaltgeschwindigkeit, einen kleineren Leistungs­ verbrauch und ein schärferes und größeres Ausgangssignal auf als herkömmliche CCDs.
Ein Abstand zwischen dem Teil der ersten Fläche und dem Teil der zweiten Fläche, die sich gegenüberliegen und an die der von beiden Gateelektroden angesteuerte Teil des Kanalgebiets angrenzt, ist vorzugsweise klein, damit die durch die beiden Gateelektroden gebildete Inversionsschichten bzw. Raumla­ dungszonen ineinander übergehen und die Ladung deshalb mit nur geringem Widerstand von der einen Fläche zur anderen Flä­ che fließen kann. Dieser Abstand beträgt bei einer Betriebs­ spannung bis zu 2.5 Volt und einer Dotierstoffkonzentration des Kanalgebiets von ca. 5.1017 cm-3 vorzugsweise zwischen 50 nm und 100 nm.
Da die Gateelektroden an alternierenden Seiten der Struktur angeordnet sind, ist die Kontaktierung der Gateelektroden auch bei kleinen Strukturgrößen unkritisch, da der Abstand zwischen Gateelektroden, die an derselben Fläche angeordnet sind, ausreichend groß ist.
Der große Abstand zwischen Gateelektroden, die an dieselbe Fläche angrenzen, bewirkt auch eine besonders kleine Kapazität zwischen den Gateelektroden, was ebenfalls zur Erhöhung der Schaltgeschwindigkeit beiträgt.
Es liegt im Rahmen der Erfindung, die erste Gateelektrode über einem Substrat anzuordnen. Die Struktur kann über der ersten Gateelektrode angeordnet sein. Die zweite Gateelektro­ de ist folglich über der Struktur angeordnet. Die Struktur Kann z. B. aus Polysilizium oder aus epitaktisch aufgewachse­ nem Silizium bestehen.
Alternativ kann die Struktur im Bereich einer horizontalen Oberfläche eines Substrats angeordnet sein, wobei die erste Fläche und die zweite Fläche seitliche Flächen der Struktur sind. Die seitliche Flächen liegen in Ebenen, die die hori­ zontale Oberfläche schneiden. Das erste Source-/Drain-Gebiet, das Kanalgebiet und das zweite Source-/Drain-Gebiet können untereinander angeordnet sein.
Insbesondere wenn mehr als zwei Gateelektroden vorgesehen sind, ist es vorteilhaft, das erste Source-/Drain-Gebiet, das Kanalgebiet und das zweite Source-/Drain-Gebiet lateral ne­ beneinander anzuordnen.
Ist der Abstand zwischen dem Teil der ersten Fläche und dem Teil der zweiten Fläche, die sich gegenüberliegen und an die der von beiden Gateelektroden angesteuerte Teil des Kanalge­ biets angrenzt, besonders klein, so weist die Struktur in der Aufsicht vorzugsweise die Form eines länglichen Streifens auf, der Ausbuchtungen aufweist, die durch Stege miteinander verbunden sind. Die Teile des Kanalgebiets, die jeweils zwi­ schen zwei der Gateelektroden angeordnet sind, stimmen mit den Stegen überein. Die Gateelektroden sind im Bereich der Stege spacerförmig. Es sind Kontakte zu den Gateelektroden vorgesehen, die im Bereich der Ausbuchtungen angeordnet sind.
An einer solchen Struktur lassen sich die voneinander ge­ trennten Gateelektroden besonders einfach und mit hoher Pro­ zeßsicherheit erzeugen. Dazu kann, nachdem das Dielektrikum so erzeugt wird, daß es mindestens die erste Flache, die zweite Fläche sowie obere Flächen der Ausbuchtungen bedeckt, leiten­ des Material abgeschieden werden und mit Hilfe einer ersten Gatemaske, die erste Teile der Ausbuchtungen, die alternie­ rend links und rechts von einer Mittellinie des Streifens an­ geordnet sind, bedeckt, geätzt werden, bis an den Stegen Spacer erzeugt werden. Mit Hilfe einer zweiten Gatemaske, die zweite Teile der Ausbuchtungen, die den ersten Teilen der Ausbuchtungen gegenüberliegen, nicht bedeckt, werden freilie­ gende Teile der Spacer entfernt, so daß aus dem leitenden Ma­ terial die voneinander getrennten Gateelektroden erzeugt wer­ den, die im Bereich des Steges spacerförmig sind. Die größere Ausdehnung der Ausbuchtungen erlaubt die Verwendung der zweiten Gatemaske, ohne daß Justiertoleranzen dazu führen, daß versehentlich die gegenüberliegende Gateelektrode ange­ griffen wird.
Darüber hinaus sind die Ausbuchtungen vorteilhaft, um Kontak­ te zu den Gateelektroden zu erzeugen. Die Kontakte werden auf den ersten Teilen der Ausbuchtungen erzeugt. Dazu wird bei­ spielsweise nach Erzeugung der Gateelektroden ein Zwi­ schenoxid abgeschieden, in dem Kontaktlöcher zu den Ausbuch­ tungen geöffnet werden und mit leitendem Material gefüllt werden. Justiertoleranzen bei der Öffnung der Kontaktlöcher sind aufgrund der größeren Ausdehnung der Ausbuchtungen im Vergleich zu den Stegen unkritisch.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren näher erläutert.
Fig. 1 zeigt eine Aufsicht auf ein erstes Substrat, nachdem ein CCD fertiggestellt wurde. Dargestellt sind eine Struktur mit Stegen und Ausbuchtungen, eine erste Ga­ temaske, eine zweite Gatemaske, Gateelektroden und eine Kontaktlochmaske.
Fig. 2a zeigt einen Querschnitt durch das erste Substrat, nachdem die Struktur, ein Dielektrikum und eine lei­ tende Schicht erzeugt wurden.
Fig. 2b zeigt einen zum Querschnitt aus Fig. 2a parallelen Querschnitt durch das erste Substrat.
Fig. 3a zeigt den Querschnitt aus Fig. 2a, nachdem die er­ ste Gatemaske erzeugt wurde und leitendes Material zurückgeätzt wurde.
Fig. 3b zeigt den Querschnitt aus Fig. 2b nach den Prozeß­ schritten aus Fig. 3a.
Fig. 4a zeigt den Querschnitt aus Fig. 3a, nachdem die zweite Gatemaske und Gateelektroden erzeugt wurden.
Fig. 4b zeigt den Querschnitt aus Fig. 3b nach den Prozeß­ schritten aus Fig. 4a.
Fig. 5a zeigt den Querschnitt aus Fig. 4a, nachdem ein Zwi­ schenoxid und Kontakte erzeugt wurden.
Fig. 5b zeigt den Querschnitt aus Fig. 4b nach den Prozeß­ schritten aus Fig. 5a.
Fig. 6 zeigt eine dreidimensionale Darstellung eines OR- Gatters.
Fig. 7 zeigt eine dreidimensionale Darstellung eines AND- Gatters.
Die Figuren sind nicht maßstabsgetreu.
In einem ersten Ausführungsbeispiel ist ein erstes Substrat 1 vorgesehen, das in einem Bereich einer Oberfläche 0 mit einer Dotierstoffkonzentration von 5 × 1017 cm-3 p-dotiert ist.
Mit Hilfe einer ersten Maske (nicht dargestellt) aus Photo­ lack wird Silizium ca. 300 nm tief geätzt, so daß eine Struk­ tur ST erzeugt wird, die in der Aufsicht die Form eines läng­ lichen Streifens aufweist, der drei Ausbuchtungen A aufweist, die durch Stege S miteinander verbunden sind (siehe Fig. 1, 2a und 2b). Endteile der Struktur ST werden ebenfalls durch Stege S gebildet. Ein horizontaler Querschnitt der Ste­ ge S ist ca. 100 nm breit und ca. 300 nm lang. Ein horizonta­ ler Querschnitt der Ausbuchtungen A ist ca. 700 nm breit und ca. 600 nm lang. Die Struktur ST weist eine erste seitliche Fläche F1 und eine zweite seitliche Fläche F2 auf, die sich abschnittsweise gegenüberliegen. Diese Abschnitte befinden sich zum einen an den Stegen S und zum anderen an den Aus­ buchtungen A. Ferner liegen sich in den Ausbuchtungen A Teile der ersten Fläche F1 gegenüber. Dasselbe gilt für Teile der zweiten Fläche F2.
Durch thermische Oxidation wird ein ca. 4 nm dickes Dielek­ trikum D erzeugt (siehe Fig. 2a und 2b).
Das Dielektrikum D bedeckt die erste Fläche F1, die zweite Fläche F2 sowie eine obere Fläche der Struktur ST.
Anschließend wird eine Schicht L erzeugt, indem insitu do­ tiertes Polysilizium in einer Dicke von ca. 100 nm im wesent­ lichen konform abgeschieden wird (siehe Fig. 2a und 2b).
Anschließend wird eine erste Gatemaske M1 aus Photolack er­ zeugt, die erste Teile der Ausbuchtungen A, die alternierend links und rechts von einer Mittellinie der Struktur ST ange­ ordnet sind, bedeckt. Mit Hilfe der ersten Gatamaske M1 wird Polysilizium anisotrop geätzt, bis an den Stegen ST das Poly­ silizium die Form eines Spacers annimmt (siehe Fig. 1, 3a und 3b).
In Bereichen der ersten Teile der Ausbuchtungen A bleibt das Polysilizium auch auf der oberen Fläche der Struktur ST be­ stehen.
Anschließend wird eine zweite Gatemaske M2 aus Photolack er­ zeugt, die zweite Teile der Ausbuchtungen A, die den ersten Teilen der Ausbuchtungen A gegenüberliegen, nicht bedeckt (siehe Fig. 1). Mit Hilfe der zweiten Gatemaske M2 werden freiliegende Teile der Schicht L aus Polysilizium entfernt, so daß aus der Schicht L aus Polysilizium drei voneinander getrennte Gateelektroden GA1, GA2, GA3 erzeugt werden, die im Bereich der Stege 5 spacerförmig sind und alternierend an der ersten Fläche F1 und der zweiten Fläche F2 angeordnet sind (siehe Fig. 1, 4a und 4b).
Mit Hilfe einer Implantationsmaske aus Photolack (nicht dar­ gestellt), wird eine Implantation mit n-dotierenden Ionen durchgeführt, so daß in einem der beiden Stegen S, die die Endteile der Struktur ST bilden, ein erstes Source/Drain- Gebiet S/D1 und im anderen der beiden Stege S ein zweites Source/Drain-Gebiet S/D2 erzeugt werden, deren Dotierstoff­ konzentration ca. 1021 cm-3 beträgt (siehe Fig. 1).
Zur Erzeugung eines Zwischenoxids Z wird SiO2 in einer Dicke von ca. 500 nm abgeschieden.
Mit Hilfe einer Kontaktlochmaske M3 aus Photolack, die die ersten Teile der Ausbuchtungen A teilweise nicht bedeckt, werden Kontaktlöcher auf Teile der Gateelektroden GA1, GA2, GA3, die auf den ersten Teilen der Ausbuchtungen A angeordnet sind, und auf das erste Source/Drain-Gebiet S/D1 und auf das zweite Source/Drain-Gebiet S/D2 geöffnet (siehe Fig. 1, 5a und 5b).
Zur Erzeugung von Kontakten K zu den Gateelektroden GA1, GA2, GA3, zum ersten Source/Drain-Gebiet S/D1 und zum zweiten Source/Drain-Gebiet S/D2 werden die Kontaktlöcher mit Wolfram gefüllt (siehe Fig. 5a und 5b).
Zwischen dem ersten Source/Drain-Gebiet S/D1 und dem zweiten Source/Drain-Gebiet S/D2 ist als Teil der Struktur ST ein Kanalgebiet angeordnet. Ein erster Teil des Kanalgebiets, der einen der Stege S bildet, ist zwischen einer ersten der Ga­ teelektroden GA1 und einer zweiten der Gateelektroden GA2 an­ geordnet. Ein zweiter Teil des Kanalgebiets, der einen der Stege S bildet, ist zwischen der zweiten Gateelektrode GA2 und einer dritten der Gateelektroden GA3 angeordnet.
Das durch dieses Verfahren erzeugte Halbleiterbauelement kann als CCD oder als AND-Gatter betrieben werden.
In einem zweiten Ausführungsbeispiel ist ein zweites Substrat 2 vorgesehen, auf dem eine isolierende Schicht I' erzeugt wird.
Auf der isolierenden Schicht I' wird eine erste Gateelektrode GA1' erzeugt und mit einem ersten Teil eines Dielektrikums D' versehen.
Darüber wird eine quaderförmige Struktur ST' aus Polysilizium erzeugt. Die Struktur ST' ist ca. 100 nm hoch, ca. 300 nm breit und ca. 300 nm lang. Äußere Enden der Struktur ST' werden n- dotiert und bilden ein erstes Source/Drain-Gebiet S/D1' bzw. ein zweites Source/Drain-Gebiet S/D2'. Zwischen dem ersten Source/Drain-Gebiet S/D1' und dem zweiten Source/Drain-Gebiet S/D2' wird die Struktur ST' p-dotiert und wirkt dort als Kanalgebiet.
Die Struktur ST' wird mit einem zweiten Teil des Dielektri­ kums D' versehen. Über der Struktur ST' wird eine zweite Ga­ teelektrode GA2' erzeugt. Die erste Gateelektrode GA1' und die zweite Gateelektrode GA2' sind jeweils in der Nähe sowohl des ersten Source/Drain-Gebiets S/D1' als auch des zweiten Source/Drain-Gebiets S/D2' angeordnet. Das Kanalgebiet ist zwischen der ersten Gateelektrode GA1' und der zweiten Ga­ teelektrode GA2' angeordnet.
Das beschriebene Halbleiterbauelement (siehe Fig. 6) kann als ein OR-Gatter verwendet werden. Dazu wird die erste Ga­ teelektrode GA1' mit einem ersten Eingangsanschluß und die zweite Gateelektrode GA2' mit einem zweiten Eingangsanschluß verbunden. Ein Ausgangsanschluß wird mit dem ersten Source- /Drain-Gebiet S/D1' verbunden. Es fließt ein Strom zwischen dem ersten Source-/Drain-Gebiet S/D1' und dem zweiten Source- /Drain-Gebiet S/D2', wenn mindestens eine der beiden Ga­ teelektroden GA1', GA2' angesteuert wird.
In einem dritten Ausführungsbeispiel ist ein drittes Substrat 3 aus Silizium vorgesehen. Im Bereich einer Oberfläche O'' des dritten Substrats 3 wird eine quaderförmige Struktur ST'' erzeugt. Die Struktur ST'' ist ca. 900 nm hoch und weist ei­ nen rechteckigen horizontalen Querschnitt mit einer Länge von ca. 300 nm und einer Breite von ca. 100 nm auf.
Ein n-dotiertes erstes Source/Drain-Gebiet S/D1'' wird als oberer Teil der Struktur ST'' erzeugt. Ein n-dotiertes zweites Source/Drain-Gebiet S/D2'' wird als unterer Teil der Struktur ST'' erzeugt.
Die Struktur ST'' wird mit einem Dielektrikum D'' versehen.
An einer ersten seitlichen Fläche F1'' der Struktur ST'' wird eine erste Gateelektrode GA1'' erzeugt. An einer der ersten Fläche F1'' gegenüberliegenden Fläche F2'' der Struktur ST'' wird eine zweite Gateelektrode GA2'' erzeugt.
Die erste Gateelektrode GA1'' ist in der Nähe des vom Dielek­ trikum D'' bedeckten ersten Source-/Drain-Gebiets S/D1'' an­ geordnet. Die zweite Gateelektrode GA2'' ist in der Nähe des vom Dielektrikum D'' bedeckten zweiten Source-/Drain-Gebiets S/D2'' angeordnet.
Ein mittlerer Teil der Struktur ST'', der zwischen dem ersten Source/Drain-Gebiet S/D1'' und dem zweiten Source/Drain- Gebiet S/D2'' angeordnet ist, wirkt als Kanalgebiet. Ein mittlerer Teil des Kanalgebiets ist zwischen der ersten Ga­ teelektrode GA1'' und der zweiten Gateelektrode GA2'' ange­ ordnet.
Das beschriebene Halbleiterbauelement (siehe Fig. 7) kann als AND-Gatter verwendet werden. Dazu wird die erste Ga­ teelektrode GA1'' mit einem ersten Eingangsanschluß und die zweite Gateelektrode GA2'' mit einem zweiten Eingangsanschluß verbunden. Ein Ausgangsanschluß wird mit dem ersten Source- /Drain-Gebiet S/D1'' verbunden. Es fließt nur dann ein Strom zwischen dem ersten Source-/Drain-Gebiet S/D1'' und dem zwei­ ten Source-/Drain-Gebiet S/D2'', wenn sowohl die erste Ga­ teelektrode GA1'' als auch die zweite Gateelektrode GA2'' an­ gesteuert werden.
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Ab­ messungen der beschriebenen Schichten und Strukturen an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Wahl der Materialien.
Im ersten Ausführungsbeispiel können mehr als drei, z. B. ei­ nige hundert, durch Stege miteinander verbundene Ausbuchtun­ gen vorgesehen sein.

Claims (12)

1. Halbleiterbauelement,
mit einem ersten Source/Drain-Gebiet (S/D1), einem zweiten Source/Drain-Gebiet (S/D2) und einem dazwischen angeordneten Kanalgebiet, die eine Struktur (ST) aus Halbleitermaterial bilden, die mindestens eine erste Fläche (F1) und eine zweite Fläche (F2), die sich mindestens abschnittsweise gegenüberliegen, aufweist,
bei dem das Kanalgebiet von einem ersten Leitfähigkeitstyp dotiert ist und an die zwei Flächen (F1, F2) angrenzt,
bei dem das erste Source/Drain-Gebiet (S/D1) und das zweite Source/Drain-Gebiet (S/D2) von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert sind und jeweils an mindestens eine der zwei Flächen (F1, F2) angrenzen,
bei dem mindestens die zwei Flächen (F1, F2) mit einem Dielektrikum (D) versehen sind,
mit mindestens einer ersten Gateelektrode (GA1) und einer zweiten Gateelektrode (GA2),
bei dem die erste Gateelektrode (GA1) an der ersten Fläche (F1) angeordnet ist,
bei dem die zweite Gateelektrode (GA2), die unabhängig von der ersten Gateelektrode (GA1) ansteuerbar ist, an der zweiten Fläche (F2) angeordnet ist,
bei dem mindestens ein Teil des Kanalgebiets zwischen der ersten Gateelektrode (GA1) und der zweiten Gateelektrode (GA2) angeordnet ist,
bei dem dieser Teil des Kanalgebiets an einen Teil der ersten Fläche (F1) und einen Teil der zweiten Fläche (F2) angrenzt, die sich gegenüberliegen,
bei dem die Gateelektroden (GA1, GA2) bezüglich dem ersten Source/Drain-Gebiet (S/D1) und dem zweiten Source/Drain- Gebiet (S/D2) so angeordnet sind, daß bei geeigneter Ansteuerung der Gateelektroden (GA1, GA2) ein Strom zwischen dem ersten Source/Drain-Gebiet (S/D1) und dem zweiten Source/Drain-Gebiet (S/D2) fließt.
2. Halbleiterbauelement nach Anspruch 1,
bei dem die erste Gateelektrode (GA1') über einem Substrat (2) angeordnet ist,
bei dem die Struktur (ST') über der ersten Gateelektrode (GA1') angeordnet ist.
3. Halbleiterbauelement nach Anspruch 1,
bei dem die Struktur (ST) im Bereich einer horizontalen Oberfläche (O) eines Substrats (1) angeordnet ist,
bei dem die erste Fläche (F1) und die zweite Fläche (F2) seitliche Flächen der Struktur (ST) sind,
bei dem das erste Source/Drain-Gebiet (S/D1), das Kanalge­ biet und das zweite Source/Drain-Gebiet (S/D2) lateral ne­ beneinander angeordnet sind.
4. Halbleiterbauelement nach Anspruch 1,
bei dem die Struktur (ST'') im Bereich einer horizontalen Oberfläche (O'') eines Substrats (3) angeordnet ist,
bei dem die erste Fläche (F1'') und die zweite Fläche (F2'') seitliche Flächen der Struktur (ST'') sind,
bei dem das erste Source/Drain-Gebiet (S/D1''), das Kanal­ gebiet und das zweite Source/Drain-Gebiet (S/D2'') unter­ einander angeordnet sind.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4,
bei dem das gesamte Kanalgebiet zwischen der ersten Ga­ teelektrode (GA1') und der zweiten Gateelektrode (GA2') an­ geordnet ist.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 4,
bei dem nur ein Teil des Kanalgebiets zwischen der ersten Gateelektrode (GA1'') und der zweiten Gateelektrode (GA2'') angeordnet ist.
7. Halbleiterbauelement nach Anspruch 6,
bei dem weitere Gateelektroden (GA3), die unabhängig von­ einander ansteuerbar sind, vorgesehen sind,
bei dem die Gateelektroden (GA1, GA2, GA3) alternierend an den zwei Flächen (F1, F2) angeordnet sind,
bei dem zwischen jeweils zwei zueinander benachbarten Ga­ teelektroden (GA1, GA2), von denen die eine an der ersten Fläche (F1) und die andere an der zweiten Fläche (F2) ange­ ordnet ist, ein Teil des Kanalgebiets angeordnet ist, der an einen Teil der ersten Fläche (F1) und einen Teil der zweiten Fläche (F2) angrenzt, die sich gegenüberliegen.
8. Halbleiterbauelement nach einem der Ansprüche 3 oder 7,
bei dem die Struktur (ST) in der Aufsicht die Form eines länglichen Streifens aufweist, der Ausbuchtungen (A) auf­ weist, die durch Stege (S) miteinander verbunden sind,
bei dem die Teile des Kanalgebiets, die jeweils zwischen zwei der Gateelektroden (GA1, GA2, GA3) angeordnet sind, mit den Stegen (5) übereinstimmen,
bei dem die Gateelektroden (GA1, GA2, GA3) im Bereich der Stege (S) spacerförmig sind,
bei dem Kontakte (K) zu den Gateelektroden (GA1, GA2, GA3) im Bereich der Ausbuchtungen (A) angeordnet sind.
9. Verfahren zur Herstellung eines Halbleiterbauelements,
bei dem im Bereich einer Oberfläche (O) eines Substrats (1) eine Struktur (ST) aus Halbleitermaterial erzeugt wird, die in der Aufsicht die Form eines länglichen Streifens auf­ weist, der Ausbuchtungen (A) aufweist, die durch Stege (S) miteinander verbunden sind,
bei dem ein Dielektrikum (D) erzeugt wird, das mindestens eine seitliche erste Fläche (F1) und eine seitliche zweite Fläche (F2) der Struktur (ST), die sich abschnittsweise ge­ genüberliegen, sowie obere Flächen der Ausbuchtungen (A) bedeckt, (L)
bei dem leitendes Material (L) abgeschieden und mit Hilfe einer ersten Gatemaske (M1), die erste Teile der Ausbuchtungen (A) , die alternierend links und rechts von einer Mittelli­ nie des Streifens angeordnet sind, bedeckt, geätzt wird, bis an den Stegen (S) Spacer erzeugt werden,
bei dem mit Hilfe einer zweiten Gatemaske (M2), die zweite Teile der Ausbuchtungen (A), die den ersten Teilen der Aus­ buchtungen (A) gegenüberliegen, nicht bedeckt, freiliegende Teile der Spacer entfernt werden, so daß aus dem leitenden Material (L) voneinander getrennte Gateelektroden (GA1, GA2, GA3) erzeugt werden, die im Bereich der Stege (S) spacer­ förmig sind und alternierend an den zwei Flächen (F1, F2) angeordnet sind,
bei dem auf den ersten Teilen der Ausbuchtungen (A) Kontak­ te (K) zu den Gateelektrode (GA1, GA2, GA3) erzeugt werden,
bei dem ein von einem ersten Leitfähigkeitstyp dotiertes Kanalgebiet in der Struktur (ST) erzeugt wird, an dem die Gateelektroden (GA1, GA2, GA3) angeordnet sind,
bei dem ein erstes Source/Drain-Gebiet (S/D1) und ein zwei­ tes Source/Drain-Gebiet (S/D2), die jeweils von einem zwei­ ten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfä­ higkeitstyp dotiert sind, derart erzeugt werden, daß in der Aufsicht das Kanalgebiet zwischen den Source/Drain-Gebieten (S/D1, S/D2) angeordnet ist,
bei dem die Gateelektroden (GA1, GA2, GA3), das erste Sour­ ce/Drain-Gebiet (S/D1) und das zweite Source/Drain-Gebiet (S/D2) so zueinander angeordnet werden, daß bei geeigneter Ansteuerung der Gateelektroden (GA1, GA2, GA3) ein Strom zwischen dem ersten Source/Drain-Gebiet (S/D1) und dem zweiten Source/Drain-Gebiet (S/D2) fließt.
10. Verwendung eines Halbleiterbauelements mit den Merkmalen aus Anspruch 7 oder 8 als Charge Coupled Device.
11. Verwendung eines Halbleiterbauelements mit den Merkmalen aus Anspruch 5 als AND-Gatter.
12. Verwendung eines Halbleiterbauelements mit den Merkmalen aus Anspruch 6 als OR-Gatter.
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* Cited by examiner, † Cited by third party
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K. HORNINGER: INTEGRIERTE MOS-SCHALTUNGEN, IN: HALBLEITERELEKTRONIK 14, 2. Aufl., SPRINGER VERLAG 1987, S. 183-186 *
M. REISCH: ELEKTRONISCHE BAUELEMENTE SPRINGER VERLAG 1998, S. 898 *

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