DE19732436C2

DE19732436C2 - Reformatierschaltung

Info

Publication number: DE19732436C2
Application number: DE19732436A
Authority: DE
Inventors: Xiaoning Nie; Manfred Pitscheider; Guenter Scheffler
Original assignee: Siemens AG
Current assignee: TDK Micronas GmbH
Priority date: 1997-07-28
Filing date: 1997-07-28
Publication date: 1999-06-02
Anticipated expiration: 2017-07-29
Also published as: DE19732436A1; WO1999007141A1

Description

Die vorliegende Erfindung betrifft eine Formatierschaltung zum Wiederherstellen eines digitalen Signalformats mit wenig stens zwei Signalkomponenten (U, V), die wenigstens teilweise seriell übertragen werden, nach vorhergehender Dezimation. Solche Schaltungen werden insbesondere zur Reformatierung von digitalen Videosignalen eingesetzt, nachdem diese dezimiert worden sind, um z. B. eine Darstellung von durch das betref fende Videosignal kodierten Bildern in einem verkleinerten Format, insbesondere eine Bild-im-Bild-Darstellung zu ermög lichen.

Solche Videosignale umfassen mehrere Signalkomponenten, dar unter oft eine Komponente, die die Bildhelligkeits-(Luminanz-) Information enthält, und zwei Komponenten, die die Farbin formation (Chrominanz) übertragen. Da der menschliche Ge sichtssinn eine im Vergleich zur Helligkeitsauflösung gerin gere örtliche Farbauflösung hat, kann die Bandbreite der Chrominanzkomponenten des Videosignals geringer sein als die der Luminanzkomponente, ohne daß dadurch die Bildqualität sichtbar beeinträchtigt wird.

So kann z. B ein Wert der Luminanzkomponente für jeden ein zelnen Bildpunkt (Pixel) übertragen werden, die Werte der Chrominanzkomponenten hingegen für je zwei Pixel gemeinsam. Ein solches Übertragungsformat ist als 4 : 2 : 2-Format oder pa ralleles Format bekannt. Bei ihm werden die zwei Chrominanz komponenten im Zeitmultiplex parallel auf einem Kanal über tragen.

Werden die Chrominanzkomponenten für mehr als zwei Pixel ge meinsam übertragen, so führt ein reiner Zeitmultiplex nicht mehr zu einer Einsparung an Übertragungsbandbreite. Man geht daher in diesem Fall dazu über, die Bitbreite des Chro minanzübertragungskanals zu verringern, und die Chrominanz werte, deren Bitbreite größer als die des Kanals ist, zumin dest teilweise seriell zu übertragen.

Diese Vorgehensweise findet Anwendung beim sog. 4 : 1 : 1- oder quasiparallelen Format. Bei diesem Format ist je ein Wert der zwei Chrominanzkomponenten von 8 Bit Breite vier Luminanzwer ten (d. h. vier Pixeln) gemeinsam zugeordnet, wobei zeit gleich mit jedem Luminanzwert Y je zwei Bits der Chrominanz werte U, V von jeweils unterschiedlicher Wertigkeit übertra gen werden. Die zeitliche Abfolge der Übertragung kann fol gendermaßen aussehen:

(Schema 1)

Bei einer Dezimation um den Faktor zwei wird jeder zweite Bildpunkt unterdrückt. Es ist aber nicht möglich, einfach in jedem zweiten Zeitspalt das übertragene Signal zu unterdrüc ken, da hierdurch die Chrominanzinformation zerstört würde. Als Ergebnis der Dezimation muß vielmehr z. B herauskommen:

(Schema 2)

Dafür ist es erforderlich, zunächst jeweils vier Y-Werte zu puffern oder zu verzögern und währenddessen die zugehörige U- und V-Information zu sammeln. Anschließend kann jeder zweite Y-Wert unterdrückt werden, ohne daß dadurch die ursprünglich gleichzeitig mitübertragene Chrominanzinformation verlorengeht. Dies wird in einer an sich bekannten Dezimationsschaltung durchgeführt, die nicht Gegenstand dieser Erfindung ist. Diese Schaltung gibt dezimierte Y- und UV-Signale (nachfolgend als YO bzw. UVO bezeichnet) in folgendem Format aus:

(Schema 3)

Eine bekannte Schaltung zum Umformatieren dieser Signale in das 4 : 1 : 1-Format ist in Fig. 3 gezeigt. Sie umfaßt vier 8- Bit-Register 1-4, von denen zwei zu einem 2-Wort-FIFO hintereinandergeschaltet sind, und zwei Multiplexer 5, 6.

Aus DE 196 08 893 C1 ist eine Schaltungsanordnung zur Erzeugung eines Bildsignals für eine Bild-im-Bild-Einblendung bekannt. Zur Abspeicherung des einzublendenden Bildes in einem Bildspeicher wird eine Datenkompression mit vorgegebener, fester Kompressionsrate durchgeführt. Für die Datenkompression wird eine Differenzkodierung mit einer Neuqunantisierung des Differenzsignals angewandt.

Aufgabe der vorliegenden Erfindung ist, eine optimierte For matierschaltung, die ein Signalformat mit wenigstens zwei teilweise seriell übertragenen Signalkomponenten mit geringe rem Schaltungsaufwand bereitstellt, und ein Formatierverfah ren anzugeben, das insbesondere mit Hilfe der optimierten Schaltung durchführbar ist.

Diese Aufgabe wird zum einen gelöst durch eine Formatier schaltung nach Anspruch 1. Das erfindungsgemäß hinter wenig stens einem der Multiplexer vorgesehene Register erlaubt es, auf eines der zwei FIFO-Register der bekannten Schaltung zu verzichten, obwohl seine Breite erheblich geringer ist. Sie wird zum andern gelöst durch ein Verfahren nach Anspruch 4. Abhängige Ansprüche sind auf bevorzugte Ausgestaltungen der Erfindung gerichtet.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung mit Bezug auf die beigefügten Figuren. Es zeigen:

Fig. 1: ein Blockschaltbild einer erfindungsgemäßen Forma tierschaltung;

Fig. 2: ein Zeitablaufdiagramm der Formatierschaltungen aus Fig. 1 und Fig. 2; und

Fig. 3: eine herkömmliche Formatierschaltung.

Die in Fig. 1 gezeigte Schaltung hat je einen 8 Bit breiten Eingang 26 bzw. 28 für die dezimierten Signale YO und UVO. Das eintreffende YO-Signal durchläuft eine Verzögerungsschal tung 10, z. B. ein Register, und wird an einem Ausgang 12 als Y-Komponente des reformatierten Signals wieder ausgegeben.

Das eintreffende, 8 Bit breite UVO-Signal liegt an den Ein gängen von zwei Registern 14, 16 an, die durch Taktsignale CLK10 bzw. CLK11 in Überschreibbereitschaft geschaltet wer den, wenn das anliegende Signal einen U-Wert bzw. einen V- Wert kodiert. Die Ausgänge der Register 14, 16 sind mit den je 8 Eingängen von zwei Multiplexern 18, 20 verbunden. Durch ein weiteres Taktsignal CLK gesteuert (nicht gezeigt) schal tet jeder Multiplexer 18, 20 je zwei seiner Eingänge zu sei nen zwei Ausgängen durch. Die Ausgänge des einen Multiplexers 18 sind mit den Eingängen eines 2-Bit-Registers 22 verbunden. Dessen zwei Ausgänge sind, mit den zwei Ausgängen des anderen Multiplexers 20 zu einer vier Bit breiten Leitung gebündelt, am UV-Signal-Ausgang 24 der Formatierschaltung herausgeführt.

Die Arbeitsweise dieser Schaltung wird mit Bezug auf Fig. 2 beschrieben. Die Schaltung arbeitet auf Grundlage des Taktsi gnals CLK, dessen Frequenz von 13,5 MHz der halben Pixelfre quenz des undezimierten Videosignals entspricht. Von diesem Taktsignal CLK werden zwei weitere Taktsignale CLK10, CLK11 abgeleitet, deren Frequenz ein Viertel der Frequenz von CLK beträgt und die gegeneinander eine Phasendifferenz von π/2 aufweisen.

Zu einem Zeitpunkt t₀, an dem am Eingang 28 das Chrominanzsi gnal U₀ und am Eingang 26 das Luminanzsignal Y₀ anliegt, wird durch eine ansteigende Flanke des Taktsignals CLK10 das Regi ster 14 aktiviert und sein Inhalt mit dem Wert U₀ überschrie ben, der kurz darauf als Ausgangssignal UI des Registers 14 an den Multiplexer 18 ausgegeben wird. Der Multiplexer 18 ist währenddessen so angesteuert, daß er die zwei höchstwertigen Bits 7 und 6 des Signals UI, d. h. die Datenbits U₀ ⁷ und U₀ ⁶, an das Register 22 ausgibt. Diese werden mit einer gewissen Verzögerung, die z. B. eine halbe Periode des Taktsignals CLK betragen kann, ins Register 22 übernommen. Das Luminanzsignal Y₀ wird währenddessen in dem Register 10 gepuffert.

Eine Periode des Taktsignals CLK später, zum Zeitpunkt t₂, an dem am Eingang 28 das Chrominanzsignal V₀ und am Eingang 26 das Luminanzsignal Y₂ anliegt, wird durch eine ansteigende Flanke des Taktsignals CLK11 das Register 16 aktiviert, sein Inhalt durch den Wert V₀ überschrieben und dieser Wert kurz darauf als Ausgangssignal VI des Registers 16 an den Multi plexer 20 ausgegeben.

Gleichzeitig werden die Multiplexer so angesteuert, daß der Multiplexer 20 die höchstwertigen Bits 7 und 6 von VI, d. h. die Datenbits V₀ ⁷ und V₀ ⁶ und der Multiplexer 18 die Datenbits U₀ ⁵ und U₀ ⁴ ausgibt. Da im Register 22 aber noch die Datenbits U₀ ⁷ und U₀ ⁶ gespeichert sind und ausgegeben werden, erscheinen auf den vier Leitungen des Ausgangs 24 die Daten U₀ ⁷, U₀ ⁶, V₀ ⁷ und V₀ ⁶. Gleichzeitig wird am Ausgang 12 das Luminanzsignal Y₀ ausgegeben und das Signal Y₂ an seiner Stelle im Register 10 gepuffert.

Einen CLK-Taktzyklus später, zum Zeitpunkt t₄, ist das UVO- Signal am Eingang 28 undefiniert, und am YO-Eingang 26 liegt der Wert Y₄ an. Die Inhalte der Register 14, 16 liegen unver ändert an den Multiplexern an. Diese selektieren die Daten bits V₀ ⁵ und V₀ ⁴ bzw. U₀ ³ und U₀ ². Aufgrund der Verzögerung durch die Register 22 und 10 erscheinen an den Ausgängen 12, 24 die Daten Y₂, U₀ ⁵, U₀ ⁴ _, V₀ ⁵ und V₀ ⁴.

Noch einen CLK-Taktzyklus später, zum Zeitpunkt t₆, ist das UVO-Signal am Eingang 28 undefiniert, und am YO-Eingang 26 liegt der Wert Y₆ an. Die Multiplexer selektieren V₀ ³ und V₀ ² bzw. U₀ ¹ und U₀ ⁰. Ausgegeben werden Y₄, U₀ ³, U₀ ², V₀ ³ und V₀ ².

Zum Zeitpunkt t₈ erscheinen an den Eingängen der Schaltung ein Datenwert Y₈ und ein diesem zugeordneter neuer Chro minanzwert U₈. Der Wert V₀ im Register 16 bleibt unverändert. Die Multiplexer selektieren V₀ ¹ und V₀ ⁰ bzw. U₈ ⁷ und U₈ ⁶. Aus gegeben werden Y₆, U₀ ¹, U₀ ⁰, V₀ ¹ und V₀ ⁰.

Wie man erkennt, wird auf diese Weise die in Schema 2 darge stellte Signalfolge korrekt reproduziert, das 4 : 1 : 1-Format des dezimierten Videosignals also wiederhergestellt.

Das Verfahren ist oben zwar nur für ein Format mit zwei teil weise seriell übertragenen Komponenten beschrieben, läßt sich aber durch Vorsehen weiterer Register vom Typ des Registers 22 auch auf höhere Zahlen von Komponenten anwenden. Dabei sind im Anschluß an den Multiplexer der zuerst übertragenen Komponente unter n Komponenten n-1 Register hintereinander (bzw. ein FIFO entsprechender Tiefe), für die folgende Kompo nente n-2 Register usw. vorzusehen.

Bezugszeichenliste

1...4

Register

5

,

6

Multiplexer

10

Verzögerungsschaltung, Register

12

Ausgang

14

Register

16

Register

18

Multiplexer

20

Multiplexer

22

Register

24

UV-Signal-Ausgang

26

Eingang

28

Eingang
CLKTaktsignal
CLK10Taktsignal
CLK11Taktsignal
toZeitpunkt
UIAusgangssignal
Y₀ ⁿ

, U₀ ⁿ

, V₀ ⁿ

Datenbits

Claims

1. Formatierschaltung zum Wiederherstellen eines digitalen Signalformats mit wenigstens zwei Signalkomponenten (U, V), die wenigstens teilweise seriell übertragen werden, nach vorhergehender Dezimation, mit
einem Eingang (28) für die Signalkomponenten (U, V),
einem an den Eingang (28) angeschlossenen Multiplexer (18, 20) für jede Signalkomponente mit einer Eingangs- Bitbreite und einer Ausgangs-Bitbreite, die ein Bruchteil der Eingangs-Bitbreite ist, und
einem Ausgang (24), an dem die Ausgänge der Multiplexer (18, 20) gebündelt sind,
wobei zwischen den Ausgang wenigstens eines Multiplexers (18) und den Ausgang der Schaltung (32) ein erstes Register (22) mit einer Breite gleich der Ausgangs- Bitbreite geschaltet ist.

2. Formatierschaltung nach Anspruch 1, dadurch gekennzeich net, daß vor den Eingang jedes Multiplexers (18, 20) ein zweites Register (14, 16) mit einer Breite wenigstens gleich der Eingangs-Bitbreite geschaltet ist.

3. Formatierschaltung nach Anspruch 1 oder 2, dadurch ge kennzeichnet, daß das Signalformat eine weitere Signal komponente (Y) mit höherer Zeitauflösung umfaßt, und daß die Schaltung einen Eingang (26), einen Ausgang (12) und dazwischengeschaltet eine Verzögerungsschaltung (10) für die weitere Signalkomponente (Y) umfaßt.

4. Verfahren zum Wiederherstellen eines Signalformats mit wenigstens zwei Signalkomponenten (U, V), die wenigstens teilweise seriell übertragen werden, nach vorhergehender Dezimation, mit den Schritten:

a) Selektieren einer ersten Menge von Bits (U₀ ^7-6) aus einem ersten Datenwort (U₀), das jeweils einen Wert ei ner ersten (U) der zwei Signalkomponenten (U, V) reprä sentiert,
b) Zwischenspeichern der selektierten Bits in einem Re gister (22);
c) Selektieren der ersten Menge von Bits (V₀ ^7-6) aus ei nem zweiten Datenwort (V₀), das jeweils einen Wert einer zweiten (V) der zwei Signalkomponenten repräsentiert, und
d) Ausgeben dieser Bits zusammen mit den im Register (22) zwischengespeicherten als ein Datenwort.

5. Verfahren nach Anspruch 4 mit dem weiteren Schritt:

a) Selektieren einer weiteren Menge von Bits (U₀ ^5-4, V₀ ^5-4) aus dem ersten und dem zweiten Datenwort und paralle les Ausgeben dieser Bits als ein Datenwort.

6. Verfahren nach Anspruch 5 mit dem weiteren Schritt:

a) Wiederholen von Schritt e), bis alle Bits des ersten und des zweiten Datenworts einmal selektiert worden sind.

7. Verfahren nach Anspruch 5 oder 6, mit dem Schritt:
Empfangen von n dritten Datenwörtern (Y₀, Y₂, Y₄, Y₆) ei ner Signalkomponente (Y), die dem ersten und dem zweiten Datenwort (U₀; V₀)zugeordnet sind,
wobei in Schritt e) das Ausgeben der selektierten Bits parallel mit dem Ausgeben eines der empfangenen dritten Datenwörter erfolgt.

8. Verwendung einer Schaltung nach einem der Ansprüche 1 bis 3 zur Durchführung eines Verfahrens nach einem der Ansprüche 4 bis 7.