DE19717970B4 - Schaltungsanordnung einer digitalen Baugruppe zur Multiplikation und Addition von Binärzahlen - Google Patents

Abstract

Schaltungsanordnung einer digitalen Baugruppe zur Multiplikation und Addition von Binärzahlen, dadurch gekennzeichnet, daß eine bestimmte Anzahl von Adder-Zellen der Schaltungsanordnung, die im Multiplizierer-Modus für die Addition der Partiellen Produkte verwendet werden, mittels der Steuerung durch ein Auswahlsignal für den Addierer-Modus herangezogen werden.

Description

• Die Erfindung betrifft eine digitale Schaltungsanordnung zur Multiplikation und Addition von Binärzahlen. Dabei ist die Schaltungsanordnung in der Lage, in Abhängigkeit von einem Auswahlsignal, Binärzahlen entweder addieren oder multiplizieren zu können. Multiplizierer und Addierer für Binärzahlen wurden u.a. in K. Hwang: Computer Arithmetic. Principles, Architecture and Design. John Wiley (1979), in 1. Koren: Computer Arithmetic Algorithms. Prentice Hall(1993) und in O. Spaniol: Arithmetik in Rechenanlagen. Teubner (1976) beschrieben. Das Prinzip, das allen bekannten Multiplizierer-Baugruppen zugrunde liegt, lässt sich in zwei grundlegende Teiloperationen zerlegen. Erstens die Bildung von Partiellen Produkten (PP) und zweitens die Akkumulation der gebildeten PP. Dabei ergeben zwei zu multiplizierende Zahlen A und B, in Binärdarstellung

  
• Nachteilig bei bekannten Anordnungen ist, dass die jeweiligen Schaltungen zur Multiplikation bzw. zur Addition separat aufgebaut werden müssen. Ein entsprechendes Bussystem verteilt die Eingabedaten an beide Baugruppen und es holt die Ausgabedaten von den Baugruppen ab. Das erfordert zwei getrennte, in sich geschlossen aufgebaute Baugruppen mit den entsprechenden Busverbindungen wie in 1a schematisch dargestellt.
• In der EP 0 517 429 A2 ist eine zentrale Prozessoreinheit mit einer Multiplizier-/Akkumulier-Einheit beschrieben, bei der ein Prozessorsystem eine herkömmliche zentrale Prozessoreinheit (CPU) beinhaltet, die mit einem Systembus zur Kommunikation mit einem Systemspeicher, der als Programm- und Datenspeicher arbeitet, verbunden ist. Die Multiplizier-/Akkumulier-Einheit ist ebenfalls mit dem Systembus verbunden. Diese Multiplizier-/Akkumulier Einheit ist in der Lage, sich Daten von dem Systembus in einem internen Speicher zu laden.
• Die Nutzung dieser Multiplizier-/Akkumulier Einheit in Zusammenarbeit mit der zentralen Prozessoreinheit wird Programm gesteuert, wobei die Befehle Bestandteil des Standardprogrammbefehlssatzes zentralen Prozessoreinheit sind. Damit wird es möglich, eine parallele Verarbeitung innerhalb eines digitalen Signalprozessors zu realisieren, ohne eine relativ aufwändige Logik dem Prozessorkern hinzufügen zu müssen. Das hinzufügen einer Multiplizier-/Akkumulier-Einheit stellt im Vergleich dazu eine kostengünstigere Hardwarelösung dar.
• In dem EP 0 186 958 B1 wird ein digitaler Datenprozessor für eine Matrix-Vector-Multiplikation beschrieben. Dieser Datenprozessor sieht Array von bitverarbeitenden Prozessorzellen vor, wobei jede Prozessorzelle einem entsprechenden Multiplikativ-Matrixkoeffizienten zugeordnet ist, mittels derer die Zellenoperationen so gesteuert werden können, dass der Prozessor führt die die Multiplikation von Vektoren in besonderer Weise geeignet ist.
• Aufgabe der Erfindung ist es, eine Schaltungsanordnung gemäß dem Blockschaltbild 1b anzugeben, die gesteuert durch ein Auswahlsignal größtenteils dieselben logischen Zellen benutzt, um eine multiplikative oder eine additive Verknüpfung der Eingabedaten durchzuführen. Die Busse (Bus a,b,z) zur Bereitstellung der Eingabedaten und zum Abtransportieren des Ergebnisses sind bei der erfindungsgemäßen Anordnung nur einfach vorhanden.
• Die Erfindung beruht auf dem gemeinsamen Ausnutzen von Adder-Zellen, einmal zur Addition von mindestens zwei Binärzahlen und zum anderen zur Addition der PP bei der Multiplikation. Die Adder-Zellen müssen in bestimmter Weise über ein Auswahlsignal (as) steuerbar sein, um die gewünschte arithmetische Funktion ausführen zu können.
• Zur Addition zweier Binärzahlen a und b werden Schaltungsanordnungen so aufgebaut, daß beginnend mit dem niederwertigsten Bit die gleichwertigen Bits a_i und b_i (0 ≤ i < m) mittels Adder-Zellen addiert werden. Dabei wird ein Summensignal s_i durch die logische Verknüpfung s_i = a_i ⨂ b_i ⨂ ü_i–1 und ein Übertragssignal ü_i durch die logische Verknüpfung ü_i = a_i∧b_i v (a_ivb_i) ∧ ü_i–1 erzeugt. Bei redundanter Carry-Save-Darstellungsweise des Ergebnisses werden die Signale s und ü als getrennter Bit-Vektor weitergeleitet. Zur Erzeugung eines nichtredundanten Ergebnisses z wird das Übertragssignal ü_i der Wertigkeit 2¹ zur nächst-höherwertigen Stelle 2ⁱ⁺¹ addiert.
• Zur Multiplikation zweier Binärzahlen werden rein kombinatorische Schaltungsanordnungen nach folgendem Prinzip aufgebaut:
• 1. ) Die Partiellen Produkte P_i werden generiert, indem alle Bits a_i (0 ≤ i < m) mit jeweils einem Bit b_i (0 ≤ i < n) multipliziert werden. Das geschieht mittels der logischen UND-Verknüpfung. Es entstehen n PP. Bei Anwendung bestimmter Codierungen kann die Zahl der PP reduziert werden. Z.B. reduziert der Booth-Algorithmus die Anzahl der PP auf Kosten einer zusätzlichen Codierlogik (A. D. Booth: „A signed binary multiplication technique", Quart. Journal Mech. Appl. Math. 4 Part 2 (1951)) auf n/2. Bei Multiplizierern für Zahlen im Zweierkomplement müssen bestimmte Bits in negierter Form zugeführt werden (C.R. Baugh and B.A. Wooley: „A two's complement parallel array multiplication algorithm", IEEE Transactions on Computers, C-22 (Dez. 1973), 1045-1047).
• 2.) Alle PP werden zum Ergebnis z addiert (akkumuliert). Dazu sind viele Verfahren bekannt. Die PP können entweder zeilenweise addiert werden (Array-Multiplizierer), es kann ein binärer Baum zur Addition der gleichwertigen Spalten-Bits aufgebaut werden (Wallace-Tree) oder es können mehrere benachbarte Bits aus verschiedenen Zeilen von PP und mehreren Spalten additiv zusammengefaßt werden.
• 3. ) Nach der Akkumulation der PP ist das Ergebnis entweder sofort am Ausgang des Multiplizierers verfügbar oder es liegt in einer redundanten Darstellung (z.B. Booth-codiert, Carry-Save-Format) vor und muß in einer Decodierlogik zum binären Ergebnis umgewandelt werden.
• Es kann also festgestellt werden, daß die Multiplikation auf die Addition mehrerer als Bit-Vektor dargestellter PP zurückgeführt wird. Damit ist es möglich, der Multiplizierer-Anordnung an Stelle zweier beliebiger PP zwei Bit-Vektoren zuzuführen und alle anderen PP abzuschalten, sodaß die Summe und nicht das Produkt der beiden Bit-Vektoren am Ausgang der Anordnung verfügbar ist. Weiterhin ist es möglich, p Bit-Vektoren mit (2 ≤ p ≤ n) der Anordnung zur Addition zuzuführen (1c), genauso wie es möglich ist, eine beliebige Anordnung von korrespondierenden Adder-Zellen der Multipliziereranordnung für die bitweise Addition zu verwenden und alle anderen Adder-Zellen abzuschalten.
• Der Vorteil der erfindungsgemäßen Schaltungsanordnung besteht darin, daß nur eine Baugruppe aufgebaut werden muß, die die selben Zellen verwendet, um eine Multiplikation oder eine Addition mit zwei oder mehr Binärzahlen durchzuführen. Weiterhin sind keine Busse zur Verteilung von Daten auf zwei getrennte Multiplizierer- bzw. Addierer-Baugruppen notwendig und es müssen kaum physische Verbindungen der Zellen der Gesamtanordnung untereinander beim Schalten zwischen den zwei Arithmetik-Modi verändert werden. Darüber hinaus können durch Zusammenschalten mehrerer solcher Baugruppen flexible, durch Auswahlsignale einstellbare, arithmetische Operationen durchgeführt werden.
• Nachfolgend wird die Erfindung anhand von zwei Ausführungsbeispielen beschrieben.
• Ausführungsbeispiel 1. In der Zeichnung 2 ist die Verwendung der Zellen einer 6 × 6-Bit Multiplizierer-Anordnung als Addierer für zwei 6-Bit Zahlen zu sehen. Die 6-Bit Eingabevektoren der Faktoren bzw. Summanden werden einer Anordnung von Zellen zur Bildung der PP zugeführt. Dabei erfolgt die Zuführung der Bits zeilen- bzw. spaltenweise, d.h. jeweils ein Bit der Eingabevektoren ist mit jeder Zelle einer Zeile bzw. Spalte verbunden. Eine zweite Teilanordnung addiert die jeweils gleichwertigen Bits aller PP.
• Die als abschaltbar gekennzeichneten Zellen beinhalten ein 3-Eingangs-UND-Gatter gemäß 3a. Sie erzeugen am Ausgang Add_n im Multiplizierer-Modus (as = H) das Bit-Produkt a_i·b_j und im Addierer-Modus (as = L) den Wert 0. Damit können im Addierer-Modus alle nicht zum Ergebnis beitragenden BP auf L gesetzt werden und tragen nicht zum Ergebnis bei.
• Die in 3b dargestellte Zelle fungiert im Multiplizierer-Modus ebenfalls als Bitprodukt-Erzeuger, im Addierer-Modus schaltet sie das am Eingang b_j anliegende Bit eines Eingabevektors a_m bzw. b_n zum Ausgang Add_n durch, um genau dieses Bit der Teilanordnung zur Addition der PP zuzuführen.
• Die Zelle des niederwertigsten Bitproduktes a₀·b₀ ist gesondert, wie in 3c dargestellt, aufzubauen, da sie als einzige Zelle der gesamten Matrix zur Bildung der Bitprodukte im Addierer-Modus beide Eingangssignale getrennt der Addierstufe der PP zuführen muß. Diese Zelle erzeugt deswegen im Addierer-Modus zwei Ausgangssignale, die zur Teilanordnung zur Addition der PP weitergeleitet werden. Die Aufgabe der Teilanordnung der PP besteht darin, alle gleichwertigen Bits der BP a_i·b_j zum Ergebnis-Bit z_n zu addieren und gegebenenfalls einen Übertrag zur nächsthöheren Stelle z_n+1 zu generieren.
• Ausführungsbeispiel 2. Beim Umschalten vom Multiplizierer-Modus in den Addierer-Modus werden die Mehrzahl der Ausgänge der Zellen zur Generierung der Bitprodukte auf L geschaltet. Es fließt bei Verwendung einer CMOS-Technologie im Umschaltmoment auch in den Zellen, die nicht zum Ergebnis beitragen, ein unerwünschter Verluststrom, der die Verlustleistung erhöht. Ein solcher unerwünschter Pegelwechsel kann verhindert werden, indem die Eingänge der beim Umschalten in den Addierer-Modus abzuschaltenden Bitprodukte mittels einer Halteschaltung auf dem bis zum Umschaltmoment anliegenden Pegel gehalten werden. Die Schaltungsanordnung einer Zelle zur Generierung eines Bitproduktes mit der beschriebenen Haltefunktion ist in 4 dargestellt. Diese Zelle ersetzt alle Zellen nach 3a vom Ausführungsbeispiel 1. Die anderen Zellen der Matrix zur Bildung der PP aus dem Ausführungsbeispiel 1 bleiben im Ausführungsbeispiel 2 gleich.
• 5 zeigt ein mögliches Blockschaltbild zur Realisierung der Summenbildung für die Bits einer Spalte 2ⁱ der PP der Multiplizierer-Addierer-Anordnung mit Haltefunktion. Um die Haltefunktion mit möglichst geringem Aufwand zu implementieren, werden bei dieser vorgeschlagenen Anordnung im Multiplizierer-Modus alle über die Zellen nach 4 generierten BP in einer Adder-Anordnung Adder_1 addiert und über die UND-Gatter U1, U2 der abschließenden Adder-Anordnung Adder_2 zugeführt. In der Anordnung Adder_2 werden werden außerdem die in 3b und 3c aufgebauten Zellen zum Produkt-Vektor z addiert. Im Addierer-Modus trennen U1 und U2 alle vom Adder_1 (von den Zellen nach 4 kommenden und durch die Halteschaltung verfälschten Signale vom Adder_2 ab.
• Dadurch werden im Addierer-Modus von der Anordnung Adder_2 lediglich die von den Zellen nach 3b und 3c weitergeschalteten Bits der Eingabevektoren zum Summen-Vektor z addiert.

Claims (4)

1. Schaltungsanordnung einer digitalen Baugruppe zur Multiplikation und Addition von Binärzahlen, dadurch gekennzeichnet, daß eine bestimmte Anzahl von Adder-Zellen der Schaltungsanordnung, die im Multiplizierer-Modus für die Addition der Partiellen Produkte verwendet werden, mittels der Steuerung durch ein Auswahlsignal für den Addierer-Modus herangezogen werden.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß im Addierer-Modus Summanden bis zur Anzahl der Bitbreite des im Multiplizierer-Modus kleinerer Eingabevektors (n) der Schaltungsanordnung zugeführt werden, die gesteuert durch ein Auswahlsignal im Addierer-Modus eine bestimmte Anzahl der Adder-Zellen der Schaltungsanordnung benutzt, die im Multiplizierer-Modus für die Addition der Partiellen Produkte vorgesehen sind.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schaltungsanordnung verschiedene Zahlenformate, wie die Zahlen in Zweierkomplement Darstellung, Booth-codierte Zahlen oder Zahlen in einer anderen redundanten Darstellung sowie in gemischter Form, zugeführt werden.
4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß von der Schaltungsanordnung beim Umschalten in den Addierer-Modus die Eingangspegel an allen im Addierer-Modus abzuschaltenden Zellen zur Bildung von Bit-Produkten auf dem bis zum Umschalten anliegenden Pegeln gehalten werden und weitergehend die abgeschalteten Bit-Produkte von dem Addierer-Block abgetrennt werden.