DE19530050C2 - Self-adjusting method for the production of field-effect transistors - Google Patents
Self-adjusting method for the production of field-effect transistorsInfo
- Publication number
- DE19530050C2 DE19530050C2 DE1995130050 DE19530050A DE19530050C2 DE 19530050 C2 DE19530050 C2 DE 19530050C2 DE 1995130050 DE1995130050 DE 1995130050 DE 19530050 A DE19530050 A DE 19530050A DE 19530050 C2 DE19530050 C2 DE 19530050C2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- self
- adjusting method
- metal
- sio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 230000005669 field effect Effects 0.000 title claims description 7
- 238000005530 etching Methods 0.000 claims description 26
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 238000002161 passivation Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 230000005284 excitation Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 20
- 239000002356 single layer Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000002360 preparation method Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 206010037660 Pyrexia Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Description
Die Erfindung betrifft ein selbstjustierendes Verfahren zur Herstellung von Feldeffekttransistoren mit einer Mehrschicht technik.The invention relates to a self-adjusting method for the production of field effect transistors with a multilayer technology.
Die Erfindung findet Verwendung bei der Herstellung von Feldeffekttransistoren verschiedenster Art. Bei der Her stellung von Feldeffekttransistoren ist man bemüht mög lichst kleine Gate-Abmessungen zu erzielen, um die Steil heiten und das HF-Verhalten der Bauelemente, insbesondere die Schnelligkeit bei Schaltvorgängen, zu verbessern. Den Strukturverkleinerungen sind jedoch durch die herkömmli chen Lithographieverfahren Grenzen gesetzt. Es werden des halb selbstjustierende Verfahren bei der Feldeffekttransistorherstellung verschiedener Art verwendet, bei denen das Gate oder Gate-ähnliche oder Dummy-Gate-Strukturen als Maske für nachfolgende Struktu rierungsprozesse zur Herstellung der Source- und Drain-Be reiche eingesetzt werden. Dadurch können die Source- und Drain-Bereiche näher an das Gate herangebracht werden, so daß wegen der kürzeren Zuleitungsstrecken parasitäre Zu leitungswiderstände zum Kanal reduziert werden.The invention finds use in the production of Field effect transistors of various kinds Position of field effect transistors one endeavors possible To achieve the smallest possible gate dimensions to the steep units and the RF behavior of the components, in particular the speed of switching operations to improve. The Structural reductions are, however, by the herkömmli lithography process limits. It will be the semi-self-adjusting method in the Field effect transistor production of various kinds used where the gate or gate-like or Dummy gate structures as a mask for subsequent structures tion processes for the preparation of the source and drain Be rich are used. This allows the source and Drain areas are brought closer to the gate, so that due to the shorter feeder lines parasitic Zu line resistors are reduced to the channel.
Es ist daher bekannt Fotolack Dummy-Gates mit der Mehr schichtentechnik herzustellen. Fotolack Dummy-Gates würden bei in der Si-Technologie typischerweise zwischen 600°C und 950°C ablaufenden Ausheilprozessen völlig zerstört und können in nachfolgenden Prozeßschritten z. B. als Maske nicht verwendet werden.It is therefore known photoresist dummy gates with the More to produce coating technology. Photoresist would be dummy gates in Si technology typically between 600 ° C and 950 ° C running annealing processes completely destroyed and can in subsequent process steps z. B. as a mask Not used.
In der EP 0 224 614 ist ein selbstjustierendes Verfahren angegeben, bei dem aus Doppelschichtenfolgen aus Si3N4 auf SiO2 durch selektive Ätzverfahren Dummy-T-Gate Strukturen hergestellt werden. Die Beeinflussung der Schichtqualität und der daraus resultierenden Ätzrate erfolgt hierbei über die Wahl der HF-Plasma Anregungsfrequenzen. Über die ange gebenen Dummy-T-Gate Strukturen wird die Kontaktimplanta tion und die ohmsche Kontaktstrukturierung mit selbstju stierenden Verfahren durchgeführt. Die Herstellung der Gate-Elektrode erfolgt durch Ausbildung einer weiteren Maske, für die mehrere Prozeßschritte (Fig. 2K bis Fig. 2P) notwendig sind. EP 0 224 614 discloses a self-aligning method in which dummy layer T-gate structures are produced from double layer sequences of Si 3 N 4 on SiO 2 by selective etching processes. The influencing of the layer quality and the etching rate resulting therefrom takes place via the choice of the RF plasma excitation frequencies. About the specified dummy T-gate structures, the Kontaktimplanta tion and the ohmic contact structuring is carried out with selbstju-stating method. The preparation of the gate electrode is performed by forming a further mask for the plurality of process steps (Fig. 2C to Fig. 2P) are necessary.
Weiterhin ist aus JF 03147337 A ein Verfahren bekannt, bei dem ein abgestuftes T-förmiges Dummy-Gate durch eine Kombination von Ätztechniken erzeugt wird, wobei die Schichtstruktur aus unterschiedlichen Siliziumnitridschichten besteht.Furthermore, from JF 03147337 A a method is known in which a stepped T-shaped Dummy gate is produced by a combination of etching techniques, wherein the layer structure consists of different silicon nitride layers.
Außerdem ist bekannt, selbstjustierende Prozesse mit hitzebeständigen Gate-Materialien wie Metallsilizide durchzuführen. Aus FR 264 00 79 A ist ein Verfahren zur Herstellung von T-förmigen Gate-Elektroden angegeben, wobei die T-Deckschicht aus Wolfram besteht und der Fuß aus Titan gebildet wird. Diese T-Struktur wird als Maske bei der Ionenimplantation zur Herstellung der Source- und Drain- Kontaktbereichen verwendet.It is also known self-aligning processes with heat-resistant gate materials such Perform metal silicides. From FR 264 00 79 A is a process for the preparation indicated by T-shaped gate electrodes, wherein the T-cover layer is made of tungsten and the base of titanium is formed. This T-structure is used as a mask in the Ion implantation for the production of the source and drain Contact areas used.
Der Erfindung liegt die Aufgabe zugrunde, ein selbstjustierendes Verfahren anzugeben, mit dem der Ver fahrensablauf zur Herstellung von Feldeffekttransistoren erheblich vereinfacht wird, und die Ausbeute funktionierender Bauelemente deutlich erhöht wird.The invention is based on the object specify self-aligning method with which the Ver Procedure for the production of field effect transistors is greatly simplified, and the yield functioning components is significantly increased.
Die Erfindung hat den Vorteil, daß durch eine gezielte Ab scheidung einer Schichtenfolge aus Dielektrika oder einer Kombination aus Metall/Dielektrika, lediglich in einem Sputterprozeßlauf die Ätzraten der Einzelschichten vorab derart eingestellt werden, daß zwei übereinander angeordnete T-förmige Gate-Strukturen, nachfolgend doppel T-förmige Gate- Strukturen genannt, hergestellt werden. Die Ätzraten werden über die Sputterparameter eingestellt. Bei einer festen Frequenz wird die HF-Leistung variiert und im Substrat eine Vorspannung erzeugt, über die die Qualität der Schichtabscheidung einstellbar ist.The invention has the advantage that by a targeted Ab divide a layer sequence of dielectrics or a Combination of metal / dielectrics, only in one Sputterprozeßlauf the etch rates of the individual layers in advance be set so that two superimposed arranged T-shaped gate structures, below double T-shaped gate Structures called produced. The etching rates are set via the sputtering parameters. At a fixed frequency, the RF power is varied and in the Substrate generates a bias over which the quality the layer deposition is adjustable.
Die doppel-T-förmigen Gate-Strukturen werden durch vor teilhafte Kombination von anisotropen und naßchemischen Ätzprozessen in lediglich zwei Bearbeitungsschritten her gestellt. Mit der doppel-T-förmigen Gate-Struktur wird die Kontaktimplantation und -strukturierung der Source- und Drain-Kontakte und die Passivierung der Bauelementoberflä che, sowie die Definition der Gate-Länge, durch zweifache Selbstjustage durchgeführt. Dadurch entfallen zwei sehr kritisch zueinander zu justierende Prozeßschritte. Vorteilhaft an der doppel-T-förmigen Gate-Struktur ist weiterhin, daß die zweite T-Struktur über einen Unterätzprozeß derart einge stellt werden kann, daß die durch das Lithographieverfah ren anfänglich vorgegebenen Strukturabmessungen der ersten T-Struktur verringert werden und eine noch geringere Gate- Länge erzielt wird. Durch die geringe Gate-Länge werden die parasitären Serienwiderstände deutlich verringert.The double-T-shaped gate structures are made by Partial combination of anisotropic and wet chemical Etching processes in only two processing steps ago posed. With the double-T-shaped gate structure is the Contact implantation and structuring of the source and Drain contacts and the passivation of the device surface che, as well as the definition of the gate length, by two times Self-adjustment done. This eliminates two very Critical to each other to be adjusted process steps. Advantageous at the double-T-shaped gate structure is further that the second T-structure via an undercutting process such can be made that by the Lithographieverfah initially given structural dimensions of the first T structure are reduced and an even lower gate Length is achieved. Due to the low gate length significantly reduces the parasitic series resistance.
Die doppel-T-Gate-Strukturen müssen aus Materialien her stellt werden, die hochtemperaturstabil z. B. bis zu ca. 1400°C (Schmelzpunkt von Silizium) sind. Es eignen sich dafür Dielektrika oder Metall/Dielektrika-Kombinationen, die selektiv geätzt werden können.The double-T gate structures must be made of materials be placed, the high temperature stable z. B. up to approx. 1400 ° C (melting point of silicon) are. It is suitable for dielectrics or metal / dielectric combinations, which can be selectively etched.
Die Erfindung wird anhand von Ausführungsbeispielen näher erläutert unter Bezugnahme auf schematische Zeichnungen.The invention will become more apparent from exemplary embodiments explained with reference to schematic drawings.
In den Fig. 1a bis 1g ist der Prozeßablauf für eine dop pel-T-Dummy Gate Struktur dargestellt, bei der durch se lektives Ätzen die erste T-Struktur entfernt wird.In Figs. 1a to 1g the process flow for a dop pel-T dummy gate structure is shown, in which by se selective etching the first T-structure is removed.
In den Fig. 2a bis 2h ist der Prozeßablauf für eine dop pel-T-Dummy Gate Struktur dargestellt, bei der die erste T-Struktur mechanisch über eine Sollbruchstelle entfernt wird. Außerdem erfolgt die Metallabscheidung zur Herstel lung der Source- und Drain-Kontakte über die erste T- Struktur.FIGS . 2a to 2h show the process sequence for a dual-T dummy gate structure in which the first T-structure is removed mechanically via a predetermined breaking point. In addition, the metal deposition takes place for the manufacture of the source and drain contacts via the first T-structure.
Fig. 3c bis 3g zeigen die Herstellung von T-förmigen Gate Strukturen, bei denen der Gate-Fuß bereits das Gate-Metall enthält. Figures 3c to 3g show the fabrication of T-shaped gate structures in which the gate base already contains the gate metal.
Im ersten Ausführungsbeispiel wird auf einem Si-Substrat 1 eine erste SiO2-Schicht 2a mit einer Schichtdicke von etwa 300 nm und eine zweite SiO2-Schicht 2b mit etwa 200 nm auf gebracht. Die Ätzrate der ersten SiO2-Schicht 2a ist höher als die der zweiten SiO2-Schicht 2b. Darauf wird eine etwa 200 nm dicke Si3N4-Schicht 3 als Deckschicht abgeschieden (Fig. 1a) Durch einen anisotropen Plasmaätzprozeß im He/CHF3/CF4-Plasma und mittels einer Fotolackmaske 4 wird die Schichtenfolge 2a, 2b, 3 auf eine Länge 1 von etwa 1 µm geätzt (Fig. 1b). Nach Entfernen des Fotolacks wird mit tels eines naßchemischen Unterätzprozesses in z. B. BHF eine doppel-T-förmige Gate-Struktur gemäß Fig. 1c erzeugt. Dabei wird die Nitrid-Deckschicht kaum abgetragen und bildet die er ste T-Struktur. Die Oxidschichten 2a, 2b bilden aufgrund ihrer unterschiedlichen Ätzraten eine zweite T-Struktur. Mit diesem doppel-T-förmige Dummy Gate-Struktur wird ein erster selbstju stierender Prozeß durchgeführt: die Herstellung der Source- und Drain-Kontaktbereiche 5 mittels Ionenimplanta tion, wobei die Nitrid-Deckschicht als Maske dient (Fig. 1d). Anschließend findet ein Ausheilprozeß zur Aktivierung der Kontaktimplantation statt bei ca. 600-950°C. Es könnte jetzt bereits eine Metallisierungsschicht zur Her stellung der Source- und Drain-Kontakte aufgebracht wer den. Dieser Prozeßschritt wird aber bei diesem Ausfüh rungsbeispiel erst später durchgeführt. Die Nitrid-Deck schicht wird durch selektives Ätzen entfernt und die zweite T-Struktur wird bei anschließendem Abscheiden einer Nitridpassivierungsschicht 6, aus z. B. Si3N4, als 2. Maske benutzt (Fig. 1e). Die Gate-Länge wird dabei über die zweite T-Struktur eingestellt. Die Abscheidung der Nitrid schicht 8 erfolgt z. B. durch einen Sputterprozeß. Die zweite T-Struktur wird selektiv mit z. B. BHF weggeätzt. In the first embodiment, a first SiO 2 layer 2 is formed on a Si substrate 1 a nm with a layer thickness of about 300 and a second SiO 2 layer 2 b of about 200 nm accommodated. The etching rate of the first SiO 2 layer 2 a is higher than that of the second SiO 2 layer 2 b. An approximately 200 nm thick Si 3 N 4 layer 3 is deposited thereon as a cover layer ( FIG. 1 a) . The layer sequence 2 a, 2 b, by an anisotropic plasma etching process in the He / CHF 3 / CF 4 plasma and by means of a photoresist mask 4 3 etched to a length 1 of about 1 μm ( FIG. 1b). After removal of the photoresist is using means of a wet chemical Unterätzprozesses in z. B. BHF generates a double-T-shaped gate structure according to FIG. 1c. The nitride cover layer is hardly removed and forms the he ste T-structure. The oxide layers 2 a, 2 b form a second T-structure due to their different etching rates. With this double-T-shaped dummy gate structure, a first selbstju stierender process is performed: the preparation of the source and drain contact regions 5 by means of Ionenimplanta tion, wherein the nitride cap layer serves as a mask ( Fig. 1d). Subsequently, an annealing process to activate the contact implantation takes place at about 600-950 ° C. It could already applied a metallization layer for Her position of the source and drain contacts who the. However, this process step is performed later in this Ausfüh approximately example. The nitride cover layer is removed by selective etching and the second T-structure is deposited with subsequent deposition of a Nitridpassivierungsschicht 6 , z. B. Si 3 N 4 , used as a second mask ( Fig. 1e). The gate length is set via the second T-structure. The deposition of the nitride layer 8 is z. B. by a sputtering process. The second T-structure is selectively z. B. BHF etched away.
Die Nitridpassivierung und die weiteren Materialien werden nicht oder vernachlässigbar gering angegriffen (Fig. 1f). Anschließend wird die Gatemetallisierung aufgebracht und mit einer Fotolackmaske über einen Lift-Off-Prozeß die Gate-Elektrode 8 strukturiert. Source- und Drain-Kontakte 7 werden falls noch nicht vorhanden in einem nachfolgenden Verfahrensschritt hergestellt (Fig. 1g).The nitride passivation and the other materials are not attacked negligibly or negligibly ( FIG. 1f). Subsequently, the gate metallization is applied and the gate electrode 8 is structured with a photoresist mask via a lift-off process. Source and drain contacts 7 are made if not already present in a subsequent process step ( Fig. 1g).
Im zweiten Ausführungsbeispiel wird auf einem Si-Substrat 1 eine erste SiO2-Schicht 2a mit einer Schichtdicke von etwa 300 nm, eine zweite SiO2-Schicht 2b mit einer Schicht dicke von etwa 300 nm und eine dritte SiO2-Schicht 2c mit einer Schichtdicke von etwa 200 nm abgeschieden.In the second exemplary embodiment, a first SiO 2 layer 2 a with a layer thickness of approximately 300 nm, a second SiO 2 layer 2 b with a layer thickness of approximately 300 nm and a third SiO 2 layer 2 are formed on an Si substrate 1 c deposited with a layer thickness of about 200 nm.
Die Ätzraten der einzelnen SiO2-Schichten werden derart eingestellt, daß die erste SiO2-Schicht 2a eine mittlere Ätzrate von etwa 200 nm/min die zweite SiO2-Schicht 2b eine geringere Ätzrate von etwa 120 nm/min und die dritte SiO2- Schicht eine hohe Ätzrate von etwa 300 nm/min aufweist. An schließend wird eine Nitrid-Deckschicht 3, z. B. aus Si3N4 aufgebracht (Fig. 2a). Die Schichtenfolge wird wie in Ausführungsbeispiel 1 durch einen anisotropen Plasmaätz prozeß und durch selektives naßchemisches Unterätzen zu einer doppel-T-Struktur ausgebildet (Fig. 2b, 2c). Die dritte SiO2-Schicht 2c wird aufgrund ihrer hohen Ätzrate am stärksten gedünnt. Es erfolgt die Herstellung der Source- und Drain-Kontaktbereiche 5 über Implantations- und Ausheilprozesse, wobei die Nitrid-Deckschicht 3 des Dummy-Gates als Maske dient. Anschließend wird die Source- und Drain-Metallisierung 7 aufgebracht (Fig. 2d). Die Ni trid-Deckschicht 3, die erste T-Struktur, wird durch se lektives Ätzen der stark gedünnten, dritten SiO2-Schicht 2c mechanisch entfernt (Fig. 2e). Die verbleibende zweite T-Struktur aus der ersten und zweiten SiO2-Schicht 2a, 2b und einem Oxiddorn 2c' dient als Maske für die nachfolgend aufgebrachte Passivierungsschicht 6 aus z. B. Si3N4 (Fig. 2f).The etching rates of the individual SiO 2 layers are set such that the first SiO 2 layer 2 a has an average etching rate of about 200 nm / min, the second SiO 2 layer 2 b has a lower etching rate of about 120 nm / min and the third SiO 2 layer has a high etching rate of about 300 nm / min. At closing, a nitride cover layer 3 , z. B. from Si 3 N 4 applied ( Fig. 2a). The layer sequence is formed as in Embodiment 1 by an anisotropic plasma etching process and by selective wet chemical undercutting to a double-T structure ( Fig. 2b, 2c). The third SiO 2 layer 2 c is most thinned due to its high etching rate. The source and drain contact regions 5 are produced by implantation and annealing processes, the nitride cover layer 3 of the dummy gate serving as a mask. Subsequently, the source and drain metallization 7 is applied ( FIG. 2d). The Ni trid cover layer 3 , the first T-structure is mechanically removed by se selective etching of the highly thinned, third SiO 2 layer 2 c ( Fig. 2e). The remaining second T-structure of the first and second SiO 2 layer 2 a, 2 b and an oxide mandrel 2 c 'serves as a mask for the subsequently applied passivation layer 6 of z. B. Si 3 N 4 ( Figure 2f).
Das restliche Dummy-Gate wird durch selektives Ätzen z. B. mit BHF entfernt, wobei die Nitridpassivierung und die darunterliegenden Schichten nicht angegriffen werden. Die Herstellung der Gate-Elektrode 8 erfolgt wie in Ausfüh rungsbeispiel 1.The remaining dummy gate is formed by selective etching z. B. removed with BHF, wherein the Nitridpassivierung and the underlying layers are not attacked. The preparation of the gate electrode 8 takes place as in Ausfüh tion example 1 .
In einem dritten Ausführungsbeispiel wird anstelle der er sten SiO2-Schicht eine z. B. Wolfram- oder Titan/Wolfram- Schicht 2a in der Schichtenfolge gemäß den Ausführungsbei spielen 1 oder 2 für die doppel-T-förmige Gate-Struktur verwendet. Diese bildet das hochtemperaturstabile und in Trockenätz prozessen strukturierbare Gate-Metall. Über eine Fotolack maske wird die Nitrid-Deckschicht 3 und die darunterlie genden Oxid-Schichten 2b, 2c anisotrop im z. B. He/CHF3/CF4-Plasma geätzt. Ätzstop erfolgt auf der Metall schicht 2a. Mit einem anistropen Ätzprozeß im SF6/O2- Plasma wird die Metallschicht 2a strukturiert. Es entsteht eine Struktur entsprechend den Fig. 1b, 2b. Bei der an schließenden selektiven naßchemischen Unterätzung werden die Oxidschichten 2b, 2c selektiv zur Nitrid-Deckschicht 3 und zur Metallschicht 2a in BHF geätzt (Fig. 3c). An schließend wird die Metallschicht 2a geätzt, z. B. bei Ver wendung von Titan/Wolfram in H2O2 bei 50°C (Fig. 3d).In a third embodiment, instead of he most SiO 2 layer z. B. tungsten or titanium / tungsten layer 2 a in the layer sequence according to the Ausführungsbei play 1 or 2 used for the double-T-shaped gate structure. This forms the high temperature stable and in dry etching process structurable gate metal. About a photoresist mask, the nitride cap layer 3 and the underlying low-lying oxide layers 2 b, 2 c anisotropic in z. B. He / CHF 3 / CF 4 plasma etched. Etch stop occurs on the metal layer 2 a. With an anisotropic etching process in the SF 6 / O 2 plasma, the metal layer 2 a is patterned. The result is a structure according to FIGS. 1b, 2b. In the subsequent selective wet chemical undercut etching the oxide layers 2 b, 2 c selectively etched to the nitride cap layer 3 and the metal layer 2 a in BHF ( Fig. 3c). At closing, the metal layer 2 a etched, z. Example, when using titanium / tungsten in H 2 O 2 at 50 ° C ( Fig. 3d).
Die Nitrid-Deckschicht 3 wird bei der folgenden Implanta tion und Ausheilung der Source- und Drain-Bereiche 5 als Maske verwendet (Fig. 3e). Anschließend wird entweder über selektives Ätzen der Nitrid-Deckschicht 3 (Ausführungsbei spiel 1) oder durch Unterätzen der dritten SiO2-Schicht 2c (Ausführungsbeispiel 2) die erste T-Struktur entfernt. An schließen wird eine Passivierungsschicht 6 aus z. B. SiO2 abgeschieden, wobei die zweite T-Struktur als Maske dient (Fig. 3f). Abschließend wird die zweite T-Struktur durch selektives Ätzen in z. B. BHF entfernt und die verbleibende Metallschicht bildet nun die Gate-Elektrode 8 (Fig. 3g). Die Source- und Drain-Kontakte 7 werden über ein Lift-Off- Verfahren hergestellt.The nitride cap layer 3 is used as a mask in the following implantation and annealing of the source and drain regions 5 ( FIG. 3 e). Subsequently, the first T-structure is removed either by selective etching of the nitride cover layer 3 (Ausführungsbei game 1 ) or by undercutting the third SiO 2 layer 2 c (Embodiment 2). At close is a passivation layer 6 of z. SiO 2 deposited, the second T-structure serving as a mask ( Figure 3f). Finally, the second T-structure by selective etching in z. B. BHF removed and the remaining metal layer now forms the gate electrode 8 ( Fig. 3g). The source and drain contacts 7 are produced via a lift-off process.
Die Erfindung ist nicht auf die angegebenen Ausführungs beispiele beschränkt, sondern es können zur Herstellung der doppel-T-förmigen Gate-Strukturen andere hochtempera turbeständige Materialien z. B. Ta, Mo, TiS2, WSi, TaSi2 verwendet werden.The invention is not limited to the specified embodiment examples, but it can be used to produce the double-T-shaped gate structures other high tempera ture resistant materials z. As Ta, Mo, TiS 2 , WSi, TaSi 2 can be used.
Claims (7)
eine Schichtenfolge aus hochtemperaturbeständigen Materialien auf einem Substrat abgeschieden wird, deren Einzelschichten unterschiedliche Ätzraten besitzen,
durch Kombination von anisotropen Ätzprozessen und nachfolgenden naßchemischen Unterätzprozessen zwei übereinander angeordnete T-förmige Gate-Strukturen erzeugt werden,
dadurch gekennzeichnet,
daß mit den zwei übereinander angeordneten T-förmigen Gate-Strukturen durch zwei fache Selbstjustage die Drain- und Source-Kontaktbereiche hergestellt, die Gate länge eingestellt und die Substratoberfläche passiviert wird, und
daß die Schichtenfolge aus einer Metall/Dielektrika-Kombination hergestellt wird, wobei die unterste Schicht aus Metall besteht und als Gate-Elektrode ausgebildet wird. 1. Self-aligning method for the production of field effect transistors with a multi-layered technique in which
a layer sequence of high-temperature-resistant materials is deposited on a substrate whose individual layers have different etching rates,
by combining anisotropic etching processes and subsequent wet chemical undercutting processes, two T-shaped gate structures arranged one above another are produced,
characterized
that with the two T-shaped gate structures arranged one above the other, the drain and source contact regions are produced by two-fold self-adjustment, the gate length is adjusted and the substrate surface is passivated, and
that the layer sequence is produced from a metal / dielectric combination, wherein the lowermost layer consists of metal and is formed as a gate electrode.
daß auf einem Si-Substrat eine hochtemperaturstabile Metall/SiO2/Si3N4-Schichten folge abgeschieden wird mit Si3N4 als Deckschicht,
daß ein anisotroper Ätzprozeß zur Strukturierung der SiO2/Si3N4-Schichtenfolge durchgeführt wird und anschließend die Metallschicht anisotrop geätzt wird,
daß nachfolgend zuerst die Oxidschichten, die unterschiedliche Ätzraten besitzen, selektiv zur Nitrid-Deckschicht und zur Metallschicht geätzt werden, derart, daß die Nitrid-Deckschicht unterätzt wird und eine erste T-Struktur gebildet wird, und
daß anschließend die Metallschicht selektiv geätzt wird, derart, daß die Oxidschichten unterätzt werden und eine zweite T-Struktur hergestellt wird.3. Self-adjusting method according to claim 1 or 2, characterized
a high-temperature-stable metal / SiO 2 / Si 3 N 4 layer sequence is deposited on an Si substrate with Si 3 N 4 as the cover layer,
that an anisotropic etching process for structuring the SiO 2 / Si 3 N 4 layer sequence is carried out and then the metal layer is anisotropically etched,
that subsequently, first, the oxide layers having different etching rates are selectively etched to the nitride cap layer and the metal layer such that the nitride cap layer is undercut and a first T-structure is formed, and
in that subsequently the metal layer is selectively etched such that the oxide layers are undercut and a second T-structure is produced.
daß die erste T-Struktur als Maske bei der Herstellung der Source- und Drain-Kontakt bereiche verwendet wird,
daß die erste Struktur entfernt wird, und
daß die zweite T-Struktur beim Aufbringen der Passivierungsschicht auf der Substrat oberfläche als Maske eingesetzt wird.4. Self-adjusting method according to one of the preceding claims 1 to 3, characterized
that the first T-structure is used as a mask in the production of the source and drain contact areas,
that the first structure is removed, and
the second T-structure is used as a mask when the passivation layer is applied to the substrate surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1995130050 DE19530050C2 (en) | 1995-08-16 | 1995-08-16 | Self-adjusting method for the production of field-effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1995130050 DE19530050C2 (en) | 1995-08-16 | 1995-08-16 | Self-adjusting method for the production of field-effect transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19530050A1 DE19530050A1 (en) | 1997-02-20 |
| DE19530050C2 true DE19530050C2 (en) | 2003-04-10 |
Family
ID=7769575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1995130050 Expired - Fee Related DE19530050C2 (en) | 1995-08-16 | 1995-08-16 | Self-adjusting method for the production of field-effect transistors |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE19530050C2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0224614A1 (en) * | 1985-12-06 | 1987-06-10 | International Business Machines Corporation | Process of fabricating a fully self- aligned field effect transistor |
| JPH03147337A (en) * | 1989-11-02 | 1991-06-24 | New Japan Radio Co Ltd | Manufacture of schottky barrier gate type fet |
| JPH05182990A (en) * | 1991-12-30 | 1993-07-23 | Murata Mfg Co Ltd | Manufacture of field-effect semiconductor device |
-
1995
- 1995-08-16 DE DE1995130050 patent/DE19530050C2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0224614A1 (en) * | 1985-12-06 | 1987-06-10 | International Business Machines Corporation | Process of fabricating a fully self- aligned field effect transistor |
| JPH03147337A (en) * | 1989-11-02 | 1991-06-24 | New Japan Radio Co Ltd | Manufacture of schottky barrier gate type fet |
| JPH05182990A (en) * | 1991-12-30 | 1993-07-23 | Murata Mfg Co Ltd | Manufacture of field-effect semiconductor device |
Non-Patent Citations (3)
| Title |
|---|
| Electronics Letters, 4th Febr. 1982, Vol.18, No.3, S.119-121 * |
| Self-Aligned Dummy Gate Sidewall-Spaced Mesfet. In: IBM Technical Disclosure Bulletin, Vol.28, No.7, Dec. 1985, S.2767,2768 * |
| SINGH,Hausila P., et.al.: GaAs Low-Power Integrated Circuits for a High- Speed Digital Signal Processor. In: IEEE Transactions On Electron Devices, Vol.36, No.2. Febr. 1989, S.240-249 * |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19530050A1 (en) | 1997-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1508164B1 (en) | Method for producing a semiconductor component, and semiconductor component produced by the same | |
| DE3939319C2 (en) | Method of manufacturing an asymmetric field effect transistor | |
| EP0000327B1 (en) | Method for making self-aligned integrated semiconductor devices | |
| DE19808989B4 (en) | Thin film transistor and manufacturing process therefor | |
| DE3245276A1 (en) | METHOD FOR TRAINING SUBMICROMETER FEATURES IN SEMICONDUCTOR COMPONENTS | |
| DE10219398B4 (en) | Manufacturing method for a trench arrangement with trenches of different depths in a semiconductor substrate | |
| DE3933965C2 (en) | ||
| EP1858064B1 (en) | Method for manufacturing a semi-conductor element with a metal gate electrode assembled in a double trench structure | |
| DE4446850C2 (en) | A method of manufacturing a transistor for a semiconductor device | |
| EP1354342B1 (en) | Method for producing a semiconductor component comprising a t-shaped contact electrode | |
| EP1540712B1 (en) | Method for production of a semiconductor structure | |
| WO2006108827A2 (en) | Production of vdmos-transistors having optimised gate contact | |
| EP1858065B1 (en) | Method for manufacturing a semiconductor element with a metal gate electrode in a double trench structure | |
| DE19530050C2 (en) | Self-adjusting method for the production of field-effect transistors | |
| DE3538855A1 (en) | METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE | |
| EP1380047B1 (en) | Method for producing a semiconductor component comprising a t-shaped contact electrode | |
| DE10052131C2 (en) | Process for the production of field effect transistors with a completely self-adjusting technology | |
| DE19621487B4 (en) | Method of making T-shaped gate electrodes | |
| DE102004019609B3 (en) | Multi-stage semiconductor manufacturing process uses a combination of wet and dry chemical etching processes | |
| DE102022130335B4 (en) | IMPROVED NICKEL-CHROMIUM-ALUMINUM THIN FILM RESISTOR AND METHOD OF FORMING THE SAME | |
| DE19723330A1 (en) | Method of manufacturing thin film transistors and thin film transistors | |
| DE10143239A1 (en) | Process for the production of a membrane mask | |
| DE102004031111B4 (en) | Method for producing sublithographic gate structures of a field effect transistor | |
| DE4140330C1 (en) | ||
| EP1435107B1 (en) | Method for production of a gate structure for a mos transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OM8 | Search report available as to paragraph 43 lit. 1 sentence 1 patent law | ||
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8127 | New person/name/address of the applicant |
Owner name: DAIMLERCHRYSLER AG, 70567 STUTTGART, DE |
|
| 8304 | Grant after examination procedure | ||
| 8364 | No opposition during term of opposition | ||
| 8381 | Inventor (new situation) |
Inventor name: ROESLER, MANFRED, DR., 89075 ULM, DE Inventor name: GL?CK, MARKUS, 89584 EHINGEN, DE Inventor name: PAULUS, STEFAN, 93482 PEMFLING, DE |
|
| 8327 | Change in the person/name/address of the patent owner |
Owner name: ROESLER, MANFRED, DR., 89081 ULM, DE |
|
| 8339 | Ceased/non-payment of the annual fee |