DE102004031111B4 - Method for producing sublithographic gate structures of a field effect transistor - Google Patents

Method for producing sublithographic gate structures of a field effect transistor Download PDF

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Abstract

Verfahren zum Herstellen sublithographischer Gate-Strukturen eines Feldeffekttransistors, mit den Schritten:
a) Bereitstellen eines Substrats (101);
b) Abscheiden einer als Gate-Oxidschicht des Feldeffekttransistors dienende Dielektrikumschicht (102) auf dem Substrat (101);
c) Abscheiden einer hochleitfähigen Kohlenstoff Leitungsschicht (103) auf der Dielektrikumschicht (102);
d) Abscheiden einer Hartmaskenschicht (104) auf der Leitungsschicht (103);
e) Abscheiden einer Ätzresistschicht (105) auf der Hartmaskenschicht (104);
f) lithographisches Strukturieren der Ätzresistschicht (105) derart, dass vorgebbare Bereiche (105a) der Hartmaskenschicht (104) freigelegt werden;
g) Ätzen der Hartmaskenschicht (104) und der Leitungsschicht (103) unterhalb der freigelegten Bereiche (105a) der Ätzresistschicht (105);
h1) Entfernen der Ätzresistschicht (105);
h2) Entfernen der Hartmaskenschicht (104); und
i) isotropes Ätzen der hochleitfähigen Kohlenstoff Leitungsschicht (103) derart, dass eine hochleitfähige Kohlenstoff Leitungsschicht (103a) mit einer sublithographischen lateralen Strukturgröße erhalten wird und die Dielktrikumschicht (102) erhalten bleibt.Method for producing sublithographic gate structures of a field effect transistor, comprising the steps of:
a) providing a substrate (101);
b) depositing a dielectric layer (102) serving as a gate oxide layer of the field effect transistor on the substrate (101);
c) depositing a highly conductive carbon conductive layer (103) on the dielectric layer (102);
d) depositing a hardmask layer (104) on the conductive layer (103);
e) depositing an etch resist layer (105) on the hardmask layer (104);
f) lithographically patterning the etch resist layer (105) such that predeterminable regions (105a) of the hard mask layer (104) are exposed;
g) etching the hardmask layer (104) and the conductive layer (103) below the exposed areas (105a) of the etch resist layer (105);
h1) removing the etch resist layer (105);
h2) removing the hardmask layer (104); and
i) isotropically etching the highly conductive carbon conductive layer (103) such that a highly conductive carbon conductive layer (103a) having a sublithographic lateral feature size is obtained and the dielectric layer (102) is maintained.

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft allgemein Lithografieverfahren zur Herstellung elektronischer Bauelemente, wie beispielsweise Feldeffekttransistoren (FET). Insbesondere betrifft die vorliegende Erfindung ein Verfahren, mit welchem vorgebbare Strukturen elektronischer Bauelemente in Strukturgrößen bereitgestellt werden können, die diejenigen unterschreiten, die mit herkömmlichen Lithografieverfahren erzeugbar sind.The The present invention relates generally to lithographic processes for Production of electronic components, such as field effect transistors (FET). In particular, the present invention relates to a method with which predefinable structures of electronic components in Structure sizes provided can be which fall short of those using conventional lithography techniques can be generated.

Die vorliegende Erfindung betrifft spezifisch ein Verfahren zum Herstellen sublithografischer Strukturen, wobei ein Substrat bereitgestellt wird, eine Dielektrikumschicht auf dem Substrat abgeschieden wird, eine Leitungsschicht auf der Dielektrikumschicht aufgetragen wird und auf der Dielektrikumschicht eine Hartmaskenschicht aufgebracht wird.The The present invention specifically relates to a method of manufacturing sublithographic structures, providing a substrate when a dielectric layer is deposited on the substrate, a conductive layer is applied to the dielectric layer and a hard mask layer is deposited on the dielectric layer.

Nach einem Abscheiden einer Ätzresistschicht auf der Hartmaskenschicht erfolgt ein lithografisches Strukturieren der Ätzresistschicht derart, dass vorgebbare Bereiche der Hartmaskenschicht freigelegt werden. Ein anschließendes Ätzen der Hartmaskenschicht und der darunterliegenden Leitungsschicht ermöglicht es, dass durch die freigelegten Bereiche Leitungsstrukturen auf dem Substrat aufgebracht werden. Mittels herkömmlicher Lithografieverfahren können spezifisch vorgebbare Strukturen eines Entwurfs bzw. eines Layouts einer Schaltung auf Wafer unter Verwendung unterschiedlicher Bestrahlungsmethoden aufgebracht werden.To depositing an etch resist layer on the hard mask layer, a lithographic patterning takes place the etch resist layer such that predeterminable areas of the hard mask layer exposed become. Subsequent etching of the hard mask layer and the underlying conductive layer allows it through the exposed Areas of line structures are applied to the substrate. By means of conventional Lithography process can Specifiable structures of a design or layout a circuit on wafers using different irradiation methods be applied.

Hierbei wird ein vorliegender Entwurf eines elektronischen Bauelements als ein geometrisches Muster auf ein Trägermaterial übertragen, wobei eine Ätzresistschicht beispielsweise durch eine Belichtung eine Veränderung erfährt, derart, dass diese an den belichteten Stellen selektiv entfernt (geätzt) werden kann.in this connection is a present design of an electronic device as transfer a geometric pattern to a substrate, wherein an etching resist layer undergoes a change, for example, by an exposure, such that this to the can be selectively removed (etched) exposed areas.

Insbesondere bei der Auslegung eines Gate-Bereichs von Feldeffekttransistoren ist es erforderlich, Strukturen bereitzustellen, die sublithografische Strukturgrößen aufweisen, d.h. Strukturgrößen, die kleiner sind als beispielsweise eine Lithografie-Maske. Bei Feldeffekttransistoren wird eine Gate-Länge in sublithografischen Dimensionen eingestellt, damit die entsprechenden Transistoren ein ausreichendes Betriebsverhalten aufweisen.Especially in the design of a gate region of field effect transistors It is necessary to provide structures that are sublithographic Have structure sizes, i.e. Structure sizes that smaller than, for example, a lithography mask. For field effect transistors will be a sublithographic gate length Dimensions adjusted so that the corresponding transistors sufficient Have operational behavior.

Zur Erreichung derartiger Strukturen mit sublithografischen Strukturgrößen ist in dem Stand der Technik das sogenannte Lack-Trimming (bzw. Resist-Trimming) vorgeschlagen worden. Um eine Lackmaske, die eine vorgegebene Struktur aufweist, lateral, d.h. in den Ausdehnungen parallel zur Oberfläche der Schaltungsstruktur zu verkleinern, wird gemäß herkömmlichen Verfahren die laterale Maskenstruktur durch einen Ätzschritt verkleinert.to Achieve such structures with sublithographic feature sizes in the prior art the so-called paint trimming (or resist trimming) been proposed. To get a paint mask that has a given structure has, lateral, i. in the dimensions parallel to the surface of the To reduce circuit structure, according to conventional methods, the lateral Mask structure by an etching step reduced.

Die 5 bis 8 zeigen charakteristische Strukturen während eines herkömmlichen Prozessablaufs zur Erzielung sublithografischer Dimensionen in einer Leitungsschicht C.The 5 to 8th show characteristic structures during a conventional process to achieve sublithographic dimensions in a conduction layer C.

Auf einem Substrat S wird vor dem Lithografieschritt eine Gate-Oxidschicht GOX aufgebracht. Zur Erzeugung von Leitungsstrukturen wird auf der Gate-Oxidschicht GOX eine Kohlenstoffschicht C als Leitungsschicht aufgebracht, wie in 5 veranschaulicht. Auf der Kohlenstoffschicht C wird eine Hartmaske HM abgeschieden, auf welcher wiederum eine Lackschicht L aufgebracht ist. In dem in 5 gezeigten Zustand ist die Lackschicht L strukturiert, derart, dass vorgebbare Bereiche F freigelegt sind. Die Strukturgrößen der freigelegten Bereiche F bzw. der verbliebenen Bereiche L entsprechen lateral der mit dem eingesetzten Lithografieverfahren erzeugbaren Breiten. Um sublithografische Strukturen zu erreichen, ist in dem Stand der Technik vorgeschlagen worden, die Lackschicht L durch ein isotropes Ätzen zu verschlanken, wie in 6 veranschaulicht. Es sei darauf hingewiesen, dass in den 6 bis 8 gleiche Teile mit gleichen Bezugszeichen gekennzeichnet sind, deren Beschreibung hierin zur Vermeidung von Überlappungen weggelassen ist.On a substrate S, a gate oxide layer GOX is applied before the lithography step. To generate line structures, a carbon layer C is applied as a conduction layer on the gate oxide layer GOX, as in FIG 5 illustrated. On the carbon layer C, a hard mask HM is deposited, on which in turn a lacquer layer L is applied. In the in 5 As shown, the lacquer layer L is structured such that predefinable areas F are exposed. The feature sizes of the exposed areas F and the remaining areas L correspond laterally to the widths that can be generated with the lithography method used. In order to achieve sublithographic structures, it has been proposed in the prior art to thin the lacquer layer L by an isotropic etching, as in FIG 6 illustrated. It should be noted that in the 6 to 8th like parts are designated by like reference numerals, the description of which is omitted herein to avoid overlaps.

6 zeigt die ursprüngliche Strukturgröße L und die durch ein isotropes Ätzen verkleinerte Strukturgröße L', die sublithografischen Dimensionen entspricht. Auf diese Weise ist es beispielsweise möglich, die Gate-Länge eines Feldeffekttransistors auf eine sublithografische Länge zu bringen. In einem anschließenden, in 6 veranschaulichten Ätzschritt kann nunmehr auch die Hartmaske HM auf eine derartige sublithografische Strukturgröße geätzt werden, d.h. die Hartmaske HM ist nur noch unterhalb der verkleinerten (verschlankten) Lackschicht L' vorhanden. 6 shows the original feature size L and the feature size L 'reduced by an isotropic etch that corresponds to sublithographic dimensions. In this way it is possible, for example, to bring the gate length of a field effect transistor to a sublithographic length. In a subsequent, in 6 Now, the hard mask HM can also be etched to such a sublithographic structure size, ie the hard mask HM is present only below the reduced (thinned) lacquer layer L '.

Nach dem die Hartmaske HM betreffenden Ätzschritt muss nach dem herkömmlichen Verfahren ein weiterer Ätzschritt zur Ätzung der Kohlenstoffschicht C (beispielsweise einer Leitungsschicht) erfolgen. 8 zeigt den nach den beiden Ätzschritten erreichten Zustand der Schichtstruktur mit den freigelegten Bereichen F. Die Strukturen der Kohlenstoffschicht C und der Hartmaske HM weisen lateral sublithografische Dimensionen auf.After the etch step relating to the hardmask HM, a further etching step for etching the carbon layer C (for example a conductor layer) must take place according to the conventional method. 8th shows the state of the layer structure with the exposed regions F reached after the two etching steps. The structures of the carbon layer C and the hard mask HM have laterally sublithographic dimensions.

Ein wesentlicher Nachteil des unter Bezugnahme auf die 5 bis 8 beschriebenen Verfahrens besteht darin, dass nach einer Verschlankung der Lackschicht-Struktur auf sublithografische Dimensionen zwei weitere Ätzschritte erfolgen müssen, d.h. ein Ätzschritt zum Ätzen der durch die Lackschicht L' freigelegten Bereiche F der Hartmaske HM, und ein weiterer Ätzschritt zum Ätzen der entsprechenden Bereiche der Kohlenstoffschicht C. Da es sich bei der Übertragung der Struktur der Lackschicht L' auf die Hartmaskenschicht und die Kohlenstoffschicht um sublithografische Strukturen handelt, besteht der Nachteil, dass bei jedem der beiden Ätzschritte eine Variation der kritischen Dimensionen (CD = Critical Dimension) erfolgt. Eine Kontrolle bzw. Steuerung der kritischen Dimensionen ist mit dem herkömmlichen Verfahren nur in unzureichender Weise möglich.A major disadvantage of with reference to the 5 to 8th described method is that after slimming the lacquer layer structure on sublithographic dimensions two further etching steps must be made, ie an etching step for etching the exposed through the lacquer layer L 'areas F of the hard mask HM, and a further etching step for etching the corresponding regions of the carbon layer C. Since the transfer of the structure of the resist layer L 'to the hard mask layer and the carbon layer are sublithographic structures, there is the disadvantage that a variation of the critical values in each of the two etching steps Dimensions (CD = Critical Dimension). Control of the critical dimensions is possible inadequately with the conventional method.

Eine Verschlankung der Lackschicht bzw der Ätzresistschicht auf sublithografische Dimensionen, um damit derartige sublithografische Dimensionen auf darunterliegende Schichten, d.h. die Hartmaskenschicht und die Kohlenstoffschicht, zu übertragen, ist äußerst nachteilig, da mit den beiden nachfolgenden Ätzschritten kritische Dimensionen des Bauelements nicht eingehalten werden können.A Slimming of the lacquer layer or the etching resist layer on sublithographic Dimensions, to such sublithographic dimensions underlying layers, i. the hardmask layer and the carbon layer, transferred to, is extremely disadvantageous there with the two subsequent etching steps critical dimensions of the device can not be met.

Die US 5,139,904 A offenbart ein Verfahren zum Herstellen von hochauflösenden und reproduzierbaren Mustern, typischerweise von sehr feinen Polysiliziumleitungen. Im Rahmen dieses Verfahrens wird eine Schicht eines gewöhnlichen lichtempfindlichen Fotoresists auf einer auf einem Substrat aufgetragenen Polysiliziumschicht aufgetragen. Das Fotoresist wird, wie es in gewöhnlichen UV-lithographischen Geräten üblich ist, entworfen, um ein erstes Resistmuster herzustellen. Die Struktur wird dann in ein reaktives Ion ätzendes Gerät eingebracht und das Resistmuster wird isotrop erodiert, um die gesamte Ausdehnung zu reduzieren, wie oben beschrieben.The US 5,139,904 A discloses a method for producing high resolution and reproducible patterns, typically of very fine polysilicon lines. In the process, a layer of a conventional photosensitive photoresist is applied to a polysilicon layer coated on a substrate. The photoresist, as is common in ordinary UV lithographic equipment, is designed to produce a first resist pattern. The structure is then placed in a reactive ion etching device and the resist pattern is isotropically eroded to reduce the overall expansion, as described above.

Die US 6,013,570 A offenbart ein Verfahren zum Herstellen eines MOS-ICs. Eine Gateschicht wird auf ein Halbleitersubstrat geformt, die wiederum mit einer Polysiliziumschicht überzogen wird. Auf der Polysiliziumschicht wird eine erste Maskenschicht geformt, die wiederum mit einer zweiten Maskenschicht versehen wird. Die erste und zweite Maskenschichten werden strukturiert, um eine erste und eine zweite Gatemaske zu erhalten, wobei die erste Gatemaske nach der zweiten Gatemaske hergestellt wird. Um Polysiliziumgates zu erhalten, wird die Polysiliziumschicht anisotropisch geätzt. Die zweite Gatemaske wird entfernt, die Polysiliziummaske wird isotrop unterätzt bevor die erste Gatemaske entfernt wird, und flache Verbindungen werden nach dem isotropen Ätzen der Polysiliziumschicht dotiert. Die erste Gatemaske wird entfernt und Seitenwandspacer werden um die Polysiliziumgates nach dem Entfernen der ersten Gatemaske geformt.The US 6,013,570 A discloses a method of fabricating a MOS IC. A gate layer is formed on a semiconductor substrate, which in turn is coated with a polysilicon layer. On the polysilicon layer, a first mask layer is formed, which in turn is provided with a second mask layer. The first and second mask layers are patterned to obtain a first and a second gate mask, wherein the first gate mask is made after the second gate mask. In order to obtain polysilicon gates, the polysilicon layer is anisotropically etched. The second gate mask is removed, the polysilicon mask is isotropically undercut before the first gate mask is removed, and shallow connections are doped after the isotropic etching of the polysilicon layer. The first gate mask is removed and sidewall spacers are formed around the polysilicon gates after removal of the first gate mask.

Die WO 2004/034442 A2 offenbart ein Verfahren zum Herstellen einer Gatestruktur eines MOSFETs. Um die Breite des MOSFET Gates zu verkleinern, wird das Gate mit einer auf dem Gate befindlichen Hartmaske geformt. Ein isotroper unterätzschritt wird anschließend für eine Anpassung des Gates ausgeführt, um die Breite des Gates zu verkleinern.The WO 2004/034442 A2 discloses a method for producing a gate structure a MOSFET. To reduce the width of the MOSFET gate, is formed the gate with a hardmask on the gate. An isotropic undercutting step will follow for one Adaptation of the gate executed, to reduce the width of the gate.

In G. Raghavan, „Polycrystalline Carbon: A Novel Material for Gate Electrodes in MOS Technology", Jpn. J. Appl. Phys., Vol. 32 (1993) Seiten 380–383 werden Materialien für Gate-Elektroden eines MOSFETs offenbart.In G. Raghavan, "Polycrystalline Carbon: A Novel Material for Gate Electrodes in MOS Technology ", Jpn. J. Appl. Phys. Vol. 32 (1993) pages 380-383 be materials for Gate electrodes a MOSFET disclosed.

Es ist daher eine Aufgabe der vorliegenden Erfindung, sublithografische Strukturen von Leitungsschichten auf Substraten mit einer hohen Genauigkeit herzustellen, ohne eine Variation der kritischen Dimensionen zu verursachen.It is therefore an object of the present invention, sublithographic Structures of conductor layers on substrates with a high Accuracy without a variation of the critical dimensions to cause.

Diese Aufgabe wird erfindungsgemäß durch ein in dem Patentanspruch 1 angegebenes Verfahren zum Herstellen sublithografischer Strukturen gelöst.These The object is achieved by a in the patent claim 1 specified method for producing sublithographic Structures solved.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.Further Embodiments of the invention will become apparent from the dependent claims.

Ein wesentlicher Gedanke der Erfindung besteht darin, nach einem Entfernen einer Ätzresistschicht, welche lithografische Strukturen aufweist, darunterliegende Schichten, wie beispielsweise eine Leitungsschicht durch ein isotropes Ätzen in sublithografischen Strukturgrößen zu erzeugen.One essential idea of the invention is, after removal an etching resist layer, which has lithographic structures, underlying layers, such as a conductive layer by an isotropic etching in produce sublithographic feature sizes.

Somit weist das erfindungsgemäße Verfahren den Vorteil auf, dass ein Prozessfluss mit reduzierter Komplexität oder gleichzeitig verbesserter Kontrolle der kritischen Dimensionen bereitgestellt werden kann.Consequently has the inventive method the advantage of having a process flow with reduced complexity or simultaneously improved control of critical dimensions can.

Das erfindungsgemäße Verfahren zum Herstellen sublithografischer Strukturen weist im Wesentlichen die folgenden Schritte auf:

  • a) Bereitstellen eines Substrats;
  • b) Abscheiden einer als Gate-Oxidschicht des Feldeffekttransistors dienende Dielektrikumschicht auf dem Substrat;
  • c) Abscheiden einer hochleitfähigen Kohlenstoff Leitungsschicht auf der Dielektrikumschicht;
  • d) Abscheiden einer Hartmaskenschicht auf der Leitungsschicht;
  • e) Abscheiden einer Ätzresistschicht auf der Hartmaskenschicht;
  • f) lithographisches Strukturieren der Ätzresistschicht derart, dass vorgebbare Bereiche der Hartmaskenschicht freigelegt werden;
  • g) Ätzen der Hartmaskenschicht und der Leitungsschicht unterhalb der freigelegten Bereiche der Ätzresistschicht;
  • h1) Entfernen der Ätzresistschicht;
  • h2) Entfernen der Hartmaskenschicht; und
  • i) isotropes Ätzen der hochleitfähigen Kohlenstoff Leitungsschicht derart, dass eine hochleitfähige Kohlenstoff Leitungsschicht mit einer sublithographischen lateralen Strukturgröße erhalten wird und die Dielktrikumschicht erhalten bleibt.
The process according to the invention for producing sublithographic structures essentially has the following steps:
  • a) providing a substrate;
  • b) depositing a dielectric layer serving as a gate oxide layer of the field effect transistor on the substrate;
  • c) depositing a highly conductive carbon conductive layer on the dielectric layer;
  • d) depositing a hard mask layer on the conductive layer;
  • e) depositing an etch resist layer on the hardmask layer;
  • f) lithographically patterning the etch resist layer such that predeterminable regions of the hard mask layer are exposed;
  • g) etching the hardmask layer and the conductive layer below the exposed areas of the etch resist layer;
  • h1) removing the etching resist layer;
  • h2) removing the hardmask layer; and
  • i) isotropically etching the highly conductive carbon conductive layer such that a highly conductive carbon conductive layer having a sublithographic lateral feature size is obtained and the dielectric layer is preserved.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der vorliegenden Erfindung.In the dependent claims find advantageous developments and improvements of respective subject matter of the present invention.

Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird die Dielektrikumschicht aus einem Siliziumdioxid-Material bereitgestellt. Vorzugsweise weist die Dielektrikumschicht eine hohe Dielektrizitätszahl k auf.According to one Another preferred embodiment of the present invention will the dielectric layer is provided of a silicon dioxide material. Preferably, the dielectric layer has a high dielectric constant k on.

Es ist vorteilhaft, die Hartmaskenschicht aus einem Siliziumnitrid-Material Si3N4 mittels einer chemischen Gasphasenabscheidung (CVD = Chemical Vapor Deposition) zu erzeugen.It is advantageous to produce the hard mask layer from a silicon nitride material Si 3 N 4 by means of a chemical vapor deposition (CVD).

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das Ätzen der Hartmaskenschicht und der Leitungsschicht unterhalb der freigelegten Bereiche der Ätzresistschicht mittels eines anisotropen Ätzprozesses durchgeführt.According to one more Another preferred embodiment of the present invention will the etching the hardmask layer and the wiring layer below the exposed one Regions of the etch resist layer performed by an anisotropic etching process.

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird die Leitungsschicht mittels eines reaktiven Ionenätzprozesses (RIE = Reactive Ion Etching) unter Verwendung von Sauerstoff isotrop geätzt.According to one more Another preferred embodiment of the present invention will the conductive layer by means of a reactive Ionenätzprozesses (RIE = Reactive Ion Etching) using oxygen isotropic etched.

Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird eine Kontrolle kritischer Dimensionen (CD = Critical Dimension) vor dem Schritt i) eines isotropen Ätzens der Leitungsschicht derart, dass eine Leitungsschicht mit einer sublithografischen lateralen Strukturgröße erhalten wird, durchgeführt, um das Ätzen zu steuern.According to one more Another preferred embodiment of the present invention will a control of critical dimensions (CD = Critical Dimension) before step i) of an isotropic etching of the conductor layer in such a way that a conduction layer with a sublithographic lateral Structure size received is carried out, to the etching to control.

Auf diese Weise ermöglicht es das erfindungsgemäße Verfahren, dass sublithografische Strukturen ohne eine Variation einer kritischen Dimension hergestellt werden können.On this way allows it the method according to the invention, that sublithographic structures without a variation of a critical Dimension can be produced.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.embodiments The invention is illustrated in the drawings and in the following Description closer explained.

In den Zeichnungen zeigen:In show the drawings:

1 ein Substrat mit darauf aufgebrachten Dielektrikums- und Leitungsschichten, wobei eine Hartmaskenschicht und eine Ätzresistschicht lithografisch strukturiert sind; 1 a substrate having dielectric and conductive layers deposited thereon, wherein a hard mask layer and an etch resist layer are lithographically patterned;

2 die in 1 gezeigte Struktur, wobei die Leitungsschicht geätzt und die Ätzresistschicht entfernt sind; 2 in the 1 shown structure, wherein the conductive layer etched and the Ätzresistschicht are removed;

3 die in 2 gezeigte Struktur, wobei die Hartmaskenschicht entfernt ist; 3 in the 2 shown structure, wherein the hard mask layer is removed;

4 eine durch den erfindungsgemäßen Prozess eines Trimmings verschlankte Struktur der 3; 4 a streamlined by the process according to the invention trimming a structure of 3 ;

5 eine auf einem Substrat aufgebrachte Struktur, bestehend aus einem Gateoxid, einer Kohlenstoffschicht, einer Hartmaske und einer teilweise freigelegten Lackschicht nach dem Stand der Technik; 5 a deposited on a substrate structure consisting of a gate oxide, a carbon layer, a hard mask and a partially exposed lacquer layer according to the prior art;

6 die in 5 gezeigte herkömmliche Struktur, wobei die Lackschicht verschlankt worden ist; 6 in the 5 shown conventional structure, wherein the paint layer has been slimmed;

7 die in 6 gezeigte herkömmliche Struktur, wobei die Hartmaskenschicht unterhalb der verschlankten Lackschicht teilweise weggeätzt ist; und 7 in the 6 shown conventional structure, wherein the hard mask layer is partially etched away below the lightened paint layer; and

8 die in 7 gezeigte herkömmliche Struktur, wobei die Kohlenstoffschicht teilweise weggeätzt ist, so dass das Gateoxid auf herkömmliche Weise teilweise freigelegt ist, gemäß einem herkömmlichen Strukturierungsverfahren. 8th in the 7 2, wherein the carbon layer is partially etched away so that the gate oxide is partially exposed in a conventional manner according to a conventional patterning method.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.In the same reference numerals designate the same or functionally identical Components or steps.

Im Folgenden wird das erfindungsgemäße Strukturierungsverfahren zur Erzeugung sublithografischer Leitungsschichten an Hand der 1, 2, 3 und 4 detaillierter beschrieben werden. Die 1, 2, 3 und 4 zeigen jeweils charakteristische Strukturen, die im Verlauf der erfindungsgemäßen Prozedur erzeugt werden.The structuring method according to the invention for producing sublithographic conductor layers is described below with reference to FIG 1 . 2 . 3 and 4 be described in more detail. The 1 . 2 . 3 and 4 each show characteristic structures that are generated in the course of the procedure according to the invention.

Wie in 1 gezeigt ist, ist ein Substrat 101 bereitgestellt, auf welchem eine Dielektrikumschicht 102 aufgebracht ist. Die Dielektrikumschicht dient beispielsweise als eine Gate-Oxidschicht für Feldeffekttransistoren, die mit dem erfindungsgemäßen Verfahren hergestellt werden. Die Dielektrikumschicht ist vorzugsweise aus einem Siliziumdioxid-Material (SiO2) ausgebildet. Weiterhin sind Dielektrikumschichten einsetzbar, die Dielektrika einer hohen Dielektrizitätszahl (eines hohen k-Werts) aufweisen. Wesentlich bei der Ausbildung der Dielektrikumschicht 102 ist die Auswahl eines Materials, das bei einem Ätzen beispielsweise in einem Sauerstoffplasma nicht geschädigt wird.As in 1 is shown is a substrate 101 provided on which a dielectric layer 102 is applied. The dielectric layer serves, for example, as a gate oxide layer for field-effect transistors, which are produced by the method according to the invention. The dielectric layer is preferably formed of a silicon dioxide material (SiO 2 ). Furthermore, it is possible to use dielectric layers which have dielectrics of a high dielectric constant (of a high k value). Essential in the formation of the dielectric layer 102 is the selection of a material that when etched, for example, in an oxygen plasma is not damaged.

Wie in 1 veranschaulicht, ist auf der Dielektrikumschicht eine Leitungsschicht 103 ausgebildet, die beispielsweise bei der Herstellung eines Feldeffekttransistors das Gate für einen derartigen Transistor bildet. Vorzugsweise, aber nicht ausschließlich, ist diese Leitungsschicht 103 aus einem hochleitfähigen Kohlenstoff ausgebildet. Insbesondere bei dem nachfolgend beschriebenen Prozess eines "Trimming", d.h. einem Prozess einer Verschlankung der lateralen und gegebenenfalls Höhen-Dimension der in die Leitungsschicht 103 eingebrachten Struktur ist es vorteilhaft, Kohlenstoff als ein Material für die Leitungsschicht 103 einzusetzen. Der Vorteil von Kohlenstoff als das Material für die Leitungsschicht 103 liegt insbesondere darin, dass sich Kohlenstoff gut isotrop mittels eines Sauerstoff-RIE-Prozesses ätzen lässt (RIE = Reactive Ion Etching, reaktives Ionenätzen).As in 1 1, a conductive layer is formed on the dielectric layer 103 formed, for example, in the manufacture of a field effect transistor forms the gate for such a transistor. Preferably, but not exclusively, this conductive layer 103 formed of a highly conductive carbon. In particular, in the process described below of a "trimming", ie a process of slimming the lateral and optionally height dimension of the in the line layer 103 introduced structure, it is advantageous to use carbon as a material for the conductor layer 103 use. The advantage of carbon as the material for the conductor layer 103 lies in the fact that carbon can be etched well isotropically by means of an oxygen RIE process (RIE = Reactive Ion Etching, reactive ion etching).

Zur Strukturierung der Leitungsschicht 103 mittels lithografischer Verfahren ist, wie bei Verfahren nach dem Stand der Technik, eine Hartmaskenschicht 104 und eine Ätzresistschicht 105 auf der Leitungsschicht 103 aufgebracht. In 1 ist der Zustand gezeigt, in welchem die Ätzresistschicht 105 bereits belichtet und teilweise entfernt wurde, derart, dass ein Ätzprozess der Hartmaskenschicht 104, die unterhalb der Ätzresistschicht 105 liegt, durchgeführt werden konnte. Auf diese Weise sind in der Hartmaskenschicht 104 freigelegte Bereiche 105a gebildet worden.For structuring the conductor layer 103 by means of lithographic processes, as in prior art processes, a hardmask layer is used 104 and an etching resist layer 105 on the conductor layer 103 applied. In 1 the state is shown in which the etch resist layer 105 already exposed and partially removed, such that an etching process of the hardmask layer 104 underlying the etch resist layer 105 lies, could be performed. In this way, in the hardmask layer 104 uncovered areas 105a been formed.

Es sei darauf hingewiesen, dass, obwohl regelmäßig ausgebildete freigelegte Bereiche in der 1 veranschaulicht sind, beliebige lithografische Strukturen ausgebildet werden können, vorausgesetzt, dass die lithografische Strukturierung dies zulässt.It should be noted that, although regularly trained uncovered areas in the 1 are illustrated, any lithographic structures can be formed, provided that the lithographic structuring allows this.

Erfindungsgemäß sind die in 1 gezeigten Strukturen, d.h. die freigelegten Bereichen 105a bzw. die nicht-geätzten Bereiche der Hartmaskenschicht 104 in lithografischen Dimensionen vorhanden. Eine laterale Verkleinerung (Verschlankung, Trimming) der Strukturen erfolgt bei dem erfindungsgemäßen Verfahren nicht wie bei Verfahren nach dem Stand der Technik durch eine Verschlankung der Ätzresistschicht 105, da die nachfolgenden Schritte dann eine Kontrolle der kritischen Dimensionen erschweren.According to the invention in 1 shown structures, ie the exposed areas 105a or the non-etched areas of the hardmask layer 104 available in lithographic dimensions. Lateral reduction (trimming, trimming) of the structures in the method according to the invention does not take place, as in the case of methods according to the prior art, by slimming down of the etching resist layer 105 because subsequent steps make it difficult to control the critical dimensions.

2 zeigt einen Zustand des erfindungsgemäßen Schichtstapels, bei welchem die Leitungsschicht 103 unterhalb der Hartmaskenschicht 104 entfernt ist, derart, dass auch in der Leitungsschicht 103 freigelegte Bereiche gebildet werden. Um die erfindungsgemäße Aufgabe zu lösen, nämlich eine Gate-Länge von Transistoren auf sublithografische Dimensionen zu bringen, d.h. auf Dimensionen, die mit der lithografischen Maskenvorrichtung nicht erreicht werden können, müssen die in 2 mit dem Bezugszeichen 103 gekennzeichneten Bereiche der Leitungsschicht nunmehr lateral verkleinert werden. 2 shows a state of the layer stack according to the invention, in which the conductor layer 103 below the hardmask layer 104 is removed, such that even in the conduction layer 103 exposed areas are formed. In order to achieve the object according to the invention, namely to bring a gate length of transistors to sublithographic dimensions, ie to dimensions which can not be achieved with the lithographic mask device, the in 2 with the reference number 103 marked areas of the conduction layer are now reduced laterally.

Zunächst werden die Hartmaskenschicht 104 bzw. die auf den Teilen der Leitungsschicht 103 verbliebenen Bereiche der Hartmaskenschicht 104 entfernt, derart, dass der in 3 veranschaulichte Zustand erreicht ist. Die auf der Dielektrikumschicht 102 nunmehr strukturierten Bereiche der Leitungsschicht 103 weisen weiter lithogra fische Dimensionen auf. Die Leitungsschicht 103 wurde selektiv zu der Dielektrikumschicht 102, beispielsweise selektiv zu Siliziumdioxid (SiO2) geätzt.First, the hard mask layer 104 or on the parts of the conductor layer 103 remaining areas of the hardmask layer 104 removed, so that the in 3 illustrated state is reached. The on the dielectric layer 102 now structured areas of the conductor layer 103 continue to have lithographic dimensions. The conductor layer 103 became selective to the dielectric layer 102 For example, selectively etched to silicon dioxide (SiO 2 ).

4 zeigt nunmehr den erfindungswesentlichen Schritt, d.h. eine Verkleinerung der Strukturen der Leitungsschicht 103, insbesondere in der lateralen Richtung, d.h. eine wesentliche Verschlankung der Strukturen der Leitungsschicht 103. Die ursprünglichen Strukturen der Leitungsschicht 103 sind in 4 jeweils durch eine gestrichelte Linie gekennzeichnet. Die in 3 gezeigte Struktur wird isotrop, beispielsweise in einem Sauerstoffplasma mittels eines reaktiven Ionenätzprozesses (RIE = Reactive Ion Etching) derart geätzt, dass die in 4 gezeigte verschlankte Struktur 103a der Leitungsschicht, d.h. eine sublithografische Leitungsschicht 103a entsteht. Es ist insbesondere vorteilhaft, dass die darunterliegende, auf dem Substrat 101 aufgebrachte Dielektrikumschicht 102 durch den Sauerstoffätzprozess nicht geschädigt wird. Somit ist es zweckmäßig, dass die für das Gateoxid des Feldeffekttransistors eingesetzte Dielektrikumschicht 102 auch nach dem Verschlankungsprozess ("Trimming"-Prozess) erhalten bleibt. 4 now shows the step essential to the invention, ie a reduction of the structures of the line layer 103 , Especially in the lateral direction, ie a significant slimming of the structures of the conductor layer 103 , The original structures of the conductor layer 103 are in 4 each indicated by a dashed line. In the 3 The structure shown is isotropically etched, for example in an oxygen plasma by means of a reactive ion etching (RIE = Reactive Ion Etching) such that the in 4 shown slimmed structure 103a the line layer, ie a sublithographic line layer 103a arises. It is particularly advantageous that the underlying, on the substrate 101 applied dielectric layer 102 is not damaged by the oxygen etch process. Thus, it is expedient that the dielectric layer used for the gate oxide of the field effect transistor 102 even after the slimming process ("trimming" process) is maintained.

In einigen Fällen kann es unzweckmäßig sein, dass durch den isotropen Ätzprozess auch eine Höhen-Dimension der verschlankten Bereiche der Leitungsschicht 103a erfolgt. In den meisten Fällen kann jedoch eine Dicke der Leitungsschicht 103 vor der Strukturierung (1) derart bereitgestellt werden, dass eine derartige Reduzierung der Höhe bei dem Verschlankungsprozess der sublithografischen Strukturen der Leitungsschicht 103a keine Rolle spielt.In some cases, it may be inappropriate for the isotropic etch process to have a height dimension of the thinned portions of the conductive layer 103a he follows. In most cases, however, a thickness of the conductor layer 103 before structuring ( 1 ) such that such a reduction in height in the slimming process of the sublithographic structures of the wiring layer 103a does not matter.

Das unter Bezugnahme auf das obige Ausführungsbeispiel beschriebene erfindungsgemäße Verfahren weist den Vorteil auf, dass eine Variation von kritischen Dimensionen der strukturierten Leitungsschicht und anderer Strukturen vermieden wird. Ein weiterer Vorteil besteht darin, dass der Verschlan kungsprozess zumindest in dem Fall einer zu geringen Verschlankung in nachfolgenden Prozessschritten korrigiert werden kann.The described with reference to the above embodiment inventive method has the advantage that a variation of critical dimensions the structured conductor layer and other structures avoided becomes. Another advantage is that the leaching process at least in the case of under-slimming in subsequent ones Process steps can be corrected.

Eine derartige Nachbearbeitung ist bei herkömmlichen Verfahren nicht möglich, da das herkömmliche Verfahren auf einer Verschlankung der Ätzresistschicht (Lackschicht) beruht. Das erfindungsgemäße Verfahren vermeidet Ätzschritte, wie einen Ätzschritt zur Entfernung der Hartmaske und einen Ätzschritt zur Entfernung der Leitungsschicht nach einem Verschlankungsprozess ("Trimming"-Prozess), so dass Variationen von kritischen Dimensionen und Fehler bei der Strukturierung vermieden werden können. In dem erfindungsgemäßen Verfahren ist nach einem – gegebenenfalls korrigierbaren – Verschlankungsprozess kein Ätzschritt erforderlich.A Such post-processing is not possible with conventional methods, since the conventional one Method on a slimming down of the etching resist layer (varnish layer) based. The inventive method avoids etching steps, like an etching step for removing the hard mask and an etching step for removing the Conduction layer after a slimming process ("trimming" process), so that Variations of critical dimensions and structuring errors can be avoided. In the method according to the invention is after one - if necessary correctable - slimming process no etching step required.

Es sei darauf hingewiesen, dass das erfindungsgemäße Verfahren auf Materialien beruht, die auch bei der herkömmlichen Lithografie eingesetzt werden. So ist das Substrat 101 vorzugsweise als ein Silizium-Wafer ausgelegt, die Dielektrikumschicht 102 ist vorzugsweise eine Siliziumdioxid-(SiO2) Schicht und die Hartmaskenschicht 104 besteht vorzugsweise aus Siliziumnitrid (Si3O4).It should be noted that the method according to the invention is based on materials which are also used in conventional lithography. This is the substrate 101 preferably designed as a silicon wafer, the dielectric layer 102 is preferably a silicon dioxide (SiO 2 ) layer and the hard mask layer 104 is preferably made of silicon nitride (Si 3 O 4 ).

Es ist vorteilhaft, die Leitungsschicht, aus welcher die Leitungsstrukturen (leitfähige Strukturen) der auszulegenden Bauelemente gebildet werden (der Feldeffekttransistoren), aus einem hochleitfähigen Kohlenstoffmaterial, welches dotiert oder undotiert sein kann, mittels einer chemischen Gasphasenabscheidung (CVD = Chemical Vapor Deposition) aufzubringen.It is advantageous, the conductor layer from which the line structures (conductive Structures) of the components to be designed (the field-effect transistors), from a highly conductive Carbon material, which may be doped or undoped, by means of to apply a chemical vapor deposition (CVD).

Somit stellt das erfindungsgemäße Verfahren eine Strukturierungsmöglichkeit im sublithografischen Bereich bereit, ohne Fehler und/oder Variationen bei kritischem Dimensionen der Strukturierung einzubringen. Das erfindungsgemäße Verfahren ist insbesondere zur Verschlankung, d.h. zum "Trimming" von Strukturen mit einem hohen Aspektverhältnis geeignet. Es ist vorteilhaft, die Ätzprozesse, mit welchen die Ätzresistschicht 105 und die Hartmaskenschicht 104 sowie Bereiche der Leitungsschicht 103 geätzt werden, vor einem Verschlankungsprozess mittels eines anisotropen Ätzprozesses durchzuführen.Thus, the method according to the invention provides a structuring capability in the sublithographic area without introducing errors and / or variations in critical dimensions of the structuring. The inventive method is particularly suitable for slimming, ie for "trimming" structures with a high aspect ratio. It is advantageous to use the etching processes with which the etching resist layer 105 and the hardmask layer 104 as well as areas of the conductor layer 103 etched to perform prior to a slimming process by means of an anisotropic etching process.

Bezüglich der in den 5 bis 8 gezeigten herkömmlichen Prozessschritte wird auf die Beschreibungseinleitung verwiesen.Regarding in the 5 to 8th the conventional process steps shown, reference is made to the introduction to the description.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.Even though the present invention above based on preferred embodiments It is not limited to this, but in many ways modifiable.

Auch ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten beschränkt.Also the invention is not limited to the aforementioned applications limited.

Claims (7)

Verfahren zum Herstellen sublithographischer Gate-Strukturen eines Feldeffekttransistors, mit den Schritten: a) Bereitstellen eines Substrats (101); b) Abscheiden einer als Gate-Oxidschicht des Feldeffekttransistors dienende Dielektrikumschicht (102) auf dem Substrat (101); c) Abscheiden einer hochleitfähigen Kohlenstoff Leitungsschicht (103) auf der Dielektrikumschicht (102); d) Abscheiden einer Hartmaskenschicht (104) auf der Leitungsschicht (103); e) Abscheiden einer Ätzresistschicht (105) auf der Hartmaskenschicht (104); f) lithographisches Strukturieren der Ätzresistschicht (105) derart, dass vorgebbare Bereiche (105a) der Hartmaskenschicht (104) freigelegt werden; g) Ätzen der Hartmaskenschicht (104) und der Leitungsschicht (103) unterhalb der freigelegten Bereiche (105a) der Ätzresistschicht (105); h1) Entfernen der Ätzresistschicht (105); h2) Entfernen der Hartmaskenschicht (104); und i) isotropes Ätzen der hochleitfähigen Kohlenstoff Leitungsschicht (103) derart, dass eine hochleitfähige Kohlenstoff Leitungsschicht (103a) mit einer sublithographischen lateralen Strukturgröße erhalten wird und die Dielktrikumschicht (102) erhalten bleibt.Method for producing sublithographic gate structures of a field-effect transistor, comprising the steps of: a) providing a substrate ( 101 ); b) depositing a dielectric layer serving as gate oxide layer of the field effect transistor ( 102 ) on the substrate ( 101 ); c) depositing a highly conductive carbon conductive layer ( 103 ) on the dielectric layer ( 102 ); d) depositing a hardmask layer ( 104 ) on the conductor layer ( 103 ); e) depositing an etching resist layer ( 105 ) on the hardmask layer ( 104 ); f) lithographic structuring of the etching resist layer ( 105 ) such that predefinable areas ( 105a ) of the hardmask layer ( 104 ) are exposed; g) etching the hard mask layer ( 104 ) and the conductor layer ( 103 ) below the exposed areas ( 105a ) of the etching resist layer ( 105 ); h1) removing the etching resist layer ( 105 ); h2) removing the hard mask layer ( 104 ); and i) isotropic etching of the highly conductive carbon conductive layer ( 103 ) such that a highly conductive carbon conductive layer ( 103a ) is obtained with a sublithographic lateral structure size and the dielectric layer ( 102 ) preserved. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Dielektrikumschicht (102) aus einem Siliziumdioxid-Material (SiO2) bereitgestellt wird.Method according to claim 1, characterized in that the dielectric layer ( 102 ) is provided from a silicon dioxide material (SiO 2 ). Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Hartmaskenschicht (104) aus einem Siliziumnitrid-Material (Si3N4) mittels chemischer Gasphasenabscheidung (CVD) erzeugt wird.Method according to claim 1, characterized in that the hardmask layer ( 104 ) is produced from a silicon nitride material (Si 3 N 4 ) by means of chemical vapor deposition (CVD). Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Ätzen der Hartmaskenschicht (104) und der Leitungsschicht (103) unterhalb der freigelegten Bereiche (105a) der Ätzresistschicht (105) mittels eines anisotropen Ätzprozesses durchgeführt wird.A method according to claim 1, characterized in that the etching of the hardmask layer ( 104 ) and the conductor layer ( 103 ) below the exposed areas ( 105a ) of the etching resist layer ( 105 ) is performed by means of an anisotropic etching process. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Leitungsschicht (103) mittels eines reaktiven Ionenätzprozesses (RIE) unter Verwendung von Sauerstoff isotrop geätzt wird.Method according to claim 1, characterized in that the conductive layer ( 103 ) is isotropically etched by means of a reactive ion etching (RIE) process using oxygen. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Kontrolle kritischer Dimensionen (CD) vor dem Schritt i) eines isotropen Ätzens der Leitungsschicht (103) derart, dass eine Leitungsschicht (103a) mit einer sublithographischen lateralen Strukturgröße erhalten wird, durchgeführt wird.A method according to claim 1, characterized in that a control of critical dimensions (CD) before the step i) of an isotropic etching of the conductor layer ( 103 ) such that a conductive layer ( 103a ) having a sublithographic lateral feature size. Feldeffekttransistor mit sublithographischer Gate-Struktur, hergestellt mit einem Verfahren nach einem oder mehreren der Ansprüche 1 bis 6.Field effect transistor with sublithographic gate structure, produced by a method according to one or more of claims 1 to 6.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5139904A (en) * 1989-04-28 1992-08-18 Bernard Auda Method of producing high resolution and reproducible patterns
US6013570A (en) * 1998-07-17 2000-01-11 Advanced Micro Devices, Inc. LDD transistor using novel gate trim technique
WO2004034442A2 (en) * 2002-07-31 2004-04-22 Advanced Micro Devices, Inc. Method for semiconductor gate width reduction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5139904A (en) * 1989-04-28 1992-08-18 Bernard Auda Method of producing high resolution and reproducible patterns
US6013570A (en) * 1998-07-17 2000-01-11 Advanced Micro Devices, Inc. LDD transistor using novel gate trim technique
WO2004034442A2 (en) * 2002-07-31 2004-04-22 Advanced Micro Devices, Inc. Method for semiconductor gate width reduction

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
RAGHAVAN, G. et al.: Polycrystalline Carbon: A No- vel Material for Gate Electrodes in MOS Technolo- gy. In: Jpn. J. Appl. Phys. Vol. 32, (1983), Part 1, No. 1B, Jan. 1993, pp. 380-83
RAGHAVAN, G. et al.: Polycrystalline Carbon: A No-vel Material for Gate Electrodes in MOS Technolo- gy. In: Jpn. J. Appl. Phys. Vol. 32, (1983), Part 1, No. 1B, Jan. 1993, pp. 380-83 *

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