DE19719909A1

DE19719909A1 - Dual damascene process for integrated circuits

Info

Publication number: DE19719909A1
Application number: DE19719909A
Authority: DE
Inventors: Tri-Rung Yew; Mong-Chung Liu; Water Lur; Shih-Wei Sun
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1997-05-09
Filing date: 1997-05-13
Publication date: 1998-11-19
Also published as: FR2763424A1; GB2325083B; GB2325083A; NL1006162C2; JPH10335456A; FR2763424B1; GB9709431D0

Abstract

Making an integrated circuit with first (78) and second (76) level conductor structures comprises: (a) providing a substrate (50) with integrated circuit device(s); (b) providing an interlayer dielectric layer (52) over the substrate; (c) providing an etch stop layer (54) over it; (d) patterning the etch stop layer to define openings corresponding to positions where first level conductor structures are to be formed; (e) providing an intermetallic dielectric layer (58) over the patterned etch stop layer; (f) forming a second level mask over the intermetallic dielectric layer; this mask having openings corresponding to positions where second level conductor structures are to be formed; (g) etching through the openings in the second level mask to form second level conductor openings in the intermetallic dielectric layer; (h) etching through the openings in the patterned etch stop layer to form first level conductor openings in the interlayer dielectric layer; the edges of the openings have a tapered configuration; they provide for a step-free transition with the second level conductor openings; and (i) depositing metal into the first and second level conductor openings.

Description

Die Erfindung betrifft die Herstellung von Verdrahtungsstrukturen in integrierten Schaltungen. Insbesondere betrifft die Erfindung die Herstellung von Durchgangs-, Verdrahtungsmetallisierungs- und Verdrahtungsleitungen unter Verwendung eines zweifachen Damaszierverfahrens.The invention relates to the production of wiring structures in integrated circuits. In particular, the invention relates to the production of Through, wiring metallization and wiring lines below Using a double damascus process.

Viele hoch integrierte Halbleiterschaltungen verwenden Verdrahtungsleitungs strukturen mit mehreren Ebenen, um Bereiche innerhalb von Schaltungen zu verdrahten und um eine oder mehrere Schaltungen innerhalb der integrierten Schaltungen zu verdrahten. Bei der Herstellung solcher Strukturen bildet man konventionell Ver drahtungsleitungen oder Verdrahtungsstrukturen einer ersten oder unteren Ebene und da nach Verdrahtungsleitungen einer zweiten Ebene, die mit den Verdrahtungsleitungen oder Verdrahtungsstrukturen der ersten Ebene in Kontakt stehen. Eine erste Verdrahtungsebene kann im Kontakt mit einem dotierten Bereich innerhalb des Substrats einer integrierten Schaltung gebildet werden. Alternativ kann eine erste Verdrahtungsebene nach Polysilizium- oder Metall-Verdrahtungsleitungen gebildet werden, die mit einer oder mehreren Schaltungsstrukturen in oder auf dem Substrat der Integrierten Schaltung in Kontakt stehen. Zwischen den Verdrahtungsleitungen oder der Verdrahtung der ersten Ebene und anderen Teilen der integrierten Schaltung oder nach Strukturen außerhalb der integrierten Schaltung werden typisch eine oder mehrere Verdrahtungen hergestellt. Dies geschieht zum Teil durch die zweite Ebene von Verdrahtungsleitungen.Many semiconductor highly integrated circuits use wiring line multi-level structures to wire areas within circuits and around one or more circuits within the integrated circuits wire. Conventionally, ver is formed in the manufacture of such structures first or lower level wiring lines or wiring structures and since after wiring lines of a second level that with the wiring lines or first level wiring structures are in contact. A first one Wiring level can be in contact with a doped area within the substrate an integrated circuit are formed. Alternatively, a first one Wiring level formed after polysilicon or metal wiring lines with one or more circuit structures in or on the substrate of the Integrated circuit in contact. Between the wiring lines or the Wiring the first level and other parts of the integrated circuit or after Structures outside the integrated circuit typically become one or more Wiring made. This happens in part through the second level of Wiring lines.

Eine konventionelle Strategie zur Herstellung einer Verdrahtungsstruktur mit zwei Ebenen ist in Fig. 1-7 dargestellt. Wie in Fig. 1 gezeigt, wird auf einem Substrat 10, in dem die Schaltungsstrukturen einer integrierten Schaltung gebildet worden sind, eine Verdrahtungsstruktur mit zwei Ebenen hergestellt. Konventionell enthält das Substrat 10 Strukturen wie MOSFETs oder Bipolartransistoren und dotierte Kontaktbereiche, die mit anderen Teilen der integrierten Schaltung oder mit Ein-/Ausgabe-Anschlüssen für die integrierte Schaltung zu verbinden sind. Die Oberfläche des Substrats 10 kann die Oberfläche einer Silizium-Schaltungsstruktur sein, die einen oder mehrere dotierte Bereiche enthält, oder die Oberfläche des Substrats 10 kann eine isolierende Schicht sein. Wenn die Oberfläche des Substrats 10 eine isolierende Schicht ist, ist die Schicht typisch mehr als 100 nm (1000) dick und enthält vertikale Verdrahtungen, die mit Leitern gefüllt sind, die mit Schaltungen im Substrat verbunden sind. Als ein erster Verfahrensschritt zur Herstellung der Verdrahtungsstruktur mit zwei Ebenen wird auf dem Substrat 10 typisch durch ein CVD-Verfahren (Chemical-Vapour-Deposition- Verfahren, chemische Gasphasenabscheidung) aus einem TEOS-Quellengas eine Oxidschicht 12 mit einer Dicke von 400 bis 600 nm (4000 bis 6000) oder mehr abgeschieden.A conventional strategy for fabricating a two level wiring structure is shown in Figs. 1-7. As shown in FIG. 1, a two-level wiring structure is formed on a substrate 10 in which the circuit structures of an integrated circuit have been formed. Conventionally, the substrate 10 includes structures such as MOSFETs or bipolar transistors and doped contact areas that are to be connected to other parts of the integrated circuit or to input / output connections for the integrated circuit. The surface of substrate 10 may be the surface of a silicon circuit structure that includes one or more doped regions, or the surface of substrate 10 may be an insulating layer. If the surface of substrate 10 is an insulating layer, the layer is typically more than 100 nm (1000) thick and contains vertical wirings that are filled with conductors that are connected to circuits in the substrate. As a first process step for producing the wiring structure with two levels, an oxide layer 12 with a thickness of 400 to 600 nm is typically formed on the substrate 10 by means of a CVD process (chemical vapor deposition process, chemical vapor deposition) from a TEOS source gas (4000 to 6000) or more deposited.

Die Positionen der Verdrahtungsstrukturen der ersten Ebene werden durch einen konventionellen Fotolithografieprozeß festgelegt, der dort, wo die Verdrahtungen der ersten Ebene gebildet werden, Öffnungen 14 durch die Oxidschicht 12 bildet (Fig. 2). Im allgemeinen legen die Öffnungen 14 alle Leiter oder dotierten Bereiche im Substrat, nach denen Verdrahtungen gebildet werden, oder Teile davon bloß. Die Öffnungen 14 werden mit einer Metallverdrahtung 16 gefüllt, die zum Beispiel aus einer dünnen "Klebe-" oder Haftschicht auf der Innenseite der Kontaktöffnung 14 und auf der bloßgelegten Fläche des Substrats 10 bestehen kann. Geeignete Haftschichten umfassen Titannitrid und andere leitende Materialien einschließlich hochschmelzender Metalle. Der Rest der Öffnung 14 wird mit einem Metall wie Wolfram gefüllt, um die Verdrahtung 16 zu bilden. Der Wolframteil der Verdrahtung kann durch CVD oder selektives CVD gebildet werden, gefolgt von einem Ätz- oder Schleißprozeß. Die resultierende Struktur ist in Fig. 3 gezeigt.The positions of the first level wiring structures are determined by a conventional photolithography process which forms openings 14 through the oxide layer 12 where the first level wiring is formed ( FIG. 2). In general, openings 14 expose all or part of conductors or doped regions in the substrate after which wiring is formed. The openings 14 are filled with metal wiring 16 , which can consist, for example, of a thin “adhesive” or adhesive layer on the inside of the contact opening 14 and on the exposed surface of the substrate 10 . Suitable adhesive layers include titanium nitride and other conductive materials including refractory metals. The rest of the opening 14 is filled with a metal such as tungsten to form the wiring 16 . The tungsten portion of the wiring can be formed by CVD or selective CVD, followed by an etching or wear process. The resulting structure is shown in FIG. 3.

Wie in Fig. 4 gezeigt, wird auf der Oberfläche der Oxidschicht 12 und auf dem Metallstopfen 16 eine Metallschicht 18 mit einer für die Verdrahtungsleitungen der zweiten Ebene geeigneten Dicke abgeschieden. Die Metallschicht 18 wird in die Verdrahtungsleitungen der zweiten Ebene hinein gemustert und kann eine Einzelschicht aus Aluminium sein, oder die Schicht 18 kann eine mehrschichtige Verdrahtungsstruktur sein, die hochschmelzende Metalle oder Verbindungen hochschmelzender Metalle mit anderen, preisgünstigeren Metallen enthält. Die Verdrahtungsleitungen 20 der zweiten Ebene werden in einem konventionellen Fotolithografieprozeß gebildet, indem auf der Metallschicht 18 eine Schicht Fotoresist vorgesehen wird, das Fotoresist durch eine Maske hindurch belichtet wird und Teile der bloßgelegten Fotoresist-Schicht entfernt werden, um eine Fotoresist-Ätzmaske herzustellen. Die durch Öffnungen in der Fotoresist-Maske bloßliegenden Teile der Metallschicht 18 werden dann durch Ätzen entfernt, und die Fotoresist-Maske wird durch Schwabbeln entfernt, um die in Fig. 5 gezeigte Struktur zu bilden. Nachdem die in Fig. 5 gezeigte Verdrahtungsstruktur mit zwei Ebenen gebildet ist, muß für die weitere Bearbeitung der integrierten Schaltung zwischen den Verdrahtungsleitungen der zweiten Ebene und diese bedeckend eine intermetallische dielektrische Schicht (IMD-Schicht) vorgesehen werden. Die intermetallische dielektrische Schicht kann aus einer oder mehreren Oxidschichten bestehen, die durch plasmaverstärktes CVD (PECVD) oder andere CVD-Verfahren abgeschieden werden. Die auf diese Weise gebildete intermetallische dielektrische Schicht 22 hat im allgemeinen eine unebene Oberflächentopografie, wie in Fig. 6 dargestellt. Es ist daher notwendig, die intermetallische dielektrische Schicht 22 zu glätten, wobei zum Beispiel chemisch-mechanisches Schleifen (CMP) verwendet wird, um eine geglättete intermetallische dielektrische Schicht 24 zu bilden, wie in Fig. 7 gezeigt.As shown in FIG. 4, a metal layer 18 having a thickness suitable for the second level wiring lines is deposited on the surface of the oxide layer 12 and on the metal plug 16 . Metal layer 18 is patterned into the second level wiring lines and may be a single layer of aluminum, or layer 18 may be a multi-layer wiring structure containing refractory metals or compounds of refractory metals with other, less expensive metals. Second level wiring lines 20 are formed in a conventional photolithography process by providing a layer of photoresist on metal layer 18 , exposing the photoresist through a mask, and removing portions of the exposed photoresist layer to form a photoresist etch mask. The portions of the metal layer 18 exposed through openings in the photoresist mask are then removed by etching and the photoresist mask is removed by buffing to form the structure shown in FIG. 5. After the wiring structure shown in FIG. 5 is formed with two levels, an intermetallic dielectric layer (IMD layer) must be provided for the further processing of the integrated circuit between the wiring lines of the second level and covering them. The intermetallic dielectric layer can consist of one or more oxide layers that are deposited by plasma enhanced CVD (PECVD) or other CVD methods. The intermetallic dielectric layer 22 thus formed generally has an uneven surface topography, as shown in FIG. 6. It is therefore necessary to smooth the intermetallic dielectric layer 22 using, for example, chemical mechanical grinding (CMP) to form a smoothed intermetallic dielectric layer 24 , as shown in FIG. 7.

Das zur Herstellung der Verdrahtungsstruktur mit zwei Ebenen von Fig. 7 verwendete Verfahren hat einige Nachteile. Für zukünftige Anwendungen, die Kupfer in den Leitern oder Verdrahtungsleitungen verwenden, ist das Ätzen des Kupfermetalls sehr schwierig, da man noch keine geeigneten Ätzchemikalien und -techniken gefunden hat. Es ist daher wünschenswert, ein Verfahren zur Herstellung von Verdrahtungsleitungen zu verwenden, das ohne Mustern einer Metallschicht in einem chemischen Ätzverfahren auskommt. Verringerte Schaltungsabmessungen machen dem beschriebenen Verfahren zur Herstellung von Verdrahtungsleitungen ebenfalls Schwierigkeiten. Das Abscheiden von Metallen in Öffnungen in dielektrischen Schichten und das Abscheiden von dielektrischen Materialien in relativ schmalen Öffnungen zwischen Metalleitungen sind schwierige Prozesse, die Fehlstellenbildung und dem Einfang von Fremdatomen ausgesetzt sind. Dies gilt besondere wenn Verdrahtungen und Verdrahtungsleitungen kleiner gemacht werden und der Zwischenraum zwischen Verdrahtungsleitungen schmaler gemacht wird. So hat das Verfahren zur Herstellung der Struktur von Fig. 7 eine ziemlich hohe Fehlstellenerzeugungsquote, die für kleinere Auslegungsregeln voraussichtlich noch größer wird. Da das Verfahren von Fig. 1-7 erfordert, daß Zwischenräume zwischen Verdrahtungsleitungen durch Abscheidungsverfahren gefüllt werden, ist das Verfahren von Fig. 1-7 für weitere Verkleinerungen der bei der Schaltungsfertigung benutzten Auslegungsregeln ungeeignet. Die Erzeugung der notwendigen ebenen Oberfläche auf der intermetallischen dielektrischen Schicht nach Vollendung der Verdrahtungsstruktur mit zwei Ebenen erfordert zusätzliche Bearbeitungsschritte. Es ist wünschenswert, die Zahl der zur Herstellung einer Schaltung erforderlichen Bearbeitungsschritte wenn irgend möglich zu verringern, da die Verringerung der Zahl der Bearbeitungsschritte die zur Herstellung der Schaltung benötigte Zeit verkürzt und da weniger Bearbeitungsschritte die Ausbeute verbessern und somit die Kosten verringern. Aufgrund dieser Umstände hat man andere Verfahren zur Herstellung von Verdrahtungsstrukturen mit mehreren Ebenen untersucht.The method used to fabricate the two level wiring structure of FIG. 7 has some disadvantages. For future applications using copper in the conductors or wiring lines, the etching of the copper metal is very difficult since no suitable etching chemicals and techniques have been found. It is therefore desirable to use a method for producing wiring lines that does not require a pattern of a metal layer in a chemical etching process. Reduced circuit dimensions also make the described method for producing wiring lines difficult. The deposition of metals in openings in dielectric layers and the deposition of dielectric materials in relatively narrow openings between metal lines are difficult processes that are subject to fault formation and the trapping of foreign atoms. This is especially true when wiring and wiring lines are made smaller and the space between wiring lines is made narrower. For example, the method of making the structure of FIG. 7 has a fairly high defect generation rate, which is likely to be even greater for smaller design rules. Since the method of FIGS. 1-7 requires that spaces between wiring lines be filled by deposition methods, the method of FIGS. 1-7 is unsuitable for further downsizing of the design rules used in circuit manufacture. The generation of the necessary flat surface on the intermetallic dielectric layer after the completion of the wiring structure with two levels requires additional processing steps. It is desirable to reduce the number of machining steps required to manufacture a circuit, if possible, since reducing the number of machining steps shortens the time required to manufacture the circuit and fewer machining steps improve yield and thus reduce costs. Because of these circumstances, other methods of fabricating multi-level wiring structures have been studied.

Eine Alternative zu dem konventionellen Verfahren zur Herstellung von Verdrahtungen ist das sogenannte zweifache Damaszierverfahren. Zweifache Damaszierverfahren sind direkter auf kleinere Auslegungsregeln skalierbar, und die meisten Damaszierverfahren erzeugen von Natur aus eine geglättete Endfläche auf der Verdrahtungsstruktur. Daher kann mit dem zweifachen Damaszierverfahren in weniger Verfahrensschritten als mit dem in Fig. 1-7 dargestellten Verfahren eine Oberfläche erhalten werden, die für weitere Verfahrensschritte geeignet ist. Abschnitte eines zweifachen Damaszierverfahren sind in Fig. 8-14 dargestellt. Wie bei dem in Fig. 1-7 dargestellten eher konventionellen Verdrahtungsverfahren beginnt das zweifache Damaszierverfahren mit Abscheidung einer Oxidschicht 12 auf dem Substrat 10, wie in Fig. 8 dargestellt. Auf der Oxidschicht 12 wird eine relativ dünne Ätzstoppschicht 30 aus Siliziumoxid abgeschieden (Fig. 9), zur Verwendung in einem nachfolgenden Ätzschritt. Wie in Fig. 10 gezeigt, wird auf der Ätzstoppschicht 30 eine intermetallische dielektrische Schicht 32 abgeschieden. Als das intermetallische dielektrische Material wird typisch Siliziumoxid gewählt, so daß die darunterliegende Siliziumnitridschicht 30 eine wirksame Ätzstoppschicht ist, wenn in der intermetallischen Oxidschicht 32 Öffnungen für Verdrahtungen einer zweiten Ebene gebildet werden. Die Dicke der intermetallischen Oxidschicht 32 wird so gewählt, daß sie für die metallischen Verdrahtungsleitungen der zweiten Ebene geeignet ist, typisch 400 bis 600 nm (4000 bis 6000) oder mehr. An alternative to the conventional process for producing wiring is the so-called double damascene process. Dual damascene techniques are more scalable to smaller design rules, and most damascene techniques inherently create a smoothed end surface on the wiring structure. Therefore, with the double damascene process in fewer process steps than with the process shown in FIGS. 1-7, a surface can be obtained which is suitable for further process steps. Portions of a dual damascene process are shown in Figs. 8-14. As in the more conventional wiring method shown in FIGS. 1-7, the double damascene process begins with the deposition of an oxide layer 12 on the substrate 10 , as shown in FIG. 8. A relatively thin etch stop layer 30 made of silicon oxide is deposited on the oxide layer 12 ( FIG. 9) for use in a subsequent etching step. As shown in FIG. 10, an intermetallic dielectric layer 32 is deposited on the etch stop layer 30 . Silicon oxide is typically chosen as the intermetallic dielectric material so that the underlying silicon nitride layer 30 is an effective etch stop layer when openings for second level wiring are formed in the intermetallic oxide layer 32 . The thickness of the intermetallic oxide layer 32 is selected to be suitable for the second level metallic wiring lines, typically 400 to 600 nm (4000 to 6000) or more.

Es werden eine Reihe von fotolithografischen Verfahrensschritten durchgeführt, um zuerst das Muster der Verdrahtungsleitungen der zweiten Ebene abzugrenzen und dann das Muster der Verdrahtungen innerhalb der ersten Ebene der Verdrahtungsstruktur abzugrenzen. Auf der intermetallischen Oxidschicht 32 wird eine Maske gebildet, die ein Muster von Öffnungen enthält, die dem Muster der für die zweite Ebene benötigten Verdrahtungsleitungen entspricht. Danach werden in der inter metallischen Oxidschicht 32 durch Ätzen durch die Öffnungen in der Fotoresist-Maske hindurch Öffnungen 34 gebildet. Das Ätzen vollzieht sich zuerst durch die intermetallische Oxidschicht 32 hindurch, um zwischen den Öffnungen 34 Teile 36 der intermetallischen Oxidschicht 32 übrigzulassen. Dieser erste Ätzschritt stoppt auf der Siliziumnitridschicht 30, und danach wird auf die Öffnungen 34 ausgerichtetes Ätzen durchgeführt, um durch die Siliziumnitridschicht 30 hindurch zu ätzen, wobei Teile der Siliziumnitridschicht 38 auf beiden Seiten der Öffnungen 34 übrigbleiben. Danach wird die Fotoresist-Maske durch Schwabbeln entfernt, und es entsteht die in Fig. 11 dargestellte Struktur. Die Breite der Öffnungen 34 in der gemusterten intermetallischen Oxidschicht 36 muß im allgemeinen größer als die lithografische Auflösungsgrenze sein, da weitere fotolithografische Verfahrensschritte notwendig sind, um die Verdrahtungen der ersten Ebene zu bilden. Die Öffnungen 34 breiter als die Auflösungsgrenze zu machen gibt mehr Spielraum für die Verfahrensschritte zur Bildung der Verdrahtungen der ersten Ebene.A series of photolithographic steps are performed to first delineate the pattern of the second level wiring lines and then to delineate the pattern of the wiring within the first level of the wiring structure. A mask is formed on the intermetallic oxide layer 32 which contains a pattern of openings which corresponds to the pattern of the wiring lines required for the second level. Thereafter, openings 34 are formed in the intermetallic oxide layer 32 by etching through the openings in the photoresist mask. The etching occurs first through the intermetallic oxide layer 32 to leave portions 36 of the intermetallic oxide layer 32 between the openings 34 . This first etching step stops on the silicon nitride layer 30 , and then etching aligned to the openings 34 is performed to etch through the silicon nitride layer 30 , leaving portions of the silicon nitride layer 38 on either side of the openings 34 . Thereafter, the photoresist mask is removed by buffing, and the structure shown in Fig. 11 is formed. The width of the openings 34 in the patterned intermetallic oxide layer 36 must generally be greater than the lithographic resolution limit, since additional photolithographic steps are required to form the first level wiring. Making the openings 34 wider than the resolution limit gives more latitude for the process steps to form the first level wiring.

Wie in Fig. 12 gezeigt, wird auf der Struktur von Fig. 11 durch konventionelle Fotolithografie eine Fotoresist-Maske 40 gebildet. In der Maske 40 sind Öffnungen 42 vorgesehen, die ausgewählte Teile der ersten Oxidschicht 12 bloßlegen, die innerhalb der Öffnungen 34 liegen. Auf der innerhalb der Öffnungen 42 in der Fotoresist-Maske 40 bloßliegenden ersten Oxidschicht 12 wird Ätzen durchgeführt, um das Muster von Verdrahtungen abzugrenzen, welche die erste Ebene der Verdrahtungsstruktur bilden. Danach wird die Fotoresist-Maske 40 durch Schwabbeln entfernt. Als nächstes wird eine Schicht Metall 44 auf der Struktur abgeschieden, um die Öffnungen in der intermetallischen Oxidschicht 36 zu füllen und die Öffnungen in der ersten Oxidschicht 12 zu füllen. Wie in Fig. 13 dargestellt, werden die Öffnungen 34 in der intermetallischen Oxidschicht 36 konventionell überfüllt, um sicherzustellen, daß die Öffnungen in der intermetallischen Oxidschicht 36 und der ersten Oxidschicht 12 alle vollständig gefüllt werden. Das überschüssige Metall wird dann typisch in einem CMP-Verfahren entfernt um die metallischen Verdrahtungsleitungen 46 der zweiten Ebene und die Verdrahtungen 48 der ersten Ebene der in Fig. 14 gezeigten Verdrahtungsstruktur mit zwei Ebenen zu bilden. Wie in Fig. 14 dargestellt, ergibt der abschließende CMP-Schritt eine geglättete Oberfläche, die für weitere Bearbeitungsschritte gut geeignet ist.As shown in FIG. 12, a photoresist mask 40 is formed on the structure of FIG. 11 by conventional photolithography. Openings 42 are provided in mask 40 , exposing selected parts of first oxide layer 12 that lie within openings 34 . Etching is performed on the first oxide layer 12 exposed within the openings 42 in the photoresist mask 40 to delineate the pattern of wirings that form the first level of the wiring structure. Thereafter, the photoresist mask 40 is removed by buffing. Next, a layer of metal 44 is deposited on the structure to fill the openings in the intermetallic oxide layer 36 and to fill the openings in the first oxide layer 12 . As shown in FIG. 13, the openings 34 in the intermetallic oxide layer 36 are conventionally overfilled to ensure that the openings in the intermetallic oxide layer 36 and the first oxide layer 12 are all completely filled. The excess metal is then typically removed in a CMP process to form the second level metallic wiring lines 46 and the first level wiring 48 of the two level wiring structure shown in FIG. 14. As shown in Fig. 14, the final CMP step gives a smoothed surface that is well suited for further processing steps.

Das in Fig. 8-14 dargestellte zweifache Damaszierverfahren hat gegenüber dem in Fig. 1-7 dargestellten Verfahren mehrere Vorteile. Das in Fig. 8-14 dargestellte Verfahren ist verfahrenstechnologisch jedoch sehr anspruchsvoll. Es ist daher wün schenswert, ein zweifaches Damaszierverfahren zu schaffen, das größere Verfahrensspielräume hat und das sich leichter an ein Mengenfertigungsverfahren anpassen läßt.The dual damascene process shown in FIGS. 8-14 has several advantages over the process shown in FIGS. 1-7. However, the process shown in FIGS. 8-14 is very demanding in terms of process technology. It is therefore desirable to create a dual damascene process that has greater process latitude and is easier to adapt to a mass production process.

Gemäß der Erfindung wird eine integrierte Schaltung, die Leiterstrukturen einer ersten Ebene und einer zweiten Ebene enthält, auf einem Substrat gebildet, das eine oder mehrere integrierte Schaltungen enthält. Auf dem Substrat werden zuerst eine dielektrische Zwischenschicht und dann eine Ätzstoppschicht vorgesehen. Die Ätzstoppschicht wird gemustert, um in der gemusterten Ätzstoppschicht Öffnungen abzugrenzen, die Positionen entsprechen, an denen Leiterstrukturen der ersten Ebene zu bilden sind. Danach wird eine intermetallische dielektrische Schicht auf der gemusterten Ätzstoppschicht vorgesehen. Auf der intermetallischen dielektrischen Schicht wird eine Maske für die zweite Ebene gebildet, die Öffnungen aufweist, die Positionen entsprechen, an denen Leiterstrukturen der zweiten Ebene zu bilden sind. Das Verfahren geht damit weiter, daß durch die Öffnungen in der Maske für die zweite Ebene hindurch geätzt wird, um in der intermetallischen dielektrischen Schicht Leiteröffnungen der zweiten Ebene zu bilden, und durch die Öffnungen in der gemusterten Ätzstoppschicht hindurch geätzt wird, um in der dielektrischen Zwischenschicht Leiterstrukturen der ersten Ebene zu bilden. In die Leiteröffnungen der zweiten Ebene und in die Leiterstrukturen der ersten Ebene hinein wird Metall abgeschieden.According to the invention, an integrated circuit, the conductor structures contains a first level and a second level, formed on a substrate, the contains one or more integrated circuits. First, a dielectric interlayer and then an etch stop layer is provided. The Etch stop layer is patterned to have openings in the patterned etch stop layer delimit the positions that correspond to conductor structures of the first level are to be formed. Then an intermetallic dielectric layer is placed on the patterned etch stop layer provided. On the intermetallic dielectric A layer is formed for the second level layer that has openings that Correspond to positions at which second level conductor structures are to be formed. The process continues by opening through the mask for the second Plane is etched through to in the intermetallic dielectric layer Form conductor openings of the second level, and through the openings in the patterned etch stop layer is etched through to the dielectric Intermediate layer to form first level conductor structures. In the ladder openings of the metal and into the conductor structures of the first level deposited.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung erläutert. Darin zeigen: In the following, exemplary embodiments of the invention are described with reference to the Drawing explained. In it show:

Fig. 1-7 ein konventionelles Verfahren zur Herstellung einer Verdrahtungsstruktur mit zwei Ebenen, Fig. 1-7, a conventional method for producing a wiring structure with two levels,

Fig. 8-14 Abschnitte eines zweifachen Damaszierverfahrens zur Herstellung einer Verdrahtungsstruktur mit zwei Ebenen, und Fig. 8-14 sections of a two-way damascene process for producing a wiring structure with two levels, and

Fig. 15-21 Abschnitte eines zweifachen Damaszierverfahrens gemäß bevorzugter Ausführungsformen der Erfindung. Fig. 15-21 portions of a dual damascene process in accordance with preferred embodiments of the invention.

Das in Fig. 8-14 dargestellte zweifache Damaszierverfahren erfordert die Bildung einer dicken Fotoresist-Schicht 40 auf der unebenen Topografie der Struktur von Fig. 11. Dementsprechend benötigt man zum Bloßlegen der gesamten Dicke der Fotoresist-Maske 40 eine große Tiefenschärfe, um genau abgegrenzte Öffnungen 42 in der Fotoresist-Maske zu erzeugen. Hochauflösende Schrittvorrichtungen (Stepper) vom in modernen Fertigungsverfahren bevorzugten Typ haben große Schwierigkeiten, die zur Herstellung der in Fig. 12 dargestellten Fotoresist-Maske benötigte Tiefenschärfe zu erzeugen. Dieser Verfahrensschritt ist noch schwieriger, wenn er auf der unebenen Oberflächentopografie durchgeführt wird, die auf einer integrierten Schaltung typisch vorhanden ist. Bevorzugte Ausführungsformen der Erfindung kommen ohne so eine dicke Fotoresist-Maske und die damit verbundene Notwendigkeit eines Fotolithografieverfahrens mit großer Tiefenschärfe aus, indem die Ätzstoppschicht des konventionellen zweifachen Damaszierverfahrens vor dem Abscheiden der intermetallischen Oxidschicht gemustert wird. Daher bilden die bevorzugten Ausführungsformen der Erfindung Fotoresist-Masken auf viel ebeneren Strukturen als die in Fig. 1 dargestellten Strukturen des konventionellen zweifachen Damaszierverfahrens. Es können Fotoresist-Masken mit einer gleichförmigeren Dicke vorgesehen werden, und die Maskenbelichtung kann mit einer geringeren Tiefenschärfe durchgeführt werden, so daß Schrittvorrichtungen mit höchster Auflösung verwendet werden können.The dual damascene process shown in Figs. 8-14 requires the formation of a thick photoresist layer 40 on the uneven topography of the structure of Fig. 11. Accordingly, in order to expose the entire thickness of the photoresist mask 40, a large depth of field is required to precisely delineate it Create openings 42 in the photoresist mask. High resolution steppers of the type preferred in modern manufacturing processes have great difficulty in producing the depth of field required to manufacture the photoresist mask shown in FIG . This process step is even more difficult when it is performed on the uneven surface topography that is typically present on an integrated circuit. Preferred embodiments of the invention manage without such a thick photoresist mask and the associated need for a photolithography process with a large depth of field by patterning the etching stop layer of the conventional double damascene process before the deposition of the intermetallic oxide layer. Therefore, the preferred embodiments of the invention form photoresist masks on much flatter structures than the structures of the conventional dual damascene process shown in FIG. 1. Photoresist masks with a more uniform thickness can be provided, and the mask exposure can be carried out with a smaller depth of focus, so that stepper devices with the highest resolution can be used.

In einer besonders bevorzugten Ausführungsform der Erfindung wird eine Verdrahtungsstruktur mit zwei Ebenen hergestellt, indem eine erste Oxidschicht auf dem Substrat gebildet wird und die erste Oxidschicht mit einer Ätzstoppschicht bedeckt wird. Die Ätzstoppschicht wird gemustert, um Öffnungen zu bilden, die dem Ver drahtungsmuster entsprechen, das später in der ersten Ebene der Verdrahtungsstruktur mit zwei Ebenen zu bilden ist. Nachdem die Ätzstoppschicht gemustert ist, wird auf der Ätzstoppschicht eine intermetallische Oxidschicht vorgesehen, innerhalb derer die Verdrahtungsleitungen der zweiten Ebene zu bilden sind. Da die Ätzstoppschicht relativ dünn ist, ist die durch das Mustern der Verdrahtung innerhalb der Ätzstoppschicht auf der Oberfläche der intermetallischen Oxidschicht gebildete Topografie relativ klein. Danach wird auf der intermetallischen Oxidschicht eine Maske vorgesehen, wobei Öffnungen in der Maske Teile der intermetallischen Oxidschicht in dem Muster der in der zweiten Ebene der Verdrahtungsstruktur zu schaffenden Verdrahtungsleitungen bloßlegen. Die intermetallische Oxidschicht wird geätzt, und der Ätzprozeß setzt sich in die erste Oxidschicht hinein fort, wobei die erste Oxidschicht durch die Öffnungen in der Ätzstoppschicht hindurch bloßgelegt wird, um Öffnungen in der ersten Oxidschicht zu bilden, die den Öffnungen in der Ätzstoppschicht entsprechen. Die Ätzstoppschicht wirkt praktisch als eine harte Maske für den Prozeß des Ätzens des Verdrahtungsmusters in die erste Oxidschicht hinein. Daher werden in einem einzigen Ätzschritt die Öffnungen sowohl für die zweite Ebene Verdrahtungsleitungen als auch die erste Ebene Verdrahtungen abgegrenzt. Danach wird Metall auf der Struktur abgeschieden, und überschüssiges Metall wird zum Beispiel durch Schleifen entfernt, um die fertige Verdrahtungsstruktur mit zwei Ebenen abzugrenzen.In a particularly preferred embodiment of the invention, a Wiring structure with two levels produced by a first oxide layer on the Substrate is formed and the first oxide layer is covered with an etch stop layer. The etch stop layer is patterned to form openings that the ver Wiring pattern match that later in the first level of the wiring structure is to be formed with two levels. After the etch stop layer has been patterned, the Etching stop layer an intermetallic oxide layer is provided, within which the Second level wiring lines are to be formed. Because the etch stop layer is relative is thin, which is due to the patterning of the wiring within the etch stop layer topography formed on the surface of the intermetallic oxide layer is relatively small. A mask is then provided on the intermetallic oxide layer, wherein Openings in the mask parts of the intermetallic oxide layer in the pattern of those in the second level of the wiring structure to be created wiring lines expose. The intermetallic oxide layer is etched and the etching process starts the first oxide layer in, the first oxide layer through the openings in the Etch stop layer is exposed through to openings in the first oxide layer form that correspond to the openings in the etch stop layer. The etch stop layer works practical as a hard mask for the process of etching the wiring pattern in into the first oxide layer. Therefore, the openings are made in a single etching step for both the second level wiring lines and the first level Wirings delimited. Then metal is deposited on the structure, and Excess metal is removed, for example, by grinding to the finished one Demarcate wiring structure with two levels.

Unter Bezugnahme insbesondere auf Fig. 15-21 werden nun bevorzugte Ausführungsformen der Erfindung beschrieben. Die folgende Beschreibung spricht zwar von Verdrahtungen einer ersten Ebene und Verdrahtungsleitungen einer zweiten Ebene, die Erfindung kann aber natürlich auch zur Herstellung von Kontakten zwischen zwei Schichten Verdrahtungsleitungen und zwischen nicht benachbarten Leiterschichten Anwendung finden. Dementsprechend ist es möglich, die Erfindung bei der Herstellung von Verdrahtungen zwischen einer ersten Ebene und einer dritten oder weiteren Ebene einer Verdrahtungsstruktur zu verwenden. Das Verfahren zur Herstellung von Verdrahtungen der Erfindung wird bevorzugt nach Herstellung einer integrierten Schaltung innerhalb eines Substrats 50 begonnen. Das Verfahren zur Herstellung von Verdrahtungen beginnt damit, daß auf der Oberfläche des Substrats 50 eine dielektrische Zwischenschicht 52 gebildet wird (Fig. 15). Die dielektrische Zwischenschicht 52 kann eine Oxidschicht sein, die durch ein PECVD-Verfahren oder ein LPCVD-Verfahren (chemische Gasphasenabscheidung mit niedrigem Druck) oder ein anderes Abscheidungsverfahren für Dielektrika auf eine Dicke von einigen hundert Nanometern (tausend Angström) oder mehr abgeschieden wird. Jedes dieser Verfahren kann zum Beispiel ein TEOS-Quellengas verwenden. Die Oberfläche des Substrats 50 wird häufig eine den Schaltungsstrukturen innerhalb der integrierten Schaltung entsprechende unebene Topografie haben. Dementsprechend wird bevorzugt, die Oberfläche der dielektrischen Zwischenschicht 52 zu glätten, bevor die Verdrahtungsstruktur mit zwei Ebenen gebildet wird. Die Glättung kann in einem Rückätzverfahren durchgeführt werden, wird aber bevorzugt unter Verwendung von CMP durchgeführt. Die Enddicke der dielektrischen Zwischenschicht 52 wird durch die Topografie der darunterliegenden integrierten Schaltung diktiert und ändert sich daher von Schaltungskonstruktion zu Schaltungskonstruktion. Die Höhe der in der Schicht 52 gebildeten Verdrahtung der ersten Ebene wird durch die für die Schaltungskonstruktion vorgesehene Höhe diktiert.Referring in particular to FIGS. 15-21, preferred embodiments of the invention will now be described. Although the following description speaks of wiring of a first level and wiring lines of a second level, the invention can of course also be used to produce contacts between two layers of wiring lines and between non-adjacent conductor layers. Accordingly, it is possible to use the invention in the production of wiring between a first level and a third or further level of a wiring structure. The method of making wiring of the invention is preferably started after fabricating an integrated circuit within a substrate 50 . The method of making wiring begins by forming a dielectric interlayer 52 on the surface of substrate 50 ( FIG. 15). Intermediate dielectric layer 52 may be an oxide layer deposited by a PECVD or LPCVD (low pressure chemical vapor deposition) or other dielectric deposition process to a thickness of several hundred nanometers (thousand angstroms) or more. For example, each of these methods can use a TEOS source gas. The surface of substrate 50 will often have an uneven topography corresponding to the circuit structures within the integrated circuit. Accordingly, it is preferred to smooth the surface of the interlayer dielectric 52 before forming the two-level wiring structure. The smoothing can be carried out in an etch-back process, but is preferably carried out using CMP. The final thickness of the interlayer dielectric 52 is dictated by the topography of the underlying integrated circuit and therefore changes from circuit design to circuit design. The height of the first level wiring formed in layer 52 is dictated by the height provided for the circuit design.

Auf der geglätteten Oberfläche der dielektrischen Zwischenschicht 52 wird eine Ätzstoppschicht 54 abgeschieden (Fig. 16). Es wird bevorzugt, für die Ätzstopp schicht 54 ein anderes Material als für die dielektrische Zwischenschicht 52 unterhalb der Ätzstoppschicht und die auf der Ätzstoppschicht gebildete intermetallische dielektrische Schicht zu verwenden. Die dielektrische Zwischenschicht 52 und die intermetallische dielektrische Schicht sind typisch und vorzugsweise beide Oxide, wobei eine geeignete Wahl für die Ätzstoppschicht 54 Siliziumnitrid ist. Siliziumnitrid unterscheidet sich nicht nur genug von Siliziumoxid, um als Ätzstoppschicht zu dienen, sondern hat auch den weiteren Vorteil, daß es ein Isolator ist, der vorteilhaft ist, da die Ätzstoppschicht in der fertigen Verdrahtungsstruktur im allgemeinen an Ort und Stelle gelassen wird und sich zwischen verschiedenen Verdrahtungsleitungen erstreckt. Die Ätzstoppschicht 54 wird vorzugsweise dünn gemacht, um den Einfluß der Ätzstoppschicht auf die Ober flächentopografie der Schaltung in späteren Bearbeitungsschritten möglichst klein zu machen. Andererseits sollte die Ätzstoppschicht 54 so dick sein, daß sie sowohl während des Ätzens der intermetallischen dielektrischen Schicht als auch der dielektrischen Zwi schenschicht 52 als Ätzstoppschicht wirkt. Außerdem sollte die Ätzstoppschicht so dick sein, daß sie beim Ätzen der Verdrahtungsöffnungen in der dielektrischen Zwischenschicht 52 als, eine harte Maske wirkt. Eine geeignete Ätzstoppschicht 54 aus Siliziumnitrid kann eine Dicke von zwischen 20 und 150 nm (200 bis 1500) haben.An etch stop layer 54 is deposited on the smoothed surface of the dielectric intermediate layer 52 ( FIG. 16). It is preferred to use a different material for the etch stop layer 54 than for the interlayer dielectric layer 52 below the etch stop layer and the intermetallic dielectric layer formed on the etch stop layer. Intermediate dielectric layer 52 and intermetallic dielectric layer are typical and preferably both oxides, with a suitable choice for etch stop layer 54 being silicon nitride. Silicon nitride not only differs enough from silicon oxide to serve as an etch stop layer, but also has the further advantage of being an insulator, which is advantageous because the etch stop layer is generally left in place in the finished wiring structure and between different wiring lines. The etch stop layer 54 is preferably made thin in order to make the influence of the etch stop layer on the surface topography of the circuit as small as possible in later processing steps. On the other hand, the etch stop layer 54 should be so thick that it acts as an etch stop layer both during the etching of the intermetallic dielectric layer and the intermediate dielectric layer 52 . In addition, the etch stop layer should be thick enough to act as a hard mask when etching the wiring openings in the interlayer dielectric 52 . A suitable etch stop layer 54 made of silicon nitride can have a thickness of between 20 and 150 nm (200 to 1500).

Danach wird die Ätzstoppschicht 54 gemustert, um Öffnungen in der Ätzstoppschicht 54 zu erzeugen, die den Positionen entsprechen, an denen Verdrahtungen der ersten Ebene innerhalb der dielektrischen Zwischenschicht 52 zu bilden sind. Dementsprechend wird auf der Ätzstoppschicht 54 aus Siliziumnitrid eine Maske gebildet, die geeignete Öffnungen aufweist, die Teile der Ätzstoppschicht 54 aus Siliziumnitrid bloßlegen, an denen Verdrahtungen zu bilden sind, und danach wird die Ätzstoppschicht 54 aus Siliziumnitrid geätzt, um Öffnungen 56 zu erzeugen, die Teile der dielektrischen Zwischenschicht 52 bloßlegen. Um den Einfluß der Öffnungen 56 in der Ätzstoppschicht 54 auf die Oberflächentopografie der noch nicht gebildeten intermetallischen dielektrischen Schicht möglichst klein zu machen, wird bevorzugt, daß der Ätzprozeß, der die Öffnungen 56 durch die Ätzstoppschicht 54 aus Siliziumnitrid bildet, auf der darunterliegenden Oberfläche der Zwischenoxidschicht oder dielektrischen Zwischenschicht 52 stoppt. Vorzugsweise werden in dem Prozeß zur Bildung der Öffnungen 56 keine Vertiefungen auf der Oberfläche der dielektrischen Zwischenschicht 52 gebildet. Diese und weitere Ätzschritte, die an den dielektrischen Schichten und Ätzstopschichten der Erfindung durchgeführt werden, können vorteilhaft mit einem Ätzsystem wie dem Lam-Research-Rainbow-System durchgeführt werden. Das Lam- Research-Rainbow-System verwendet Ätzmittel, die auf einem oder mehreren Quellengasen wie SF₆ oder C₂F₆ gemischt mit verschiedenen Mengen anderer Gase wie HBr und He beruhen, um das Selektionsvermögen des Ätzprozesses einzustellen. In so einem System kann das Selektionsvermögen des Ätzprozesses zwischen Siliziumoxid und Siliziumnitrid automatisch über einen weiten Bereich von Selektionsvermögen eingestellt werden. In dem zum Ätzen der Ätzstoppschicht 54 aus Siliziumnitrid verwendeten Ätzprozeß wird das Selektionsvermögen daher so weit wie nur möglich eingestellt, Siliziumnitrid zu ätzen, aber nicht Siliziumoxid zu ätzen. Änderungen sind möglich, gegenwärtig aber ungünstig, da das Ätzen der dielektrischen Zwischenschicht 52 in diesem Zeitpunkt eine höhere Tiefenschärfe in nachfolgenden lithografischen Prozessen erforderlich macht. Die zum Mustern der Ätzstoppschicht 54 aus Siliziumnitrid verwendete Maske wird dann entfernt, wobei die in Fig. 17 dargestellte Struktur gebildet wird.Thereafter, the etch stop layer 54 is patterned to create openings in the etch stop layer 54 that correspond to the positions at which first level wirings are to be formed within the intermediate dielectric layer 52 . Accordingly, is formed on the etch stop layer 54 of silicon nitride a mask having suitable openings expose the portions of the etch stop layer 54 of silicon nitride, where wirings are to be formed, and then the etch stop layer is etched from silicon nitride 54 to produce openings 56 Expose portions of interlayer dielectric 52 . In order to minimize the influence of the openings 56 in the etch stop layer 54 on the surface topography of the not yet formed intermetallic dielectric layer, it is preferred that the etching process, which forms the openings 56 through the etch stop layer 54 made of silicon nitride, on the underlying surface of the intermediate oxide layer or dielectric interlayer 52 stops. Preferably, no recesses are formed on the surface of the interlayer dielectric 52 in the process of forming the openings 56 . These and other etching steps, which are carried out on the dielectric layers and etching stop layers of the invention, can advantageously be carried out with an etching system such as the Lam Research Rainbow System. The Lam Research Rainbow System uses etchants based on one or more source gases such as SF ₆ or C ₂ F ₆ mixed with various amounts of other gases such as HBr and He to adjust the selectivity of the etching process. In such a system, the selectivity of the etching process between silicon oxide and silicon nitride can be set automatically over a wide range of selectivity. In the etching process used to etch the etching stop layer 54 made of silicon nitride, the selection ability is therefore set as far as possible to etch silicon nitride but not to etch silicon oxide. Changes are possible, but are currently unfavorable, since the etching of the dielectric intermediate layer 52 at this point in time requires a greater depth of focus in subsequent lithographic processes. The mask used to pattern the silicon nitride etch stop layer 54 is then removed, forming the structure shown in FIG. 17.

Auf der gemusterten Ätzstoppschicht 54 wird dann eine intermetallische dielektrische Schicht 58 abgeschieden (Fig. 18). Wie oben erörtert, wird die intermetalli sche dielektrische Schicht 58 bevorzugt aus dem gleichen Material wie die dielektrische Zwischenschicht 52 und aus einem anderen Material wie die Ätzstoppschicht 54 gebildet. So ist die intermetallische dielektrische Schicht 58 vorzugsweise eine Schicht Siliziumoxid. Die intermetallische Oxidschicht 58 kann durch ein CVD-Verfahren aus einem TEOS-Vorläufer oder SiH₄-Quellengas auf eine für die Verdrahtungsleitungen der zweiten Ebene passende Dicke abgeschieden werden, da die Dicke der Verdrahtungsleitungen der zweiten Ebene durch die Dicke der intermetallischen - Oxidschicht bestimmt wird. Für gegenwärtige Schaltungsstrukturen können die Verdrahtungsleitungen der zweiten Ebene in der Größenordnung von 400 bis 800 nm (4000 bis 8000) dick sein, so daß die intermetallische Oxidschicht 58 auf eine Dicke in der Größenordnung von 400 bis 800 nm (4000 bis 8000) abgeschieden wird. Entsprechend dem Vorhandensein der Öffnungen 56 in der Ätzstoppschicht 54 werden auf der Oberfläche der intermetallischen Oxidschicht 58 relativ kleine Vertiefungen 60 gebildet. Da die Tiefe der Vertiefungen 60 viel kleiner ist als die im konventionellen zweifachen Damaszierverfahren resultierende Topografie, wie sie in Fig. 11 dargestellt ist, stellen die Vertiefungen 60 ein vergleichsweise geringes Problem dar, die Tiefenschärfe über eine Fotoresist-Schicht hinweg beizubehalten, die im Fotolithografieschritt zum Abgrenzen des Musters für die Verdrahtungsleitungen der zweiten Ebene auf der intermetallischen dielektrischen Schicht oder intermetallischen Oxidschicht 58 erzeugt wird.An intermetallic dielectric layer 58 is then deposited on the patterned etch stop layer 54 ( FIG. 18). As discussed above, the intermetallic dielectric layer 58 is preferably formed from the same material as the interlayer dielectric 52 and a different material from the etch stop layer 54 . Thus, the intermetallic dielectric layer 58 is preferably a layer of silicon oxide. The intermetallic oxide layer 58 can be deposited by CVD from a TEOS precursor or SiH ₄ source gas to a thickness suitable for the second level wiring lines because the thickness of the second level wiring lines is determined by the thickness of the intermetallic oxide layer . For current circuit structures, the second level wiring lines may be on the order of 400 to 800 nm (4000 to 8000) thick so that the intermetallic oxide layer 58 is deposited to a thickness on the order of 400 to 800 nm (4000 to 8000). In accordance with the presence of the openings 56 in the etch stop layer 54 , relatively small depressions 60 are formed on the surface of the intermetallic oxide layer 58 . Since the depth of the recesses 60 is much smaller than the topography resulting from the conventional two-way damascene process as shown in Fig. 11, the recesses 60 pose a comparatively minor problem of maintaining depth of field across a photoresist layer that is used in the photolithography step to define the pattern for the second level wiring lines on the intermetallic dielectric layer or intermetallic oxide layer 58 .

Wie in Fig. 19 gezeigt, wird auf der intermetallischen Oxidschicht 58 eine Fotoresist-Maske 62 gebildet. Die Maske 62 weist ein Muster von Öffnungen auf, das dem Muster der Verdrahtungsleitungen der zweiten Ebene entspricht, die in der intermetallischen Oxidschicht 58 zu bilden sind. Einige der Öffnungen 64 in der Fotoresist-Maske 62 sind über den Öffnungen 56 in der Ätzstoppschicht 54 angeordnet, in denen Verdrahtungen der ersten Ebene unterhalb von Teilen der Verdrahtungsleitungen der zweiten Ebene zu bilden sind. Andere Öffnungen 66 in der Fotoresist-Maske 62 sind über Positionen gebildet, an denen Verdrahtungsleitungen der zweiten Ebene, aber keine Verdrahtungen der ersten Ebene zu bilden sind. Es kann wünschenswert sein, über den Öffnungen 56 in der Ätzstoppschicht 54 etwas breitere Öffnungen 64 in der Fotoresist-Maske 62 zu bilden. Solche breiteren Öffnungen 64 in der Fotoresist-Maske 62 ergeben breitere Öffnungen in der intermetallischen Oxidschicht 58, was im Fertigungsprozeß mehrere Vorteile haben kann. Zunächst wird die Ausrichtung der Verdrahtungsleitungen der zweiten Ebene in bezug auf die Öffnungen 56 in der Ätzstoppschicht 54 und somit der Verdrahtungen der ersten Ebene erleichtert. Außerdem verringern die resultierenden breiteren Öffnungen in der intermetallischen Oxidschicht 58 das Querschnittsverhältnis der im Metallabscheidungsprozeß zu füllenden Löcher, wodurch das Füllen der Löcher im Prozeß zur Bildung der Verdrahtungen der ersten Ebene erleichtert wird.As shown in FIG. 19, a photoresist mask 62 is formed on the intermetallic oxide layer 58 . The mask 62 has a pattern of openings that corresponds to the pattern of the second level wiring lines to be formed in the intermetallic oxide layer 58 . Some of the openings 64 in the photoresist mask 62 are disposed over the openings 56 in the etch stop layer 54 , in which first level wiring is to be formed below portions of the second level wiring lines. Other openings 66 in the photoresist mask 62 are formed over positions where second level wiring lines but no first level wiring are to be formed. It may be desirable to form slightly wider openings 64 in the photoresist mask 62 over the openings 56 in the etch stop layer 54 . Such wider openings 64 in the photoresist mask 62 result in wider openings in the intermetallic oxide layer 58 , which can have several advantages in the manufacturing process. First, alignment of the second level wiring lines with respect to the openings 56 in the etch stop layer 54 and thus the first level wiring is facilitated. In addition, the resulting wider openings in the intermetallic oxide layer 58 reduce the cross-sectional ratio of the holes to be filled in the metal deposition process, thereby facilitating the filling of the holes in the first level wiring process.

Die intermetallische Oxidschicht 58 wird dann durch die Öffnungen 64, 66 in der Fotoresist-Maske 62 hindurch geätzt, wobei ein für Oxid stark selektiver Prozeß verwendet wird, das heißt, das Ätzverfahren sollte so weit wie möglich Oxid leicht ätzen, nicht aber das Material der Ätzstoppschicht 54 (Siliziumnitrid) ätzen. Ein geeignetes selektives Ätzverfahren kann zum Beispiel unter Verwendung eines Ätzmittels durchgeführt werden, das auf einer Mischung von Quellengasen, die C₄F₈/CO oder CF₄ enthalten, mit CHF₃, Ar oder N₂ beruht. Das Ätzverfahren entfernt daher Teile der intermetallischen Oxidschicht 58 überall dort, wo sie durch die Fotoresist-Maske hindurch bloßliegt, um Öffnungen innerhalb der intermetallischen dielektrischen Schicht oder intermetallischen Oxidschicht 58 abzugrenzen, in denen die Verdrahtungsleitungen der zweiten Ebene zu bilden sind. Der Ätzprozeß stoppt in denjenigen Teilen der Öffnungen 66 der Fotoresist-Maske, die über einer massiven Ätzstoppschicht 54 liegen, an der Ätzstoppschicht 54 aus Siliziumnitrid. Innerhalb derjenigen Öffnungen 64 der Fotoresist- Maske, die über Öffnungen 56 in der Ätzstoppschicht 54 aus Siliziumnitrid liegen, setzt sich der Ätzprozeß in die dielektrische Zwischenschicht oder Zwischenoxidschicht 52 hinein fort, um Öffnungen 68 zu bilden, die auf die Öffnungen 56 der Ätzstoppschicht ausgerichtet sind, wobei die Ätzstoppschicht 54 teilweise als eine harte Maske für diesen Prozeß wirkt. Die Öffnungen in der dielektrischen Zwischenoxidschicht 52 werden später mit Metall gefüllt, um die erste Ebene Verdrahtungen für die Schaltung herzustellen. Intermetallic oxide layer 58 is then etched through openings 64 , 66 in photoresist mask 62 using a process that is highly selective for oxide, that is, the etching process should etch oxide as lightly as possible, but not the material of the oxide Etch etch stop layer 54 (silicon nitride). A suitable selective etching process can be carried out, for example, using an etchant based on a mixture of source gases containing C ₄ F ₈ / CO or CF ₄ with CHF ₃ , Ar or N ₂ . The etching process therefore removes portions of the intermetallic oxide layer 58 wherever it is exposed through the photoresist mask to delimit openings within the intermetallic dielectric layer or intermetallic oxide layer 58 in which the second level wiring lines are to be formed. The etching process stops in those parts of the openings 66 of the photoresist mask which lie over a solid etching stop layer 54 on the etching stop layer 54 made of silicon nitride. Within those openings 64 of the photoresist mask that overlie openings 56 in the etch stop layer 54 of silicon nitride, the etch process continues into the interlayer dielectric or intermediate oxide layer 52 to form openings 68 that are aligned with the openings 56 of the etch stop layer , with the etch stop layer 54 partially acting as a hard mask for this process. The openings in the inter-oxide dielectric layer 52 are later filled with metal to make the first level wiring for the circuit.

Der zur Herstellung der zweiten Ebene Verdrahtungsleitungen und der ersten Ebene Verdrahtungen verwendete Ätzprozeß ist für Oxide hoch selektiv, während er die Ätzstoppschicht 54 aus Siliziumnitrid im wesentlichen nicht ätzt. Trotz des hohen Niveaus des Selektionsvermögens ätzt der zur Bildung der Öffnungen in der Zwischenoxidschicht 52 verwendete Ätzprozeß noch in geringem Maße bloßliegende Oberflächen der Ätzstoppschicht 54 aus Siliziumnitrid. Die bloßliegende Oberfläche der Ätzstoppschicht 54 kann daher geätzt werden, um leichte Vertiefungen 70 innerhalb der Öffnungen 66 in der Fotoresist-Maske zu bilden, die nicht über Öffnungen 56 in der Ätzstoppschicht 54 liegen. Die Ränder der Öffnungen 56 in der Ätzstoppschicht 54 werden in diesem Prozeß ebenfalls leicht geätzt, wodurch ein schräger Rand 72 an den Öffnungen in der Ätzstoppschicht 54 entsteht. Die Bildung so eines schrägen Randes 72 an den Öffnungen in der Ätzstoppschicht 54 ist günstig, da so ein schräger Rand die Fähigkeit verbessert, die Öffnungen 68 innerhalb der dielektrischen Zwischenschicht 52 zu füllen. Das Vorhandensein eines schrägen Randes 72 verringert die Neigung zur Bildung eines Überhangs über die Öffnung 68 in der dielektrischen Zwischenschicht 52. Wenn daher der zum Ätzen der intermetallischen Oxidschicht 58 und der Zwischenoxidschicht 52 verwendete Prozeß keine Schräge 72 entlang des Randes der Öffnungen 56 in der Ätzstoppschicht 54 bildet, kann es vorteilhaft sein, nach dem Ätzen der intermetallischen dielektrischen Schicht 52 ein isotropisches Ätzverfahren auf die Ränder der Öffnungen in der Ätzstoppschicht 54 anzuwenden, um eine schräge Seiten wand an den Öffnungen in der Ätzstoppschicht 54 zu bilden.The etch process used to make the second level wiring lines and the first level wiring is highly selective for oxides, while essentially not etching the silicon nitride etch stop layer 54 . Despite the high level of selectivity, the etching process used to form the openings in the intermediate oxide layer 52 still slightly etches exposed surfaces of the silicon nitride etch stop layer 54 . The exposed surface of the etch stop layer 54 can therefore be etched to form slight depressions 70 within the openings 66 in the photoresist mask that do not overlie openings 56 in the etch stop layer 54 . The edges of the openings 56 in the etch stop layer 54 are also lightly etched in this process, thereby creating an oblique edge 72 at the openings in the etch stop layer 54 . Forming such an inclined edge 72 at the openings in the etch stop layer 54 is beneficial because such an inclined edge improves the ability to fill the openings 68 within the intermediate dielectric layer 52 . The presence of an inclined edge 72 reduces the tendency to overhang the opening 68 in the interlayer dielectric 52 . Therefore, if the process used to etch the intermetallic oxide layer 58 and the intermediate oxide layer 52 does not form a slope 72 along the edge of the openings 56 in the etch stop layer 54 , it may be advantageous to apply an isotropic etching process to the edges of the after the etch of the intermetallic dielectric layer 52 Apply openings in the etch stop layer 54 to form a sloping side wall at the openings in the etch stop layer 54 .

Nachdem die Struktur von Fig. 19 vollendet ist, wird die Fotoresist-Maske 62 durch Schwabbeln entfernt, und die Struktur ist fertig für das Abscheiden einer Metallschicht 74, um die Öffnungen in der intermetallischen dielektrischen Schicht 58 und der dielektrischen Zwischenschicht 52 zu füllen, wie in Fig. 20 dargestellt. Die Metallschicht 74 kann ein Einzelmetall, etwa durch Sputtern abgeschiedenes Aluminium, oder ein anderes preiswertes Metall sein. Hoch integrierte Schaltungen erfordern jedoch komplizierte Verdrahtungsstrukturen, und es ist eher typisch, eine mehrschichtige Verdrahtungsstruktur zu verwenden, um die Öffnungen in der Struktur von Fig. 19 zu füllen. Beispielsweise kann es wünschenswert sein, eine dünne "Klebe-" oder Haftschicht auf den Innenseiten der innerhalb der Öffnungen 64, 66 bloßliegenden Öffnungen vorzusehen. Diese Klebeschicht kann die nachfolgende Abscheidung bestimmter Arten von Stopfenmetallen verbessern. Alternativ kann die Klebeschicht primär als Barriere gegen Diffusion zwischen dem Metall der Verdrahtungsstrukturen und dem Substrat wirken. Geeignete Klebeschichten umfassen Titan, Wolfram, eine feste Lösung aus Titan und Wolfram oder andere Zusammensetzungen, viele davon hochschmelzende Metalle wie Titannitrid. Abhängig von der Natur des als Klebeschicht verwendeten Materials können diese Klebeschichtmetalle durch CVD oder physikalische Gasphasenabscheidung abgeschieden werden. Nach Bildung der dünnen Klebe- oder Haftschicht auf den Innenseiten der Öffnungen in den dielektrischen Schichten werden die restlichen Teile d,er Öffnungen gefüllt, typisch mit einem Stopfenmetall, das ein anderes Metall als das für die Klebeschicht verwendete Metall ist. Das Stopfenmetall kann zum Beispiel Wolfram, Aluminium, Legierungen mit Aluminium, Kupfer, Legierun gen mit Kupfer und eine Vielzahl anderer Metalle sein, abhängig von der bestimmten Schaltung, die hergestellt wird, und den Einschränkungen des zur Herstellung der Schaltung verwendeten Verfahrens. Wie in der Technik bekannt, können diese Metalle allgemein durch physikalische Gasphasenabscheidungsverfahren wie Sputtern abgeschieden werden, manche Metalle werden aber besser durch CVD abgeschieden. Die auf der Struktur vorgesehene Metallschicht 74 wird vorzugsweise überfüllt, wie in Fig. 20 gezeigt.After the structure of FIG. 19 is completed, the photoresist mask 62 is removed by buffing and the structure is ready for depositing a metal layer 74 to fill the openings in the intermetallic dielectric layer 58 and the intermediate dielectric layer 52 , such as shown in Fig. 20. The metal layer 74 can be a single metal, such as aluminum deposited by sputtering, or some other inexpensive metal. However, highly integrated circuits require complex wiring structures, and it is more typical to use a multilayer wiring structure to fill the openings in the structure of FIG. 19. For example, it may be desirable to provide a thin "adhesive" or adhesive layer on the inside of the openings exposed within openings 64 , 66 . This adhesive layer can improve the subsequent deposition of certain types of plug metals. Alternatively, the adhesive layer can primarily act as a barrier against diffusion between the metal of the wiring structures and the substrate. Suitable adhesive layers include titanium, tungsten, a solid solution of titanium and tungsten or other compositions, many of them refractory metals such as titanium nitride. Depending on the nature of the material used as the adhesive layer, these adhesive layer metals can be deposited by CVD or physical vapor deposition. After forming the thin adhesive or adhesive layer on the inside of the openings in the dielectric layers, the remaining parts of the openings are filled, typically with a plug metal that is a different metal than the metal used for the adhesive layer. The plug metal can be, for example, tungsten, aluminum, alloys with aluminum, copper, alloys with copper, and a variety of other metals, depending on the particular circuit being manufactured and the limitations of the method used to manufacture the circuit. As is known in the art, these metals can generally be deposited by physical vapor deposition techniques such as sputtering, but some metals are better deposited by CVD. The metal layer 74 provided on the structure is preferably overfilled, as shown in FIG. 20.

Die Bildung der Verdrahtungsstruktur mit zwei Ebenen endet mit der Entfernung überschüssiger Teile der Metallschicht 74, vorzugsweise in einem CMP-Pro zeß. Das Endergebnis so eines Schleifprozesses ist eine ebene Fläche, die sich über die Verdrahtungsleitungen 74 der zweiten Ebene und der intermetallischen dielektrischen Schicht 58 hinweg erstreckt. Auf diese Weise werden die Verdrahtungsstrukturen 78 der ersten Ebene und die Verdrahtungsleitungen 76 der zweiten Ebene beide unter Verwendung eines einzigen Oxidätzschrittes und ohne zwischen metallischen Leitungen dielektrisches Material ablagern zu müssen erzeugt. Außerdem ermöglichen es die ebeneren Oberflächen, auf denen in dem Verfahren von Fig. 15-21 zur Herstellung der Verdrahtungsstruktur mit zwei Ebenen die Fotoresist-Masken gebildet werden, die Fotolithografie mit höherer Genauigkeit durchzuführen. Schließlich liefert das Verfahren der Erfindung von Natur aus eine geglättete Oberfläche, wie in Fig. 21 gezeigt, auf der weitere Bearbeitungsschritte durchgeführt werden können. Die Prozesse gemäß den Verfahren der Erfindung können daher Verdrahtungsstrukturen mit zwei Ebenen mit größerer Zuverlässigkeit bilden, und die Fertigung wird erleichtert. Eine nachfolgende Bearbeitung umfaßt normalerweise das Abscheiden einer weiteren Ebene Verdrahtungsleitungen auf der Oberfläche der in Fig. 21 dargestellten Struktur. Auf der Oberfläche der Schaltung wird typisch eine Schicht Klebemetall abgeschieden, wird zusätzliches Metall als Deckschicht abgeschieden und wird dann die Metallschicht gemustert, um die Verdrahtungsleitungen der dritten Ebene abzugrenzen.The formation of the two-level wiring structure ends with the removal of excess parts of the metal layer 74 , preferably in a CMP process. The end result of such a grinding process is a flat surface that extends across the second level wiring lines 74 and intermetallic dielectric layer 58 . In this way, the first level wiring structures 78 and the second level wiring lines 76 are both produced using a single oxide etch step and without having to deposit dielectric material between metallic lines. In addition, the more planar surfaces on which the photoresist masks are formed in the method of Figs. 15-21 for fabricating the two-level wiring structure allow the photolithography to be performed with higher accuracy. Finally, the method of the invention inherently provides a smoothed surface, as shown in Figure 21, on which further processing steps can be performed. The processes according to the methods of the invention can therefore form two-level wiring structures with greater reliability, and manufacturing is facilitated. Subsequent processing typically involves depositing another level of wiring lines on the surface of the structure shown in FIG . A layer of adhesive metal is typically deposited on the surface of the circuit, additional metal is deposited as a top layer, and the metal layer is then patterned to delimit the third level wiring lines.

Die Erfindung wurde zwar unter Bezugnahme auf ihre bevorzugten Ausführungsformen beschrieben, diese Ausführungsformen sind aber natürlich nur als Beispiele vorgesehen. Der Fachmann erkennt leicht, daß an diesen Ausführungsformen Änderungen und Modifizierungen vorgenommen werden können, ohne von den grundlegenden Lehren der Erfindung abzuweichen. Dementsprechend ist der Schutzbereich der Erfindung nicht auf die beschriebenen bevorzugten Ausführungs formen beschränkt.The invention has been made with reference to its preferred Embodiments described, but these embodiments are of course only as Examples provided. Those skilled in the art will readily recognize that these embodiments Changes and modifications can be made without any of the depart from the basic teachings of the invention. Accordingly, the Scope of the invention is not to the described preferred embodiment shape limited.

Claims

1. A method of manufacturing an integrated circuit containing first level conductor structures and second level conductor structures, the method comprising:
Providing a substrate containing one or more integrated circuits,
Providing a dielectric interlayer on the substrate,
Providing an etch stop layer on the dielectric intermediate layer,
Patterning the etch stop layer to define openings in the patterned etch stop layer corresponding to positions at which first level conductor structures are to be formed,
Providing an intermetallic dielectric layer on the patterned etch stop layer,
Forming a mask for the second level on the intermetallic dielectric layer, the mask for the second level having openings which correspond to positions at which conductor structures of the second level are to be formed,
Etching through the openings in the second level mask to form second level conductor openings in the intermetallic dielectric layer and etching through the openings in the patterned etch stop layer to form first level conductor openings in the intermediate dielectric layer, and
Deposition of metal into the second level conductor openings and into the first level conductor openings.

2. The method of claim 1, further comprising, from the top of the intermetallic dielectric layer forth to remove metal, being within the Conductor openings of the second level and the conductor openings of the first level metal is left.

3. The method of claim 2, wherein removing metal Metal plugs in the second level conductor openings leave the surfaces have that coplanar with surrounding parts of the intermetallic dielectric layer are.

4. The method of claim 3, wherein removing metal is a smoothed surface on the metal plug and the intermetallic dielectric Layer left.

5. The method of claim 4, wherein removing metal chemically mechanical grinding or etching.

6. The method of claim 4, wherein removing metal by chemical mechanical grinding is carried out.

7. The method of claim 1, wherein the dielectric interlayer and the intermetallic dielectric layer has silicon oxide.

8. The method of claim 7, wherein the etch stop layer is silicon nitride having.

9. The method of claim 1, wherein the openings in the mask for the second level in cross section larger than the openings in the patterned etch stop are layer.

10. The method of claim 1, wherein the patterned etch stop layer as a hard mask acts to etch the interlayer dielectric.

11. The method of claim 1, wherein the openings in the patterned etch stop layer are slanted so that an upper part of the openings in the patterned The cross-section of the etch stop layer is wider than a lower part of the openings in the patterned etch stop layer.

12. The method of claim 1, wherein the dielectric interlayer and the intermetallic dielectric layer has silicon oxide, the etch stop layer Has silicon nitride and the etch stop layer with both the dielectric Intermediate layer and the intermetallic dielectric layer is in contact.