DE1949322C

DE1949322C - Circuit arrangement for inserting control signals into a sequence of time division multiplex message signals and for separating out such signals

Info

Publication number: DE1949322C
Authority: DE
Inventors: Lothar Dr. 8000 München Hartmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Publication date: 1972-02-17

Description

Stund der TechnikThe hour of technology

In PCM-Nachrichtensysteinen ist es bekannt (»NTZ«, 1%7, Heft II, S. 667 bis 682), neben den von einer PCM-Sendestelle zu einer PCM-Empfangsstell. jeweils zu übertragenden Nachrichtensignalen noch gesonderte Steuersignale mit zu übertragen. Die im Zuge einer Nachrichtenverbindung von der Sendestelle zu der Enipfangsstelle hin zu übertragenden Nachrichtensignale werden jeweils, in Zeitfächern eines der jeweiligen Verbindung zugeordneten Zeitkanales übertragen. Die Zeitfächer der insgesamt zwischen der Sendestelle und der Empfangsstelle vorhandenen Zeitkanäle sind dabei derart zeitlich ineinandergeschaltet, daß innerhalb jedes durch die Wiederholungsperiode der Zeitfächer eines Zeitkanals entsprechenden Pulsrahmens ein Zeitfach jedes Zeitkanals auftriU Die Steuersignale weiden entweder in den Zeitfächern eines Zeitkanals (gebündelt) Übertragen oder verteilt in jeweils durch eine bestimmte Anzahl von Zeitfächern voneinander gelrennten, einzelnen Zeitelementen. Derartige Steuersignale werden in der Empfangsstelle häufig zur Synchronisierung herangezogen.It is known in PCM messaging systems (»NTZ«, 1% 7, Book II, pp. 667 to 682), in addition to the from a PCM transmitting station to a PCM receiving station In each case to be transmitted message signals also to transmit separate control signals. the to be transmitted in the course of a communication link from the sending point to the receiving point Message signals are each in time slots of a time channel assigned to the respective connection transfer. The total time slots between the sending point and the receiving point existing time channels are interlinked in time in such a way that within each through the Repetition period of the time slots of a time channel corresponding pulse frame a time slot each Time channel appear The control signals are either in the time slots of a time channel (bundled) Transferred or distributed in each case separated from each other by a certain number of time slots, individual time elements. Such control signals are often used for synchronization in the receiving station used.

Aufgabetask

Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie eine Schaltungsanordnung aufzubauen ist, die in einer Sendewelle, von der Nachrichtensignale nach dem ZeitnHiltir'exprinzip in Zeitfächern von Zeitkanälen mit zyklisch wiederholt in Pulsrahmen auftretenden Zeitfächern abgegeben werden, Steuersignale in die Folge der Nachrichtensignale einzufügen erlaubt und die in der Empfangsstelle derartige Steuersignale aus einer Nachrichtensignale und solche Steuersignale umfassenden Signalfolge herauszutrennen erlaubt. Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst.The invention is now based on the object of showing a way as a circuit arrangement is to be built up, which is in a transmission wave, of the message signals according to the ZeitnHiltir'exprinzip in Time fans of time channels with time fans that occur cyclically repeatedly in pulse frames are allowed to insert control signals in the sequence of message signals and the receiving station such control signals from a message signals and allows to separate out such control signals comprising signal sequence. This task will solved by the invention specified in claim 1.

Vorteilebenefits

Es ergibt sich der Vorteil, daß es auf relativ einfache Weise möglich ist, und zwar mit relativ geringem schaltungstechnischcn Aufwand, Steuersignale in eine Folge von Nachrichtensignalen, die im Zuge von Nachrichtenverbindungen von einer Sendestelle zu einer Empfangsstclle nach dem Zeitmultiplexprinzip übertragen werden, einfügen und derartige Steuersignale aus einer Nachrichtensignalc und solche Steuersignale umfassenden Signalfolge in der Empfangsstellc heraustrennen zu können.There is the advantage that it can be done in a relatively simple manner, and with relatively little circuit technology effort, control signals in a sequence of message signals, which in the course of communication links from a sending point to a receiving point based on the time division multiplex principle are transmitted, insert and such control signals from a message signalc and such To be able to separate out signal sequence comprising control signals in the receiving station.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüdien beschrieben.Advantageous further developments of the invention are described in the subclaims.

Die Ausgestaltung der Erfindung nach Anspruch 2 bringt den Vorteil eines besonders geringen schalliingstechnischcn Aufwandes für die Übertragung b/v. Meraiistrcnnung einzelner StcucrzcichendemenU: jeweils nach einer bestimmten Anzahl von Nachrichtcnsignalclcmcnten mit sich.The embodiment of the invention according to claim 2 has the advantage of a particularly low noise level Effort for the transfer b / v. Distribution of individual characters: each after a certain number of message signals.

Hei Ausgestaltung der Erfindung ergibt sich der Vorteil eines besonders geringer schaltungst'.:ehnivhcn Aufwandes für die Übertragung b/w. Ik-raiistrcmluii)¹. einer Mehrzahl son unmittelbar aufeinanderfolgenden Sleiiersignalelenienten jeweils nach »huf bestimmten Anzahl von Nachrii lilnisigrialcle-.......t,,, iwvv Nachrichtensignalen.The embodiment of the invention has the advantage of a particularly low level of circuitry: equal expenditure for the transmission b / w. Ik-raiistrcmluii) ¹ . of a plurality of directly successive signaling signal elements, each according to a certain number of message signals.

Erläuterung der ErfindungExplanation of the invention

Ausführungsbeispiele der Erfindung werden an Hand der F i g. 1 bis 4 näher erläutert. Es zeigt
F i g. 1 eine Schaltungsanordnung zum Einfügen einzelner Steuersignalelemente in eine Nachrichtensignalfolge jeweils nach einer bestimmten Anzahl von Nachrichtensignalelementen in einer Sfc.idestelle, Embodiments of the invention are illustrated with reference to FIGS. 1 to 4 explained in more detail. It shows
F i g. 1 shows a circuit arrangement for inserting individual control signal elements into a message signal sequence after a certain number of message signal elements in a Sfc.idstelle,

ίο F i g. 2 eine Schallungsanordnung zum Heraustrennen einzelner Steuerzeichenelemente aus einer Signalfolge, die Nachrichte'.signale und jeweils nach einer bestimmten Anzahl von Nachrichtensignalen auftretende einzelne Steuersignalelemente aufweist,ίο F i g. 2 shows a sheath arrangement for separating out individual control character elements from a signal sequence, the messages' signals and in each case after has individual control signal elements occurring in a certain number of message signals,

F i g. 3 eine Schaltungsanordnung zum Einfügen jeweils einer Mehrzahl von unmittelbar aufeinanderfolgenden Steuersignalelementen in eine Nachrichtensignalfo'.ge jeweils nach einer bestimmten Anzahl von Nachrichtensignalelementen in einer Sendestelle undF i g. 3 shows a circuit arrangement for inserting a plurality of immediately consecutive Control signal elements in a message signal form after a certain number of Message signal elements in a broadcasting station and

ao F i g. 4 eine Schaltungsanordnung zum Heraustrennen jeweils einer Mehrzahl von unmittelbar aufeinanderfolgenden Steuersignalelementen aus einer Nachrichtensignale und Steuersignale umfassenden Signalfolge jeweils nach einer bestimmten Anzahl von Nachrichtensignalen in einer Empfangstelle.ao F i g. 4 shows a circuit arrangement for separation in each case a plurality of directly successive control signal elements from one Message signals and control signals comprising signal sequence each after a certain number of message signals in a receiving station.

Die in F i g. 1 dargestellte Schaltungsanordnung enthält im wesentlichen einen Speicher Sps, bei dem es sich im vorliegenden Falle um zwei Flip-Flops handelt. Dem Speicher Sps werden an seinen Steuereingängen Nachrichtensignalelemente vom Eingang Asi her zugeführt. Die Takteingänge des Speichers Sps werden von einem Flip-Flop FF1 her angesteuert. Das Flip-Flop FF1 selbst wird durch einem Eingang AfO zugeführte Taktsignale betätigt. Die am Eingang AfO auftretenden Taktsignale besitzen die gleiche Folgefrequenz (/O) wie die N.-chrichtensignalelemente am Eingang Asi. Dadurch werden die am Eingang/l« jeweils auftretenden Nachrichtensignale nacheinander in den Speicher Sps eingespeichert.The in F i g. 1 essentially contains a memory Sps, which in the present case is two flip-flops. Message signal elements are fed to the memory Sps at its control inputs from the input Asi . The clock inputs of the memory Sps are controlled by a flip-flop FF 1. The flip-flop FF 1 itself is actuated by clock signals supplied to an input AfO. The clock signals appearing at the input AfO have the same repetition frequency (/ O) as the N. chrichtensignalelemente at the input Asi. As a result, the message signals occurring at the input / 1 «are stored one after the other in the memory Sps.

An die nicht näher bezeichneten Ausgänge des Speichers Sps — deren jeder ein Ausgangssignal abgibt, das zu dem am jeweils anderen Ausgang auftretende Ausgangssignal komplementär ist — sind zwei jeweils zwei Eingänge besitzende UND-Gatter GV1, GU2 mit ihrem jeweils einen Eingang angeschlossen. Mit ihren anderen Eingängen sind die beiden UND-Gatter Gl/1, Gl/2 an die Ausgänge eines Flip-Flop FFl angeschlossen. Die Ausgänge beider UND-Gatter GU1 und GU 2 sind über ein ODER-Gatter GOl zusammengefaßt, das mit seinem Ausgang an einen Eingang eines zwei Eingänge besitzenden UND-Gatters GU 3 angeschlossen ist. Der andere Eingang des UND-Gatters GU3 ist an eine Stcuerklcmme/Jft angeschlossen, auf deren Bedeutung nachstehend noch näher eingegangen wird. An dieser Stelle sei jedoch bemerkt, daß während der Dauer der Nachrichtcnsignalausspeicherung aus dem Speicher .Sps an dieser Klemme Ab ein »1«-Signa! liegt. An den Ausgang des UND-Gatters Gf/3 ist der eine Eingang eines ODER-Gattcrs GOl angeschlossen, an dessen Ausgang v, wie nachstehend noch ersichtlich werden wird, neben Nachrichtcnsignalelemcntcn auch Steuersignalelcnicntc auftreten. Derartige Steucrsignalciemcnte werden dem anderen EingangTo the unspecified outputs of the memory Sps - each of which emits an output signal that is complementary to the output signal occurring at the respective other output - two AND gates GV 1, GU2, each having two inputs, are connected with one input each. The other inputs of the two AND gates Gl / 1, Gl / 2 are connected to the outputs of a flip-flop FFl . The outputs of both AND gates GU 1 and GU 2 are combined via an OR gate GO1, which is connected with its output to an input of an AND gate GU 3 which has two inputs. The other input of the AND gate GU 3 is connected to a control terminal, the meaning of which will be discussed in more detail below. At this point, however, it should be noted that during the duration of the message signal extraction from the memory. Sps at this terminal Ab a "1" signal! located. One input of an OR gate G01 is connected to the output of the AND gate Gf / 3, at the output v of which, as will become apparent below, not only message signal elements but also control signal elements appear. Such control signals are sent to the other input

f>h des ODER-Gatters GOl über die Stcuerklemme As 7U(H'führl. An den Eingang des Flip-Flops FF2 ist ι in zwei Eingänge besitzendes UND-Gatter Gf/4 mit seinem Ausgang angeschlossen. Der i-ine Eingang de;. f> h of the OR gate GOl via the control terminal As 7U (H'führl. At the input of the flip-flop FF 2 ι AND gate Gf / 4 having two inputs is connected with its output. The i-ine input de ;.

3 43 4

llND-GatiersO'17 4 iM an die Sieiierklemmc Ab an- GUS wird das Flip-Flop FF3 mil TiiklimpulsenllND-GatiersO'17 4 in the Sieiierklemmc Ab an- GUS , the flip-flop FF3 is triggered with Tiiklimpulsen

geschlossen, und der andere Hingang des UND- angesteuert, die mit der Folgefreqiieii/ der iin derclosed, and the other input of the AND-driven, which with the follow-up frequency / the iin der

Ciatters CHI Λ ist an eine Steuerklemme/l/l auge- r.ingangsklemme Us auftretenden SignulelenienieCiatters CHI Λ is connected to a control terminal / l / l external input terminal Us signal line

schlössen. auftreten. Bei dieser Frequenz handelt es sich umclose. appear. This frequency is

Nachdem zuvor der grundsätzliche Aufbau der in 5 JL' erwlinnlo Frequenz/1. Zu diesem Zwecke wcr-After the basic structure of the frequency / 1. For this purpose we

j Fig. I dargestellten Schaltungsanordnung betrachtet den dem einen Flingang, nämlich dem Hingang F./1The circuit arrangement shown in FIG. I considers the one input, namely the input F./1

; vnrden ist, soll nunmehr die Funktionsweise dieser des UND-Gatters GUS F.inspeidiersignale mil der; is vnrden, the mode of operation of the AND gate GUS F.inspeidiersignale with the

Schaltungsanordnung noch näher betrachtet werden. Frequenz /1 zugeführt. F.inem weiteren Hingang desCircuit arrangement to be considered in more detail. Frequency / 1 supplied. F. in another output of the

Wie oben bereits erwähnt, werden in den Speicher UND-Gatters (!US, mimlich dem F.ingang Eh, wer-As already mentioned above, AND gates (! US, actually the F. input Eh, are

Sps die an der Eingangsklemme Asi jeweils aufire- io den Entriegdungs- bzw. Sperrsignale zugeführt. AulSps which are fed to the unlocking or locking signals at the input terminal Asi. Aul

tenden Nachrichtensignalelemente mit der Frequenz die Bedeutung dieser Signale wird weiter unten nochtendency message signal elements with the frequency the meaning of these signals is further below

eingespeichert, mit der diese Naehriehiensignalele- näher eingegangen werden. An dieser Stelle sei je-stored, with which these sewing signals are entered in more detail. At this point each

mente auftreten. Diese Einspeicherfrequenz sei hier doch bemerkt, daß während des Auftretens vonments occur. This storage frequency should be noted here that during the occurrence of

mit /0 bezeichnet. Zum Zwecke der Einspeicherung Nachrichtensignalen an diesem Hingang Eb ein »>!«-marked with / 0. For the purpose of storing message signals at this input Eb a »>!« -

der Nachrichtensignalelemente in den Speicher Sps 15 Signal liegt.of the message signal elements in the memory Sps 15 signal.

gibt das Flip-Flop FF2 jeweils entsprechende Takt- An die Ausgänge des Speichers Spe sind in ent-the flip-flop FF2 outputs the corresponding clock to the outputs of the memory Spe are in dev-

signale ab. Die in dem Speicher Sps jeweils ge- sprechender Weise wie bei der Schaltungsanordnungsignals off. The manner in the memory Sps in each case as in the case of the circuit arrangement

speicherten Naehrichtensignalelemente werden mit gemäß Fig. 1 zwei UND-Gaiter GUCi und GUl mitStored news signal elements are shown in FIG. 1 with two AND gates GUCi and GUl

\ Hilfe der UND-Gatter GUi, GUl mit einer Aus- ihren jeweils einen Hingängen angeschlossen. Die \ Help of the AND gate GUi, GUl with one output connected to each one of their inputs. the

• Speicherfrequenz ausgespeichert, die etwas höher ist 20 jeweils anderen Fi gangi der UND-Gatter GU ft und j »Is die Einspeicherfrequenz. Diese Frequenz sei hier GU7 sind an die Ausgange eines weiteren FHpf mit /1 bezeichnet. Mit dieser Ausspeicherfrequenz/1 Flops FF4 angeschlossen, dessen Steueieingang EfO j auftretende Bctätigungssignale werden der Steuer- Ausspeichersignale zugeführt werden. Diese Aus-ί klemme/l/l zugeführt. Diese Betätigungssignale ge- Speichersignale treten mit einer Frequenz /0 auf, langen über das während der Abgabe von Nachrieh- ²S bei der es sich um die gleiche Frequenz handelt, mit j tensignalelementen übertragungsfähige UND-Gatter der Nachrichtensignaielemente in den Speicher 5/>v ι GU4 zum Steuereingang des Flip-Flops FF2 hin. eingespeichert werden. An die Ausgänge der beiden j Dadurch wird das Flip-Flop FF2 entsprechend der UND-Gatter GU ft und GUl sind die Eingänge eines• Storage frequency stored which is slightly higher 20 other fi gangi of AND gates GU ft and j »Is the storage frequency. This frequency is here GU7 and the outputs of a further FHpf are denoted by / 1. Connected to this withdrawal frequency / 1 flops FF4, the control input EfO j of which activation signals are fed to the control withdrawal signals. This Aus-ί terminal / l / l supplied. These actuating signals overall memory signals occur at a frequency / 0, length about during dispensing of Nachrieh- ² S when it is the same frequency, with j tensignalelementen transmittable AND gates of Nachrichtensignaielemente in the memory 5 /> v ι GU4 to the control input of the flip-flop FF2. can be saved. At the outputs of the two j This flip-flop FF2 corresponding to the AND gates GU ft and GUl are the inputs of one

* Ausspeicherfrequenz (/1) umgesteuert, und zwar in ODER-Gatters GO 3 angeschlossen, von dessen Auseiner solchen Weise, daß jeweils dasjenige Nach- 30 gang y lediglich Nuchrichtensignale'emente bzw. j richtensignalelement aus dem Speicher Sps ausge- Nachrichtensignale abgegeben werden.* Discharge frequency (/ 1) reversed, connected in OR gate GO 3, of its nature in such a way that in each case that follow-up y only message signals are output from memory Sps .

] speichert wird, das zuvor in diesen Speirher einge- Unter Zugrundelegung der oben erwähnten Ver- : speichert worden ist. hältnisse hinsichtlich dei Einspeicher- und Aus-Die Ausspeicherfrequenz/1 ist um einen solchen Speicherfrequenzen/1 bzw. /0 arbeitet die Schal-Wert höher gewählt als die Einspeicherfrequenz/0, 35 tungsanordnung gemäß Fig. 2 wie folgt. Die in der daß nach einer bestimmten, durch das Verhältnis der am Eingang Es auftretenden Signalfolge enthaltenen Ausspeicherfrequenz /1 zu der Einspeicherfrequenz Nachrichtensignaielemente we'den mit der Folgefre-/0 b stimmten Anzahl von Nachrichtensignalele- quenz, mit der sie auftreten, d.h. mit der Frementen ein an einer Steuerklemme/Iv auftretendes quenz /1, in den Speicher Spe eingespeichert. Jeweils Steuersignal über das ODER-Gatter GO 2 abgege- 40 nach d;r in Verbindung mit Fig. 1 bereits erwähnten ben werden kann. Um während der Abgabe eines bestimmten Anzahl von Nachrichtensignalelementen solchen Steuersignals die Abgabe von Nachrichten- wird bei der Schaltungsanordnung gemäß Fig. 2 die signalelementen zu verhindern, wird dabei der Steuer- Einspeichfung in den Speicher Spe unterbrochen j klemme Ab ein »(!«-Signal zugeführt. Auf dieses Zu diesem Zweck wird dem Eingang Eft des UND- »0«-Signal hin werden die UND-Gatter Gt,'4 und 45 Gatters GUS ein »0«-Signal zugeführt, auf das hin , GU 3 gesperrt. Dadurch ist die Ausspeicherung von das Flip-Flop FF3 nicht mehr umschaltet und damit '< Nachrichtensignalelementen aus dem Speicher Sps keine Taktimpulse mehr an den Speicher Spe zur unterbrochen. Einspeiehe rung von an dessen anderen Eingängen ! In F i g. 2 ist eine Schaltungsanordnung dargestellt, anstehenden Signalen abgibt. Die nacheinander in ι die zum Heraustrennen von Steuersignalen aus einer 50 den Speicher Spe eingespeicherten Nachrichten-Naclirichtensignale und Steuersignale umfassenden signalelemente werden mit Hilfe der UND-Gatter ! Signalfolgc dient. Diese Schaltungsanordnung ist in GU6 und GUl nacheinander ausgespeichert und \ einer Ernpfangsstclle vorgesehen, die, wie angedeu- über da.·; ODER-Gatter GO Z an dessen Ausgang .ν tct, mit der in Fig. 1 dargestellten, sendeseitig vor- abgegeben. Die Ausspeicherung der Nachrichtcngesehenen Schaltungsanordnung verbunden sein 55 signalelemente aus dem Speicher Spe erfolgt dabei kann. Die in Fig. 2 dargestellte Schaltungsanord- mit Hilfe der Frequenz /0, d. h. mit einer unterhalb nung umfaßt im wesentlichen einen Speicher Spe, bei der Einspeicherfrequenz /1 liegenden Frequenz. Die dem es sich ebenso wie bei dem Speicher Sps in mit der Frequenz /0 schließlich wieder abgegebenen F i g. 1 um zwei Flip-Flops handeln kann. Die Nach- Nachrichtensignaielemente treten unmittelbar aufrichtensignale und Steuersignale umfassend·; Signal- 60 cinanderfolgend auf.] is stored, which has previously been stored in this Speirher. ratios with regard to the storage and exit The storage frequency / 1 is selected by such a storage frequency / 1 or / 0, the switching value works higher than the storage frequency / 0.35 processing arrangement according to FIG. 2 as follows. The sequence in that the after a certain time by the ratio of signal sequence occurring Ausspeicherfrequenz / 1 contained we'den at the entrance to the Einspeicherfrequenz Nachrichtensignaielemente with the Folgefre- / 0 b agreed number of Nachrichtensignalele- with which they occur, ie with the Fragments of a sequence / 1 occurring at a control terminal / Iv are stored in the memory Spe . In each case, the control signal can be output via the OR gate GO 2 according to the above-mentioned in connection with FIG. . In order for the delivery of a certain number of message signal elements such control signal the delivery of news is in the circuit of Figure 2 to prevent the signal elements, it is the control Einspeichfung into memory Spe interrupted j terminal from one "(" - signal For this purpose the input Eft of the AND “0” signal is fed to the AND gates Gt, '4 and 45 gates GUS a “0” signal, in response to which, GU 3 is blocked is the withdrawal is no longer switches from the flip-flop FF3, and thus'<message signal elements from the memory Sps no clock pulses more to the memory Spe to interrupted. Einspeiehe tion of at whose other inputs! g In F i. 2 shows a circuit arrangement is illustrated, The signals in succession in ι the signals including control signals and control signals for separating out control signals from a message / directional signals and control signals stored in the memory Spe elements are created with the help of the AND gate! Signal sequence serves. This circuit is stored in GU6 and GUI succession and \ a Ernpfangsstclle provided as angedeu- over there ·. OR gate GO Z at its output .ν tct, with the one shown in FIG. 1, given on the transmit side. The storage of the message circuit arrangement can be connected to signal elements from the memory Spe. The circuit arrangement shown in Fig. 2 with the help of the frequency / 0, ie with a voltage below essentially comprises a memory Spe, at the storage frequency / 1 lying frequency. As in the case of the memory Sps in, the F i g finally output again with the frequency / 0. 1 can be two flip-flops. The post-message signal elements occur immediately erecting signals and control signals comprising ·; Signal 60 following one another.

folge tritt bei der Schaltungsanordnung gcnüß Fi g. 2 Zur weiteren Verdeutlichung der Erfindung sei im an der Eingangsklemme Es auf. An diese Eingangs- Hinblick suif die in Fig. 1 und 2 dargestellten Schaiklcmme Es sind entsprechende Steucreingänge des tungsanordnungen noch ein Zahlcnbeispiel betrach-Speichcrs Spe angeschlossen. An Takteingänge des tct. Hierzu sei ein PCM-Nachrichtensystcm mit Puls-Speichers Spe sind die Ausgänge eines Flip-Flops 65 rahmen angenommen, die jeweils 24 Zeitfächer zu FF 3 angeschlossen, an dessen Steuereingang ein zwei S Bit für die Nachrichtensignalübertragung umfas-Eingängc aufweisendes UND-Gatter GU5 mit seinem sen. Ferner sei angenommen, daß jeweils nach drei Ausgang angeschlossen ist. Über diese* UND-Gaiter aufeinanderfolgenden Zeitfächern ein Steuersignal-The following occurs in the circuit arrangement shown in FIG. 2 To further illustrate the invention, let it be at the input terminal Es . To this regard, the input Schaiklcmme shown in Fig. 1 and 2 suif There corresponding Steucreingänge of processing arrangements are still connected to a Zahlcnbeispiel betrach-Speichcrs Spe. At clock inputs of the tct. For this purpose, a PCM message system with pulse memory Spe is assumed to frame the outputs of a flip-flop 65, each of which has 24 time slots connected to FF 3, to whose control input an AND gate GU 5 comprising two S bits for message signal transmission with his sen. It is also assumed that output is connected after every three. Via these * AND-Gaiter consecutive time fans a control signal

eleiiienl von der Sendewelle zu der Empfangsstcllc hin übe rl rage η wird. Dies bedeutet, (IaB in jedem !'ulsrahnien ein 8 BiI (Steuersignale) umfassendes Slcuersignalwort zusätzlich zu den Nachrichtensignalen bzw. Nachnehtcnsigiialclcmcnten übertragen wird. Nimm! man-in diesem Zusammenhang an, daß die Zeilliielier jedes Zeitkanals und damit entsprechende Hits der Zeitlicher jedes Zeitkanals mit einer Wicdeiholungsfrcquenz von 8 kHz auftreten, so treten an der Eingangsklemme Asi die Nachrichtensignalelementc mit einer Frequenz, von 1,536 MH? (24 Kanäle zu 8 Bit zu 8 kHz auf. Diese Frequenz stellt bei der Schaltungsanordnung gemäß Fig. 1 die Einspeiclierfrcquenz/0 dar. Die Ausspeicherfre:|uenz/1 bei der Schaltungsanordnung gemäß Fig. 1 beträgt hingegen I.C> MHz (24 Kanäle zu <S Bit zu 8 kHz zuzüglich 8 Bit zu 8 kHz). Mit dieser Frequenz von 1.6 MHz werden die am Hingang Es der Schaltungsanordnung gemäß Fig. 2 auftretenden Signale, d.h. nur die Nachrichtensignalc bzw. deren Elemente in den Speicher Spv eingespeichert. Die Ausspeicherung der Naehriehtensignalelcmenle aus dem Speicher Spc erfolgt mit der Frequenz /U, also mit 1,536 MH;?.eleiiienl from the transmission wave to the receiving section over rage η. This means (IaB in every frame a control signal word comprising 8 BiI (control signals) is transmitted in addition to the message signals or post-event messages. Assume in this context that the lines of each time channel and thus corresponding hits of the time channels of each time channel occur with a repetition frequency of 8 kHz, the message signal elements occur at the input terminal Asi with a frequency of 1.536 MH? (24 channels of 8 bits at 8 kHz. In the circuit arrangement according to FIG . the Ausspeicherfre: | contrast uence / 1 is IC> MHz (24 channels to <S-bit to 8 kHz plus 8 bits to 8 kHz) in the circuit arrangement of Figure 1 this frequency of 1.6 MHz, the at decease There the.. signals circuit arrangement according to Fig. 2 occurs, ie only the Nachrichtensignalc or their elements in the memory Spv stored. the withdrawal of Naehriehtensignalelcmen le from the memory Spc takes place with the frequency / U, i.e. with 1.536 MH;?.

Die in F i g. 3 dargestellte Schaltungsanordnung dient — wie die-in F i g. 1 dargestellte Schaltungsanordnung zum Einfügen von Steuersignalen, die an einem Eingang As' auftreten, in eine Folge von Nachrichtensignalen, die an einem Eingang Asi auftreten und die im Zuge von Nachrichtenverbindungen von einer Sendestelle zu einer EmpFangsstelle hin nach dem /eitmultiplexprinzip zu übertragen sind. Im Unterschied zu de ι in Fig. 1 dargestellter Schaltungsanordnung weiden bei der Schaltungsanordnung gemäß I i j:. 3 jedoch jeweils zu einem Wort zusammengefaßte, uninitielbar aufeinanderfolgende Steuersignale jeweils nach einer bestimmten Anzahl \on Nachrichtensignalen übertragen. Die Verhältnisse sind dabei so gewählt, daß zu einem Wort zusammengefaßte, unmittelbar aufeinanderfolgende Steuersignale nur in einem Zeitfach jedes Piilsrahniens auftreten. Aus diesem Grund ist der hier vorgesehene Speicher .V/u 3 so ausgebildet, daß er jeweils eine Mehrzahl von Nachrichtensignalelemcnten. nämlich neun Nachrichtensignalelemcnte, aufzunehmen vermag: der Speicher .9/«3 umfaßt dabei neun Speielierslufcn vM Ims v/9. In diesem Zusammenhang ist angenommen, daß jeweils acht Nachrichtensignalelemente in einem Zeitfach der für die Sipnal-IU¹CIIkIIUIII₁U /ur Verfügung stehenden Zeitlicher übertragen werden können. Der Speicher Λ/u Il umfaß! snmit eine Speichcrstufe mehr, ak der Anzahl des jeweils ein Wort bildende Sigiialclemcnt:· entspricht. Den Stcueicingängcn sämtlicher Speichcrs'.ufcn i/l bis s/9 werden hier die NachrichieiiMgnalelemente \on einem Eingang Asi her gleichzeil g zuiiefiiliü. F:in Nacl nclitensignalelemcnt wird jedoch jeweils nur in eine Speicherstufe eingespeichert. Zur Eiiispeichcrimi: anleinanderfolgender Nachriehtensignaielementc in aufeinanderfolgende Speicherofen des Speiche! s Λ"/?.? 3 »ibt ein — hier an Stelle des Flip-Flops /FI bei der Schaltungsanordnung gemäß F'ig. 1 vorci'sehenei - Ringzähler RzA entsprechende Takiimpulse an Takteingänge der Speicherchcrsiufen s/l bis \/9 ties Speichers Sps 3 ab. Der Riiui/ählcr Rr I \\^;id von einem Eingang afO her angesteuert. Die Einspeicherung d:r Nachriditcnsiunalelemenle in dni Speieher Sp\ 3 erfolgt dabei mit der F'iequenz. mit der diese Naehrichtensijinalelementc auftreten. Zur Aisstieicherung der in Speichel Sps 3 jeweils gespc chertcn Nachrichten signalelemente dienen auch hier UND-Gatter, niitr Iteh die UND-Gatter GUa bis GUi, die nacheinaiule von einem Ringzähler R::l I er entriegelt werden Der Ringzähler Afc2 wird iibci ein UND-Gatter 4 ii .•ntsprechender Weise angcstci crt wie das Flip-Ilo| ill bei der Schaltungsanordnung gemäß F i g. 2 Die UND-Gatter GUa bis GUi entsprechend deiThe in F i g. The circuit arrangement shown in FIG. 3 serves - like the one in FIG. 1 illustrated circuit arrangement for inserting control signals that occur at an input As' into a sequence of message signals that occur at an input Asi and which are to be transmitted in the course of communication links from a transmitting point to a receiving point according to the multiplex principle. In contrast to the circuit arrangement shown in FIG. 1, the circuit arrangement according to I ij :. 3, however, in each case combined into one word, uninitially successive control signals are transmitted in each case after a certain number of message signals. The relationships are chosen so that control signals which are combined in one word and which follow one another in a direct sequence occur only in one time slot of each Piilsrahnien. For this reason, the memory .V / u 3 provided here is designed so that it each has a plurality of message signal elements. namely nine message signal elements, capable of receiving: the memory .9 / «3 comprises nine storage lines vM Ims v / 9. In this context it is assumed that eight message signal elements can be transmitted in a time slot of the time available for the signal IU ¹ CIIkIIUIII _{1 U / ur.} The memory Λ / u Il includes! snwith one more storage stage, ak corresponds to the number of Sigiialclemcnt each forming a word: · corresponds. The message elements from an input Asi are simultaneously fed to the stcueic input of all the storage devices from 1 to 9. Q: In Naclitensignalelemcnt, however, only one storage stage is stored in each case. For Eiiispeichcrimi: consecutive Nachriehtensignaielementc in successive storage heater of the spoke! ?.? s Λ "/ 3" ibt a - here in place of the flip-flop / FI in the circuit arrangement according to F'ig 1 vorci'sehenei -. Rz ring counter corresponding Takiimpulse to clock inputs of the Speicherchcrsiufen s / l to \ / 9 ties Memory Sps 3. The Riiui / ählcr Rr I \\ ^; id controlled from an input af0 . The storage of the message elements in the memory Sp \ 3 takes place with the sequence with which these message signals occur The message signal elements stored in saliva Sps 3 also serve here AND gates, with the AND gates GUa to GUi, which are subsequently unlocked by a ring counter R :: l I er. The ring counter Afc2 becomes an AND gate 4 . • ii ntsprechender manner angcstci crt as the flip-Ilo | ill g in the circuit arrangement in accordance with F i 2 the AND gates GUA to GUi according dei.

ίο UND-Gattern GU\ und GU2 bei der Schaltungs anordnung gemäß Fig. I. Im übrigen Aufbau stimm die Schaltungsanordnung gemäß Fig. 3 mit der ir Fig. 1 dargestellten Schaltungsanordnung tiberein.ίο AND gates GU \ and GU2 in the circuit arrangement according to FIG. I. In the rest of the structure, the circuit arrangement according to FIG. 3 agrees with the circuit arrangement shown in FIG.

Im Unterschied zu der Schaltungsanordnung gemaß Jig. I tritt jedoch bei der Schaltungsanordnung gemäß Fig. 3 an der SteuerUIenme As' nach Abgabe \(in jeweils 24 aufeinanderfolgenden Nachrichtensifinalwortcn (mit jeweils !S Bit) ein Stcuersignalworl (8 Bit umfassend) auf. Unter Zugrundelegung derIn contrast to the circuit arrangement according to Jig. In the circuit arrangement according to FIG. 3, however, a control signal word (comprising 8 bits) occurs at the control unit As' after delivery (in 24 consecutive message final words (each with! S bits)

»ο oben bereits angegebenen Zahle nwertc bedeutet dies, daß die Einspeichcrung d:r Nachrichtensignalelemente h den SpeicherSpsH rrit einer Einspeicherfrequen/ von 1,536MHz erfolj.t, und daß die Ausspeicherung dieser Nachridittnsignalelemente mit"Ο number values already given above, this means that the storage of the message signal elements h the memory SpsH rrit of a storage frequency of 1.536 MHz takes place, and that the storage of these message signal elements with

as einer AiTpcicherfrcquenz von 1.6 MHz erfolgt.it takes place at an AiTpcicherfrcommunikations of 1.6 MHz.

Die in F ig. 4 dargestellte Schaltungsanordnung umfaßt wie die in Fig. 3 dnrgistellte Schaltungsanordnung einen Speicher Spe4. der ebenfalls neun Speicherofen sfl bis j/9 iufveist. Ferner umfaßt die Schaltungsanordnung gemäß Fig.4 einen zur Einspeie lcrung von Nachriditensignalelementeri in den Speicher S/71?4 dienenden Taktimpulse abgebenden Ringzähler Rz3, der hinsichtlich seiner Aufgabe dem Flip-Flop FF3 bei der Schaltungsanordniing genäß F i g. 2 entspricht. 'Demgemäß wird der Ringzähler Rz3 in entsprechender Weise über ein UND-Gatter Gi/5 angesteuert. Die Schaltungsanordnung gemäß Fig.4 umfaßt außerdem noch einen Ringzähler Rr4. der hinsichtlich seiner FunktionThe in Fig. 4 circuit arrangement shown comprises as the dnrgistellte in Fig. 3 circuit arrangement has a memory Spe 4. likewise nine memory furnace sfl to j / 9 iufveist. Furthermore, the circuit arrangement according to FIG. 4 comprises a ring counter Rz 3 which emits clock pulses and which, with regard to its task, corresponds to the flip-flop FF3 in the circuit arrangement according to FIG. 2 corresponds. 'Accordingly, the ring counter Rz3 is controlled in a corresponding manner via an AND gate Gi / 5. The circuit arrangement according to FIG. 4 also includes a ring counter Rr4. in terms of its function

4c dem Flip-Flop FF4 bei de;· Schaltungsanordnung gemäß Fig. 2 entspricht. Die Fortschaltung des RingzählcTs Rz4 erfolgt an dessen Eingang LfO'. Analog zu der Funktionsweise der in Fig. 2 dargestellten Schaltungsanordnung gibt auch die in Fig.4 dargestellte Schaltungsanordnung am Ausgang.ν des ODER-Gatters GO 3 nur Nachri-htensignalclcnientc ab. Das ODER-Galtcr GO3 ist dabei rni1 seinen Eingängen an die Aisgänge von neuen UND-Gattern GCA bis GUs angeschlossen, die jewc ils an entsprechende Ausgänge der Speicherstufen v/l bis λ/9 des Speichers Spe4 und des Ringzählers mit ihren Eingängen angcschlcsse ι sind. Die erwähnten Nach ■ichicnsignalelcmentr tietcn dabei jeweils immittelbiii- nacheinander auf. Die Einspeicherung.4c corresponds to the flip-flop FF4 in the circuit arrangement according to FIG. The ring counter Rz4 is switched on at its input LfO '. Analogous to the mode of operation of the circuit arrangement shown in FIG. 2, the circuit arrangement shown in FIG. 4 also only emits message signals at the output.ν of the OR gate GO 3. The inputs of the OR gate GO3 are connected to the outputs of new AND gates GCA to GUs , which are each connected to corresponding outputs of the memory stages v / 1 to λ / 9 of the memory Spe4 and the ring counter with their inputs . The mentioned after-signal elements occur in the middle one after the other. The storage.

der am Eingang Es bei der Schaltungsanordnung grmäß F ' g. J auftretenden Signalelcmente erfolct mit der F.inspeicherfrcquenz /1 von 1.6 MHz. und die Aufspeicherung der im Speicher Spc4 jeweils gespeicherten Nrichrichtcnsignalcbmenle erfolgt mitthat at the input Es in the circuit arrangement is larger than F 'g. The signal elements that occur are carried out with the memory frequency / 1 of 1.6 MHz. and the storage of the noichrichtcnsignalcbmenle respectively stored in the memory Spc 4 takes place with

der Ausspeicherfrequenz 10. also mit einer Frequenz von 1.536 MHz.the withdrawal frequency 10. ie with a frequency of 1,536 MHz.

Im Hinblick auf die Fortschaltung der Rinczäh.lcr KrJ. Rz2. K;3 und Rz4 sei ibschließcnd noch folgendes bemerkt. Nimmt man an. daß es sich bei diesen Ringzählern jeweils um neunstufmc Rinezähler hatdelt und daß die Nachrichtensicnalelcmente an den Klemmen Asi und \ mit der Frequenz /0 und ar den Klemmen.ν und Es mit der Fre-With regard to the progression of the Rinczäh.lcr KrJ. Rz2. K; 3 and Rz4 the following should also be noted. One accepts. that these ring counters are each nine-step rine counters and that the message signal elements at the terminals Asi and \ with the frequency / 0 and ar at the terminals.ν and Es with the frequency

/1 iiiiftreten, so ergehen sieh für die den Fortschallceingiingon zuzuführenden Betätigungssignale folgend·.· Bedingungen. Λη den Klemmen ,1/0' und /./0 halien Fnrlsehaltesipnale mil einer dem Neunfachen der !^;rei|iien/ /0 entsprechenden Frequenz auf/ulrelcn, und an den Klemmen/I/Γ und EjY habe;; Forlscliallesipnale mit einer dem Neunfachen tier I-'rciiucnz /1 entsprechenden Frequenz aufzutreten. / 1 iiiif occur, see the following conditions for the actuation signals to be fed to the sound signalingon. Λη the terminals, 1/0 'and /./0 halien Fnrlsehaltesipnale with one of the nine times the! ^; rei | iien / / 0 corresponding frequency on / ulrelcn, and on terminals / I / Γ and EjY have ;; Forlscliallesipnale to occur with a frequency equal to nine times the tier I-'rciiucnz / 1.

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Claims

Patent claims:

I. Circuit arrangement for Finfücn of control signals in a sequence of message signals, which are transmitted in the course of communication links from a sending point to a receiving> 5 point according to the time division multiplex principle, and / to separate such control signals from a message signals and such control signals comprehensive signal sequence in the reception center. in particular in a PCM message system with PCM communication systems belonging to the sending station and ILmplangsslelle, in which a memory (.S '/'. v; .S '/' c) is also provided in the sending station and in the receiving station in which only the message signal elements forming the message signal elements are stored with a finspecicher frequency that corresponds to the repetition frequency with which the message signal elements occur, characterized in that the message signal elements stored in the memory (Sps) of the transmitting station are sent from the memory (Sps) of the transmitting station with such a discharge frequency (/ 1) that after a number of message signal elements determined by the ratio of this withdrawal frequency (/ 1) to the injection frequency (/ 0) which exceeds the value 1, at least one control signal element can be transmitted to the receiving point with the withdrawal being stopped, and that from the Save λο rather (Spr) the receiving point the night Directional signal elements are stored out with such a Ausspeichcrftefrequenz (/ O) that after a number of message signal elements determined by the ratio of this Ausspeicherkfrequenz (/ 0) falling below the value I to the Fin memory frequency (/ 1), the storage in this memory (Spc) during of the exposure of each control signal clamps is slillsetzhar.

2. Arrangement according to claim 1, characterized in that ti a [Λ when a control signalclcmcntcs is transmitted after a certain number of message signal elements as saliva (Sps. Spc) two single memories are used, in which the message cnsipnal elements are alternately stored and to each of the one Input of two Cjatter circuits «; f / l. (JlJl; CiV (t. CiVl) is connected, which are acted upon at their respective other input in alternating sequence with Frcigabesignalen, which occur with the respective discharge frequency (/ 1 or / 0), and that the release of these release signals after one certain fixed number of recorded message signal elements is interrupted for a certain period of time during which a control signal element occurs.

3. Arrangement according to claim 1, characterized in that when transmitting a plurality of immediately successive control signal elements after a certain number of message signal elements as a memory (Sps3 \ Spe4) a memory arrangement with such a storage capacity is used that after storage or retrieval of the relevant number of message signal elements and stopping the respective storage or retrieval process for the duration of the occurrence of the specific number before control signal elements, the storage or retrieval of message signal elements can be released again.

1 sheet of drawings 209 6Ο8 / 2;

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