DE1947437C - Circuit arrangement for scanning and controlling the transmission of information between a memory system and input and output devices of data processing machines - Google Patents
Circuit arrangement for scanning and controlling the transmission of information between a memory system and input and output devices of data processing machinesInfo
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Description
Die Erfindung betrifft eine Schaltungsanordnung zum Abtasten und Steuern der übertragung von Informationen zwischen einem Speichersystem und Leitungen, die mit Ein- und Ausgabeeinheiten einer elektronischen Datenverarbeitungsanlage verbunden sind und die Informationen mit unterschiedlichen Geschwindigkeiten und unterschiedlichen übertragungsmodi über einen Übertragungskanal übertragen können, der einen Hochgeschwindigkeitsspeicher umfaßt, in dem eine erste Gruppe von Speicherpositionen ι ο vorhanden ist, die den einzelnen Übertragungsleitungen zum Sammeln von Informationen zugeordnet sind. The invention relates to a circuit arrangement for scanning and controlling the transmission of information between a memory system and lines which are connected to input and output units of an electronic data processing system and which can transmit information at different speeds and different transmission modes via a transmission channel which comprises a high-speed memory, in which a first group of memory positions ι ο is present, which are assigned to the individual transmission lines for collecting information.
Ähnliche Schaltungsanordnungen sind schon bei den bekannten Fernschreibvermittlungsanlagen eingesetzt worden. Hier wird im allgemeinen ein Einzeichenspeicher pro Teilnehmerleitung vorgesehen, mit dem es möglich ist, unabhängig von der übertragungsgeschwindigkeit den Empfang oder die Weitergabe der zu Fernschreibkennzeichen zusammengefaßten Impulsgruppen zu bewirken. Die Anlage bzw. die Speicher können dabei so ausgelegt sein, daß die Einspeicherung mit einer bestimmten ersten Geschwindigkeit und die Ausspticherung mit einer zweiten Geschwindigkeit erfolgt. So ist z. B. in der deutschen Auslegeschrift 1 275 088 eine derartige Schaltungsanordnung bekanntgeworden, die dadurch gekennzeichnet ist, daß die Leitungen mit je einem Ein-Bit-Speichcr abgeschlossen sind, der zentrale Speicher für jede Leitung eine a,^ser fest zugeordnete Speicherzelle vorgegebener Bitkapazität aufwe'oi und eine zwischen den Ein-Bit-Speiclwrn und den Speicherzellen angeordnete Einrichtung in zyklischer Reihenfolge gleichzeitig mit einem Ein-Bit-Speicher und der zugeordneten Speicherzelle zusammenschaltbar ist. daß diese Einrichtung beim Eingeben einer Nachricht zunächst das erste Bit allein und später das jeweils nächste im Ein-Bit-Speicher gespeicherte Bit und alle gegebenenfalls in der Speicherzelle berei«s gespeicherten Bits vorübergehend übernimmt, auf ihre Anzahl überprüft und danach miteinander so lange jeweils in der Speicherzelle eingespeichert, bis diese gefüllt ist, und sie dann miteinander in den der betreffenden Nachricht zugeteilten Teil des zentralen Speichers überträgt und beim Ausgehen einer Nachrieht zunächst eine der Bitkapazität der Speicherzelle entsprechende Anzahl von Bits aus dem zen-. traten Speicher und später alle gegebenenfalls in der Speicherzelle noch gespeicherten Bits vorübergehend übernimmt, auf ihre Anzahl überprüft und danach getrennt voneinander der als nächstes auszugebende Bit d?r Nachricht in den Ein-Bit-Speicher und alle gegebenenfalls noch übrigen Bits so lange jeweils in die Speicherzelle eingespeichert, bis diese geleert ist. und daß ein Rechner den Nachrichtenkopf und das 5j Nachrichtenende der zu übertragenden Nachrichten und die die sonstigen Steuerbefehle betreffenden Bits gleichzeitig mit der Eingabe bzw. Ausgabe dieser Bits übernimmt und verarbeitet. Similar circuit arrangements have already been used in the known telex switching systems. Here, a single-character memory is generally provided for each subscriber line, with which it is possible to effect the reception or transmission of the groups of pulses combined into teleprinting codes regardless of the transmission speed. The system or the memory can be designed in such a way that the storage takes place at a certain first speed and the extraction takes place at a second speed. So is z. Example, in German Auslegeschrift 1,275,088 has become known, such a circuit arrangement, which is characterized in that the lines each having a one-bit Speichcr are completed, the central memory for each line a, ^ ser dedicated memory cell of predetermined bit capacity aufwe 'oi and a device arranged between the one-bit memory and the memory cells can be interconnected in cyclic sequence at the same time with a one-bit memory and the associated memory cell. that this device temporarily takes over the first bit alone when a message is entered and later the next bit stored in the one-bit memory and any bits already stored in the memory cell, checked for their number and then in each case with each other for so long the memory cell is stored until it is filled, and then they are transferred together to the part of the central memory allocated to the relevant message and, when a message is issued, first a number of bits corresponding to the bit capacity of the memory cell from the zen-. occurred memory and later temporarily takes over all bits possibly still stored in the memory cell, checked for their number and then separately from one another the next bit to be output of the message in the one-bit memory and any remaining bits in the Storage cell stored until it is emptied. and that a computer takes over and processes the message header and the message end of the messages to be transmitted and the bits relating to the other control commands at the same time as the input or output of these bits.
Diese Schaltungsanordnung hat jedoch den Nach' teil, daß die Sicherheit über übertragung für Fernschreibspeichervermittlungsanlagen ausreicht, jedoch nicht für datenverarbeitende Maschinen, wo es auf besonders hohe Präzision der überwachung von Informationen ankommt.However, this circuit arrangement has the disadvantage that the security of transmission is sufficient for telex memory switching systems not for data-processing machines where particularly high precision information monitoring is required.
Außerdem ist durch die Einführungsschrift IBM TELE-Processing, Systeme und ihre Anwendung, IBM Form 74 913-1, Juni 1964, S. 37 bis 49, eine programmierte Datenübertragungssteuereinheit bekanntgeworden, die Daten mit unterschiedlicher Geschwindigkeit und unterschiedlichen Ubertragungsmodi über einen Ubertragungskanal übertragen kann. Der Übertragungskanal ist zu diesem Zwecke mit einem Hochgeschwindigkeitsspeicber ausgerüstet, um in den einzelnen Leitungen zugeordnete Speicherplätzen die Bits zu sammeln, die aus der zugeordneten Leitung übertragen werden. In addition, the introductory document IBM TELE-Processing, Systems and its Application, IBM Form 74 913-1, June 1964, pp. 37 to 49, made known a programmed data transmission control unit that can transmit data at different speeds and different transmission modes over a transmission channel. For this purpose, the transmission channel is equipped with a high-speed memory in order to collect the bits that are transmitted from the assigned line in the memory locations assigned to the individual lines.
Diese programmierbare Datenübertragungssteuereinheit hat jedoch den Nachteil, daß sie nur bis zu 40 Halbduplexlinien bedienen kann, und es ist nicht möglich, durch Auswechseln eventuell der in den Kontrollfeldern stehenden Steuerinformationen mehr Leitungen zu bedienen. Eine Erweiterung dieser programmierten Datenübertragungssteueieinheit wäre nur möglich, wenn man den Speicherplatz und das logische Netzwerk wesentlich erweitern würde.However, this programmable data transfer control unit has the disadvantage that it can only handle up to 40 half-duplex lines and it is not possible to replace the Control fields standing control information to use more lines. An extension of this programmed data transmission control unit would only be possible if the memory space and the logical network would expand significantly.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung zum Abtasten und zum Steuern der übertragung von Informationen zwischen einem Speichersystem und Leitungen, die mit Ein- und Ausgabeeinheiten einer elektronischen Datenverarbeitungsanlage verbunden sind, zu schaffen, die es ermöglicht, daß bei Vergrößerung der An2ahl_ der zu bedienenden Leitungen nur die entsprechenden Steuerinformationen im Speicher ausgewechselt zu werden brauchen, so daß insbesondere die Nachteile der letztgenannten programmierbaren Datenübertragungssteuereinheit vermieden werden.The invention is therefore based on the object of a circuit arrangement for scanning and for Control the transfer of information between a storage system and lines connected to input and output units of an electronic data processing system are connected to create the it makes it possible that when the number of lines to be operated is increased, only the corresponding lines Need to be exchanged control information in the memory, so that in particular the disadvantages the latter programmable data transfer control unit can be avoided.
Die erfindungsgemäße Lösung der Aufgabe besteht nun darin, daß in dem Hochgeschwindigkeitsspeicher eine zweite Gruppe Speicherpositionen vorhanden ist, die Steuerinformationen zur Definition allei Abtastmerkmale der Leitungen enthält, die während einer in Abtastzyklen unterteilen Ai tastoperation in Abhängigkeit von der übertragungsgeschwindigkeit und dem übertragungsmodus abgetastet wird und daß zu Beginn der Gesamtabtastung ein Gruppensteueradressregister die Adresse der ersten Steuerinformation im Hochgeschwindigkeitsspeicher aufnimmt, das zur Parallelübertragung der Steuerinformation mit einer Gruppe Registerstufen verbunden ist und daß ein Abtastzyklus einen Elementarschritt aufweist, währenddem Zugriff zu den zweiten Speicherpositionen besteht, dem unmittelbar weitere Elementarschritte folgen, während derer die Leitungen mit gemeinsamen Übertragungsmodi und Geschwindigkeiten abgetastet werden.The inventive solution to the problem is that in the high-speed memory there is a second group of memory positions containing the control information for defining all scanning features which contains lines which Ai sample operation depending on during a sample operation, which is subdivided into sample cycles is scanned by the transmission speed and the transmission mode and that at the beginning of the overall scan, a group control address register contains the address of the first control information records in the high-speed memory, which is used for the parallel transmission of the control information with a Group register stages is connected and that a sampling cycle has an elementary step during which There is access to the second memory position, which is followed by further elementary steps follow, during which the lines with common transmission modes and speeds are scanned.
Der Vorteil der erfindungsgemäßen Schaltungsanordnung besteht darin, daß einmal eine sehr hohe Flexibilität hinsichtlich der möglichen Übertragungsgeschwindigkeiten der Leitungen besteht und zum anderen eine sehr große Anzahl von Leitungen, z. B. bis zu 500 Leitungen bei einer übertragungsgeschwindigkeit von 50 Bauds, mit einem geringen Schaltungsaufwand gesteuert werden können. Außerdem braucht bei einer Modifizierung der Schaltungsanordnung keine schaltungstechnische Änderung vorgenommen zu werden, da die Änderung allein durch Änderung der Gruppenkontrollworte und Leitungskontrollworte im Speicher vorgenommen werden kann. Dies wird insbesondere dadurch erreicht, daß ein Gruppen* Steueradreßregister vorhanden ist, in das die Adresse der ersten Steuerinformation im Hochgeschwind ig· keitsspetcher eingetragen wird und das zur Parallel' Übertragung der Steuerinformation mit einer Gruppe von Registerstufen verbunden ist, und der Abtast' The advantage of the circuit arrangement according to the invention is that, on the one hand, there is a very high degree of flexibility with regard to the possible transmission speeds of the lines and, on the other hand, a very large number of lines, e.g. B. up to 500 lines at a transmission speed of 50 bauds, can be controlled with little circuitry. In addition, when the circuit arrangement is modified, no circuit changes need to be made, since the change can be made solely by changing the group control words and line control words in the memory. This is achieved in particular by the fact that there is a group control address register in which the address of the first control information is entered at high speed and which is connected to a group of register levels for the parallel transmission of the control information, and the scan
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zyklus einen Elementarschritt aufweist, währenddem Zugriff zu den zweiten Speicherpositionen besteht, dem unmittelbar weitere Elementarschritte folgen, während derer die Leitungen mit gemeinsamen Ubertragungsmodi und Geschwindigkeiten abgetastet werden.cycle has an elementary step, during which There is access to the second memory position, which is immediately followed by further elementary steps, during which the lines are scanned with common transmission modes and speeds will.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Developments of the invention are in the subclaims marked.
Ausführungsbeispiele der Erfindung werden nun an Hand der Zeichnungen näher beschrieben. Es zeigtEmbodiments of the invention will now be described in more detail with reference to the drawings. It indicates
F i g. 1 schematisch den allgemeinen Aufbau eines Ausführungsbeispiels,F i g. 1 schematically shows the general structure of an exemplary embodiment,
F i g. 2 die Struktur eines Gruppensteuerwortes, F i g. 3 die Struktur eines Leitungssteuerwortes,F i g. 2 the structure of a group control word, FIG. 3 the structure of a line control word,
F i g. 4 die Zusammensetzung eines Abtastzyklus bei einem Ausführungsbeispiel,F i g. 4 shows the composition of a sampling cycle in one embodiment;
F i g. 5 A die Segmentunterteilung eines Abtastzyklus, F i g. 5 A is the segment subdivision of a scanning cycle,
Fig. 5 B den Aufbau der Segmente, die in Fig. 5A erscheinen,FIG. 5B shows the structure of the segments shown in FIG. 5A to appear,
F i g. 6 die logische Anordnung der Leitungs-Abtaststeuerung, F i g. 6 the logical arrangement of the line scan control,
F i g. 7 die Einrichtung zur Serien-ZParallelumwandlung der Zeichen undF i g. 7 the device for series-to-parallel conversion of characters and
F i g. 8 schematisch die Schalteinheit für die Datenübertragung zwischen dem Hochgeschwindigkeitsspeicher und der ZentraleinheitF i g. 8 schematically the switching unit for the data transmission between the high-speed memory and the central unit
F i g. 1 zeigt die Datenübertragungs-Steuereinheit 1, die hauptsächlich aus der Zentraleinheit 2 einer Datenverarbeitungsanlage besteht Diese Zentraleinheit umfaßt die charakteristischen Elemente, wie Festwertspeicher, Hauptspeicher, Wahlkanal und Multiplexkanal. Der Wahlkanal ist mit schnellen Eingabe-Ausgabe-Einheiten verbunden und kann an andere Datenverarbeitungssysteme mit Hilfe des Adapters 4 für eine K anal-zu-Kanal-Verbindung angeschlossen werden. Der Multiplexkanal ist an weniger schnelle Eingabe-Ausgabe-Einheiten angeschlossen und steuert den Übertragungskanal 3 auf einem seiner Unterkanäle. F i g. 1 shows the data transmission control unit 1, which mainly consists of the central unit 2 of a data processing system This central unit includes the characteristic elements, such as read-only memory, Main memory, selection channel and multiplex channel. The selection channel is connected to fast input-output units and can be shared with others Data processing systems connected with the aid of the adapter 4 for a channel-to-channel connection will. The multiplex channel is connected to less fast input-output units and controls the transmission channel 3 on one of its sub-channels.
Der Übertragungskanal (COC) steuert die übertragungsschaltung mit Hilfe von Adaptereinheiten S. Jede dieser Adaptereinheiten steuert eine Gruppe von Leitungen, die in verschiedenen Betriebsarten und mit unterschiedlichen Geschwindigkeiten arbeiten. Der Betrieb kann entweder synchron mit Taktimpulsen oder asynchron mit »Start-Stop«-Ubertragung erfolgen. Wenn die Ubertragungsleitungen über relativ lange Strecken benutzt werden, sind sie in jedem Fall über Modems 6 an die Adaptereinheiten angeschlossen.The transmission channel (COC) controls the transmission circuit with the aid of adapter units S. Each of these adapter units controls a group of lines that work in different modes and at different speeds. Operation can be either synchronous with clock pulses or asynchronous with »start-stop« transmission. If the transmission lines are used over relatively long distances, they are always connected to the adapter units via modems 6.
Der Übertragungskanal umfaßt einen Hochgeschwindigkeitsspeicher HSS (F i g. 6), der die Speicherung von Daten ermöglicht, welche von den Ubertragungsleitungen kommen oder auf diese gegeben werden. Ein Warteschlangenregister dient der vorübergehenden Speicherung der vom Schnallspeicher auf den Multiplexkanal MPX übertragenen Daten.The transmission channel comprises a high-speed memory HSS (FIG. 6), which enables the storage of data which come from the transmission lines or are placed on them. A queue register is used to temporarily store the data transferred from the buckle memory to the multiplex channel MPX.
Das Problem des Abtastprozesses besteht im Empfang oder Senden von Daten über verschiedene Lei' tungsgruppen, die die übertragung in verschiedenen Betriebsarten und mit unterschiedlicher Geschwindig' keit vornehmen. Zu diesem Zweck werden zwei Arten von im Hochgeschwindigkeitsspeicher gespeicherten Steuerwörteru benutzt. Zuerst wird das Gruppensteuerwort GCtVbenutzt, das z, B. 80 Bits im Speicher belesen kann und in einem Beispiel in F i g. 2 gezeigt ist. Die Funktion des GCW besteht im Steuern der Abtastoperation einer Leitungsgruppe mit denselben Merkmalen, wie später genauer beschrieben wird. Das GCW kann verschieden sein, abhängig davon, ob die Leitungen im Synchronbetrieb oder im Asynchronbetrieb übertragen. Wenn die Leitungen im Synchronbetrieb übertragen, wird das durch bestimmte Positionen des GC Wangezeigt, die vor der eigentlichen Nachricht stehen. Beim Asynchronbetrieb sind dieseThe problem with the scanning process consists in receiving or sending data over different groups of lines which carry out the transmission in different operating modes and at different speeds. Two types of control words u stored in the high speed memory are used for this purpose. First, the group control word GCtV is used, which, for example, can read 80 bits in the memory and in one example in FIG. 2 is shown. The function of the GCW is to control the scanning operation of a group of lines with the same characteristics as will be described in more detail later. The GCW can be different, depending on whether the lines transmit in synchronous or asynchronous mode. If the lines transmit in synchronous mode, this is indicated by certain positions of the GC W which are in front of the actual message. In asynchronous operation these are
Positionen nicht vorhanden, sondern eine binäre Bitposition zeigt an, daß das Stopbit l,Smal so lang ist wie das normale Bit. .»Positions not available, but a binary bit position indicates that the stop bit is 1, S times as long like the normal bit. . "
Es kann vorkommen, daß das Gerät die Übertragungen auf Leitungen vornehmen muß, die mit einerIt can happen that the device has to carry out the transmissions on lines that end with a
Geschwindigkeit arbeiten, welche nicht zu allen übrigen Leitungen paßt. In diesem Fall ermöglicht ein sogenannter »Leitungsoszillator« LOSC allgemein in bekannter Art den Empfang der Information entsprechend der Geschwindigke· auf der Leitung und die übertragung dieser Information auf den Speicher in einer passenden Geschwindigkeit Bestimmte Positionen des GCW zeigen dann diese übertragung an, die mit dem WSC arbeitetWorking speed that does not match all other lines. In this case, a so-called "line oscillator" LOSC allows generally in a known way to receive the information corresponding to the show speed · on the line and the transfer of this information to the memory in a matching speed Certain positions of the GCW show then this transfer, which with the WSC is working
7-jerst wird an genommen, daß nur ein Leitungstyp aus η-Leitungen vorhanden ist, die eine übertragung mit einer Geschwindigkeit von χ Bits/sec vornehmen. Wegen der auf der Leitung auftretenden Verzerrung muß die Leitung mehrere Male während der übertragung eines Bits abgetastet werden, und die Anzahl dieser Abtastoperationen N wird entweder als Taktzyklus auf der Sendeseite oder als Abtastzyklus auf der Empfangerseite verwendet Somit muß die Leitung xJV-mal pro Sekunde abgetastet werden.First of all, it is assumed that there is only one type of line consisting of η lines that transmit at a rate of χ bits / sec. Because of the distortion occurring on the line, the line must be scanned several times during the transmission of a bit, and the number of these scanning operations N is used either as a clock cycle on the sending side or as a scanning cycle on the receiving side. Thus, the line must be scanned xJV times per second will.
Die Leitungen müssen daher jede —J0- see oderThe lines must therefore each -J 0 - lake or
106 10 6
^ abgetastet werden. Mit anderen Worten, die ^ are scanned. In other words, the
gesamte Abtastdauer aller Leitungen ist gleich 106
-- μβεα Es wird jetzt angenommen, daß t (μβεο)total sampling time of all lines is equal to 10 6
- μβεα It is now assumed that t (μβεο)
die Abtastzeit jeder Leitung bei jedem Schritt ist, d. h. die Grund-Zykluszeit, während welcher eine Leitung senden oder empfangen kann, da die Leitungsabtastoperation dem Zugriff zum Leitungssteuerwort im Hochgeschwindigkeitsspeicher entspricht, wie aus der nachfolgenden Erklärung hervorgeht. Dieser Zeitabschnitt oder Schritt t ist durch einen Zeitbasisgenerator gegeben, der alle Register steuert. Währendis the scan time of each line at each step; d. H. the basic cycle time during which a line can send or receive as the line scan operation accesses the line control word in high-speed memory as shown in the explanation below. This time period or step t is given by a time base generator which controls all registers. While
einer gesamten Abtastung müssen also ^ Schritte erfolgen. Wenn die Anzahl η der abzutastenden Lei-V ist dhan entire scan must therefore take ^ steps. When the number η of the lei-V to be scanned is dh
tungen kleiner als V- ist, d.h. ^ is smaller than V-, ie ^
dann kann jede Leitung xN-mal pro Sekunde abgetastet werden. In diesem Fall verläuft die Abtastung folgendermaßen:then each line can be scanned xN times per second. In this case the scan proceeds as follows:
Der erste Schritt besteht in der Zugriffoperation zum. Gruppensteuerwort GCW im Schnellspeicher. Der Inhalt des GCW dient der Definition aller Ab* tastmerkmale, wie nachstehend beschrieben wird. Nach dem ersten Zugriffsschritt zum GCW werden in den folgenden η Schritten η Leitungen abgetastet, jedes Abtasten einer Leitung entspricht dem Zugriff zum entsprechenden Leitungssteuerwort LCW. Somit verbleiben m-1 »Leerschritte«, in denen keine Leitung abgetastet wird. Diese Leerschritte dienen der Unterbrechung des Vorganges, wie nachfolgend beschrieben wird. Es kann vorkommen, daß diese AnzahlThe first step is the access operation to the. Group control word GCW in the high-speed memory. The content of the GCW is used to define all of the scanning features as described below. After the first access step to the GCW , η lines are scanned in the following η steps, each scanning of a line corresponds to the access to the corresponding line control word LCW. This leaves m-1 "spaces" in which no line is scanned. These spaces are used to interrupt the process, as described below. It can happen that this number
von Leerschritten zu groß ist, d. h. daß die Kapazität der Anlage nicht genügend ausgenutzt wird (die Anzahl η von Leitungen könnte höher sein),oder die Afc zahl der Abtastungen N pte Bit und damit die Og' nauigkeit der übertragung kann erhöht werden. s Wenn bei der obigen Berechnung angenommen wird,of spaces is too large, ie that the capacity of the system is not used sufficiently (the number η of lines could be higher), or the Afc number of samples N pte bits and thus the accuracy of the transmission can be increased. s If in the above calculation it is assumed that
daß die Anzahl -~- niedriger ist als die Anzahlthat the number - ~ - is less than the number
der Leitungen n. dann bedeutet das. daß die Anzahl der Abtastoperationen N pro Bit zu groß gewählt to wurde und daß sie herabgesetzt werden muß. Es ist natürlich eine Mindesanzahl von Abtastoperationen pro Bit erforderlich und dadurch eine Höchstzahl von Leitungen festgelegt, bei deren Überschreitung mehr als ein Gerät benutzt werden muß.of the lines n. then this means that the number of scanning operations N per bit has been selected to be too large and that it must be reduced. Of course, a minimum number of scans per bit is required, thereby defining a maximum number of lines which, if exceeded, require more than one device to be used.
Bis jetzt wurde nur der Fall betrachtet in welchem Leitungen mit gleichen Merkmalen verwendet wurden. Jetzt wird der Fall bischrieben, in dem verschiede.^ Leitungsgruppen mit unterschiedlichen Merkmalen benutzt werden. So können z. B. einige Lei- *> tungen fan Synchronbetrieb laufen und andere im Asynchronbetrieb. Andererseits definieren Leitungen verschiedene Gruppen, welche verschiedene Adapter erreichen. In jedem Fall wird die Gesamtabtastung, die in dem gewählten Betspiel die kleinste Periode ist. in welcher jede Leitung mindestens einmal abgetastet wird, in mehrere Segmente unterteilt. Ein Segment ist ein Teil der Gesamtairtastung. das die notwendigen Abtastschritte zwischen zwei aufeinanderfolgenden Leitungsabtastoperationen umfaßt, wo die Leitungen die höchsten Abtastgsschwmdigkeiten haben. Wenn z. B. zwei asynchrone Leitungsgruppen vorliegen, von denen eine Gruppe mit einer Geschwindigkeit abgetastet werden muß. die doppelt so hoch ist wie die der anderen Gruppe, dann wird die Gesamtab- 3$ tastung in zwei Segmente unterteilt. Die erste Leitungsgruppe, die N1 x,-mal pro Sekunde abgetastet werden muß. wird für jedes Segment abgetastet, d. h. zweimal während einer Gesamtabtastung. Die zweite Leitungsgruppe wird natürlich nur einmal *> Während einer Gesamtabtastang abgefuhlt. Diese Leitungen können in Hälften über die zwei Segmente unterteilt werden, cder sie können ober einem Segment gesammelt werden, and das andere Segment umfaßt nur die erste Lertungsgrappe.Up to now, only the case was considered in which lines with the same characteristics were used. The case will now be described in which different groups of lines with different characteristics are used. So z. B. some lines run in synchronous mode and others in asynchronous mode. On the other hand, lines define different groups that reach different adapters. In either case, the total sample becomes the smallest period in the chosen bet game. in which each line is scanned at least once, divided into several segments. A segment is part of the total air sampling. which comprises the necessary scanning steps between two successive line scanning operations where the lines have the highest scanning speeds. If z. B. there are two asynchronous line groups, of which one group must be scanned at one speed. which is twice as high as that of the other group, then the total scan is divided into two segments. The first group of lines to be scanned N 1 x, times per second. is scanned for each segment, ie twice during a total scan. The second line group is of course only sensed once *> during a total scan. These lines can be divided into halves over the two segments, or they can be collected over one segment, and the other segment comprises only the first learning group.
Kurz gesagt wird die Gesamtabtastang so in Segmente unterteilt daß die im Asynchronbetneb laufenden Leitungen JV^-mal pro Sekunde abgetastet werden {xx ist die Anzahl von Bits pro Sekunde der Leitung L1 und N{ die Anzahl der Abtastoperaturnen pro Bit). Ganz anders liegen die Dinge für die im Synchronbetrieb laufenden Leitungen, die nur eine Abtastoperation pro Bit erfordern. Allein dadurch muß die Gesamtabtastang der im Synchronbetrieb laufenden Leitungen in mehrere Segmente unterteilt SS werden.In short, the total scan is segmented so that the asynchronous lines are scanned JV ^ times per second {x x is the number of bits per second of line L 1 and N { the number of scan operations per bit). Things are completely different for the lines running in synchronous operation, which only require one scanning operation per bit. As a result alone, the entire scanning line of the lines running in synchronous operation must be divided into several segments SS.
Bei Betrachtung dieser Unterteilung in Segmente wird ein GCW jeder Leitungsgruppe zugeordnet die dieselben Merkmale innerhalb eines Segmentes hat und zwar in einer Art ähnlich der, die sich auf eine &> Leitungsart bezog. Wie bereits gesagt kann es vorkommen, daß ein GCW nur einen TeH der Leitge in einer Gruppe steuert, welche über mehrere SWhen considering this subdivision into segments, a GCW is assigned to each line group that has the same characteristics within a segment and in a manner similar to that which referred to a &> line type. As already said, it can happen that a GCW controls only one TeH of the Leitge in a group which has several S
Segmentsegment
verteilt sind. Die folgenden Schritte werden entsprechend der Abtastoperation der Leitungen in der- selben Gruppe oder einem TeO der Gruppe gebündelt wenn die LCWs im Hochgeschwindigkeitsspeicher adressiert werden. Daher ist für jede Gruppe oderare distributed. The following steps are bundled according to the scanning operation of the lines in the same group or a TeO of the group when the LCWs in the high-speed memory are addressed. Therefore, for each group or jeden Teil einer Gruppe von Leitungen eines Segmentes nur ein GCW und eine Reihe von LCWs vorhanden. Bs kann vorkommen, daß elfte Anzahl von Schritten in jedem Segment flieht benutzt wird.each part of a group of lines of a segment has only one GCW and a number of LCWs . It can happen that the eleventh number of steps in each segment flees is used.
Wie bereits gesagt, müssen einige Leitungen während einer Gesafntabtastung mehrmals abgetastet werden, andere dagegen nur einmal. Unter diesem Gesichts* puflkt wird die Liituflgsgfuppe durch identische GCWs gesteuert, die eine wiederholte Abtastung er- -fordert. Diese Anordnung läßt sich natürlich auf zwei verschiedene Arten realisieren. Im ersten Fall wird dasselbe GCW auf mehrere verschiedene Speicherpositionen gesetzt, und im zweiten Fall wird eine zu einem GCW gehörige Speicherposition während einer Gesamtabtastung mehrfach abgefragt. Diese zweite Verwirklichung erfordert die Benutzung zusätzlicher Speicherpositionen im Hauptspeicher, welche Wörter zur Steuerung der GCWx enthalten. Während des ersten Schrittes zeigen die Daten in einer solchen Speicherposition die Adresse der verschiedenen GCWs an. die später zu adressieren sind, und ermöglichen so einen mehrfachen Zugriff ra demselben GCW während einer Gesamtabfuhlung.As stated earlier, some lines need to be scanned multiple times during a whole scan, while others only need to be scanned once. Under this face, the liituflgsgfuppe is controlled by identical GCWs , which require repeated scanning. This arrangement can of course be implemented in two different ways. In the first case the same GCW is set to several different memory positions, and in the second case a memory position belonging to a GCW is queried several times during an overall scan. This second implementation requires the use of additional storage locations in main memory which contain words to control the GCWx. During the first step, the data in such a memory location indicates the address of the various GCWs . which are to be addressed later, and thus enable multiple access to the same GCW during an overall filling.
Die Verteilung der Leitungen während einer Gesamtabkmlung geht aus den folgenden Beispielen hervor.The distribution of the lines during a total expansion is based on the following examples emerged.
SOO Leitungen derselben Klasse übertrafen mit einer Geschwindigkeit von 50 Baud und müssen auf Grund der Leitungsverzernmg ISmal pro Bit abgetastet werden, d. h. τ = 50 and N = 15 Daraus ergibt «eh die Abtastung einer Leitung mit τ'ν = ^ s.SOO lines of the same class exceeded with a speed of 50 baud and, due to the line splitting, must be scanned IS times per bit, ie τ = 50 and N = 15 This results in scanning a line with τ ' ν = ^ s.
d.h.. die Gesamtabtastung dauert also 1.335 ms. Wenn angenommen wird, daß ein Schritt 1.875 isi.e. the total scan takes 1,335 ms. Assuming that a step is 1.875 dauert dann umfaßt eine Gesamtabtastang \l^m*then takes a total scan length \ l ^ m *
= 712 Schritte. Da eine Gesamtzahl von SOO Leitungen angenommen wurde, reicht diese Zahl aus. damit jede Leitung ISmal pro Sekunde abgetastet werden kann.= 712 steps. As a total number of SOO lines was accepted, this number is sufficient. so that each line is scanned IS times per second can.
Fig. 4 zeigt folgende »Schritt«-Verteilung: Ein GCW belegt am Anfang der Gesamtabtastung einen Schritt dann belegen SOOLCfTs die folgenden 500 Schritte, wobei jedes der erwihnten Wort s einer Leiteng im übertnigungsprozea entspricht Die nächsten 211 Schritte sind Leerschritte, fur die kein GCW oder LCW int Schtteuspeicher HSS steht Nach dem Schritt T»GCW« können die LCWs auch anders als im gewählten Beispiel gesetzt werden, ohne daß dadurch das Ergebnis in bezug auf die entsprechende Abtastung der Leitungen geändert wird.Fig. 4 next »step shows" sharing: A GCW occupied at the beginning of the total scan a step then prove SOOLCfTs the following 500 steps, each of erwihnten word s a Leiteng in übertnigungsprozea corresponds to the next 211 steps are spaces, for which no GCW or LCW int Schtteuspeicher HSS is available After step T "GCW" , the LCWs can also be set differently than in the selected example without changing the result with regard to the corresponding scanning of the lines.
Wenn die Adressen der 500 Leitungen nicht i» derselben Reihenfolge stehen wie die entsprechenden GCWs, treten natürlich auch Unterbrechungen in der Reihenfolge der Adressen auf.If the addresses of the 500 lines are not in the same order as the corresponding GCWs, there will of course be interruptions in the order of the addresses.
In diesem Beispiel werdea verschiedene Lehungsklassen betrachtet, und zwar:In this example different teaching classes are considered, namely:
100 SO-Baud-Lehungen, die iö» Start-Stop-Betneb laufen und 21 Abtestungsn pro Bit erfordern, 50 600-Baud-Leitungen, die im Start-Stop-Beirieb laufen und 7 Aasungen pro Kt erforuern, und IO 4800-Bit^ec-Lertungen, die im Synchronbetrieb laufen und dadurch mdesns eine Abtastung pro Bit erfordern.100 SO-Baud-Lehungen, the iö »Start-Stop-Betneb running and requiring 21 samples per bit, 50 600 baud lines running in start-stop mode run and research 7 scans per Kt, and IO 4800-bit ^ ec-readings that run in synchronous operation and therefore require one scan per bit.
•5708• 5708
die 60Ö'Baud*Leitungen also viermal so oft wie die Sthe 60Ö'Baud * lines so four times as often as the S
50-Baud-Leituflgen, und folgedessen muß die Gesamt' abtastung von vornherein in vier Segtnente unterteilt werden, und die 600-Baud-Leitungen sind Über jedes Segment und die 50-Baud-Leitungen nur einmal ttbcr die ganze Abtastung verteilt. Die mit 4800 Bits pro Sekunde im Synchronbetrieb laufenden Leitungen müssen jedoch mindestens einmal pro Abtast/yklus.50 baud guidelines, and consequently the total ' sampling can be divided into four segments from the start, and the 600 baud lines are over each Segment and the 50 baud lines distributed only once ttbcr the entire scan. The one with 4800 bits Lines running in synchronous operation per second must, however, at least once per scan / cycle.
also 4ftnn s = 208.5 μ* abgetastet werden. Die Ge i.e. 4ftnn s = 208.5 μ * can be sampled. The GE samtabtastung muß daher in acht Segmente unterteilt werden, die je 119 us lang sind. In diesem Fall werden die 50-Baud-Leitungen nur einmal über die gesamte Abtastung, die 600-Baud-Leitungen auf jedes zweite Segment, und die 4800-Bit/s-Leitungen werden auf jedes Segment verteilt, d. h. also 8mal pro Gesamtabtastung abgetastet. Die Fig. SA und 5 B zeigen die Verteilung der verschiedenen Schritte, die den GCWx und LCWs entsprechen.total scanning must therefore be divided into eight segments, each 119 µs long. In this case the 50 baud lines are only scanned once over the entire scan, the 600 baud lines are scanned every other segment, and the 4800 bit / s lines are scanned 8 times per total scan. Figures 5A and 5B show the distribution of the various steps that correspond to the GCWx and LCWs.
Fig. 5A zeigt die Aufteilung der Gesamtab- »5 tastung. Wenn f = 1.875 μ$ die Zeitdauer eines Sc' rittes ist. dann umfaßt die GesamtabtastungFig. 5A shows the division of the total »5 palpation. If f = 1,875 μ $ the duration of a Sc 'rittes is. then includes the total scan
acht Segmente so verteilt werden, daß vier 6-VSchritt-Segmente mit vier 64-Schritt-Segmenten abwechseln. Die Verteilung der erwähnten Schritte ist in F i g. 5 B gezeigt. Das erste Segment umfaßt 63 Schritte. Der erste Schritt ist der Schritt GCW. der die 10 Leitungen mit 4800 Bits/s steuert. Dann sind die 10 GCWx (tezeigt. die diesen 10 Leitungen entsprechen, dann die 600-Baud-Leitungen. die durch ein GCW gesteuert werden, welchem 25 LCWs folgen, die 25 Leitungen unter den 600-Baud-Leitungen entsprechen. Die zwölf 50-Baud-l-eitungen können so gesetzt werden, daß einem einen Schritt umfassenden GCW zwölf Schritte mit LCWx folgen, die besagten Leitungen entsprechen. Somit sind im ersten Segment 50 Schritte belegt und 13 Schritte frei. In das folgende Segment werden z.B. 13 If W-Schritte 3esetzt. die rren dreizehn 50-Baud-Leitungen entsprechen, so daß die 100 Leitungen über die acht Segmente verteilt sind. Somit ergibt sich für das zweite Segment folgende Struktur: Ein Schritt GCW steuert die zehn 4800 Bits/s-Leitungen und dann die entsprechenden zehn LCW- Schritte, ein Schritt GCW steuert die 25 600-Baud-Leitungen, die nicht durch das erste Segment verteilt sind, und dann die entsprechenden 25 LCFF-Schritte. ein GCW steuert die dreizehn 50-Baud-Leitungen und die diesen Leitungen entsprechenden dreizehn LCW-Schritte. Somit sind im zweiten Segment 51 Schritte belegt und 13 Schritte frei. Diese Verteilung dient natürlich nur als Beispiel, so können z. B. die 50-Baud-Leitungen auch auf jedes zweite Segment verteilt werden, 4 h. 25 Leitungen in jedem zweiten Segment. Dasselbe gilt für die 600-Baud-Leitungen. die auf ein Segment verteilt werden können, d.h. 50 Leitungen auf einem Segment und (keine Leitung auf dem nächsten Segment. Bei anderen Verteilungen brauchen die Segmente natürlich nicht nur 63 oder 64 Schritte zu umfassen, sondern können z.B. auch 80 oder 47 Schritte umfassen. Manchmal kann es erwünscht sein, eine Leitungsgruppe nicht auf jedes Segment zn verteilen, da ein von einem OCW belegter Schritt jeder Untergruppe in einem Segment entspricht und es vorteilhaft sein kann, flieht zu viele Schritte zu benutzen, Die einzige dabei zu beachtende Regel besteht in der Berücksichtigung der festen Abtastgesehwindigkeiten, indem man die Gesaffttabtastung in entsprechende Segmente unterteilt. Die Verteilung der Leitungen auf die Segmente hängt von der Anzahl der mi verteilenden Leitungen ab. «tie kann auch vom Programmierer festgelegt werden. Somit sind in dem obengenannten Beispiel zwei Grundregeln zu beachten. I. die 600-Baud-Leitungen müssen zuerst abgetastet werden. so daß die Gesamtabtastung in vier Segmente oder ein Vielfaches von 4 unterteilt werden muß. und 2. müssen dann die im Synchronbetrieb arbeitenden Leitungen mit einer Geschwindigkeit abgetastet werden, die mehr als eine Abtastung pro Bit ergibt, so daß die Gesamtahtastung in mindestens acht Segmente unterteilt werten muß. Außerdem kann die Gesamtabtastung in sechzehn Segmente unterteilt werden, wodurch auch die für die GCWs vorgesehenen Schritte benutzt werden. eight segments are distributed so that four 6-V-step segments alternate with four 64-step segments. The distribution of the steps mentioned is shown in FIG. 5B shown. The first segment comprises 63 steps. The first step is the GCW step. which controls the 10 lines with 4800 bits / s. Then there are the 10 GCWx (shown corresponding to these 10 lines, then the 600-baud lines. Which are controlled by a GCW , which is followed by 25 LCWs, which correspond to 25 lines below the 600-baud lines. The twelve 50- Baud lines can be set in such a way that a GCW comprising one step is followed by twelve steps with LCWx , which correspond to said lines. Thus, in the first segment 50 steps are occupied and 13 steps are free. In the following segment, for example, 13 If W- Step 3 sets the rren thirteen 50 baud lines, so that the 100 lines are distributed over the eight segments.This results in the following structure for the second segment: A step GCW controls the ten 4800 bits / s lines and then the corresponding ten LCW steps, a GCW step controls the 25 600 baud lines not distributed through the first segment, and then the corresponding 25 LCFF steps, a GCW controls the thirteen 50 baud lines and this line en corresponding thirteen LCW steps. This means that 51 steps are occupied and 13 steps are free in the second segment. This distribution is of course only used as an example. B. the 50 baud lines can also be distributed to every other segment, 4 h. 25 lines in every other segment. The same goes for the 600 baud lines. which can be distributed to one segment, ie 50 lines on one segment and (no line on the next segment. With other distributions the segments need of course not only comprise 63 or 64 steps, but can also comprise 80 or 47 steps, for example. Sometimes it may be desirable not to distribute a line group to each segment zn , since a step occupied by an OCW corresponds to every subgroup in a segment and it can be advantageous to use too many steps. The only rule to be observed is to be considered the fixed scanning speed by dividing the entire scanning into corresponding segments. The distribution of the lines to the segments depends on the number of lines distributed. The programmer can also determine two basic rules in the above example. I. The 600 baud lines must be scanned first tion must be divided into four segments or a multiple of 4. and 2. the lines operating in synchronous operation must then be scanned at a speed which results in more than one scan per bit, so that the total scanning must be divided into at least eight segments. In addition, the total scan can be divided into sixteen segments, thereby also using the steps provided for the GCWs.
Nachfolgend wird die Schaltungsanordnung fur das Abtasten der Leitungen mit bezug auf die F i g. 2. 3 und 6 beschrieben. Zu Beginn der Gesamtabtastung enthält das Gruppensteueradreßregister (2t. Fig. 6) GCA R die Adresse des ersten GCW im Hochgeschwindigkeitsspeicher HSS. Dieses GCW wird parallel aus dem Hochgeschwindigkeitssfieicher abgerufen und auf die in F i g. 6 dargestellte Registergruppe 20. 22. 13. 24 gegeben. Wenn das GCIV in den verschiedenen Registern steht, ist der erste Schritt beendet. F i g. 2 zeigt, daß der Teil 14 (von Bit 31 bis Bit 40) die Adresse der eisten Leitung oder des zuerst abzutastenden Datensatzadapters enthält. Dieser Teil 14 wird über die Leitung 28 in das in F i g. 6 gezeigte Datensatzadapterregister (20) DSAR gesetzt. Dieses Register hat über die Leitung 34 Zugriff zu der abzutastenden Leitung. Aus dem in F i g. 2 gezeigten GCW geht weitet hervor, daß der Teil 13 die Adresse des ersten LCW des Hochgeschwindigkeitsspcichers HSS enthält, und diese Adresse wird über die Leitung 29 in das in F i g. 6 gezeigte Leitungsadreßregister (22) LAR gesetzt. Das Register 22 hat dann Zugriff zu der Speicherposition, die das erste LCW enthält, welches der ersten abzutastenden Leitung entspricht, die durch den Inhalt des Registers 20 bestimmt ist. Der Teil 11 enthält die Anzahl der abzutastenden Leitungen oder die Leitungszahl LC> die vom GS W abhängig ist, und wird übet die in Fig. 6 gezeigte Leitung30 auf das Leitungszahlregister (23) LCR gegeben, teil 12 des GCW enthält die Anzahl der Leerschritte und wird die Leitung 31 auf das Register 24 gegeben. Die Anzahl dieser Leerschritte steht nur im ersten GCW des Segmentes, da d;ese Schritte für eine Unterbrechung zu jedem Zeitpunkt innerhalb dieses Segmentes benutzt werden können, wie aus der späteren Beschreibung hervorgehtThe circuit arrangement for scanning the lines is described below with reference to FIGS. 2. 3 and 6 described. At the beginning of the overall scan, the group control address register (2t. Fig. 6) GCA R contains the address of the first GCW in the high-speed memory HSS. This GCW is retrieved in parallel from the high-speed file and on the in FIG. 6 shown register group 20. 22. 13. 24 given. When the GCIV is in the various registers, the first step is complete. F i g. Figure 2 shows that part 14 (from bit 31 to bit 40) contains the address of the first line or the data record adapter to be scanned first. This part 14 is via the line 28 in the in F i g. 6 data record adapter register (20) DSAR set. This register has access to the line to be scanned via line 34. From the in F i g. It can be seen from the GCW shown in FIG. 2 that the part 13 contains the address of the first LCW of the high-speed memory HSS , and this address is entered via the line 29 into the in FIG. 6 line address register (22) LAR shown is set. The register 22 then has access to the memory position which contains the first LCW , which corresponds to the first line to be scanned, which is determined by the content of the register 20. Part 11 contains the number of lines to be scanned or the number of lines LC> which is dependent on the GS W, and is given to the line number register (23) LCR , part 12 of the GCW contains the number of spaces and the line 31 is given to the register 24. The number of these spaces is only in the first GCW of the segment, since d ; These steps can be used for an interruption at any point in time within this segment, as will emerge from the later description
Kurz gesagt, sind am Ende des ersten Schrittes, der dem ersten GCW im Segment entspricht, die Anzahl der abzutastenden Leitungen und die Anzahl der benutzbaren Leerschritte registriert, and die Position des LCW, das der ersten abzutastenden Leitung entspricht, wird adressiert und die erste übertragungsleitung abgetastet- Die Adresse der ersten abzutastenden Leitung setzt sich zusammen aus der Adresse der Adapteremheit und der Adresse der Leitung auf dieser EinheitIn short, at the end of the first step, which corresponds to the first GCW in the segment, the number of lines to be scanned and the number of usable spaces are registered, and the position of the LCW, which corresponds to the first line to be scanned, is addressed and the first transmission line scanned- The address of the first line to be scanned is made up of the address of the adapter unit and the address of the line on this unit
209 626/312209 626/312
Während der dew Schritt des ersten GCW folgenden Schritte hat die erste abzutastende Leitung Zu* griff zum entsprechenden LCW im Hochgeschwindig* keitsspeieher, und ein Datenelement wird im LC W gespeichert ddef über die Leitung übertragen. Am Ende des ffstefi Schrittes des LCW wird das DSAR-Register 20-am einen Wert weitefgesdialtet, wodurch die zweite Leitung abgetastet werden kann. In gleicher Weise wird das /.ΛΛ-Registef 11 um eine Einheit weitergeschaltet und leitet die Adresse des zweiten LC W in den Hochgeschwindigkeitsspeicher. Anderer· setts wurde das LC Ä-Register 2.1 um einen Wert zurückgeschaltet. Wie bereits gesagt wird der Inhalt dieser Register unter Steuerung eines Zeitbasisgcnerators verändert, dessen Orund-Zettemheit der Schritt i$ ist. Die vom ersten GC Wgesteuerten Leitungen werden weiter abgetastet, bis das LCR-Regwter den Wert 0 erreicht. Zu diesem Zeitpunkt schaltet die Abtaststeuerung 27 das GC/4 Ä-Register 21 weiter, welches dann auf die Adresse des zweiten GCW des ersten Segmentes im Hochgeschwtndigkeiuec zeigt. Der Inhalt des GCW, d.h. die Adresse der ersten abzutastenden Leitung, des entsprechenden LCW and die Anzahl der abzutastenden Leitungen wird wie oben auf die Register 20. 22 und 23 gegeben. Es ist 2$ zu beachten, daß das Leerschrittregister 24 nur vom ersten GCW im St geladen wird. Andererseits kann es zu jedem Zeitpunkt um einen Wert zurückgeschaltet werden, wenn ein Schrift benutzt wird· der eine Unterbrechung anzeigt und zeigt ferner <tn. daß während des Schritts Zugriff im SchneTcpekher durch das Unterbrechungsregtster 55 besteht.During the dew step of the first GCW , the first line to be scanned has access to the corresponding LCW in the high-speed memory, and a data element is stored in the LC W and transmitted over the line. At the end of the ffstefi step of the LCW , the DSAR register 20-am is dialed further by a value so that the second line can be scanned. In the same way, the /.ΛΛ register 11 is advanced by one unit and forwards the address of the second LC W into the high-speed memory. Other · setts the LC Ä register 2.1 was switched back by one value. As already said, the content of these registers is changed under the control of a time base generator, the orund specification of which is step i $. The lines controlled by the first GC W continue to be scanned until the LCR controller reaches the value 0. At this point in time, the scanning control 27 advances the GC / 4 Ä register 21, which then points to the address of the second GCW of the first segment at high speed. The content of the GCW, ie the address of the first line to be scanned, of the corresponding LCW and the number of lines to be scanned is given to registers 20, 22 and 23 as above. It should be noted that the space register 24 is only loaded by the first GCW in the St. On the other hand, it can be switched back by one value at any point in time if a font is used that indicates an interruption and also shows <tn. that during the step there is access to the SchneTcpekher through the interrupt controller 55.
Während des letzten GCW im Segment wird das Register 25 fiber die Leitung 32 irrit der Position des Bits 9 geladen, die das Ende des Segmentes anzeigt. Das erwähnte Register 2$ gibt ein Signal as die Abtaststeuerung 27 ab. welches besagt. daB die Leerscbritte im Segment zu reduzieren sind, wen» das LCft-Rcgtster auf 0 3eht. Wenn das LCÄ-RegisterDuring the last GCW in the segment, register 25 is loaded via line 32 irrespective of the position of bit 9, which indicates the end of the segment. The aforementioned register 2 $ outputs a signal as the scanning controller 27. which says. that the empty spaces in the segment are to be reduced if the LCft-Rcgtster is at 0 3. If the LCÄ register
23 darm auf 0 steht und das Register 2S das Ende des φ Segmentes anzeigt, wird das /SCK-Let seer23 then is at 0 and the register 2S indicates the end of the φ segment, the / SCK let seer
24 auf 0 zurückgeschaltet. Sem Inhalt wurde der Anzahl von LeerscBrineo eneen, die im ersten GCW standen, abzüglich der rar Unterbrechungsoperationes benutzten Schritte.24 switched back to 0. Its contents were the number of empty cineo eneen in the first GCW , minus the few interrupt operations used steps.
Die Rückführung auf 0 des Registers 24 zeigt dann an, daB das GOiÄ-Register um 1 erhöbt werden muß. um die Adresse des ersten GCW des zweiten Segmentes za erhalten. Während der Abtastung jedes Segmentes läuft dieser Vorgang dann weiter, so Beim letzten GCW des letzten Segmentes wad das Register 26 nut Bit 7 des GCW geladen und dadurch das Ende der Gesamtabtastung angezeigt Dieses Bit hat dieselbe Funktion wie Bit 9 innerhalb des Segmentes, besagt aber außerdem, daß das GCAR- Register die Adresse des ersten GCW des ersten Segmentes winder enthaften muß, so daß eine nächste Gesamtabtastung beginnen kann.The return to 0 of the register 24 then indicates that the GOiÄ register must be increased by one. to get the address of the first GCW of the second segment za. During the scanning of each segment, this process then continues, so at the last GCW of the last segment, the register 26 is loaded with bit 7 of the GCW and thus the end of the total scan is indicated.This bit has the same function as bit 9 within the segment, but also states that the GCAR register must contain the address of the first GCW of the first segment winder so that a next full scan can begin.
Abs obiger Beschreibung geht hervor, daß die gleiche Gruppe von Leitungen während einer Gesamtabtastung mehrfach adressiert werden kann und daJt zusätzliche Speieberpositionen benatzt waden können, die die Adressen der zu adressierenden GC^s enthalten, wodurch die Adressierung enter einzelnen Speicherposition ermöglicht wird. Ein spezielles, hier 6S nicht beschriebenes Ausfuhrungsbeispiel der Erfindung umfaßt zusätzliche Register, auf welche der Inhalt der zusätzlichen Speichnen gesendetAbs as described above, it is apparent that the same group can be addressed multiple of lines during a total scan, and additional Speieberpositionen can waden benatzt Dajt that the addresses of the to be addressed GC ^ s included, thereby enabling the addressing enter individual memory location. A specific, here 6 S not described exemplary embodiment of the invention comprises additional registers to which sent the content of the additional Speichnen wird. Bei diesem Ausführungsbeispiel wird natürlich ein erster Schritt dem Zugriff zu einer der zusätzlichen Speicherpositionen zugeordnet, um die darin ent' haltene Information auf die entsprechenden Register zu geben. Der folgende Schritt ist dem Zugriff zum ersten GCW zugeordnet, das in diesen Registern bezeichnet ist, und der Prozeß läuft dann wie oben weiter.will. In this exemplary embodiment, of course, a first step is assigned to the access to one of the additional memory positions in order to give the information contained therein to the corresponding registers. The following step is dedicated to accessing the first GCW identified in these registers and the process then continues as above.
Der Vorteil einer solchen Anordnung besteht darin, daß diese Anordnung die Adressierung der GCWs im Hochgeschwindigkeitsspeicher HSS m der Art gestattet, die durch die Struktur der Gesamtabtastung bestimmt wird, und nicht der Reihe nach, wie es im Ausfuhrungsbeispiel der Erfindung der PaIi ist.The advantage of such an arrangement is that this arrangement allows the GCWs to be addressed in the high-speed memory HSS m of the type which is determined by the structure of the overall scan, and not in sequence, as is the case in the exemplary embodiment of the invention of PaIi.
in obiger Beschreibung wurden die Schaltungen nicht näher erklärt die die Abtastungssteuerung 27 adressieren, da diese aus bekannten Schaltungen bestehen.in the description above were the circuits not explained in detail which address the scanning controller 27, since these consist of known circuits.
Die einzelnen bei der übertragung von Zeichen über eine gegebene Leitung auftretenden Schritte werden nachfolgend in Zusammenhang mit F i g. 7 Beschrieben.The individual steps involved in transmitting characters over a given line will be discussed below in connection with FIG. 7 Described.
Zuerst sei angenommen, daß eine Übertragungsoperation durchgeführt werden soll. Bit 28 im LCW der betroffenen Leitung steht auf I (F i g. 3). was bedeutet, daß die in der betroffenen Speicherposition stehenden Daten auf die entsprechende Leitung gesendet werden sollen. Das zu sendende Zeichen steht im Speicherteil IS des LCW. dem Puffer ADB. wie es in F1 g 3 dargestellt ist. Gemäß der Darstellung in F i g. 7 wird der Inhalt des ADB über die Leitung 39 parallel in ein Schieberegister 38 gesetzt, welches über eine zusätzliche Position unmittelbar Unter Position I verfugt.First, assume that a transfer operation is to be performed. Bit 28 in the LCW of the line concerned is set to I (Fig. 3). which means that the data in the relevant memory position should be sent to the corresponding line. The character to be sent is in the memory part IS of the LCW. the buffer ADB. as shown in F1 g 3. According to the illustration in FIG. 7, the content of the ADB is set in parallel via line 39 into a shift register 38, which has an additional position directly under position I.
Wie bereits ausgeführt wird ein Bit aber die Leiteng nur während einer gebe Anzahl von Abtastoperationen auf dieser Leitung gesendet ehe in regehnäßigen Intervallen dcgehrt werden und damit die Zeitdauer des BHs bestimmen. Diese Zahl NS belegt Teil 15 des GCt/in F1 g. 2. Daher ändert sich der Inhalt des Registers 38 nicht, solange die Leitung nJcht eine Ansah! von Malen NS abgetastet wird. Während der nachfolgenden Abtastoperaüonen der Leitaas »gt TeU 17 oder SC des LCW in den Fig. 3 und 7 die Anzahl der durchgeführten Abtastoperationen an. Mit Beug aaf F i g. 7 wird diese Abtasten! SC kontiauiertich in das Register 40 geladen, das aber die Leitung 41 die Zahl zurück auf den Teil 17 des LCW gibt, nachdem die Einheit 42 um den Wert 1 weitergeschaltet wurde. Die Abtastzahl SC wird daher bei jeder Abtastoperation um 1 weitergeschaltet Das Ausgangssignal des Registers 14 wird ebenfalls auf einen Vergleicher 43 gegeben, der sein anderes Eingangssignal vom Teil 15 des GCW (Fig. 2) empfängt der die Anzahl der durchzuführenden Abtastoperatiotssn angibt Wenn die Abtastzabi gleich der Anzahl der durchzuführenden Operationen ist, sendet der Vergleicher 43 über die Ansgangstertung 45 einen Impuls auf das Schieberegister 46, das dann den Inhalt des Registers 38 um eine Position nach unten verschiebt Gleichzeitig wird die Abtastzabi auf I zurückgesetzt das Bit welches auf der Position 1 stand, auf «He Position 0 verschoben, das Bit das auf der Position 2 stand, aaf die Position 1 usw. Dar Ausgangssignal auf der Leitung 45 des Vergleichers 43 bereitet genauso die Zeit-Torschaftung 47 vor und erwögHcht so die Sendung des Bits, das art Position 0 im Register 38As already stated, a bit is only sent during a given number of scanning operations on this line before it is heard at regular intervals and thus determines the duration of the BH. This number NS occupies part 15 of the GCt / in F1 g. 2. Therefore, the content of register 38 does not change as long as the line does not have a view! is scanned by painting NS. During the subsequent scanning operations of the Leitaas »gt TeU 17 or SC of the LCW in FIGS. 3 and 7, the number of scanning operations carried out is displayed. With inflection aaf F i g. 7 will be scanning this! SC is continuously loaded into the register 40, but the line 41 returns the number to the part 17 of the LCW after the unit 42 has been advanced by the value 1. The sampling number SC is therefore incremented by 1 with each sampling operation. The output signal of the register 14 is also given to a comparator 43, which receives its other input signal from the part 15 of the GCW (Fig. 2) which indicates the number of sampling operations to be carried out the number of operations to be carried out, the comparator 43 sends a pulse via the initial scoring 45 to the shift register 46, which then shifts the content of the register 38 down by one position , shifted to position 0, the bit that was in position 2, position 1, etc. The output signal on line 45 of comparator 43 also prepares the timing 47 and thus envisages the transmission of the bit that art Position 0 in register 38
stand, über die Leitung 48 und die Ausgangsleitung 49, Das in der Position 0 des Registers 38 stehende Bit geht nicht durch die Torschaltung 50, weiche nur vorbereitet wird, wenn ihre Eingangsleitung Si einen 1-Impuls führt und damit anzeigt, daß eine Empfangsoperation abläuft, Wenn das Bit gesendet worden ist, wird der neue Inhalt des Registers 38 über die Leitung 52 auf Teil 18 (ABB) gegeben.stood, via the line 48 and the output line 49, the bit in position 0 of the register 38 does not go through the gate circuit 50, which is only prepared when its input line Si carries a 1 pulse and thus indicates that a receive operation is in progress When the bit has been sent, the new contents of register 38 are passed on line 52 to part 18 (ABB) .
Die oben beschriebenen Operationen kufen auf diese Art weiter, bis das im Teil 18 enthaltene Zeichen des LCW ganz gesendet worden ist. Am EndeThe operations described above continue in this way until the character of the LCW contained in part 18 has been completely sent. At the end
der Zeichenübertragung steht ein Einerbit, das g
nannte Kennzeichenbit, Wenn alle Bits des Zeichens über die Leitung übertragen wurden, enthält das
Register 38 lauter Nullen, vor denen in der Position 1
das Kennzeichenbit 1 steht. Diese Anordnung wird von einer Anlage erkannt (in der Figur nkht dargestellt),
die den Inhalt des Übertfagungspuflefs TB
is. F i g, 3) oder des LCWiti Teil 18des LCWÜberträgt,
Der Inhalt des LCWwurde vorher in das Register 53.
das sogenannte Ubertragungspuffer-Register TBR,
übertragen.the character transmission is a one-bit, the g
When all the bits of the character have been transmitted over the line, the register 38 contains all zeros, which are preceded by the flag 1 in position 1. This arrangement is recognized by a system (nkht shown in the figure), which is the content of the transmission buffer TB . Fig . 3) or of the LCWiti part 18 of the LCW transmits, the content of the LCW was previously transferred to register 53, the so-called transmission buffer register TBR .
Nachfolgend wird in Zusammenhang mit Tabelle 1 und P i g. 7 beschrieben, wie ein Zeichen über die Leitung gesendet wird.In connection with Table 1 and P i g. 7 described how a sign on the line is sent.
00
00
00
TT
TT
TT
TT
TT
00
AiAi
AiAi
AiAi
AiAi
AiAi
00
A4 A 4
A4 A 4
A4 A 4
A4 A 4
A4 A 4
00
AiAi
AiAi
AiAi
A3 A 3
AiAi
II.
00
00
00
00
00
00
TT
ΛΛ
00
AiAi
TT
TT
TT
TT
TT
A*A *
As A s
AiAi
AiAi
AiAi
AiAi
A3 A 3
A4 A 4
A4 A 4
A4 A 4
A4 A 4
A4 A 4
A2 A 2
A3 A 3
A3 A 3
A3 A 3
AiAi
A3 A 3
00
AiAi
AiAi
AiAi
AiAi
AiAi
00
i.i.
ΑχΑχ
ΑχΑχ
ΑχΑχ
ΑχΑχ
A1 A 1
A2 A 2
A1 A 1
A2 A 2
AiAi
AiAi
SS.
ΑχΑχ
ΑχΑχ
ΑχΑχ
ΑχΑχ
ΑχΑχ
0 0 00 0 0
0 0 10 0 1
0 10·0 10
0 1 10 1 1
1 0 01 0 0
1 0 11 0 1
Wenn angenommen wird, daß die Leitung im Start-Stop-Betrieb überträgt, beißt das, daß das Zeichen mit einem Startbit S beginnt, 5 Bits umfaßt und mit einem Stopbtt endet, das der Klarheit halber hier als nur ein Bit T dargestellt ist Es wird weiter angenommen, daß pro Bit fünf Abtastoperationen durchgeführt werden.If it is assumed that the line is transmitting in the start-stop mode, the fact that the character begins with a start bit S , comprises 5 bits and ends with a stop, which is shown here as only one bit T for the sake of clarity further assume that five sampling operations are performed per bit.
Am Ende eines Zeichens steht ein Kennzeichnungsbit auf 1. Es wird angenommen, daß der Teil TB des LCW durch ein später zu beschreibendes Verfahren geladen wurde. Das Zeichen, welches im TB steht, wird auf den ADB-IeA des LCW gesendetAt the end of a character there is an identifier bit 1. It is assumed that part TB of the LCW has been loaded by a method to be described later. The character in the TB is sent to the ADB-IeA of the LCW
Im folgenden Schritt wird das Zeichen in das Register 38 geladen. Während dieses Schrittes wird das erste Bit, also das Startbit S, in Position 0 des Registers 38 über die Ausgangsleitung 49 auf die Leitung gesendet Da das Bit nach fünf Abtasioperatkmen gesendet werden muß, ist die 0 im Register 40 gleich der Anzeige 5. Am Ende dieses Schrittes enthält der Teil 17 eine 1, was besagt, daß die erste Abtastung für das zweite Bit erfolgt Während des folgtaden Schrittes bleiben der Inhalt des ADB und des Registers 38 unverändert da die Torschaltung 47 geschlossen ist und nur vorbereitet wird, wenn die AbtastzahlIn the following step, the character is loaded into register 38. During this step, the first bit, ie the start bit S, is sent in position 0 of the register 38 via the output line 49 onto the line. Since the bit must be sent after five scanning operations, the 0 in register 40 is equal to the display 5. At the end of this step the part 17 contains a 1, which means that the first sampling for the second bit takes place. During the following step, the content of the ADB and the register 38 remain unchanged since the gate circuit 47 is closed and is only prepared when the sampling number den Wert 5 erreicht hat Am Ende dieses Schrittes steht das Register 40 auf 2 und wird weitergescfaal'et bis es auf 5 steht und dann das Bit A1 während -ues nächsten Schrittes über die Leitung gesendet werden kam). Während dieses nächsten Sehrittes wird dashas reached the value 5 At the end of this step, register 40 is at 2 and is continued until it is at 5 and then bit A 1 was sent over the line during the next step). During this next step, that will Bit A1 über die Leitung gesendet, wenn die Torschaltung 47 geöffnet ist und der Teil 17 ändert sich auf 1 und zeigt damit die erste Abtastung des folgenden Bits an. Dieses Verfahren läuft weiter, bis alle Zeichen gesendet sind, und die Erkennung des KennzeichenBit A 1 is sent over the line when the gate circuit 47 is open and the part 17 changes to 1, thus indicating the first sample of the following bit. This process continues until all characters have been sent and the identification number is recognized bits, gefolgt von Nullen, ermöglicht es, die folgenden im Teil TB des LCW enthaltenen Zeichen auf den Teil ADB zu senden.bits, followed by zeros, make it possible to send the following characters contained in part TB of the LCW to part ADB.
Unter weiterer Bezugnahme auf F i g. 7 werden die verschiedenen Stufen beschrieben, die währendWith further reference to FIG. 7 will be the various stages described during des Empfangs von Zeidien durchlaufen werden und wobei Bit29 des LCW (Fig. 3) apf 1 steht und damit eine Empfangsoperation bezeichnet Das auf der Leitung ankommende Zeichen wird Bit für Bit empfangen. Beim Empfang wird ein Bit nur geprüft,of the reception of times are run through and where Bit29 of the LCW (Fig. 3) is apf 1 and thus designates a receive operation. The character arriving on the line is received bit for bit. When receiving, a bit is only checked
wenn die Abtastzahl der Leitung eine Zahl erreicht hat, die im Teil 16 des GCW (Fi g. 2) enthalten ist Diese sogenannte Abtastprüfung entspricht der Abtastoperation, während welcher das auf der Lei-when the scan number of the line has reached a number that is contained in part 16 of the GCW (Fig. 2) This so-called scan test corresponds to the scan operation during which the
tung ankommende Bit empfangen werden muß. Daher wird ein Bit voo der Leitung empfangen, wenn der Vergleicher 43 die Abtastzahl anzeigt oder der Inhalt des Registers 40 gleich der Abtastprüfzahl des GCW ist. Vor dem Abtasten der Leitung wird ein Kennzeichenbit 1 in den ADB-TeW des LCW so in eine Position gesetzt, daß das Bit 1 aus der letzten Position herausgezogen wird, wenn das ganze Zeichen empfangen worden ist. Die nächste Stufe entspricht dem ersten Abtasten der Leitung, der Inhalt το des ADB wird über die Leitung 39 in das Register 38 übertragen.incoming bits must be received. Therefore, a bit voo of the line is received when the comparator 43 indicates the sample number or the contents of the register 40 equals the sample check number of the GCW . Before the line is scanned, a flag bit 1 is set in the ADB-TeW of the LCW in such a way that bit 1 is pulled out of the last position when the entire character has been received. The next stage corresponds to the first scanning of the line; the content το of the ADB is transferred to the register 38 via the line 39.
Wenn die Abtastzahl gleich der Abtastprüfzahl ist, ist das erste Bit in den ADB-TcW sowie in das Register 38 geladen (die Bit-Empfangseinheit ist in der Figur nicht dargestellt).If the scan number is equal to the scan check number, the first bit is loaded into the ADB-TcW and into the register 38 (the bit receiving unit is not shown in the figure).
Während das Register geladen wird, verursacht eine Verschiebeeinrichtung 46, daß der Inhalt des Registers 38 zu den niedrigen Positionen verschoben wird. Es soll noch erwähnt werden, daß die Torschaltung 47 während des Empfangs geschlossen ist und daß der Eingang 54 nur bei einer übertragung durch ein Eins-Bit erregt ist. Der Ladeprozeß des Registers 34 erfolgt so lange, bis alle Zeichen gesendet sind. Wenn das letzte Bit vom Register 38 empfangen ist, dann nimmt das Kennzeichenbit 1 die Position 0 im Register ein. Dadurch wird die Torschaltung 50 geöffnet, vorausgesetzt, daß der andere Eingang 51 auch ein Eins-Bit des LCW hat, woraus hervorgeht, daß eine Empfangsoperation vorliegt. Ist die Torschaltung 50 offen, dann verursacht eine Eins auf Leitung 56 das öffnen der Torschaltung 55, und das Zeichen, das im Register 38 gespeichert ist, wird parallel in den Teil 19 oder in TB oder in LCW über die Sammelleitung 57 gesendet. Zur selben Zeit wird das Zeichen in das Register 53 oder TBR geladen, so daß es in den Hauptspeicher gespeichert werden kann.While the register is being loaded, a shifter 46 causes the contents of register 38 to be shifted to the low positions. It should also be mentioned that the gate circuit 47 is closed during reception and that the input 54 is only energized by a one-bit during transmission. The register 34 is loaded until all characters have been sent. When the last bit is received from register 38, flag bit 1 takes position 0 in the register. This opens the gate circuit 50, provided that the other input 51 also has a one bit of the LCW , from which it can be seen that a receive operation is present. If the gate circuit 50 is open, then a one on line 56 causes the gate circuit 55 to open, and the character stored in register 38 is sent in parallel to part 19 or in TB or in LCW via bus 57. At the same time, the character is loaded into register 53 or TBR so that it can be stored in main memory.
Mit Hilfe der Tabelle 2 und F i g. 7 wird nun eine Vorrichtung zum Empfangen eines Start-Stop-Zeichens mit Fünf Abtastoperationen pro Bit beschrieben, worin SS = 3.With the help of Table 2 and F i g. 7 now becomes a device for receiving a start-stop character with five samples per bit, where SS = 3.
Tabelle ΠTable Π
O
1
1
S
S
S
S
S O
O
1
1
S.
S.
S.
S.
S.
O
O
O
1
1
1
I
1
SO
O
O
O
1
1
1
I.
1
S.
0
0
0
0
0
0
0
0
00
0
0
0
0
0
0
0
0
0
1
1
1
S
S
S
S
S
Αχ O
1
1
1
S.
S.
S.
S.
S.
Αχ
O
O
O
1
1
1
1
1
S O
O
O
O
1
1
1
1
1
S.
I T
I.
O A 5
O
0 A 4
0
0 A 3
0
iO! OOOOOOOOO
i
0 0 0
O O 1
O 1 O
O 1 1
1 O O
1 O I
O O 1
O 1 O
O I 10 0 0
0 0 0
OO 1
O 1 O
O 1 1
1 OO
1 OI
OO 1
O 1 O
OI 1
0 A 1
0
0 Αχ
0
OS.
O
Das Kennbit »1« wird zuerst im Teil ADB des LCW gespeichert, wie bereits beschrieben wurde. Während des Schrittes, welcher zur ersten Abtastung gehört, wird dieses Bit in das Register 38 in dieselbe Position geladen. Während des nächsten Schrittes, der zur zweiten Abtastung gehört, wird der Inhalt von ADB und Register 38 nicht gewechselt. Hs geschieht nur während der dritten Abtastung, daß das erste Bit des Zeichens, z.B. das Start-Bit, in ADB und in das Register 38 anstatt des Kennbits 1 geladen wird, welches um eine Position verschoben wurde. Der Inhalt von ADB und Register 38 wird nicht modifiziert bis zur dritten Abtastung des zweiten Bits A1 , welches sowohl in ADB als auch in Register 38 geladen wurde. Die Bits werden weiterhin empfangen und nur dann, wenn das Kennbit »1« in der Position 0 des Registers 38 steht, d. h., wenn das letzte Bit T empfangen wurde und daß das Zeichen in die Position TB von LCW übertragen wurde, wie aus Tabelle 2 zu ersehen ist.The identifier bit "1" is first stored in the ADB part of the LCW , as already described. During the step associated with the first scan, this bit is loaded into register 38 in the same position. During the next step, which belongs to the second scan, the contents of ADB and register 38 are not changed. It only happens during the third scan that the first bit of the character, for example the start bit, is loaded into ADB and into register 38 instead of identification bit 1, which has been shifted by one position. The contents of ADB and register 38 are not modified until the third sampling of the second bit A 1 , which was loaded into both ADB and register 38. The bits are still received and only if the identification bit "1" is in position 0 of register 38, that is, if the last bit T has been received and that the character has been transferred to position TB of LCW, as shown in Table 2 can be seen.
Bisher wurde ein Zeichen, das über eine Leitung zu senden war, Bit fut- Bit vom Teil ADB des LCW über diese Leitung übertragen, und ein zweiter Teil, nämlich TB des LCW1 der als Pufferübertragungsspeicher fungierte, wurde in den Teil ADB geladen, wenn dieser frei war. So far, a character that was to be sent via a line , bit fut bit, was transferred from the ADB part of the LCW via this line, and a second part, namely TB of the LCW 1, which acted as a buffer transfer memory, was loaded into the ADB part when this was free.
tm folgenden wird nun an Hand der P i g. 8 gezeigt, wie ein Zeichen in die Positionen von TB oder in das zugehörige Register geladen wird. Wenn eine Leitung als übertragungsleitung fun·The following is now based on the P i g. 8 shows how a character is loaded into the positions of TB or into the associated register. If a line functions as a transmission line
6j giert, dann wird das zu übertragene Zeichen von den Positionen des TB zu den Positionen von ADB im LCW übertragen. Wenn TB leer ist, wird ein Bit. das sogenannte Ubertragungs-Pufler-Volt-Bit [TBF), 6j yaws, then the character to be transmitted is transmitted from the positions of the TB to the positions of ADB in the LCW . If TB is empty, it becomes a bit. the so-called transmission buffer volt bit [TBF),
/IO/ IO
welches die Position 23 im LCW (Fig, 3) einnimmt, von I auf 0 geändert. Zu diesem Zeitpunkt wird eine Anforderung für die Zeichen zum Hauptspeicher gemacht Wie in Fig. 8 zu sehen ist, verursacht das Bedingungsbit TBF = 0 die Adresse von LCW in der Anforderungsleitung, die im Register 22 (LAA) gespeichert ist, in das Register 58 zu übertragen. Der Zweck des Registers besteht darin, daß die Anforderungen vom Hauptspeicher HSS unabhängig von der Geschwindigkeit, mit der die Anforderungen anfallen, ausgeführt werden. Es soll daran erinnert werden, daß bis zu 25 Schritte vergehen, bevor eine Zeichenanforderung fertiggestellt ist. Wenn eine Anforderung durchgeführt wurde, wird das Bit 24 vom LCW (Fi g. 3) auf 1 gestellt, wodurch angezeigt wird, daß eine Service-Anforderung vorliegt. Während der Speicheroperation im Register 58 wird eine Anforderung zum Multiplexkanal über den Ausgang 59 gesendet. Wenn sich die Leitungsadresse, die im Register 58 gespeichert wurde, in der ersten Position befindet, wird sie in die Pufferregister 60 und 61 übertragen. Im Interesse der Klarheit wurde angenommen, daß die erfindungsgemäße Schaltungsanordnung mit einem Multiplexkanal von der Zentraleinheit mit 8-Bit-Gruppen oder Bytes zusammenarbeitet. Daraus ergibt sich auch, daß die Register 8 Stellen oder Positionen haben. Dies stellt jedoch keine Einschränkung der Erfindung dar, denn es sind auch andere Bitkonfigurationen ohne weiteres möglich. Wird z. B. «^genommen, daß die Adresse des LCW 10 Binärstellen einnimmt (s. F i g. 2), dann muß die Adresse in zwei Pufferregistem, nämlich den Registern 60 und 61 in F i g. 8 gespeichert werden. Dann wird diese Adresse zum Hauptspeicher der Zentraleinheit über die Leitung 65 übertragen und zum anderen in das Register 66 eingetragen. Ein Zeichen, das dann über die Leitung der korrespondierenden LCW-Adresse zu übertragen ist, wird dann vom Hauptspeicher und dem Multiplexkanal über die Sammelleitung 67 empfangen. Da dieses Zeichen 10 Binärstellen hat, wird es in den Pufferregistem 62 und 63 gespeichert. Zu diesem Zeitpunkt wird die vorher beschriebene Unterbrechung eintreten. Wird die Abtastung der Leitungen abgeschlossen, dann wird, wie im folgenden beschrieben, ein Schritt zur Übertragung des Zeichens in den Registern 62 und 63 zum Teil TB des LCW besetzt, dessen Adresse über die Sammelleitung 68 durch das Register 66 gegeben wird. Wenn das Zeichen übertragen wurde, wird das Bit 23 oder TBF des LCW auf 1 gesetzt und das Bit 24 oder SR auf 0. Dann kann dieses Zeichen Über die Leitung 69 Bit für Bit in den Teil ADB des LCW übertragen werden.which occupies position 23 in the LCW (FIG. 3), changed from I to 0. At this time, a request for the sign is made to the main memory in Fig. 8 to see causes the condition bit TBF = 0, the address of LCW in the request line, which is stored in register 22 (LAA) to the register 58 to transfer. The purpose of the register is that the requests from the main memory HSS are executed regardless of the speed with which the requests are made. It should be remembered that it can take up to 25 steps before a character request is completed. When a request has been made, the LCW (Fig. 3) sets bit 24 to 1, indicating that there is a service request. During the storage operation in register 58, a request is sent to the multiplex channel via output 59. If the line address stored in register 58 is in the first position, it is transferred to buffer registers 60 and 61. In the interests of clarity, it has been assumed that the circuit arrangement of the present invention works with a multiplex channel from the central processing unit with 8-bit groups or bytes. This also means that the registers have 8 positions or positions. However, this does not represent a restriction of the invention, since other bit configurations are also easily possible. Is z. B. Assuming that the address of the LCW occupies 10 binary digits (see FIG. 2), then the address must be in two buffer registers, namely registers 60 and 61 in FIG. 8 can be saved. This address is then transferred to the main memory of the central unit via line 65 and, on the other hand, entered in register 66. A character, which is then to be transmitted over the line of the corresponding LCW address, is then received by the main memory and the multiplex channel over the bus 67. Since this character has 10 binary digits, it is stored in buffer registers 62 and 63. At this point in time, the previously described interruption will occur. When the scanning of the lines is completed, a step for transferring the character in registers 62 and 63 to part TB of the LCW is occupied, the address of which is given via bus 68 by register 66. When the character has been transmitted, bit 23 or TBF of the LCW is set to 1 and bit 24 or SR to 0. Then this character can be transmitted bit by bit to the ADB part of the LCW via line 69.
Wenn die Leitung als Empfangsleitung arbeitet, dann wird das Zeichen Bit für Bit in den Teil ADB
des LCW geladen und dann in den Teil TB, wie vorher beschrieben. Dann muß das Zeichen in den
Hauptspeicher übertragen werden. Der Empfangs'
prozeß ist ähnlich dem der übertragung, aber die Adresse des LCW, welche vom Register 22 (LAR)
kommt, und das Zeichen, das in TB ist, wird über
Ausgangsleitung 70 ebenfalls in das Register 58 ge* geben, tn bekannter Art und Weise wird eine Anforderung zum Multiplexkanal über die Ausgangsleitung
59 gegeben. Denn, wenn diese Anforderung in den Pufferregistem steht und die Adresse in den Registern 60 und 61 und das Zeichen in den Registern 62
und 73, wird der Inhalt der Register über die Sammelleitur.gen
65 und 71 in den Hauptspeicher Register für Register gegeben. Angefangen wird mit den Registern
60 und 61, die die Adresse enthalten.
Wie aus dem Vorstehenden zu sehen ist, kann eine Unterbrechung vorliegen, wenn die Leitungen abgetastet
werden, was eine Verzögerung der Abtastoperation um einen Schritt zur Folge hat. Außerdem
kann man sehen, daß eine Unterbrechung vorliegt, wenn ein Zeichen in ein LCW des ScbnellspeichersIf the line operates as a receive line, then the character is loaded bit by bit into the ADB part of the LCW and then into the TB part, as previously described. Then the character must be transferred to main memory. The reception process is similar to that of the transmission, but the address of the LCW, which comes from register 22 (LAR) , and the character which is in TB , is also put into register 58 via output line 70, a known type and a request to the multiplex channel is made via output line 59. Because, if this request is in the buffer registers and the address in registers 60 and 61 and the character in registers 62 and 73, the content of the register is transferred to the main memory register by register via the collecting channels 65 and 71. It starts with registers 60 and 61, which contain the address.
As can be seen from the foregoing, there may be an interruption when the lines are being scanned, delaying the scanning operation by one step. It can also be seen that there is an interruption when a character is written to an LCW of the fast memory
,o HSS eingespeichert werden muß. Eine weitere Unterbrechung liegt vor, wenn ein Wort komplett in den Schnellspeicher HSS eingespeichert wurde, z. B. ein LCW, das zu einer anderen Leitung korrespondiert. Wenn nun angenommen wird, daß Worte im Schnell-, o HSS must be stored. Another interruption occurs when a word has been completely stored in the high-speed memory HSS , e.g. B. an LCW that corresponds to another line. If it is now assumed that words
speicher HSS 40 Binärstellen haben, dann werden diese 40 Bits zuerst in tünf Pufferregister 60, 61, 62, 63 und 64 Byte Tür Byte über die Leitung 67 (F i g. 8) gegeben. Deshalb liegt ein Unterbrechungsschritt vor, der verursacht, daß die Inhalte der fünf Pufferregister in die gewünschten Stellen des Schnellspeichers HSS übertragen werden. Tatsächlich liegt eine Unterbrechung vor, wenn zum Schnellspeicher HSS Zugriff besteht, und zwar in einer Stelle, die sich von derjenigen unterscheidet, die zum erforderlichenmemory HSS have 40 binary digits, then these 40 bits are first given in five buffer registers 60, 61, 62, 63 and 64 byte door bytes via line 67 (FIG. 8). Therefore, there is an interrupt step which causes the contents of the five buffer registers to be transferred to the desired locations in the high-speed memory HSS . In fact, there is an interruption when there is access to the high-speed storage HSS in a location different from that which is required
Zeitpunkt vom Abtastvorgang erreicht wird. Außerdem können auch andere Unterbrechungen vorgenommen werden, die nicht beschrieben worden sind. Zum Beispiel tritt ein Unterbrechungsschritt auf, wenn Worte /u Testzwecken aus dem Schnellspeicher HSS (z. B. ein LCW oder ein GCW) zu entnehmen sind. Bei jeder Unterbrechung wird der Abtastprozeß auf den Leitungen eingestellt, und ein Schritt wird für diese Unterbrechung reserviert. Während dieses Schrittes werden die Register GCAR, DSAR, LAR und LCR, die in F i g. 6 dargestellt sind, unverändert gelassen, und nur der Inhalt des Registers ISCR wird um Eins vermindert, wodurch angezeigt wird, daß einer der Leerschritte benutzt würde.Time is reached by the scanning process. In addition, other interruptions that have not been described can also be made. For example, an interrupt step occurs when words / u are to be taken from the high-speed memory HSS (e.g. an LCW or a GCW) for test purposes. At each interruption, the scanning process on the lines is stopped and a step is reserved for that interruption. During this step, the registers GCAR, DSAR, LAR and LCR shown in FIG. 6 are left unchanged and only the contents of the ISCR register are decremented by one, indicating that one of the spaces was used.
Claims (7)
Family
ID=
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