DE1956604B2

DE1956604B2 - Data processing system

Info

Publication number: DE1956604B2
Application number: DE1956604A
Authority: DE
Inventors: Lawrence Joseph Boland; Gerry David Granito
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1968-11-14
Filing date: 1969-11-11
Publication date: 1973-10-04
Also published as: DE1956604A1; DE1966633A1; GB1231570A; DE1956604C3; US3588829A; DE1966633C3; FR2023152A1; DE1966633B2

Description

Die Erfindung betrifft eine Datenverarbeitungsanlage der im Oberbegriff des Hauptanspruches angegebenen Art.The invention relates to a data processing system as specified in the preamble of the main claim Art.

Eine derartige Datenverarbeitungsanlage ist aus der USA.-Patentschrift 3 248 702 und aus Proceedings EJCC 1961, S. 279 bis 294 bekannt. Der schnelle Pufferspeicher kleiner Kapazität ist in dieser Einrichtung als Magnetkernspeicher ausgebildet und hat eine Kapazität von 16 Blöcken zu 512 Wörtern. Der Hauptspeicher ist als Magnettrommelspeicher ausgeführt und hat eine Kapazität von 512 Wortblöcken. Im Kernspeicher ist also jeweils nur der 32. Teil der gesamten Datenmenge gespeichert. Bei einem Zugriff zum Kernspeicher muß jeweils verglichen werden, ob der gewünschte Block gerade im Kernspeicher gespeichert ist. Hierzu ist ein Vergleichsspeicher (21) vorgesehen, welcher die Blockbezeichnungen der gerade im Kernspeicher vorhandenen Blöcke speichert. Eine derartige Blockbezeichnung besteht aus 9 Bits. Der Vergleich erfolgt in dieser Einrichtung so, daß die entsprechenden Adressenbits der gewünschten Wortadresse mitSuch a data processing system is known from US Pat. No. 3,248,702 and from Proceedings EJCC 1961, pp. 279-294. The small capacity fast cache is in this one Device designed as a magnetic core memory and has a capacity of 16 blocks of 512 words. The main memory is designed as a magnetic drum memory and has a capacity of 512 word blocks. Only the 32nd part of the total amount of data is stored in the core memory. at an access to the core memory must be compared in each case whether the desired block is currently in Core memory is stored. A comparison memory (21) is provided for this purpose, which stores the block names which is currently storing blocks in the core memory. Such a block name consists of 9 bits. The comparison is made in this facility so that the corresponding Address bits of the desired word address with

illen im Vergleichsspeicher gespeicherten Blockbejeichnungen verglichen werden. Dies erfordert einen relativ hohen Zeitaufwand. Da außerdem für jede Blockbezeichnung eine eigene Vergleichslogik vorgesehen ist, ergibt sich insgesamt eine aufwendige und störanfällige Vergleichseinrichtung.block designations stored in the comparison memory be compared. This takes a relatively long time. There is also for everyone Block designation is provided with its own comparison logic, the overall result is a complex one and failure-prone comparison device.

Der Erfindung liegt daher die Aufgabe zugrunde, eine neue Speicheranordnung anzugeben, mit dem Ziel, den Zugriff zum Pufferspeicher und die notwendigen Vergleichseinrichtungen zu vereinfachen.The invention is therefore based on the object of specifying a new memory arrangement with which The aim is to simplify access to the buffer memory and the necessary comparison devices.

Die Aufgabe wird durch die im kennzeichnenden Teil des Hauptanspruches beschriebenen Merkmale gelöst.The task is described by the features described in the characterizing part of the main claim solved.

Die Adresse eines Datenwortes enthält demnach nach der Erfindung eine BIo^ kbezeichnung, die Gruppenadresse, sowie die Adresse des Wortes innerhalb des Blockes. Dadurch, daß durch die Bezeichnung der Gruppe schon eine gewisse Vorwahl getroffen wird, sind zur Bezeichnung des Blockes weniger Adressenbits notwendig als bei der oben beschriebenen, bekannten Einrichtung. D? demnach im Verhältnis weniger Bits verglichen werden müssen und die Anzahl der zu vergleichenden Blockbezeichnungen geringer ist, können die Vergleichseinrichtungen einfacher gehalten werden und wird außerdem ein rascherer Vergleich erzielt. Da hierdurch auch die Zugriffe zum Pufferspeicher erleichtert werden, kann insgesamt die Speicherhierarchie »Hauptspeicher-Pufferspeicher« besser ausgenutzt werden.According to the invention, the address of a data word therefore contains a BIo ^ k designation which Group address as well as the address of the word within the block. By the fact that by the designation the group has already made a certain preselection, there are fewer to designate the block Address bits necessary than in the known device described above. D? therefore the ratio of fewer bits to be compared and the number of block names to be compared is less, the comparison means can be made simpler and also becomes a quicker comparison is made. Since this also facilitates access to the buffer memory, the overall memory hierarchy »main memory buffer memory« can be better utilized.

Nach einer vorteilhaften Weiterbildung der Erfindung ist ein Reihenfolgespeicher vorgesehen, welcher ebenso wie der Pufferspeicher und der Datenverteilungsspeicher in Gruppen unterteilt ist. Hierdurch wird eine einfache Anschaltung dieses Speichers an den Datenverteilungsspeicher und den damit verbundenen Vergleicher sowie an die Adressensammelleitung ermöglicht. Da dieser Reihenfolgespeicher stets auf den neuesten Stand gebracht werden muß, was die zeitliche Verwendung der einzelnen Wortblocks einer Gruppe betrifft, ist eine rasche Arbeitsweise dieses Speichers ebenso erwünscht, wie eine hohe Geschwindigkeit der Vergleichsoperation. Die rasche Arbeitsweise des Reihenfolgespeichers wird durch die einfache Anschaltung dieses Speichers begünstigt. According to an advantageous development of the invention, a sequence memory is provided which just as the buffer memory and the data distribution memory are divided into groups. Through this becomes a simple connection of this memory to the data distribution memory and the associated memory Comparator as well as to the address bus. Since this sequence memory must always be brought up to date, what the temporal use of the individual word blocks Concerning a group, a quick operation of this memory is desirable as well as a high speed of the comparison operation. The rapid operation of the sequencer will favored by the simple connection of this memory.

Weitere vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.Further advantageous developments of the invention can be found in the subclaims.

Ein Ausführungsbt !spiel der Erfindnung wird an Hand der Zeichnungen näher erläutert. Es zeigtAn exemplary embodiment of the invention is presented Hand of the drawings explained in more detail. It shows

F i g. 1 eine Datenverarbeitungsanlage, in der das vorliegende Ausführungsbeispiel Verwendung finden kann,F i g. 1 shows a data processing system in which the present exemplary embodiment is used can,

F i g. 2 die Adressenbits-Anordnung des Speichersystems, F i g. 2 the address bit arrangement of the memory system,

F i g. 3 die Unterteilung des Hauptspeichers und des Pufferspeichers,F i g. 3 the subdivision of the main memory and the buffer memory,

Fig. 4 die Anordnungen der Fig. 4a und 4b, welche die wichtigsten Einheiten sowie die Daten- und Adreßpfade in der Speichersteuerung und im Speichersystem zeigen,4 shows the arrangements of FIGS. 4a and 4b, which the most important units as well as the data and address paths in the memory controller and in the Storage system show

F i g. 5 ein Zeitdiagramm von Vorgängen bei einer Daten anforderung vom Pufferspeicher zur Zentraleinheit. F i g. 5 shows a timing diagram of processes in the event of a data request from the buffer memory to the central unit.

Allgemeine Beschreibunggeneral description

F i g. 1 zeigt eine Datenverarbeitungsanlage, in der das vorliegende Avrführungsbeispiel Verwendung finden kann. In der in F i g. 1 gezeigten Datenverarbeitungsanlage ist eine Speichersteuemng (SC[7)30 enthalten, welche den Zugriff zum Speichersystem durch die zentrale Verarbeitungseinheit (Zentraleinheit, CPE31), sowie durch Kanäle 32 und Eingangs/ Ausgangseinheiten 33 steuert. Das Speichersystem umfaßt einen Magnetkern-Hauptspeicher (MS) 34 und einen Pufferspeicher (BS) 35 mit Hochgeschwindigkeits-Schaltkreisen. F i g. 1 shows a data processing system in which the present exemplary embodiment can be used. In the in F i g. 1, a memory control (SC [7) 30 is included, which controls the access to the memory system by the central processing unit (central processing unit, CPE 31), as well as by channels 32 and input / output units 33. The memory system comprises a magnetic core main memory (MS) 34 and a buffer memory (BS) 35 with high speed circuitry.

Die Zentraleinheit 31 enthält eine BefehlseinheitThe central unit 31 contains a command unit

ίο oder /-Einheit und eine Ausführungseinheit oder Ε-Einheit, welche in eine Gleitkomma-Einheit (FLPU) und eine Festkomma-Einheit (FXPU) unterteilt ist. Die Zentraleinheit 31 bestimmt den grundlegenden Maschinenzyklus und damit die Zeit- undίο or / unit and an execution unit or Ε unit, which is divided into a floating point unit (FLPU) and a fixed point unit (FXPU) . The central unit 31 determines the basic machine cycle and thus the time and

Arbeitsverhältnisse des Systems. Gestützt auf ein hohes Maß an Gleichzeitigkeit, Überlappung und Pufferung versucht das System einen Befehl pro Maschinenzyklus auszuführen. Die /-Einheit steuert das Abrufen von Befehlen und Operanden vom Speichersystem, indem sie geeignete Anforderungen an die Steuerung 30 sendet.System employment relationships. Based on a high degree of simultaneity, overlap and Buffering, the system tries to execute one command per machine cycle. The / unit controls this Retrieve instructions and operands from the storage system by placing appropriate requirements on the Controller 30 sends.

Befehle werden in der /-Einheit gepuffert und von dort nacheinander ausgegeben. Die Befehle werden in der /-Einheit dekodiert. Teilentschlüsse'Ue Befehle werd:n von der /-Einheit zur FXPU- und FLPU-Einheit übertragen, und die /-Einheit sendet auchCommands are buffered in the / unit and issued from there one after the other. The commands are decoded in the / unit. Partial decisions'Ue commands are: n transmitted from the / unit to the FXPU and FLPU unit, and the / unit also sends

Zugriffsanforderungen zu der Steuerung SCU 30,Access requests to the controller SCU 30,

wenn so eine Anforderung im Befehl enthalten ibt.if such a request is included in the command.

Die Speichersteuerung 30 steuert den Zugriff zum Speichersystem und enthält zu diesem Zwecke Vorrangschaltungen und Steuerschaltungen. Zu Beginn werden alle Informationen in den Hauptspeicher 34 gebracht, und am Anfang eines Programms werden Informationsgruppen, d. h. Befehle und Daten, inThe memory controller 30 controls access to the memory system and contains priority circuits for this purpose and control circuits. At the beginning, all information is stored in the main memory 34 and at the beginning of a program information groups, i. H. Commands and data, in

den Pufferspeicher 35 übertragen. Der Hauptspeicher 34 hat einen Speicherzyklus von 13 Maschinenzyklen und eine Zugriffszeit von 10 Maschinenzyklen, während die effektive Zugriffszeit zum Pufferspeicher 35 drei Maschinenzyklen beträgt. Während der Aus-the buffer memory 35 transferred. The main memory 34 has a memory cycle of 13 machine cycles and an access time of 10 machine cycles, while the effective access time to the buffer memory 35 three machine cycles. During the training

führung eines Programms finden von der Zentraleinheit 31 hauptsächlich Zugriffe zum Pufferspeicher 35 statt, und es wird hierdurch eine hohe Verarbeitungsgeschwindigkeit erreicht. Andererseits bietet der Pufferspeicher 35 der Zentraleinheit 31 eine virtuelleWhen executing a program, the central unit 31 mainly accesses the buffer memory 35 instead, and a high processing speed is achieved as a result. On the other hand, the Buffer memory 35 of the central unit 31 is a virtual one

Speicherkapazität an, die praktisch gleich der Kapazität des Hauptspeichers 34 ist.Storage capacity which is practically equal to the capacity of the main memory 34.

Beispielsweise wird angenommen, daß der Hauptspeicher eine Speicherkapazität von 524 288 Wörtern zu 72 Bits hpt. Hierzu ist der Hauptspeicher in 32 Grundspeichermoduln (BSM) unterteilt, welche zwei 16fach verzahnte Serien bilden. Jeder Grundspeichermodul hat eine Kapazität von 16 384 Wörtern. For example, it is assumed that main memory has a storage capacity of 524,288 words of 72 bits. For this purpose, the main memory is subdivided into 32 basic memory modules (BSM) , which form two series with 16 teeth. Each basic memory module has a capacity of 16,384 words.

F i g. 2 zeigt die Bitverteilung bei der Adressie-F i g. 2 shows the bit distribution for addressing

rung des Speichersystems. Die Adresse besteht aus 19 Adressenbits 10 bis 28. Bit 10 gibt an, welche von den zwei Serien adressiert wird, Bits 25 bis 28 identifizieren den Grundspeichermodul und die Bits 11 bis 24 definieren eine ßSM-Wortadresse, d.h.tion of the storage system. The address consists of 19 address bits 10 to 28. Bit 10 indicates which of the two series addressed, bits 25 through 28 identify the basic memory module and bits 11 through 24 define a βSM word address, i.e.

die Adresse eines gegebenen Wortes im Grundspeichermodul BSM. Da sich die BSM-Adresse am niederen Wertende der Adresse befindet, ist es deutlich, daß aufeinanderfolgende Wort-Speicherplätze sich in verschiedenen Grundspeichermoduln BSM befinden.the address of a given word in the basic memory module BSM. Since the BSM address is at the lower end of the value of the address, it is clear that successive word memory locations are located in different basic memory modules BSM .

Wie aus F i g. 2 und 3 ersichtlich ist, können die Adressenbits auch in einer anderen Weise betrachtet werden. Man kann sich vorstellen, daß der Hauptspeicher 34 in 64 Gruppen von 1024 Blöcken zuAs shown in FIG. 2 and 3, the address bits can also be viewed in a different way will. One can imagine that the main memory 34 is divided into 64 groups of 1024 blocks

5 \ 5 \ 66th

acht Wörtern unterteilt ist. Bits 20 bis 25 geben die setzt wird, wenn ein neuer Blockbezeichner in denis divided into eight words. Bits 20 to 25 give which are set when a new block identifier is added to the

Gruppcnadressc, Bits 26 bis 28 ergeben die Stelle betreffenden Block geschrieben wird. Während einerGroup address, bits 26 to 28 result in the block in question being written. During one

eines Wortes innerhalb eines Blocks, und die Bits Einspeicheroperation von einem Kanal aus wird dasof a word within a block, and the bits store operation from a channel becomes the

10 bis 19 identifizieren einen bestimmten Block in- Gültigkeitsbit des betreffenden Blockbezeichners im10 to 19 identify a specific block in the validity bit of the relevant block identifier

nerhalb einer Gruppe. Zu dieser Blockangabe dient 5 Speicher 37 zurückgestellt oder unwirksam gemacht,within a group. This block information is used by 5 memories 37 reset or rendered ineffective,

ein Blockbezeichncr BLOCK-/D. Der Pufferspeicher wenn sich die betreffende adressierte Informationa block identifier BLOCK- / D. The buffer memory if the relevant addressed information

35 ist ein Hochgeschwindigkeitsspcicher mit wahl- auch im Pufferspeicher 35 befindet, so daß hierauf35 is a high-speed memory with optional also in the buffer memory 35, so that on it

freiem Zugriff und einer Kapazität von 2048 Wör- folgende Anforderungen von der Zentraleinheit 31,free access and a capacity of 2048 word- following requests from the central unit 31,

tern zu 72 Bits. Die tatsächliche Puffer-Zykluszeit ist die sich auf den gleichen Speicherplatz beziehen, imtern to 72 bits. The actual buffer cycle time is based on the same memory space in the

gleich einem Maschinenzyklus, und in dieser Zeit io Falle einer Einspeichcroperation zum Hauptspeicherequal to a machine cycle, and in this time io case of a storage operation to the main memory

können Daten in einen bestimmten Speicherplatz ein- geleitet wurden, oder im Falle einer Abrufanforde-data can be entered in a specific storage location, or in the case of a retrieval request

gcschriebcn oder aus diesem Speicherplatz ausgelesen rung die Übertragung eines Blocks von Wörtern zumThe transfer of a block of words to the

werden. Die effektive Pufferzugriffszeit ist jedoch wie Pufferspeicher auslösen würden,will. However, the effective buffer access time is how buffers would trigger

bereits oben bemerkt, drei Maschinenzyklen lang, Weiter ist für das Speichersystem ein Reihenfolge-already noted above, three machine cycles long, Next is a sequence for the storage system

da vor dem tatsächlichen Zugriff erst festgestellt 15 speicher {CA)38 vorgesehen. Der Speicher 38 ist ein since 15 memory {CA) 38 were only determined before the actual access. The memory 38 is a

werden muß, ob sich die gesuchte Information wirk- Speicher mit wahlfreiem Zugriff und zerstörungs-must be whether the information sought is effective memory with random access and destructive

lich im Pufferspeicher befindet. Das Auslesen erfolgt freier Auslesung, welcher 64 Wortplätze aufweist,is located in the buffer tank. Reading is carried out freely, which has 64 word spaces,

nicht zerstörend. Zur Adressierung des Speichers 35 die durch die Gruppenadresse adressiert werden. Je-not destructive. For addressing the memory 35 which are addressed by the group address. Each-

sind 11 Bits notwendig. Die Bits 20 bis 28 der der Wortplatz weist sechs Bits auf. Jedesmal wenn11 bits are required. Bits 20 to 28 of the word location have six bits. Whenever

Adresse (F i g. 2) bilden eine Teiladresse eines Spei- 20 ein Wort vom betreffenden Block im PufferspeicherAddress (Fig. 2) form a partial address of a memory 20 a word from the relevant block in the buffer memory

chcrwortes, zu der noch zwei Bits B1 und B 2 hinzu- 35 geholt wird, wird das diesem Block entsprechendechcrwortes, to which two bits B 1 and B 2 are fetched, becomes the one corresponding to this block

gefügt werden, die dynamisch erzeugt werden, wenn Wort im Reihenfolgespcicher 38 überschrieben, umwhich are dynamically generated when word in sequence memory 38 is overwritten to

der Pufferspeicher gebraucht wird und den Puffer- die Reihenfolge anzugeben, in der die Blöcke imthe buffer memory is needed and the buffer indicates the order in which the blocks in the

speicher in vier Segmente 0 bis 3 zu je 64 Blöcken Pufferspeicher 35 benutzt wurden. Hierzu sind sechsmemory in four segments 0 to 3 of 64 blocks each buffer memory 35 were used. There are six

(einer aus jeder Gruppe) unterteilen. as Bits nöti<\ Diese Bits werden zu Beginn gebraucht,(one from each group) subdivide. as bits required <\ These bits are needed at the beginning,

Der Speicher 35 ist funktionell unterteilt in um den Pufferspeicher 35 zu füllen und hierauf das 64 Gruppen, gegeben durch die Bits 20 bis 25, zu Auswechseln eines Blockes zu steuern, wenn ein vier Blocks, gegeben durch die zwei dynamischen neuer Block zum Pufferspeicher 35 übertragen wird. Arlressenbits Bl. B2, wobei jeder Block aus acht Wenn eine bestimmte Gruppe im Speicher 35 geWörtern besteht und ein Wort definiert wird durch 30 füiit wird und ein neuer Block übertragen wird, die Bits 26 bis 28. Es ist deutlich, daß zwischen den dann wird der viertjüngste Block ersetzt, wie es das Speichern 34 und 35 eine derartige Beziehung be- betreffende Wort im Speicher 38 angibt,
steht, daß bestimmten Gruppen im Hauptspeicher 34 Die oben beschriebene Unterteilung des Pufferbestimmte Gruppen im Pufferspeicher 35 entspre- Speichers 35 wurde so gewählt, daß sich ein günchen. Innerhalb einer gegebenen Gruppe kann jeder 35 stiges Kosten-Leistungs-Verhältnis ergibt. Hätte der Block im Hauptspeicher in einen der vier Blöcke im Pufferspeicher 35 eine größere Block- oder Wort-Pufferspeicher 35 geschrieben werden. In entspre- kapazität, so würde seine Effektivität nicht in dem chenden Blöcken nehmen die Wörter die gleiche Maße wachsen, wie die Kosten wachsen würden. Stellung ein. Weiter wird daran erinnert, daß durch Andererseits würde eine Verminderung der Kapazidie Verzahnung der Hauptspeichermoduln die ent- 40 tat des Pufferspeichers 35 seine Leistungsfähigkeit sprechenden Wörter in einem gegebenen Block in relativ stark vermindern, ohne im gleichen Verhältverschiedenen Grundspeichermoduln BSM gespei- nis die Kosten zu senken. Für die gegebene Größe chert sind. des Pufferspeichers 35 ist die Aufteilung in 64 Grup-The memory 35 is functionally subdivided into to fill the buffer memory 35 and then to control the 64 groups, given by the bits 20 to 25, to replace a block when a four block given by the two dynamic new blocks is transferred to the buffer memory 35 will. Address bits Bl. B2, where each block consists of eight If a certain group in the memory 35 consists of words and a word is defined by 30 and a new block is transmitted, bits 26 to 28. It is clear that between the then the fourth most recent block replaces, as indicated by the store 34 and 35 such a relationship related word in the memory 38,
stands that certain groups in the main memory 34 correspond to the above-described subdivision of the buffer certain groups in the buffer memory 35 memory 35 was chosen so that a green. Within a given group, anyone can give 35 days of value for money. If the block in the main memory had been written into one of the four blocks in the buffer memory 35, a larger block or word buffer memory 35 would have been written. Correspondingly, its effectiveness would not take the form of blocks as the words grow to the same extent as the costs grow. Position. It should also be remembered that, on the other hand, a reduction in the capacity would reduce the interlocking of the main memory modules to a relatively large extent, without lowering the costs of different basic memory modules BSM in the same proportion . For the given size are chert. of the buffer memory 35 is divided into 64 groups

Bei der Übertragung werden die Wörter in den pen zu vier Blöcken vorteilhaft, da hierdurch die Pufferspeicher 35 serienweise in Blöcken zu acht 45 Speicherung von einer verhältnismäßig großen AnWörtern eingeschrieben. Wenn das erste Wort eines zahl von auseinanderliegenden Gruppen von Infor-Blockes in den Pufferspeicher 35 eingeschrieben mationen möglich wird bei minimaler Anzahl vor wird, wird sein Blockbezeichner auch in einen ent- Blockübertragungen und -Ersetzungen. Auch innersprechenden Wortspeicherplatz im Datenverteilungs- halb einer Gruppe kann die Leistung nicht wesent speicher DD37 (vgl. Fig.4B) eingeschrieben. Der 50 lieh erhöht werden, wenn man mehr als vier Blöcke Datenverteilungsspeicher 37 besteht aus vier Segmen- vorsieht, wobei jedoch die Verminderung dieser An ten, d. h. unabhängigen Speichern DD 0 bis DD 3, zahl von vier Blöcken eine Erhöhung der Anzah mit wahlfreiem Zugriff, wobei jeder der vier Speicher von Blockübertragungen stark erhöhen würde un( eine Kapazität von 64 Wörtern zu 11 Bits aufweist. die Leistungsfähigkeit beeinträchtigen würde.
Die Speicherplätze 0 bis 63 werden durch die Grup- SS Bei Beginn eines Programmes fordert die Zentral penadresse (Fig. 2) adressiert,so daß jeder Speicher- einheit 31 Befehle und Daten an, und es werdei platz im Speicher 37 einem verschiedenen Block im Wortblöcke in den Pufferspeicher 35 geschriebec Pufferspeicher 35 entspricht. Der Speicher 37 ist ein Das Beginnwort jedes übertragenen Blocks wird τ Hochgeschwindigkeitsspeicher mit zerstörungsfreier der Zentraleinheit gesendet, während die übrige Auslesung. Während eines Speicherzugriffes startet 60 Worte im Pufferspeicher 35 während aufeinanderfol die Gnippenadresse eines auszulesenden Wortes das gender Maschinenzyklen gespeichert werden. Wen Auslesen von vier Blockbezeichnern vom Speicher ein Wort vom Pufferspeicher 35 geholt wird, wir 37, die mit dem Blockbezeichner des auszulesenden das entsprechende Wort im Reihenfolgespeicher aui Wortes verglichen werden, um feststellen zu können, datiert. Wenn eine Anforderung von der Zentralen ob sich das betreffende Wort im Speicher 35 befin- 65 heit zu der Speichersteuerung gesendet wird, verai det oder nicht. Zusätzlich zur Speicherung des 10- sacht die Gruppenadresse des adressierten Wort( Bit-Blockbezeichners enthält jedes Wort im Daten- das Auslesen von vier Wörtern, die der bestimmte Verteilungsspeicher 37 ein Gültigkeit! bit V, das ge- auszulesenden Gruppe entsprechen, aus dem DateiDuring the transmission, the words in the pens of four blocks are advantageous, since the buffer memories 35 are thereby written in series in blocks of eight 45 storage of a relatively large response. When the first word of a number of spaced groups of information blocks in the buffer memory 35 becomes possible with a minimum number of information, its block identifier is also used in an ent-block transfers and replacements. Even within speaking word storage space in the data distribution half of a group, the performance cannot be written in essential storage DD 37 (see FIG. 4B). The 50 can be increased if you have more than four blocks of data distribution memory 37 consists of four segments, but the reduction of these an th, ie independent memories DD 0 to DD 3, number of four blocks an increase in the number with random access, each of the four memories of block transfers would greatly increase un (has a capacity of 64 words by 11 bits. would degrade performance.
The storage locations 0 to 63 are addressed by the group Corresponds to the buffer memory 35 written into the buffer memory 35. The memory 37 is a The beginning word of each transmitted block is sent τ high-speed memory with non-destructive to the central unit, while the rest of the readout. During a memory access, 60 words start in the buffer memory 35 while successively the code address of a word to be read out that the machine cycles are stored. If a word is fetched from the buffer memory 35 from four block identifiers from the memory, the corresponding word in the sequence memory is compared with the block identifier of the word to be read out in order to be able to determine it. If a request from the control center as to whether the relevant word is in the memory 35 is sent to the memory controller, it is verai det or not. In addition to storing the group address of the addressed word (bit block identifier, each word in the data contains the read-out of four words that correspond to the specific distribution memory 37 a validity bit V, the group to be read out, from the file

Verteilungsspeicher 37 und diese vier Wörter werden (F i g. 4) gegeben. Wenn die betreffenden Daten nicht mit dem Blockbezeichner ID des adressierten Wortes im Pufferspeicher gespeichert sind, wird die Anforverglichen. Ein erfolgreicher Vergleich zeigt an, daß derung in eines einer Anzahl von Übertragungsadressich das adressierte Wort im Pufferspeicher 35 be- senregistern TAR (Fig. 4) eingelesen und dieses Refindet, und das Vergleichssignal wird dazu benutzt, 5 gister steuert dann die Blockübertragung. Nach Bedie zwei dynamischen Adressenbits Bl und B 2 der ginn einer Blockübertragung werden die Adressen Puffers^·, ichcrwortadresse zu erzeugen. Die somit der aufeinanderfolgenden Wörter eines Blocks in aufgebildete Pufferspeicherwortadresse wird zum Puffer- einanderfolgenden Maschinenzyklen auf die Hauptspeicher 35 übertragen. Das geholte Wort wird der speicheradrcssensammelleitung MSAB (F i g. 4) geZentraleinheit 31 drei Maschinenzyklen nach Erhalt io geben. Zu einem späteren Zeitpunkt werden die Dades Anforderungssignals zugeleitet. ten aus den Hauptspeichermoduln in aufeinanderfol-Distribution memory 37 and these four words are given (Fig. 4). If the data in question are not stored in the buffer memory with the block identifier ID of the addressed word, the request is compared. A successful comparison indicates that the change in one of a number of transmission addresses reads in the addressed word in the buffer memory 35 bsenregisters TAR (FIG. 4) and finds this, and the comparison signal is used for this purpose. 5 registers then controls the block transmission. After Bedie two dynamic address bits Bl and B 2 of the beginning of a block transfer the addresses buffer ^ · to produce ichcrwortadresse. The buffer memory word address thus formed from the successive words of a block is transferred to the main memory 35 for the buffer successive machine cycles. The fetched word will give the memory address bus line MSAB (FIG. 4) central unit 31 three machine cycles after receipt. At a later point in time, the Dades request signals are sent. from the main memory modules in successive

Wenn während des Auslesens aus dem Datenver- genden Maschinenzyklen auf die Ausgangssammel-If during reading from the data transfer machine cycles on the output collection

teilungsspeicher 37 kein Signal erzeugt wird, das leitung ausgelesen und dem Pufferspeicher zugeführt,division memory 37 no signal is generated, the line is read out and fed to the buffer memory,

einen erfolgreichen Vergleich anzeigt, wird das An- Gleichzeitig werden die Adressen, in die die Wörterindicates a successful comparison, the address will be Simultaneously the addresses in which the words

forderungssignal zwischengespr.ichert und eine Block- 15 im Pufferspeicher eingeschrieben werden sollen, aufrequest signal inter-talked and a block 15 are to be written in the buffer memory

Übertragungsoperation ausgelöst. Hierzu finden Zu- die Pufferspeicheradressensammelleitung gegeben,Transfer operation triggered. For this purpose, the buffer memory address bus is given,

griffe zum Hauptspeicher 34 statt, und die acht Wör- Werden mehrere Abrufanforderungen empfangen, dieaccesses main memory 34 instead, and the eight words are received multiple retrieval requests that

ter des betreffenden Blocks werden seriell ausgelesen. eine Blockübertragung erfordern, kann die verhält-ter of the relevant block are read out serially. require a block transfer, the relatively

Wie bereits oben bemerkt, werden Einspeicher- nismäßig lange Zeit, die verstreicht, bevor das ersteAs noted above, there will be a long period of time that elapses before the first

und Ausleseanforderungcn, welche von den Kanälen 90 Wort vom Hauptspeicher ausgelesen werden kann,and readout requests, which can be read out of the channels 90 words from the main memory,

32 stammen, zum Hauptspeicher 34 übertragen. dazu benutzt werden, neue Abruf- oder Einspeicher-32 originate, transferred to the main memory 34. can be used to create new retrieval or storage

Durch eine Kanalausleseanforderung wird das adres- anforderungen an den Pufferspeicher zu richten. Auf-A channel read request is used to direct address requests to the buffer memory. On-

sierte Wort direkt vom Hauptspeicher 34 zum Kanal einanderfolgende Blockübertragungen erfolgen über-sized word directly from main memory 34 to the channel, successive block transfers take place via

32 übertragen. Durch eine Kanaleinspeicheranforde- läppend: während die mit der ersten Anforderung32 transferred. Lapping through a channel injection request: while the one with the first request

rung wird der betreffende Block ungültig gemacht, 15 verbundenen Grundspeichermoduln betrieben wer-the relevant block is made invalid, 15 connected basic memory modules are operated

indem das betreffende Gültigkeitsbit im Datenvertei- den, können gleichzeitig auch die mit der zweiten An-by distributing the relevant validity bit in the data, the data with the second address can also be

lungsspeicher 37 zurückgestellt wird, wenn der Block, förderung verbundenen Grundspeichermoduln in auf-management memory 37 is reset when the block, funding-related basic memory modules in

der die Adresse enthält, in die eingespeichert werden einanderfolgenden Maschinenzyklen betrieben wer-which contains the address in which successive machine cycles are stored and operated

soll, ir.i Pufferspeicher 35 enthalten ist. den, bevor noch die Datenübertragung des erstenshould, ir.i buffer memory 35 is included. before the data transfer of the first

Das Aufführungsbeispiel hat folgende wesentliche 30 Blocks beendet ist. Hierdurch wird die VerwendungThe performance example has completed the following essential 30 blocks. This will make the use of

Merkmale: von Maschinenzykien möglich, welche bonst ver-Characteristics: possible from machine encycias, which

Der Hauptspeicher ist in eine Anzahl von Gruppen schwendet worden wären. Die Arbeitsgeschwindig-The main memory is diverted into a number of groups. The working speed

von Wortblöcken unterteilt. Ebenso enthält der Puf- keit der Anordnung kann hierdurch nicht unbeträcht-divided by word blocks. Likewise, the pouf-

ferspeicher eine Anzahl von Gruppen von Wortblök- lieh erhöht werden.memory a number of groups of word blocks can be increased.

ken, worin jede Gruppe einer Gruppe im Hauptspei- 35 Es soll noch bemerkt werden, daß Einspeicherancher entspricht und worin die Anzahl der Blöcke re- forderungen von der zentralen Verarbeitungseinheit lativ klein ist im Vergleich zu der Anzahl der Blöcke sowohl im Pufferspeicher als auch im Hauptspeicher in einer Gruppe im Hauptspeicher. Die Wortblöcke durchgeführt werden, wenn sich das adressierte W"rt im Hauptspeicher können durch einen Blockbezeich- auch im Pufferspeicher befindet. Befindet sich das ner identifiziert werden. Wenn ein Wortblock in den 40 adressierte Wort nicht im Pufferspeicher, wird nur in Pufferspeicher geladen wird, wird sein Blockbezeich- den Hauptspeicher eingespeichert. Eine Abrufanforner in einen getrennten Hochgeschwindigkeitsspei- derung von der zentralen Verarbeitungseinheit wird eher eingeschrieben, wobei die Adresse der Gruppe, nur an den Pufferspeicher gerichtet. Bei Übertragung welche den betreffenden Block enthält, dazu benutzt eines Wortes vom Hauptspeicher in den Pufferspeiwird, diesen getrennten Datenverteilungsspeicher an- 45 eher werden auch alle anderen zu diesem Block gezusteuern. Bei einer Abrufanforderung werden aus hörenden Wörter mit übertragen. Kanalanforderundiesem Speicher die Blockbezeichner der betreffen- gen werden nur an den Hauptspeicher gerichtet. Beden Gruppe ausgelesen und mit der Blockadresse in trifft die Einspeicheroperation von einem Kanal in der Abrufanforderung verglichen. Wenn eine Über- den Hauptspeicher ein Wort, welches sich auch im einstimmung angezeigt wird, ist das Wort im Puffer- 50 Pufferspeicher befindet, wird die Adressierung dieses speicher gespeichert. Wenn keine Übereinstimmung Blocks im Pufferspeicher unmöglich gemacht,
angezeigt wird, wird das Wort und der mit dem WortIn which each group corresponds to a group in the main memory, it should also be noted that the storage area corresponds to and in which the number of blocks required by the central processing unit is relatively small compared to the number of blocks in both the buffer memory and the main memory in a group in main memory. The word blocks are carried out when the addressed word is in the main memory can also be located in the buffer memory by means of a block identifier. If this is located, the word block can be identified. If a word block in the 40 addressed word is not in the buffer memory, it is only loaded into the buffer memory. A request for retrieval in a separate high-speed store from the central processing unit is rather written, the address of the group being directed only to the buffer memory. When transmitting the block in question, a word from the main memory is used for this This separate data distribution memory is stored in the buffer, but rather all others relating to this block are also controlled. In the event of a retrieval request, listening words are also transmitted read and compared to the block address in meets the store operation from a channel in the fetch request. If there is a word over the main memory which is also displayed in correspondence, the word is in the 50 buffer memory, the addressing of this memory is saved. If no match blocks in the buffer memory made impossible,
is displayed, the word and the one with the word

verbundene Block vom Hauptspeicher in den Puffer- Genaue Beschreibung
speicher übertragen, wobei das erste Wort gleichzeitig in die zentrale Verarbeitungseinheit übertragen 55 Wie aus Fig.4 ersichtlich ist, enthält die Speiwird. Bei der Übertragung eines Blocks in den Puf- chersteuerung SCU 30 außer dem Datenverteilungsferspeicher wird im Pufferspeicher ein alter Block speicher 37 und dem Reihenfolgespeicher 38 noch überschrieben, und zwar wird derjenige Block ausge- eine Reihe von Übertragungsadressenregister (TAR) wählt, dessen Benutzung zeitlich am weitesten zu- 40, eine Reihe von Einspeicheradressenregister (&4Ä) rückliegt. Auf diese Art können eine große Anzahl 60 41, eine Reihe von Speicheradressenregister (SDB) von Blockgruppen im Pufferspeicher gespeichert wer- 42 und einen Zeitstapel (TS) 43. Diese Einheiten den und die Anzahl der Blockübertragungen klein ge- sind an ein Sammelleitungssystem angeschlossen, das halten werden. Die hierbei benötigten Einrichtungen eine Pufferspeicheradressensammelleitung (BSAB) 45, sind einfach und billig. eine Hauptspeicheradressensammelleitung (MSAB) connected block from main memory to buffer - detailed description
are transferred to the memory, the first word being transferred at the same time to the central processing unit 55. As can be seen from FIG. In the transmission of a block in the PUF 30 chersteuerung SCU except the Datenverteilungsferspeicher an old block memory 37 and the sequence memory 38 is not overwritten in the buffer memory, namely the one block is excluded a number of transfer address register (TAR) selected, its use temporally furthest to- 40, a row of storage address registers (& 4Ä) is behind. In this way, a large number of 60 41, a number of memory address registers (SDB) of block groups can be stored in the buffer memory and a time stack (TS) 43. These units and the number of block transfers are small, connected to a bus system, that will hold. The facilities required here, a buffer memory address bus line (BSAB) 45, are simple and inexpensive. a main memory address bus (MSAB)

Für den verzahnten Hauptspeicher und den Puffer- 65 46, eine Einspeichersammelleitung (SBI) 47, eineFor the interleaved main memory and the buffer 65 46, a storage bus line (SBI) 47, one

speicher sind getrennte und unabhängige Adressen- SpeicherauslesesammelleitJng (SBO) 48 und einememories are separate and independent address memory readout bus bar (SBO) 48 and one

Sammelleitungen vorgesehen. Speicheranforderungen weitere Sammelleitung SL 49 aufweist.Collecting lines provided. Storage requirements further collecting line SL 49 has.

v, erden auf die Pufferadressensammelleitung BSAB Es sind drei Übertragungsadressenregister 40 vor- v, ground to the buffer address bus line BSAB There are three transmission address registers 40

gesehen, TARl bis TAR3, welche einander gleich Auslesung erfolgt störungsfrei und erfolgt, nachdemseen, TARl to TAR3, which are equal to each other, readout occurs without interference and takes place after

sind, so daß nur eines beschrieben zu werden die Adressenbits dem Decodierer angeboten wurden,so that only one of the address bits was offered to the decoder to be written,

braucht. TAR 1 enthält eine Anzahl von Kippschal- Das Einschreiben in die Speicher geschieht durchneeds. TAR 1 contains a number of Kippschal- The writing in the memory is done by

tungen, welche in verschiedene Felder unterteilt sind gleichzeitiges Anlegen der Adressen-, Daten- undservices, which are divided into different fields, simultaneous creation of address, data and

und folgende Informationen sowie Steuerbits auf- 5 Schreibsignale. Die Speicherzykluszeit sowohl fürand the following information and control bits on 5 write signals. The storage cycle time for both

nehmen: einen Lese- als auch für einen Schreibzyklus ist eintake: a read as well as a write cycle is a

1. Hauptspeichcrwortadressenbits 10 bis 28 zeigen ^MD^C _ei¹ _DTtenterteilungsspei_Cher 37 enthält vier unab-1. Main memory word address bits 10 to 28 show ^M D ^C _e i ¹ _D _{Ttentteilungsstei C} her 37 contains four independent

Bits werTen gese*wenn^^"ίηΐ Abrufanforde ^hän^^{e Se}*^me»^tc' dV Speicher DDO bis DD3, Bits werden gesetzt, wenn tine Aoruranrorae _{iq wdche mjt ejnem Datenverteilungsausgangsregister} Bits values sailed * if ^^ "ίηΐ Abrufanforde ^hän ^ ^{e Se} * ^me ^'tc' dV memory DDO to DD3, bits are set when tine Aoruranrorae _{iq wdche mjt ejnem data distribution output register}

rung auf^der Sammeleitung BSAB 45 erscheint _{{DDOR) us} _{verbunden sind}, _w ^g _elchef _f|_r |_inen tion of Sammeleitung BSAB appear on ^ 45 _{{DDOR) us} _{are connected,} _w _hich ^g f _f | _r | _inen

und werden uberschneben, wenn eine neue Ab- _Maschi,4 _{k]us die vier Wo t wdche aus dem} and will overshoot when a new ab- _Maschi , 4 _{k] us the four weeks out of the}

rufanforderung in das Register TARX aufge- Speicher37 ausgelesen worden sind, aufnimmt, biscall request have been read into the register TARX memory37 until

nommen wird. _{ein Rückste}ll_signal R an das Register angelegt wird.is taken. _{a Rückste} ll _s ignal R is applied to the register.

2. Fünf Bits zur Angabe der Bestimmungsadresse _{1S über die} Leitung 116 werden die Gruppenadresstnin der Zentraleinheit, zu der die Daten gesendet _{bits 2}0 bis 25 von der Sammelleitung BSAB 45 zum werden. Decodierer 117 des Speichers 37 geführt, und über2. Five bits for specifying the destination _{address 1S via the} line 116 become the group address in the central unit to which the data is sent _{bits 2} 0 to 25 from the bus BSAB 45 . Decoder 117 of the memory 37 out, and over

3. Zwei Austauschbits RCX und RC2, welche von die Leitung 118 wird der Blockbezeichner/D und einem Ersetzungscodegenerator 79 gesetzt wer- die Gültigkeitsbits zu den Dateneingängen der Speiden und dazu dienen, die Wörter einer Block- ₃₀ eher geführt.3. Two Austauschbits RCX and RC 2, which the block identifier / D and an escape code generator 79 is set by the line 118 advertising the validity of the data inputs of the Speiden and serve ₃₀ out the words of a block more.

Übertragung in die geeigneten Speicherplätze An die Ausgangsleitungen des Registers 115 istTransfer to the appropriate memory locations to the output lines of the register 115 is

des Pufferspeichers 35 einzuschreiben. _ei_n Vergleicher (VERGL) 65 angeschlossen, welchemof the buffer memory 35. _e i _n comparator (COMP) connected to 65, wherein

4. Drei Bits zur Angabe des gerade verwendeten die vier Blockbezeichner vom Register R 115 zuge-Übertragungsadressenregisters, zur Anzeige, daß führt werden. Wenn eine Adresse auf der Sammeleine Blockübertragung notwendig ist und zur »5 leitung BSAB 45 erscheint, wird sie auch in ein Anzeige, daß eine Übertragung stattfindet, und BSAB Register (R)67 gegeben. Von diesem Register zur Sperrung anderer Übertragungsanforde- werden die Bits 10 bis 19 einem anderen Eingang rungen. des Vergleichers 65 zugeführt, um mit den ent-4. Three bits to indicate the currently used the four block identifiers from the register R 115 assigned transfer address register, to indicate that results are being carried out. If an address on the bus requires a block transfer and appears on the BSAB 45 line, it is also put in an indication that a transfer is taking place and BSAB register (R) 67 . From this register for blocking other transmission requests, bits 10 to 19 are mended to a different input. of the comparator 65 supplied in order to

5. Ein Gültigkeitsbit zur Zuteilung der Priorität sprechenden Ausgangssignalen des Registers R 115 und Zustandstrigger, welche den Ablauf und 3<> verglichen zu werden. Wenn ein erfolgreicher Verdie gegenseitige Berücksichtigung von Ein- g'e«ch stattfindet, wird ein Signal vom Ausgang des Speicher- und Abrufanforderungen, insbesondere entsprechenden Teiles des Vergleichers 65 zu dem im Zusammenhang mit den Speicheradressen- entsprechenden Eingang einer Und-Torschaltung A 0 registern 41, steuern sollen. Hierzu sind die bis A 3 gegeben. Diese Und-Schaltungen (66) erhalten beiden Registerstapel 40 und 41 mit Vergleichen 35 auch Eingangssignale, welche das Gültigkeitsbit V ausgerüstet und sind drei Steuerbus vorgesehen, der Worte, welche aus dem Datenverteilungsspeicher welche bei gleicher gespeicherter Hauptspeicher- ausgelesen wurden, darstellen. Wenn das Gültigkeitsadresse eine Kreuzverbindung zwischen den bit EIN geschaltet ist, dann erzeugt die betreffende beiden Stapeln herstellen. Torschaltung 66 ein Vergleichssignal auf einer be-5. A validity bit for assigning the priority-speaking output signals of the register R 115 and status triggers, which the sequence and 3 <> are to be compared. If a successful mutual consideration of input takes place, a signal from the output of the memory and retrieval request, in particular the corresponding part of the comparator 65, to the input of an AND gate circuit A 0 corresponding to the memory addresses is registered 41, should control. For this purpose, the values up to A 3 are given. These AND circuits (66) receive both register stacks 40 and 41 with comparators 35 and also input signals that carry the validity bit V and three control buses are provided that represent words that were read from the data distribution memory with the same stored main memory. If the valid address is a cross connection between the ON bits, then the relevant two stacks will be established. Gate circuit 66 a comparison signal on a loaded

6. Drei Bits, welche Abrufe zum selben Block ⁴° stimmten der Leitungen 68. .·,,,..
steuern und drei weitere Bits, welche die Reihen- . ^Üb5^r die Leitungen 68 werden die Vergleichsfolge angeben, in welcher die übertragungs- signale as E,ngangss_Ignale einem Adressengenerator6. Three bits, which calls to the same block ⁴ ° agreed on lines 68. · ,,, ..
control and three more bits that make up the series. ^Ov 5 ^r, the lines 68, the reference sequence will specify in which the transmission signals as E, ngangss _Ig dimensional an address generator

j⁶ ·, IJ . -j 69 zugeführt, welcher die zwei dynamischen Adres-j ⁶ ·, IJ. -j 69 supplied to which the two dynamic addresses-

adressenregister geladen worden sind. ^* _mu '_{und B|t2} ^^ ^ _{den Speichcr35} address registers have been loaded. ^ * _mu ' _{and B | t2} ^^ ^ _{the memory cr35}

Jede Abrufanforderung wird zunächst in ein leeres « funktionell in vier Segmente unterteilen. Bit 1 und Übertragungsadressenregister 40 gespeichert. Wenn Bit 2 werden mit den Bits 20 bis 28, welche von der sich das gewünschte Wort im Pufferspeicher 35 be- Sammelleitung BSAB R 67 kommen, kombiniert und findet, wird das Gültigbit zurückgestellt, so daß das ergeben damit eine komplette Adresse auf der Lei-Übertragungsadressenregister im nächsten Zyklus tung 72 des Wortes, welches im Speicher 35 adresfür eine neue Anforderung gebraucht werden kann. 5o siert wird.Each retrieval request is first functionally divided into four segments into an empty «. Bit 1 and transmission address register 40 stored. If bit 2 is combined and found with bits 20 to 28, from which the desired word comes from the buffer memory 35, the bus line BSAB R 67 , the valid bit is reset so that this results in a complete address on the line. Transfer address register in the next cycle 72 of the word which can be used in memory 35 adres for a new request. 5o is sated.

Befindet sich das Wort nicht im Pufferspeicher, bleibt Der Speicher 35 ist ein Hochgeschwindigkeitsdas Gültigbit EIN und leitet dadurch eine Übertragung speicher und hat eine Zykluszeit, die gleich ist einem ein. Es wird nun festgestellt, ob sich Abrufanforde- Maschinenzyklus. Eine Leseoperation wird duichrungen auf den gleichen Block beziehen und ob im geführt, indem die Adressenbits auf der Leitung 72 Speicheradressenregister 41 Einspeicheranforderun- 55 dem Decodierer 119 zugeführt werden. Eine Schreibgen zu der gleichen Adresse gespeichert sind. operation wird begonnen durch ein SchreibsignalIf the word is not in the buffer memory, the memory 35 is a high speed one Valid bit ON and thereby initiates a transmission. Memory and has a cycle time that is equal to one a. It is now determined whether there is a call request machine cycle. A read operation is locked refer to the same block and whether im guided by the address bits on line 72 Storage address register 41 storage requests 55 are supplied to the decoder 119. A spelling are stored at the same address. operation is started by a write signal

Die Registerstapel 40 und 41 sind mit den Adres- auf der Leitung 71, Adressenbits auf den Leitungen sensammelleitungen 45 und 46 über Torschaltungen 72 und Datenbits auf der Leitung 74. Diese Datenbits 51, 53, 55, 57 und 60 verbunden. Diese Torschaltun- kommen von der Sammelleitung SBI47 über die Torgen werden durch geeignete Taktsignale C geöffnet. 6o schaltung 62 oder von der Sammelleitung SBO 48 Zur Adressierung der Speicher sind die Register- über die Torschaltung 75. Das vom Speicher 35 stapel mit den Adressensammelleitungen auch über ausgelesene Wort wird in einem Ausgangsregistei Zähler (B ZLR, 54 und M ZLR, 52) verbunden. BSR107 für einen Maschinenzyklus gespeichert, undThe register stacks 40 and 41 are connected to the address bits on line 71, address bits on lines 45 and 46 via gate circuits 72 and data bits on line 74. These data bits 51, 53, 55, 57 and 60 are connected. These gate switches from the bus SBI 47 via the gate are opened by suitable clock signals C. 6o circuit 62 or from the bus SBO 48 For addressing the memory, the register via the gate circuit 75. The word read out from the memory 35 with the address bus lines is also stored in an output register counter (B ZLR, 54 and M ZLR, 52) tied together. BSR 107 stored for one machine cycle, and

Wie bereits erwähnt, sind die Speicher BS 35, dieses Register wird hierauf durch ein Rückstell-As already mentioned, the memories are BS 35, this register is then reset by a reset

DD 37 und CA3S Hochgeschwindigkeitsspeicher mit 65 signal R zuriickgestellL Der Ausgang des Register!DD 37 and CA3S high-speed memory with 65 signal R reset. The output of the register!

wahlfreiem Zugriff. Diese Speicher werden über 107 ist mit dem Eingang des Registers SBOR Ti random access. These memories are via 107 is with the input of the register SBOR Ti

Adressendecodierer angesteuert, und die ausgelesenen verbunden, und die in diesem Register empfangenerAddress decoder controlled, and the read out connected, and the received in this register

Worte werden in Ausgangsregistern gespeichert Die Signale werden hierin für einen Maschinenzyklu!Words are stored in output registers. The signals are stored here for one machine cycle!

gespeichert, wonach das Register durch ein Rückstellsignal it auf O zurückgestellt wird. Über den Ausgang des Registers SBORT3 gelangen die Daten auf die Sammelleitung SBO 48.after which the register is reset to 0 by a reset signal it. The data is transferred to the SBO 48 busbar via the output of the register SBORT3.

Wie bereits erwähnt, wird der Reihenfolgespeicher CA 38 dazu benutzt, die Reihenfolge des Abrufs von den vier Segmenten des Speichers 35 wiederzugeben. Zu diesem Zwecke sind die Ausgangsleitungen 68 der Torschaltungen 66 mit den Eingängen eines Codierers 77 verbunden, dessen Ausgänge Datenbits zum Speicher 38 liefern. Der Codierer liefert 1- und O-Datenbits, um die Reihenfolge eines Abrufes 95 wie unten beschrieben anzugeben. Jedesmal wenn ein Vergleichssignal auf einer Leitung 68 erscheint, während einer Abrufoperation, wird ein Schreibsignal über die Leitung 78 zum Speicher 38 gesandt. Die Gruppenadresse des Wortes, das abgerufen wird, wird über die Leitung 80 zum Decodierer 120 geführt, wodurch die gewünschten Bits des adressierten Wortes auf geeignete Weise in den Speicher CR 38 ao eingeschrieben werden. Da sechs Bits dazu gebraucht werden können, die Reihenfolge eines Zugriffs oder Abrufoperation von vier verschiedenen Einheiten anzugeben, werden die Bits des geänderten Wortes im Speicher CR3S während jeder Abrufoperation gesetzt, wie in der folgenden Tabelle dargestellt ist.As already mentioned, the order memory CA 38 is used to reproduce the order of the retrieval from the four segments of the memory 35. For this purpose, the output lines 68 of the gate circuits 66 are connected to the inputs of an encoder 77, the outputs of which supply data bits to the memory 38. The encoder provides 1 and 0 bits of data to indicate the order of a fetch 95 as described below. Whenever a comparison signal appears on line 68 during a fetch operation, a write signal is sent over line 78 to memory 38. The group address of the word that is fetched is fed to the decoder 120 via the line 80, whereby the desired bits of the addressed word are written in a suitable manner into the memory CR 38 ao. Since six bits can be used to indicate the order of an access or fetch operation by four different units, the bits of the changed word in memory CR3S are set during each fetch operation, as shown in the following table.

Tabel

11 Bit ZuständeBit states ⁰⁰ Bit StelleBit place 1/121/12 1/131/13 11 1/441/44 22 2/432/43 33 2/142/14 44th 3/443/44 55 2/412/41 66th 3/413/41 4/114/11 3/123/12 4/424/42 4/434/43

3535

In obiger Tabelle bedeutet z.B. der Code 1/14, welcher zu dem Bit 3 gehört, daß das Segment 1 nach dem Segment 4 geholt wurde. Wenn eine Abrufanforderung auf der Sammelleitung BSAB 45 erscheint und wenn es kein Vergleichsanzeigesignal auf den Leitungen 68 gibt, wird die Gruppenadresse vom Register 67 in den Speicher CA 38 gebracht, wodurch von diesem Speicher die bestimmte Gruppenposition ausgelesen wird. Das ausgelesene Signal wird im Ausgangsregister CAR 121 des Speichers 38 für einen Zyklus gespeichert, um Eingangssignale zu dem Ersetzungscodegenerator (RC GEN) 79 liefern zu können, und von dem Register werden die Ersetzungscodebits RC1 und RC 2 erhalten und in dem Obertragungsregister, das die Abrufanforderung enthält, gespeichert. Wie bereits bemerkt, werden die i?C-Bits dazu gebraucht, um jede Gruppe im Pufferspeicher 35 aufzufüllen und hiernach einen neuen Block in den Pufferspeicher 35 einzuschreiben, wobei der Block überschrieben wird, der an viertjüngster, d. h. letzter Stelle steht unter den Blöcken, die in jüngster Zeit abgerufen und erfolgreich ausgelesen worden waren.In the above table, for example, the code 1/14, which belongs to bit 3, means that segment 1 was fetched after segment 4. If a fetch request appears on bus BSAB 45 and if there is no comparison indication signal on lines 68, the group address is brought from register 67 into memory CA 38, whereby the determined group position is read from this memory. The read-out signal is stored in the output register CAR 121 of the memory 38 for one cycle in order to be able to supply input signals to the replacement code generator (RC GEN) 79, and the replacement code bits RC 1 and RC 2 are obtained from the register and stored in the transfer register which contains the Contains retrieval request. As already noted, the i? C bits are used to fill up each group in the buffer memory 35 and then to write a new block into the buffer memory 35, the block that is in the fourth most recent, i.e. last position, among the blocks, being overwritten. which had recently been accessed and successfully read out.

Dei Hauptspeicher besteht aus 32 Grundmoduln BSMO bis BSMZl. Die Adressen auf der Sammelleitung MSAB 46 werden in einem Adressen^egister ARS2 während eines Maschinenzyklus gespeichert. Ebenso werden die Daten von der Sammelleitung SBI47 in einem Datenregister 83 während eines Maschinenzyklus gespeichert, bevor sie in den Hauptspeicher MS34 eingelesen werden. 1-cse-und Schreibsignale erscheinen auf der Leitung 84. Jeder Grundspeichermodul hat sein eigenes Speicheradressenregister (SAR), seine eigene Steuerung, Magnetkernmatrizen, Speicherdatenregister (SDR) und Dateneingangstorschaltungen (DIG). Dem Hauptspeicher 34 ist eine Speicherverteilungseinheit SDE zugeordnet, welche 32 Datenausgangstorschaltungen DOG O bis DOG 31 aufweist, wobei jede dieser Torschaltungen mit einem Grundspeichermodul Speicherdatenregister verbunden ist. Wenn während eines Lesezyklus die Daten in einem Speicherdatenregister erscheinen, wird die zugehörige Torschaltung DOG durch ein Signal vom Zeitstapel TS 43 durchgeschaltet, wodurch das abgerufene Wort in das Register SROR 73 eingeschrieben wird.The main memory consists of 32 basic modules BSMO to BSMZl. The addresses on the bus MSAB 46 are stored in an address register ARS2 during a machine cycle. Likewise, the data from the bus SBI 47 are stored in a data register 83 during a machine cycle before they are read into the main memory MS 34. 1-cse and write signals appear on line 84. Each basic memory module has its own memory address register (SAR), controller, magnetic core matrices, memory data register (SDR), and data input gates (DIG). The main memory 34 is assigned a memory distribution unit SDE which has 32 data output gate circuits DOG 0 to DOG 31, each of these gate circuits being connected to a basic memory module memory data register. If the data appear in a memory data register during a read cycle, the associated gate circuit DOG is switched through by a signal from the time stack TS 43, as a result of which the fetched word is written into the register SROR 73.

Der Zeitstapel 7'.S'43 weist einen Registerstapel von 11 Registern auf, wobei der Inhalt eines Registers in das nächstfolgende Register parallel während aufeinanderfolgender Stufen in aufeinanderfolgenden Maschinenzyklcn übertragen wird. Der Zweck des Zeitstapels 43 liegt darin, den Zeitablauf des Hauptspeichers 34 mit der Arbeitsweise des Systems zu synchronisieren und Steuerbits zu verschaffen, von denen einige von der Steuerung dazu gebraucht werden, die geeigneten Prioritäten auf BSAB 54 zu erhalten, wenn die Daten vom Hauptspeicher 34 als Folge einer Übertragungsoperation ankommen. Jede Stufe des Registerstapels 43 kann eine Vielzahl von Bits (8ό bis 97) speichern, welche in den 7-eitstapel in dem Zyklus eingeschrieben werden, der auf den Zyklus folgt, während dem der Hauptspeicher 34 adressiert wurde. Bit 86 ist ein Eingangs-Ausgangs-Bit und wird dazu verwendet, die //O-Einheiten vorzubereiten, Informationen aufzunehmen. Bit 87 und 88 sind SARITAR (S/7>Bits und bilden einen Code, welcher das bestimmte SAR- oder 7Λ4 ,R-Register identifiziert. Bit 89 ist ein Speicherbit (5), das eine Speicheroperation anzeigt, wenn es gesetzt wurde und eine Abrufoperation anzeigt, wem es zurückgestellt wurde. Dieses Bit trägt in Verbindung mit den Bits 87 und 88 das jeweilige Register SA R oder TAR an. Bit 89 ist ein Erst-Bit (F) und bezeichnet das erste Wort eines übertragenen Blockes. Mit Hilfe dieses Bits wird der Blockbezeichner des ersten Wortes in den Datenverteilungsspeicher zur gpHoneten Zeit eingeschrieben. Bit 91 ist ein Zuletzt-Bit(L) und wird dazu gebraucht, das letzte Wort eines übertragenen Wortes anzuzeigen. Es wird auch dazu gebraucht, das jeweilige Register TAR auszuschalten, das die betreffende Ubertragungsoperatior steuert. Bit 92 ist ein Gültigkeitsbit (V), welches ir Verbindung mit den Bits 93 bis 97 dem DOG Decodierer 102 anzeigt, das eine Adresse, welch« während des Zyklus 7 des Zeitstapels ansteht, de codiert werden soll, um die betreffende Torschaltunj DOG durchzuschalten. Den Bits 93 bis 97 ent sprechen die Adressenbits 10 und 25 bis 28. Dies Bits bezeichnen den betreffenden Grundspeicher modul. Bits 25 bis 28 zeigen der Steuerung an, wel ches Grundspeichermodul gerade in Tätigkeit is Bits 10 und 25 bis 28 werden auch dazu benutz während des Zyklus 10 die betreffende DOG-To: schaltung durchzuschalten, um damit die ausgelesi nen Daten weiter durchzugeben. Mit der oben b schriebenen Einrichtung werden die Verzögerung« auf ein Minimum beschränkt. Sollte jedoch dThe time stack 7'.S'43 has a register stack of 11 registers, the content of a register being transferred to the next following register in parallel during successive stages in successive machine cycles. The purpose of the time stack 43 is to synchronize the timing of the main memory 34 with the operation of the system and to provide control bits, some of which are used by the controller to get the appropriate priorities on BSAB 54 when the data is from the main memory 34 arrive as a result of a transfer operation. Each stage of the register stack 43 can store a plurality of bits (8ό to 97) which are written into the seven-sided stack in the cycle following the cycle during which the main memory 34 was addressed. Bit 86 is an input-output bit and is used to prepare the // O units to receive information. Bits 87 and 88 are SARITAR (S / 7> bits and form a code that identifies the particular SAR or 7Λ4, R register. Bit 89 is a memory bit (5) which indicates a memory operation, if set, and a This bit carries the respective register SA R or TAR in connection with bits 87 and 88. Bit 89 is a first bit (F) and designates the first word of a transmitted block Bits, the block identifier of the first word is written into the data distribution memory at the gpHoneten time. Bit 91 is a last bit (L) and is used to indicate the last word of a transmitted word. It is also used to switch off the respective register TAR, which controls the relevant transmission operator Bit 92 is a validity bit (V) which, in connection with bits 93 to 97, indicates to the DOG decoder 102 that an address is pending during cycle 7 of the time stack , de is to be coded in order to switch through the relevant gate switch DOG . The bits 93 to 97 correspond to the address bits 10 and 25 to 28. These bits designate the relevant basic memory module. Bits 25 to 28 indicate to the control which basic memory module is currently in use. Bits 10 and 25 to 28 are also used to switch through the relevant DOG-To circuit during cycle 10 in order to pass on the data that has been read out. The device described above keeps the delay to a minimum. However, should d

13 ■ 1413 ■ 14

Zuleitung zu einem Grundspeichermodul sehr lang leitung BSAB45 wird allein bestimmt durch die ;ein, so daß sich durch die Laufzeit auf dem Kabel obige Prioritätsordnung und die Verfügbarkeit des wesentliche Verzögerungen ergeben, kann das DOG- betreffenden BS^B-Zeitintervalls. Beispielsweise sei Signal von einer früheren Stufe des Zeitstapels, angenommen, daß der Inhalt eines Registers SAR, z.B. von der Stufe 7 abgenommen werden. 5 welcher auf die Sammelleitung BSAB46 gebrachtSupply line to a basic memory module very long line BSAB 45 is determined solely by the; a, so that the above priority order and the availability of the essential delays result from the running time on the cable, the DOG- related BS ^ B time interval. For example, let it be assumed that the signal from an earlier stage of the time stack is that the content of a register SAR, for example from stage 7, has been taken. 5 which is brought to the BSAB 46 manifold

Wenn die Speicherstelle, in die während einer wird, die Verfügbarkeit der Sammelleitung BSAB in Kanalspeicheroperation eingeschrieben werden soll, einem Zeitintervall zwei Zyklen später verlangt, sich gerade im Pufferspeicher 35 befindet, wird der Eine TAR-Blockübertragungsanforderung, welche betreffende Block, der die Speicherstelle enthält, sich auf der Sammelleitung MSAB46 befindet, verungültig gemacht, wie bereits früher erwähnt wurde. 10 langt ein BS,4B-Zeitintervall zehn Zyklen später. Zu diesem Zweck ist eine Kippschaltung (INV LTH) Um Konflikte auf den Adressensammelleitungen zu 99 zur Ungültigmachung vorgesehen. Während einer vermeiden, löst die Vorrangssteuerung auch Kon-Kanalspeicheroperation " wird die Gruppenadresse flikte, welche die SBO- und BS/iß-Ungültigkeits- und das Gültigkeitsbit V auf die Sammelleitung kippschaltungen betreffen, die sich aus gewissen BSAB45 gebracht und über die Torschaltung 100 »5 Anforderungen ergeben können. Die Steuerung auf die Schaltung 99 geschaltet. Zur gleichen Zeit erzeugt auch Torschaltungssignale C zum Öffnen der wird mit Hilfe der Gruppenadresse der Datenvertei- Tore G und Rückstellsignale R zum Rückstellen der lungsspeicher 37 ausgelesen. verschiedenen Register.If the memory location into which the availability of the bus BSAB is to be written in the channel memory operation, a time interval two cycles later, is currently in the buffer memory 35, the A TAR block transfer request will be made which block in question that contains the memory location , located on the MSAB 46 manifold, as mentioned earlier. 10 reaches a BS, 4B time interval ten cycles later. For this purpose, a toggle switch (INV LTH) is provided to invalidate conflicts on the address bus lines. During avoid solves the priority control also Kon-channel memory operation "is conflicts of the group address that concern latches the SBO and BS / ISS invalidate and the validity bit V to the manifold, which brought from certain BSAB 45 and via the gate 100 The controller is switched to the circuit 99. At the same time, gate switching signals C for opening the various registers are read out with the help of the group address of the data distribution gates G and reset signals R for resetting the management memory 37.

Der Blockbezeichner ID wird auch in das Register i_m nachfolgenden soll die Arbeitsweise der Ein-The block identifier ID is to follow in the register i _m the Functioning of the inputs

BSAB R 67 gegeben und dem Vergleicher 65 züge- 20 richtung im Zusammenhang mit zwei aufeinanderfiihrt, so daß ein Vergleichssignal erzeugt wird, wenn folgenden Abrufanforderungen vom Pufferspeicher sich die Speicherstelle im Pufferspeicher BS 35 be- zu der Zentraleinheit beschrieben werden. findet. Als Folge dieses Signals, das einen erfolg- Ein Zeitdiagramm dieser Operation ist in F i g. 5 BSAB R 67 is given and the comparator 65 moves in the same direction as two, so that a comparison signal is generated when the storage location in the buffer memory BS 35 is written to the central unit from the buffer memory. finds. A timing diagram of this operation is shown in FIG. 5

reichen Vergleich anzeigt, überschreibt die Steuerung gezeigt. Zu Beginn des Maschinenzyklus 1 wird die das Gültigkeitsbit in der Kippschaltung 99 und stellt 25 Abrv.fanforderung der Zentraleinheit über die Tores auf ungültig zurück. Hierauf wird ein Vorrangs- schaltung 103 auf die Sammelleitung BSAB 45 gegezykius genommen, und wenn die Samm !leitung ben. Die Information wird in das BS,4 B-Register 67 BSAB45 frei ist, wird im nächsten Z\ -dus die geeeben und auf diese Weise die Maschinenzyklen 1 Gruppenadresse auf die Sammelleitung 45 gegeben _un"d 2 überlappt. Wenn die Gruppenadresse auf der und hierdurch der Reihenfolgespeicher DD 37 be- 30 Sammelleitung 45 erscheint, tritt der Speicher 37 in tätigt, und zum gegebenen Zeitpunkt wird das Un- Tätigkeit, und die Blockbezeichner ID werden vom gültigkeitsbit in die betreffende Stelle des Speichers Datenverteilungsspeicher DD 37 gegen Ende des Ma-37 eingelesen, womit der betreffende Block aus- schinenzyklus 1 ausgelesen. Während des Maschinengeschaltet wird. zyklus 2'wird ein Vergleichssignal über die Tor-Die Von-angssteuerung in der Speichersteuerung 35 schaltung 66 erzielt. Dieses Vergleichssignal wird da- SCU 30 arbeitet wie folgt: Der Zugriff zum Speicher _zu benützt, vom Adressengenerator 69 zwei dynawird eingeleitet, indem auf die Sammelleitungen mische Bits B 1 und B 2 zu erhalten, die mit den Bits MSAB oder BSAB die geeignete Information ge- 20 bis 28 vom Register R 67 kombiniert werden und bracht wird. Da zu einem gegebenen Zeitpunkt mehr die Adresse für den Pufferspeicher 35 bilden. Zu Beals eine dieser Operationen anhängig sein kann, wird ₄₀ ginn des Zyklus 2 tritt der Pufferspeicher 35 in Täeine Vorrangsentscheidung während jedes Zyklus tigkeit, und Daten werden von diesem Speicher in gemacht und bestimmt, welche Operation die Kon- das Register BSR 107 vor dem Ende des zweiten Zytrolle über die Sammelleitungen während des darauf- klus ausgelesen. Während des dritten Maschinenzyfolgenden Zyklus haben soll. Über die Prioritätslogik fci_{us wer}den Daten vom Pufferspeicherregister 107 werden Steuerungen eingestellt, welche im folgenden 45 j_n das Register SBO R 73 gelesen und darin behal-Ausgangstorschaltungen genannt werden sollen und ten, um den Zwischenraum zwischen den Zyklen 3 in den Zeichnungen als Torschaltungen 103 bis 105 und 4 zu überbrücken. Die Daten werden in den betrefdargestellt sind. Diese Steuerkippschaltungen bringen fenden Bestimmungsbereich zu Beginn des Zyklus 4 Adressen und damit verbundene Steuerbits auf die eingeschrieben. Als Folge des Übereinstimmungs-Sammelleitungen MSAB und BSAB. Die Prioritäts- 50 signals tritt der Speicher CA 38 zu Beginn des Zyordnung ist wie folgt: klus 2 in Tätigkeit, um die Bits, die die Reihenfolgeshows rich comparison overrides the control shown. At the beginning of machine cycle 1, this becomes the validity bit in flip-flop 99 and resets 25 Abrv.fanfrage of the central unit via the gate to invalid. Thereupon a priority circuit 103 is taken on the busbar BSAB 45 Gegezykius, and if the busbar is working. The information is in the BS, 4 B register 67 BSAB 45 is free, is given in the next Z \ -dus and in this way the machine cycles 1 group address is given on the bus 45 _and 2 overlaps. If the group address on the and as a result the sequence memory DD 37 appears, the memory 37 enters into action, and at the given time the inactivity and the block identifier ID are transferred from the validity bit to the relevant location in the memory data distribution memory DD 37 towards the end of the Ma read -37, whereby the relevant block off schin cycle 1 is read. While the machine is turned oN. cycle 2 'is a comparison signal on the gate the scored by-angssteuerung circuit in the memory controller 35 66. This comparison signal is DA SCU 30 operates as follows: The access to the memory _{to be} used, two dyna is initiated by the address generator 69, by receiving mixed bits B 1 and B 2 on the bus, i ie the appropriate information is combined with the bits MSAB or BSAB from the register R 67 and is brought. Since more form the address for the buffer memory 35 at a given point in time. To Beals one of these operations can be pending, ₄₀ beginning of cycle 2 occurs, the buffer memory 35 in Täeine priority decision during each cycle ACTION, and data are taken from this store in and determines which operation, the con- the register BSR 107 prior to the end of the second Zytrolle read out via the manifolds during the next cycle. Should have during the third machine cycle. Via the priority logic fci _{us who} the data from the buffer memory register 107 controls are set, which in the following 45 j _n the register SBO R 73 are to be read and kept therein output gate circuits and th in order to use the gap between the cycles 3 in the drawings as gate circuits 103 to 105 and 4 to be bridged. The data are shown in the subject. These control flip-flops bring 4 addresses and associated control bits to the written address at the beginning of the cycle. As a result of the compliance manifolds MSAB and BSAB. The priority 50 signal enters the memory CA 38 at the beginning of the order is as follows: Klus 2 in action to set the bits that make up the order

1. Kanalanforderung zum Hauptspeicher, ^d _Ä ^e.^{s Abr} _f ^ufes, wiedergeben aufzudatieren Wenn die1. Channel request to main memory, ^d _Ä ^e . ^{s Abr} _f ^UFES play, aufzudatieren If the

⁶ ff' Abrufanforderung auf die Sammelleitung 45 gegeben ⁶ ff ' Request for retrieval on collecting line 45 given

2. TA «-Anforderung zum Hauptsp icher, _{wird) läuft sie weiter in eines der} übertragungsadres-2. TA «request to the main memory, _{it continues to run in one of the} transmission addresses

3. SAR-Anforderung zum Hauptspeicher, 55 senregister TAR, z.B. in das Register TARl, und3. SAR request to the main memory, 55 senregister TAR, eg in the register TARl, and

4. Zentraleinheits-Anforderungen. dieses Register bleibt für ungefähr 2 Zyklen belegt,4. Central processing unit requirements. this register remains occupied for about 2 cycles,

Während des zweiten Zyklus wird die Adresse desDuring the second cycle, the address of the

Anforderungen der Zentraleinheit haben also die Bestimmungsbereiches über die Torschaltung 55 au!The requirements of the central unit therefore have the determination area via the gate circuit 55 au!

niederste Priorität. Die Priorität über die Sammel- die Bestimmungsbereichssammelleitung 49 gegebenlowest priority. The priority over the collecting line is given to the destination area collecting line 49

leitung MSAB46 wird gesteuert durch die obige 60 um dem Bestimmungsbereich anzuzeigen, daß du Line MSAB 46 is controlled by the above 60 to indicate to the destination area that you

Prioritätsordnung und die Verfügbarkeit des ver- Daten im folgenden Zyklus eintreffen werden. WemOrder of priority and availability of the data will arrive in the following cycle. Whom

langten Grundspeichermoduls. Über die Prioritäts- die zweite Abrufanforderung auf die Sammelleitunjreached the basic memory module. Via the priority the second call request to the collective line

steuerung wird auch gewährleistet, daß eine Anfor- BSAB 35 im Maschinenzyklus 2 gebracht wird, wiicontrol is also guaranteed that a request BSAB 35 is brought in machine cycle 2, wii

derting, welche gerade die Priorität über die Sammel- durch die gestrichelte Linie dargestellt ist, wird dl·derting, which is currently the priority over the collective- is shown by the dashed line, becomes dl

leitung MSAB erhalten soll, auch Priorität auf der G5 gleiche Operation wie vorher beschrieben, durchgcline MSAB is to receive priority on the G5 the same operation as previously described, through gc

Sammelleitung BSAB zur selben Zeit oder nach einer führt, jedoch um einen Maschinenzyklus verschober Busbar BSAB leads at the same time or after one, but shifted by one machine cycle

festen Anzahl von Zyklen später erhält, je nach Art wie durch die gestrichelte Linie in Fig. 5 dargestel¹ fixed number of cycles later, depending on the type as shown by the dashed line in Fig. 5 Dargestel ¹

der Anforderung. Die Priorität über die Sammel- ist. Die Abrufanforderung 2 wird auch in ein vothe requirement. The priority over the collective is. The retrieval request 2 is also in a vo

15 1615 16

/(J/ (J

rAR 1 verschiedenes Register TAR einwiesen, z.B. wenn keine höhere Priorität vorliegt, wird der Inhalt η das Register TAR 2. " des SAR -Registers auf die Sammelleitung MSAB 46 Wird jedoch im Zyklus 2 kein Vergleichssignal er- gebracht und ein Speicherzyklus des entsprechenden delt, su setzt das Nichtübereinstimmungssignal von Grundspeichermoduls im Hauptspeicher AiS 34 bellen Torschaltungen 66 den Speicher CA 38 und den 5 gönnen. Drei Zyklen später werden die Daten vom Generator 79 in Tätigkeit, und dieser erzeugt den Er- Register SDB über die Torschaltung 62 auf die Samsetzungscode RC, welcher in das betreffende Register melleitung SBi 47 und in das Datenregister DR 83 TAR eingeschrieben wird. gebracht. Zwei Zyklen nachdem die Anforderung auf . , ' , , , . _J _ , . , . die Sammelleitung MSAB 43 gebracht worden war, Andere Abrufanforderungen der Zentraleinheit _{10 wird die Anford}e_{rung auch} auf die Sammelleitung rAR 1 assigned different register TAR, e.g. if there is no higher priority, the content η is the register TAR 2. "of the SAR register on the bus MSAB 46 If, however, no comparison signal is generated in cycle 2 and a storage cycle of the corresponding delt, su sets the mismatch signal from the basic memory module in the main memory AiS 34 bark gate circuits 66 allow the memory CA 38 and the 5. Three cycles later, the data from the generator 79 are in action, and this generates the Er register SDB via the gate circuit 62 to the set code RC which in the relevant registers melleitung SBi 47 and is written 83 TAR into the data register DR. accommodated. Two cycles after the request to., ',,,. _J _,.,. the collecting line MSAB had been brought 43, other retrieval requests the central unit _{10 sends the} _request to the collecting line

Wie bereits bemerkt, wird bei Erscheinen einer BSAB 45 gegeben, und die Gruppenadresse setzt den Abrufanforderung auf der Sammelleitung BSAB 45 Speicher DD 37 in Tätigkeit, um zu bestimmen, ob die Adresse des abzuberufenden Wortes mit allen die Speicherstelle auch im Pufferspeicher 35 enthal-Adressen in den Registern SAR verglichen. In so ten ist. Wenn dies der Fall ist, wird _ein Vergleichseinem Falle wird die Abrufanforderung so lange ver- 15 signal erzeugt, und der Speicher BS 35 wird in Tätigzögert, bis die Einspeicheroperation beendet ist. keit gesetzt, si Jaß die Daten, wenn sie auf der Sam-Diese Verzögerung wird dadurch realisiert, oder zu- melleitung 47 erscheinen, über die Torschaltung 62 mindest zum Teil, indem das geeignete »Verbindung- in den Pufferspeicher 35 gegeben werden, um darin zu-S/4/?«-Bit des betreffenden Registers TAR gesetzt eingeschrieben zu werden. Wenn sich die Speicherwird. Nach Beendigung der Einspeicheroperation 20 stelle nicht im Speicher 35 befindet, wird kein Verwird dieses Bit zurückgestellt, und die Abrufanforde- gleichssignal erzeugt, und der Speicher BS 35 tritt rung in dem Register TAR kann nun wieder Beach- nicht in Tätigkeit,
tung finden. Kanalanforderungen werden in einem Kanalanfor-As already noted, a BSAB 45 is issued when a BSAB 45 appears, and the group address sets the retrieval request on the bus BSAB 45 memory DD 37 in operation to determine whether the address of the word to be called up with all the memory locations also contains addresses in the buffer memory 35 compared in the SAR registers. In so ten is. If this is the case, the request for retrieval is generated and the memory BS 35 is delayed to act until the storage operation has ended. This delay is realized by this, or feed line 47 appears, via the gate circuit 62, at least in part, in that the appropriate "connection" is put into the buffer memory 35 to be able to use it zu-S / 4 /? «bit of the relevant register TAR set. When the memory becomes. After completion of the store operation 20 is not located in the memory 35, this bit is not reset and the retrieval request signal is generated, and the memory BS 35 enters the register TAR can now again not be used,
find a solution. Channel requests are in a channel request

Eine weitere Art von Abrufanforderung tritt auf, derungsregister (CRR) 109 gespeichert. Eine Kanalwenn eine zweite Abrufanforderung vorliegt für ein 25 abrufanordnung, die Priorität erhalten hat, gelangt Wort, das die gleiche Blockadresse hat, als die eines über die Torschaltung 105 auf die Sammelleitung Blockes, der der Gegenstand einer vorhergehenden MSAB 46, und die Daten werden, wenn sie auf der Abrufanforderung war und zu diesem Zeitpunkt vom Sammelleitung SBO 48 erscheinen, in ein Kanalpuf-Hauptspeicher zum Pufferspeicher übertragen wird. ferausregister (CBO 111) gebracht, um zum Kanal In diesem Fall wird die zweite Anforderung mit der 30 übertragen zu werden. Kanalspeicheranforderungen, ersten Anforderung dadurch verbunden, daß das ent- die sich auf der Sammelleitung MSAB 46 befinden, sprechende Bit »Vergleiche mit TAR« gesetzt wird. werden auch über die Torschaltung 104 auf die Sam-Nach Beendigung der Blockübertragung wird die melleitung BSAB 45 gebracht und betätigen die zweite Anforderung auf die Sammelleitung BSAB ge- Steuerkippschaltung 99, wie bereits früher beschriegeben. Das Wort der zweiten Anforderung wird sich 35 ben worden war. Die zu der Anforderung gehörigen im Pufferspeicher befinden, ausgenommen im Falle Daten werden vom Kanal in ein Kanalpuffereineiner dazwischenkommenden //O-Speicheroperation, gangsregister (CBl) 110 gebracht. Drei Zyklen nachweiche den betreffenden Block ungültig macht. dem die Speicheranforderung auf die SammelleitungAnother type of poll request occurs, change register (CRR) 109 stored. If there is a second polling request for a polling arrangement that has been given priority, a word arrives which has the same block address as that of a block via gate circuit 105 on the bus , which is the subject of a preceding MSAB 46, and the data becomes if it was on the polling request and appears at this point in time from the bus SBO 48, it is transferred to the buffer memory in a channel buffer main memory. remote out register (CBO 111) brought to the channel In this case the second request with the 30 will be transmitted. Channel memory requests , the first request connected by the fact that the corresponding bit "Compare with TAR" , which is located on the bus MSAB 46, is set. also via the gate circuit 104 to the SAM After completion of the block transfer, the melleitung BSAB 45 is brought and actuate the second request to the manifold BSAB overall Steuerkippschaltung 99, as already beschriegeben earlier. The word of the second requirement will have been 35 practiced. The ones belonging to the request are in the buffer memory, except in the case of data being brought from the channel into a channel buffer by an intervening // O memory operation, input register (CB1) 110. Three cycles after which the relevant block is invalidated. which the memory requirement on the manifold

Wie bereits mehrfach erwähnt, bezieht sich die MSAB 46 gebracht worden war, werden die DatenAs already mentioned several times, the MSAB 46 refers to the data

vorliegende Erfindung auf die Gesamtspeicherorgani- 40 vom Register CB/110 auf die Sammelleitung SBlXl present invention to the total memory organization 40 from the register CB / 110 to the bus SBlXl

sation und auf Vielfachblockübertragungen, die beide gebracht, um in den Hauptspeicher 34 auf ähnlichesation and on multiblock transfers, both brought to main memory 34 on similar

oben bereits im Detail beschrieben wurden. Der Weise wie bereits früher beschrieben eingeschriebenhave already been described in detail above. The wise registered as described earlier

Hauptvorteil eines Pufferspeichers liegt in der Redu- zu werden.The main advantage of a buffer storage tank is to be reduced.

zierung der effektiven Speicherzugriffszeit während Das vorliegende Ausführungsbeispiel ist insofern Operationen der oben beschriebenen Art und daher 45 vorteilhaft, als die beschriebene Pufferspeicherorgawerden im nachfolgenden die Zentraleinheitsspei- nisation eine große Anzahl von Datenblocks bewälcher-, die Kanalspeicher- und die Abrufanforderun- tigt, wobei die Anzahl von Blockübertragungen möggen nur im allgemeinen beschrieben werden. liehst klein gehalten wird und andererseits ein Assort ,,,·, . , c , ziativspeicher zur Angabe der Zuordnung der Spei-Zentraleinheitspeicheranforderung _{5o cherei}^_traguni,_en eingespart werden kann. Ein der-The present exemplary embodiment is operations of the type described above and therefore advantageous in that the described buffer storage orga will subsequently cope with the central processing unit storage of a large number of data blocks, the channel storage and the retrieval requests, whereby the number of block transfers can only be described in general terms. borrowed is kept small and on the other hand an assort ,,, ·,. , c, ziative memory for specifying the allocation of the _{memory central unit memory request 5o cherei} ^ _traguni , _en can be saved. One of the

Eine Einspeicher-Anforderung der Zentraleinheit artiger Assoziativspeicher müßte relativ groß und wird auf die Sammelleitung BSAB 45 gebracht und in dementsprechend teuer sein. Nach dem Ausführungsein leeres Register SAR 41 eingelesen. Drei Zyklen beispiel hat der Pufferspeicher eine Kapazität vor später erscheinen die entsprechenden Daten und wer- 4X64 = 256 Wortblöcken, doch brauchen bei jeden den in das mit dem betreffenden S/4i?-Register ver- 55 Zugriff nur vier Biockbezeichner verglichen wer bundene Register SDB 42 gegeben. Die Speicher- den, da durch die Gruppenadresse schon eine Vor Steuerung SCU verlangt einen Vorrangszyklus, und selektion erfolgt.A storage request from the central processing unit-like associative memory would have to be relatively large and would be placed on the bus BSAB 45 and would be correspondingly expensive. Read in an empty register SAR 41 after execution. Three cycles, for example, the buffer memory has a capacity before the corresponding data appear later and are 4X64 = 256 word blocks, but only four block identifiers are required for each of the SDB registers linked to the relevant S / 4i? Register 42 given. The memory ends, because the group address means that a pre-control SCU requires a priority cycle and a selection is made.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Patent claims:

1. Data processing system with a slow main memory of large capacity and a fast, small-capacity buffer memory for storing blocks of data words, wherein a designation of the block of the word desired from the buffer memory by means of a Comparator with the designations stored in a data distribution memory blocks stored in the buffer memory is compared and in which if there is a disagreement the names of these blocks are transferred from the main memory to the buffer memory is characterized by the following features:

a) the main neicher (MS) is in groups

(0 to 63, Fig. 3) of word blocks (0 to 1023, Fig. 3) divided,

b) the buffer memory (BS) is divided into an equal number of groups of word blocks (0 to 3, Fig. 3), but the number of word blocks in a group in the buffer memory is lower than in the main memory,

c) the data distribution memory (DD) is equal in number to the buffer memory of groups directly designated by the address and the number "locke" corresponding Number of memory locations to accommodate the block designation £ · η (/ D) one Group divided,

d) the comparator (65, 4b) is adapted corresponding to only ³ ^ comparison of the specified under c) Number of Blocks Number of block names (/ D) at the specified address of the block name (bits 10 to 19).

2. Data processing system according to claim 1, characterized in that the data distribution memory (DD) is constructed from a number of segments (DDO to DD3, Fig. 3, Fig. 4B), the number of which is equal to the number of blocks within a block group in the buffer memory, wherein a block designation (/ D) is stored within a segment for each group (0 to 63), so that these segments are connected via a register (11) to one input of the comparator (65) and to the first inputs of gate circuits (66) that the gate circuits (66) are connected at their second input to the outputs of the comparator (65), that the comparator (65) for receiving the block designation (bits 10 to 19) is connected on the input side to the buffer memory address bus line (BSAB) , that the Output of the gate circuits (66) is connected to an address generator (69) which emits a coded signal at its output which indicates in which segment a matching block designation ung was found, and that this code signal (Bl, Bl) and the block designation on the bus (BSAB) are used to address the buffer memory.

3. Data processing system according to claim 1,

characterized in that in addition to the block designation (/ D), a validity bit ( V) is also stored in the data distribution memory (DD) , which is intended to prevent a block whose information is no longer up-to-date from being read from the buffer memory.

4. Data processing system according to claim 3, characterized by a Spe; Flip-flop (99) through which the validity bit (V) of the relevant block in the data distribution memory (DD) is reset when data from a channel are stored in the main memory.

5. Data processing system according to claim 2, characterized by a sequence memory (CA) which stores a data word for each block group which is addressed together with the corresponding block group of the data distribution memory (DD) by the group address (bits 20 to 25), the sequence memory ( CA) is connected on the input side via an encoder (77) to the outputs of the gate circuits (66), which supplements the addressed data word in such a way that a designation of that block of the addressed group can always be obtained from it, its use within the blocks (0 to 3) is furthest back in time for a group.

6. Data processing system according to claim 5, characterized in that the comparator (65) emits a signal to the sequence memory (CA) if the required block designation (/ D, bits 10 to 19) does not match with the block designations stored in the data distribution memory (DD) then the data word corresponding to the addressed ^{block group is transmitted to a replacement code generator (79 1} ) which generates the address of that block of the group which is to be replaced by the block to be transferred from the main memory to the buffer memory.