DE1564147A1 - Semiconductor device and manufacturing process - Google Patents

Semiconductor device and manufacturing process

Info

Publication number
DE1564147A1
DE1564147A1 DE19661564147 DE1564147A DE1564147A1 DE 1564147 A1 DE1564147 A1 DE 1564147A1 DE 19661564147 DE19661564147 DE 19661564147 DE 1564147 A DE1564147 A DE 1564147A DE 1564147 A1 DE1564147 A1 DE 1564147A1
Authority
DE
Germany
Prior art keywords
semiconductor
layer
semiconductor component
component according
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19661564147
Other languages
German (de)
Inventor
Roger Cullis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche ITT Industries GmbH filed Critical Deutsche ITT Industries GmbH
Publication of DE1564147A1 publication Critical patent/DE1564147A1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Recrystallisation Techniques (AREA)

Description

156AH7156AH7

Dipl.-Ing. Heinz Claeeaen, R. CuIlIs 12 PatentanwaltDipl.-Ing. Heinz Claeeaen, R. CuIlIs 12 Patent attorney

7 Stuttgart-1, 5· Mai 19667 Stuttgart-1, 5 May 1966

RotebUhlstr.70 Pat.Oo/B.RotebUhlstr. 70 Pat.Oo / B.

ISE/Regi, 3374 * Fl 321 Pat.Go/B. - Case: R. CuIIls 12 INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK Halbleiterbauelement und HerstellungsverfahrenISE / Regi, 3374 * Fl 321 Pat.Go / B. - Case: R. CuIIls 12 INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK Semiconductor Device and Manufacturing Process

Die Priorität der Anmeldung in Grosebritannien vom 21.MaI I965 Hr. 216OO/65 1st in Anspruch genommen.The priority of registration in Great Britain from May 21, 1965 Mr. 216OO / 65 is used.

Die vorliegende Erfindung betrifft zunächst ein Halbleiterbauelement, dessen Halbleiterelement auf einem metallischen Körper, insbesondere einem metallischen Gehäuseteil, elektrisch isoliert aufgebaut ist.The present invention initially relates to a semiconductor component, whose semiconductor element is electrically insulated on a metallic body, in particular a metallic housing part is constructed.

Durch die vorliegende Erfindung soll ferner ein Herstellungsverfahren für derartige Halbleiterbauelemente angegeben werden, das eine elektrisch isolierende, aber thermisch gut leitende Verbindung mit einem metallischen Gehäuseteil ohne zusätzliche Einfügung eines besonders für diesen Zweck ausgelegten Teiles zwischen dem Halbleiterelement und dem Gehäuseteil ermöglicht.The present invention is also intended to provide a manufacturing method for such semiconductor components are specified, which is an electrically insulating, but thermally highly conductive Connection to a metallic housing part without the additional insertion of a part specially designed for this purpose allows between the semiconductor element and the housing part.

Das Halbleiterbauelement, dessen Halbleiterelement auf einem metallischen Körper elektrisch isoliert aufgebaut ist, zeichnet sich erfindungsgemäss dadurch aus, dass das Halbleiterelement innerhalb einer Epltaxschlcht auf der einen Oberfläche einer Halbleiterplatte angeordnet ist und dass der metallische Körper an einer Isolierschicht auf der anderen Oberfläche der Halbleiterplatte befestigt ist.The semiconductor component, the semiconductor element of which is electrically insulated on a metallic body, draws according to the invention in that the semiconductor element is arranged within an Epltaxschlcht on the one surface of a semiconductor plate and that the metallic body is attached to an insulating layer on the other surface of the semiconductor board.

Beim Herstellen von Halbleiterbauelementen ist es üblich, sieWhen manufacturing semiconductor devices, it is common to use them

909840/0766909840/0766

1564U71564U7

ISE/Reg.3374 - Fl 381 - 2 - R. Cullis 12ISE / Reg. 3374 - Fl 381 - 2 - R. Cullis 12

5· Mai 1966 Pat.Go/B.5 May 1966 Pat.Go / B.

unmittelbar mit einem einen Bestandteil eines Gehäuses bildenden metallischen Körper zu verbinden* Dies ermöglicht eine wirksame Abführung der im Halbleiterbauelement erzeugten Wärme· Für be· stimmte Anwendungen, insbesondere für Hoohfrequenzbetrleb, 1st es jedoch oft vorzuziehen oder fUr das Halbleiterelement wesentlich, dass es vom Gehäuse elektrisch isoliert ist, In solchen Fällen war es Üblich, eine Scheibe aus einem Material wie Berylliumoxyd zwischen dem metallischen Körper und dem Halbleiterelement anzuordnen. Das Halbleiterelement wird in gutem thermischem Kontakt mit der Scheibe verbunden, die wiederum auf ähnliche Weise am Gehäuse befestigt ist. Berylliumoxyd wie andere geeignete Materialien zum Herstellen der Scheiben weisen eine hohe thermische Leitfähigkeit auf, sind jedoch elektrisch isolierend· Derartige Aufbaumittel machen aber, abgesehen von den zusätzlich erforderlichen Arbeitegängen, die am einzelnen Halbleiterelement durchgeführt werden müssen, auch die Verwendung von teuren Einzeltellen (Berylliumoxydsoheiben) erforderlich, die bei anderen Typen von Halbleiterbauelementen nicht Üblich sind.directly with a forming part of a housing metallic body to connect * This allows effective Dissipation of the heat generated in the semiconductor component For be In certain applications, especially for high frequency operations, it is often preferable or essential for the semiconductor element to be electrically isolated from the housing, in such cases In some cases, it has been customary to place a disk made of a material such as beryllium oxide between the metallic body and the semiconductor element. The semiconductor element is connected in good thermal contact with the disk, which in turn is attached to the housing in a similar manner. Beryllium oxide like others Suitable materials for manufacturing the panes have a high thermal conductivity, but are electrically insulating. However, apart from the additionally required work steps that have to be carried out on the individual semiconductor element, including the use of expensive individual parts (beryllium oxide discs) required, which are not common in other types of semiconductor components.

Es ist vorzuziehen, dass die Arbeitsgänge in die Herstellung des Halbleiterelementes einbezogen werden, so dass das Halbleiterelement nach dem Aufbau innerlich isoliert ist. Ein derartiges Verfahren wird nun an einem Beispiel der Herstellung eines Silicium-Planar-Hoohfrequenz-Leistungetransistors nach der Erfindung anhand der Zeichnung erläutert, in derIt is preferable that the operations involved in making the Semiconductor element are included, so that the semiconductor element is internally insulated after construction. Such a method will now be explained using an example of the production of a silicon planar high frequency power transistor according to the invention with reference to the drawing, in which

die Figur la-e im Querschnitt die Arbeltsgänge beim Herstellen einer Halbleiterplatte veranschaulicht, aus.der das Transistorelement hergestellt wird, undthe figure la-e in cross section the work processes during manufacture illustrates a semiconductor plate from which the transistor element is manufactured, and

die Figur 2 im Querschnitt ein Hochfrequenztransistorelement zeigt, das auf einem metallischen Gehäuseteil elektrisch isoliert aufgebaut ist. - 3 -FIG. 2 shows a high-frequency transistor element in cross section shows, which is constructed electrically insulated on a metallic housing part. - 3 -

9 0 9 8 A 0 / 0 7 6 6 BAD ORIGINAL9 0 9 8 A 0/0 7 6 6 BAD ORIGINAL

1564H71564H7

ISE/R#g.3374 - Pl 321 - 3 - R. Cullie 12ISE / R # g.3374 - Pl 321-3 - R. Cullie 12

5. Mai 1966 Pat.Go B.May 5, 1966 Pat.Go B.

Als Ausführungsform der vorliegenden Erfindung wird ein n-p-n-Silioiunj-Planartransistor nach folgenden Verfahren hergestellt. Die'Arbeltegänge veranschaulicht die Figur la-e. Eine Platte aus η-leitendem Silicium 1, etwa 0,02 cm dick und 2,5 om im Durchmesser mit einem spezifischen Widerstand von vorzugsweise 0,001 Dem - höchstens aber 0,1 Ωοιη - wird im Reaktionsraum einer Vorrichtung zum epitaktischen Aufwachsen angeordnet und eine Epitaxschicht 2 aus n-leltendem Silicium mit einem spezifischen Widerstand von vorzugsweise 2 Dem - mindestens aber 0,4 Dem und einer Dicke von 15 Mikron einkristallin auf einer ihrer Oberflächen aufgewachsen. Die andere Oberfläche 3 der Platte wird danach bis auf eine QesamtplattenatHrke von etwa 0,0075 om abgeläppt. Auf beide Oberflächen der Platte wird dann eine1 Schicht von Siliciumoxyd 4, 5 von etwa 1,5 Mikron, Dicke durch Erhitzen auf HOO0C über 6 Stunden in einer Atmosphäre von mit Wasserdampf gesättigtem Sauerstoff aufgewachsen. Die Platte wird anschliessend in den Reaktionsraum der Vorrichtung für die Epitaxie zurückgebracht« Auf der Oxydsohicht 5 der vorher geläppten Plattenoberfläohe wird eine weitere Siliciumschioht 6, •twa 0,0125 om dick mit einem sehr hohen spezifischen Widerstand, vorzugsweise von mehr als 100 Dem, aufgewachsen. Diese Schicht wird polykristallin sein und kann mit einer weit grösseren Geschwindigkeit als bei epitaktischem Wachstum aufgewachsen werden. Die Aufrauhung dieser Oberfläche 3 während des Läppprozesses wird die Haftung auf dieser Schicht begünstigen.As an embodiment of the present invention, an npn silicon planar transistor is manufactured by the following method. Die'Arbeltegänge illustrates the figure la-e. A plate of η-conductive silicon 1, about 0.02 cm thick and 2.5 μm in diameter with a specific resistance of preferably 0.001 Dem - but at most 0.1 Ωοιη - is placed in the reaction space of a device for epitaxial growth and an epitaxial layer 2 of n-type silicon with a specific resistance of preferably 2 Dem - but at least 0.4 Dem and a thickness of 15 microns grown monocrystalline on one of its surfaces. The other surface 3 of the plate is then lapped to a total plate thickness of about 0.0075 μm. On both surfaces of the plate a 1 layer of silicon oxide 4, 5 of about 1.5 microns, thickness is grown by heating to HOO 0 C for 6 hours in an atmosphere of oxygen saturated with water vapor. The plate is then returned to the reaction chamber of the device for epitaxy. On the oxide layer 5 of the previously lapped plate surface, another silicon layer 6, about 0.0125 μm thick with a very high specific resistance, preferably more than 100 Dem, is grown . This layer will be polycrystalline and can be grown at a much faster rate than with epitaxial growth. The roughening of this surface 3 during the lapping process will promote adhesion to this layer.

Dann werden unter Anwendung der bekannten Planartechnik in der Platte Transistoren hergestellt; in die Epitaxsohioht erfolgen unter Verwendung der Oberfläehenoxydaohicht zum Maskieren eine p-leitende Basisdiffusion und eine η-leitende Emitterdiffusion, In der η-leitenden Schicht wird zur gleichen Zeit mit der Ealtterdiffusion eine zusätzliche η-leitende Diffusion durchgeführt, die als Kollektorelektrode dient. Alle drei Dlffusions-Then using the known planar technique in the Plate made of transistors; take place in the Epitaxsohioht using the surface oxide layer to mask a p-conducting base diffusion and an η-conducting emitter diffusion, In the η-conductive layer, an additional η-conductive diffusion is carried out at the same time as the Ealtter diffusion, which serves as a collector electrode. All three diffusion

-zonenzones

-4-9OS8W/07 6 6 -4- 9OS8W / 07 6 6

1564U71564U7

ISE/REO. 3374 - Pl 321 - 4 - R. Cullie 12ISE / REO. 3374 - Pl 321-4 - R. Cullie 12

5. Mai 1966 Pat.Oo/B.May 5, 1966 Pat.Oo / B.

erhalten aufgedampfte und legierte Aluminiumkontakte» Die Platte wird darauf in die einzelnen Plättchen zersägt, die die Transistorenelemente enthalten* Duron Legieren mit QoId in bekannter Weise können diese auf metallischen Sookeln aufgebaut werden. Da die aktive Zone des Elementes vom Sookel durch die Oxydsohicht 5 im Inneren isoliert ist, kann das Plättchen auch auf dem Sockel unter Verwendung eines Qlaslotes befestigt werden* Ein solches Glas mit geeigneten Eigenschaften 1st das Corning-Glas Typ 7570. das einen Schmelzpunkt von 56O0C und eine Erweichungstemperatur von 4400C aufweist.obtained vapor-deposited and alloyed aluminum contacts »The plate is then sawn into the individual platelets that contain the transistor elements * Duron alloying with QoId in the known way, these can be built up on metallic sockets. Since the active zone of the element is isolated from the base by the oxide layer 5 inside, the plate can also be attached to the base using a solder solder 0 C and a softening temperature of 440 0 C.

Die Figur 2 zeigt im Querschnitt einen aufgebauten Transistor. In der Epitaxsohlcht 2 befinden sich die Emitter- und Basis-Zonen 7 bzw. 8 und die KoIlektordiffusion 9* Das Traneistorplättchen 1st auf dem Sockel 11 mittels einer Schicht aus Oold oder Olaalot 10 befestigt. Um die parasitäre Kapazität zwischen dem Sookel und der aktiven Zone des Elementes zu vermindern, let ein hoher Widerstand für die polycristalline Schioht erwünscht. PUr intrinsisohes Material wurde eine parasitäre Kapazität von 3>75 pP bei einer Qrösse von 0,1 om . 0,1 cm berechnet.FIG. 2 shows a built-up transistor in cross section. The emitter and base zones 7 and 8 and the capacitor diffusion 9 are located in the epitaxial base 2. The transistor plate is on the base 11 by means of a layer of gold or Olaalot 10 attached. To reduce the parasitic capacitance between the base and the active zone of the element, let a high resistance is desirable for the polycrystalline schioht. The intrinsic material has a parasitic capacitance of 3> 75 pp with a size of 0.1 om. 0.1 cm calculated.

Zur Herstellung eines ähnllohen Endproduktes 1st eine andere Methode zur Bearbeitung der Platte geeignet. In diesen Fall ist das Ausgangematerial eine SIliclumplatte mit sehr schwacher extrlnsischer Leitfähigkeit. Auf einer Oberfläche wird nun epitaktisoh eine Silioiumsohicht von entgegengesetztem Leitfähigkeitstyp und hoher Leitfähigkeit unter Bildung eines gleichrichtenden Überganges aufgewachsen. Darauf wird über diese eine zweite Epltaxsohicht von gleichen Leitfähigkeitetyp wie die erste Sohloht, aber von niedrlgaBrLeitfähigkeit, aufgewachsen. In der zweiten Schicht werden Elemente hergestellt und auf die untere Oberfläche der Platte eine Isolierschicht aufgebrachtAnother way of producing a similar end product is Method suitable for processing the plate. In this case the starting material is a silicon plate with very weak extrinsic conductivity. A silicon layer of the opposite conductivity type and high conductivity is then grown epitaxially on a surface with the formation of a rectifying junction. Thereupon is about this one second epltaxso layer of the same conductivity type as that first Sohloht, but of low conductivity, grew up. In the second layer, elements are made and an insulating layer is applied to the lower surface of the plate

909840/0766 BAD ORIGINAL909840/0766 BAD ORIGINAL

1564U71564U7

ISE/Reg.5^74 --Fl- 321 - 5 - R. Cull ie 12ISE / Reg . 5 ^ 74 - Fl- 321-5 - R. Cull ie 12

5. Mai 1966 Pat*Go/B.May 5, 1966 Pat * Go / B.

oder aufgewachsen. Um ein Legieren des PlMttchens auf dem Sockel zu ermöglichen^ kann auf der Isolierschicht eine metallische Haftschicht» beispielsweise eine Mischung aus Chrom und Gold, graduiert mit im wesentlichen löOj£ Chrom an die Isolierschicht anschliessend und einem Gehalt von im wesentlichen 1QO# Gold an ihrer anderen Oberfläche - aufgebracht werden. Die Plättchen können auch mittels Glaslot aufgebracht werden., wie bereits erwähnt» or grew up. About alloying the plate on the base to enable ^ a metallic Adhesive layer »for example a mixture of chrome and gold, graduated with essentially LöOj £ chromium on the insulating layer then and a content of essentially 1QO # gold their other surface - be applied. The platelets can also be applied using glass solder, as already mentioned »

Die oben beschriebenen Verfahren können ohne Abweichung vom allgemeinen Erfindungsgedanken abgewandelt werden. Die Anwendung ist nicht auf Transistoren beschränkt, obwohl der grosste Vorteil bei Hochfrequenzlelstungstransistoren vorliegen dürfte» Ausser Silicium können auch andere Halbleitermaterialien verwendet werden, was - da ihre eigenen Oxyde nicht stabil sind - das Aufbringen von Isolierschichten wie Siliciumnitrid erforderlich machen kann« Die Verwendung eines grossen spezifischen Widerstandes für die polykrIstalline Halbleiterschicht ist nicht notwendig, wenn die parasitäre Kapazität ohne besondere Bedeutung ist» Schliesslieh können auch andere Methoden wie örtliches epltaxiales Aufbringen oder Legieren anstelle der Diffusion zur Herstellung der Elemente angewendet werden.*The procedures described above can be used without departing from the general Invention ideas are modified. The application is not limited to transistors, although the biggest advantage in the case of high-frequency power transistors there should be »Except Silicon, other semiconductor materials can also be used, which - since their own oxides are not stable - the application required by insulating layers such as silicon nitride can do «The use of a large specific resistance for the polycrIstalline semiconductor layer is not necessary if the parasitic capacitance is of no particular importance »Finally, other methods such as local epltaxial application or alloying instead of diffusion for Manufacture of the elements to be applied. *

Die vorliegende Erfindung 1st selbstverständlich nicht auf die oben beschriebejaen /tu^führau^sbeispiele beechpäinkt ·The present invention is of course not limited to that above descriptionsjaen / tu ^ leading examples beechpäinkt ·

ORIGINAL INSPECTEDORIGINAL INSPECTED

Claims (1)

- Fl 321 - 6 - ft.-- Fl 321 - 6 - ft. - Halbleiterbauelement, dee-sen Halbl«r-it«p«l#meat *uf eimern metallischen Körper eleJctrisoh isoliert aufgebaut ie^, dadurch gekennzeichnet, dass dft» Ilalbleitereleinejat innerhalb einer Epitaxschich.t (2) aUjf der einen OberfXäeoe einer Halbleiterplatte angeordnet ist und dass dgl? 1lache Körper (11) an einer Iaolierschicht (5) a#f'y anderen Oberfläche der HalbleiterplÄt te beifeetiÄt i«;t (Pig.2).Semiconductor component, the half of which is built up electrically isolated on buckets of metallic bodies, characterized in that the semiconductor element is arranged within an epitaxial layer (2) on one surface of a semiconductor plate and that like? 1 flat body (11) on an insulating layer (5) a # f ' y other surface of the semiconductor plate beifeetiÄt i « ; t (Pig. 2). 2. Halbleiterbauelement nach Antimon 1, da4urch zeichnet, das« die Leitfähigkeit der EpitaxaohiQiit (2) niedriger ale die Leitfähigkeit der Halbleitevpitajfets* (I) vom gleichen Leitfähigkeitstyp ist, und dass de^· lische Körper (11) über eine polycristalline schicht (6) an der Isolierschicht (5)2. Semiconductor component according to antimony 1, thereby draws that «the conductivity of the epitaxial hiQiit (2) lower than the conductivity of the semiconductor evpitajfets * (I) is of the same conductivity type, and that de ^ Lical body (11) over a polycrystalline layer (6) on the insulating layer (5) Halbleiterbauelement nach Anspruch 2Λ dadurch zeichnet, dass die Halbleite^piLatte (%,) eft^^p schen Widerstand von weniger· als 0,1 üorn, die schicht (2) eiaea s^eelfisel^wa--Vtaapstemfr vma 0,4 fiom, und die polykrisitallln.e einen spezif Isebea Widye^stt,a#iä von timfeiP aA* ΧΦ weiaeB.Semiconductor component according to claim 2 Λ characterized in that the semiconductor ^ piLatte (%,) eft ^^ p's resistance of less than 0.1 um, the layer (2) eiaea s ^ eelfisel ^ wa --Vtaapstemfr vma 0.4 fiom, and the polykrisitallln.e a specific Isebea Widye ^ stt, a # iä of timfeiP aA * ΧΦ weiaeB. dassthat (D(D gerer Leitfähigkeit u#d vssps dielower conductivity u # d vssps the BADBATH I8E/Reg.337*t— Fl 321 * 7 - R. Cullis 12I8E / Reg. 337 * t - Fl 321 * 7 - R. Cullis 12 5. Mai 1966 Pat.Go/B.May 5, 1966 Pat.Go / B. 5; Halbleiterbauelement naoh Anepruoh h, dadurch gekennzeichnet, dass die Halbleiterplatte (1) eine intrin-8ieone oder «ehr schwache extrinsisohe Leitfähigkeit aufweist«5; Semiconductor component naoh Anepruoh h, characterized in that the semiconductor plate (1) has an intrinsic or "rather weak extrinsic conductivity" 6. Halbleiterbauelement nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Epitaxschicht (2) den entgegengesetzten Leitfähigkeitstyp wie die Halbleiterplatte (1) aufweist. 6. Semiconductor component according to claim 4 or 5, characterized characterized in that the epitaxial layer (2) has the opposite conductivity type as the semiconductor plate (1). 7. Halbleiterbauelement naah AnsprUohen 1, 5 und 6, dadurch gekennzeichnet, dass die Isolierschicht (5) zum Befestigen des metallischen Körpers (11) durch Löten eine metallisohe Haftschicht aufweist.7. Semiconductor component close to claims 1, 5 and 6, characterized in that the insulating layer (5) for fastening the metallic body (11) through Soldering has a metallisohe adhesive layer. 8. Halbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Haftschicht aus Chrom und Gold besteht und graduiert von etwa 100# Chrom an der Oberfläche der Isolierschicht (5) in etwa 100# Gold an der dem Qrundkörper zugewandten Oberfläche übergeht.8. Semiconductor component according to claim 7, characterized in that the adhesive layer consists of chromium and gold and graduated from about 100 # chrome on the surface of the insulating layer (5) in about 100 # gold the surface facing the base body passes over. 9> Halbleiterbauelement naoh AnsprUohen 1 bis 8, dadurch gekennzeichnet, dass die Isolierschicht (5) aus SlIl-' oiumoxyd, beispielsweise Quarz, oder Siliciumnitrid besteht.9> Semiconductor component according to claims 1 to 8, thereby characterized in that the insulating layer (5) made of SiIl- ' oium oxide, for example quartz, or silicon nitride. 10* Halbleiterbauelement nach Ansprüchen 1 bis 9, daduroh gekennzeichnet, dass die Halbleiterplatte (1) aus Silicium besteht.10 * semiconductor component according to claims 1 to 9, daduroh characterized in that the semiconductor plate (1) consists of silicon. 11. Halbleiterbauelement nach AnsprUohen 1 bis 10, daduroh gekennzeichnet, dass das Lot (10) aus Olas besteht.11. Semiconductor component according to claims 1 to 10, daduroh characterized in that the solder (10) consists of Olas. 909840/0766-909840 / 0766- ISE/Reg.337* - Pl 321 - 8 - R. CuHie 12ISE / Reg. 337 * - Pl 321 - 8 - R. CuHie 12 5. Mai 1966 Pat.Go/B.May 5, 1966 Pat.Go / B. 156AH7156AH7 12. Halbleiterbauelement nach Ansprüchen 1 bis 11, dadurch gekennzeichnet, dass in der Epitaxechioht (2) eine Planartransistorstruktur angeordnet ist (Pig. 2).12. Semiconductor component according to claims 1 to 11, characterized in that a planar transistor structure is arranged in the epitaxial tube (2) (Pig. 2). 13. Verfahren zum Herstellen eines Halbleiterbauelementes nach Anspruch 12, daduroh gekennzeichnet, dass auf der einen Oberfläche einer Halbleiterplatte mit einem spezifischen Widerstand von weniger als 0,1 ficm eine Epitaxschicht aus Silicium mit einem spezifischen Widerstand von weniger als 0,4 ficm und gleichem Leitfähigkeitstyp wie die Halbleiterplatte aufgewachsen wird, dass danach die andere Oberfläche der Halbleiterplatte und die freiliegende Oberfläche der Epitaxechioht thermisch oxydiert wird, dass anschliessend auf der oxydierten Oberfläche eine polykristalline Halbleiterschicht von mehr als 10 ficm aufgebracht wird, und dass sohlieeelich nach dem Herstellen der Planartransistorstruktur in der Epitaxechioht durch Diffusion von Dotierungsmaterial unter Verwendung der Oxydschicht auf der Epitaxschioht zum Maskieren Kontakte an den Zonen der Planarträneietor· struktur angebracht werden und die polykristalline Halbleiterschicht mit einem metallischen Gehäuseteil verbunden wird.13. Method for manufacturing a semiconductor component according to claim 12, characterized in that on the a surface of a semiconductor wafer with a resistivity of less than 0.1 micrometers an epitaxial layer made of silicon with a resistivity of less than 0.4 ficm and the same conductivity type how the semiconductor wafer is grown, that after that the other surface of the semiconductor wafer and the exposed surface of the Epitaxechioht is thermally oxidized, that then on the oxidized Surface a polycrystalline semiconductor layer of more than 10 microns is applied, and that sohlieeelich after the production of the planar transistor structure in the epitaxial chioht by diffusion of doping material using the oxide layer on the epitaxial layer for masking contacts on the zones of the planar tears structure are attached and the polycrystalline semiconductor layer is connected to a metallic housing part will. 14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass getrennt neben der Basiszone der Transistoretruktur während der Diffusion der Emitterzone eine niederohmige Kontaktierungszone in die Kollektorzone eindiffundiert wird.14. The method according to claim 13, characterized in that that separated next to the base zone of the transistor structure During the diffusion of the emitter zone, a low-resistance contacting zone diffuses into the collector zone will. 909840/0766909840/0766 ie β ν Aß H-e ie β ν Aß He
DE19661564147 1965-05-21 1966-05-07 Semiconductor device and manufacturing process Pending DE1564147A1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB21600/65A GB1039257A (en) 1965-05-21 1965-05-21 Semiconductor devices

Publications (1)

Publication Number Publication Date
DE1564147A1 true DE1564147A1 (en) 1969-10-02

Family

ID=10165646

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19661564147 Pending DE1564147A1 (en) 1965-05-21 1966-05-07 Semiconductor device and manufacturing process

Country Status (4)

Country Link
DE (1) DE1564147A1 (en)
FR (1) FR1500841A (en)
GB (1) GB1039257A (en)
NL (1) NL6606800A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2487123A1 (en) * 1980-07-18 1982-01-22 Philips Nv SEMICONDUCTOR DEVICE AND METHOD FOR CONNECTING THE SAME TO A SUPPORT
WO2003034495A2 (en) * 2001-10-09 2003-04-24 Robert Bosch Gmbh Method for packing electronic modules and multiple chip packaging

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2487123A1 (en) * 1980-07-18 1982-01-22 Philips Nv SEMICONDUCTOR DEVICE AND METHOD FOR CONNECTING THE SAME TO A SUPPORT
WO2003034495A2 (en) * 2001-10-09 2003-04-24 Robert Bosch Gmbh Method for packing electronic modules and multiple chip packaging
WO2003034495A3 (en) * 2001-10-09 2004-03-18 Bosch Gmbh Robert Method for packing electronic modules and multiple chip packaging
US7042085B2 (en) 2001-10-09 2006-05-09 Robert Bosch Gmbh Method for packaging electronic modules and multiple chip packaging

Also Published As

Publication number Publication date
FR1500841A (en) 1967-11-10
NL6606800A (en) 1966-11-22
GB1039257A (en) 1966-08-17

Similar Documents

Publication Publication Date Title
DE1614283C3 (en) Method for manufacturing a semiconductor device
DE2142146C3 (en) Method for the simultaneous production of several semiconductor components
DE1439935A1 (en) Semiconductor device and method for manufacturing the same
DE1246890B (en) Diffusion process for manufacturing a semiconductor component
DE2422120C3 (en) Method for manufacturing a semiconductor device
DE2031333B2 (en) PROCESS FOR PRODUCING A SEMICONDUCTOR COMPONENT
DE1489250A1 (en) Semiconductor device and method of manufacturing it
DE1814747C2 (en) Process for the production of field defect transistors
DE1194500B (en) A semiconductor device having a plurality of inserted strip-shaped zones of a conductivity type and a method of manufacturing
DE1564534A1 (en) Transistor and process for its manufacture
DE1564147A1 (en) Semiconductor device and manufacturing process
DE2100292A1 (en) Semiconductor device with relatively small geometrical dimensions and method of manufacturing the same
DE1564136C3 (en) Method for manufacturing semiconductor components
DE2608813A1 (en) LOW-LOCKING ZENER DIODE
DE1489193B2 (en) METHOD OF MANUFACTURING A SEMICONDUCTOR ARRANGEMENT
DE1769271C3 (en) Method of manufacturing a solid-state circuit
DE1464305B2 (en) Process for producing semiconductor components and components produced by this process
DE2952318C2 (en) Integrated circuit arrangement and method for making it
DE1489191C3 (en) transistor
DE2038283C3 (en) Semiconductor component
DE2043332A1 (en) Method for producing a semiconductor element
DE1614286C3 (en) Semiconductor device and method for its manufacture
DE1206087B (en) Method for manufacturing a semiconductor component with a disk-shaped semiconductor body
DE1061907B (en) Process for the production of surface semiconductor crystal lodes with at least two fused semiconductor parts of opposite conductivity type
DE1789016C3 (en) Switching transistor and process for its manufacture