DE1549568B1

DE1549568B1 - NUMBER VALIDATOR AND PROCEDURE FOR CHECKING NUMBERS PROVIDED WITH CHECK NUMBERS

Info

Publication number: DE1549568B1
Application number: DE19671549568
Authority: DE
Inventors: Ernst Dipl-Ing Kutschbach
Original assignee: Zentronik VEB
Current assignee: Zentronik VEB
Priority date: 1967-03-09
Filing date: 1967-03-09
Publication date: 1971-10-28

Description

Die Erfindung betrifft ein Zahlenprüfgerät zur Kontrolle von Zahlen, die durch eine Prüfziffer so ergänzt sind, daß die Quersumme der mit steigenden Potenzen von zwei multiplizierten Ziffern eine konstante Restzahl nach einem bestimmten Modul ergibt, welches mit einem an sich bekannten dualen Subtraktionsrechenwerk aufgebaut ist, das durch eine interne Korrektursubtraktion dem Modul des verwendeten Rechenverfahrens angepaßt ist, wobei die einzugebenden Ziffern von an den Tasten angebrachten Kontakten abgegriffen werden.The invention relates to a number checking device for checking numbers, which are supplemented by a check digit so that the checksum of the with increasing Powers of two multiplied digits a constant remainder after a certain one Module results, which with a known dual subtraction arithmetic unit is built up, which is the module of the used by an internal correction subtraction Calculation method is adapted, the digits to be entered from on the keys attached contacts can be tapped.

In datenverarbeitenden Maschinen und Systemen werden maschineninterne Kontrollen verwendet, durch die Fehler in der Datenübertragung oder -bearbeitung erkannt bzw. korrigiert werden. Den größten Fehleranteil innerhalb solcher Systeme hat aber die manuelle Datenerfassung, die durch die obenerwähnten Kontrollen nicht erfaßt wird. Es ist deshalb üblich, daß Ordnungsbegriffe, z. B. Kontonummern, durch eine Prüfziffer ergänzt werden, mittels der diese Ordnungsbegriffe kontrollierbar sind. Um die Fehler bereits bei der Datenerfassung auszuschalten, sind Prüfgeräte bekannt, die speziell zur Kontrolle solcher als Ordnungsbegriffe verwendeter Zahlen vorgesehen sind.In data processing machines and systems, machine-internal Controls used by errors in data transmission or processing recognized or corrected. The largest proportion of errors within such systems but does not have the manual data acquisition that is caused by the controls mentioned above is detected. It is therefore common that terms of order such. B. Account Numbers a check digit can be added, by means of which these classification terms can be checked are. In order to eliminate the errors already during the data acquisition, test devices are known specifically for the control of such numbers used as ordering terms are provided.

Es ist bereits eine Einrichtung bekannt, bei welcher die Darstellung des Moduls 9 einer Dezimalzahl, die aus mehreren Dezimalziffern besteht, damit erreicht wird; daß die Binärstellen einer Dezimalziffer parallel arbeitenden einstelligen Addierwerken bekannter Bauart zugeordnet sind, denen ein Übersetzer nachgeschaltet ist, der einen binär dargestellten Zweizifferwert in den binär dargestellten Wert der zweiten Ziffer und einen Übertragswert übersetzt, und daß die Übersetzer-Ausgänge den binären Wert der zweiten Ziffer über Verzögerungsschaltungen und Verriegelungsschaltungen den Eingängen der Addierwerke zuführen, und daß der übersetzerausgang des Übertragswertes über eine Verzögerungsschaltung mit einem Eingang des Addierwerkes verbunden ist, das der jeweils ersten Binärstelle einer zu addierenden Dezimalziffer zugeordnet ist, und daß ein Steuerpotential nach Addition der Dezimalziffern und deren Summenüberträge den Modul-9-Wert der Dezimalzahl freigibt (deutsche Patentschrift 1169 166). A device is already known in which the representation of the module 9 of a decimal number, which consists of several decimal digits, is achieved with it; that the binary digits of a decimal digit are assigned to single-digit adding units of known design working in parallel, which are followed by a translator that translates a binary two-digit value into the binary value of the second digit and a carry value, and that the translator outputs the binary value of the second digit feed via delay circuits and locking circuits to the inputs of the adder, and that the translator output of the carry value is connected via a delay circuit to an input of the adder that is assigned to the first binary digit of a decimal digit to be added, and that a control potential after the addition of the decimal digits and their sum carries releases the module 9 value of the decimal number (German patent specification 1169 166).

Eine andere bekannte Erfindung betrifft eine Anordnung, die aus einer Symbolerrechnungsvorrichtung mit mehreren verschiedenen Einführungswegen besteht, von denen jeder die Einführung der entsprechenden Dezimalziffern der auf einer Karte oder einem Band registrierten Zahl sichert, wobei ein Faktor, der Gewicht genannt wird, jeder Spalte zugeteilt ist und je nach Spalte verschieden ist. Diese Vorrichtung multipliziert den Wert jeder der auf der Karte oder auf dem Band abgetasteten Dezimalziffern mit dem Gewicht der entsprechenden Spalte, in welcher sich diese Ziffern befinden, und addiert alle durch die vorhergehenden Multiplikationen gebildeten Einzelprodukte in einem System, in dem alle Ziffern niedriger als die Symbolbasis n sind, um ein Symbol zu erhalten, das niedriger als n ist, indem das größtmögliche Vielfache von n vom Ergebnis der Berechnung abgezogen worden ist (deutsche Patentschrift 925 628).Another known invention relates to an arrangement consisting of a Symbol computing device with several different introduction paths, each of which introducing the corresponding decimal digits on a card or a tape recorded number, with a factor called weight is assigned to each column and is different depending on the column. This device multiplies the value of each of the decimal digits scanned on the card or tape with the weight of the corresponding column in which these digits are located, and adds up all the individual products formed by the preceding multiplications in a system in which all digits are lower than the symbol base n, to a Get symbol that is lower than n by taking the largest possible multiple of n has been subtracted from the result of the calculation (German patent specification 925 628).

Eine weitere bekannte Vorrichtung verwendet für die Bestimmung eines Prüfzeichens einen Funktionswähler, mittels dessen man der Recheneinheit für jede einzelne Zahl nach Wahl entweder durch ein Berechnungsprogramm aus den der Vorrichtung zugeführten Ziffern der Zahl ermittelten Prüfzahl oder eine dem zusammen mit der Zahl der Vorrichtung zugeführten Prüfzeichen entsprechende Prüfzahl zur Ermittlung des Prüfzeichens des Ergebnisses zufühführen kann (deutsche Auslegeschrift 1090 454).Another known device used for the determination of a Check mark a function selector, by means of which one of the arithmetic unit for each individual number of your choice either by a calculation program from the device added digits of the number determined check number or one of the together with the Number of test characters supplied to the device corresponding test number for determination of the test mark can supply the result (German Auslegeschrift 1090 454).

Bei den bekannten Schaltungen ist neben einer Synchronisierung mit einem Taktgenerator ein zusätzlicher Aufwand an Steuermitteln erforderlich, was den konstruktiven Umfang wesentlich erhöht. Außerdem verwenden die bekannten Schaltungen einen zusätzlichen Eingabespeicher für die zu prüfenden Zahlen.In the known circuits is in addition to a synchronization with a clock generator an additional effort in control means required what the structural scope increases significantly. Also use the known circuits an additional input memory for the numbers to be checked.

Günstige Möglichkeiten für den Aufbau eines solchen Prüfgerätes ergeben sich bei der Verwendung einer an sich bekannten Schaltungsanordnung zur parallelen Addition bzw. Subtraktion von Dezimalziffern. Eine Vereinfachung in einer solchen Schaltungsanordnung ist dann möglich, wenn diese nur für die Subtraktion ausgelegt wird. Hierbei ist zu erwähnen, daß es für die durchzuführende Prüfrechnung gleichgültig ist, ob eine Addition oder Subtraktion der Ziffern erfolgt: Man erhält bei der Anwendung einer Subtraktionsschaltung dann die gleichen Ergebnisse, wenn man an Stelle der Ziffern die Komplemente zum zugehörigen Modul eingibt. Werden in die Subtraktionsschaltung die Ziffern direkt eingegeben, dann entspricht die errechnete Restzahl dem Komplement zum zugehörigen Modul der Restzahl, die in einer Additionsschaltung errechnet wird.Favorable possibilities for the construction of such a test device result when using a circuit arrangement known per se to the parallel Addition or subtraction of decimal digits. A simplification in such a Circuit arrangement is possible if it is only designed for subtraction will. It should be mentioned here that it is irrelevant for the test calculation to be carried out is whether the digits are added or subtracted: one obtains when applying a subtraction circuit then produces the same results if one takes the place of the Enter digits that complement the associated module. Are in the subtraction circuit Enter the digits directly, then the calculated remainder corresponds to the complement to the associated module of the remaining number, which is calculated in an addition circuit.

Der Erfindung liegt die Aufgabe zugrunde, ein Zahlenprüfgerät zu schaffen, das unter Verwendung einer Subtraktionsschaltung zur Kontrolle vorgerechneter Zahlen geeignet ist, für die Zuschaltung des Taktgenerators keine zusätzliche Synchronisation benötigt, mit geringem Steueraufwand auskommt und keinen zusätzlichen Eingabespeicher für die zu prüfenden Zahlen benötigt.The invention is based on the object of creating a number checking device, that using a subtraction circuit to control pre-calculated numbers is suitable, no additional synchronization for the connection of the clock generator required, requires little tax and no additional input memory required for the numbers to be checked.

Erfindungsgemäß wird dies bei einem Zahlenprüfgerät der eingangs genannten Art dadurch erreicht, daß zur Steuerung der Subtraktion der zugehörigen Ziffern kurz nach dem Schließen und der Verdoppelung des Rechenwerksinhaltes kurz nach dem Öffnen des jeweiligen Tastenkontaktes ein als erste Verzögerungsstufe arbeitender erster Schmitt-Trigger Stl vorgesehen ist, der ein von allen Tastenkontakten abgeleitetes Signal bis zum Abklingen der Kontaktprellungen erzeugt, und daß ein als zweite Verzögerungsstufe arbeitender zweiter Schmitt-Trigger St? vorhanden ist, in dem das Ausgangssignal des ersten Schmitt-Triggers Stl nochmals verzögert wird, und daß aus den Ausgangssignalen dieser beiden Stufen ein erster Impuls zur Ausführung der Subtraktion und ein zweiter Impuls zur Ausführung der Verdoppelung abgeleitet wird. -Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.According to the invention, this is the case mentioned at the beginning in a number checking device Kind achieved in that to control the subtraction of the associated digits shortly after the closing and the doubling of the arithmetic unit content shortly after Opening the respective key contact is a working as the first delay stage first Schmitt trigger Stl is provided, which is a derived from all key contacts Signal generated until the contact bounces subsided, and that one as a second delay stage working second Schmitt trigger St? is present in which the output signal the first Schmitt trigger Stl is delayed again, and that from the output signals of these two stages a first impulse to carry out the subtraction and a second Impulse to carry out the doubling is derived. - Further developments of the invention are characterized in the subclaims.

Nachfolgend soll ein Ausführungsbeispiel der Erfindung näher erläutert werden.An exemplary embodiment of the invention is explained in more detail below will.

In der Zeichnung ist ein Gesamtschaltbild des Ausführungsbeispiels dargestellt.The drawing shows an overall circuit diagram of the exemplary embodiment shown.

Die Wirkungsweise dieser Einrichtung ist folgende: Durch Schließen eines den Ziffernleitungen zugeordneten nicht gezeigten Tastenkontaktes wird der Schmitt-Trigger St 1 verzögert geschaltet, so daß am Ausgang des Schmitt-Triggers das Signal T1 = I und am Ausgang des NICHT-Gliedes N1 das Signal TI = 0 entsteht. Die Schaltverzögerung des Schmitt-Triggers 1 ist so groß, daß nach Verlauf der Verzögerungszeit der Tastenkontakt prellfrei schließt. Vom Signal T 1 wird der Schmitt-Trigger St2 verzögert geschaltet, wodurch an diesem Schmitt-Trigger das Signal T2 = 0 und am NICHT-Glied N2 das Signal T 2 = L entsteht. Aus diesen beiden Funktionen wird der Einstell- (Subtraktions-) takt TI vT2=T1.T2 gebildet. Entsprechend der dem geschlossenen Tastenkontakt zugeordneten Ziffern werden die A-Flip-Flops des Rechenwerkes mit dem Einstelltakt angesteuert. Dabei entspricht das Zurückschalten jeder Stufe der Subtraktion des der eingegebenen Zahl entsprechenden Dualwertes. Von jeder eingeschalteten Stufe erfolgt ein Subtraktionsübertrag auf die nächste Dualstelle. Diese Überträge werden nicht direkt weitergeschaltet, sondern zunächst in den B-Flip-Flops zwischengespeichert.The operation of this device is as follows: By closing a key contact, not shown, assigned to the digit lines, the Schmitt trigger St 1 is switched with a delay so that the signal T1 = I at the output of the Schmitt trigger and the signal TI at the output of the NOT element N1 = 0 arises. The switching delay of the Schmitt trigger 1 is so great that the key contact closes without bouncing after the delay time has elapsed. The Schmitt trigger St2 is switched with a delay by the signal T 1 , as a result of which the signal T2 = 0 at this Schmitt trigger and the signal T 2 = L at the NOT element N2. The setting (subtraction) cycle TI vT2 = T1.T2 is formed from these two functions. According to the digits assigned to the closed key contact, the A flip-flops of the arithmetic unit are activated with the setting cycle. Switching back each level corresponds to the subtraction of the binary value corresponding to the number entered. A subtraction carryover to the next binary digit takes place from each switched-on stage. These transfers are not forwarded directly, but are initially temporarily stored in the B flip-flops.

Sobald eines oder mehrere der B-Flip-Flops in den »L«-Zustand geschaltet sind, wird die Und-Schaltung K3 auf »0« geschaltet und der von dieser Und-Schaltung erzeugte Hilfstakt wird zeitweilig eingeschaltet. Der von der Und-Schaltung K3 eingeschaltete Hilfstakt liegt nun so lange an, bis alle B-Flip-Flops wieder in Grundstellung sind, d, h.; bis alle Überträge verarbeitet sind. Wird bei der Subtraktion der Ziffernwert 0 unterschritten, dann wird das Flip-Flop A 4 in den »L«-Zustand geschaltet, und es erfolgt eine Korrektur des an sich dual arbeitenden Rechenwerkes. Eine Korrektur wird in der Weise durchgeführt, daß eine Ziffer 5 intern subtrahiert wird. Die Subtraktion der Ziffer 5 erfolgt deshalb, weil die 5 die Differenz zwischen der dualen Kapazität 16 und dem Modul 11, mit dem das Rechenverfahren arbeitet, darstellt. Zu diesem Zweck wird zunächst das Flip-Flop B 4 eingeschaltet, das, wenn es vom Löschtakt zurückgekippt wird, eine 5 subtrahiert. Weiterhin werden die Flip-Flops A 1 und B 2 eingeschaltet. Der Übertrag des Flip-Flops B 2 wird auf das Flip-Flop A 3 gegeben. Die Verdoppelung erfolgt mit dem Öffnen des jeweiligen Tastenkontaktes, indem die entsprechenden Komplementzahlen subtrahiert werden. Durch die L-O-Flanke am NICHT-Glied N2 werden die Flip-Flops A 1 und A 2 direkt und durch die Rückflanke des aus TI - T2 gebildeten Verdoppelungstaktes werden die Flip-Flops A 3 und A 4 eingeschaltet, soweit diese noch nicht eingeschaltet waren. Daraus ergibt sich die Subtraktion der den eingegebenen Zahlen entsprechenden Komplementzahlen.As soon as one or more of the B flip-flops are switched to the "L" state, the AND circuit K3 is switched to "0" and the auxiliary clock generated by this AND circuit is temporarily switched on. The auxiliary clock switched on by the AND circuit K3 is now applied until all B flip-flops are in their basic position again, i.e.; until all transfers are processed. If the value falls below 0 during the subtraction, the flip-flop A 4 is switched to the "L" state and the arithmetic unit, which is actually dual, is corrected. A correction is carried out in such a way that a digit 5 is internally subtracted. The subtraction of the number 5 is carried out because the 5 the difference between the dual capacity 16 and the module 11, with the computing method operates represents. For this purpose the flip-flop B 4 is switched on first, which subtracts a 5 when it is tilted back by the erase clock. Furthermore, the flip-flops A 1 and B 2 are switched on. The carry over of the flip-flop B 2 is given to the flip-flop A 3. The doubling takes place when the respective key contact is opened by subtracting the corresponding complement numbers. The LO edge at the NOT element N2 turns on the flip-flops A 1 and A 2 directly, and the flip-flops A 3 and A 4 are turned on by the trailing edge of the doubling cycle formed from TI - T2, provided they were not turned on . This results in the subtraction of the complement numbers corresponding to the entered numbers.

Zur Korrektur wird das Flip-Flop B 2 von dem Verdoppelungstakt eingeschaltet. Außerdem wird über den Schmitt-TriggerSt1 bewirkt, daß nur noch eine interne Korrektursubtraktion von 1 erfolgt, indem die Rückflanke vom Flip-Flop B 4 das Flip-Flop B 2 nicht mehr einschaltet.To correct this, the flip-flop B 2 is switched on by the doubling clock. In addition, the Schmitt triggerSt1 causes only one internal correction subtraction of 1 takes place by the trailing edge of flip-flop B 4 no longer flip-flop B 2 turns on.

Für die nachstehenden Ziffernbereiche ergeben sich folgende Rechenoperationen: Verdoppelung der Ziffern 0 bis 5: Alle noch nicht eingeschalteten A-Flip-Flops werden eingeschaltet, was einer Subtraktion des 15er Komplementes entspricht. Über das Flip-Flop B 4 erfolgt eine Korrektursubtraktion von 1. Daraus ergibt sich die duale Subtraktion des 16er Komplementes, was einer Verdoppelung nach modulo 16 bedeutet, wobei die interne Korrektur des Rechenwerkes mit eingerechnet ist.The following arithmetic operations result for the following number ranges: Duplication of digits 0 to 5: All A flip-flops that have not yet been switched on are turned off switched on, which corresponds to a subtraction of the 15's complement. About the Flip-flop B 4 is a correction subtraction of 1. This results in the dual Subtraction of the 16's complement, which means a doubling after modulo 16, whereby the internal correction of the arithmetic unit is included.

Verdoppelung der Ziffern 6 und 7: Außer dem Flip-Flop A 4 werden alle noch nicht eingeschalteten A-Flip-Flops eingeschaltet, was einer Subtraktion des 7er Komplementes entspricht. Das Flip-Flop B 2 wird eingeschaltet, und es erfolgt eine Korrektursubtraktion von 4. Daraus ergibt sich die Subtraktion des 11er Komplementes, was eine Verdoppelung nach modulo 11 bedeutet.Doubling the digits 6 and 7: Except for the flip-flop A 4, all of them not yet switched on A flip-flops switched on, which is a subtraction of the 7's complement. The flip-flop B 2 is turned on and it occurs a correction subtraction of 4. This results in the subtraction of the 11's complement, which means a doubling according to modulo 11.

Verdoppelung der Ziffern 8 bis 10: Außer dem Flip-Flop A 3 werden alle noch nicht eingeschalteten A-Flip-Flops eingeschaltet, was einer Subtraktion des 11er Komplementes und einer Verdoppelung nach modulo 11 entspricht.Doubling the digits 8 to 10: Except for the flip-flop A 3 will be all not yet turned on A flip-flops turned on, which is a subtraction of the 11's complement and a doubling according to modulo 11.

Die Verdoppelung erfolgt hierbei mit dem gleichen Rechenablauf wie die Subtraktion. Für das Zurückschalten der Flip-Flops B 1 bis B 4 bestehen folgende Bedingungen: Das Flip-Flop B 1 darf erst zurückgekippt werden, wenn sich das Flip-Flop B 2 in Grundstellung befindet, und das Flip-Flop B 4 darf erst zurückgekippt werden, wenn die Flip-Flops B 1 und B 2 in Grundstellung sind.The doubling is done with the same calculation process as the subtraction. The following conditions exist for switching back the flip-flops B 1 to B 4 : The flip-flop B 1 may only be tilted back when the flip-flop B 2 is in the basic position, and the flip-flop B 4 may only be tilted back when the flip-flops B 1 and B 2 are in the basic position.

Zur Abfühlung der sich ergebenden Restzahl ist das Und-Glied K1 vorgesehen. Hierbei ist in dem Ausführungsbeispiel angedeutet, daß eine beliebige festzulegende Zuordnung der Eingänge des Und-Gliedes zu den Ausgängen des Rechenwerkes (A 1 bis A 4 bzw. 511 bis Ä4) möglich ist. Damit kann jede für ein Rechenverfahren festgelegte Restzahl verwendet werden.The AND element K1 is provided for sensing the remaining number. It is indicated in the embodiment that any assignment of the inputs of the AND element to the outputs of the arithmetic unit (A 1 to A 4 or 511 to A 4) is possible. This means that any remaining number specified for a calculation method can be used.

Das erfindungsgemäße Prinzip eignet sich für alle Rechenverfahren, bei denen für die Stellengewichte steigende Potenzen von 2 verwendet werden. Bei der Anwendung eines anderen Moduls ist lediglich die interne Korrektursubtraktion und die Gewinnung der für die Verdoppelung erforderlichen Komplemente dem verwendeten Modul anzupassen.The principle according to the invention is suitable for all calculation methods, where increasing powers of 2 are used for the position weights. at the application of another module is only the internal correction subtraction and the extraction of the complements required for the doubling of the used To adapt the module.

Claims

Claims: 1. Number checking device for checking numbers that are supplemented by a check digit in such a way that the checksum of the digits multiplied by increasing powers of two results in a constant remainder after a certain module, which is built up with a dual subtraction arithmetic unit known per se is adapted to the module of the arithmetic method used by an internal correction subtraction, the digits to be entered being tapped from contacts attached to the keys, characterized in that to control the subtraction of the associated digits shortly after closing and the doubling of the arithmetic unit content shortly after When the respective key contact is opened, a first Schmitt trigger (St 1) operating as a first delay stage is provided, which generates a signal derived from all key contacts until the contact bruises have subsided, and a second Schmitt trigger (St2) operating as a second delay stage. is present, in which the output signal of the first Schmitt trigger (St 1) is delayed again, and that a first pulse for performing the subtraction and a second pulse for performing the doubling is derived from the output signals of these two stages.

2. number checking device according to claim 1, characterized in that to delay the derived from the key contacts Signals the first Schmitt trigger (St1) is used, to which the input signal is reaction-free is supplied by an AND circuit made up of a diode and a resistor (K2) and an OR circuit made up of a diode and a resistor (D 1) lead to the input of the Schmitt trigger (Stl) and a capacitor at this input (C) is arranged at which the input signal only after the charging or discharging time has elapsed works.

3. Number checking device according to claims 1 and 2, characterized in that the outputs of the flip-flops (B 1 to B 4) which buffer the transfers are connected via an AND circuit (K3) to a feedback delay stage, which consists of a Schmitt Trigger (St3) exists, the output of which is directly connected to the inputs for resetting the second and third flip-flops (B 2; B 3) via a NOT element (N3), as well as via AND circuits (K4 or K5) leads to the inputs of the first and fourth flip-flops (B 1 and B 4, respectively):

4. Procedure for carrying out a number check in a number checker according to the claims 1 to 3, characterized in that the doubling of the arithmetic unit content by a subtraction of the respectively associated complement value takes place, so that the internal correction of the arithmetic unit switched by the first delayed signal so that after opening the respective key contact a correction subtraction a 1 takes place and that the following ways for the generation of the associated complement can be used: a) For arithmetic unit contents up to half of that used for the test calculation Module, all not yet set Fhp-Flops of the arithmetic unit are switched on; b) for arithmetic logic unit contents that are greater than half the amount used for the test calculation Module, only so many flip-flops are switched on that afterwards the sum of all switched on flip-flops is the same as the module used for the test calculation.