DE1193098B

DE1193098B - Control device for an electronic counter with two registers

Info

Publication number: DE1193098B
Application number: DE1964R0037432
Authority: DE
Inventors: Michel Rouzier
Original assignee: Individual
Current assignee: Individual
Priority date: 1963-09-26
Filing date: 1964-03-12
Publication date: 1965-05-20
Also published as: FR85523E; BE652093A; BE637907A; BE642505A; FR1359274A

Description

Kontrollvorrichtung für einen elektronischen Zähler mit zwei Registern Die Erfindung betrifft die dauernde Kontrolle der Wirkungsweise eines elektronischen Zählers mit zwei Registern, der entsprechend einem bestimmten Codesignal programmiert fortgeschaltet wird.Control device for an electronic meter with two registers The invention relates to the permanent control of the operation of an electronic Counter with two registers that programs according to a specific code signal is advanced.

Zum Fortschalten eines binären Zählers nach einem Codesignal, das nicht unbedingt ein binäres Codesignal sein muß und beispielsweise ein unter der Bezeichnung »drei aus sechs« bekanntes Codesignal sein kann, ist es bekannt, von einer Zeitbasis abgeleitete Fortschaltimpulse parallel an alle Zählerstufen über Tore zu legen, von denen jedes entsprechend der Stellung einer bestimmten Anzahl der Stufen des Zählers geöffnet oder geschlossen ist. Da diese Stellungen durch den Fortschaltimpuls geändert werden können, ist es erforderlich, diese Tore über die Gesamtdauer eines jeden Impulses mit Hilfe von mit Speichern ausgestatteten Schaltkreisen auf ihrem Anfangszustand zu halten. Es ist bekannt, zu diesem Zweck einen aus zwei Registern zusammengesetzten Zähler zu verwenden, dessen erstes Register als Fortschaltregister bezeichnet wird und durch die Fortschaltimpulse gesteuert wird, die über die Torschaltungen, gesteuert vom zweiten Register, parallel an alle Zählerstufen gelegt sind. Das zweite Register wird Bildregister genannt und erhält den Inhalt des ersten Registers nach jedem Fortschaltimpuls übertragen.For advancing a binary counter after a code signal that does not necessarily have to be a binary code signal and, for example, one below the Designation "three out of six" can be known code signal, it is known from incremental pulses derived from a time base in parallel to all counter stages To lay goals, each of which according to the position of a certain number the steps of the counter is open or closed. Since these positions by the incremental pulse can be changed, it is necessary to use these gates the total duration of each pulse using memories equipped Keep circuits in their initial state. It is known to this end to use a counter composed of two registers, its first register is referred to as an indexing register and is controlled by the indexing pulses that is controlled by the second register, via the gate circuits, in parallel to all Counter levels are placed. The second register is called the image register and is maintained transfer the content of the first register after each incremental pulse.

Solche programmiert fortgeschalteten Zähler werden in Rechenanlagen und insbesondere zum Steuern von Verbindungsnetzwerken in Telefon-Selbstvermittlungsanlagen verwendet, wo eine automatische Steuerung der Wirkungsweise sich als unumgänglich erwiesen hat.Such programmed incremental counters are used in computer systems and in particular for controlling connection networks in telephone self-switching systems used where automatic control of the mode of operation proves to be inevitable has proven.

Der Erfindung liegt die Aufgabe zugrunde, eine dauernde Kontrolle der Wirkungsweise eines solchen binären Zählers mit zwei Registern zu bewirken.The invention is based on the object of continuous control the effect of such a binary counter with two registers.

Eine wesentliche Aufgabe der Erfindung besteht darin, die Steuerung der Wirkungsweise eines binären Zählers mit programmierter Fortschaltung entsprechend einem bestimmten Codesignal auf einem diesem Code zugeordneten Gesetz beruhen zu lassen.An essential object of the invention is the control corresponds to the mode of operation of a binary counter with programmed incrementation a specific code signal based on a law assigned to this code permit.

Eine weitere Aufgabe der Erfindung besteht darin, eine Vorrichtung zu verwirklichen, mit welcher eine permanente Steuerung der Wirkungsweise eines aus zwei Registern bestehenden binären Zähfers entsprechend einer programmierten Fortschaltung bewirkt wird.Another object of the invention is to provide an apparatus to realize with which a permanent control of the operation of a binary counter consisting of two registers corresponding to a programmed one Continuation is effected.

Die Merkmale der erfindungsgemäß ausgebildeten Vorrichtung bestehen im wesentlichen darin, daß sie Organe aufweist, die auf der einen Seite bewirken, daß die Parität der aus dem Fortschaltregister in das Bildregister übertragenen binären Zahlen berücksichtigt wird, und auf der anderen Seite, daß die Parität der aus einer Fortschaltung resultierenden binären Zahl konform mit dem Fortschaltgesetz ist, und daß Anzeige- und/oder Steuerorgane ein Alarmsignal geben und/oder den in Betrieb befindlichen Zähler durch einen Reservezähler ersetzen können.The features of the device designed according to the invention exist essentially in the fact that it has organs which, on the one hand, cause that the parity of the transferred from the increment register to the image register binary numbers is taken into account, and on the other hand that the parity of the Binary number resulting from an increment complies with the incremental law is, and that display and / or control elements give an alarm signal and / or the in Replace the meter in operation with a reserve meter.

In der vorliegenden Beschreibung wird unter Parität einer binären Zahl die Parität der Dezimalzahl verstanden, die die Zahl der binären Ziffer gleich 1 ausdrückt, die sie enthält.In the present description, parity is a binary Number understood the parity of the decimal number that equals the number of the binary digit 1 expresses which it contains.

Gemäß der Erfindung weist die Vorrichtung zum Steuern der Wirkungsweise einen binären Zähler mit programmierter Fortschaltung auf, der aus einem Fortschaltregister, aus einem Bildregister und aus einem Impulsverteiler aufgebaut ist, der wechselweise einen Fortschaltampuls auf das Fortschaltregister und einen Übertragungsimpuls vom Fortschaltregister auf das Bildregister liefert. Außerdem weist er Organe zum Bestimmen der Parität des Fortschaltregisters auf sowie Organe zum Bestimmen der Parität des Bildregisters, Organe, die gewährleisten, daß nach jedem Übertragungsimpuls die Parität des Bildregisters mit derjenigen des Fortschaltregisters übereinstimmt, Organe zum anschließenden Bestimmen der Parität des Fortschaltregisters gemäß dem Zustand des Bildregisters, wobei diese Parität des Fortschaltregisters aus dem folgenden Fortschaltimpuls resultieren sollte, Organe, welche die Parität speichern, die so aus der folgenden Fortschaltung resultieren sollte, und Organe zum Vergleichen der Parität des Fortschaltregisters mit der gespeicherten Parität nach jedem Fortschaltimpuls.According to the invention, the device for controlling the mode of operation a binary counter with programmed increment, which is made up of an increment register, is made up of an image register and an impulse distributor, which alternately an incremental pulse to the incremental register and a transmission pulse from Supplies progress register to the image register. He also assigns organs to determine the parity of the incremental register as well as organs for determining the parity of the Image register, organs that ensure that after each transmission pulse the The parity of the image register matches that of the increment register, Organs for the subsequent determination of the parity of the incremental register according to the State of the image register, this parity of the increment register from the following Stepping pulse should result, organs that store the parity that so from the following increment should result, and organs to Compare the parity of the incremental register with the stored parity every incremental pulse.

Ein anderes Merkmal der Erfindung besteht darin, daß den Organen zum Vergleich der Parität eine Kippstufe mit einer gegenüber der Rücklaufperiode der Fortschaltimpulse langsamen Periode zugeordnet ist und deren Zustandsänderung die Polarität der Ausgangssignale der Paritätsvergleichsorgane so umkehrt, daß Schaltungsfehler, wie ein freier Durchlaß oder ein Kurzschluß, die ein einpoliges Signalisieren und damit die Feststellung einer unnormalen Parität verhindern könnten, mit Sicherheit nachgewiesen werden.Another feature of the invention is that the organs for Comparison of the parity of a flip-flop with one compared to the flyback period of the Stepping pulses is assigned to slow period and their change in state the Reverses the polarity of the output signals of the parity comparators so that circuit errors, like a free passage or a short circuit, which is a single pole signaling and so as to prevent abnormal parity from being detected, for sure be detected.

Alles Nähere über die Erfindung ergibt sich aus der nachfolgenden Beschreibung in Verbindung mit den Zeichnungen. Im einzelnen zeigt F i g. 1 den schematischen Aufbau eines Zählers mit einer erfindungsgemäß gesteuerten Wirkungsweise, F i g. 2 ein Ausführungsbeispiel eines Zählers gemäß F i g. 1 mit einer gesteuerten Wirkungsweise, bei dem das Fortschaltgesetz dem binären Codesignal folgt, F i g. 3 ein Ausführungsbeispiel eines Zählers mit gesteuerter Wirkungsweise gemäß F i g. 1, dessen Fortschaltgesetz einem Codesignal von Typ »drei aus sechs« folgt.All details about the invention emerge from the following Description in conjunction with the drawings. In detail, FIG. 1 den schematic structure of a meter with a mode of operation controlled according to the invention, F i g. 2 shows an embodiment of a counter according to FIG. 1 with a controlled Mode of operation in which the incremental law follows the binary code signal, F i g. 3 shows an exemplary embodiment of a counter with a controlled mode of operation according to FIG G. 1, the stepping law of which follows a code signal of the “three out of six” type.

Der in F i g. 1 dargestellte Zähler weist ein Fortschaltregister 10 und ein Bildregister 20 auf. Der Zähler 1 wird von einer Zeitbasis 2 gesteuert, die einen Impulsverteiler 205 mit vier Ausgängen aufweist, der auf die vier Leitungen 201 bis 204 von einem Impulsgenerator 206 erzeugte Impulse zyklisch in rückläufigen Zeitpunkten t1, t2, t3, t4 verteilt. Die im Zeitpunkt t1 eines jeden Zyklus auf die Leitung 201 gegebenen Impulse steuern das Stellen des Registers 20 in den gleichen Zustand wie das Register 10 und werden Übertragungsimpulse genannt. Die im Zeitpunkt t3 eines jeden Zyklus über die Leitung 203 auf das Register 10 gegebenen Impulse steuern die Fortschaltung dieses Registers unter der Steuerung des Bildregisters, das die gewählte Fortschaltart bestimmt. Die Parität der in den Zählern 10 und 20 registrierten Zahlen wird durch Paritäts-Schaltkreise 40 bzw. 30 bestimmt, die jeweils zwei Ausgänge aufweisen, von denen der mit 1 bezeichnete ein Signal abgibt, wenn die in dem entsprechenden Zähler registrierte Zahl ungerade ist, und von denen der mit 0 bezeichnete Ausgang ein Signal abgibt, wenn die Zahl gerade ist. Ein ebenfalls zwei mit den Ziffern 1 und 0 gekennzeichnete Ausgänge aufweisender Schaltkreis 50 bestimmt gemäß der Stellung des Bildzählers 20, ob die Parität, im nachstehend genannten Sinne, der nachfolgenden binären Zahl von derjenigen der Zahl, die er enthält, verschieden ist oder nicht.The in F i g. The counter shown in FIG. 1 has an increment register 10 and an image register 20 . The counter 1 is controlled by a time base 2 which has a pulse distributor 205 with four outputs, which cyclically distributes pulses generated by a pulse generator 206 to the four lines 201 to 204 at declining times t1, t2, t3, t4. The pulses applied to line 201 at time t1 of each cycle control the setting of register 20 in the same state as register 10 and are called transfer pulses. The pulses given to register 10 via line 203 at time t3 of each cycle control the advance of this register under the control of the image register which determines the type of advance selected. The parity of the numbers registered in the counters 10 and 20 is determined by parity circuits 40 and 30, respectively, which each have two outputs, of which the one designated by 1 emits a signal if the number registered in the corresponding counter is odd, and of which the output labeled 0 emits a signal if the number is even. A circuit 50 also having two outputs marked with the numbers 1 and 0 determines, according to the position of the frame counter 20, whether or not the parity, in the following sense, of the following binary number is different from that of the number it contains.

Die Ausgänge des Paritäts-Schaltkreises 30 sind einerseits mit zwei Eingängen einer Paritäts-Addierstufe 60 und anderseits mit zwei Eingängen einer Paritäts-Vergleichsstufe 70 mit sechs Eingängen verbunden. Die Ausgänge des Schaltkreises 50 sind mit zwei weiteren Eingängen der Paritäts-Addierstufe 60 verbunden, die ebenfalls zwei mit 0 und 1 bezeichnete Ausgänge aufweist, auf denen ein Signal erscheint je nachdem, ob die gegenüber der im Register 20 gehaltenen binären Zahl um eine Einheit größere binäre Zahl gerade ist oder ungerade. Dieses Ergebnis wird im Zeitpunkt t2 in einer Kippstufe 7 gespeichert, deren Eingänge mit den Ausgängen der Addierstufe 60 über UND-Tore 3 und 4 verbunden sind, deren öffnungseingänge parallel zueinander mit der Leitung 202 verbunden sind. Wenn das Fortschaltgesetz des Zählers ein Folgeprogramm der Paritäten festlegt, sind die Schaltkreise 50 und 60 unterdrückt, und die Kippstufe 7 ist entsprechend diesem Programm in Abhängigkeit von dem Zustand des Schaltkreises 30 eingesetzt.The outputs of the parity circuit 30 are connected on the one hand to two inputs of a parity adding stage 60 and on the other hand to two inputs of a parity comparison stage 70 with six inputs. The outputs of the circuit 50 are connected to two further inputs of the parity adder 60 , which also has two outputs labeled 0 and 1, on which a signal appears depending on whether the binary number held in register 20 is one unit greater binary number is even or odd. This result is stored at time t2 in a trigger circuit 7, the inputs of which are connected to the outputs of the adder 60 via AND gates 3 and 4 , the opening inputs of which are connected to the line 202 in parallel with one another. If the incremental law of the counter stipulates a subsequent program for the parities, the circuits 50 and 60 are suppressed and the flip-flop 7 is used in accordance with this program depending on the state of the circuit 30 .

Die Ausgänge des Paritätskreises 40 sind einerseits mit zwei Eingängen einer Paritätsvergleichsstufe 80 mit sechs Eingängen und anderseits mit zwei Eingängen einer Kippstufe 8 über zwei UND-Tore 5 und 6 verbunden, deren Öffnungseingänge parallel zueinander an die Leitung 204 gelegt sind dergestalt, daß die Parität des Registers 10 zum Zeitpunkt t4 gespeichert wird, unmittelbar nach dessen Fortschaltung, die zum Zeitpunkt t;, stattfindet. Die beiden Ausgänge der Kippstufe 8 sind mit zwei weiteren Eingängen der Paritäts-Vergleichsstufe 70 verbunden, deren restliche beiden Eingänge mit den beiden Ausgängen einer Kippstufe 9 verbunden sind, die ihren Zustand in langsamem Rhythmus ändert, beispielsweise jedesmal, wenn das Register 10 von seinem Maximalwert auf Null wechselt. Da die Parität des Bildregisters mit der in der Kippstufe 8 gespeicherten Parität übereinstimmt, erscheint ein Signal auf dem Ausgang 0 der Vergleichsstufe 10, wenn die Kippstufe 9 auf Null ist, und auf dem Ausgang 1, wenn die Kippstufe 9 auf Eins ist. Ein Signal, das eine Paritätsdifferenz zwischen dem Bildregister 20 der Kippstufe 8 darstellt, erscheint dagegen auf dem Eingang 1 der Vergleichsstufe 70, wenn die Kippstufe 9 in der Stellung Null ist, und auf dem Ausgang 0 der Vergleichsstufe, wenn die Kippstufe 9 in der Stellung Eins ist. Der Ausgang 1 der Vergleichsstufe 70 ist mit einem ODER-Ausgangstor 95 über ein UND-Tor 91 mit drei Eingängen verbunden, dessen zweiter Eingang mit der Leitung 202 und dessen dritter Eingang mit dem Null-Ausgang der Kippstufe 9 verbunden ist. Der Null-Ausgang der Vergleichsstufe 70 ist mit dem ODER-Tor 95 über ein UND-Tor 92 mit drei Eingängen verbunden, dessen zweiter Eingang mit der Leitung 202 und dessen dritter Eingang mit dem Ausgang 1 der Kippstufe 9 verbunden ist. Auf diese Weise erscheint ein Signal am Ausgang des Tores 95, wenn im Augenblick t2 die Parität des Registers 20 mit der Parität des Registers 10 nicht übereinstimmt, d. h., wenn zwischen diesen Registern ein Übertragungsfehler auftritt. Im entgegengesetzten Fall kann kein Signal die Tore 91 und 92 passieren. In analoger Weise sind die beiden Ausgänge der Stufe 7 mit zwei Eingängen der Paritätsstufe 80 verbunden, deren übrige Eingänge mit zwei Ausgängen der Stufe 9 verbunden sind. Die Ausgänge 1 und 0 der Vergleichsstufe 80 sind mit dem ODER-Tor 95 über die UND-Tore 93 und 94 verbunden, von denen jedes einen mit der Leitung 204 verbundenen Eingang aufweist und deren dritter Eingang einzeln mit einem Ausgang der Kippstufe 9 verbunden ist. So erscheint ein Signal am Ausgang des Tores 95, wenn im Zeitpunkt t4 die von dem Register 10 eingenommene Parität nicht der in der Kippstufe 7 gespeichert gehaltenen Parität entspricht, die die durch das Fortschaltgesetz bestimmte Parität ist, oder von der auf die in dem Bildregister 20 befindliche Zahl nachfolgenden binären Zahl errechnet ist. Wie man sieht, erlaubt die Verbindung der Kippstufe 9 den Polaritätsvergleichsschaltkreisen 70 und 80 zur Erzielung eines Fehlersignals die Verwendung bald der auf dem Ausgang 1 dieser Vergleichsstufen erscheinenden Signale, bald der auf dem Null-Ausgang erscheinenden Signale entsprechend der Stellung der Kippstufe 9. Dies erlaubt den Nachweis von Schaltungsfehlern, wie Kurzschlüssen oder freien Durchlässen, die das Auftreten eines Fehlersignals auf einer ihrer Ausgangsklemmen verhindern würden.The outputs of the parity circuit 40 are connected on the one hand to two inputs of a parity comparison stage 80 with six inputs and on the other hand to two inputs of a flip-flop 8 via two AND gates 5 and 6 , the opening inputs of which are connected parallel to one another on the line 204 in such a way that the parity of the Register 10 is stored at time t4, immediately after its advance, which takes place at time t; The two outputs of the flip-flop 8 are connected to two further inputs of the parity comparison stage 70 , the remaining two inputs of which are connected to the two outputs of a flip-flop 9 , which changes its state in a slow rhythm, for example every time the register 10 reaches its maximum value changes to zero. Since the parity of the image register corresponds to the parity stored in the flip-flop 8, a signal appears on the output 0 of the comparison stage 10 when the flip-flop 9 is at zero and on the output 1 when the flip-flop 9 is at one. A signal which represents a parity difference between the image register 20 of the flip-flop 8 , on the other hand, appears on the input 1 of the comparison stage 70 when the flip-flop 9 is in position zero, and on the output 0 of the comparison stage when the flip-flop 9 is in position One is. The output 1 of the comparison stage 70 is connected to an OR output gate 95 via an AND gate 91 with three inputs, the second input of which is connected to the line 202 and the third input of which is connected to the zero output of the flip-flop 9 . The zero output of the comparison stage 70 is connected to the OR gate 95 via an AND gate 92 with three inputs, the second input of which is connected to the line 202 and the third input of which is connected to the output 1 of the flip-flop 9 . In this way, a signal appears at the output of gate 95 if, at instant t2, the parity of register 20 does not match the parity of register 10 , that is, if a transmission error occurs between these registers. In the opposite case, no signal can pass gates 91 and 92. In an analogous manner, the two outputs of stage 7 are connected to two inputs of parity stage 80 , the other inputs of which are connected to two outputs of stage 9 . The outputs 1 and 0 of the comparison stage 80 are connected to the OR gate 95 via the AND gates 93 and 94, each of which has an input connected to the line 204 and the third input of which is individually connected to an output of the flip-flop 9 . A signal appears at the output of gate 95 if at time t4 the parity assumed by register 10 does not correspond to the parity stored in flip-flop 7 , which is the parity determined by the incremental law, or from that to that in image register 20 number located following binary number is calculated. As can be seen, the connection of the flip-flop 9 allows the polarity comparison circuits 70 and 80 to obtain an error signal to use either the signals appearing on the output 1 of these comparison stages, or the signals appearing on the zero output corresponding to the position of the flip-flop 9. This allows the detection of circuit faults, such as short circuits or free passages, which would prevent an error signal from occurring on one of its output terminals.

In F i g. 2 ist der Aufbau eines Ausführungsbeispieles eines binären Zählers dargestellt, dessen Betriebsweise wie vorstehend beschrieben gesteuert wird, aus dem ersichtlich ist, wie eine Vorrichtung nach F i g. 1 an einen Zähler angepaßt werden kann, dessen Fortschaltgesetz dem binären Codesignal folgt und eine beliebige Anzahl von Kippstufen aufweist.In Fig. 2 is the structure of an embodiment of a binary Shown, the mode of operation of which is controlled as described above, from which it can be seen how a device according to FIG. 1 adapted to a counter whose incremental law follows the binary code signal and any Has number of flip-flops.

Anschließend sind nur der Zähler 1, die Paritätsrechenstufen 30 und 40, der Festhaltesteuerkreis 50, die Paritäts-Addierstufe 60 und die Paritäts-Vergleichsstufen 70 und 80 beschrieben.Subsequently, only the counter 1, the parity calculation stages 30 and 40, the hold control circuit 50, the parity adding stage 60 and the parity comparison stages 70 and 80 are described.

Das Fortschaltregister 10 und das Bildregister 20 des Zählers 1 weisen jeweils sechs Kippstufen 11 bis 16 und 21 bis 26 auf. Die Eingänge 1 der Kippstufen 11, 12 ... 16 sind parallel zueinander an die Leitung 203 über UND-Tore, 111, 121 ... 161 geschaltet, von denen ein zweiter Eingang mit dem Ausgang 0 der entsprechenden Kippstufen 21, 22 ... 26 verbunden ist. Die Eingänge 0 der Kippstufen 11, 12 ... 16 sind in gleicher Weise parallel zueinander an die Leitung 203 über UND-Tore 112, 122 ... 162 gelegt, von denen ein zweiter Eingang mit dem Ausgang 1 der entsprechenden Kippstufen 21,22 ... 26 verbunden ist. Die Eingänge 1 und 0 der Kippstufen 21, 22 ... 26 sind mit den entsprechenden Ausgängen der Kippstufen 11, 12 ... 16 über UND-Tore 211-212, 221-222 ... 261-262 verbunden, deren zweite Eingänge parallel an die Leitung 221 gelegt .sind. Der Ausgang 1 der Kippstufe 21 ist zu einem dritten Eingang eines jeden der Tore 121, 122 parallel geschaltet und zu einem Eingang eines UND-Tores 102, dessen zweiter Eingang mit dem Ausgang 1 der Kippstufe 22 verbunden ist. Der Ausgang des Tores 102 ist parallel mit einem dritten Eingang eines jeden der Tore 131, 132 und mit einem Eingang des UND-Tores 103 verbunden, das zwischen der dritten und der vierten Stufe des Zählers 1 die gleichen Funktionen erfüllt wie das Tor 102 zwischen der zweiten und der dritten Stufe. Die UND-Tore 104 und 105 sind in analoger Weise zwischen den folgenden Stufen angeordnet. Man sieht, daß man auf diese Weise, nachdem ein Impuls auf den Leiter 201 gegeben ist, das Register 20 in den gleichen Zustand wie das Register 10 bringen kann und daß, wenn ein Impuls auf die Leitung 203 gegeben wird, das Register 10 gemäß dem binären Codesignal um eine Einheit weitergeschaltet wird. Im Register 10 bewirkt jeder Fortschaltimpuls, der auf der Leitung 203 ankommt, eine Zustandsänderung der Kippstufe 11, und eine Kippstufe von bestimmtem Rang ihren Zustand, wenn alle die Kippstufen des tiefer liegenden Ranges von der Stellung 1 in die Stellung 0 wechseln.The increment register 10 and the image register 20 of the counter 1 each have six flip-flops 11 to 16 and 21 to 26. The inputs 1 of the flip-flops 11, 12 ... 16 are connected in parallel to one another to the line 203 via AND gates 111, 121 ... 161, of which a second input is connected to the output 0 of the corresponding flip-flops 21, 22 .. 26 is connected. The inputs of the flip-flop circuits 11 0, 12 ... 16 are mutually set to the line 203 via AND gates 112, 122 ... 162 in the same way in parallel, of which a second input connected to the output 1 of the corresponding flip-flops 21,22 ... 26 is connected. The inputs 1 and 0 of the flip-flops 21, 22 ... 26 are connected to the corresponding outputs of the flip-flops 11, 12 ... 16 via AND gates 211-212, 221-222 ... 261-262 , their second inputs parallel to the line 221 .sind. The output 1 of the flip-flop 21 is connected in parallel to a third input of each of the gates 121, 122 and to an input of an AND gate 102, the second input of which is connected to the output 1 of the flip-flop 22. The output of the gate 102 is connected in parallel to a third input of each of the gates 131, 132 and to an input of the AND gate 103 , which fulfills the same functions between the third and fourth stages of the counter 1 as the gate 102 between the second and third stage. The AND gates 104 and 105 are arranged in an analogous manner between the following stages. It can be seen that in this way, after a pulse is given on conductor 201 , register 20 can be brought into the same state as register 10 and that when a pulse is given on line 203 , register 10 according to FIG binary code signal is advanced by one unit. In register 10, each incremental pulse that arrives on line 203 changes the state of flip-flop 11, and a flip-flop of a certain rank changes its state when all the flip-flops of the lower rank change from position 1 to position 0.

Der Paritätsschaltkreis 30 zum Bestimmen der Parität der in dem Bildregister 20 registrierten binären Zahl ist aus zwei identischen Schaltkreisen 31 und 32 zusammengesetzt, die getrennt die Parität der einerseits in den drei Kippstufen 21, 22, 23 und anderseits in den drei Kippstufen 24, 25 und 26 registrierten Zahlen bestimmen, und aus einem Schaltkreis 33, der die Gesamtparität bestimmt, die aus diesen beiden getrennten Rechnungen sich ergibt.The parity circuit 30 for determining the parity of the image register 20 registered binary number is composed of two identical circuits 31 and 32, which separated the parity of the one hand in the three flip-flops 21, 22, 23 and on the other hand determine the numbers registered in the three flip-flops 24, 25 and 26, and from one Circuit 33 which determines the total parity resulting from these two separate Bills results.

Der Schaltkreis 31 umfaßt vier UND-Tore 311 bis 314, deren Ausgänge mit vier Eingängen eines ODER-Tores 315 verbunden sind. Der Ausgang des Tores 315 ist direkt mit einer Klemme des mit 1 bezeichneten Ausganges des Schaltkreises 30 verbunden, und über eine Signal-Umkehrstufe 316 mit einer mit 0 bezeichneten Ausgangsklemme. Die Tore 311 bis 314 haben jeweils drei Eingänge, die mit einem der Ausgänge 1 oder 0 der Kippstufen 21, 22, 23 so verbunden sind, daß sie die vier Kombinationen aus ihren zwei Stellungen verwirklichen, bei denen die Zahl bei 1 ungerade ist. So sind die drei Eingänge des Tores 311 mit den Ausgängen 0, 0, 1 der Kippstufen 21, 22, 23, die drei Eingänge des Tores 12 mit deren Ausgängen 0, 1, 0 und die Eingänge der Tore 311, 314 mit ihren Ausgängen 1, 0, 0 bzw. 1, 1, 1 verbunden. Wenn eine der vier Kombinationen verwirklicht ist, d. h., wenn die in den Kippstufen 21, 22 und 23 registrierte binäre Zahl ungerade ist, erscheint ein Signal auf der Klemme des Schaltkreises 31, die direkt mit dem Ausgang des Tores 315 verbunden ist, und im entgegengesetzten Falle erscheint ein Signal auf dem Ausgang der Umkehrstufe 316 und zeigt an, daß diese binäre Zahl gerade ist.The circuit 31 comprises four AND gates 311 to 314, the outputs of which are connected to four inputs of an OR gate 315. The output of the gate 315 is connected directly to a terminal of the output of the circuit 30 labeled 1, and via a signal inverter 316 to an output terminal labeled 0. The gates 311 to 314 each have three inputs which are connected to one of the outputs 1 or 0 of the flip-flops 21, 22, 23 so that they realize the four combinations of their two positions in which the number at 1 is odd. The three inputs of the gate 311 with the outputs 0, 0, 1 of the flip-flops 21, 22, 23, the three inputs of the gate 12 with their outputs 0, 1, 0 and the inputs of the gates 311, 314 with their outputs 1 , 0, 0 or 1, 1, 1 connected. When one of the four combinations is realized, ie when the binary number registered in the flip-flops 21, 22 and 23 is odd, a signal appears on the terminal of the circuit 31, which is directly connected to the output of the gate 315 , and in the opposite Trap appears a signal on the output of the inverter 316 indicating that this binary number is even.

Der Schaltkreis 32 ist gleich wie der Schaltkreis 31 aufgebaut, und seine Eingänge sind mit den Ausgängen 24, 25, 26 in gleicher Weise verbunden wie die Eingänge der Schaltstufe 31 mit den Ausgängen der Kippstufen 21, 22, 23. Es erscheint also ein Signal an dem direkt mit dem ODER-Tor 325 verbundenen Ausgang des Schaltkreises 32, wenn die in den Kippstufen 24, 25, 26 registrierte binäre Zahl ungerade ist, und auf dem Ausgang der Umkehrstufe 326, wenn diese Zahl gerade ist.The circuit 32 has the same structure as the circuit 31 , and its inputs are connected to the outputs 24, 25, 26 in the same way as the inputs of the switching stage 31 are connected to the outputs of the flip-flops 21, 22, 23. A signal appears the output of the circuit 32 connected directly to the OR gate 325 if the binary number registered in the flip-flops 24, 25, 26 is odd, and on the output of the inverter 326 if this number is even.

Der Schaltkreis 33 setzt sich aus zwei UND-Toren 331, 332, aus einem ODER-Tor 333 und aus einer Umkehrstufe 334 zusammen. Die Eingänge des Tores 331 sind mit dem Ausgang 0 des Schaltkreises 31 und mit dem Ausgang 1 des Schaltkreises 32 verbunden und die Eingänge des Tores 332 mit den Ausgängen 1 des Schaltkreises 31 und 0 des Schaltkreises 32. Es erscheint also ein Signal auf dem Ausgang des ODER-Tores 333, das den Ausgang 1 des Paritätsschaltkreises 30 bildet, wenn die in jedem der Hälften des Registers 20 enthaltenen binären Zahlen verschiedene Paritäten haben und die in dem Register 20 registrierte Zahl ungerade ist. Und wenn diese binäre Zahl gerade ist, erscheint ein Signal an demjenigen Ausgang der Umkehrstufen 334, der den Ausgang 0 des Paritätsschaltkreises 30 bildet.The circuit 33 is composed of two AND gates 331, 332, an OR gate 333 and an inverter 334. The inputs of the gate 331 are connected to the output 0 of the circuit 31 and to the output 1 of the circuit 32 and the inputs of the gate 332 to the outputs 1 of the circuit 31 and 0 of the circuit 32. A signal appears at the output of the OR gate 333 which forms the output 1 of the parity circuit 30 when the binary numbers contained in each of the halves of the register 20 have different parities and the number registered in the register 20 is odd. And if this binary number is even, a signal appears at that output of the inverters 334, which forms the output 0 of the parity circuit 30.

Der Paritätsschaltkreis 40 ist gleich aufgebaut wie der Paritätsschaltkreis 30, und die Eingänge seiner Schaltkreise 41, 42 sind mit den Ausgängen der Kippstufen 11 bis 16 in gleicher Weise verbunden wie die Eingänge des Schaltkreises 30 mit den Ausgängen der Kippstufen 21 bis 26. Ein an dem Ausgang 1 des Schaltkreises 43 erscheinendes Signal entspricht einer ungeraden binären Zahl im Register 10 und ein Signal auf seinem Ausgang 0 einer geraden Zahl.The parity circuit 40 is constructed in the same way as the parity circuit 30, and the inputs of its circuits 41, 42 are connected to the outputs of the flip-flops 11 to 16 in the same way as the inputs of the circuit 30 are connected to the outputs of the flip-flops 21 to 26 Signal appearing at output 1 of circuit 43 corresponds to an odd binary number in register 10 and a signal on its output 0 corresponds to an even number.

Der Rückhaltesteuerkreis 50 dient zum Bestimmen gemäß der Stellung des Bildregisters 20, das vorher mit dem Register 10 in übereinstimmung gebracht ist, wenn die Fortschaltung des letzteren um eine Einheit zu einer Nichtübereinstimmung zwischen ihren Paritäten führen soll oder nicht. Er besitzt zwei Ausgänge, von denen der eine mit 1 bezeichnet ist, bei dem im Falle einer vorgesehenen Nichtübereinstimmung ein Signal erscheinen soll, und dessen anderer Ausgang mit 0 bezeichnet ist, auf dem ein Signal erscheinen soll, wenn sich die Parität nicht ändern soll. Wenn dies jedesmal vor dem Ändern erfolgt, wenn die Kippstufe 11 von 0 auf 1 wechselt und die Bedingung für diese Zustandsänderung ist, daß die Kippstufe 21 in ihrer Null-Stellung ist, dann ist der Ausgang 0 der Kippstufe 21 mit einem Eingang eines ODER-Tores 54 verbunden, dessen Ausgang direkt mit dem Ausgang 1 des Schaltkreises 50 verbunden ist, und über eine Umkehrstufe 55 mit seinem Ausgang 0. Wenn die Kippstufe 11 von 1 auf 0 wechselt, wechselt die Kippstufe 12 :beispielsweise von 0 nach 1, in welchem Falle keine Paritätsänderung eintritt, oder beispielsweise von 1 nach 0, in welchem Falle die Kippstufe 13 ihren Zustand ändert. Wenn die Kippstufe 13 von 0 nach 1 wechselt, erfolgt keine Paritätsänderung, da beide Kippstufen 11 und 12 von 1 nach 0 wechseln, während nur eine einzige, die Kippstufe 13, von 0 nach 1 wechselt. Diese Vormerkung eines Paritätswechsels wird über ein UND-Tor 53 eingegeben, dessen Ausgang mit dem zweiten Eingang des Tores 54 verbunden ist und das einen Eingang aufweist, der mit dem Ausgang 1 der Kippstufe 22 verbunden ist (Voraussetzung, daß die Kippstufe 12 von 1 nach 0 wechseln kann) und dessen anderer Eingang über ein ODER-Tor 54 mit dem Null-Ausgang der Kippstufe 23 verbunden ist (Voraussetzung, daß die Kippstufe 13 von 0 nach 1 wechseln kann). Es tritt also immer eine Paritätsänderung auf, wenn nicht ein Rest bis zu einer Stufe mit einem ungeraden Rang weitergegeben wird. So führt ein UND-Tor 51, dessen einer Eingang mit dem Ausgang 1 der Kippstufe 24 verbunden ist (Bedingung, damit die Kippstufe 14 von 1 nach 0 wechselt) und dessen zweiter Eingang mit dem Ausgang 0 der Kippstufe 25 verbunden ist (Bedingung für die Kippstufe 15 zum Wechseln von 0 nach 1) und dessen Ausgang mit dem zweiten Eingang des Tores 52 verbunden ist, eine Vormerkung der Paritätsänderung für den Fall ein, bei dem der Rest zu der Kippstufe 15 des fünften Ranges gelangen soll. Dieses Verfahren kann natürlich auf eine beliebige Anzahl der Kippstufen ausgedehnt werden.The retention control circuit 50 serves to determine, in accordance with the position of the image register 20, which has been previously made coincident with the register 10 , whether or not the advancement of the latter by one unit is to result in a mismatch between their parities. It has two outputs, one of which is designated with 1, at which a signal is to appear in the event of an intended mismatch, and the other output is designated with 0, on which a signal is to appear if the parity is not to change. If this occurs every time before the change, when the flip-flop 11 changes from 0 to 1 and the condition for this change of state is that the flip-flop 21 is in its zero position, then the output 0 of the flip-flop 21 is connected to an input of an OR Gate 54 connected, the output of which is directly connected to the output 1 of the circuit 50, and via an inverter 55 to its output 0. If the flip-flop 11 changes from 1 to 0, the flip-flop 12 changes: for example from 0 to 1, in which If no parity change occurs, or for example from 1 to 0, in which case the flip-flop 13 changes its state. If the flip-flop 13 changes from 0 to 1, there is no parity change, since both flip-flops 11 and 12 change from 1 to 0, while only one, the flip-flop 13, changes from 0 to 1. This note of a parity change is entered via an AND gate 53, the output of which is connected to the second input of the gate 54 and which has an input which is connected to the output 1 of the flip-flop 22 (requirement that the flip-flop 12 from 1 to 0) and the other input of which is connected via an OR gate 54 to the zero output of the flip-flop 23 (requirement that the flip-flop 13 can change from 0 to 1). So there is always a parity change unless a remainder is passed up to a level with an odd rank. An AND gate 51, one input of which is connected to the output 1 of the flip-flop 24 (condition for the flip-flop 14 to change from 1 to 0) and the second input of which is connected to the output 0 of the flip-flop 25 (condition for the Flip-flop 15 for changing from 0 to 1) and whose output is connected to the second input of gate 52 , a note of the parity change for the case in which the remainder is to get to flip-flop 15 of the fifth rank. This method can of course be extended to any number of flip-flops.

Der Schaltkreis 60 ist gleich aufgebaut wie der Schaltkreis 33. Von seinen Eingangstoren 61 und 62 ist das eine mit dem Ausgang 0 des Schaltkreises 33 und dem Ausgang 1 des Schaltkreises 50 und das andere mit dem Ausgang 1 des Schaltkreises 33 und dem Ausgang 0 des Schaltkreises 50 verbunden. Wenn die errechnete Parität für den Schaltkreis 30 ungerade ist und das durch den Schaltkreis 50 erzeugte Ausgangssignal gerade, d. h. an seinem Ausgang 0 erscheint, um anzuzeigen, daß das Fortschalten des Registers 10 nicht seine Parität ändern soll, oder wenn die von dem Schaltkreis 30 errechnete Parität gerade ist und das von dem Schaltkreis 50 erzeugte Signal ungerade, erscheint ein Signal am Ausgang des ODER-Tores 63, das anzeigt, daß die vorgesehene Parität für die Zahl vor der Durchführung eines Weiterschaltens des Registers 10 um eine Einheit ungerade ist. In den anderen Fällen zeigt das Auftreten eines Signals an dem Ausgang der Umkehrstufe 64 an, daß die vorgesehene Parität gerade ist. Wie bereits im Zusammenhang mit F i g. l erläutert worden ist, wird dieses Ergebnis zum Zeitpunkt t2 in der Kippstufe 7 gespeichert, das Fortschalten des Registers 10 wird im Zeitpunkt t3 gesteuert, und die Parität der neu im Register 10 gehaltenen Zahl, die von dem Schaltkreis 40 errechnet ist, wird im Zeitpunkt t4 in der Kippstufe 8 gespeichert. Der Aufbau der Polaritätsvergleichsstufen 70 und 80 ist gleich dem Aufbau des Schaltkreises 31. Die Eingangsverbindungen ihrer vier UND-Tore 71 bis 74, 81 bis 84 sind entsprechend den vier ungeraden Kombinationen der drei binären Signale ausgeführt, die an den Ausgängen der Kippstufe 9 erscheinen und für die erste des Schaltkreises 30 und der Kippstufe 8, für die zweite des Schaltkreises 40 und der Kippstufe 7. Eine Nichtübereinstimmung zwischen den Paritäten der verglichenen Signale anzeigendes Signal erscheint am Ausgang des ODER-Tores 75 oder 85 dieser Schaltkreise, wenn die Kippstufe 9 in der Stellung 0 ist, und am Ausgang der Umkehrstufe 76 oder 86 im umgekehrten Falle.The circuit 60 is constructed in the same way as the circuit 33. Of its input gates 61 and 62, one is with the output 0 of the circuit 33 and the output 1 of the circuit 50 and the other with the output 1 of the circuit 33 and the output 0 of the circuit 50 connected. If the calculated parity for the circuit 30 is odd and the output signal generated by the circuit 50 even, ie appears at its output 0 to indicate that the advancement of the register 10 should not change its parity, or if that calculated by the circuit 30 Parity is even and the signal generated by circuit 50 is odd, a signal appears at the output of OR gate 63 indicating that the intended parity for the number is odd before register 10 is incremented by one unit. In the other cases the appearance of a signal at the output of the inverter 64 indicates that the intended parity is even. As already in connection with F i g. l has been explained, this result is stored in the flip-flop 7 at the time t2, the advance of the register 10 is controlled at the time t3, and the parity of the number newly held in the register 10 , which is calculated by the circuit 40, is at the time t4 stored in flip-flop 8. The structure of the polarity comparison stages 70 and 80 is the same as the structure of the circuit 31. The input connections of their four AND gates 71 to 74, 81 to 84 are designed according to the four odd combinations of the three binary signals that appear at the outputs of the flip-flop 9 and for the first of the circuit 30 and the flip-flop 8, for the second of the circuit 40 and the flip-flop 7. A signal indicating a mismatch between the parities of the compared signals appears at the output of the OR gate 75 or 85 of these circuits when the flip-flop 9 is in the position is 0, and at the output of the inverter 76 or 86 in the reverse case.

In F i g. 3 ist schematisch ein Ausführungsbeispiel eines binären Zählers mit gesteuerter Betriebsweise dargestellt, der für den Fall ausgelegt ist, bei dem das Fortschaltgesetz einem Steuercodesignal folgt, im vorliegenden Fall einem Codesignal vom Typ »drei aus sechs«, und unter anderem eine solche Folgeordnung der Parität der Zahlen aufweist, daß die Schaltkreise 50 und 60 dort nicht passen.In Fig. 3 is schematically an embodiment of a binary Meter shown with controlled operation, which is designed for the case, in which the incremental law follows a control code signal, in the present case a code signal of the "three out of six" type, and among other things such a sequence the parity of the numbers shows that circuits 50 and 60 do not match there.

Um den Vergleich zwischen diesem Ausführungsbeispiel und demjenigen nach Fi g. 2 zu erleichtern, sind die Schaltungsteile in F i g. 3, die den entsprechenden Schaltungsteilen in F i g. 2 entsprechen, mit den gleichen Bezugszeichen versehen, und die Bezugsziffern derjenigen Schaltungsteile, deren Aufbau und deren Verwendung geändert worden ist, sind mit einem Strich versehen und werden nachstehend entsprechend erläutert.To make the comparison between this embodiment and the one according to Fig. 2, the circuit parts in F i g. 3 corresponding to the Circuit parts in F i g. 2, provided with the same reference numerals, and the reference numerals of those circuit parts, their structure and their use has been changed are marked with a line and are described accordingly below explained.

Der Zähler 1' ist aus zwei Registern zusammengesetzt, einem Fortschaltregister 10' und einem Bildregister 20', die beide sechs Kippstufen aufweisen, deren erste fünf Kippstufen 11 bis 15 und 21 bis 25 die in jedem von ihnen registrierten Zahlen darstellen, und deren sechste Kippstufe, nämlich die Stufe 16' bzw. 26' dazu dient, diesen Zahlen ein sechstes Element entsprechend dem Codesignal »drei aus sechs« hinzuzufügen. Damit dieses Codesignal berücksichtigt werden kann, ist es also erforderlich, daß die durch die fünf ersten Kippstufen bezeichneten Zahlen eines jeden der Register immer entweder vom Typ »zwei aus fünf« sind für den Fall, daß die sechste Kippstufe die Ziffer 1 bezeichnen soll, oder vom Typ »drei aus fünf« für den Fall, daß die sechste - Kippstufe die Ziffer 0 zeigen soll. Das Errechnen der Parität erfolgt nur mittels der fünf ersten binären Elemente, wodurch die Schaltkreise 30' und 40' sich von den Schaltkreisen 30 und 40 dadurch unterscheiden, daß die Schaltkreise 32' und 42' gegenüber den Schaltstufen 32 und 42 vereinfacht sind. Der Schaltkreis 30' bestimmt die Parität der durch die fünf Kippstufen 21 bis 25 des Bildregisters 20' bezeichneten Zahl. Seine Ausgänge 0 und 1 sind mit den entsprechenden Eingängen 1 und 0 der Kippstufen 7 über die im Zeitpunkt t. freigegebenen Tore 3 und 4 verbunden. Der Schaltkreis 40' bestimmt die Parität der von den fünf Kippstufen 11 bis 15 des Fortschaltregisters 10' bezeichneten Zahl. Seine Ausgänge 1 und 0 sind wie bei dem Ausführungsbeispiel nach F i g. 2 mit den entsprechenden Eingängen 1 und 2 der Kippstufe 8 über die zur Zeit t4 freigegebenen Tore 5 und 6 verbunden. Die Ausgänge 1 und 0 des Schaltkreises 30' sind unter anderem mit den entsprechenden Positionsgabeeingängen 1 und 0 der sechsten Kippstufe 16' des Registers 10' verbunden. Die Kippstufe 26' des Registers 20' wird beim Betrieb des Zählers 1' auf Grund des angenommenen Fortschaltgesetzes nicht verwendet, das im folgenden näher erläutert wird und dessen Eingabe über die Ausgänge 40' im Hinblick auf Funktionen bewirkt wird, die nicht mehr in den Bereich der vorliegenden Erfindung fallen.The counter 1 'is composed of two registers, an increment register 10' and an image register 20 ', both of which have six flip-flops, the first five flip-flops 11 to 15 and 21 to 25 represent the numbers registered in each of them, and their sixth flip-flop , namely stage 16 'or 26' is used to add a sixth element to these numbers corresponding to the code signal "three out of six". So that this code signal can be taken into account, it is necessary that the numbers designated by the first five flip-flops in each of the registers are always either of the "two out of five" type in the event that the sixth flip-flop should designate the number 1, or of the "three out of five" type for the case that the sixth flip-flop should show the number 0. The parity is calculated only by means of the first five binary elements, whereby the circuits 30 'and 40' differ from the circuits 30 and 40 in that the circuits 32 'and 42' are simplified compared to the switching stages 32 and 42. The circuit 30 'determines the parity of the number designated by the five flip-flops 21 to 25 of the image register 20'. Its outputs 0 and 1 are connected to the corresponding inputs 1 and 0 of the flip-flops 7 via the at time t. shared gates 3 and 4 connected. The circuit 40 'determines the parity of the number designated by the five flip-flops 11 to 15 of the incremental register 10'. Its outputs 1 and 0 are as in the exemplary embodiment according to FIG. 2 connected to the corresponding inputs 1 and 2 of the flip-flop 8 via the gates 5 and 6 released at time t4. The outputs 1 and 0 of the circuit 30 'are inter alia connected to the corresponding position input inputs 1 and 0 of the sixth flip-flop 16' of the register 10 ' . The flip-flop 26 'of the register 20' is not used in the operation of the counter 1 ' due to the assumed incremental law, which is explained in more detail below and whose input is effected via the outputs 40' with regard to functions that are no longer in the range of the present invention.

Der übertrag zwischen den Registern 10' und 20' betrifft nur die fünf ersten Kippstufen dieser Register. Er findet ohne Änderung zum Zeitpunkt t1 statt wie im Falle des Ausführungsbeispiels nach F i g. 2.The transfer between registers 10 ' and 20' only affects the first five flip-flops of these registers. It takes place without change at time t1, as in the case of the exemplary embodiment according to FIG. 2.

Das Fortschalten des Registers 10' folgt einem Gesetz, wonach die Kombinationen wechselweise vom Typ »zwei aus fünf« und vom Typ »drei aus fünf« sind dergestalt, daß sich die Paritätselemente, die der Prüfung zugrunde liegen, jedesmal ändern. Wegen dieser Besonderheit werden die Schaltkreise 50 und 60 unterdrückt, die eine Parität der auf die vom Bildregister bestimmte Zahl folgenden Zahl vorsehen, und nun ist die in der Kippstufe 7 zu speichernde Parität systematisch die umgekehrte Parität von derjenigen, die von dem Schaltkreis 30' angezeigt wird.The progression of the register 10 ' follows a law according to which the combinations alternately of the type "two out of five" and of the type "three out of five" are such that the parity elements on which the check is based change each time. Because of this peculiarity, the circuits 50 and 60 which provide a parity of the number following the number determined by the image register are suppressed, and now the parity to be stored in the flip-flop 7 is systematically the reverse parity of that indicated by the circuit 30 ' will.

Das gewählte Folgegesetz führt zu folgenden Regeln: Um von einer Kombination vom Typ »zwei aus fünf« auf eine Kombination vom Typ »drei aus fünf« zu wechseln, werden die Kippstufen 11 bis 15 in den entgegengesetzten Zustand zu demjenigen der entsprechenden Kippstufen 21 bis 25 gesetzt. Wie ersichtlich ist, haben die Kippstufen 11 bis 15 zwei UND-Tore 1111, 1112 für die Stellung 1 und zwei UND-Tore 1121, 1122 für die Stellung 0; alle diese Tore empfangen zum Zeitpunkt t3 einen Fortschaltimpuls. Die Tore 1112, 1122 sind entsprechend dem Bildregister 20' mit den Ausgängen 0 und 1 der Kippstufe 21 verbunden und parallel zum Ausgang 0 des Schaltkreises 30' dergestalt, daß, wenn die von diesem Schaltkreis angezeigte Parität eine vom Kombinationstyp »zwei aus fünf« ist, die Kippstufen 11 bis 15 im Zeitpunkt t3 in den entgegengesetzten Zustand zu demjenigen der Kippstufen 21 bis 25 gesetzt sind. Zur gleichen Zeit wird die Kippstufe 16', die im Zustand 1 war, durch das Tor 122' in den Zustand 0 gebracht.The selected subsequent law leads to the following rules: To switch from a combination of the type “two out of five” to a combination of the type “three out of five”, the flip-flops 11 to 15 are in the opposite state to that of the corresponding flip-flops 21 to 25 set. As can be seen, the toggle stages 11 to 15 have two AND gates 1111, 1112 for position 1 and two AND gates 1121, 1122 for position 0; all of these gates receive an incremental pulse at time t3. The gates 1112, 1122 are connected to the outputs 0 and 1 of the flip-flop 21 in accordance with the image register 20 'and are parallel to the output 0 of the circuit 30' in such a way that if the parity displayed by this circuit is a combination type "two out of five" , the flip-flops 11 to 15 are set in the opposite state to that of the flip-flops 21 to 25 at time t3. At the same time, the toggle stage 16 ', which was in state 1, is brought into state 0 through gate 122'.

Die Regeln für den Übergang von einer Kombination vom Typ »drei aus fünf« auf eine Kombination vom Typ »zwei aus fünf« sind weniger einfach. Wenn die durch die Kippstufen 21 bis 25 bezeichnete Kombination ungerade ist, sind die Tore 1112 und 1122 gesperrt, und die Fortschaltung wird über die Tore 1111, 1121 bewirkt, die mit einem Eingang mit dem Ausgang 1 des Schaltkreises 30' verbunden sind. Das Fortschalten der Kippstufen 12, 13, 14 erfolgt in Abhängigkeit von den Kippstufen 21, 22, 23 dergestalt, daß zum Zeitpunkt t3 die Kippstufe 12 z. B. durch das Tor 1211 in den Zustand 1 gesetzt wird, wenn die Kippstufe 21 im Zustand 0 ist, und durch das Tor 1221 in den Zustand 0, wenn die Kippstufe 21 im Zustand 1 ist. Das gleiche gilt für die Kippstufen 13 und 14 im Hinblick auf die Kippstufen 22 und 23.The rules for transitioning from a combination of type »three five «to a combination of the type» two out of five «are less simple. If the the combination indicated by the toggle stages 21 to 25 is odd, the goals are 1112 and 1122 blocked, and the switching is effected via gates 1111, 1121, which have an input connected to the output 1 of the circuit 30 '. That The switching of the flip-flops 12, 13, 14 takes place as a function of the flip-flops 21, 22, 23 such that at time t3 the flip-flop 12 z. B. through the gate 1211 is set to the state 1 when the flip-flop 21 is in the state 0, and through gate 1221 to state 0 when flip-flop 21 is in state 1. That the same applies to the flip-flops 13 and 14 with regard to the flip-flops 22 and 23

Das Fortschalten der Kippstufen 11 erfolgt in Abhängigkeit von einem Schaltkreis 171, der die öffnungsbedingungen (e und ,B für seine Tore 1111 und 1121 für den Zustand 1 oder den Zustand 0 bestimmt, und die Fortschaltung der Kippstufe 15 erfolgt in Abhängigkeit von einem Schaltkreis 175, der in gleicher Weise die Öffnungsbedingungen y und 8 für seine Tore 1511 und 1521 bestimmt.The switching of the flip-flops 11 takes place as a function of a switching circuit 171 which determines the opening conditions (e and, B for its gates 1111 and 1121 for the state 1 or the state 0, and the switching of the flip-flop 15 takes place as a function of a switching circuit 175 , which determines the opening conditions y and 8 for its gates 1511 and 1521 in the same way.

Der Schaltkreis 171 ist gleich aufgebaut wie der Schaltkreis 33. Eines seiner UND-Eingangstore ist mit seinen Eingängen mit dem Ausgang 1 der Kippstufe 21 und mit dem Ausgang 0 der Kippstufe 25 verbunden; das andere Tor ist mit dem Ausgang 0 der Kippstufe 21 und mit dem Ausgang 0 der Kippstufe 24 verbunden. Mit einer besonderen Schreibweise (Boolenbe Algebra) kann die Funktion für a, die durch den Schaltkreis 171 erfüllt wird, so geschrieben werden: = a1 a5 + a1 a4, wobei dl, d4, d. den Zustand 1 der Kippstufen 21, 24 und 25 bezeichnen.The circuit 171 has the same structure as the circuit 33. One of its AND input gates has its inputs connected to the output 1 of the flip-flop 21 and to the output 0 of the flip-flop 25; the other gate is connected to output 0 of flip-flop 21 and to output 0 of flip-flop 24 . With a special notation (Boolean algebra) the function for a, which is fulfilled by the circuit 171, can be written as follows: = a1 a5 + a1 a4, where dl, d4, d. denote the state 1 of the flip-flops 21, 24 and 25.

In gleicher Weise kann der Schaltkreis 175, von dessen Eingangstoren das eine mit dem Ausgang 1 der Kippstufe 21 und mit dem Ausgang 0 der Kippstufe 25 verbunden ist und das andere mit dem Ausgang 0 der Kippstufe 21 und dem Ausgang 0 der Kippstufe 24, die Funktiony = dl a4 + a1 a5 erfüllen. Die Kippstufe 16' ändert ihren Zustand, um die Anzahl der Elemente- auf drei zu vervollständigen, die gleich 1 in der Kombination vom Typ »zwei aus fünf« sind, der sich bei dieser Fortschaltung ergibt.In the same way, the circuit 175, from its entrance gates the one with the output 1 of the flip-flop 21 and with the output 0 of the flip-flop 25 is connected and the other with the output 0 of the flip-flop 21 and the output 0 of the flip-flop 24, the function y = dl a4 + a1 a5 fulfill. The flip-flop 16 'changes their state to complete the number of elements- to three that are equal 1 in the combination of the “two out of five” type, which is reflected in this step-up results.

Die folgenden zwanzig Zustände des Zählers 1' bestimmen so die zwanzig Kombinationen, die zu dem Code »drei aus sechs« gehören. Eine dieser Kombinationen kann ausgewählt sein, um als Rest zur Bestimmung einer Etage von höherem Rang zu dienen. Diese Kombination, beispielsweise diejenige, bei der die drei Elemente 23, 24 und 25 die Ziffer 1 bezeichnen, kann ebenfalls zu einer Zustandsänderung der Kippstufe 9 bei jedem Zyklus des Zählers verwendet werden. Die Rolle der Kippstufe 9 ist im Zusammenhang mit F i g. 2 erläutert -worden. Zu diesem Zweck sind die Ausgänge 1 der Kippstufen 23, 24 und 25 über ein UND-Tor 99 mit dem symmetrischen Eingang der Kippstufe 9 verbunden.The following twenty states of the counter 1 'thus determine the twenty Combinations that belong to the "three out of six" code. One of those combinations may be selected to be considered a remainder to determine a floor of higher rank to serve. This combination, for example the one in which the three elements 23, 24 and 25 denote the number 1, can also change the state of the Flipper 9 can be used on every cycle of the counter. The role of the tilting stage 9 is related to FIG. 2 has been explained. For this purpose are the exits 1 of the trigger stages 23, 24 and 25 via an AND gate 99 with the symmetrical input the flip-flop 9 connected.

Claims

Claims: 1. Device for the permanent control of the operation of a binary counter with two registers, which is controlled by a pulse distributor, which alternately supplies a transmission pulse from the first of the registers, called an incremental register, to the second of the registers, called an image register, as well as an incremental pulse because -by in parallel to all stages of this indexing register of coincidence circuits, which are under the control of the image register in that the apparatus members (30 .. 80), on the one hand ensure that the parity of the binary numbers from the incrementing register ( 10) have been transferred to the image register (20) , and on the other hand ensure that the parity of the binary number, which is achieved by advancing the indexing register, corresponds to the selected indexing law, and that the device organs (90) for Display of parity errors.

2. Device according to claim 1, characterized in that it has means (30) for determining the parity of the binary number occurring in the image register (20) , means (40) for determining the parity of the binary number contained in the Step-up register (10) occurs, organs (8) for storing the last-mentioned parity at a point in time that follows the said step-up pulse and which is before the transfer pulse, organs (70) for comparing the parity of the binary number present in the image register with the stored parity and organs (90) for generating an output signal when said comparison shows between the transmission pulse and the incremental pulse that the compared parities are different from one another.

3. Apparatus according to claim 1, characterized in that it has organs (50, 60) with the help of which the parity of the subsequent binary number can be determined according to the incremental law with the binary number present in the image register in accordance with the state of the image register (20) can, as well as organs (7) for storing the parity of the subsequent binary number at a point in time which follows the transmission pulse and which is before the incremental pulse; and with organs (80) for comparing the parity of the incremental register (10) with the stored parity and with a device (20) for generating an output signal if the last-mentioned comparison between the incremental pulse and the transmission pulse shows that the parities compared are different are.

4. Device according to claims 2 and 3, characterized in that each of the known comparison organs (70, 80) has two outputs which supply opposite signals, and that the signals generated by a flip-flop (9) that their state with a change slow period compared to the reset period of the incremental pulses, are given to the said comparison devices in such a way that the output signals are supplied by one or the other output of the comparison devices (70, 80) , depending on the state in which the so-called flip-flop ( 9) is located and from which it follows that circuit errors, such as a free passage or a short circuit, which could prevent the detection of a non-existent match in the case of single-pole signaling, can be detected with certainty.

5. Apparatus according to claim 3, characterized in that that the stepping law corresponds to a pure binary code signal.

6. Device according to claim 3, characterized in that said stepping law with a code to be checked matches.

7. Apparatus according to claim 6, characterized in that that the code to be checked is a "three out of six" code.