DE1549105B2

DE1549105B2 - Code call arrangement for the correction of incorrectly transmitted characters

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Publication number: DE1549105B2
Application number: DE1549105A
Authority: DE
Inventors: Sumio Yokohama Katsuragi (Japan)
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1966-10-31
Filing date: 1967-10-30
Publication date: 1978-09-21
Also published as: FR1547788A; GB1170160A; DE1549105A1; US3517385A; DE1549105C3

Description

me der jeweiligen numerischen Werte der Zahlenreihe mit den entsprechenden Werten der Koeffizientenreihe III l.bis 15. Ordnung bestimmt.me of the respective numerical values of the number series with the corresponding values of the coefficient series III 1st to 15th order determined.

Es sei angenommen, daß während der Übertragung der Zeilenreihe, zu der drei Prüfziffern Ci, Cz und C3, die wie oben bestimmt sind, addiert wurden, die Zahlenwerte der 2. und 9. Ordnung zurückgewiesen werden. Wenn diese unbekannten Zahlen durch χ und y ausgedrückt werden, kann man folgende Gleichungen von der Berechnung der ersten und zweiten Prüfziffer Ci und C2 her ableiten, in dem auf der linken Seite der Gleichung die Produktsumme aus den Unbekannten multipliziert mit den entsprechenden Werten der zugeordneten Koeffizientenreihe steht, während auf der rechten Seite der Gleichung eine Subtraktion vom Modul 10 der Produktsumme aus der Zahlenreihe außer den Unbekannten multipliziert mit den entsprechenden Werten der zugeordneten Koeffizientenreihe plus dem Wert der Prüfziffer unter Bildung von Modul 10 vorgenommen wird, also:It is assumed that during the transmission of the row row to which three check digits Ci, Cz and C3, which are determined as above, have been added, the numerical values of the 2nd and 9th order are rejected. If these unknown numbers are expressed by χ and y , the following equations can be derived from the calculation of the first and second check digits Ci and C2, in which on the left side of the equation the product sum of the unknowns multiplied by the corresponding values of the assigned coefficient series while on the right-hand side of the equation, a subtraction from module 10 of the product sum from the series of numbers except for the unknowns multiplied by the corresponding values of the assigned coefficient series plus the value of the check digit is carried out to form module 10, i.e.:

mod 10
= 9modl0,mod 10
= 9modl0,

2.x+ 9j> = 10-(l -6 + 3-4 + 4-9+ 5-2 + 6-2 + 7-9+8-0+0-0+1 -8 + 2-8 + 3-3+4-6 + 5-6+4)
mod 10=0 mod 10. (2)2.x + 9j> = 10- (l -6 + 3-4 + 4-9 + 5-2 + 6-2 + 7-9 + 8-0 + 0-0 + 1 -8 + 2-8 + 3 -3 + 4-6 + 5-6 + 4)
mod 10 = 0 mod 10. (2)

Da χ — 3 und y = 6 diesen Gleichungen genügen, nen Zahlen an zwei Stellen aufzuarbeiten. Es seiSince χ - 3 and y = 6 satisfy these equations, we work up a number in two places. Be it

werden diese Werte als zurückgewiesene Zahlen beispielsweise angenommen, daß Zahlen der 1. undthese values are assumed to be rejected numbers, for example, numbers of the 1st and

interpretiert. In diesem Beispiel kann jedoch ein Fall 20 6. Ordnung^ zurückgewiesen sind, wie in Tabelle 4interpreted. In this example, however, a case 20 of 6th order ^ can be rejected, as in Table 4

auftreten, bei dem es unmöglich ist, die zurückgewiese- dargestellt.occur in which it is impossible to show the rejected.

Tabelle 4Table 4 11 22 33 44th 55 66th 77th 88th 99 1010 1111th 1212th 1313th 1414th 1515th 1616 1717th 1818th Ordnungorder ?? 33 44th 99 22 11 99 00 66th 00 88th 88th 33 66th 66th 88th 44th 99 ZahlenreiheSeries of numbers

Unter Bezeichnung dieser unbekannten Zahlen mit χ und y können folgende Gleichungen ähnlich dem obigen Beispiel erhalten werden:Labeling these unknown numbers with χ and y , the following equations similar to the above example can be obtained:

x + y = 10-(3+4+...+6 +8) mod 10 x + y = 10- (3 + 4 + ... + 6 +8) mod 10

= 8 mod 10, (3a)= 8 mod 10, (3a)

x + 6y= 10-(3-2+4-3 + ... 6-5+4)mod 10 = 8 mod 10. . (3b) x + 6y = 10- (3-2 + 4-3 + ... 6-5 + 4) mod 10 = 8 mod 10.. (3b)

Es gibt für diese Gleichungen zwei Lösungen, und zwar x= 6, Y=I und x=8, Y=O, was bedeutet, daß die richtige Aufarbeitung der zurückgewiesenen Zahlen nicht möglich ist. Ein solcher Fall kann unabhängig von der Koeffizientenreihe auftreten. Wenn die Koeffizienten in allgemeiner Weise gewählt werden, ergeben sichThere are two solutions for these equations, namely x = 6, Y = I and x = 8, Y = O, which means that the correct processing of the rejected numbers is not possible. Such a case can occur regardless of the coefficient series. If the coefficients are chosen in a general way, the following result

- Tabelle 5- Table 5

Simultan-Gleichungen für unbekannte Zahlen durch
ax + by = /mod 10, (4)Simultaneous equations for unknown numbers
ax + by = / mod 10, (4)

ex + dy = /mod 10. ' (5) ex + dy = / mod 10. '(5)

Durch Subtraktion nach vorheriger Multiplikation mit dbzw. b wird erhaltenBy subtracting after previous multiplication with d or. b is obtained

(ad - cb) χ = (ld -fb) mod 10. (6) (ad - cb) χ = (ld -fb) mod 10. (6)

Durch Modifizierung dieser Gleichung, indem ad— be = m, ld— fb = η gesetzt wird, giltBy modifying this equation by setting ad-be = m, ld-fb = η , the following applies

40 mx = η · mod 10. 40 mx = η mod 10.

Werte von x, die der obigen Gleichung für verschiedene Werte m und η genügen, sind in Tabelle 5 dargestellt.Values of x that satisfy the above equation for various values of m and η are shown in Table 5.

ν. η ν. η
m N^ m N ^ 00 11 22 33 44th 55 66th 77th 88th 99 11 00 11 22 33 44th 55 66th 77th 88th 99 22 00 1,61.6 2,72.7 3,83.8 4,94.9 33 00 77th 44th 11 88th 55 22 99 66th 33 44th 0,50.5 3,83.8 1,61.6 4,94.9 2,72.7 55 0,2,4,6,80,2,4,6,8 1,3,5,7,91,3,5,7,9 66th 0,50.5 2,72.7 4,94.9 1,61.6 3,83.8 77th 00 33 66th 99 22 55 88th 11 44th 77th 88th 0,50.5 4,94.9 3,83.8 2,72.7 1,61.6 99 00 99 88th 77th 66th 55 44th 33 22 11

809 538/3809 538/3

In der obigen Tabelle 5 treten an der gleichen Stelle mehr als eine Zahl auf, die nicht voneinander unterschieden werden können, selbst wenn m und η gegeben sind. Andererseits zeigen freie Stellen, daß ein x, das solchen Fällen genügt, nicht existiert, um die unbekannten Zahlen aufzuarbeiten. Das ist ebenfalls der Fall, wenn die Korrektur von Fehlern ausgeführt wird.In Table 5 above, there are more than one numbers in the same place that cannot be distinguished from each other even when m and η are given. On the other hand, vacancies show that an x that suffices for such cases does not exist to process the unknown numbers. This is also the case when the correction of errors is carried out.

Somit ist die Bestimmung von Prüfziffern durch rechnerische Ermittlung unter Verwendung von 10 als Modul lückenhaft. Um m zu lösen, erfolgt die Bestimmung der Prüfziffer entsprechend der Erfindung durch Verwendung einer besonderen Primzahl, dieThus, the determination of check digits by computational determination using 10 as a module is incomplete. In order to solve m , the check digit is determined according to the invention by using a special prime number, the

1010

größer als 10 ist, im Dezimalsystem als Modul, wodurch man in der Lage ist, leicht fehlerhafte oder zurückgewiesene Zeichen so aufzuarbeiten, daß sie eindeutig gelesen werden können.is greater than 10, in the decimal system as a module, which means that one is able to easily identify incorrect or rejected Process characters in such a way that they can be clearly read.

Unter den Primzahlen, die größer als 10 sind, ist 11 die kleinste Zahl, die in der folgenden Beschreibung verwendet wird. In diesem Falle wird gegebenenfalls, um die Prüfziffern durch das Elfersystem darzustellen, ein Zeichen entsprechend der Zahl 10 neu zu den Zahlen 0 bis 9 hinzugefügt, wobei dieses neue Zeichen in der nachfolgenden Beschreibung durch A dargestellt ist.Among the prime numbers greater than 10, 11 is the smallest number used in the following description. In this case, a new character corresponding to the number 10 is added to the numbers 0 to 9 in order to represent the check digits by the 911 system, this new character being represented by A in the description below.

Tabelle 6
OrdnungTable 6
order

ZahlenreiheSeries of numbers

Koeffizientenreihe ICoefficient series I.

Koeffizientenreihe IICoefficient series II

Koeffizientenreihe IIICoefficient series III

634922906 111111111 10 11 12 13 14 15 16 17 18634922906 111111111 10 11 12 13 14 15 16 17 18

088366535 1 ,1 1 1 1 1088366535 1, 1 1 1 1 1

123456789 0123456 000000000 11111111123456789 0123456 000000000 11111111

(1) Aufarbeitung einer zurückgewiesenen Zahl(1) Working up a rejected number

In diesem Falle wird die Summe aller Zahlen von der ersten bis zur 16. Ordnung außer der zurückgewiesenen Zahl, also einschließlich der ersten Prüfziffer, unter Verwendung von 11 als Modul errechnet und daraus das Komplement zu 11 erhalten. Das Komplement stellt die gesuchte, nicht eindeutige Zahl dar.In this case, the sum of all numbers from the first to the 16th order except the rejected one becomes Number, including the first check digit, is calculated using 11 as the module and from this the Receive complement to 11. The complement represents the the sought-after, ambiguous number.

J5J5

4040

In Tabelle 6 werden die gleiche Zahlenreihe und die jo gleichen Koeffizientenreihen wie oben zur Bestimmung der ersten bis dritten Prüf ziffer Q, C₂ und Cj verwendet, die in der 16. bis 18. Ordnung gezeigt wird. Dabei wird die erste Prüf ziffer Q (16. Ordnung) durch das Komplement der Gewichtssumme aus den jeweiligen numerischen Werten der Zahlenreihe mit den entsprechenden Werten der Koeffizientenreihe 11. bis 15. Ordnung unter Verwendung von 11 als Modul bestimmt. Analog ergibt sich die zweite Prüfziffer C₂ (17. Ordnung) als das Komplement der Produktsumme (Gewichtssumme) aus den jeweiligen numerischen Werten der Zahlenreihe einschließlich der ersten Prüfziffer mit den entsprechenden Werten der Koeffizientenreihe II 1. bis 16. Ordnung. Auf ähnliche Weise erhält man die dritte Prüfziffer Q (18. Ordnung) als Komplement der Produktsumme aus den jeweiligen numerischen Werten der Zahlenreihe, einschließlich der ersten und zweiten Prüfziffer mit den entsprechenden Werten der Koeffizientenreihe III I. bis 17. Ordnung.In Table 6, the same series of numbers and the same series of coefficients as above are used to determine the first to third check digits Q, C ₂ and Cj, which are shown in the 16th to 18th order. The first check digit Q (16th order) is determined by the complement of the weight sum from the respective numerical values of the series of numbers with the corresponding values of the coefficient series of 11th to 15th order using 11 as the module. Similarly, the second check digit C ₂ (17th order) results as the complement of the product sum (weight sum) from the respective numerical values of the number series including the first check digit with the corresponding values of the coefficient series II 1st to 16th order. In a similar way, the third check digit Q (18th order) is obtained as the complement of the product sum of the respective numerical values of the number series, including the first and second check digits with the corresponding values of the coefficient series III, 1st to 17th order.

Somit ist jede Prüfziffer derart bestimmt, daß die Gewichtssumme der Zahlenreihen einschließlich aller Zahlen bis zur vorausgehenden Ordnung 0 ist, wenn 11 als Modul verwendet wird. Beispiele für die Aufarbeitung von zurückgewiesenen Zeichen bei Informationsdaten aus Zahlenreihen, denen ausgewählte Prüfziffern in der oben beschriebenen Weise zugefügt wurden, sowie die Erfassung und Korrektur von Fehlern sind nachstehend dargestellt:Thus, each check digit is determined in such a way that the weight sum of the series of numbers including all Numbers up to the previous order is 0 when 11 is used as a module. Examples for the work-up of rejected characters in information data from series of numbers to which selected check digits in the manner described above, as well as the detection and correction of errors shown below:

(2) Aufarbeitung
von zwei zurückgewiesenen Zahlen(2) work-up
of two rejected numbers

Angenommen die Zahlen der 1. und 6. Ordnung seien nicht eindeutig und durch χ bzw. y dargestellt Unter Verwendung der Berechnung für die erste und zweite Prüfziffer erhält man analog den Gleichungen (1) und (2), indem auf der linken Seite der Gleichung die Produktsumme aus den Unbekannten multipliziert mit den entsprechenden Werten der zugeordneten Koeffizientenreihe steht, während auf der rechten Seite der Gleichung eine Subtraktion vom Modul 11 der Produktsumme aus der Zahlenreihe, einschließlich zu berücksichtigender Prüfziffern, aber außer den Unbekannten, multipliziert mit den entsprechenden Werten der zugeordneten Koeffizientenreihe plus dem Wert der zugeordneten Prüfziffer unter Bildung von Modul 11 vorgenommen wird, also:
x + y = 11- (3 + 4+. ..6 + 6 + 5) mod 11Assuming the numbers of the 1st and 6th order are not unambiguous and are represented by χ and y , respectively. Using the calculation for the first and second check digits, equations (1) and (2) are obtained analogously by adding on the left-hand side of the equation the product sum of the unknowns multiplied by the corresponding values of the assigned coefficient series, while on the right-hand side of the equation there is a subtraction from module 11 of the product sum from the number series, including check digits to be taken into account, but excluding the unknowns, multiplied by the corresponding values of the assigned The series of coefficients plus the value of the assigned check digit is made using module 11, i.e.:
x + y = 11- (3 + 4+... 6 + 6 + 5) mod 11

= 11 - 69 mod 11= 11 - 69 mod 11

= 8 mod 11, (8)= 8 mod 11, (8)

x + 6y = 11-(2-3+ 3-4+... 5-6+ 6-5+ 3) mod 11 = 11-301 mod 11
= 7 mod 11. (9) x + 6y = 11- (2-3 + 3-4 + ... 5-6 + 6-5 + 3) mod 11 = 11-301 mod 11
= 7 mod 11. (9)

5050

6060

65 Durch Subtraktion erhält man 65 By subtraction one obtains

5^ = 7 mod 11-8 mod 11
= l0(=A)mod 11.5 ^ = 7 mod 11-8 mod 11
= l0 (= A) mod 11.

(10)(10)

Daraus ergibt sich y = 2 und durch Einsetzen des Wertes y in der vorausgegangenen Gleichung erhält man ^r= 6.This results in y = 2 and substituting the value y in the previous equation gives ^ r = 6.

Unten zeigt Tabelle 7 Werte von χ für verschiedene Werte von m und n, die einer GleichungBelow, Table 7 shows values of χ for different values of m and n belonging to an equation

mx = η mod 11 (11) mx = η mod 11 (11)

genügen, die dann erhalten wird, wenn die Prüfziffer nicht durch Verwendung von 10, sondern 11 als Modulwhich is obtained when the check digit is not used by using 10, but rather 11 as a module

1212th

in ähnlicher Weise wie im vorausgegangenen Fall Tabelle 5 auftritt. Somit ist die Möglichkeit des bestimmt wird. Diese Tabelle zeigt, daß keine Aufarbeitens von ein oder zwei zurückgewiesenen Verdoppelung oder ein Fehlen des Wertes χ wie in Zahlen für alle Fälle sichergestellt.occurs in a similar manner to the previous case in Table 5. Thus the possibility of this is determined. This table shows that no working up of one or two rejected doubles or an absence of the value χ as ensured in numbers for all cases.

Table 7

Die Werte x, die mx = η mod 11 genügenThe values x that satisfy mx = η mod 11

OO 11 22 33 44th 55 66th 77th 88th 99 OfIOfI 11 OO 11 22 33 44th Of)Of) 66th 77th 88th 99 77th 22 OO 66th 11 77th 22 88th 33 99 44th 88th 33 OO 44th 88th 11 Of)Of) 99 22 66th 33 22 44th OO 33 66th 99 11 44th 77th 22 55 99 55 OO 99 77th Of)Of) 33 11 88th 66th 44th 33 66th OO 22 44th 66th 88th 11 33 Of)Of) 77th 44th 77th OO 88th Of)Of) 22 77th 44th 11 99 66th 66th 88th OO 77th 33 66th 22 99 55 11 88th 11 99 OO Of)Of) 44th 99 33 88th 22 77th 11 ΛΛ OO 99 88th 77th 66th Of)Of) 44th 33 22

Es ist zu beachten, daß inverse Werte von 1 bis A ebenfalls durch Zahlen 1 bis A gegeben sind, und zwar nicht durch Bruchzahlen, wie in der gewöhnlichen Arithmetik. Insbesondere stellen Zahlen der Spalte, die durch /2= 1 gekennzeichnet ist, inverse Werte der entsprechenden Werte von m dar. Der Wert x, der der obigen Gleichung genügt, wird durch Multiplikation von π mildern inversen Wert von m erhalten.Note that inverse values from 1 to A are also given by numbers 1 to A , not fractions as in ordinary arithmetic. Specifically, numbers of the column indicated by / 2 = 1 represent inverse values of the corresponding values of m . The value x satisfying the above equation is obtained by multiplying π by the inverse value of m .

(3) Erfassen von Fehlern,(3) recording of errors,

wenn eine oder zwei Zahlen und Fehler
gleichzeitig zurückgewiesen werdenif one or two numbers and mistakes
be rejected at the same time

Diese Bedingungen werden dadurch erfaßt, daß die Bedingung nicht erfüllt wird, bei der die Gewichtssumme entsprechend den drei Prüfziffern unter Verwendung von 11 als Modul 0 ist. Insbesondere werden ein oder zwei zurückgewiesene Zahlen entsprechend der beschriebenen Methode im Zusammenhang mit Abschnitt (1) und (2) bestimmt, und das Ergebnis dient zur Berechnung, ob die Gleichung für die Bedingung hinsichtlich der dritten Prüfziffer erfüllt ist. Wenn die dritte Gleichung nicht erfüllt ist, liegen einige Fehler vor. These conditions are detected in that the condition in which the weight sum corresponding to the three check digits is 0 using 11 as the module is not satisfied. Specifically, one or two rejected numbers are determined according to the method described in connection with sections (1) and (2), and the result is used to calculate whether the equation for the condition relating to the third check digit is satisfied. If the third equation is not true, there are some errors .

(4) Erfassen und Korrektur eines Fehlers(4) Detecting and correcting an error

Wenn ein Fehler in einer Zahlenreihe vorliegt, ist die Gewichtssumme entsprechend den Koeffizientenreihen I, II, III unter Verwendung von 11 als Modul nicht Null. Es sei angenommen, daß 1, m und π die Komplemente von 11 für die Gewichtssumme darstellen und dx die Differenz zwischen dem fehlerhaften und dem korrekten Wert ist, dann gelten die nachfolgenden Gleichungen für die jeweiligen Koeffizientenreihen:If there is an error in a series of numbers, the weight sum corresponding to the series of coefficients I, II, III using 11 as the module is not zero. Assuming that 1, m and π represent the complements of 11 for the weight sum and dx is the difference between the incorrect and the correct value, then the following equations apply to the respective coefficient series:

dx = /mod 11, (12) dx = / mod 11, (12)

pdx = m · mod 11, (13) pdx = m mod 11, (13)

qdx = η ■ mod 11, (14) qdx = η ■ mod 11, (14)

wobei ρ und q Werte der Koeffizientenreihe II und III entsprechend den Stellen sind, an denen der Fehler vorliegt. Aus diesen Gleichungen kann dx, ρ unJ q bestimmt werden, wobei diese Werte die Lage des Fehlers bestimmen. Die Summe der fehlerhaften Werte dieser Stellen dx (= I) stellt unter Verwendung von 11 als Modul die richtige Zahl dar.where ρ and q are values of the coefficient series II and III corresponding to the places where the error is present. From these equations, dx, ρ unJ q can be determined, these values determining the location of the error. The sum of the erroneous values of these digits dx (= I) represents the correct number using 11 as the module.

Es sei beispielsweise angenommen, daß die Zahl »8« der 12. Ordnung in Tabelle 6 fehlerhaft als »3« gelesen wird. Dann gelten in ähnlicher Weise, wie im Zusammenhang mit dem Aufarbeiten von nicht eindeutig erkennbaren Zeichen beschrieben wurde, die folgenden Gleichungen:For example, assume that the number "8" of the 12th order in Table 6 was incorrectly read as "3" will. Then apply in a similar way as in connection with the processing of not clearly identifiable sign has been described using the following equations:

dx =11- (6 + 3+4+. ..+8+3 + 3+. ..+5) = 5 mod 11, (15) dx = 11- (6 + 3 + 4 +. .. + 8 + 3 + 3+. .. + 5) = 5 mod 11, (15)

pdx = H-(I -6 + 2-3+ ...+ 1 -8 + 2· 3 + 2-2+ ... +6-5 + 3) = A mod 11, (16) pdx = H- (I -6 + 2-3 + ... + 1 -8 + 2 3 + 2-2 + ... + 6-5 + 3) = A mod 11, (16)

qdx= 11 -(0 + 8 + 3 +3 + 6 + 6 + 5 + 3 + 5) = 5 mod 11. (17) qdx = 11 - (0 + 8 + 3 +3 + 6 + 6 + 5 + 3 + 5) = 5 mod 11. (17)

Bei Ableitung von dx = 5 aus Gleichung (15) und dem Einsetzen in Gleichung (16) erhält manBy deriving dx = 5 from equation (15) and inserting it into equation (16), one obtains

5p = A(= 10)mod 11 (18) 5p = A (= 10) mod 11 (18)

Der Wert, dem diese Gleichung genügt, ist ρ=2, wie aus Tabelle 7 hervorgeht. In ähnlicher Weise kann aus Gleichung (15) und (17) bestimmt werden, daß «7=1. Somit ergibt sich, daß der Fehler bei der 12. Ordnung liegt und der korrekte Zahlenwert 3+ 5 = 8 ist.The value that this equation satisfies is ρ = 2 as shown in Table 7. Similarly, it can be determined from equations (15) and (17) that «7 = 1. This shows that the error is of the 12th order and the correct numerical value is 3+ 5 = 8.

(5) Erfassen von mehr als einem Fehler,(5) Detecting more than one fault,

wenn drei Gleichungen,if three equations,

die im vorausgegangenen Abschnitt (4) dargestellt sind, einander widersprechenwhich are shown in the previous section (4) contradict each other

1010

Es treten hierbei Fehler in mehr als an einer Stelle auf. Wenn zum Beispiel der Wert von q im Abschnitt (4) ein anderer Wert als 0 und 1 ist, dann bedeutet dies, daß Fehler an mehr als einer Stelle aufgetreten sind. JedochErrors occur in more than one place. For example, if the value of q in section (4) is other than 0 and 1, it means that errors have occurred in more than one place. However

ist das Erfassen von mehr als einem Fehler nicht eindeutig, so daß ein Fall auftreten kann, bei dem nicht möglich ist, die Fehler zu erfassen. Doch kann die Wahrscheinlichkeit, daß die Fehler erfaßt werden, durch zusätzliche Prüfziffern erhöht werden.detection of more than one fault is ambiguous, so there may be a case where not is possible to capture the errors. However, the probability that the errors will be detected can by additional check digits are increased.

Wie aus den obigen Erläuterungen hervorgeht, ist es mit dem vorliegenden Prüfsystem möglich, wenigstens einen Fehler zu korrigieren oder eine oder zwei zurückgewiesene Zahlen aufzuarbeiten, und zwar durch Auswahl von zwei redundanten Prüfziffern für Zahlenreihen von nicht mehr als zehn Zahlen, von drei Prüfziffern für Zahlenreihen von nicht mehr als II²= 121 und allgemein von n+\ Prüfziffern für Zahlenreihen von nicht mehr als 11" Zahlen, wenn die Koeffizientenreihen von 0,1... 9 und A, wie in Tabelle 8 dargestellt ist, benutzt werden.As can be seen from the above explanations, it is possible with the present checking system to correct at least one error or to work through one or two rejected numbers, namely by selecting two redundant check digits for series of numbers of no more than ten numbers, and three check digits for series of numbers of not more than II ² = 121 and generally of n + \ check digits for series of numbers of not more than 11 "numbers, if the coefficient series from 0.1 ... 9 and A, as shown in Table 8, are used.

Table 8

(Ordnung)(Order)

12 3 4 5 6 712 3 4 5 6 7

9 10 11 12 13 14 ... 115 116 117 1189 10 11 12 13 14 ... 115 116 117 118

C₂ C₃ C ₂ C ₃

(Zahlenreihe)(Series of numbers)

373621596 47606373621596 47606

(Koeffizientenreihe I)(Coefficient series I)

11111111 1 1 1 1 111111111 1 1 1 1 1

(KoefFizientenreihe II)(Coefficient series II)

0 12 3 4 5 6 70 12 3 4 5 6 7

9 A 0 19 A 0 1

(Koeffizientenreihe III)(Coefficient series III)

000000000 00 1 1 6 12 3000000000 00 1 1 6 12 3

11111111

7 87 8

A AA A

Man kann daraus ableiten, daß für die Koeffizientenreihen von mehr als II"-¹ Ordnungen, jedoch nicht mehr als 11" Zahlen, die minimal erforderliche Information für die Korrektur eines Wertes eines Fehlers eine einzige Zahl und π für die Feststellung der Lage ist, an der der Fehler aufgetreten ist. Somit liefert dieses Prüf system ein optimales Fehler-Prüf- und Korrektursystem.It can be deduced from this that for the coefficient series of more than II "- ¹ orders but not more than 11" numbers, the minimum information required for correcting a value of an error is a single number and π for determining the position an that the error occurred. This test system thus provides an optimal error test and correction system.

Obwohl in dem oben beschriebenen Prüfsystem besondere Koeffizientenreihen als Koeffizientenreihen I, II und III benutzt wurden, ist darauf hinzuweisen, daß diese Erfindung nicht auf diese besonderen Reihen beschränkt ist und daß allgemein für Zahlenreihen (einschließlich der Prüfziffern) von π Ordnungen xi Although particular coefficient series were used as coefficient series I, II and III in the test system described above, it should be noted that this invention is not limited to these particular series and that generally for series of numbers (including the check digits) of π orders xi

(wobei i = 1,2 n) die Prüfziffern so gewählt werden(where i = 1.2 n) the check digits are chosen in this way

können, daß / Gleichungen, die durch eine allgemeine Formel'"can that / equations represented by a general formula '"

V aijxi = Cf mod 11 (j = 1,2 ... /) (19) ■ = ι V aijxi = Cf mod 11 (j = 1,2 ... /) (19) ■ = ι

5555

dargestellt werden, π χ Koeffizientenreihen ij (i = 1, 2, .... n; j = 1, 2, ..., J) mit unterschiedlichen Spaltenvektoren und einer konstanten Reihe CiQ = 1, 2,..., /^genügen. π χ series of coefficients ij (i = 1, 2, .... n; j = 1, 2, ..., J) with different column vectors and a constant series CiQ = 1, 2, ..., / ^ suffice.

Ferner sind in der obigen Beschreibung Beispiele angegeben, bei denen eine Reihe von Dezimalzahlen (von 0 bis 9) als Informationsdaten verwendet werden. Diese Erfindung ist jedoch auch für jede beliebige Reihe von anderen Zeichen als numerischen Reihen anwendbar, um Fehler zu erfassen und zu korrigieren und als nicht eindeutig erkennbar zurückgewiesene Zeichen aufzuarbeiten.Furthermore, examples are given in the above description in which a series of decimal numbers (from 0 to 9) can be used as information data. However, this invention is also for any series applicable to characters other than numeric series to detect and correct errors and as to process not clearly recognizable rejected characters.

Allgemein werden für Informationsdaten aus η unterschiedlichen Codes oder Zeichenreihen Primzahlen ρ größer gleich η als Modul verwendet, und wenn ρ größer als η ist, werden gegebenenfalls neue Codes oder neue Zeichen den Reihen hinzugefügt, um Reihen zu bilden, die ρ Zeichen oder Codes insgesamt enthalten. Ganze Zahlen von 0 bis ρ sind den jeweiligen Codes oder Zeichen zugeordnet, um eine Gewichtssumme aus diesen Zahlen mit den Koeffizientenreihen aij (i = 1,2, ..., n;j = 1,2,..., I) aus Zahlen mit den Werten zwischen 0 und p—l unter Verwendung von ρ als Modul zu berechnen, wobei die Prüfziffern so bestimmt sind, daß die Gewichtssumme der nachfolgenden Gleichung genügt:In general, for information data from η different codes or character series, prime numbers ρ greater than or equal to η are used as a module, and if ρ is greater than η , new codes or new characters are added to the series as necessary to form series containing ρ characters or codes as a whole . Whole numbers from 0 to ρ are assigned to the respective codes or characters in order to obtain a weight sum from these numbers with the coefficient series aij (i = 1,2, ..., n; j = 1,2, ..., I) Calculate numbers with the values between 0 and p-1 using ρ as the module, whereby the check digits are determined in such a way that the weight sum satisfies the following equation:

Σ aijxi = ajmodpü = 1,2,...,/). (20)Σ aijxi = ajmodpü = 1,2, ..., /). (20)

Beispielsweise wird für eine Buchstabenreihe aus π = 26 Zeichen unter den Primzahlen größer gleich 26 die Primzahl 29 verwendet und drei spezielle Zeichen (beispielsweise eine Lücke, ein Punkt (.) und ein (,) hinzugefügt, um 29 Zeichen insgesamt vorzusehen. Numerische Werte von 0 bis 29 werden den jeweiligen Zeichen zugeordnet, wodurch ein Prüfsystem geschaffen wird, das Fehler erfassen und korrigieren und als nicht eindeutig erkennbar zurückgewiesene Zeichen aufarbeiten kann, und zwar auf die gleiche Weise wie im obigen Beispiel im Falle der Dezimalzahlenreihen. Die Tabelle 9 zeigt dieses Beispiel:For example, for a series of π = 26 characters among the prime numbers greater than or equal to 26, the prime number 29 is used and three special characters (e.g. a space, a period (.) And a (,) are added to provide 29 characters in total. Numeric values of 0 to 29 are assigned to the respective characters, creating a test system that can detect and correct errors and process characters rejected as not clearly recognizable, in the same way as in the above example in the case of the decimal number series. Table 9 shows this Example:

Tabelle 9
(Ordnung)
1 2 3 4 5 6 7 8 9 10 11 12 13 14Table 9
(Order)
1 2 3 4 5 6 7 8 9 10 11 12 13 14

(Informationsreihe)
THEREbISbNObER... (Information series)
THEREBISbNObER ...

Koeffizientenreihe I)Coefficient series I)

AAAAAAAAAA A A A AAAAAAAAAAA A A A A

(Koeffizientenreihe II)(Coefficient series II)

b ABCDEF GHI J KL Mb ABCDEF GHI J KL M

(Koeffizientenreihe III)(Coefficient series III)

bbbbbbbbbb b b b bbbbbbbbbbb b b b b

114 115 116 117 118 C, C₂ C₃ 114 115 116 117 118 C, C ₂ C ₃

ENCEENCE

AAAAAAAAAA

STVSTV

A BAWAY

CCCDDDDCCCDDDD

Nach der Beschreibung des Prinzips des neuartigen Codeprüfsystems soll nachstehend ein Ausführungsbeispiel der Erfindung für die Anwendung bei einer Zeichenlesevorrichtung oder Druckvorrichtung, wie eine Schreibmaschine und ähnliche Vorrichtungen, beschrieben werden.After the description of the principle of the novel code checking system, an exemplary embodiment will be given below of the invention for use in a character reading device or printing device such as a typewriter and similar devices.

F i g. 1 zeigt die Anordnung einer neuartigen Vorrich- » tung in Verbindung mit einer Druckvorrichtung, wie beispielsweise einer Schreibmaschine, zur Bestimmung von Prüfziffern entsprechend der Erfindung. Bei diesem Beispiel sind die Zeichen der Schreibmaschine durch Dezimalzahlen dargestellt. Ein Ordnungszähler 1 zählt die Ordnungen der gedruckten Zeichen, und die Ausgänge von diesem Zähler werden einem Koeffizientenschaltnetzwerk 2 zugeführt, das einen dem jeweiligen Ausgang von dem Ordnungszähler 1 entsprechenden vorbestimmten Koeffizienten erzeugt und diese Koeffizienten einem Multiplikatornetzwerk 3 einspeist. An das Multiplikatornetzwerk 3 werden Ausgangssignale von dem Koeffizientenschaltnetzwerk 2 und Signale geliefert, die gedruckte Zeichen darstellen, um die Produkte dieser Zeichen unter Verwendung von 11 als Modul zu ermitteln. Das Ergebnis der MultiplikationF i g. 1 shows the arrangement of a novel device in connection with a printing device, such as for example a typewriter, for determining check digits according to the invention. With this one For example, the characters on the typewriter are represented by decimal numbers. An order counter 1 counts the orders of the printed characters, and the outputs from this counter, become a coefficient switching network 2 supplied, the one corresponding to the respective output from the order counter 1 Generated predetermined coefficients and these coefficients a multiplier network 3 feeds. To the multiplier network 3 are output signals from the coefficient switching network 2 and Signals are provided representing printed characters to identify the products of those characters using 11 to be determined as a module. The result of the multiplication

Table 10

Werte von m X η (mod 11)Values of m X η (mod 11)

wird in ein Additionsschaltnetzwerk 4 eingespeist, das den Inhalt einem Zwischenspeicher 5 für das Produkt und die Summe dem Ausgang des Multiplikatornetzwerkes 3 hinzufügt, wodurch der Inhalt des Zwischenspeichers für das Produkt und die Summe über eine Zeitgeberschaltung neu eingeschrieben wird, die bei jedem Ordnungsschiebesignal eingeschaltet und ausgeschaltet wird. Der Zwischenspeicher 5 wird am Anfang jeder der Zeilen stets auf »0« gesetzt, wobei die Zeilen für eine bestimmte Anzahl von die Informationsdaten enthaltenden Zeichenreihen unterteilt sind, so daß nach dem Drucken jeder Zeile die Werte der Gewichtssummen der Zeichenreihen und der Koeffizientenreihen erhalten werden können. Es ist möglich, ein Signal entsprechend der bevorzugten Prüfziffer zu erhalten, indem das Komplement des Ausgangssignals vom Zwischenspeicher 5 für das Produkt und die Summe genommen wird. Das Multiplikatornetzwerk 3 und das Additionsschaltnetzwerk 4 schließen Schaltungen ein, die Ausgangssignale entsprechend den Eingangssignalen m und η hervorrufen, wie unten in den Tabellen 10 und 11 dargestellt ist.is fed into an addition switching network 4, which adds the content of a buffer 5 for the product and the sum to the output of the multiplier network 3, whereby the contents of the buffer for the product and the sum are rewritten via a timer circuit which is switched on and is turned off. The buffer 5 is always set to "0" at the beginning of each of the lines, the lines being subdivided for a certain number of character rows containing the information data, so that after each line has been printed, the values of the weight sums of the character rows and the coefficient rows can be obtained . It is possible to obtain a signal corresponding to the preferred check digit by taking the complement of the output signal from the latch 5 for the product and the sum. The multiplier network 3 and the addition switching network 4 include circuits that produce output signals corresponding to the input signals m and η , as shown in Tables 10 and 11 below.

m N_n m N _n OO 11 22 ■3■ 3 44th 55 66th 77th 88th 99 OO OO OO OO OO OO OO OO OO OO OO OO AA. 11 OO 11 22 33 44th 55 66th 77th 88th 99 99 22 OO 22 44th 66th 88th ΛΛ 11 33 55 77th 88th 33 OO 33 66th 99 11 44th 77th AA. 22 55 77th 44th OO 44th 88th 11 55 99 22 66th 33 66th 55 OO 55 44th 99 33 88th 22 77th 11 55 66th OO 66th 11 77th 22 88th 33 99 44th ΛΛ 44th 77th OO 77th 33 66th 22 99 55 11 88th 33 88th OO 88th 55 22 AA. 77th 44th 11 99 66th 22 99 OO 99 77th 55 33 11 AA. 88th 66th 44th 11 ΛΛ OO AA. 99 88th 77th 66th 55 44th 33 22

809 538/3809 538/3

Table 11

Werte von m + η (mod 11)Values of m + η (mod 11)

\ η \ η
m N^ m N ^ 00 11 22 33 44th 55 66th 77th 88th 99 /1/1 00 00 11 22 33 44th 55 66th 77th 88th 99 00 11 11 22 33 44th 55 66th 77th 88th 99 /4/ 4 11 22 22 33 44th 55 66th 77th 88th 99 /4/ 4 00 22 33 33 44th 55 66th 77th 88th 99 00 11 33 44th 44th 55 66th 77th 88th 99 AA. 00 11 22 44th 55 55 66th 77th 88th 99 ΛΛ 00 11 22 33 55 66th 66th 77th 88th 99 ΛΛ 00 11 22 33 44th 66th 77th 77th 88th 99 00 11 22 33 44th 55 77th 88th 88th 99 ΛΛ 00 11 22 33 44th 55 66th 88th 00 99 /4/ 4 00 11 22 33 44th 55 66th 77th 99 AA. ΛΛ 00 11 22 33 44th 55 66th 77th 88th

F i g. 2 zeigt eine Anordnung zur Berechnung von jo Prüfziffern mit Hilfe eines Schieberegisters, wobei 11-Bit-Schieberegister 21 und 22 durch von einem gesteuerten Oszillator 23 hervorgerufene Schiebeimpulse gemäß der Zeichnung nach links verschoben werden. Das Schieberegister 21 ist ein Umlaufschieberegister, js bei dem das letzte Bit zum ersten Bit zurückgeführt wird.F i g. 2 shows an arrangement for calculating jo check digits with the aid of a shift register, wherein 11-bit shift registers 21 and 22 by shift pulses caused by a controlled oscillator 23 be shifted to the left according to the drawing. The shift register 21 is a circular shift register, js in which the last bit is fed back to the first bit.

Als Antwort auf ein Eingangssignal setzt das Schieberegister 22 ein entsprechendes Bit. Wenn beispielsweise das Eingangssignal gleich 5 ist, dann werden sechs Bit von links gesetzt. Wenn dann der gesteuerte Oszillator 23 zu schwingen anfängt, verschieben beide Register 21 und 22 nach links. Sobald ein in dem Register 22 gesetzes Signal das linke Ende erreicht, bringt dessen Ausgangssignal die Schwingung des gesteuerten Oszillators 23 zum Stillstand. Dadurch werden Schiebeimpulse hervorgerufen, die der Anzahl des numerischen Wertes entsprechen, der durch das Eingangssignal dargestellt wird, wodurch das Schieberegister 21 der Anzahl der Schiebeimpulse entsprechend nach links verschoben wird. Der obige Betriebszyklus wird bei jeder aufeinanderfolgenden Ordnung der Eingangsreihe wiederholt, wodurch das Schieberegister um eine Anzahl von Impulsen verschoben wird, die gleich der Summe der Werte der jeweiligen Ordnung ist. Wenn nur das rechte Bit des Schieberegisters 21 am Anfang jeder Zeile, die die Information darstellt, auf 1 gesetzt wird, dann wird der Inhalt des Schieberegisters am Ende der Zeile den Wert der Prüfziffer darstellen.In response to an input signal, the shift register 22 sets a corresponding bit. if For example, if the input signal is equal to 5, then six bits are set from the left. If then the Controlled oscillator 23 begins to oscillate, move both registers 21 and 22 to the left. As soon as an in the register 22 law signal reaches the left end, the output signal brings the oscillation of the controlled oscillator 23 to a standstill. This causes shifting impulses that increase the number of the numerical value that is represented by the input signal, causing the shift register 21 is shifted to the left according to the number of shift pulses. The above cycle of operation is repeated for each successive order repeats the input row, shifting the shift register by a number of pulses, which is equal to the sum of the values of the respective order. If only the right bit of the shift register 21 is set to 1 at the beginning of each line that represents the information, then the content of the The shift register at the end of the line represents the value of the check digit.

Fig.3 bis 10 stellen die Anordnung des neuartigen Codeprüfsystems dar, das in der Lage ist, Fehler zu korrigieren und als nicht eindeutig erkennbar zurückgewiesene Zeichen zu erfassen und aufzuarbeiten.Fig. 3 to 10 show the arrangement of the novel Code review system that is able to correct errors and rejected as not clearly identifiable Capture and process characters.

F i g. 3 zeigt das Zeitverhältnis der Steuerimpulse Pi bis P23, die in der Schaltungsanordnung nach der Erfindung verwendet werden. Diese Impulse sind geeignete Zeitsteuerimpulse, um verschiedene, später zu beschreibende Vorrichtungen gemäß der Ordnung des Signalflusses synchron zu betreiben und um die Verwendung des Additionsschaltnetzwerkes und dessen Multiplikatornetzwerkes auf der Basis der Zeitteilung zu gestatten. Diese Impulse werden durch Verwendung von Taktimpulsen als Referenzwerte hervorgerufen. Der Abstand zwischen den Taktimpulsen wird durch die Antwortzeit der Netzwerke bestimmt, und im gewöhnlichen Fall ist der minimale Abstand durch die Antwortzeit des Multiplikatornetzwerkes bestimmt. Da die Schaltung zum Hervorrufen der Impulse PO und Pi bis P 23 leicht durch die Kombination bekannter Zähler, Steuerkreise und dergleichen aufgebaut werden kann, wird auf die Beschreibung einer solchen Schaltung verzichtet.F i g. 3 shows the time ratio of the control pulses Pi to P23 which are used in the circuit arrangement according to the invention. These pulses are suitable timing pulses to operate various devices to be described later in synchronism according to the order of the signal flow and to allow the use of the adder switching network and its multiplier network on the basis of time division. These pulses are generated by using clock pulses as reference values. The interval between the clock pulses is determined by the response time of the networks, and in the usual case the minimum interval is determined by the response time of the multiplier network. Since the circuit for causing the pulses PO and Pi to P 23 can be easily constructed by combining known counters, control circuits and the like, the description of such a circuit is omitted.

Eine in der nachfolgenden Beschreibung als Additions-Speicherschaltung bezeichnete Schaltung läßt ein Verknüpfungsglied auf einen vorgeschriebenen Zeitsteuerimpuls ansprechen, um ein Eingangssignal aus zwei Ziffern an einen unabhängigen Addierer zu senden, der 11 als Modul verwendet, um einen Zwischenspeicher als Antwort auf das Ergebnis des Addierers zu setzen und um das Ergebnis bis zur nächsten Setzzeit zu halten.One in the following description as an addition memory circuit designated circuit leaves a logic element on a prescribed timing pulse respond to send a two digit input signal to an independent adder, the 11 used as a module to a cache in response to the result of the adder and to set the result until the next set time keep.

Eine als Multiplikator-Speicherschaltung bezeichnete Schaltung ist ein Schaltkreis, der dieselbe Funktion wie die Additions-Speicherschaltung mit Hilfe eines Multiplizierers, der ebenfalls 11 als Modul verwendet, anstelle eines Addierers erfüllt Die Verdrahtungen zu und von diesem Addierer und Multiplizierer sind in der Zeichnung nicht gezeigt, um die Darstellung möglichst übersichtlich zu halten. Beim Zwischenspeicher kann der Fall auftreten, bei dem es erforderlich ist, auf 0 zurückzusetzen oder seinen Inhalt zum Zeitpunkt des Betriebsanfangs aller Vorrichtung zu löschen, jedoch sind die geeigneten Verdrahtungen, um diesen Rücksetzimpuls auszusenden, ebenfalls nicht ausgeführt, um die Schaltung möglichst einfach zu halten.A circuit called a multiplier memory circuit is a circuit that has the same function as the addition memory circuit with the aid of a multiplier, which also uses 11 as a module, instead of an adder The wirings to and from this adder and multiplier are in the Drawing not shown in order to keep the representation as clear as possible. The cache can the case may arise where it is necessary to reset to 0 or its content at the time of the The start of operation of all devices must be cleared, however, the appropriate wiring is provided for this reset pulse to be sent out, in order to keep the circuit as simple as possible.

Ein in Fig.4 dargestellter Pufferspeicher 101 dientA buffer memory 101 shown in FIG. 4 is used

zur Aufnahme von binären Signalen (nachfolgend sind diese Signale durch 0, 1, 2, ..., A entsprechend den jeweiligen Ziffern dargestellt) über eine Klemme A 1 entsprechend den Ziffern der jeweiligen Ordnungen, die von einer Zeichenlesevorrichtung ausgelesen werden, und zum Speichern dieser Signale. Weiterhin dient der Pufferspeicher dazu, den Inhalt an einen Ausgangsleiter 51 in der Ordnung der jeweiligen aufeinanderfolgenden Ordnungen der Eingangsziffernfolgen in Antwort auf die Ausleseimpulse Pl abzugeben, die in der gleichen Anzahl, wie die Anzahl der Ziffern der Ziffernfolge geliefert werden. In diesem Falle werden die als nicht eindeutig erkennbar zurückgewiesenen Zeichen, die während des Lesens auftreten, durch ein besonderes zugeordnetes binäres Signal R gespeichert.for receiving binary signals (in the following these signals are represented by 0, 1, 2, ..., A corresponding to the respective digits) via a terminal A 1 corresponding to the digits of the respective orders, which are read out by a character reading device, and for storage these signals. Furthermore, the buffer memory serves to deliver the content to an output conductor 51 in the order of the respective successive orders of the input digit sequences in response to the read-out pulses P1 which are supplied in the same number as the number of digits in the digit sequence. In this case, the characters rejected as not clearly recognizable and which occur during reading are stored by a specially assigned binary signal R.

Eine Verknüpfungsschaltung 104 nimmt das Signal Bi als Eingangssignal auf und sendet »0« zum Ausgangsleiter BA, wenn das Signal R ist. Gleichzeitig wird damit ein Impuls zum Ausgangsleiter B 5 gesandt. Weiter läßt die Verknüpfungsschaltung alle anderen Eingangssignale als R zum Ausgangsleiter BA hindurch, ohne einen Impuls nach B 5 zu senden. Koeffizientenschaltungen 102 und 103 erzeugen jeweils Koeffizien-JT tenreihen II und IH entsprechend den jeweiligen Ordnungen als Antwort auf den Zeitsteuerimpuls Pl und liefern diese Koeffizientenreihen aufeinanderfolgend Ausgangsleitern B 2 und B 3 gemäß den jeweiligen Ordnungen.A logic circuit 104 receives the signal Bi as an input signal and sends "0" to the output conductor BA when the signal is R. At the same time, a pulse is sent to output conductor B 5. The logic circuit also allows all input signals other than R to pass to the output conductor BA without sending a pulse to B 5. Coefficient circuits 102 and 103 respectively generate coefficient series II and IH corresponding to the respective orders in response to the timing pulse P1 and supply these coefficient series successively to output conductors B 2 and B 3 according to the respective orders.

Eine Einstellschaltung 116 zählt die Anzahl der von dem Leiter B 5 kommenden Impulse und liefert ein Signal EIN an einen Ausgangsleiter 518, wenn die Anzahl der Zeitsteuerimpulse P 23 gleich 0 ist oder wenn die Anzahl zurückgewiesener Zeichen am Ende des Auslesens aller Ziffern 0 ist, d.h., wenn der Zeitsteuerimpuls P 23 empfangen wird oder um ein Signal EIN an einen Ausgangsleiter B17 zu liefern, wenn die Anzahl zurückgewiesener Zeichen größer als drei ist In anderen als den oben beschriebenen Fällen liefern die Leiter B17 und B18 Signale AUS. Die Einstellschaltung 116 arbeitet ebenfalls als Schalter, um ein von dem Leiter B 2 empfangenes Signal auf einen Leiter B19 zu übertragen, wenn der erste Impuls vom Leiter B 5 empfangen wird, um während der gleichen Zeit ein vom Leiter B 3 empfangenes Signal zum Leiter. B 21 zu übertragen. Weiter überträgt die Einstellschal- _ tung das Signal vom Leiter B 2 zum Leiter B 20 und das Signal vom Leiter BZ zum Leiter B 22, wenn der zweite Impuls vom Leiter B 5 empfangen wird.A setting circuit 116 counts the number of pulses coming from conductor B 5 and supplies an ON signal to an output conductor 518 when the number of timing pulses P 23 is equal to 0 or when the number of rejected characters at the end of reading out all digits is 0, ie when the timing pulse P 23 is received or to provide an ON signal to an output conductor B 17 when the number of characters rejected is greater than three In cases other than those described above, conductors B17 and B 18 provide signals OUT. Adjustment circuit 116 also functions as a switch to transmit a signal received from conductor B 2 to conductor B 19 when the first pulse is received from conductor B 5 , at the same time as a signal received from conductor B 3 to the conductor . B 21 transfer. The setting circuit also transmits the signal from conductor B 2 to conductor B 20 and the signal from conductor BZ to conductor B 22 when the second pulse is received from conductor B 5.

Fig.5 zeigt Einzelheiten der Verknüpfungsschaltung 104 und der Einstellschaltung 116. Den jeweiligen Ziffern entsprechende binäre Signale sind durch 4-Bit-Signale dargestellt, da es nur erforderlich ist, dreizehn Ziffern zu unterscheiden, und zwar 0 bis A und zurückgewiesene Ziffern. In diesem Beispiel sei 0 durch das binäre Signal (0, 0, 0, 0) und die zurückgewiesene Ziffer durch das binäre Signal (1,1,0,0) dargestelltFig. 5 shows details of the logic circuit 104 and the setting circuit 116. Binary signals corresponding to the respective digits are represented by 4-bit signals, since it is only necessary to distinguish thirteen digits, namely 0 to A and rejected digits. In this example, let 0 be represented by the binary signal (0, 0, 0, 0) and the rejected digit by the binary signal (1,1,0,0)

Eine Gruppe von Eingangsklemmen A 201 ist entsprechend den Eingangsklemmen der Verknüpfungsschaltung 104 vorgesehen, um ein Ausgangssignal B\ vom Pufferspeicher 101 zu empfangen. Inverterschaltungen 201 und 202 liefern ein Ausgangssignal, das erhalten wird, indem 0 und 1 des an den beiden unteren Eingangsklemmen A 201 anliegenden 2-Bit-Signals invertiert wird. Ein UN D-Verknüpfungsglied 203 mit vier Eingängen ist vorgesehen, um ein an den beiden oberen Eingangsklemmen A 201 anliegendes 2-Bit-Signal und die Ausgangssignale der Inverterschaltungen 201 und 202 zu addieren, um so ein Ausgangssignal B 202 zu liefern. Wenn an den Eingangsklemmen A 201 ein Eingangssignal, das einem zurückgewiesenen Zeichen entspricht, oder das entsprechende binäre Signal (1,1,0,0) angibt, dann nimmt das Ausgangssignal 5202 den Zustand EIN oder 1 an. wodurch das zurückgewiesene Zeichen erfaßt wird. Dabei entspricht der Ausgang B 202 dem Ausgang B 5 der Verknüpfungsschaltung 104 nach Fig.4. Eine Inverterschaltung 204 liefert das invertierte Signal des Ausgangs 5202 als AusgangA group of input terminals A 201 is provided corresponding to the input terminals of the logic circuit 104 in order to receive an output signal B \ from the buffer memory 101. Inverter circuits 201 and 202 supply an output signal which is obtained by inverting 0 and 1 of the 2-bit signal applied to the two lower input terminals A 201. A UN D logic element 203 with four inputs is provided in order to add a 2-bit signal applied to the two upper input terminals A 201 and the output signals of the inverter circuits 201 and 202 in order to provide an output signal B 202. If an input signal which corresponds to a rejected character or the corresponding binary signal (1,1,0,0) indicates at the input terminals A 201, then the output signal 5202 assumes the state ON or 1. whereby the rejected character is detected. The output B 202 corresponds to the output B 5 of the logic circuit 104 according to FIG. An inverter circuit 204 supplies the inverted signal of the output 5202 as an output

ίο 5203. Eine Gruppe UND-Verknüpfungsglieder 205 steuert das Signal von den Eingangsklemmen A 201 unter der Kontrolle des Signals 5203. Auf diese Weise lassen die UND-Verknüpfungsglieder 205 das Eingangssignal ohne weiteres hindurch, wenn sich das UND-Verknüpfungsglied 203 im Zustand EIN befindet, während die UND-Verknüpfungsglieder 205 ein Ausgangssignal von 0 oder (0, 0, 0, 0) liefern, wenn das UND-Verknüpfungsglied 203 sich im Zustand AUS oder 0 befindet. Demnach werden die Eingangssignale an den Eingangsklemmen A 201 als »0« geliefert, wenn sich das Signalίο 5203. A group of AND gates 205 controls the signal from the input terminals A 201 under the control of the signal 5203. In this way, the AND gates 205 let the input signal through easily when the AND gate 203 is in the ON state , while the AND gates 205 provide an output signal of 0 or (0, 0, 0, 0) when the AND gate 203 is in the OFF or 0 state. Accordingly, the input signals at input terminals A 201 are supplied as "0" if the signal is

5203 im Zustand AUS befindet oder wenn ein zurückgewiesenes Zeichen erfaßt wird. Der Ausgang5203 is OFF or when a rejected character is detected. The exit

5204 entspricht dem Ausgang 54 der Verknüpfungsschaltung 104 nach Fig.4. Aus der vorhergehenden Beschreibung ist ersichtlich, daß alle Funktionen der Verknüpfungsschaltung 104 dargelegt sind.5204 corresponds to the output 54 of the logic circuit 104 according to Figure 4. From the previous one As can be seen from the description that all of the functions of the logic circuit 104 are set forth.

Flipflop-Schaltungen 207 und 208 des Setz-Rücksetz-Typs umfassen einen binären Zähler, der die Anzahl zurückgewiesener Zeichen zählt. In der Zeichnung stellt eine Klemme S den Setz-Eingang, eine Klemme R den Rücksetz-Eingang, eine Klemme T den Takt-Eingang, eine Klemme 0 einen 0-Ausgang, wenn sich die Flipflop-Schaltung im Rücksetz-Zustand befindet, und eine Klemme 1 einen 1-Ausgang dar, wenn sich die Flipflop-Schaltung im Setz-Zustand befindetSet-reset type flip-flops 207 and 208 include a binary counter which counts the number of characters rejected. In the drawing, a terminal S is the set input, a terminal R is the reset input, a terminal T is the clock input, a terminal 0 is a 0 output when the flip-flop circuit is in the reset state, and a Terminal 1 represents a 1 output when the flip-flop circuit is in the set state

Es sei nun angenommen, daß beide Flipflop-Schaltungen 207 und 208 anfangs in den Zustand 0 gesetzt (oder rückgesetzt) seien. Dann sind die Ausgänge 5206 und 5208 der Flipflop-Schaltungen 207 und 208 jeweils 1, während die Ausgänge 5207 und 5209 jeweils 0 sind. Ein ODER-Verknüpfungsglied 209 mit zwei Eingängen liefert dem Ausgangsleiter 5210 ein ODER-Ausgangssignal der Ausgänge 5 206 und B 208 der Flipflop-Schaltungen 207 und 208. Demzufolge liefert das ODER-Verknüpfungsglied dem Ausgangsleiter 5210 ein 0-Signal nur dann, wenn sich beide Flipflop-Schaltungen 207 und 208 im Zustand EIN befinden. Ein UND-Verknüpfungsglied 206 erhält ein UND-Signal von den Ausgängen 5202 und 5210 und das Zeitsteuersignal P23, um einIt is now assumed that both flip-flop circuits 207 and 208 are initially set (or reset) to the state 0. Then the outputs 5206 and 5208 of the flip-flop circuits 207 and 208 are each 1, while the outputs 5207 and 5209 are each 0. An OR gate 209 with two inputs supplies the output conductor 5210 with an OR output signal of the outputs 5 206 and B 208 of the flip-flop circuits 207 and 208. Accordingly, the OR gate supplies the output lead 5210 with a 0 signal only when both Flip-flop circuits 207 and 208 are ON. An AND gate 206 receives an AND signal from the outputs 5202 and 5210 and the timing signal P23 to a

so Ausgangssignal 5205 zu liefern. Dabei wird das Zeitsteuersignal P 23 nur dann zum Leiter 5205 übertragen, wenn 5202 und 5210 den Zustand 1 annehmen. Eine Verzögerungsschaltung 210 verzögert den Impuls auf dem Leiter S 205, um ein Intervall, das für die invertierende Operation der Flipflopschaltungen 207 und 208 erforderlich ist, um so einen Ausgang 5 211 zu liefern. Diese Verzögerungsschaltung ist eine Hilfseinrichtung, um eine Fehloperation zu verhindern, die durch die Umschaltbedingung verursacht wird, und nicht für die Erfordernisse des neuartigen Prüfsystems vorgesehen ist. UND-Verknüpfungsglieder 211 und 212 liefern nur dann jeweils Ausgangssignale an Leiter 5212 und 5213, wenn sich die Flipflop-Schaltung 207 im Zustand EIN und die Flipflop-Schaltung 208 im Zustand A US oder umgekehrt befindetso to provide output signal 5205. The timing signal P 23 is only transmitted to conductor 5205 when 5202 and 5210 assume state 1. Delay circuit 210 delays the pulse on conductor S 205 by an interval necessary for the inverting operation of flip-flop circuits 207 and 208 so as to provide output S 211. This delay circuit is an auxiliary means for preventing an erroneous operation caused by the switching condition and is not intended for the requirements of the novel test system. AND gates 211 and 212 only deliver output signals to conductors 5212 and 5213, respectively, when flip-flop circuit 207 is in the ON state and flip-flop circuit 208 is in state A US or vice versa

Wenn beim Lesen kein nicht eindeutig erkennbares Zeichen festgestellt wird, nimmt der Ausgang B 202 des UND-Verknüpfungsgliedes 203 nicht den Zustand 1 an,If no unambiguously recognizable character is found during reading, output B 202 of AND logic element 203 does not assume state 1,

so daß kein Takt-Impuls 5205 hervorgerufen wird, und zwar unabhängig vom Zustand des Zeitsteuerimpulses P 23, wodurch beide Flipflop-Schaltungen 207 und 208 in ihrem Zustand A US verbleiben. Demzufolge befindet sich der Ausgang 5214 des UND-Verknüpfungsgliedes 214, der die Ausgänge 5206 und 5208 als Eingangssignale verwendet, im Zustand EIN, während sich der Ausgang 5215 des UND-Verknüpfungsgliedes 215, der die Ausgänge 5207 und 5209 als Eingangssignale verwendet, im Zustand A US befindet. Dabei entspricht der Ausgang 5214 dem Ausgang 518 und der Ausgang 5 215 dem Ausgang 517 nach F i g. 4.so that no clock pulse 5205 is generated, regardless of the state of the timing pulse P 23, whereby both flip-flop circuits 207 and 208 remain in their state A US. As a result, output 5214 of AND logic element 214, which uses outputs 5206 and 5208 as input signals, is in the ON state, while output 5215 of AND logic element 215, which uses outputs 5207 and 5209 as input signals, is in state A. US is located. The output 5214 corresponds to the output 518 and the output 5 215 corresponds to the output 517 according to FIG. 4th

Wenn das erste zurückgewiesene Zeichen von dem UND-Verknüpfungsglied 203 erfaßt wird, dann wird der Ausgang 5202 den Zustand EIN annehmen, und der Zeitsteuerimpuls P23 wird über das UND-Verknüpfungsglied 206 dem Leiter 5205 zugeleitet, wobei die Flipflop-Schaltung 209 in den Zustand EIN invertiert wird. Zu dieser Zeit befinden sich die Leiter B 206 und 5209 im Zustand »0« oder A US und die Leiter 5207 und 5208 im Zustand »1« oder EIN. Demzufolge wird der Leiter 5214 den Zustand AUS annehmen, und die Eingangsbedingungen des UND-Verknüpfungsgliedes 211 wird geöffnet, um den Ausgangsimpuls 5211 der Verzögerungsschaltung 210 hindurchzulassen, um so einen Ausgang 5212 zu liefern. Der Ausgang 5212 ruft das Koeffizientensignal 52 nach Fig.4, das im Zwischenspeicher 118 gespeichert wird, und das Koeffizientensignal 53 hervor, das im Zwischenspeicher 120 eingelesen wird.If the first rejected character is detected by the AND gate 203, then the output 5202 will assume the state ON , and the timing pulse P23 is fed via the AND gate 206 to the conductor 5205, whereby the flip-flop circuit 209 is ON is inverted. At this time, conductors B 206 and 5209 are "0" or A US and conductors 5207 and 5208 are "1" or ON. As a result, the conductor 5214 will assume the OFF state, and the input conditions of the AND gate 211 is opened in order to allow the output pulse 5211 of the delay circuit 210 through so as to provide an output 5212. The output 5212 causes the coefficient signal 52 according to FIG. 4, which is stored in the buffer 118, and the coefficient signal 53 which is read into the buffer 120.

Nach Erfassen des zweiten zurückgewiesenen Zeichens wird ein Schreibimpuls 5205 in der gleichen Weise hervorgerufen, um die Flipflop-Schaltung 207 zu invertieren, die wieder den Zustand A US annimmt. Der Ausgang 5206 der Flipflop-Schaltung 207 läßt die Flipflop-Schaltung 208 in den Zustand EIN invertieren. Demzufolge verbleiben 5214 und 5215 in ihrem Zustand A US, und es wird das UND-VerknüpfungsgliedAfter the detection of the second rejected character, a write pulse 5205 is generated in the same way in order to invert the flip-flop circuit 207, which again assumes the state A US. The output 5206 of the flip-flop circuit 207 causes the flip-flop circuit 208 to invert to the ON state. As a result, 5214 and 5215 remain in their A US state and it becomes the AND gate

211 geschlossen, während das UND-Verknüpfungsglied211 closed while the AND logic element

212 geöffnet wird, so daß das Signal 5211 dem Leiter 5213 über das UND-Verknüpfungsglied 212 als Ausgang geliefert wird.212 is opened, so that the signal 5211 the conductor 5213 via the AND logic element 212 as Output is delivered.

In F i g. 6 erhält eine Eingangsklemme A 220 den Ausgang 5213 nach Fig.5, um Flipflop-Schaltungen 250 und 251 einen Schreibimpuls zu liefern. Eingangsklemmen A 221 erhalten den Ausgang 5 2 der Koeffizientenschaltung 102 nach Fig.4, während Eingangsklemmen A 222 den Ausgang 53 der Koeffizientenschaltung 103 nach Fig.4 empfangen. Diese Eingangsklemmen sind mit den Eingangsklemmen der Flipflop-Schaltungen 250 und 251 jeweils direkt oder über Inverterschaltungen 252 und 253 verbunden. Wenn demzufolge eine Eingangsklemme A 220 einen Schreibimpuls empfängt, dann wird das Signal 52 nach Fig.4 in die Flipflop-Schaltung 250 eingeschrieben, während das Signal 53 in der Flipflop-Schaltung 251 gespeichert wird. Die Flipflop-Schaltungen 250 und 251 entsprechen jeweils den Zwischenspeichern 118 und 120 nach F i g. 4. Weiter entsprechen die Ausgänge 5250 und 5251 jeweils den Ausgängen 5 23 und 5 25 nach F i g. 4. Nach dieser Anordnung werden die Koeffizienten der Koeffizientenreihen II und III entsprechend der das erste zurückgewiesene Zeichen enthaltenden aufeinanderfolgenden Ordnung gespeichert. Beim Auftreten des zweiten zurückgewiesenen Zeichens wird ein Signal 521 nach Fig.4 als Schreibimpuls von einer identischen Schaltungsanordnung hervorgerufen.In Fig. 6, an input terminal A 220 receives the output 5213 according to FIG. 5 in order to supply flip-flop circuits 250 and 251 with a write pulse. Input terminals A 221 receive the output 5 2 of the coefficient circuit 102 according to FIG. 4, while input terminals A 222 receive the output 53 of the coefficient circuit 103 according to FIG. These input terminals are connected to the input terminals of the flip-flop circuits 250 and 251 directly or through inverter circuits 252 and 253, respectively. Accordingly, when an input terminal A 220 receives a write pulse, the signal 52 according to FIG. 4 is written into the flip-flop circuit 250, while the signal 53 is stored in the flip-flop circuit 251. The flip-flop circuits 250 and 251 correspond to the latches 118 and 120 of FIG. 1, respectively. 4. Furthermore, the outputs 5250 and 5251 correspond to the outputs 5 23 and 5 25 according to FIG. 4. According to this arrangement, the coefficients of the coefficient series II and III are stored according to the sequential order containing the first rejected character. When the second rejected character occurs, a signal 521 according to FIG. 4 is produced as a write pulse by an identical circuit arrangement.

Wenn zusätzliche zurückgewiesene Zeichen erfaßt werden, wird die Flipflop-Schaltung 207 den Zustand EIN in der gleichen Weise annehmen, wie bereits oben beschrieben wurde, wodurch der Ausgang 5215 vom UND-Verknüpfungsglied 215 den Zustand EIN annehmen wird. Gleichzeitig wird damit der Ausgang 5210 vom ODER-Verknüpfungsglied 209 den Zustand 0 oder A US annehmen, und das UND-Verknüpfungsglied 206 wird das Aussenden eines Schreibimpulses 5205 selbst dann verhindern, wenn zusätzliche zurückgewiesene Zeichen erfaßt werden. Danach verbleiben die Flipflop-Schaltungen 207 und 208 in ihrem Setz-Zustand (F i g. 5).If additional rejected characters are detected, the flip-flop circuit 207 will assume the state ON in the same manner as already described above, whereby the output 5215 of the AND gate 215 will assume the state ON. At the same time, the output 5210 of the OR gate 209 will assume the state 0 or A US , and the AND gate 206 will prevent the sending of a write pulse 5205 even if additional rejected characters are detected. Thereafter, the flip-flop circuits 207 and 208 remain in their set state (FIG. 5).

F i g. 5 und 6 zeigen danach deutlich die Einzelheiten der Verknüpfungsschaltung 104 und der Einstellschaltung 116.F i g. 5 and 6 then clearly show the details of the logic circuit 104 and the setting circuit 116.

Nach Fig.4 werden die Zwischenspeicher 118 und 120 zunächst auf »0« rückgesetzt und beim Auftreten der Signale 519 und 5 21 auf diese Werte gesetzt, um diese Werte beizubehalten. Auf diese Weise werden die Koeffizienten der Koeffizientenreihen II und III entsprechend einer das erste zurückgewiesene Zeichen enthaltenden Ordnung gespeichert. Der Inhalt der Koeffizienten wird jeweils den Ausgängen 523 und 525 geliefert. Auf ähnliche Weise werden die Koeffizienten der Koeffizientenreihen II und III f\ entsprechend dem zweiten zurückgewiesenen Zeichen ^ jeweils in den Zwischenspeichern 119 und 121 gespeichert. Ein Komplement-Verknüpfungsglied 122 umfaßt eine Verknüpfungsmatrix-Schaltung, die als Antwort auf das Signal 524 ein Signal entsprechend dem Komplement von 11 dieses Signal (hiernach als das Komplement-Signal bezeichnet) an einen Ausgangsleiter 527 liefert. Eine Additionsspeicherschaltung 124 berechnet die Summe der Signale 523 und 527 als Antwort auf einen Zeitsteuerimpuls P15, speichert die Summe zeitweilig und liefert die Summe dann als Signal an den Ausgang 529. Ein inverses VerknüpfungsgliedAccording to FIG. 4, the buffers 118 and 120 are initially reset to "0" and are set to these values when signals 519 and 5 21 occur in order to maintain these values. In this way, the coefficients of the coefficient series II and III are stored in accordance with an order including the first rejected character. The content of the coefficients is supplied to the outputs 523 and 525, respectively. Similarly, the coefficients of the coefficient series II and III f \ corresponding to the second rejected character ^ are stored in the buffers 119 and 121, respectively. A complement gate 122 includes a combinational matrix circuit which, in response to signal 524, provides a signal corresponding to the complement of FIG. 11 of that signal (hereinafter referred to as the complement signal) to an output conductor 527. An addition storage circuit 124 calculates the sum of the signals 523 and 527 in response to a timing pulse P 15, temporarily stores the sum and then delivers the sum as a signal to the output 529. An inverse logic element

126 umfaßt eine Verknüpfungsmatrix, die einen Ausgang 536 eines dem inversen Wert des durch das Signal 529 dargestellten Zeichens entsprechenden Signals liefert (hiernach als inverses Signal bezeichnet). Solange sich jedoch das Signal 529 im Zustand »0« befindet, liefert das inverse Verknüpfungsglied 126 ein Signal »0« einem Leiter 536 als inverses Signal, während es zur gleichen Zeit ein Signal EIN dem Ausgangsleiter 535 liefert Zwischenspeicher 120 und 121, Komplement-Verknüpfungsglied 123, Additionsspeicherschaltung 125 und inverses Verknüpfungsglied126 comprises a linking matrix which supplies an output 536 of a signal corresponding to the inverse value of the character represented by the signal 529 (hereinafter referred to as the inverse signal). However, as long as the signal 529 is in the "0" state, the inverse logic element 126 supplies a signal "0" to a conductor 536 as an inverse signal, while at the same time it supplies an ON signal to the output conductor 535. Buffer 120 and 121, complement logic element 123, addition storage circuit 125 and inverse logic element

127 weisen die gleichen Funktionen wie oben für 521 und 5 22 auf.127 perform the same functions as above for 521 and 5 22.

Als Antwort auf einen Zeitsteuerimpuls PA erhält die Additionsspeicherschaltung 107 die Summe des Ausgangs 54 und des Ausgangs 58 des Inhalts ihres eigenen Speichers und speichert dann diese Summe wieder in ihrem eigenen Speicher, der zuvor auf »0« rückgesetzt wird. Aus diesem Grund werden Summen der Signale 54 aufeinanderfolgend gespeichert, und dieser Inhalt wird an den Ausgang B 8 geliefertIn response to a timing pulse PA , the addition storage circuit 107 receives the sum of the output 54 and the output 58 of the contents of its own memory and then stores this sum again in its own memory, which is previously reset to "0". For this reason, sums of the signals 54 are successively stored and this content is supplied to the output B 8

Eine Multiplikationsspeicherschaltung 105 berechnet das Produkt der Signale 54 und 52 als Antwort auf einen Zeitsteuerimpuls P 2 und speichert das Produkt im eigenen Zwischenspeicher, dessen Inhalt an den Ausgang P 6 geliefert wird. Als Antwort auf einen Zeitsteuerimpuls P5 berechnet eine Additionsspeicherschaltung 108 die Summe des Signals 56 und des Ausgangs B 9 ihres eigenen Speichers und speichert die Summe wieder im eigenen Zwischenspeicher, der zuvor auf »0« rückgesetzt wird. Beim Betrieb der Multiplikationsspeicherschaltung 105 und der Additionsspeicher-A multiplication storage circuit 105 calculates the product of the signals 54 and 52 in response to a timing pulse P 2 and stores the product in its own buffer, the content of which is supplied to the output P 6. In response to a timing pulse P5 , an addition storage circuit 108 calculates the sum of the signal 56 and the output B 9 of its own memory and stores the sum again in its own intermediate memory, which is previously reset to "0". When operating the multiplication storage circuit 105 and the addition storage

schaltung 108 werden die Summen der in der Koeffizientenspeicherschaltung 102 enthaltenen Koeffizientenreihen Il und der Zahlenreihe in dem Pufferspeicher 101 aufeinanderfolgend im Zwischenspeicher der Additionsspeicherschaltung 108 gespeichert.circuit 108, the sums of the coefficient series contained in the coefficient storage circuit 102 become Il and the series of numbers in the buffer memory 101 successively in the intermediate memory of the Addition storage circuit 108 is stored.

Als Antwort auf einen Zeitsteuerimpuls P 7 berechnet eine Multiplikationsspeicherschaltung 110 das Produkt der Signale 527 und 58, speichert die Produkte zeitweilig und liefert den Inhalt an den Ausgang β 11. Als Antwort auf einen Zeitsteuerimpuls P 9 berechnet ι ο eine Additionsspeicherschaltung 112 die Summe der Signale 59 und SIl, speichert das Berechnungsergebnis zeitweilig und liefert den Inhalt an einen Ausgang B13. Auf ähnliche Weise berechnet eine Multiplikationsspeicherschaltung 114 als Antwort auf einen Zeitsteuerimpuls Pll das Produkt der Signale B36 und B13, speichert das Berechnungsergebnis zeitweilig und liefert den Inhalt an einen Ausgang B15.In response to a timing pulse P 7 , a multiplication storage circuit 110 calculates the product of the signals 527 and 58, temporarily stores the products and delivers the content to the output β 11. In response to a timing pulse P 9, an addition storage circuit 112 calculates the sum of the signals 59 and SIl, the calculation result is temporarily stores and supplies the content to an output B 13. Similarly, calculates a multiplication memory circuit 114 in response to a timing pulse Pll the product of the signals B36 and B 13, the calculation result is temporarily stores and supplies the content to a Exit B 15.

Eine Multiplikationsspeicherschaltung 106, eine Additionsspeicherschaltung 109, eine Multiplikationsspeicherschaltung 111, eine Additionsspeicherschaltung 113 und eine Multiplikationsspeicherschaltung 115 liefern identische Funktionen für die Ausgänge B 3, B 7, S10, B12, B14, B 28 und S 38, wie die Schaltelemente 105,108,110,112 und 114.A multiplication storage circuit 106, an addition storage circuit 109, a multiplication storage circuit 111, an addition storage circuit 113 and a multiplication storage circuit 115 provide identical functions for the outputs B 3, B 7, S10, B 12, B 14, B 28 and S 38, such as the switching elements 105, 108, 110, 112 and 114.

Als Antwort auf einen Zeitsteuerimpuls P13 vergleicht eine Komparatorschaltung 129 den Ausgang S15 der Multiplikationsspeicherschaltung 114 und den Ausgang B16 der Multiplikationsspeicherschaltung 115, um ein Signal an einen Ausgangsleiter B 57 zu senden, wenn die Ausgänge S15 und B16 übereinstimmen, während gleichzeitig der Ausgang 531 in den Zustand A US geschaltet wird. Wenn dagegen die Signale nicht übereinstimmen, liefert die Komparatorschaltung 129 ein Signal EIN an den Ausgangsleiter B 31. Wenn die Komparatorschaltung 129 jedoch ein Signal EIN entweder vom Ausgang S 35 oder vom Ausgang B 37 empfängt, wird das Signal B16 oder B15 direkt an den Ausgangsleiter S 57 geleitet, ohne daß ein Vergleich dieser Signale vorgenommen wird.In response to a timing pulse P 13, a comparator circuit 129 compares the output S15 of the multiplication storage circuit 114 and the output B 16 of the multiplication storage circuit 115 to send a signal to an output conductor B 57 when the outputs S15 and B 16 match, while at the same time the output 531 is switched to the state A US . In contrast, if the signals do not match, provides the comparator 129 a signal A at the output conductor B 31. When the comparator circuit 129, however, a signal ON receives either from the output of S 35 or the output B 37, the signal B 16 or B 15 directly the output conductor S 57 passed without a comparison of these signals being made.

Fig.7 zeigt Einzelheiten der Komparatorschaltung 129 nach F ig. 4.7 shows details of the comparator circuit 129 according to Fig. 4th

Eingangsklemmen A 202 und A 203 empfangen jeweils die binären Signale B15 und B16 nach F i g. 4 als Eingangssignale. Eine UND-Schaltungsgruppe 215 erfaßt die beiden an den Eingangsklemmen A 202 und A 203 anliegenden Signale entsprechender Ordnungen hinsichtlich ihres Zustandes, ob er gleich 1 ist oder nicht. Eine ODER-Schaltungsgruppe 216 und eine Inverter-Schaltungsgruppe 217 erfassen die beiden an den Eingangsklemmen A TSfI und A 203 anliegenden Signale entsprechender Ordnungen hinsichtlich ihres Zustandes, ob er gleich 0 ist oder nicht Eine weitere ODER-Schaltungsgruppe 218 erhält die Ausgangssignale von der UND-Schaltungsgruppe 215 und der Inverter-Schaltungsgruppe 217, um einen Zustand 1 als Ausgangssignal zu liefern, wenn entweder eine der Schaltungsgruppen 215 und 217 sich im Zustand EIN befindet oder die Signale der entsprechenden Signale an den Eingangsklemmen A 202 und A 203 miteinander übereinstimmen, eo Eine UND-Schaltung 219 läßt einen Ausgang B 216 einen Zustand EIN annehmen, wenn alle Ausgangssignale von der ODER-Schaltungsgruppe 218 sich im Zustand 1 befinden. Daher befindet sich der Ausgang S 216 im Zustand EIN, wenn die Eingangssignale an den Eingangsklemmen A 202 und A 203 genau übereinstimmen. Das Signal B 216 wird durch eine Inverterschaltung 220 invertiert, die ein Ausgangssignal S 217 liefert, das dem Ausgangssignal .831 der Komparatorschaltung 129 nach F i g. 4 liefert.Input terminals A 202 and A 203 each receive the binary signals B 15 and B 16 as shown in FIG. 4 as input signals. An AND circuit group 215 detects the two signals of corresponding orders applied to the input terminals A 202 and A 203 with regard to their state, whether it is equal to 1 or not. An OR circuit group 216 and an inverter circuit group 217 detect the two signals of corresponding orders applied to the input terminals A TSfI and A 203 with regard to their state, whether it is equal to 0 or not. Another OR circuit group 218 receives the output signals from the AND Circuit group 215 and the inverter circuit group 217 to provide a state 1 as an output signal when either one of the circuit groups 215 and 217 is in the ON state or the signals of the corresponding signals at the input terminals A 202 and A 203 match each other, eo one AND circuit 219 causes an output B 216 to assume a state ON when all of the output signals from the OR circuit group 218 are in state 1. The output S 216 is therefore in the ON state when the input signals at the input terminals A 202 and A 203 exactly match. The signal B 216 is inverted by an inverter circuit 220 which supplies an output signal S 217 which corresponds to the output signal 831 of the comparator circuit 129 according to FIG. 4 supplies.

Eine Eingangsklemme A 204 erhält das Ausgangssignal B 37 der inversen Verknüpfungsschaltung 127 nach F i g. 4. Wenn das Ausgangssignal B 37 sich im Zustand EIN oder 1 befindet, dann wird das Ausgangssignal 5218' infolge einer Inverterschaltung 221 in den Zustand 0 geschaltet. Eine UND-Schaltungsgruppe 222 steuert die Signale von Eingangsklemmen A 203 unter der Kontrolle des Ausgangssignals S 218'. Wenn das Ausgangssignal B 218' sich im Zustand 0 befindet, dann werden alle Ausgangssignale 0.An input terminal A 204 receives the output signal B 37 of the inverse logic circuit 127 according to FIG. 4. When the output signal B 37 is in the ON or 1 state, the output signal 5218 'is switched to the 0 state as a result of an inverter circuit 221. An AND circuit group 222 controls the signals from input terminals A 203 under the control of the output signal S 218 '. If the output signal B 218 'is in the state 0, then all output signals become 0.

Eine Eingangsklemme A 205 erhält ein Ausgangssignal 535 von dem inversen Verknüpfungsglied 126 nach Fig.4. Eine Inverterschaltung 223 und eine UND-Schaltungsgruppe 224 wirken auf die Eingangsklemmen A 202 auf die gleiche Weise ein wie die Inverterschaltung 221 und die UND-Schaltungsgruppe 222. Eine ODER-Schaltungsgruppe 225 liefert ein Ausgangssignal 5218, indem die Ausgangssignale der Ordnungen,'die den UN D-Schaltungsgruppen 222 und 224 jeweils entsprechen, einer ODER-Funktion unterworfen werden.An input terminal A 205 receives an output signal 535 from the inverse logic element 126 according to FIG. An inverter circuit 223 and an AND circuit group 224 act on the input terminals A 202 in the same way as the inverter circuit 221 and the AND circuit group 222. An OR circuit group 225 provides an output signal 5218 by dividing the output signals of the orders corresponding to the UN D circuit groups 222 and 224 each correspond to an OR function.

Mit der oben beschriebenen Schaltungsanordnung wird das Ausgangssignal S 218 von den Eingangsklemmen A 202 dann erhalten, wenn sich das Signal an der Eingangsklemme A 204 im Zustand EflVund das an der Eingangsklemme A 205 im Zustand AUS befindet, während im umgekehrten Fall das Ausgangssignal B 218 von den Eingangsklemmen A 203 erhalten wird. Wenn die Eingangssignale an den Eingangsklemmen A 204 und Λ 205 sich beide im Zustand A US befinden, dann wird das gleiche Signal als Eingangssignal erhalten, und zwar als Ausgangssignal B 218, wenn die Eingangssignale von den Eingangsklemmen A 202 und A 203 miteinander übereinstimmen.With the circuit arrangement described above, the output signal S 218 from the input terminals A 202 is obtained when the signal at the input terminal A 204 is in the state EflV and that at the input terminal A 205 is in the OFF state, while in the opposite case the output signal B 218 from the input terminals A 203 is obtained. If the input signals at input terminals A 204 and Λ 205 are both in the state A US , then the same signal is obtained as the input signal, namely as output signal B 218 if the input signals from input terminals A 202 and A 203 match one another.

Danach liefert die in F i g. 7 gezeigte Schaltung alle Funktionen der Komparatorschaltung 129 nach F i g. 4. Dabei besteht bei geeigneter Auswahl der Koeffizientenreihen II und IH keine Möglichkeit, daß die Ausgänge 535 und 537 gleichzeitig Signale JEßVliefern. Das Komplement-Verknüpfungsglied 128 liefert ein Komplementärsignal des Ausgangssignals 58 der Additionsspeicherschaltung 107 an den Ausgangsleiter 533. Als Antwort auf einen Zeitsteuerimpuls P14 berechnet eine Additionsspeicherschaltung 130 die Summe der Signale 557 und 533, speichert diese Summe zeitweilig und liefert den Inhalt an einen Ausgangsleiter 558. Komplement-Verknüpfungsglieder 150 und 151 liefern jeweils Komplementärsignale der Ausgangssignale 557 und 558 an die Leiter 532 und 5 34.Thereafter, the in FIG. 7 shows all functions of the comparator circuit 129 according to FIG. 4. With a suitable selection of the coefficient series II and IH, there is no possibility that the outputs 535 and 537 supply signals JEßV at the same time. The complement logic element 128 supplies a complementary signal of the output signal 58 of the addition storage circuit 107 to the output conductor 533. In response to a timing pulse P 14, an addition storage circuit 130 calculates the sum of the signals 557 and 533, stores this sum temporarily and delivers the content to an output conductor 558 Complement gates 150 and 151 provide complementary signals of output signals 557 and 558 to conductors 532 and 534, respectively.

Die Arbeitsweise der oben beschriebenen Schaltungsanordnung soll nun anhand der oben angegebenen Beispiele beschrieben werden.The operation of the circuit arrangement described above will now be based on the above Examples are described.

(1) Aufarbeitung eines zurückgewiesenen Zeichens(1) Processing of a rejected character

Es sei angenommen, daß das Zeichen 4 in der dritten Ordnung in der in Tabelle 6 gezeigten Zahlenreihe zurückgewiesen und durch χ dargestellt wird. Bei Verwendung der Koeffizientenreihe II kann der Wert für χ anhand der folgenden GleichungAssume that the character 4 in the third order in the series of numbers shown in Table 6 is rejected and represented by χ . When using coefficient series II, the value for χ can be calculated using the following equation

3,x=ll -(I-6+ 2-3+ 4-9-1-...-I-6-5+ 3) mod 11.3, x = ll - (I-6 + 2-3 + 4-9-1 -...- I-6-5 + 3) mod 11.

(21)(21)

In diesem Falle wird zuerst die zurückgewiesene Ordnung der Ausgangszeichenreihe des PufferspeichersIn this case, the rejected order of the output character string of the buffer memory becomes first

809 538/3809 538/3

101 mit Hilfe der Verknüpfungsschaltung 104 nach Fig.4 erfaßt. Daraufhin wird der Koeffizient 3 des Ausgangs der Koeffizientenschaltung 102 entsprechend dieser Ordnung im Zwischenspeicher 118 infolge der Einstellschaltung 116 gespeichert. Gleichzeitig wird damit der entsprechende Koeffizient der Koeffizientenschaltung 103 in dem Zwischenspeicher 120 gespeichert. Das zurückgewiesene Zeichen in der Zeichenreihe aus dem Pufferspeicher 101 wird durch 0 infolge der Verknüpfungsschaltung 104 ersetzt und an die Additionsspeicherschaltung 107 und Multiplikationsspeicherschaltung 105 geliefert. Die Multiplikationsspeicherschaltung 105 erhält gleichzeitig ein Ausgangssignal von der Koeffizientenschaltung 102, um eine Multiplikation mit der Zeichenreihe hervorzurufen, während die Multiplikationsergebnisse aufeinanderfolgend an die Additionsspeicherschaltung 108 abgegeben werden, die daraus die Gewichtssumme unter Verwendung von 11 als Modul berechnet.101 detected with the aid of the logic circuit 104 according to FIG. The coefficient is then 3 des Output of the coefficient circuit 102 according to this order in the buffer 118 as a result of the Setting circuit 116 stored. At the same time, it becomes the corresponding coefficient of the coefficient circuit 103 are stored in the buffer memory 120. The rejected character in the character string the buffer memory 101 is replaced by 0 as a result of the logic circuit 104 and to the addition memory circuit 107 and multiplication storage circuit 105 are supplied. The multiplication memory circuit 105 simultaneously receives an output from the coefficient circuit 102 by one Multiply by the string of characters while the multiplication results are consecutive to the addition storage circuit 108, which therefrom the weight sum using of 11 calculated as a module.

Auf diese Weise arbeiten die Multiplikationsspeicherschaltung 105 und die Additionsspeicherschaltung 108 zusammen, um die Gewichtssumme der Zeichenreihe und der Koeffizientenreihe II aus dem Pufferspeicher 101 zu berechnen, die in der Klammer auf der rechten Seite der Gleichung (21) gezeigt ist. Dieses Ergebnis wird an eine andere Additionsspeicherschaltung 112 geliefert, die gleichzeitig das Ausgangssignal der Multiplikationsspeicherschaltung 110 erhält, die das Produkt des Inhalts der Additionsspeicherschaltung 107 und des Inhalts des Zwischenspeichers 119 berechnet, der über das Komplement-Verknüpfungsglied 122 geliefert wird. Jedoch befindet sich dieses Ausgangssignal im Zustand Null, weil der Inhalt des Zwischenspeichers 119 Null ist. Infolgedessen erscheint das Ausgangssignal der Additionsspeicherschaltung 108 direkt am Ausgang der Additionsspeicherschaltung 112, die gleich der rechten Seite der Gleichung (21) entspricht.In this way, the multiplication storage circuit 105 and the addition storage circuit 108 operate together to get the weight sum of the character series and the coefficient series II from the buffer memory 101 shown in the bracket on the right of equation (21). This result is supplied to another adder storage circuit 112 which simultaneously receives the output of the Multiplication storage circuit 110 which is the product of the contents of addition storage circuit 107 and the content of the buffer 119 calculated via the complement logic element 122 is delivered. However, this output signal is in the state zero because the content of the buffer 119 is zero. As a result, the output of the adder latch circuit 108 appears directly at the output of the addition storage circuit 112, which corresponds to the right hand side of equation (21).

Das Ausgangssignal von der Additionsspeicherschaltung 112 wird an die Multiplikationsspeicherschaltung 114 geliefert. Auf der anderen Seite wird der Inhalt »3« des Zwischenspeichers 118 dem Komplement »0« des Zwischenspeichers 119 infolge der Additionsspeicherschaltung 124 hinzugefügt. Das Additionsergebnis wird mit Hilfe des inversen Verknüpfungsgliedes 126 (in diesem Fall stellt auch der inverse Wert den Wert dar, der durch Verwendung von 11 als Modul erzielt wird, d. h., der inverse Wert von 3 ist 4, wie in Tabelle 7 gezeigt ist), in den inversen Wert umgewandelt. Der umgewandelte Reziprokwert wird der Multiplikationsspeicherschaltung 114 geliefert. Demgemäß erscheint das Ausgangssignal der Multiplikationsspeicherschaltung 114 als Quotient, der dadurch erhalten wird, daß der Teil auf der rechten Seite der Gleichung (21) durch 3 geteilt wird, oder der Wert von λ-selbst.The output from the addition storage circuit 112 is sent to the multiplication storage circuit 114 delivered. On the other hand, the content "3" of the buffer 118 becomes the complement "0" of the Latch 119 as a result of the addition storage circuit 124 added. The addition result becomes with the help of the inverse logic element 126 (in this case the inverse value also represents the value which is achieved by using 11 as a module, d. i.e., the inverse of 3 is 4, as in Table 7 is shown), converted to the inverse value. The converted reciprocal value becomes the multiplication memory circuit 114 delivered. Accordingly, the output of the multiplication memory circuit appears 114 as the quotient obtained by dividing the part on the right-hand side of equation (21) by 3 is shared, or the value of λ-itself.

Auf ähnliche Weise kann das zurückgewiesene Zeichen χ aus der Koeffizientenreihe III mit einem Schaltungssystem berechnet werden, das die Koeffizientenschaltung 103, die Multiplikationsspeicherwerke 106, 111 und 115 und die Additionsspeicherschaltungen 109 und 113 umfassen. Die mit diesen beiden Systemen berechneten Ergebnisse werden mit der Komparatorschaltung 129 verglichen, und wenn beide Werte übereinstimmen, werden sie an den Ausgangsleiter 532 über ein Komplement-Verknüpfungsglied 150 geliefert. Wenn dagegen die beiden Werte nicht übereinstimmen, dann wird ein Ausgangssignal EIN an dem anderen Ausgangsleiter B 31 der Komparatorschaltung 129 hervorgerufen. In diesem Fall kann angezeigt werden, daß ein Fehler in der Ausgangszahlenreihe vom Pufferspeicher 101 vorhanden ist, und zwar zusätzlich zu zurückgewiesenen Zeichen.Similarly, the rejected symbol χ can be calculated from the coefficient series III with a circuit system comprising the coefficient circuit 103, the multiplication storage units 106, 111 and 115, and the addition storage circuits 109 and 113. The results calculated with these two systems are compared with the comparator circuit 129, and if the two values match, they are supplied to the output conductor 532 via a complement logic element 150. If, on the other hand, the two values do not match, then an output signal IN is produced on the other output conductor B 31 of the comparator circuit 129. In this case, it can be indicated that there is an error in the output number series from the buffer memory 101 in addition to rejected characters.

(2) Aufarbeitung
von zwei zurückgewiesenen Zeichen(2) work-up
of two rejected characters

ίο Wenn die zurückgewiesenen Zeichen jeweils mit χ und y bezeichnet werden, wie oben beschrieben, dann wird der Wert auf der rechten Seite der Gleichung (8) am Ausgang 58 der Additionsspeicherschaltung 107 nach Fig.4 und der Wert auf der rechten Seite derίο If the rejected characters are designated with χ and y , as described above, then the value on the right-hand side of equation (8) at the output 58 of the addition storage circuit 107 according to FIG. 4 and the value on the right-hand side of the

is Gleichung (9) am Ausgang 59 der Additionsspeicherschaltung 108 erhalten. Die Koeffizienten 1 und 6 der Koeffizientenreihe II der χ und /enthaltenden Ordnung werden in den Zwischenspeichern 118 und 119 gespeichert. Der Koeffizient 6 wird in ein Komplement — 6 (= 5) mit Hilfe des Komplement-Verknüpfungsgliedes 122 umgewandelt, und dieses Komplement wird mit dem Ausgang 58 mit Hilfe der Multiplikationsspeicherschaltung 110 multipliziert Das wird dadurch bewerkstelligt, daß beide Seiten der Gleichung (8) mit - 6 (= 5) _-■ multipliziert werden. Dann werden der Ausgang der I, Multiplikationsspeicherschaltung 110 und der Ausgang der Additionsspeicherschaltung 108 mit Hilfe der Additionsspeicherschaltung 112 addiert, und der Inhalt des Zwischenspeichers 118 und der Ausgang desEquation (9) is obtained at the output 59 of the addition storage circuit 108. The coefficients 1 and 6 of the coefficient series II of the order containing χ and / are stored in the buffers 118 and 119. The coefficient 6 is converted to a complement - 6 (= 5) by means of the complement logic element 122, and this complement is multiplied by the output 58 by means of the multiplication storage circuit 110. This is accomplished by using both sides of equation (8) with - 6 (= 5) _- ■ are multiplied. Then the output of the I, multiplication storage circuit 110 and the output of the addition storage circuit 108 are added with the aid of the addition storage circuit 112, and the content of the buffer 118 and the output of the

jo Komplement-Verknüpfungsgliedes 122 werden mit Hilfe der Additionsspeicherschaltung 124 addiert. Dadurch wird die Gleichung (9) von der Gleichung (8) subtrahiert. Das inverse Verknüpfungsglied 126 liefert einen inversen Wert der Differenz der Koeffizienten, die dadurch erhalten werden, daß die linke Seite der Gleichung (9) von der der Gleichung (8) subtrahiert wird, und das Ergebnis wird mit dem Ausgang von der Additionsspeicherschaltung 112 mit Hilfe der Multiplikationsspeicherschaltung 114 multipliziert Demzufolge wird der Wert von χ am Ausgang 515 der Multiplikationsspeicherschaltung 114 erhalten.jo complement logic element 122 are added with the aid of the addition memory circuit 124. This subtracts equation (9) from equation (8). The inverse logic gate 126 provides an inverse value of the difference in the coefficients obtained by subtracting the left side of the equation (9) from that of the equation (8), and the result is linked to the output from the adder storage circuit 112 with the aid of the multiplication storage circuit 114. Accordingly, the value of χ at the output 515 of the multiplication storage circuit 114 is obtained.

Die Koeffizienten der Koeffizientenreihe III entsprechend den χ und y enthaltenden Ordnungen werden in den Zwischenspeichern 120 und 121 gespeichert, und eine ähnliche Gleichung ersten Grades, ähnlich der oben beschriebenen, wird verarbeitet, indem jeweils der Inhalt der Zwischenspeicher 120 und 121 und der Inhalt der Additionsspeicherschaltung 109 verwendet wird, und der so erhaltene Wert für χ erscheint am Ausgang der Multiplikationsspeicherschaltung 115. Die Werte von χ werden mit Hilfe der Komparatorschaltung 129 verglichen, und wenn sie übereinstimmen, dann werden ihre Werte als Ausgangssignale über ein Komplement-Verknüpfungsglied 150 abgegeben, das vorgesehen ist, um positive und negative Zeichen während der Operation einzustellen. Der Wert für y wird am Ausgang 534 erhalten, indem der Wert von χ zum Komplement des Inhalts der Additionsspeicherschaltung 107 hinzugefügt wird.The coefficients of the coefficient series III corresponding to the orders containing χ and y are stored in the latches 120 and 121, and a similar first-order equation similar to that described above is processed by adding the contents of the latches 120 and 121 and the contents of the addition storage circuit, respectively 109 is used, and the value for χ thus obtained appears at the output of the multiplication storage circuit 115. The values of χ are compared with the aid of the comparator circuit 129, and if they match, then their values are output as output signals via a complement logic element 150 which is provided to set positive and negative signs during surgery. The value for y is obtained at the output 534 by adding the value of χ to the complement of the contents of the adder storage circuit 107.

(3) Erfassen von Fehlern,
wenn ein oder zwei Zeichen zurückgewiesen werden(3) recording of errors,
when one or two characters are rejected

b5 In diesem Fall sind die Ausgangssignale B17 und 518 der Einstellschaltung 116 nach Fig.4 beide Null, während die Ausgangssignale der Multiplikationsspeicherschaltungen 114 und 115 nicht übereinstimmen.b5 In this case, the output signals B 17 and 518 of the setting circuit 116 according to FIG. 4 are both zero, while the output signals of the multiplication storage circuits 114 and 115 do not match.

Demzufolge nimmt das Ausgangssignal 531 der Die oben beschriebene Anordnung liefert die inAs a result, the output signal 531 takes the form. The arrangement described above provides that in FIG

Komparatorschaltung 129 den Zustand Λ i/5 an, um auf Tabelle 12 gezeigten Ausgänge, wenn die oben bediese Weise anzuzeigen, daß ein Fehler vorhanden ist. schriebene Operation durchgeführt ist.Comparator circuit 129 assumes the state Λ i / 5 to output shown on table 12, if the above Way to indicate that there is an error. surgery has been performed.

Table 12

Ausgangsbedingung B17 ßl8 5 31 5 8 B 9 Ä10 B 23 B 25 B 24 B 26 B 32 B 34 Initial condition B 17 ßl8 5 31 5 8 B 9 Ä10 B 23 B 25 B 24 B 26 B 32 B 34

Zurückgewiesenes Zeichen:
keines AUS EIN AUS I mn ο ο ο ο ο ο Rejected sign:
none OFF ON OFF I mn ο ο ο ο ο ο

Zurückgewiesenes Zeichen:
eins AUS AUS AUS I m n Rejected sign:
one OFF OFF OFF I mn

Zurückgewiesenes Zeichen:
zwei AUS AUS AUS I m η Rejected sign:
two OFF OFF OFF I m η

Zurückgewiesenes ZeichenRejected sign

und Fehlerand mistakes

AUS AUS EIN IOFF OFF ON I

Zurückgewiesenes Zeichen:
mehr als drei EIN AUS * /Rejected sign:
more than three ON OFF * /

In dieser Tabelle stellt 1 die Gewichtssumme der numerischen Werte aller ausgelesenen Zeichenreihen unter Verwendung von 11 als Modul dar, m die Gewichtssumme der Koeffizienten der Koeffizienten der Koeffizientenreihe II ebenfalls unter Verwendung von 11 als Modul, η die Gewichtssumme der Koeffizienten der Koeffizientenreihe III, auch unter Verwendung von 11 als Modul, während a und c jeweils die Werte der Koeffizienten der Koeffizientenreihe II und III an Stellen darstellen, die den Ordnungen entsprechen, die das erste nicht eindeutig erkennbare Zeichen enthalten, wohingegen b und d jeweils Werte der Koeffizienten der Koeffizientenreihe II und III an Stellen darstellen, die den Ordnungen entsprechen, die das zweite zurückgewiesene Zeichen enthalten; χ stellt den numerischen Wert an der Stelle dar, die das erste zurückgewiesene Zeichen enthält, das aufgearbeitet wurde, und y den numerischen Wert an der Stelle, die das zweite zurückgewiesene Zeichen enthält. Ein Symbol * stellt Signale keiner besonderen Bedeutung dar, die in diesem System nicht verwendet werden. Wenn das Signal B17 sich im Zustand JEWbefindet, sind zurückgewiesene Zeichen an mehr als drei Stellen vorhanden, so daß eine solche Bedingung nicht zum Aufarbeiten von Zeichen erfüllt werden kann, und die Eingangszeichenreihe wird insgesamt zurückgewiesen. Wenn das Signal B18 sich im Zustand EIN befindet, dann liegt kein zurückgewiesenes Zeichen vor, und wenn kein Fehler von einem noch weiter unten zu beschreibenden Fehlerdetektor erfaßt wurde, dann werden alle Zeichenreihen angenommen. Wenn weiter das Signal 531 sich im Zustand EIN befindet, dann treten ein zurückgewiesenes Zeichen und ein Fehler gleichzeitig auf, und da diese Zeichenreihe nicht aufgearbeitet werden kann, wird die Zeichenreihe zurückgewiesen. In dem Fall, in dem alle Signale B17, B18 und B 31 sich im Zustand A US befinden, bedeutet dies, daß die zurückgewiesenen Zeichen aufgearbeitet werden können, so daß die Signale B 32 und 534 in eine entsprechende Stelle in der Ordnung der Zeichenreihe, m η In this table, 1 represents the weight sum of the numerical values of all character series read using 11 as the module, m the weight sum of the coefficients of the coefficients of the coefficient series II also using 11 as the module, η the weight sum of the coefficients of the coefficient series III, also below Use of 11 as a module, while a and c each represent the values of the coefficients of the coefficient series II and III at positions that correspond to the orders that contain the first not clearly recognizable character, whereas b and d each represent values of the coefficients of the coefficient series II and III represent in positions corresponding to the orders containing the second rejected character; χ represents the numeric value at the position containing the first rejected character that has been refurbished, and y the numeric value at the position containing the second rejected character. A symbol * represents signals with no special meaning that are not used in this system. When the signal B 17 is in the JEW state, rejected characters are present in more than three places, so that such a condition for processing characters cannot be met, and the input character string is rejected as a whole. If signal B 18 is ON , then there is no rejected character, and if no error has been detected by an error detector to be described below, then all character strings are accepted. Furthermore, if the signal 531 is ON , then a rejected character and an error occur simultaneously, and since this character string cannot be processed, the character string is rejected. In the case in which all signals B 17, B 18 and B 31 are in the state A US , this means that the rejected characters can be processed, so that the signals B 32 and 534 in a corresponding place in the order of String of characters, m η

m ηm η

ο οο ο

b db d

3535

4040

4545

5050

55 die durch Signale B 23, 524, B 25 und 526 infolge der Schaltungsanordnung nach Fig.8 bestimmt wird, eingesetzt werden. In diesem Fall, wenn die Anzahl zurückgewiesener Zeichen lediglich eins ist, dann sind beide Signale 524 und 526 Null, so daß keine entsprechende Ordnungsstelle vorhanden ist und ein Einsetzen des Signals 534 nicht möglich ist Wenn das Signal 518 sich im Zustand EIN befindet, dann wird der Fehler mit Hilfe eines Fehlerdetektors erfaßt, der im folgenden beschrieben wird. 55, which is determined by signals B 23, 524, B 25 and 526 as a result of the circuit arrangement according to FIG. 8, can be used. In this case, if the number of characters rejected is only one, then both signals 524 and 526 are zero, so there is no corresponding ordinance and no onset of signal 534 is possible. If signal 518 is ON then will the fault is detected with the aid of a fault detector which will be described below.

F i g. 9 zeigt den Fehlerdetektor, bei den Eingangsklemmen A 2, A 3 und A 4 mit den Ausgängen 58, 59 und 510 der Additionsspeicherschaltungen 107, 108, 109 jeweils verbunden sind. Als Antwort auf einen Zeitsteuerimpuls P19 liefert eine Null-Komparatorschaltung 134 ein Signal EIN an den Ausgangsleiter 542, wenn alle Signale 58, 59 und 510 »0« sind, und liefert ein Signal EIN an den Ausgangsleiter 543, wenn das Signal 58 »0« ist und entweder eines der beiden Signale 59 und 510 nicht »0« ist, während die Schaltung ein Signal AUS an die Ausgangsleiter 542 und 543 unter anderen Bedingungen als in den beiden oben beschriebenen Fällen liefert. Ein inverses Verknüpfungsglied 131 liefert einen inversen Wert des Ausgangssignals 58 an einen Ausgangsleiter 539. Eine Multiplikationsspeicherschaltung 132 erhält ein Produkt der Signale 539 und 59 als Antwort auf einen Zeitsteuerimpuls P17, speichert dieses Produkt zeitweilig und liefert den Inhalt an einen Ausgangsleiter 559. Eine andere Multiplikationsspeicherschaltung 133 .ührt eine identische Funktion bei den Signalen 539 und 510 aus und liefert die Ausgangssignale an einen Ausgangsleiter 560. Ein Leiter 544 ist lediglich eine Verlängerung des Leiters 58, um auf diese Weise den Inhalt der Additionsspeicherschaltung 107 darzustellen. Komplement-Verknüpfungsglieder 152 und 153 liefern jeweils Komplementär-Signale der Signale 559 und 560 an Leiter 540 und 541. Schließlich werden die in Tabelle 13 gezeigten Ergebnisse erhalten.F i g. 9 shows the error detector in which input terminals A 2, A 3 and A 4 are connected to the outputs 58, 59 and 510 of the addition storage circuits 107, 108, 109, respectively. In response to a timing pulse P 19 134 provides a zero-comparator circuit an ON signal to the output conductor 542 when all the signals 58, 59 and 510 "0" are, and provides a signal A to the output conductor 543 when the signal 58 "0 «And either one of the two signals 59 and 510 is not» 0 «while the circuit supplies a signal OUT to the output conductors 542 and 543 under different conditions than in the two cases described above. An inverse logic element 131 supplies an inverse value of the output signal 58 to an output conductor 539. A multiplication storage circuit 132 receives a product of the signals 539 and 59 in response to a timing pulse P 17, stores this product temporarily and delivers the content to an output conductor 559. Another Multiplication storage circuit 133 performs an identical function on signals 539 and 510 and provides the output signals on output conductor 560. Conductor 544 is merely an extension of conductor 58 to represent the contents of adder storage circuit 107. Complement gates 152 and 153 provide complementary signals of signals 559 and 560 to conductors 540 and 541, respectively. Finally, the results shown in Table 13 are obtained.

Tabelle 13Table 13 B 42B 42 5 435 43 5 405 40 5 415 41 544544 (518)(518) AusgangsbedingungInitial condition EINA AUSTHE END 00 00 00 (EIN)(A) Kein FehlerNo mistake AUSTHE END AUSTHE END PP. QQ dxdx (EIN)(A) Ein FehlerA mistake AUSTHE END EINA ** ** ** (EIN)(A) Zwei oder mehr FehlerTwo or more mistakes

Unter der Bedingung, bei der B18 sich im Zustand £7iVbefindet, falls 542 im Zustand EIN'ist, dann ist kein Fehler vorhanden, während wenn B 43 im Zustand EIN ist, dann sind mehr als zwei Fehler vorhanden, die nicht korrigiert werden können. Wenn dagegen beide Signale B 42 und B 43 sich im Zustand A US befinden, dann ist ein Fehler vorhanden, so daß der Koeffizient ρ der Koeffizientenreihe II entsprechend der Stelle des Fehlers durch 540 gegeben ist, während der Koeffizient q der Koeffizientenreihe III entsprechend der Stelle des Fehlers durch 541 gegeben ist, und die Differenz dxder durch den Fehler veränderten numerischen Werte durch 5 44 gegeben ist.Under the condition in which B 18 is in the state £ 7iVbefindet case 542 in the state EIN'ist, then there is no error, while more than two error when B 43 is in the ON state, then are present which can not be corrected . If, on the other hand, both signals B 42 and B 43 are in the state A US , then there is an error, so that the coefficient ρ of the coefficient series II corresponding to the position of the error is given by 540, while the coefficient q of the coefficient series III corresponding to the position of the error is given by 541, and the difference dx of the numerical values changed by the error is given by 5 44.

F i g. 8 zeigt eine Vorrichtung zum Lesen zurückgewiesener Zeichen, die erfaßt wurden und durch die oben beschriebene Vorrichtung aufzuarbeiten sind. Ein Signal 54 wird in einem Pufferspeicher 135 über eine Klemme A 5 synchron mit einem Zeitsteuerimpuls P 20 gespeichert. Insbesondere werden alle ausgelesenen Zeichenreihen mit der Ausnahme gespeichert, daß das zurückgewiesene Zeichen durch »0« ersetzt wurde. Koeffizientenschaltungen 136 und 137 erzeugen Koeffizienten entsprechend den jeweiligen Ordnungen. Dieselben Bedingungen können mit den Koeffizientenschaltungen 102 und 103 nach F i g. 4 erhalten werden. Wenn sich die Ausgangssignale 517, 518 und 531 in ihrem Zustand A US befinden, dann werden die Inhalte der Zwischenspeicher 118, 119, 120, 121 und die Ausgangssignale 532 und 534 in Zwischenspeichern 142, 143, 144, 145, 146 und 147 jeweils gespeichert, während wenn das Ausgangssignal 518 sich im Zustand EIN befindet und die Ausgangssignale 542 und 543 im Zustand AUS sind, dann werden die Ausgangssignale 540 gleich p, 541 gleich gund 544 gleich dx jeweils in diesen Zwischenspeichern eingeschrieben. Wenn die Ausgangssignale B17,518,531,542 und 543 die oben beschriebenen Bedingungen nicht erfüllen, dann wird keine Korrektur durchgeführt, und die in F i g. 8 gezeigte Schaltung arbeitet nicht. Vom Pufferspeicher 135 und den Koeffizientenschaltungen 136 und 137 werden jeweils Ausgangssignale 545, 546 und 547 als Antwort auf einen Zeitsteuerimpuls .P 20 geliefert, der in einer Anzahl entsprechend der Anzahl der Ordnungen der Zeichenreihen erzeugt wird. Eine Koeffizienten-Komparatorschaltung 141 vergleicht die Ausgangssignale 546 und 551 mit den Ausgangssignalen 547 und 552, um zu bestimmen, ob die Signale gleich sind oder nicht. Wenn beide Signalpaare gleich sind oder wenn sie mit den Koeffizienten der Ordnung übereinstimmen, die a und b oder cund ti oder ρ und q erhalten hat, dann wird die Koeffizienten-Komparatorschaltung 141 ein Signal EIN an den Ausgangsleiter 550 liefern und einen Schiebeimpuls an den Ausgangsleiter 553 senden. Wenn ein Signalpaar oder beide Signalpaare nicht übereinstimmen, dann wird die Koeffizienten-Komparatorschaltung 141 das Ausgangssignal 550 in den Zustand AUS schalten und kein Signal an den Ausgangsleiter 5 53 senden. Ein Verknüpfungsglied 138 läßt ein Signal auf dem Ausgangsleiter 545 zum Ausgangsleiter 548 hindurch, wenn das Ausgangssignal 550 sich im Zustand A US befindet, und läßt ein Signal vom Ausgangsleiter 545 zum Ausgangsleiter 549 hindurch, wenn der Ausgangsleiter 550 sich im Zustand £Wbefindet.F i g. Fig. 8 shows an apparatus for reading rejected characters which have been detected and are to be processed by the apparatus described above. A signal 54 is stored in a buffer memory 135 via a terminal A 5 in synchronism with a timing pulse P 20. In particular, all strings of characters read out are saved with the exception that the rejected character has been replaced by "0". Coefficient circuits 136 and 137 generate coefficients according to the respective orders. The same conditions can be achieved with the coefficient circuits 102 and 103 according to FIG. 4 can be obtained. When output signals 517, 518 and 531 are in their A US state, the contents of latches 118, 119, 120, 121 and output signals 532 and 534 are stored in latches 142, 143, 144, 145, 146 and 147, respectively , while if the output signal 518 is in the ON state and the output signals 542 and 543 are in the OFF state, then the output signals 540 equal to p, 541 equal to g and 544 equal to dx are respectively written into these latches. If the output signals B 17,518,531,542 and 543 do not meet the conditions described above, then no correction is made and the steps shown in FIG. The circuit shown in Figure 8 does not work. Output signals 545, 546 and 547 are respectively supplied from the buffer memory 135 and the coefficient circuits 136 and 137 in response to a timing pulse .P 20 generated in a number corresponding to the number of orders of the character strings. A coefficient comparator circuit 141 compares the output signals 546 and 551 with the output signals 547 and 552 to determine whether the signals are the same or not. If both signal pairs are the same or if they match the coefficients of the order given by a and b or c and ti or ρ and q , then coefficient comparator circuit 141 will provide an ON signal to output conductor 550 and a shift pulse to the output conductor 553 send. If one or both of the signal pairs do not match, then the coefficient comparator circuit 141 will switch the output signal 550 to the OFF state and will not send a signal to the output conductor 553. A logic element 138 passes a signal on output conductor 545 to output conductor 548 when output signal 550 is in state A US and passes a signal from output conductor 545 to output conductor 549 when output conductor 550 is in state £ W.

F i g. 10 zeigt Einzelheiten der Koeffizienten-Kompa- ts ratorschaltung 141 nach F i g. 8. Eingangsanschlußgruppen A 206, A 207, A 208 und A 209 erhalten jeweils die Ausgangssignale 546, 551, 547 und 552 nach Fig.8.F i g. FIG. 10 shows details of the coefficient comparator circuit 141 of FIG. 8. Input connection groups A 206, A 207, A 208 and A 209 each receive the output signals 546, 551, 547 and 552 according to FIG.

Komparatorschaltungen 226 und 227 sind identisch denen, die die UN D-Verknüpfungsglieder 215 und 219, die ODER-Verknüpfungsglieder 216 und 218 und die Inverterschaltung 207 nach F i g. 7 umfassen. Diese Komparatorschaltungen schalten das Ausgangssignal 5219 in den Zustand EIN, wenn die Ausgangssignale von den Eingangsanschlußgruppen A 206 und A 207 miteinander übereinstimmen, während das Ausgangssignal 5219 in den Zustand A US geschaltet wird, wenn diese Eingangsanschlußgruppen nicht übereinstimmen. Auf ähnliche Weise wird das Ausgangssignal 5220 in den Zustand EIN geschaltet, wenn die Signale von den Eingangsanschlußgruppen A 208 und A 209 miteinander übereinstimmen, während das Ausgangssignal 5 220 in den Zustand AUS geschaltet wird, wenn diese Eingangsanschlußgruppen nicht übereinstimmen, wobei die Koeffizienten verglichen werden. Ein UND-Verknüpfungsglied 228 schaltet ein Ausgangssignal 5221 in den Zustand EIN, wenn sich die Ausgangssignale 5219 und 5220 beide im Zustand EIN befinden. Das Ausgangssignal 5 221 wird an einen Setzanschluß einer Flipflop-Schaltung 230 geliefert, während ein mit Hilfe einer Inverterschaltung 229 invertiertes Signal an einen Rücksetzanschluß der Flipflop-Schaltung 230 geliefert wird. Wenn ein Schreibimpuls vom Eingangsanschluß A 210 empfangen wird, dann wird die Flipflop-Schaltung 230 in den Zustand EIN oder A US entsprechend dem Zustand EIN oder AUS des Signals 5221 gesetzt, um das Ausgangssignal an einen Ausgangsleiter 5222 zu liefern. Als Schreibimpuls kann ein Signal verwendet werden, das gegenüber dem Zeitsteuerimpuls P20 durch eine Periode verzögert ist, die der Verzögerung in der Arbeitsweise der Koeffizientenschaltung 136 oder 137 und der Komparatorschaltung 226 oder 227 nach F i g. 8 entspricht. Eine UND-Verknüpfungsschaltung 231 verknüpft das Ausgangssignal 5221 und den Schreibimpuls vom Eingangsanschluß A 210, um ein Ausgangssignal 5223 zu liefern. Die Ausgangssignale 5222 und 5223 entsprechen jeweils den Ausgangssignalen 550 und 553 nach Fig.8. Auf diese Weise liefert die in Fig. 10 gezeigte Schaltung die Funktion der Koeffizienten-Komparatorschaltung nach F i g. 8.Comparator circuits 226 and 227 are identical to those that use the UN D gates 215 and 219, the OR gates 216 and 218 and the inverter circuit 207 according to FIG. 7 include. These comparator circuits turn the output signal 5219 ON when the output signals from the input terminal groups A 206 and A 207 coincide with each other, while the output signal 5219 is switched to the state A US when these input port groups do not coincide. Similarly, the output signal 5220 is switched ON when the signals from the input terminal groups A 208 and A 209 match each other, while the output signal 5 220 is switched OFF when these input terminal groups do not match, the coefficients being compared . An AND gate 228 switches an output signal 5221 to the ON state when the output signals 5219 and 5220 are both in the ON state. The output signal 5 221 is supplied to a set terminal of a flip-flop circuit 230, while a signal inverted by means of an inverter circuit 229 is supplied to a reset terminal of the flip-flop circuit 230. When a write pulse is received from the input terminal A 210, the flip-flop circuit 230 is set to the ON or A US state corresponding to the ON or OFF state of the signal 5221 to provide the output signal to an output conductor 5222. A signal which is delayed from the timing pulse P20 by a period corresponding to the delay in the operation of the coefficient circuit 136 or 137 and the comparator circuit 226 or 227 shown in FIG. 8 corresponds. An AND logic circuit 231 combines the output signal 5221 and the write pulse from the input terminal A 210 in order to provide an output signal 5223. The output signals 5222 and 5223 correspond to the output signals 550 and 553 according to FIG. 8, respectively. In this way, the circuit shown in FIG. 10 provides the function of the coefficient comparator circuit of FIG. 8th.

Weiter ist in Fig.8 ein Verknüpfungsglied 140 gezeigt, das das Ausgangssignal von 555 nach 556 hindurchläßt, wenn das Ausgangssignal 550 sich im Zustand AUS befindet, und das Ausgangssignal von 557 nach 556 hindurchläßt, wenn sich das Ausgangssignal 550 im Zustand EIN befindet. Eine Additionsspeicherschaltung 148 berechnet die Summe der Signale 549 und 554 als Antwort auf einen Zeitsteuerimpuls P21, speichert die berechnete Summe zeitweilig und liefert den Inhalt an den Ausgangsleiter 557. Auf diese Weise wird ein korrigierter numerischer Wert als Signal an den Ausgangsleiter 557 gesendet Die Korrektur eines Fehlers kann dadurch durchgeführt werden, indem der Differenzwert dx zum ursprünglichen Wert hinzugefügt wird. Insofern das nicht eindeutig erkennbare Zeichen auf »0« gesetzt wurde, resultiert eine Addition des Wertes χ oder y in der Übertragung von χ und y ohne jede Änderung. Ein Zwischenspeicher 139 ist vorgesehen, um einen Synchronismus mit der Koeffizienten-Komparatorschaltung 141 und das Signal auf den Ausgangsleiter 548 aufrechtzuerhalten und es an den Ausgangsleiter 555 als einen Ausgang zu liefern. Infolge eines von der Komparatorschaltung 141 gelieferten Schiebeimpulses 553 wird der Inhalt eines Zwischenspeichers 143 an einen Zwischenspeicher 142 übertragen, während zur gleichen Zeit die Inhalte der8 also shows a logic element 140 which passes the output signal from 555 to 556 when the output signal 550 is in the OFF state and passes the output signal from 557 to 556 when the output signal 550 is in the ON state. An addition storage circuit 148 calculates the sum of the signals 549 and 554 in response to a timing pulse P21, temporarily stores the calculated sum and supplies the content to the output conductor 557. In this way, a corrected numerical value is sent as a signal to the output conductor 557 The correction of a Failure can be made by adding the difference value dx to the original value. If the not clearly recognizable character was set to "0", adding the value χ or y results in the transfer of χ and y without any change. A latch 139 is provided to maintain synchronism with the coefficient comparator circuit 141 and the signal on the output conductor 548 and provide it to the output conductor 555 as an output. As a result of a shift pulse 553 supplied by the comparator circuit 141, the content of a buffer 143 is transferred to a buffer 142, while at the same time the contents of the

Zwischenspeicher 145 und 147 jeweils die Zwischenspeicher 144 und 146 übertragen werden. Auf diese Weise werden zuerst, während die Signale der numerischen Werte des ersten korrigierten Zeichens in den Zwischenspeichern 142,144 und 146 aufrechterhalten werden, wenn eine Korrektur durchgeführt wird, die Signale der numerischen Werte des zweiten korrigierten Zeichens in die Zwischenspeicher 143, 145 und 147 übertragen. Aus diesem Grunde werden die Signale der korrigierten Zeichenreihe aufeinanderfolgend dem Ausgangsleiter 556 geliefert und diese Signale an einen Ausgangspufferspeicher 149 unter der Kontrolle eines Zeitsteuerimpulses P 22 abgegeben. Wenn alle Zeichenreihen abgegeben und wenn also die Inhalte der Zwischenspeicher 144 und 142 jeweils »0« sind, dann kann festgestellt werden, daß die Kombination von ρ und q, die vom Fehlerdetektor berechnet wurde, nicht in der Kombination der Koeffizientenreihen II und III vorhanden ist, da mehr als zwei Fehler in den Zeichenreihen nicht korrigiert werden können, und daher muß die Eingangszeichenreihe zurückgewiesen werden.
Aus der vorhergehenden Beschreibung geht hervor, daß entsprechend der Erfindung eine Codeprüfanordnung angegeben wird, die in der Lage ist, Fehler zu erfassen und zu korrigieren und zurückgewiesene Zeichen in Dezimalzahlenreihen aufzuarbeiten. In der oben angegebenen Anordnung kann ein Teil oder derBuffers 145 and 147 are transferred to buffers 144 and 146, respectively. In this way, first, while the signals of the numerical values of the first corrected character are maintained in the latches 142, 144 and 146, when correction is performed, the signals of the numerical values of the second corrected character are transferred to the latches 143, 145 and 147. For this reason, the signals of the corrected character row are sequentially supplied to the output conductor 556 and leave these signals to an output buffer memory 149 under the control of a timing pulse P 22nd If all character strings are output, and if the contents of the buffers 144 and 142 are each "0", then it can be determined that the combination of ρ and q calculated by the error detector is not present in the combination of the coefficient series II and III since more than two errors in the character strings cannot be corrected, and therefore the input character string must be rejected.
It can be seen from the foregoing description that, according to the invention, a code checking arrangement is specified which is capable of detecting and correcting errors and processing rejected characters in series of decimal numbers. In the above arrangement, a part or the

ίο Pufferspeicher insgesamt herkömmlich verwendet werden, wenn er entsprechend der Zeit mit Hilfe eines Ringzählers oder dergleichen geschaltet wird. Weiter kann eine Vielzahl der Addierer und Multiplizierer verwendet werden, die parallel mit einer oder allenίο Buffer tanks are generally used conventionally, when it is switched according to the time with the aid of a ring counter or the like. Further A variety of adders and multipliers can be used in parallel with one or all of them

is Additionsspeicherschaltungen und Multiplikationsspeicherschaltungen betrieben werden können. Die oben beschriebene Anordnung kann auch auf ^-Systeme (wobei η eine ganze Zahl ist) ohne jede grundlegende Änderung übertragen werden.is addition storage circuits and multiplication storage circuits can be operated. The arrangement described above can also be applied to ^ systems (where η is an integer) without any fundamental change.

Hierzu 9 Blatt ZeichnungenIn addition 9 sheets of drawings

809 538/809 538 /

ZEICHNUNGEN BLATT 1DRAWINGS SHEET 1

ι O-ι O-

JTJ ι/) JTJ ι /)

Nummer: 15 49105 Number: 15 49 105

Int. CI.2: G 06 F 11/12 Int. CI.2: G 06 F 11/12

Bekanntmachungstag: 21. September 1978Announcement Date: September 21, 1978

"zwischenspeicher "cache

FIG. IFIG. I.

Zeifgeber-Clock

schalf-sleepy

/4/ 4

/f ioef2_~/ f ioef2_ ~

Claims

F i g. 8 is a block diagram of a device for processing code characters that are not clearly recognizable according to the invention,

F i g. 9 is a block diagram of an error correction device according to the invention;

Fig. 10 is a block diagram of the comparator circuit

Table 1 1 2 3 4th 5 6th 7 ί 10 11th 12th 13th 14th 15th order 6th 3 4th 9 2 2 00 8th 8th 3 6th 6th Series of numbers 3 9 9 0 6

according to Fig. 8th.

The principle of the new code checking arrangement will be explained using an example in which one line consists of a section of information with a series of 15 decimal numbers, as in Table 1 is shown.

1515th

2020th

In the conventional binary row parity check system, "1" or "0" are used as redundant check bits added to the rows, depending on whether the number "1" containing the information is even or odd is This corresponds to calculating a sum of numerical values "0" and "1" in the binary series by using 2 as a module. This method can be extended to the case of a decimal system where the check digit is a tenth complement of a sum (the remainder is obtained by dividing the sum obtained by 10) respective numerical values of a line is selected using 10 as a module. In Table 1, the 16th order is the check digit. Since the The sum of the numerical values of the row row from the first to the fifteenth order is 72, results for calculating this value using 10 as the modulus equal to 2, and the complement of 10 for 2 is 8, which is shown in the last column of Table 1. The sum of the total values including the obtained check digit would be when using 10

as a module a multiple of 10 or 0. If an error occurs in a part of this series of numbers, the Sum of all numbers when using 10 as a module not 0, so it becomes possible to make such an error capture. However, since it is not possible in this case to trace the location of incorrect numbers, theirs is Correction impossible. In the event that any of the numbers in a row cannot be recognized and is rejected, but its location can be grasped, it is possible to work up the number, since the Complement of the sum of all numeric values except the received rejected number below Using 10 as the module represents the number that is rejected. Table 2 shows an example in which the number of the 9th order is rejected and the sum of all numbers except the number of these Order 74 is. Since the value of 74 using 10 as a module corresponds to the value 4 and that Complement to 10 equals 6, the value 6 corresponds to the number of the 9th order to be determined.

Table 2 1 2 3 4th 5 6th 7th 8th 9 10 11th 12th 13th 14th 15th 16 order 6th 3 4th 9 2 2 9 0 99 0 8th 8th 3 6th 6th 8th Series of numbers

The above description relates to a rejected number that needs to be worked up the number

Check system for processing a rejected one of the additional check digits can be increased. Table 3

Number where the number of rejected numbers 45 shows an example using 3 check digits. / ~

is just a single number. To more than one v,

Table 3

order

Series of numbers

Coefficient series I.
Coefficient series II

Coefficient series IH

12 3 4 5 6

6 3 4 9 2 2
111111

12 3 4 5 6
0 0 0 0 0 0

7th 8th 9 10 11th 12th 13th 14th 15th 16 17th 18th 9 0 6th 0 8th 8th 3 6th 6th 8th 4th 9 1 1 1 1 1 1 1 1 1 7th 8th 9 0 1 2 3 4th 5 0 0 0 1 1 1 1 ΓΓ 1

The first check digit Ci (16th order) is replaced by a simple sum of the series of numbers using 10 as the module in a similar way to the above Cases determined. In other words, this value corresponds to a value obtained by calculating the Sum of the series of numbers (weight sum) is obtained which is the complement of the product sum the respective numerical values of the series of numbers

is the corresponding values of the coefficient series I 1st to 15th order using 10 as the module. The second check digit C2 (17th order) is the complement of the product sum of the respective numerical values of the number series with the corresponding values of the coefficient series II 1st to 15th order. Similarly, the third check digit is Cz (18th order) as the complement of the product sum-