DE1524792C3 - Erasable solid-state memory for binary data - Google Patents
Erasable solid-state memory for binary dataInfo
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Description
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Die Erfindung betrifft einen löschbaren Festkörperspeicher für binäre Daten mit elektronisch gesteuerter Ein- und Ausgabe der Information und mit matrixartig angeordneten Doppelbasistransistoren als Speicherzellen mit je einem als Emitter wirksamen Übergang sowie mit je zwei als Basis wirksamen ohmschen Kontakten.The invention relates to an erasable solid-state memory for binary data with electronically controlled Input and output of the information and with double base transistors arranged like a matrix as Memory cells each with a junction effective as an emitter and with two each effective as a base ohmic contacts.
Es wurden bereits Festkörperbauelemente bekannt, die außer einem einzigen, Minoritätsladungsträger injizicrenden PN-Übergang noch zwei zu diesem Emitter unsymmetrisch angeordnete ohmsche Kontakte besitzen. Obwohl diese Kontakte keinerlei Übergangsverhalten aufweisen, werden sie weiterhin erste Basis und zweite Basis und das Bauelement selbst Doppelbasistransistor genannt. Ein derartiges Bauelement mit nur einem Übergang wurde z. B. in der Monographie »Integrated Circuits« (Series in Solid-State Electronics, Motorola, McGraw-Hill-Verlag, New York, 1965) beschrieben und dort als »Unijunction-Transistor« bezeichnet. Dieses aktive Bauelement besitzt eine Charakteristik, die einem negativen Widerstand entspricht, wenn zwischen beiden Basiskontakten eine Spannung wirksam ist, während ohne eine derartige Spannung die Charakteristik etwa der einer normalen Flächendiode gleicht. Unter der Charakteristik ist, wie bei Dioden üblich, in Abhängigkeit des über den PN-Übergang fließenden Stromes von der an diesem anliegenden Spannung zu verstehen.Solid-state components have already been known which inject, in addition to a single, minority charge carrier PN junction two more ohmic contacts arranged asymmetrically to this emitter own. Although these contacts have no transitional behavior have, they will continue to have a first base and a second base and the component itself Called a double base transistor. Such a component with only one transition was z. B. in the Monograph "Integrated Circuits" (Series in Solid-State Electronics, Motorola, McGraw-Hill-Verlag, New York, 1965) and referred to there as "unijunction transistor". This active component has a characteristic which corresponds to a negative resistance when between the two Base contacts a voltage is effective, while without such a voltage the characteristic about that resembles a normal flat diode. As is usual with diodes, the characteristic is dependent of the current flowing through the PN junction from the voltage applied to it to understand.
Aus der genannten Monographie geht weiterhin hervor, daß das oben beschriebene Verhalten des Bauelementes durch einen Spannungsteilereffekt zu erklären ist und daß ein Doppelbasistransistor sich verhältnismäßig leicht in monolithischer Bauweise ausführen läßt. Bekanntlich eignet sich diese Bauweise gut zur Herstellung großer Stückzahlen auf einem einzigen Halbleiterausgangsplättchen, wobei unter Benutzung geeigneter Verfahren große Zuverlässigkeit und geringer Fertigungsausschuß erzielt werden kann.The above monograph also shows that the behavior of the Component can be explained by a voltage divider effect and that a double base transistor can be carried out relatively easily in monolithic construction. As is known, this type of construction is suitable good for high volume production on a single semiconductor output die, where Achieved high reliability and low scrap using appropriate methods can be.
In der USA.-Patentschrift 2 907 000 ist bereits eine Speichermatrix unter Verwendung von Doppelbasistransistoren beschrieben. Bei dieser Matrixschaltung .Wird unter Ausnutzung des bistabilen Schaltverhaltens dieser Doppelbasistransistoren beim Einschreiben einer bestimmten Zeile, zunächst eine Zeile über Selektorleitungen vorbereitet, um dann die dort vorhandenen Doppelbasistransistoren über die jeweils vorgesehene besondere Informationseingangsleitung wahlweise zur Informationsspeicherung anzusteuern. Zum Auslesen der gespeicherten Informationen werden wiederum die Selektorleitungen wahlweise betätigt, so daß die hiermit verbundenen Doppelbasistransistoren im Speicherzustand in den anderen stabilen Betriebszustand kippen, um hierbei eine jeweils an den Emitter angeschlossene Diode in den leitenden Zustand zu schalten, der dann auf jeweils an alle Dioden einer Spalte angeschlossenen Ausgangsleitungen angezeigt wird.In U.S. Patent 2,907,000 there is already a memory array using double base transistors described. In this matrix circuit, the bistable is used Switching behavior of these double base transistors when writing a certain line, initially one Line prepared via selector lines, to then over the existing double base transistors the particular information input line provided in each case, optionally for information storage head for. The selector lines are in turn used to read out the stored information optionally operated so that the double base transistors connected therewith in the memory state in the flip another stable operating state in order to turn a diode connected to the emitter into to switch the conductive state, which is then connected to all diodes of a column Output lines is displayed.
Bei einer Anordnung dieser Art bestehen wesentliche Nachteile nicht nur darin, daß Bauelemente wie Dioden mit ihren Vorwiderständen zusätzlich erforderlich sind, sondern auch, daß die Ansteuerung zum Schreiben und Lesen die Betätigung von weiterhin erforderlichen Selektorleitungen benötigt. Hierbei ist es dann unvermeidlich, daß beim Einschreiben einer Information in eine bestimmte Zeile gleichzeitig die noch darin enthaltene Information ausgelesen wird. Die individuelle Adressierung von Speicherzellen in mehreren Zeilen ist durch die Selektroleitungsansteuerung ebenfalls nicht möglich.In an arrangement of this type, there are significant disadvantages not only in the fact that components like diodes with their series resistors are additionally required, but also that the control the actuation of selector lines that are still required for writing and reading are required. It is then inevitable that when information is written in a certain line at the same time the information still contained therein is read out. The individual addressing of Memory cells in several rows are also not possible due to the selection line control.
Ein weiterer Festkörperspeicher ist im IBM-Technical Disclosure Bulletin, Bd. 8, Nr. 2, Juli 1965, auf den S. 333 und 334 als Festwertspeicher beschrieben, der besonderer Maßnahmen zum Einschreiben bedarf, so daß die Möglichkeit des elektronisch gesteuerten und damit schnell durchführbaren Einschreibens der zu speichernden Information fehlt.Another solid-state memory is in the IBM Technical Disclosure Bulletin, Vol. 8, No. 2, July 1965, described on p. 333 and 334 as a read-only memory, the special measures for registered writing needs, so that the possibility of electronically controlled and thus quickly feasible The information to be saved is missing.
Die Aufgabe der vorliegenden Erfindung bestehtThe object of the present invention is
deshalb in Vermeidung der oben aufgeführten Nachteile darin, einen sowohl zum Einschreiben als auch zum Auslesen der zu speichernden Information geeigneten Festkörperspeicher bereitzustellen, der aus einer aus Doppelbasistransistoren aufgebauten Matrix besteht.therefore, in avoiding the disadvantages listed above, one for both registered mail and mail to provide suitable solid-state memory for reading out the information to be stored, the consists of a matrix made up of double base transistors.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß zur Informationseingabe und -ausgabe über eine der Zeilen- und eine der Spaltensammelschienen ausschließlich die eine Basis aller Doppelbasistransistoren an einem gemeinsamen Nullpotential, die andere Basis einer jeden Doppelbasistransistorreihe an der gemeinsamen Zeilensammelschiene und die Übergänge der Doppelbasistransistoren jeder Spalte über je einen als Fortsetzung der sich an den jeweiligen Übergang anschließenden Zone ausgebildeten Arbeitswiderstand an der gemeinsamen Spaltensammeischiene anliegen.According to the invention, this object is achieved in that for information input and output via one of the row and one of the column busbars exclusively the one base of all double base transistors at a common zero potential, the other base of each double base transistor row on the common row bus and the junctions of the double base transistors each Column over one formed as a continuation of the zone adjoining the respective transition Working resistance on the common column busbar issue.
Eine Anordnung dieser Art ist vorzüglich für die integrierte Schaltungstechnik in monolithischer Bauweise geeignet, da dank der Erfindung neben einer Einsparung von Widerständen auch noch die Anwendung besonderer Dioden entfällt und die Arbeitswiderstände jeweils mit der Emitterzone vereinigt sind. Hierdurch läßt sich einmal die Packungsdichte erhöhen und zum anderen ist der Raumbedarf pro Speicherzelle kleiner als bisher.An arrangement of this type is excellent for integrated circuit technology in monolithic construction suitable because, thanks to the invention, in addition to saving resistors, also the application special diodes are omitted and the load resistors are combined with the emitter zone are. This allows the packing density to be increased on the one hand and the space requirement on the other per storage cell smaller than before.
Ein vorteilhafter Schaltungsaufbau für monolithische Bauweise ergibt sich in Anwendung einer Mehrzahl von in einem gemeinsamen Halbleiterplättchen integrierten Doppelbasistransistoren, bei denen jeweils eine zentrale Basiszone von einer ringförmigen Emitterzone umgeben ist, die ihrerseits konzentrisch innerhalb einer peripheren Basiszone liegt, in vorteilhafter Weiterbildung der Erfindung dadurch, daß die peripheren Basiszonen an Masse liegen, die zentralen Basiszonen mit der Zeilensammelschiene verbunden sind und die Emitterzonen je einen radialen Ansatz besitzen. Auf diese Weise ergibt sich zusätzlich eine wirkungsvolle Abschirmung der Speicherzellen untereinander, wobei sich die peripheren Basiszonen durch das Halbleitersubstrat selbst ergeben können.An advantageous circuit structure for monolithic construction results from the use of a A plurality of dual base transistors integrated in a common semiconductor die each of which a central base zone is surrounded by an annular emitter zone, which in turn lies concentrically within a peripheral base zone, in an advantageous development of the invention in that the peripheral base zones are grounded, the central base zones with the line busbar are connected and the emitter zones each have a radial approach. That way results In addition, there is an effective shielding of the memory cells from one another, whereby the peripheral base zones can result from the semiconductor substrate itself.
Neben der Maßnahme, die sich kreuzenden Sammelschienen einmal durch eine erste dielektrische Schicht vom Halbleitersubstrat zu isolieren und durch eine zweite dielektrische Schicht voneinander zu isolieren, läßt sich unter Vermeidung der Anwendung zweier dielektrischer Schichten gemäß einer weiteren vorteilhaften Weiterbildung der Erfindung die Gestaltung so treffen, daß unter Beibehaltung der ersten dielektrischen Schicht, die Kreuzungsstellen zwischen den horizontalen und vertikalen Sammelschienen durch innerhalb der zentralen Basiszonen angebrachte hochdotierte Unterführungszonen herstellbar sind. Dank dieser Maßnahme lassen sich Kreuzungsstellen sehr geringer Kapazität realisieren.In addition to the measure, the crossing busbars once through a first dielectric Layer to isolate from the semiconductor substrate and by a second dielectric layer from each other to isolate can, avoiding the use of two dielectric layers according to Another advantageous development of the invention make the design so that while maintaining of the first dielectric layer, the points of intersection between the horizontal and vertical Busbars through highly doped underpass zones within the central base zones can be produced. Thanks to this measure, crossing points can be of very low capacity realize.
Die Erfindung soll nun an Hand von Ausführungsbeispielen mit Hilfe nachstehend aufgeführter Zeichnungen näher beschrieben werden. In diesen zeigt_The invention will now be based on exemplary embodiments with the help of the following Drawings are described in more detail. In these shows_
Fig. 1 ein Schaltschema der Speicherzelle gemäß der Erfindung,1 shows a circuit diagram of the memory cell according to the invention,
F i g. 2 die Strom-Spannungs-Charakteristik einer derartigen Speicherzelle,F i g. 2 the current-voltage characteristic of such a memory cell,
Fig. 3 die Darstellung der Emitterzone eines Doppelbasistransistors in Draufsicht, Fig. 3a einen Schnitt entlang der LinieIIIa-IIIa im gezeigten Ausschnitt in Fig. 3,3 shows the representation of the emitter zone of a double base transistor in plan view, 3a shows a section along the line IIIa-IIIa in the section shown in Fig. 3,
F i g. 4 eine Draufsicht auf diese Speicherzelle bei monolithischer Bauweise,F i g. 4 shows a plan view of this storage cell with a monolithic construction,
Fig. 4a einen Schnitt entlang der Geraden IVa-IVa der in Fig. 4 gezeigten Speicherzelle,FIG. 4a shows a section along the straight line IVa-IVa of the memory cell shown in FIG. 4, FIG.
F i g. 5 eine Draufsicht auf die Speicherzelle nach einem weiteren Verfahrensschritt,F i g. 5 shows a plan view of the memory cell after a further method step;
Fig. 5a einen Schnitt entlang der Linie Va-Va der in F i g. 5 gezeigten Speicherzelle,FIG. 5a shows a section along the line Va-Va in FIG. 5 memory cell shown,
Fig. 6 eine Draufsicht auf die fertiggestellte Speicherzelle,6 shows a plan view of the completed memory cell,
Fig. 6a einen Schnitt entlang der Linie VIa-VIa der in Fig. 6 gezeigten Speicherzelle,6a shows a section along the line VIa-VIa of the memory cell shown in FIG. 6,
Fig. 6b einen Schnitt entlang der Linie VIb-Vlb der in F i g. 6 gezeigten Speicherzelle,FIG. 6b shows a section along the line VI b-Vlb in FIG . 6 shown memory cell,
F i g. 7 eine perspektivische Ansicht eines Ausschnittes aus der Speicherzellenmatrix gemäß der Erfindung,F i g. 7 shows a perspective view of a section from the memory cell matrix according to FIG Invention,
Fig. 8 einen Ausschnitt zur Darstellung der relativen Dickenverhältnisse in der Gegend der Emitterzone der Speicherzelle,8 shows a detail to show the relative Thickness ratios in the area of the emitter zone of the memory cell,
F i g. 9 eine Modifikation der in den F i g. 3 bis 8 gezeigten Speicherzelle,F i g. 9 shows a modification of the one shown in FIGS. 3 to 8 shown memory cell,
Fig. 10 ein Zeitdiagramm zur Erläuterung der Vorgänge beim Einschreiben bzw. Auslesen der In-,, formation in die bzw. aus der Speicherzelle.Fig. 10 is a timing diagram for explaining the Processes when writing or reading the information into or from the memory cell.
Die Fig. 1 zeigt einen Transistor mit nur einem Übergang, der als Unijunction-Transistor bekannt ist und im folgenden Doppelbasistransistor genannt wird, mit einer Basis B1, welche leitend mit der Sammelschiene VB verbunden ist, mit einer Basis B2, welche geerdet ist sowie mit einem Emitter E, der über einen als Last wirkenden Widerstand R an die Sammelschiene V^ führt. Bei den beiden mit" Basis bezeichneten Elektroden handelt es sich um ohmsche Kontakte, nicht etwa um Übergänge. Die Stromspannungscharakteristik eines derartigen Doppelbasistransistors ist in F i g. 2 dargestellt, aus der weiterhin ersichtlich ist, daß zwei in willkürlicher Weise mit »0« und »1« bezeichnete, stabile Zustände existieren. Die Spannung VE ist auf der Abszisse und der Strom IE auf der Ordinate aufgetragen.Fig. 1 shows a transistor with only one junction, which is known as a unijunction transistor and is called a double base transistor in the following, with a base B 1 , which is conductively connected to the busbar V B , with a base B 2 , which is grounded is as well as with an emitter E, which leads to the busbar V ^ via a resistor R acting as a load. The two electrodes labeled "base" are ohmic contacts, not junctions. The voltage characteristic of such a double base transistor is shown in FIG Stable states denoted by “1” exist. The voltage V E is plotted on the abscissa and the current I E on the ordinate.
Ändert sich die Spannung VE am Emitter E, so ist die hierdurch bewirkte Stromänderung im Transistor im Zustand »0« gering, während die Stromänderung im Zustand »1« verhältnismäßig groß ist. In dem zu beschreibenden Ausführungsbeispiel einer aus Doppelbasistransistoren aufgebauten Speichermatrix ist eine Vielzahl von Doppelbasistransistoren in Zeilen und Spalten angeordnet, wobei die Emitter der Transistoren jeder Zeile über je einen Widerstand R mit einer gemeinsamen Zeilensammelschiene VB verbunden sind und die BaSCnS1 der Transistoren jeder Spalte an eine gemeinsame Spaltensammelschiene Vw führen.If the voltage V E at the emitter E changes, the resulting change in current in the transistor in the “0” state is small, while the current change in the “1” state is relatively large. In the embodiment of a memory matrix made up of double base transistors to be described, a large number of double base transistors are arranged in rows and columns, the emitters of the transistors in each row being connected to a common row busbar V B via a resistor R and the BaSCnS 1 of the transistors in each column being connected to lead a common column busbar V w .
Die Basiselektroden B2 der Transistoren liegen an einem gemeinsamen Bezugspotential. Wie allgemein bei Speichersystemen bekannt, ist es auf diese Weise möglich, jedes beliebige Speicherelement durch kombinierte Ansteuerung derjenigen Zeilen- und Spaltensammelschiene auszuwählen, an deren Schnittpunkt das Speicherelement lokalisiert ist.The base electrodes B 2 of the transistors are connected to a common reference potential. As is generally known in the case of storage systems, it is possible in this way to select any storage element by combined control of that row and column busbar at the intersection of which the storage element is located.
Die Arbeitsweise eines Speicherelementes nach der Lehre der Erfindung sei nun unter Zugrundelegung der Fig. 10 beschrieben. Zum Auslesen der Information aus dem Speicherelement wird die Spannung an der Sammelschiene Vw auf einen bestimm-The mode of operation of a storage element according to the teaching of the invention will now be described on the basis of FIG. To read out the information from the storage element, the voltage on the busbar V w is set to a specific
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ten Wert, beispielsweise auf —2,5 Volt erhöht. Die sich in den Öffnungen 10 a und 10 b und dienen da-th value, for example increased to -2.5 volts. The in the openings 10 a and 10 b and serve there-
Stromänderung, die durch den Transistor hindurch zu, das Potential auf der Oberfläche des Emitters 2Current change, which passes through the transistor, the potential on the surface of the emitter 2
erfolgt und die an der Sammelschiene V3 gemessen auszugleichen. Eine Spaltensammelschiene 12 liegttakes place and compensate for the measured on the busbar V 3. A column busbar 12 lies
werden kann, hängt davon ab, in welchem Zustand ebenfalls auf der Oberfläche der Schicht 11 auf undcan be, depends on the state in which also on the surface of the layer 11 and
der Transistor sich gerade befindet 5 verläuft im wesentlichen senkrecht zu der Zeilen-the transistor is currently located 5 runs essentially perpendicular to the line
Zum Einschreiben der Information in die Spei- sammelschiene 14; die Spaltensammelschiene 12 be-To write the information into the storage bus bar 14; the column busbar 12 loads
cherzelle ist es zunächst erforderlich, daß diese sich sitzt jeweils an einer Speicherzelle zwei rechtwinkligcherzelle it is first necessary that this sits on a memory cell two at right angles
im »Null«-Zustand befindet. Hierzu wird eine Rück- abgebogene kurze Schienenarme 12 a und 12 b, dieis in the "zero" state. For this purpose, a back-bent short rail arms 12 a and 12 b, the
Stellspannung an die Sammelschiene Vw angelegt, sich parallel zu den Zeilensammelschienen erstrek-Control voltage applied to the busbar V w , extending parallel to the row busbars.
die etwa einen Wert von —4 Volt besitzt. Die Span- io ken und durch die Öffnungen 9 a und 9 b hindurchwhich has a value of about -4 volts. The Span- io ken and through the openings 9 a and 9 b
nung der Sammelschiene Vw wird dann z. B. auf mit der Basiszone 4 kontaktiert sind. So sind alsotion of the busbar V w is then z. B. are contacted with the base zone 4. So that's how it is
einen Wert von — 2,5 Volt angehoben. Zum Ein- die Spaltensammelschiene 12 aus einer Reihe vonraised to a value of - 2.5 volts. For one, the column busbar 12 from a series of
schreiben einer »Eins« wird die an der Sammel- einzelnen miteinander verbundenen Leiterteilen zu-writing a »Eins« will mean the ladder parts connected to each other at the collective
schiene V8 anliegende Spannung gleichzeitig auf sammengesetzt, die jeweils miteinander unterhalbrail V 8 applied voltage at the same time put together, each with each other below
einen Wert von etwa — 7 Volt abgesenkt. 15 der Siliciumoxydschicht 11 durch die N+-leitendelowered to a value of about - 7 volts. 15 of the silicon oxide layer 11 through the N + -conductor
Dann wird die Spannung an der Sammelschiene Basiszone 4 elektrisch leitend verbunden sind. DieThen the voltage on the busbar base zone 4 is connected in an electrically conductive manner. the
Vw auf einen Ruhewert von — 3,4VoIt angehoben. Öffnungen über den Basiszonen 5 sind mit leiten- V w is raised to a resting value of -3.4 Volts. Openings above the base zones 5 are
Zur Einschreibung einer »Null« wird die Spannung dem Material 15 angefüllt, welches beim Betrieb desTo write a "zero", the voltage is filled with the material 15, which is used when the
an der Sammelschiene V8 auf ihrem Ruhewert von Speichers mit einem Referenzpotential, z. B. mitat the busbar V 8 to its quiescent value of memory with a reference potential, z. B. with
— 5 Volt gehalten, während die Spannung an der 20 Erdpotential, verbunden wird. Hierdurch ergibt sich- Maintained 5 volts while connecting the voltage to the 20 earth potential. This results in
Sammelschiene Vw auf den Wert — 2,5 Volt erhöht auf einfache Weise eine elektrische EntkopplungBusbar V w to the value −2.5 volts increases electrical decoupling in a simple manner
wird. der verschiedenen Speicherzellen untereinander.will. of the various storage cells with one another.
Wie in F i g. 3 und 3 a angedeutet, ist auf das Wie man sieht, entspricht die Basiszone 5 der Basis Siliciumplättchen 1 vom N-Leitfähigkeitstyp eine P- B2 der F i g. 1, die Basiszone 4 der Basis B1 der F i g. 1 leitende Emitterzone 2 aus Silicium aufgebracht, für 25 und der in radialer Richtung sich erstreckende Anwelche sich eine ringförmige Gestalt als vorteilhaft satz 3 dem als Lastwiderstand wirkenden Wjdererwiesen hat. Diese ringförmige Zone 2 besitzt einen standR der Fig. 1. Außerdem entspricht die Zeilensich in radialer Richtung erstreckenden Ansatz 3, sammelschiene 14 dem Leiter Vw und die Spaltenauf dessen Zweck weiter unten näher eingegangen sammelschiene 12 dem Leiter VB der Fig. 1. wird. 30 Weiterhin ergibt sich, daß jede einzelne Speicher-Die Emitterzone 2 ist in das Plättchen 1 mittels zelle von einem einzelnen Doppelbasistransistor geirgendeines bekannten, insbesondere mittels eines bildet wird und daß eine solche Speicherzelle außerepitaktischen Verfahrens eindiffundiert. ordentlich klein gehalten werden kann. Beispielsweise Die F i g. 4 und 4 a zeigen das Plättchen 1, welches kann die Emitterzone einen inneren Durchmesser von eine mit entsprechenden öffnungen versehene 35 1 · 10~2 cm und einen äußeren Durchmesser von Schicht 6 aus einem Oxyd des Siliciums (SiO oder 1,25 · 10~2 cm besitzen, wobei sich der als Wider-SiO2) trägt. Eine N- oder N+-Leitfähigkeit vermit- stand wirksame radiale Ansatz 3 der Emitterzone 2 telnde Dotiersubstanz wird nun durch die Appertu- über eine Länge von etwa 0,5 · 10~2 cm erstrecken ren hindurch in das Plättchen eindiffundiert, so daß kann. Die Basiszone 4 kann einen Durchmesser von eine zentrale Basiszone 4 und die periphere Basis- 40 0,3 · 10~2 cm besitzen bei einem Abstand vom Zenzone 5 entstehen, welche ihrerseits konzentrisch die trum der Speicherzelle bis zur Basiszone 5 von Emitterzone 2 umgibt. In den Fig. 4 und 4a sind 1,25· 10~2 cm.As in Fig. As can be seen, the base zone 5 of the base silicon wafer 1 of the N conductivity type corresponds to a P- B 2 of FIG. 1, the base zone 4 of the base B 1 of FIG. 1 conductive emitter zone 2 made of silicon, for 25 and the one extending in the radial direction, an annular shape has proven to be advantageous set 3 to the resistance acting as a load resistance. This annular zone 2 has a position R in FIG. 1. In addition, the lines of extension 3 extending in the radial direction, busbar 14 corresponds to conductor V w and the columns, busbar 12, which will be discussed in more detail below, corresponds to conductor V B of FIG. will. It also emerges that each individual memory die emitter zone 2 is formed in the chip 1 by means of a cell of a single double base transistor of some known type, in particular by means of a known, and that such a memory cell diffuses in an extra-epitaxial process. can be kept neatly small. For example, FIG. 4 and 4a show the wafer 1, which may the emitter region an inner diameter of a corresponding apertured with 35 ~ 1 × 10 2 cm and an outer diameter of layer 6 of an oxide of silicon (SiO or 1.25 x 10 ~ Have 2 cm, with the as cons-SiO 2 ) wears. An N or N + conductivity vermit- was effective radial projection 3 of the emitter region dopant telnde 2 will now extend through the Appertu- over a length of about 0.5 x 10 -2 cm ren through diffused into the wafer so that it can. The base region 4 may have a diameter of a central base region 4 and the peripheral base 40 0.3 x 10 -2 cm own at a distance from the ZenZone 5 emerge, which in turn concentrically surrounds the strand of the memory cell to the base region 5 of the emitter region. 2 In Figs. 4 and 4a are 1.25 x 10 -2 cm.
außerdem weitere Teilbereiche der benachbarten Die beschriebene Speicherzelle ist in sehr einfacher Speicherelemente angedeutet. Weise herstellbar. Geht man von einem mit Oxyd Die F i g. 5 und 5 a stellen das Ergebnis eines wei- 45 belegten N-leitenden Siliciumplättchen aus, so besteteren Verfahrensschrittes dar, in welchem nach Ent- hen die erforderlichen Verfahrensschritte lediglich in fernen der Schicht 6 eine neue Schicht 11 aus einem Ätz- und einem Diffusionsschritt zur Herstel-Siliciumoxyd auf die Oberfläche des Plättchens 1 lung der Emitterzone 2 vom P-Leitfähigkeitstyp, der aufgebracht wurde. Diese Schicht besitzt den Durch- Aufbringung einer weiteren Oxydschicht während der bruch 7 in der Gegend des sich in radialer Richtung 50 Diffusion der Emitterzone sowie in einem weiteren erstreckenden Ansatzes 3 des Emitters 2. Ätz- und Diffusionsschritt zur Herstellung der Basis-Wie weiterhin ersichtlich, besitzt die Schicht 11 zone 4 und 5. Nunmehr ist eine Silicium-Oxydschicht eine oberhalb der Basiszone 5 liegende und die ge- aufzubringen, in die noch die zu kontaktierenden Besamte Speicherzelle umgebende Öffnung 8. Die Öff- reiche eingeätzt werden müssen. Schließlich ist noch nung 10 α befindet sich oberhalb eines ersten Sektors 55 das Aufbringen des Metallisierungsmusters zur Reali- und die öffnung 10 b oberhalb eines zweiten Sektors sierung der Sammelschiene auf der Oberfläche der der Emitterzone 2. Die öffnungen 9a und 9b sind Oxydschicht erforderlich. In den Fig. 3 bis 7 wurde innerhalb der Schicht 11 über der Basiszone 4 vor- der Maßstab etwas übertrieben, gesehen. F i g. 8 dient zur Erläuterung der relativen Dicken-Die Fig. 6, 6a, 6b und 7 zeigen die Anordnung 60 abmessungen der verschiedenen Schichten in der der die Speicherzellen zeilen- und spaltenmäßig zu- Nachbarschaft der Emitterzone 2. Dieser Schnitt sammenfassenden Sammelschienen, welche auf der durch den Doppelbasistransistorausschnitt zeigt auf Siliciumoxydschicht 11 aufgebracht sind. Eine Zei- dem Substrat 1 die Emitterzone 2, die Siliciumoxydlensammelschiene 14 erstreckt sich über die Ober- schicht 11 sowie den anschlußlosen Emitterkontakt flache der Schicht 11 und besitzt durch die öff- 65 13 a.In addition, further subregions of the adjacent memory cell are indicated in very simple memory elements. Way to produce. Assuming one with Oxyd Die F i g. 5 and 5 a show the result of a white coated N-conductive silicon wafer, so the best process step in which, after the necessary process steps are removed from the layer 6, a new layer 11 consisting of an etching and a diffusion step is used Manufacture of silicon oxide on the surface of the wafer 1 development of the emitter zone 2 of the P conductivity type which has been applied. This layer has the through application of a further oxide layer during the break 7 in the area of the radial direction 50 diffusion of the emitter zone as well as in a further extending approach 3 of the emitter 2. the layer 11 has zones 4 and 5. Now a silicon oxide layer is to be applied, one above the base zone 5 and the one into which the opening 8 still surrounding the inseminated storage cell to be contacted. The opening must be etched. Finally, the opening 10 α is above a first sector 55, the application of the metallization pattern for realizing and the opening 10 b above a second sector sizing the busbar on the surface of the emitter zone 2. The openings 9a and 9b are oxide layer required. In FIGS. 3 to 7, the scale was seen somewhat exaggerated within the layer 11 above the base zone 4 in front. F i g. 8 is used to explain the relative thicknesses-FIGS. 6, 6a, 6b and 7 show the arrangement 60 dimensions of the various layers in which the memory cells are in rows and columns adjacent to the emitter zone 2. This section summarizing busbars, which on the through the double base transistor cutout shows are applied to silicon oxide layer 11. A second substrate 1, the emitter zone 2, the silicon oxide busbar 14 extends over the top layer 11 and the connectionless emitter contact flat of the layer 11 and has the opening 65 13 a.
nung 7 hindurch Kontakt mit dem äußeren Ende Der oben beschriebene Speicher läßt sich mannig-voltage 7 through contact with the outer end The memory described above can be
des radialen Ansatzes 3 der Emitterzone 2. Die an- faltig abändern. So besitzt z. B. die N+-leitende Un-of the radial attachment 3 of the emitter zone 2. Modify the wrinkled. For example, B. the N + -conducting un-
schlußlosen Emitterkontakte 13 α und 13 b befinden terführung zwischen den Spaltenleiterschienen 12 aKeyless emitter contacts 13 α and 13 b are located terführung between the column conductor rails 12 a
und 12 b über die Basiszone 4 hinweg einen für manche spezielle Anwendungen zu hohen Widerstand. In diesem Fall ist es möglich, eine weitere isolierende Schicht oberhalb der Siliciumoxydschicht 11 vorzusehen und das System der Sammelschienen auf zwei verschiedene, gegeneinander isolierte Metallisierungsebenen aufzuteilen.and 12 b across the base zone 4 a resistance that is too high for some special applications. In this case it is possible to provide a further insulating layer above the silicon oxide layer 11 and to divide the system of busbars onto two different metallization levels that are isolated from one another.
Für den Fall, daß eine Herabsetzung von unerwünschten Wechselwirkungen der Speicherzellen untereinander gewünscht wird, kann folgende Maßnahme Abhilfe schaffen. Wie in F i g. 9 angedeutet, wird eine sehr dünne Halbleiterschicht 17 auf ein isolierendes Substrat 19 aufgebracht, um in dieser Halbleiterschicht 17 die Speichermatrix zu realisieren. Andererseits besteht auch die Möglichkeit, eine Emitterzone 2 mit radialem Ansatz 3 und Basiszonen 4 und 5 in einer N-leitenden epitaktischen Zone 16 auf einem P-leitenden Plättchen 17 zu erzeugen. In diesem Fall muß natürlich der PN-Übergang 18 in SperrichtungIn the event that there is a reduction in undesired interactions between the memory cells If you wish, the following measure can help. As in Fig. 9 indicated, a very thin semiconductor layer 17 is applied to an insulating substrate 19 in order in this semiconductor layer 17 to realize the memory matrix. On the other hand, there is also the possibility of an emitter zone 2 with radial extension 3 and base zones 4 and 5 in an N-conductive epitaxial zone 16 on one P-conductive plate 17 to produce. In this case, of course, the PN junction 18 must be in the reverse direction
vorgespannt werden. Eine etwa auftretende Bipolartransistorwirkung, die unerwünscht ist und die durch den PN-Übergang 18 zustande kommen kann, kann durch eine geeignete Lebensdauerdotierung zur Herabsetzung der Lebensdauer der Ladungsträger eliminiert werden. Wie in der Halbleitertechnik bekannt, ist Gold als Dotiersubstanz für diesen Zweck sehr geeignet. Die Dotierung selbst erfolgt zweckmäßig von der Rückseite des die Matrixstruktur tragenden HaIbleiterplättchens her.be biased. An eventual bipolar transistor effect, which is undesirable and which can come about through the PN junction 18 can be reduced by suitable lifetime doping the service life of the charge carriers can be eliminated. As known in semiconductor technology, gold is very suitable as a dopant for this purpose. The doping itself is expediently carried out by the back of the semiconductor plate carrying the matrix structure here.
Der Emitter 2 muß nicht notwendigerweise eine ringförmige Gestalt aufweisen, sondern er kann irgendeine andere Gestalt haben. Weiterhin braucht der den Lastwiderstand bildende radiale Ansatz 3 an der Emitterzone 2 sich nicht notwendigerweise in radialer Richtung von dieser Zone 2 zur Peripherie hin zu erstrecken, der Widerstand kann vielmehr auch in irgendeiner anderen Art bezüglich der Basis 4 angeordnet sein.The emitter 2 does not necessarily have to have an annular shape, but it can have any other shape. Furthermore, the radial extension 3 which forms the load resistance is required the emitter zone 2 does not necessarily extend in the radial direction from this zone 2 to the periphery to extend towards, the resistance can rather also in some other way with respect to the base 4 be arranged.
Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings
309 508/423309 508/423
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Legal Events
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|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) |