DE1499226C3 - Einrichtung für die Prüfung der Zentraleinheit einer elektronien . Datenverarbeitungsanlage - Google Patents

Description

Zur Reduzierung des Schaltaufwandes für die Prüfeinrichtungen schlägt die Erfindung im wesentlichen vor, Einrichtungen der Datenverarbeitungsanlage, die normalerweise zur Ausführung des Makroprogramms (des im Hauptspeicher enthaltenen Problemprogramms) vorgesehen sind, zur Durchführung von Prüfoperationen zusammen mit dem Mikroprogramm-Steuerwerk der Datenverarbeitungsanlage zu betreiben. Der Hauptspeicher empfängt zu diesem Zweck das eigentliche Mikroprüfprogramm sowie Referenzinformation, und es sind Einrichtungen vorgesehen, welche einen Datenausgleich zwischen dem Hauptspeicher und dem Mikroprogramm-Steuerteil der Datenverarbeitungsanlage gestatten. Eine derartige Mischung von Mikroprogrammeinrichtungen und Makroprogrammeinrichtungen ist im Normalbetrieb einer mikroprogrammgesteuerten Rechenanlage vollkommen ausgeschlossen. Der Hauptspeicher entspricht nämlich in keiner Weise den obengenannten Anforderungen an einen Steuerprogrammspeicher, da er (z. B. als Ferritkernspeicher mit zerstörendem Auslesen) technologiebedingt eine relativ große Speicherzykluszeit aufweist, die in keiner Weise mit der Taktzeit der Anlage kompatibel ist. Außerdem besitzen die Datenworte im Hauptspeicher ein vollkommen anderes Format als Steuerworte im Steuerspeicher, insbesondere sind sie im allgemeinen relativ kurz.

Aus diesen Gründen war man im bisherigen Stand der Technik bestrebt, den Makro- und den Mikroprogramm-Steuerteil der Datenverarbeitungsanlage vollkommen getrennt zu halten, nicht zuletzt auch, um beide Teile überlappt betreiben zu können.

Die vorliegende Erfindung hat nun erkannt, daß die besprochenen Nachteile einer Mischung beider Anlagenteile bei der Prüfung der Datenverarbeitungsanlage keine große Rolle spielen, da hier keine kritischen Zeitbedingungen auftreten, und daß andererseits die Verwendung des Hauptspeichers als Prüf-Mikroprogrammspeicher eine bis dahin nicht bekannte Flexibilität der Prüfeinrichtung ergibt, ohne daß die Kosten für diese Einrichtung eine nennenswerte Rolle spielen. Die Entscheidung, ob ein Mikroprogramm aus dem Steuerspeicher ausgelesen werden soll oder ein Prüfprogramm aus dem Hauptspeicher der Anlage, erfolgt mit Hilfe eines Schalters, der ein Signal für den Normalbetrieb bzw. für den Prüfbetrieb abgibt. Die verschiedenen Wortformate der aus dem Steuerspeicher bzw. aus dem Hauptspeicher ausgelesenen Informationen werden durch eine I Aufteilung des Decodierers für die Steuerworte in ] verschiedene Untergruppendecodierer überbrückt.

Außer dem schon genannten Vorteil eines sehr ge-I ringen schaltungsmäßigen Aufwandes erlaubt die Erfindung einen sehr flexiblen Prüfbetrieb, da nun beliebige Prüfprogramme von Hintergrundspeichern in den (schreibbaren) Hauptspeicher bei Bedarf eingeladen werden können und ein mikroprogrammgesteuerter Übergang zwischen den beiden Betriebsformen der Datenverarbeitungsanlage, nämlich dem Normalbetrieb und dem Prüfbetrieb, möglich ist. Für die !Prüfprogramme steht also die volle Flexibilität programmgesteuerter Prüfverfahren zur Verfugung, Itrotzdem ist jedoch im Normalbetrieb die Leistungsfähigkeit des Systems in keiner Weise herabgesetzt, ia dann die Steuerinformation ausschließlich aus dem (schnellen Festwertspeicher entnommen wird.

Als Beispiel für die flexible Handhabung der Prüfeinrichtung nach der Erfindung seien im folgenden die Einzelschritte zur Prüfung der Funktionstüchtigkeit des Festwertspeichers angegeben:

1. Laden eines Prüfprogramms in den Hauptspeicher,

2. Auslesen des ersten Prüfwortes und Übertragen der Adresse eines Wortes im Festwertspeicher aus dem Speicherdatenregister in das Adreßregister des Festwertspeichers,

3. Auslesen des Festwertspeichers in das Datenregister des Festwertspeichers,

4. Auslesen eines neuen Prüfwortes aus dem Hauptspeicher und dadurch gesteuert Übertragen eines Teils des Festwertspeichers in das Speicherdatenregister,

5. ODER-Verknüpfung der aus dem Datenregister des Festwertspeichers übertragenen Daten mit einem weiteren aus dem Hauptspeicher ausge-

ao lesenen Masken-Prüfwort,

6. Erste Einstellung eines Flip-Flops in Abhängigkeit des Ergebnisses der ODER-Verknüpfung und Auslesen eines Bezugswortes aus dem Hauptspeicher,

7. Zweite Einstellung des Flip-Flops auf Grund des ausgelesenen Bezugwortes und damit Rückstellung des Flip-Flops in seine Ausgangsstellung für den Fall der Übereinstimmung zwischen dem ODER-Ergebnis und dem Bezugwort (Gut-Prüfung) bzw. keine Rückstellung des Flip-Flops für den Fall der Nichtübereinstimmung (Schlecht-Prüfung),

8. Eintragung einer Verzweigungsadresse in das Adreßregister des Hauptspeichers für den Fall der Gut-Prüfung und damit Umschaltung in den normalen Programmablauf bzw. Weiterschaltung des Adreßzählers zur nächsten Speicherstelle für den Fall der Schlecht-Prüfung und damit Verbleiben im Prüfprogrammablauf.
40

Im folgenden wird die Erfindung an Hand eines durch Zeichnungen erläuterten Ausführungsbeispiels näher beschrieben. Es zeigt

F i g. 1 das Blockschaltbild der Prüfeinrichtung nach der Erfindung,

F i g. 2 eine schematische Darstellung zur Veranschaulichung der Verbindungen der Prüfeinrichtung mit dem Lese-Schreib-Speicher,

F i g. 3 eine Darstellung des Festwertspeichers, an dessen Stelle der Lese-Schreib-Speicher wechselseitig für die Prüfoperationen eingesetzt werden kann,

F i g. 4 das Blockschaltbild des Prüfuntergruppen· decodierers,

F i g. 5 das Blockschaltbild der Prüfschaltung,
F i g. 6 ein Zeitdiagramm für den Operationsablauf des Lese-Schreib-Speichers im Zusammenhang mit dem Operationsablauf des Festwertspeichers und Fig. 7a bis 10 Tabellen zur Erläuterung des Ope· rationsablaufes.
60

Allgemeine Beschreibung

Wie aus F i g. 1 hervorgeht, umfaßt das Datenverarbeitungssystem nach der vorliegenden Erfindung einen löschbaren Universalspeicher und dessen Adressensteuerungen 1, Rechenschaltungen und Register 2 sowie eine permanente oder semipermanente Reihenfolgesteuereinheit 3 für die Mikroprogramme.

14 99

5 6

Im Speicher 1 enthaltene Programme werden durch wirksame Anordnung zur Erzeugung dieser Angaben

die Rechenschaltungen und Register 2 nach der An- wird unten beschrieben.

leitung von Signalen ausgeführt, die von der Reihen- Der Überwachungsschalter 16 kann in einen von

folgesteuereinheit 3 über eine bei 4 dargestellte Reihe zwei Zuständen gebracht werden, nämlich »Perma-

von Decodiernetzwerken oder -schaltungen geliefert 5 nentfolgebetrieb« (PSM) oder »Überwachungsprüfbe-

werden. Bei den Reihenfolgesteuerungen handelt es trieb« (STM). Wenn ,der Schalter 16 im PSM-Zu-

sich um sogenannte Mikroprogramm- oder Unter- stand ist, liefert er ein Steuersignal nur auf der PSM-

programm-Folgesteuerungen, die so ausgelegt sind, Steuerleitung 20, und wenn er dagegen im STM-Zu-

daß sie nacheinander im Speichert stehende allge- stand ist, liefert er nur auf der STM-Steuerleitung21

meine Programmbefehle untersuchen und die Aus- io ein Signal. In den STM-Zustand wird der Schalter

führung einer entsprechenden Aufeinanderfolge von durch Signale gebracht, die über durch die Leitung

Grund- oder MikroOperationen steuern. 22 dargestellte automatische oder manuelle Einrich-

Die Untergruppen-Decodiernetzwerke 4 bearbeiten tungen geliefert werden. In den PSM-Zustand wird er Untergruppen jeder Gruppe von Mikrobefehlssigna- durch Signale auf der Steuerleitung 23 rückgestellt, len und erzeugen Mikrooperations-Steuersignale, 15 die zu der Leitung OP₆ der Gruppe von Ausgangsdurch direkt die Teilsysteme 1 und 2 und die Über- leitungen 11 des Untergruppenprüfdecoders 10 führt, tragung von Informationen zwischen diesen beiden Der Decoder 10 wird durch Steuerinformationen in Teilsystemen gesteuert werden. In der Zeichnung einer der beiden aus je vier Leitungen bestehenden sind Informationsübertragungswege für mehrere Bits Verbindungen 12 oder 13 angesprochen, und zwar durch durchgehende Doppellinien (siehe z. B. Be- 20 in Abhängigkeit davon, ob der Überwachungsschalzugsziffer 5) dargestellt, mehrfache Torschaltungen ter 16 im STM- oder im PSM-Zustand ist, wie aus zum Steuern des Informationsflusses durch jeden den dargestellten Steuereingängen der Torschaltun-Übertragungsweg sind durch einen einfachen Strich gen 27 und 28 in den Übertragungswegen der gedargestellt, der senkrecht zu der Doppellinie ver- nannten Verbindungen zu ersehen ist. Signale im läuft und sie schneidet (siehe z. B. Bezugsziffer 6), 25 Übertragungsweg 12 werden aus vier Ausgangsbit- und Leitungen, welche Steuerinformationssignale stellen des Universalspeichers 1 entnommen, und Sizum Steuern der Informationsübertragungs-Torschal- gnale im Übertragungsweg 13 kommen aus vier Austungen führen, sind durch gestrichelte Linien darge- gangsbitstellen der Unterprogrammsteuerung 3.
stellt (siehe z. B. Bezugsziffer 7). Die Richtung, in der Im vorliegenden Ausführungsbeispiel ist der ÜberSignale durch die Torschaltungen hindurchgehen, 30 tragungsweg 12 an einen Paritätskanal der Sammelwird durch Pfeile neben dem Strichsymbol für die leitung 30 angeschlossen. Hierdurch entsteht jedoch Torschaltungen angegeben, und zwar bezeichnet ein ein Programmladeproblem, denn es kann sein, daß Doppelpfeil (s. Bezugsziffer 8) einen Informations- die die Codes zum Erzeugen von OP₀ bis OP₁, bilfluß in zwei Richtungen, und ein einfacher Pfeil denden gespeicherten Bits nicht das richtige Paritäts-(s. Bezugsziffer 9) bezeichnet eine einzige Flußrich- 35 verhältnis zu den anderen Bits in dem zugeordneten tung. Wort im Speicher 1 haben und es trotzdem erwünscht

Eines der Untergruppen-Decodiernetzwerke inner- ist, jedes Programmwort beim Einspeichern einer Pahalb der Einheit 4, das in Verbindung mit der vor- ritätsprüfung zu unterziehen. Es ist z. B. nötig, Masliegenden Systemprüfung von besonderem Interesse kenwörter im Speicher vorzusehen, die ein lagemäßig ist, ist mit der Bezugsziffer 10 bezeichnet. Sein Aus- 40 veränderbares O-Bit sowie 1-Bits in allen anderen gang, der schematisch als eine einzelne gestrichelte Bitstellen enthalten. Die vier Paritätsbits für ein sol-Linie 11 dargestellt ist, besteht in Wirklichkeit aus ches Wort würden daher gewöhnlich je nach der 16 getrennten Mikrooperations-Steuerleitungen, die Lage des O-Bits variieren. Um ein vorherbestimmtes gemeinsam durch das Symbol OP und einzeln durch konstantes Bit in jeder Paritätsstelle eines solchen nachgestellte Ziffern 0 bis 15 gekennzeichnet sind. 45 Prüfwortes zu erzeugen, wird beim Einspeichern des Der Untergruppen-Decoder 10 empfängt aus jeweils Wortes mit entsprechenden Paritätsprüfungen ein vier Bits bestehende binäre Signalkombinationen aus Programmierungskniff verwendet, wobei zwei vereiner von zwei Gruppen von Eingangsleitungen 12 schiedene Wörter nacheinander in denselben Speioder 13 und übersetzt diese in Steuersignale auf je- cherplatz eingegeben werden und ein Wort mit dem weils einer der 16 Leitungen 11. Ebenso übertragen 50 anderen im Speicher in einer internen Oder-Operadie anderen Decoder in der Gruppe von Decodern tion verknüpft wird, um die Aufhebung der Parität 4 Steuersignale zu einzelnen Leitungen in zugeordne- mit gültig geprüften Eingangsbits zu erreichen,
ten Gruppen von Ausgangssteuerleitungen, die mit Das nachstehende Beispiel möge genügen: Einzuder Sammelbezeichnung 14 gekennzeichnet sind. Jede speichern ist eine Gruppe von Bits A = 10111111(1), Gruppe von Ausgangsleitungen trägt das Symbol OP 55 wobei die in Klammern stehende leine Paritätsbitstelle und ein individuelles nachgestelltes Zeichen /. k, I, m, besetzt. Es sei nun angenommen, daß die tatsächli- n, oder p. ehe Parität von 10111111 gleich 0 ist (d. h., daß die

Ferner besitzt das System nach der vorliegenden ungerade Parität durch eine 0 dargestellt wird.) Wir

Erfindung eine Prüfschaltung 15 und einen Überwa- speichern nun zuerst B — 10111111(0) ein, wodurch

chungsschalter 16. Die Prüfschaltung 15 nimmt als 60 die richtige Eingabeparität aufrechterhalten wird, und

Eingang aus 36 Bits bestehende parallele Signalsätze darauf folgt die nichtlöschende Oder-Verknüpfung

über einen Informationsübertragungsweg 17 auf, der von C = 10100000(1), das ebenfalls die korrekte

Torschaltungen 18 enthält, welche durch eine der Eingabeparität aufweist, mit B in einer internen

Ausgangsleitungen OP_1S des Decoders 10 gesteuert Oder-Operation durch die nichtlöschende Regenera-

werden, und sie liefert an ihrem Ausgang 19 ein 65 tion von B während des Einspeicherns von C. Die

»Gut-Schlechte-Signal, das den Prüfstatus eines ver- ungeprüfte interne Oder-Verknüpfung von B und C

änderlichen Bits der 36 über den Weg 17 übertrage- lautet 10111111(1), wobei es sich um die benötigte

nen Bits angibt. Eine besonders wirtschaftliche und Gruppe A handelt. Die Einrichtung zum Durchfüh-

7 8

ren der internen Oder-Verknüpfung wird nachstehend steht aus einer Magnetkernspeichermatrix 60 (abgebeschrieben. kürzt S), die von den von einem Speicheradressen-Beim gewöhnlichen Betrieb befindet sich der Über- register,61 (SAR) gelieferten Informationen adreswachungsschalter 16 im PSM-Zustand, wodurch die siert wird. Die aus S kommenden und in S eingege-Decodereingabe-Torschaltungen 28 erregt und die 5 benen Informationen werden in einem Speicherda-Decodereingabe-Torschaltungen 27 abgeschaltet wer- tenregister (SDR) gepuffert, das eine Eingabeverbinden. Die Informationen gelangen über den Übertra- dung 63 zu den Leseverstärkern von 5 und eine Ausgungsweg 30 in den und aus dem Universalspeicher 1, gabeverbindung 64 zu den Schreibtreibern von S aufwobei bestimmte Adressenspeicherplätze benutzt weist.

werden, die durch Adresseninformationen, welche io Die Matrix S umfaßt interne Zeitgabesteuerungen über den Übertragungsweg 31 angeliefert werden, und -verbindungen (hier nicht gezeigt), welche die oder durch schrittweise erhöhte Adresseninforma- verschiedenen Phasen der Informationsbearbeitung tionen, welche durch unten an Hand von F i g. 2 zwischen SDR und den Speicheradressenplätzen in S beschriebene Zähl Steuerungen im Speicher 1 angelie- in vorbestimmten Lese-Schreib-Zyklen (R- W -Zyklen) fert werden, bestimmt werden. Die den Speicher 1 15 oder vorherbestimmten Schreib-Zyklen (W-Zyklen) während des PSM-Betriebs verlassenden Informatio- auf die Erregung der Steuerleitungen 66 bzw. 67 hin nen fließen durch einen oder mehrere der Sätze von steuern. Die erste Hälfte eines Ä-W-Zyklus ist der Torschaltungen 32, 6, 34 und 36, und die in den Übertragung von Informationen aus dem adressierten Speicher 1 gelangenden Informationen durchlaufen Speicherplatz in S zum SDR vorbehalten. Während einen oder mehrere der Sätze von Torschaltungen 32, 20 dieses Teilzyklus senden die internen Zeitgabeschal-33, 36. Die durch die Torschaltungen 6 und 33 in die tungen von S ein Rückstellsignal zum SDR über die Rechenschaltungen 2 gelangenden Informationen Steuerleitungen 68 und 69 zur Vorbereitung der Einwerden von diesen Rechenschaltungen bearbeitet und gäbe der abgefühlten Informationen in das SDR. in der entgegengesetzten Richtung durch die Tor- Nach diesem Rückstellsignal senden die Zeitgabeschaltungen 33 hindurch zur Hauptdatensammellei- 25 schaltungen Steuersignale zu den SDT?-Eingabetortung 30 oder zur Hauptadressensammelleitung 31 je schaltungen 70 über hier nicht gezeigte Steuerleitunnach Bedarf weitergeleitet. Andererseits stellen die gen, um die abgefühlten Ausgangsinformationen von Torschaltungen 36 und 37 die Kanalverbindungen S in das SDR einzutasten. Während der letzten zu externen Eingabe-Ausgabe-Vorrichtungen, wie Hälfte, des Schreibteils, eines Λ-W-Zyklus steuern z. B. Bandspeichereinheiten, Druckstationen u. dgl. 3° die internen Zeitgabesteuerungen von S die Ausher. Die Einspeicherungs-Ausspeicherungs-Steuerun- gangsinformationen des 5Di? über die Verbindungsgen zum Lenken des Flusses solcher Informationen leitungen 64 und hier nicht gezeigte Schreibtreiber in in den Speicher und aus dem Speicher 1 sind allge- den adressierten Speicherplatz hinein. Abgesehen von mein bei der Bezugsziffer 40 angedeutet. bestimmten Ausnahmen sind die in der zweiten Bei Operationen im STM-Betrieb können Informa- 35 Hälfte eines R-W-ZyVXus in das SDR eingegebenen tionen durch einen oder mehrere der Verbindungs- Informationen identisch mit den während der ersten wege 12, 17, 31, 39 und 40 fließen. Die Wege 12, 17 Zyklushälfte abgefühlten Informationen (d. h., die und 31 führen Informationen vom Ausgang des Spei- Information in der adressierten Speicherstelle wird chers 1 zum Decodierer 10, zur Prüfschaltung 15 und nichtlöschend abgefühlt).

zu den Adressensteuerungen des Speichers 1. Der 40 In einem durch ein Signal auf der Steuerleitung 67

Weg 39 leitet Eintast-Prüfinformationen entweder eingeleiteten Schreibzyklus werden die SD/?-Einga-

aus den Adressensteuerungen oder aus dem Ausgabe- beabtastsignale zu den Torschaltungen 70 gewöhnlich

feld 41 der Reihenfolgesteuerung 3 zum Speicher 1 während der ersten Zyklushälfte unterdrückt, so daß

oder Austast-Prüfinformationen aus dem Speicher 1 tatsächlich in der ersten Zyklushälfte keine Abfüh-

zu den Adressensteuerungen der Einheit 3. Der Weg 45 lung in 5 stattfindet, während Informationen über die

40 führt Eintast-Prüfinformationen aus den Regi- Torschaltungen 36/4 und die Eingangssammellei-

stern 2 zum Speicher 1. Es können unter der Steue- tung 72 in das SDR eingegeben werden. Während der

rung des Decodierers 10, dessen Ausgangssignale die zweiten Zyklushälfte werden Informationen aus dem

Torschaltungen in den Verbindungswegen 39 und 40 SDR über die Verbindungsleitung 64 in S an Stelle

steuern, also Prüfbedingungen in den Teilsystemen 2 5° der vorher in dem adressierten Speicherplatz stehen-

und 3 hergestellt und aus ihnen entnommen werden. den Informationen eingegeben. Ein W-Zyklus gleicht

Operationen der Prüfschaltung 15 können mit den also einem i?-W-Zyklus mit der Ausnahme, daß die

Tastoperationen verschachtelt werden, um »Gut- in der zweiten Zyklushälfte aus dem SDR nach 5

SchlechtÄ-Prüfanzeigen über den Ausgang 19 und übertragenen Informationen im allgemeinen keine

Adressenverzweigungs-Steuersignale über die mit 55 Beziehung zu den vorher gespeicherten Informatio-

OP₁₄' bezeichnete Leitung zu liefern. Die Leitung nen aufweisen.

OP_n' steuuert die über den Eingabeweg 31 des Spei- Wie schon erwähnt, werden die Abtastsignale zu

chers 1 zu den Adressensteuerungen führende Tor- den Torschaltungen 70 bei W-Zyklen gewöhnlich

schaltung 32. unterdrückt. Eine Ausnahme bildet die Eingabe von

_.,..,,„., , ,. ., 60 auf Parität geprüften FLJ-Programminformationen,

Der loschbare Speicher und die zu ihm _{bd der die P} ^B _ai!;_{tätsbits durch ei}^_{e interne O}der-Ope-

fuhrenden Programm-Lade- und Prufverbindungen _{ration verändert werden müssen> In so]chen} Qpera-

F i g. 2 zeigt eine genauere Darstellung des Auf- tionen werden die Informationen kombinatorisch in baus des Speichers 1 und der zu ihm hergestellten zwei W-Zyklen eingegeben, von denen der erste ein gestellten Verbindungen während der einleitenden 65 gewöhnlicher W-Zyklus mit nicht betätigten Tor-Programmladung mit Fehlerort-Prüfprogrammen schaltungen 70 ist. Im zweiten W-Zyklus wird die (FLT) und während der Ausführung solcher Pro- Abtastung der Torschaltungen 70 in der ersten Zygramme unter S7"M-Steuerung. Der Speicher 1 be- klushälfte nicht unterdrückt, und daher werden die

9 10

aus S in das SDR eingegebenen Informationen in eine Wortadresse dargestellt, da dies die einzige ist, Oder-Form mit den aus der Eingabesammelleitung72 die in Verbindung mit der Reihenfolgesteuerung im aufgenommenen auf Parität geprüften Informationen .STM-Betrieb von Interesse ist. Dieser Vorgang der verknüpft, wodurch das gewünschte Wort mit fal- Erhöhung um vier Einheiten wird durch die Torscher Parität während der zweiten Zyklushälfte in S 5 schaltungen 96 gesteuert. Diese Torschaltungen wereingegeben wird. den durch die Ausgänge 97 einer Oder-Schaltung 98

Ein Teil der internen Zykluszeitsteuerungen von 5 gesteuert, welche die zu verschiedenen Zeitpunkten ist unter der Bezugsziffer 75 dargestellt. Bei diesem anstehenden Ausgangssignale von zwei Und-Schal-Teil handelt es sich um eine Zählschaltung mit vier tungen 99 und 100 verknüpft. Die Und-Schaltung 99 Zuständen und jeweils einzeln erregten Ausgängen io überträgt während des ersten Teils (I) eines STM-über vier bei 76 dargestellten Leitungen, durch die ft-f^-Zyklus Grundtaktimpulse CP synchron mit den jeder Zyklus in vier verschiedene gleiche Teile oder zur Eingangsleitung 101 des Zykluszählers 75 gesen-Abschnitte unterteilt wird. Zwei dieser Abschnitte deten Taktimpulsen zu der Oder-Schaltung 98 unter fallen zeitlich mit der Abfühlhälfte eines Speicher- der Voraussetzung, daß die Steuerleitung OP₁₀ nicht zyklus und die anderen beiden Abschnitte mit der 15 erregt ist (OP₁₀). Die Und-Schaltung 100 überträgt Schreib- oder Regenerationshälfte eines Zyklus zu- bei der Reihenfolgesteuerung im PSM-Betrieb die sammen. Im STM-Betrieb werden die Torschaltun- Taktimpulse (CP) zu der Oder-Schaltung 98 unter gen 77 erregt, und sie erzeugen Steuersignale auf den der Voraussetzung, daß auf der Steuerleitung OP₁ ein Leitungen I, II, II und IV, deren Funktionen nach- ein Signal vorliegt,
stehend besprochen werden. 20 Im PSM-Betrieb werden Datenadressen zum SAR

Außer der Eingabesammelleitung 72 weist das SDR über die externe Torverbindung 37 Λ oder über die eine Eingabesammelleitung (Eingabeverbindung) 80 Torschaltungen 86, 32 und 33 (F i g. 1) gesendet. Bezu einer Eintastsammelleitung 81 über die Torschal- fehlsadresseninformationen werden dem SAR vom tungen 82 sowie eine Ausgabesammelleitung (Aus- IAR über die Torschaltungen 90 und 86 zugeführt, gabeverbindung) zu externen Ausgabevorrichtungen 25 wobei entsprechende Teilwerte über die Torschaltunüber die Torschaltungen 36 B auf. Weitere Ausgabe- gen 96 oder andere nicht dargestellte Torschaltungen verbindungen des SDR führen zu der Prüfschaltung zur Befehlsadresse addiert werden. Dem IAR wer-15 über die Torschaltungen 18, zu dem Prüfunter- den Befehlsadressen über den Erhöhungsweg 90, 91 gruppendecoder 10 über die Torschaltungen 27, zu und 95 oder über den Computerregisterweg 32, 33 einer Austastsammelleitung 83 über die Torschaltun- 30 oder über eine direkte Verbindung vom Ausgang 30 gen 84, zu der Adressensammelleitung 85 über die des S/?D-Registers 62 und von den Torschaltungen Torschaltungen 32 und zu den Ausgangssammellei- 32 und 95 zugeleitet.

tungs- und Rechenschaltungen 2 über die Torschal- Bei der Reihenfolgesteuerung im STM-Betrieb

tungen 6. _: werden Speicheradressen dem SAR nur über den

Die Torschaltungen 32 leiten Adresseninformatio- 35 Torsteuerungsweg 90, 86 und Befehlsadressen dem nen entweder zum SAR -Register 61 über die Tor- IAR entweder über den Erhöhungspfad 90, 88 oder schaltungen 86 oder zu einem Befehlsadressenregister über den Verzweigungsadressen-Eingabeweg 30, 32;

87 (auch IAR genannt) über die Torschaltungen 88. 88 aus dem SDR zugeführt.

Die Informationen im IAR werden gewöhnlich wäh- Bei der Reihenfolgesteuerung im STM- oder im

rend der Programmausführung verwendet, um die 40 PSM-Betrieb steuern die Ausgänge OP₀ bis OP_i;j des

Adressierung von Programmbefehlen zu steuern. Der Prüfuntergruppendecoders 10 einen einzigen Satz von

Ausgang des IAR steht wahlweise mit den Eingän- Mikrooperationen, die in der nachstehend bespro-

gen von SAR und IAR über eine Teilwertaddier- chenen Tabelle von F i g. 10 aufgeführt sind,

schaltung 89 (IA) und die Torschaltungen 90, 86 und ,

88 in Verbindung. Informationen werden in 5 in 45 _u Reihenfolgesteuerungen und zu ihnen
Worteinheiten zu je 36 Bits gespeichert, von denen hergestellte Verbindungen fur Prufzwecke

vier Paritätsbits sein können, die in einer vorherbe- Gemäß F i g. 3 bestehen die Reihenfolgesteuerunstimmten Beziehung zu entsprechenden Byte-Unter- gen des vorliegenden Datenverarbeitungssystems aus gruppen (1 Byte = 8 Bits) der anderen 32 Bits ste- einem Steuerspeicher in Form einer Kondensatorhen. Die Adressen im SAR haben gewöhnlich eine 5° Festwertspeichermatrix 120 (auch mit ROS bezeich-Länge von 20 Bits und kennzeichnen jeweils den An- net), die entsprechend den in einem Festwertspeicherfang von Vollwort(36 Bits)- und Halbwort(18 Bits)- Adressenregister 121 (ROSAR) enthaltenen Adres-Gruppen von Zellen in S. Bei jedem Zugriff zu S seninformationen in Form von 12-Bit-Wörtern adreserfolgt die Entnahme und Regeneration oder die siert wird. Der ROS reagiert auf Signale, die seinem erste Aufzeichnung von Informationen, die entweder 55 Steuereingang 122 zugeführt werden, mit der parallean einer Voll- oder einer Halbwort-Grenze begin- len Übertragung von 90-Bit-Ausgangssignalen durch nen. Die Speicherkapazität des SDR und die Fähig- die Torschaltungen 123 in sein Ausgabepufferregikeit der zu ihm führenden Eingabe- und Ausgabe- ster 124 (ROSDR für das Festwertspeicher-Datenresammelleitungen zur Behandlung paralleler Signale gister).

beträgt 36 Bits. 60 Das hier beschriebene Ausführungsbeispiel besteht Die Schaltung 89 kann wahlweise betätigt werden, aus einer Matrix von überkreuzten Paaren von Reium zur Ausgangsinformation des IAR einen Byte- heneingangstreiberdrähten und Spaltenausgangsabadressen-Zählstand 0, 2 oder 4 zu addieren und da- fühldrähten, an deren Schnittpunkten die Reihendurch die Befehlsadresse durch eine entsprechende paare veränderlich mit den Spaltenpaaren durch Zahl von 0,Vs oder 1 Wortgrenzeinheiten zu erhöhen. 65 Paare von kapazitiven Kopplungen, die binäre Kom-Von den dem Teilwertaddierer 89 zugeordneten Er- plemente voneinander darstellen, gekoppelt werden, höhungssteuerungen ist nur diejenige zur Erhöhung wodurch verschiedene binäre Strukturen von Spaltendes Befehlszählstandes um vier Byteeinheiten oder ausgangssteuersignalen durch die Erregung verschie-

dener Reihentreiberdrähte erlangt werden. Speicher dieser Art sind hinreichend bekannt. Der ROS enthält 90 Paare von Abfühlleitern und 2816 Paare von Reihenleitungen, wodurch 2816 Steuerfelder_?zu je 90 Bits, die sogenannten Mikrobefehle, gebildet werden.

Bei der Erregung des ROS durch ein Signal auf der Verbindungsleitung 122 wird den Torschaltungen 123 ein 90-Bit-Signal zugeführt. Diese Torschaltungen werden zu einem entsprechenden Zeitpunkt durch Abtastsignale erregt, welche von einer hier nicht gezeigten internen Quelle über die Steuerkopplungsverbindung 125 angeliefert werden. 84 der 90 Bits jedes Ausgangssignals des ROSDR werden über die Verbindung 126 den Untergruppendecodern 4 zugeleitet. Diese verzweigen sich auf den Prüfuntergruppendecoderpfad 13 und die anderen Decodereingangspfade 127. Sechs der /?OS£>/?-Ausgangsbits werden über die Verbindung 128 einem Eingang der Adressenwählmatrix 129 zugeführt, welche in PSM-Operationen zyklisch den nächsten Adresseneingang zum ROSAR auswählt. Diese sechs Bits können mit sechs anderen über die Verbindung 130 oder die Verbindung 131 zugeführten Bits zu einer aus 12 Bits bestehenden Adresse kombiniert werden, oder es können alle zwölf Bits der Adresse über die Verbindung 132 angeliefert werden. Beim Vorliegen einer bestimmten Bedingung auf den Verbindungsleitungen 127 erzeugen die Decoder 4 ein Signal OP_P, welches sechs Adressenbits auf den Verbindungsleitungen 130 zusammen mit sechs Bits auf den Verbindungsleitungen 128 durch die Matrix 129 hindurch in das ROSAR weiterleitet. Von den sechs Bits auf Leitung 130 sind in solchen Operationen vier Mikrobefehlsbits, die im Feld 127 enthalten sind, und zwei sind auf verschiedene Art und Weise abgeleitete Verzweigungssteuerungsbits. Wenn die Decoder 4 die Leitung OP_n auswählen, werden die Torschaltungen 133 erregt zur Übertragung von vier Programmbefehlsbits aus einem Computerregister innerhalb des Blocks 2 von F i g. 1 über die Verbindungsleitungen 131 zusammen mit den Bits auf den Leitungen 128, wodurch zehn der zwölf nächsten Adressenbits gebildet werden; die beiden letzten Bits sind bei dieser Übertragungsart Nullen. Beim Auftreten einer Unterbrechung werden die Torschaltungen 134 erregt und liefern eine vollständige 12-Bit-Adresse über die Leitungen 132, die durch die Wählermatrix 129 direkt in das ROSAR übertragen wird. Die Auswahl einer nächsten Steueradresse kann also auf eine von drei Arten bewerkstelligt werden, um so die erforderliche Mikroprogramm-Reihenfolgesteuerung zu bewirken.

Beim Auftreten einer Unterbrechung wird die vorher im ROSAR enthaltene Adresse durch die Torschaltungen 135 zu einem Hilfsregister (hier nicht gezeigt) innerhalb der Recheneinheit 2 (F i g. 1) überiragen, und beim Abschluß der entsprechenden Unterbrechungs-Mikroprogrammfolge werden dieselben Informationen aus dem Hilfsregister zum ROSAR über die Torschaltungen 136 zurücküber-.ragen.

Das ROSAR kann auch ein 12-Bit-Adressenwort lus einer anderen Quelle empfangen, nämlich aus Jem mit der löschbaren Matrix 5 von F i g. 2 gekoppelten SDÄ-Register über die Torschaltungen 137. 3ei Erregung dieses Übertragungsweges werden alle inderen Adressensignalpfade gesperrt.

Die Betätigung der Matrix ROS wird durch Signale bestimmt, die von der logischen Schaltung 140 erzeugt werden, welche aus der Oder-Schaltung 141 und den beiden Und-Schaltungen 142 und 143, die zu verschiedenen Zeitpunkten Ausgangssignale erzeugen, besteht. Die Und-Schaltung 142 wird im PS/Vf-Betrieb durch Taktimpulse CP periodisch betätigt, welche durch die Oder-Schaltung 141 gelangen, um die Z? OS-Matrix zyklisch in Zeitabständen von einer halben Mikrosekunde zu betätigen. Die Und-Schaltung 143 kann im vierten Abschnitt (IV) eines 2^s-Zyklus wahlweise durch ein OP₇-Signal aus dem Prüfuntergruppendecoder 10 (Fig. 1) betätigt werden. Bei der Reihenfolgesteuerung im STM-Betrieb arbeitet daher ROS nur, wenn OF₇ von den SDR-In-

formationen auf den Leitungen 12 (F i g. 1 und 2) ausgewählt wird. Wie durch die Ausgangsverzweigung 144 vom Ausgang der Und-Schaltung 143 aus angedeutet wird, werden die Torschaltungen 137 durch jedes Ausgangssignal der Und-Schaltung 143 erregt, um ein 12-Bit-Adressensignal aus dem Register SDR über die Austast-Sammelleitung in das ROSAR zu übertragen, wodurch ROS betätigt wird, um ein 90-Bit-Signal aus einer durch die S/?D-Information bezeichneten /? OS-Adresse in das ROSAR zu übertragen.

In einer Matrix, wie z. B. der Matrix 120, mit starker kapazitiver Fremdkopplung zwischen den Treiber- und Abfühlleitungen ist es nötig, das Ausgangssignal (nämlich über die Torschaltungen 123 und die Abtastverbindung 125) mit hoher Genauigkeit zeitlich zu steuern oder abzutasten, damit die abgefühlten Informationen bei ihrem Spitzenwert erfaßt werden. Für jede einzelne Wortstelle in der Matrix ist dies nicht besonders schwierig zu erreichen.

Aber die 2816 Ausgangswörter der Matrix können in relativ verschiedenen Phasen eines Steuerzyklus bezüglich der Anstiegszeit der Impulse CP, die die Erregung der Matrixtreiberleitungen einleiten, auftreten infolge von induktiven und kapazitiven Differenzen in den verschiedenen Kopplungspfaden. Es ist also erforderlich, einen Kompromiß bezüglich der Lage des Abtastsignals einzugehen, damit es bei einem relativ optimalen Punkt für alle Ausgangswörter und bei einem gegebenen Bereich von Schwan-Zungen der Speisespannung auftritt. Aus diesem Grunde muß die Auftrittszeit des internen Abtastsignals des ROS, wenn die Matrix montiert wird, genau eingestellt werden, wenn die Zeiteinstellung von der Verwendung der Bauelemente am Einsatzort mitbestimmt wird und wenn eine Veränderung an der Matrix am Einsatzort vorgenommen werden muß. Was letzteres betrifft, muß beachtet werden, daß die Z?OS-Matrix einen semipermanenten Modularaufbau hat und aus mehreren Teilmatrixkarten oder -tafeln besteht, die durch Einstecken zu einer vollständigen Matrix zusammengebaut werden. Wenn am Einsatzort eine Tafel oder ein Satz von Tafeln gegen eine andere Tafel oder einen anderen Satz von Tafeln ausgetauscht wird, werden vollständig neue Kopplungs- und Grenzspannungsbedingungen in das Matrixsystem eingeführt, wodurch eine umfangreiche Neueinstellung der Abtastzeitgabe erforderlich wird. Auf jeden Fall erfordert eine Einstellung der Abtastzeitgabe die Verwendung einer außerhalb des R OS-Systems selbst liegenden Steuerung für die Auswahl der in einem bestimmten Zyklus zu untersuchenden Adresse, da die Adressenwählmatrix 129 mindestens teilweise von Informationen in dem der-

14 99 22ö

zeitigen durch das ROSDR erzeugten Ausgabefeld abhängig ist und da dieses vor der Einstellung der Abtastzeitgabe von unbestimmter Beschaffenheit ist oder sein kann. Es wird nachstehend gezeigt werden, daß bei den durch die Torschaltungen 137 gesteuerten Verbindungen und bestimmten anderen unten näher beschriebenen Verbindungen der löschbare Universalspeicher 1 (Fig. 1) umschaltbar mit dem i?OS-System 3 benutzt werden kann, um den Untergruppendecoder 10 zu steuern, um eine Folge von Abtast-, Vergleichs- und Adressenverzweigungs-Mikrooperationen für die wirksame Prüfung jedes und aller Elemente des ROS-Systems einschließlich der Abtastzeiteinstellung zu erzeugen.

Fünf Eintast-Verbindungswege, die durch Torschaltungen 150 bis 154 gesteuert werden, bilden Untergruppeneintast-Verbindungen vom ROS'-System zum 5Di?-Register von F i g. 2 für das Prüfen des gesamten ÄOS-Systems. Die Torschaltungen 150 154 werden jeweils durch die Ausgangssignale OP, bis OP₅ des Prüfuntergruppen-Decoders gesteuert. Die Eintastverbindungen 150 bis 153 verbinden das ROSDR mit dem SDR in Gruppen von höchstens 31 Bits. Die Eintastverbindung 154 verbindet den 12-Bit-Ausgang des ROSAR mit dem SDR. Zur Vereinfachung der Darstellung werden die Zeitsteuerungen aller dieser Eintastverbindungen durch einen einzigen Satz von Torschaltungen 156 gezeigt. Obwohl die logische Schaltungsanordnung hierfür in der Figur nicht dargestellt ist, werden die Torschaltungen 156 durch die Kombination eines der in F i g. 6 gezeigten frühen Taktimpulse CP mit einem Steuersignal / oder PSM betätigt.

Fig.6 veranschaulicht die zeitlichen Beziehungen zwischen den frühen und den späten Taktimpulsen CP und den Abschnitten I bis IV eines R- W-Zyklus. Gemäß Fig.6 beginnt und endet ein .R-W-Zyklus der Matrix 5 mit dem Anfang eines CP-Impulses. Die /?-Hälfte des Zyklus fällt zeitlich mit den Abschnitten I und II und die W-Hälfte mit den Abschnitten III und IV zusammen. Mit Ausnahme von OP₁ finden alle durch die Ausgangssignale des Untergruppendecoders 10 bei der Reihenfolgesteuerung im SrM-Betrieb bewirkten Vorgänge im Abschnitt I eines R-W-Zyk\us statt. Wie man sieht, koinzidiert ein früher Taktimpuls mit dem Schlußteil jedes Abschnitts und ein gewöhnlicher Taktimpuls mit dem Anfangsteil jedes Abschnitts. Die durch OP₁ bis OP₅, OP₈ und OP,,, gesteuerten Vorgänge, bei denen es sich um die Eintastoperationen für die Übertragung von Prüfinformationen zum SDR handelt, finden alle während der mit dem frühen Taktimpuls im Abschnitt I koinzidierenden Periode statt, und alle anderen Operationen werden während der mit dem gewöhnlichen Taktimpuls im Abschnitt I koinzidierenden Periode ausgeführt. Die Rückstellung des SDR erfolgt vor dem frühen Taktimpuls im Abschnitt I.

Prüfuntergruppen-Decoder

Wie F i g. 4 zeigt, umfaßt der Decoder 10 vier Und-Schaltungen 27 mit Eingangsverbindungen zu vier Stellen, nämlich 32 bis 35, von den 36 Stellen (0 bis 35) des SDtf-Registers. Die Stellen 32 bis 35 sind beim gewöhnlichen P5M-Betrieb Paritätsbitstellen. Eine andere Gruppe von vier Und-Schaltungen 28 ist mit den vier durch die Ausgangssignale des ROSDR gesteuerten Leitungen 13 gekoppelt. Die Schaltungen 27 und 28 sind der jeweiligen Steuerung durch die mit ihnen gekoppelten STM- bzw. PSM-Leitungen unterworfen.

Die Ausgangssignale der Schaltungen 27 und 28 werden paarweise durch vier Oder-Schaltungen 170 verknüpft. Die Ausgänge der letzteren werden von einer Kombination von Torschaltungen 171 bedingt abgetastet, deren Signale von verriegelnden Flipflopschaltungen 172 gehalten, durch deren Rückstelleingang 173 ihr Ausgangssignal auf die binäre Kombination der Bedingungen 0000 für die Auswahl von OP₀ eingestellt werden kann.

Das 4-Bit-Ausgangssignal der Selbsthalteschaltungen 172 wählt eine entsprechende Leitung unter den 16 Steuerleitungen OP₀ bis OP₁₅ über ein 1-aus-16-Wählnetzwerk 174 aus, dessen Einzelheiten hier nicht dargestellt sind, da solche Schaltungen bereits zum Stand der Technik gehören. Die Abtastung der Torschaltungen 171 wird durch die Kombination eines Taktimpulses CP mit einem Steuersignal III oder PSM über die Und-Schaltung 175 und die Oder-Schaltung 176 gesteuert. Eine weitere Steuerleitung ist an die Und-Schaltung 175 angeschlossen, damit die Reihenfolgesteuerung manuell oder auf andere Weise gesteuert werden kann, wodurch es möglich wird, ein Prüfprogramm in S einzuführen und das IAR auf eine Anfangsprüfadresse einzustellen, wenn bekannt ist, daß die PSM-Steuerungen fehlerhaft arbeiten. Falls die PSM-Steuerungen immerhin noch gut genug arbeiten, um ein Programm nach S zu laden, aber nicht mehr ausreichen, um den Speicher auch mit Speisespannungen zu betreiben, die am Rande der Zulässigkeitsgrenze liegen, ist es relativ einfach, zur Programmeingabe in den PSM-Betrieb umzuschalten (OP₆ in Fig. 10). Wenn dies aber nicht möglich ist, kann man eine Anordnung wie die durch den bistabilen Multivibrator 177 und die Und-Schaltung 178 gebildete verwenden, um die Und-Schaltung 175 auf die Kombination von OP₁₁ und / oder PSM hin zu sperren und so das Ausgangssignal der Verriegelungsschaltung 172 auf OP_n festzuhalten. Hierdurch werden die Torschaltungen 77 (F i g. 2) gesperrt und so der R-W-Zyk\us von 75 über die Oder-Schaltung 98 verhindert. Wenn der bistabile Multivibrator rückgestellt wird, werden die Verriegelungsschaltungen 172 rückgestellt, um OP₀ auszuwählen, der STM-Zyklus wird dann mit der Betätigung der Matrix 5 und der Selbsthalteschaltungen 172 wieder aufgenommen.

Während der FLJ-Programmeingabe setzen andere hier nicht gezeigte Steuerungen SAR und IAR in den Stand, S in W-Zyklen über die Schreibsteuerun- j gen 67 (F i g. 2) zu betätigen, um ein FLT-Programmsegment in S einzuspeichern, danach wird in IAR die Adresse des ersten FLT-Prüfwortes gespeichert und anschließend auch ein Signal über 179 gesendet, das den bistabilen Multivibrator 177 wieder in den aktiven Zustand und über 173 auch den Verriegelungskreis 172 zurückstellt.

Prüfschaltung

Die in F i g. 5 gezeigte Prüfschaltung 15 besteht aus einer Und-Schaltung 200 mit 36 Eingängen, die mit den 36 Ausgangsstellen des SDR verbunden sind; der Ausgang dieser Und-Schaltung wird nur beim Vorliegen von lauter binären Einsen am Eingang erregt. Das Ausgangssignal der Schaltung 200 wird einer weiteren Und-Schaltung 201 zugeführt, die

einen Ausgangsimpuls erzeugt, wenn die Schaltung 200 ein aus lauter binären Einsen bestehendes Signal liefert und wenn ein Taktimpuls CP, eine Betriebssteuerbedingung OF₁₅ und ein Ausgangssignal aus der Ode^-Schaltung 202 vorliegen. Die Oder-Schaltung 202 liefert im PSM-Betrieb ständig ein Ausgangssignal und im I-Abschnitt jedes 5TM-Zyklus je ein Ausgangssignal.

Ein Ausgangsimpuls der Schaltung 201 schaltet einen Flip-Flop 203 (BT) in seinen Komplementzustand. Daher belassen zwei solcher Impulse BT in dem Zustand, in dem es vor dem ersten der beiden Impulse war. BT wird in einen ersten Bezugszustand (BT = 0) durch die Kombination von CP, OP₁ und PSM oder / über die Oder-Schaltung 202 und die Und-Schaltung 204 rückgestellt. Das Ausgangssignal von BT wird einer Und-Schaltung 205 zugeführt, die beim Vorliegen der Kombination aus BT = 0, CP OP_U und PSM oder / das Signal OP'_u erzeugt, welches die Übertragung einer Verzweigungsadresse aus dem SDR über die Torschaltungen 32 (F i g. 2) in das JA R steuert, wodurch eine Verzweigungs-Prüffolge eingeleitet werden kann, die bei einer neuen Adresse in 5 beginnt.

Beispiel 1—Λ OS-Prüfungen

Die im vorstehenden beschriebene koordinierte Wirkungsweise der Anordnung wird deutlicher verständlich an Hand der tabellenförmigen Beschreibungen ihrer Anwendungen in den Fig. 7 bis 10 in Verbindung mit den nachstehenden Erläuterungen. Das in Fig. 7A und 7B gegebene erste Arbeitsbeispiel bezieht sich auf die Prüfung des i?O5-Steuerspeichers einschließlich der obenerwähnten Abtastzeitgabe mittels der relativ selbständigen SrM-Steuerungen, die die Matrix S und den Prüf-Untergruppendecoder 10, die Prüfschaltung 15 und die in F i g. 2 und 3 gezeigten Austast- und Eintast-Sammelleitungen einschließen.

In Fig. 7A oben ist eine Zeitskala aufgezeichnet, die die relative Zeitsteuerung der Abschnitte I bis IV eines SJM-Zyklus anzeigt. Danach hat jeder dieser Abschnitte eine Dauer von 500 ns oder V« μβ. Zur Verdeutlichung wird der Beginn jedes aus 125 ns bestehenden Viertels eines STM-Abschnitts durch einen nach- und tiefgestellten Buchstaben gekennzeichnet, wobei z. B. das erste Viertel bei 1^. das zweite bei l_B usw. beginnt.

Vor der Einleitung einer Prüffolge wird ein Prüf-Programmsegment in 5 eingegeben, wie es oben beschrieben worden ist, und das IAR wird auf eine Adresse eingestellt, die um vier kleiner ist als die Adresse des ersten Prüfwortes. Im ersten Prüfumlauf wird die um vier erhöhte IAR-Adresse nach SAR und IA R übertragen, und S wird betätigt, um einen Ä-W-Zyklus zu beginnen. Im Ä-Teil jedes solchen Zyklus wird das SDR rückgestellt und das an der durch das SAR angegebenen Adresse gespeicherte Prüfwort in SDR eingetastet. Das SDR -Register wird etwa bei Ip rückgestellt, und die abgetasteten Informationen in der Matrix 5 werden etwa bei IH_-4 in das 5D/?-Register eingetastet. Dieses erste Prüfwort enthält die Code-Kombination Olli für die Auswahl von OP₁ als Steuersegment (Bits 32 bis 35). Dieser Code wird daher während des Abschnitts III in den Schaltungen 172 (F i g. 4) gespeichert, während die Regenerations- oder W-Hälfte des K-W-Zyklus abläuft.

Während des Abschnitts IV und des ersten Teils des Abschnitts I werden die durch OP₇ gesteuerten Operationen ausgeführt. Es werden zwölf 5Di?-Bits über die Ausgabesammelleitung und die Austastsammelleitung (Fig. 2) und die Torschaltungen 137 (Fig. 3) in das ROSAR übertragen, und der ROS wird für die Dauer eines Zyklus über die Steuerverbindung 122 (Fig. 3) betätigt, um ein 90-Bit-Wort in das ROSDR einzutasten. Die Richtigkeit dieses

ίο Wortes kann durch die anderen Prüfwörter der hier beschriebenen Folge geprüft werden. Zu Beginn des Abschnitts I des nächsten Zyklus wird BT (Fig. 5) auf 0 rückgestellt.

Im zweiten 5TM-Zyklus leitet das Ausgangsignal der Oder-Schaltung 98 (Fig. 2) erneut die Übertragung von IAR plus 4 nach IAR und SAR ein, und es beginnt ein weiterer R-W-Zyk\us mit Bezug auf die nächste Wortadresse in S. Die Bits 32 bis 35 des zweiten in das SDR eingetasteten Prüfwortes wer-

zo den während des Abschnitts III dieses Zyklus verriegelt. Diese Bits bilden einen Code für die Auswahl einer der fünf Eintast-Steuerungsoperationsleitungen OP₁ bis OP₅. Die ausgewählte OP wird nach der SDÄ-Rückstelllung im Abschnitt I des nächsten R-W-Zyk\us aus den nachstehend erläuterten Gründen ausgeführt. Im Abschnitt I des dritten STM-Zyklus wird der um vier erhöhte Inhalt des IAR nach SAR und IAR übertragen, ein Λ-Ψ-Zyklus wird eingeleitet, und das SDR wird rückgestellt. Dann

(s. Fig. 6) wird eine ausgewählte Operation von den Steueroperationen OP₁ bis OP₅ ausgeführt durch eine wahlweise Übertragung von Informationen zum SDR entweder aus dem ROSAR oder dem ROSDR.

Wie aus Fig. 10 hervorgeht, überträgt OP₁ die ROSDR-Bits 0 bis 30, OP₂ überträgt die ROSDR-Bits 31 bis 55, OP₃ überträgt die ROSDR-Bits 56 bis 87 und OP_i überträgt die ROSDR-Bits 88 und 89 zum SDR. OP₅ überträgt die 12 Adressenbits im ROSAR zum SDR. Jede solche Übertragung wird mit Bezug auf vorher zugeteilte Bitstellen im SDR mit Ausnahme der Steuerbitstellen 32 bis 35 ausgeführt. Da die abgetasteten Informationen nach dem Rückstellen des SDR in das SDR eingegeben werden, wird das dritte während des Abschnitts III in das SDR eingetastete Prüfwort mit den abgetasteten Informationen überschrieben (d. h. mit ihnen in Oder-Form verknüpft). Dieses dritte Wort ist ein durch Programmierung bestimmtes Maskenwort, das aus einem O-Bit in einer ausgewählten Stelle der SDK-Stellen 0 bis 31 und 1-Bits in allen anderen 35 Stellen besteht. Die Oder-Verknüpfung des Maskenwortes und der abgetasteten Information besteht also entweder aus einer Null und 35 Einsen oder aus lauter Einsen, je nach dem Zustand eines in einer bestimmten Stelle in den abgetasteten Informationen befindlichen Bits. Da die abgetasteten Informationen aus den Stufen 32 bis 35 des SDR ausgeschlossen sind, enthalten diese Stufen vier Einsen, die den Code für die Auswahl von OP₁₅ bilden. OP₁₅ wird (zu BT wird das Komplement gebildet, falls SDR lauter Einsen enthält) zu Beginn des Abschnitts I des nächsten (vierten) Zyklus vor der Rückstellung des SDR ausgeführt. Während dieses selben Abschnitts I wird ein neuer R-W-Zyk\us mit der Übertragung von IAR + 4 nach SAR und IAR begonnen. Das vierte Prüf wort ist ein durch Programmierung bestimmtes Bezugswort, das aus lauter Einsen oder einer Null und 35 Einsen besteht, je nach dem zu erwartenden Zu-

509 544/129

stand der in Oder-Form verknüpften Maske und abgetasteten Information. OP₁₅ wird also während Abschnitt III dieses vierten Zyklus erneut in 172 gespeichert und zu Beginn des nächsten (fünften) Zyklus (F i g. 7 B) ausgeführt. Falls die Bezugs- und die in Oder-Form verknüpften Wörter in beiden Zyklen der Ausführung von OP₁₅ gleich sind, erzeugen sie dieselbe Wirkung (d. h., BT bleibt entweder in beiden Zyklen unerregt, oder es wird zweimal weitergeschaltet). Wenn dagegen die Bezugs- und in Oder-Form verknüpften Wörter verschieden sind, wird BT in einem Zyklus umgeschaltet und in dem anderen Zyklus nicht erregt. Da BT zwischen den Zyklen 1 und 2 in den Zustand BT = O rückgestellt wird, folgt daraus, daß der Zustand von BT nach dem fünften Zyklus in Abhängigkeit davon, ob die Bezugsund die in Oder-Form verknüpften Wörter gleich oder verschieden sind, entweder gleich O oder gleich 1 ist. Da diese Wörter nur in einer durch Programmierung bestimmten ausgewählten Bitstelle differieren können, folgt außerdem, daß der Zustand von BT ausschließlich durch die abgetastete Information in der betreffenden Bitstelle bestimmt wird. Daher ist es wichtig und ein Merkmal der Erfindung, daß der Zustand von BT von einem einzigen Bit in einer Gruppe von abgetasteten Bits abhängig gemacht werden kann, ohne daß irgendwelche tatsächlichen Auswählschaltungen verwendet werden, um dieses Bit zu kennzeichnen oder es von anderen zu unterscheiden.

Im fünften Zyklus werden die Operationen IAR +4 nach SAR und IAR, Zyklus S und SDR-Rückstellung ausgeführt. Während des Abschnitts III dieses Zyklus wird das fünfte Prüfwort im SDR verriegelt. Die Steuerbits in diesem Wort, die den Code 1110 für die Auswahl von OP₁₄ bilden, werden in den Verriegelungsschaltungen 172 des Decoders (F i g. 4) gespeichert. Gemäß F i g. 5 wird während des Abschnitts I des nächsten (sechsten) Zyklus, falls BT gleich O ist, weil es entweder zweimal oder gar nicht geschaltet worden ist, OP_U über die Und-Schaltung 205 für die Übertragung eines Taktimpulses zur Steuerleitung OP_n' wirksam, um eine Übertragung der Bits 12 bis 31 des SDR in das IAR einzuleiten. Außerdem sperrt OF₁₄' die Torschaltung 88 (Fig. 2) und betätigt die Torschaltung 32 (F i g. 2), wodurch die Übertragung von IAR +4 nach IAR unterdrückt und an ihrer Stelle die Übertragung von SDR nach IAR gleichzeitig mit der Übertragung von IAR +4 nach SAR ausgeführt wird. Aus Gründen, die hier keine Rolle spielen, ist es technisch unmöglich, die Ausführung einer Übertragung von SDR nach SAR in einem Zyklus zu versuchen. Daher wird durch Programmierung eine Warte- oder Leerlaufoperation (OP₀) im Zyklus 6 eingeschaltet.

Wie schon erwähnt, ist es eine Vorbedingung für die Verzweigungsadressen-Ubertragung von OP_1V daß BT = O ist. Daher ist die Adresse, die am Ende des Zyklus 6 im IAR enthalten ist, wenn BT = O ist, die aus dem 5Di? übertragene Verzweigungsadresse oder, wenn BT = 1 ist, die um vier erhöhte Adresse im vorausgegangenen Zyklus. DaBT = O eine »Gut«- Bedingung und BT = 1 eine »SchlechU-Bedingung darstellt, leiten daher die durch Programmierung in diese beiden Adressen eingegebenen Prüfwörter verschiedene Operationen ein. Die dem IA R aus dem SDR zugeführte Verzweigungsadresseninformation wird auf vier Einheiten kleiner als die tatsächliche Adresse des während des siebten Zyklus zu erzeugenden Verzweigungsprüfwortes programmiert, so daß bei ihrer Erhöhung um vier im siebten Zyklus die richtige Adresse dargestellt wird.

Im siebten Zykljus kann der Programmierer zwisehen mehreren Möglichkeiten wählen. Wenn die Prüfung »Schlecht« anzeigt (BT — 1), kann der adressierte Speicherplatz in S mit einem Wort versehen werden, das die Steuerbits für die Auswahl der Stopp-Operation OP₁₀ aufweist. Wie aus den Fig. 2, ίο 7 B und 10 hervorgeht, verhindert OP₁₀ die Einleitung des nächsten R-W-Zyk\us von S durch Sperrung der Und-Schaltung 99 (F i g. 2), wodurch die während des vorausgegangenen Zyklus verriegelten Bedingungen bestehen bleiben. Die Bits 0 bis 11 und 23 bis 31 dieses Wortes werden so programmiert, daß sie das i?OS-Wort und die Bitadressen am »Schlecht«- Punkt anzeigen.

Wenn BT = 0 (»Gut«) ist, spezifiziert im Zyklus 7

das nächste Wort in S die Auswahl von OP₇, OP₆ oder OP₁₁ je nach dem erreichten Prüfstadium. Wenn alle Prüfungen in einer Programmeingabe ausgeführt sind, wird OP₁₁ spezifiziert, um die Eingabe der nächsten Programmladung in S einzuleiten. Wenn alle Prüfungen in einer vollständigen Serie ausgeführt sind, wird OP₆ spezifiziert, um die Steuerungen auf den PSM-B etrieb umzustellen. In allen anderen Fällen wird OP₇ spezifiziert.

OP₁ ist nur bedingt nötig, um ein ROS-Bit zu prüfen, das nicht das erste Bit eines /?OS-Wortes ist. Dies ist nur dann der Fall, wenn aus der vorhergehenden Prüfung hervorgeht, daß BT = O ist. Wenn sie mit OP₁₀ (Stop) abschließt, weil BT = 1 ist (»Schlecht«), muß BT rückgestellt werden, bevor das nächste Bit geprüft werden kann. In S würden also die Püfsteuerungsinformationen in folgender Reihenfolge gespeichert: OP₁, OP_{U 2},₃,_{4 oder 5}, OP₁₅, OP₁₅, OP_U, OP₀, OP₇ (nächste Bitprüfung) und so fort.

Zur Prüfung eines 90-Bit-Wortes im ROSDR müssen mindestens 7 · 90 = 630 Prüfwörter in S gespeichert werden. Wenn S beispielsweise nur eine Kapazität von 160000 Wörtern hat, würde eine FLT-Programmladung nicht mehr als 25 ROSDR-Wörter prüfen. Da ein einziger FLT-Programmdurchgang durch eine 16 000 Wörter fassende Matrix S mit einer Geschwindigkeit von 2 μ5 pro Zyklus nur 0,032 Sekunden dauert, hat man im schlimmsten Falle mit einer vollständigen Gruppe von Prüfungen des ROS-Systems in weniger als 5 Minuten zu rechnen, was sich gegenüber der Zeit, die ein Techniker normalerweise für die Durchführung gleichwertiger Prüfungen benötigt, sehr günstig ausnimmt.

Wie im Zyklus 8 in F i g. 7 B gezeigt ist, kann, wenn die letzte Prüfung einer Serie erfolgreich abgeschlossen ist, das letzte Wort dieser Prüfung OP₆ \ durch Rückstellung des Überwachungsschalters auf | den PSM-Betrieb auswählen, um die Steuerung des j Systems wieder dem i? OS-System zu übertragen. Wenn die letzte Prüffolge lediglich die letzte Folge einer FL7VLadung ist, kann das letzte Prüfwort OP₁₁ auswählen, um den Beginn eines neuen FLJ-Programmladevorgangs einzuleiten, wie es oben besprochen worden ist.

g₅ Beispiel 2 — S-Prüffolge

Das vorstehend erläuterte Beispiel veranschaulicht die Folge von STM-Operationen, die für die Prüfung des /?OS-Systems nötig sind. Es kann auch eine Folge

im 577W-Betrieb ausgeführt werden, um den Zustand der 5-Matrix und ihrer peripheren Einrichtungen ohne weitere Einrichtungen als die oben beschriebenen zu prüfen. Gemäß F i g. 8 beginnt die Folge mit einem ersten Satz von vier Prüfzyklen und wird auf konditioneller Grundlage mit nachfolgenden Sätzen von je zwei Prüfwörtern wie folgt fortgesetzt: Der erste Zyklus des ersten Satzes von Prüfungen gleicht dem ersten Zyklus in Fig. 7A, wobei OP₁ •n den Decoder-Verriegelungsschaltungen gespeichert wird. Der wichtige Vorgang in diesem Zyklus ist die Rückstellung von BR (F i g. 5), während alle anderen Vorgänge überflüssig sind.

Im zweiten Zyklus wird der Code für die Auswahl jer Steueroperation OP_n verriegelt, und die in den Bitstellen 12 bis 31 des SDR gespeicherten Informationen bilden eine Verzweigungsadresse.

Die Matrix 5 ist eine dreidimensionale X-, Y-,

"i-Matrix in Form einer quadratischen Ebene in der "<-, F-Dimension, während die 36-Bit-Wörter sich in i-Richtung erstrecken. Durch Programmierung wird :rreicht, daß die scheinbare Adresse des zweiten in 5 "dressierten Prüfwortes den Speicherplatz der ersten -Vortstelle entlang der Hauptdiagonale der X-, •'-Ebene definiert. Weiter wird durch Programmieung erreicht, daß jedes Wort entlang der Hauptüagonale die Adresse des nächstfolgenden Wortes ntlang derselben Diagonale in ihren Bitstellen 12 bis 1 und den Code für die Auswahl von OP_n in ihren

Ütstellen 32 bis 35 enthält, während jedes nicht auf er Hauptdiagonale stehende Wort mit Ausnahme es dem Hauptdiagonalenwort benachbarten Wortes en Code für die Auswahl von OP₁₀ (Stop) enthält.

)as dem Hauptdiagonalenwort benachbarte Wort ibt OP„ (nicht OP) an.

¹F₁₄ wird daher im Teil III des zweiten Zyklus nur ann ausgewählt, wenn ein Wort, im besonderen das ;-ste Wort auf der Haupt-Z-, F-Diagonale, korrekt dressiert und korrekt in SDR eingetastet wird. Wenn gend etwas anderes als dies eintritt, würde OP₀ oder ^sP_)n im Teil III ausgewählt, und die Prüfung würde ι einem der nächsten beiden Zyklen enden. Wenn P₁₄ gewählt wird, wird im dritten Zyklus eine •'arteoperation ausgeführt, wie sie oben beim sechen Zyklus in F i g. 7 B beschrieben worden ist, dait genügend Zeit für die durch den Zustand von T bedingte Verzweigungsadressen-Übertragung von DR nach SAR vorhanden ist. Im nächsten oder erten Zyklus muß, falls OP₁₄ gewählt worden ist id falls eine Verzweigungsadresse während des vorisgegangenen Zyklus in das IAR übertragen worin ist, die in das SDR eingetastete Information heinbar die sein, die sich entlang der nächsten Ortstelle der Hauptdiagonale (X-Y) von S befindet, odurch der vierte Zyklus mit denselben Bedingun-■n abschließen würde, wie beim Abschluß des zwein Zyklus mit der Ausnahme, daß die zweite Adresse :f der Hauptdiagonale anstatt der ersten geprüft jrde und der nächste Schritt in der Prüfung eine iederholung der im dritten Zyklus angegebenen <tion wäre. Wenn dagegen infolge eines Fehlhlags OP₁₀ während des vierten Zyklus gespeichert rd, werden alle Operationen gestoppt. Die Prüfung rd daher fortgesetzt mit einer Wiederholung der in η Zyklen 3 und 4 aufgerufenen Operationen, oder i endet bei einem »Schlechte-Signal.
Aus jedem »Schlechte-Signal lassen sich wichtige formationen ableiten. Zum Beispiel zeigt die Unmöglichkeit, irgendeinen Speicherplatz auf der Diagonalen zu adressieren, einen Adressierungsfehler an, während die Unmöglichkeit, eine bestimmte Adressenspeicherstelle zu adressieren, einen durch Rauschen in den Abfühlleitungen von S bedingten Abtastzeitgabefehler anzeigen könnte. Wenn kein Adressenspeicherplatz in S erfolgreich adressiert werden kann, könnte auch dies durch ein Versagen der Eingangsparitätsprüfschaltung, die dem Programmladekanal ίο zugeordnet ist, bedingt sein.

Beispiel 3 — 57-Prüffolge

Ein drittes Anwendungsbeispiel für die hier gezeigte Prüfanordnung ist in F i g. 9 dargestellt und betrifft die Prüfung des Flip-Flops BT und der ihm zugeordneten logischen Schaltung (Fig. 5). Die ersten sechs Zyklen der in F i g. 9 gezeigten Prüffolge sollen prüfen, ob BT auf den Zustand BT — O über die Rückstelleingangssteuerleitung (die Ausgangsleitung der Und-Schaltung 204, F i g. 5) rückgestellt werden kann und ob es aus diesem Zustand in den Zustand BT — 1 durch eine Aktion der Und-Schaltungen 200 und 201 von Fig. 5 und der zu ihnen führenden Verbindungen umgeschaltet werden kann. Im Zyklus 1 ist BT scheinbar in den Zustand BT = 0 durch Auswahl der Steuerleitung OP₁ infolge entsprechender Programmierung des ersten Prüfwortes in 5 umgeschaltet. Im zweiten Zyklus wird BT scheinbar durch ein aus leiter Einsen bestehendes Prüfwort in der zweiten Prüfadressenstelle von S umgeschaltet, das bei entsprechender Verwendung die in Fig. 5 gezeigte Und-Schaltung erregen und außerdem OP₁₅ auswählen würde, um die Und-Schaltung 201 zu erregen. Während des dritten Zyklus enthält das dritte in das 5Di? eingetastete Prüf wort Steuerinformationen zur Auswahl von OP_n, so daß im vierten und fünften Zyklus eine Verzweigungsadressen-Auswahloperation, entsprechend dem Zustand von BT, stattfindet. Wenn BT = 0 ist, was bedeutet, daß es nicht umgeschaltet hat, obwohl es scheinbar hätte in den Zustand BT = 1 gehen sollen, wird die im 5Di? angegebene Verzweigungsadresse in das IAR übertragen und ein Steuercode für die Auswahl von OP₁₀ erzeugt, wodurch die Prüfung mit einem »Schlecht«- Signal beendet wird. Wenn dagegen die Prüfung anzeigen sollte, daß BT = 1 ist (dies ist das Gegenteil des in den i?O5-Prüfungen von Fig. 7A und 7B verwendeten Prüfkriteriums), wird die Prüfung mit einer Serie 6 bis 10 fortgesetzt, durch die geprüft wird, ob ST zuerst in den Zustand BT = 0 rückgestellt und dann zweimal umgeschaltet werden kann, um den Zustand BT = 0 erneut zu erzeugen, nachdem zuerst der Zustand BT = 1 durchlaufen worden ist. Im Zyklus 6 wird durch das im vorausgegangenen Zyklus ausgewählte OP₁ BT in den Zustand BT = 0 rückgestellt, und der adressierte Speicherplatz in S liefert ein aus leiter Einsen bestehendes Wort zum Erregen der Und-Schaltung 200 und für die Auswahl von OP₁₅, um BT scheinbar umzuschalten. Im Zyklus 7 besteht das in 5 adressierte Wort wieder aus lauter Einsen, und wieder wird BT scheinbar umgeschaltet, um in den Zustand BT = 0 rückgestellt zu werden. Im Zyklus 8 wird OP_n ausgewählt, und in den Zyklen 9 und 10 wird eine Adressenverzweigung ausgeführt, entsprechend dem Zustand von BT. Bei dieser Verzweigung wird, wenn BT = 0 ist, durch OP_n eine Verzweigungsadresse aus SDR nach IA R übertragen, und die Information an der Verzweigungs-

adresse leitet den Zyklus 1 einer neuen Prüfserie ein. Wenn BT nicht gleich O ist, endet die laufende Serie mit der Auswahl von OP.

ίο·

Zusammenfassung

Die vorstehenden Beispiele zeigen, wie ein löschbarer Universalspeicher, der normalerweise nicht für direkte Mikrooperationssteuerzwecke verwendet wird, in eine Schaltung einbezogen werden kann, welche einen kleinen Teil der speziellen permanenten Mikrooperationssteuerungen eines Datenverarbeitungssystems ausnutzt, um eine wirksame und wirtschaftliche Prüfung des Großteils der Mikrooperations-Reihenfolgesteuerungen des Systems sowie eine schnelle Prüfung bezüglich der Betriebsfähigkeit des löschbaren Speichers selbst und der von ihm mitbenutzten Steuerschaltungen auszuführen. Bei erfolgreichem Abschluß der ganzen Serie von Prüfungen kann angenommen werden, daß sowohl die lösch-

baren als auch die permanenten Steuerungen richtig arbeiten, so daß beim Anhalten eines »Schlecht«- Signals weitere Prüfungen unter der direkten Steuerung der permanenten Mikrooperations-Reihenfolge-Steuerungen in bezug auf alle anderen Teile des Datenverarbeitungssystems einschließlich der Rechenschaltungen und der peripheren Vorrichtungen so lange ausgeführt werden können, bis der Fehler gefunden ist.

ίο Die beschriebene Anordnung ist also vor allem deshalb so besonders wirtschaftlich, weil sie parallele Gruppen von Signalen bitweise prüfen kann, ohne auf besondere Schaltungseinrichtungen zum Unterscheiden oder Auswählen der einzelnen Bits zurückgreifen zu müssen, da die Auswählfunktion durch die Verwendung programmierter binärer Maskenwörter ausgeführt wird, welche je ein wahlweise placiertes Null-Bit in einem sonst nur aus Einsen bestehenden Feld enthalten.

Hierzu 8 Blatt Zeichnungen

Claims (7)

1 2 Patentansprüche: ausgclescncn Maskenwort in einer ODER-Bezie-

1. Einrichtung zur Fehlerprüfung in einer elek- hung verknüpft wird und das Resultat mit der tronischen Datenverarbeitungsanlage mit einem . Bezugsinformation aus dem Hauptspeicher in der Haupt-(Lese-Schreib-)Speicher, mit einem Steuer- Prüfeinrichtung (15) verglichen wird. (Festwert-)Speicher und einem arithmetischen 5

und logischen Verarbeitungswerk, dadurch !

gekennzeichnet, daß steuerbare Verbin- <

dungseinrichtungen (12, 13, 27, 28 in Fig. 1; Die Erfindung betrifft eine Einrichtung zur Feh-

137, 150 bis 154 in F i g. 3) vorgesehen sind, die Ierprüfung in einer elektronischen Datenverarbei-

für die Durchführung von Prüfoperationen den io tungsanlage nach dem Oberbegriff des Hauptan-

Prüfbefehlsdecodierer (4) entweder an den Steu- Spruchs.

erspeicher (3) oder, wenn der Steuerspeicher Wegen des sehr komplexen Aufbaues moderner und der übrige Teil der Mikroprogramm- Datenverarbeitungsanlagen ist es wünschenswert, in Steuereinheit geprüft werden sollen, an den jedem derartigen System eine automatische proHauptspeicher (1) anschließen und die einen 15 grammgesteuerte Prüfeinrichtung vorzusehen, die in Datenverkehr zwischen den Ausgangsregistern der Lage ist, fehlerhafte Komponenten und Schalt- (SDR in Fig. 2; ROSDR in Fig. 3) und den kreise zu lokalisieren.

Adreßregistern (SAR in Fig. 2; ROSAR in Das Problem hierbei besteht jedoch darin, nach F i g. 3) des Haupt- und des Steuerspeichers ge- solchen Lösungen zu suchen, die nicht zu einer Erstatten. 20 höhung der Gesamtkosten des Systems beitragen. Die

2. Einrichtung nach Anspruch 1, dadurch ge- Konstruktion derartiger, in den Kosten nicht zu hoch kennzeichnet, daß der Prüfbefehlsdecodierer (4) liegender Prüfeinrichtungen wird vor allem bei solaus mehreren Prüfuntergruppendecodierern (z. B. chen Systemen erschwert, welche Festwertspeicher 10) besteht, wovon mindestens einer Teile des aus zur Mikroprogrammsteuerung verwenden.

Haupt- oder Steuerspeicher ausgelesenen Steuer- 25 Festwertspeicher sind für die Speicherung von

worts empfängt. Mikrosteuerprogrammen unerläßlich, da nur sie die

3. Einrichtung nach Anspruch 1 und/oder 2, Forderungen erfüllen, die an einen Steuerspeicher dadurch gekennzeichnet, daß die steuerbaren Ver- gestellt werden, nämlich

bindungseinrichtungen durch Mikroprogramm- _{sehr kurze und dem Maschinentakt der An}_

prufbefehle gesteuert werden, die aus dem Haupt- 30 _{{ ve leichbare} Zykluszeit; um die von Haus

speicher in den Prufuntergruppendecodierer über- J_{$ hohe} ^& _Geschwind4_{keit von} Festwertspeichern

tragen werden. (infolge der verwendeten Technologien und des

4 Einrichtungen nach einem oder mehreren zerstörungsfreien Lesens) voll auszunutzen, ist

der Ansprüche 1 bis 3, dadurch gekennzeichnet, _{mjm auß(}f_{rdem bestrebt die} Kapazität des Fest-

C³M ^emf _D ^P™^fschaltung (¹⁵ \^{F 1}6- !) f ^r. ⁰^" 35 wertspeichers möglichst gering zu halten;

Schlecht-Prufung von aus mehreren Bits beste- _{die s} ^F _teuerworte ^ä _im Festwertspeicher müssen

henden Gruppen von Signalen an eine Daten- _{eJne relatiy ße Wortlä aufweisen;}

rmrTcvT^{8 (} L³K? ^0S!^en ο ,T der Steuerspeicher sollte möglichst kostengünstig

UND-Schaltungen (200, 201 m F1 g. 5) zur selek- _$ein ^{v ö} .

tiven Umschaltung eines Flip-Flops (203) besteht 40

sowie aus einer UND-Schaltung (204) zur Erzeu- Andererseits wird durch den Einsatz von Festwertgung von Signalen zur Rückstellung des Flip- speichern die Prüfung der Datenverarbeitungsanlage Flops in eine vorbestimmte Stellung (BT = 0) und insbesondere die Prüfung ihres Steuerteils be- und aus einer UND-Schaltung (205) zur Übertra- trächtlich erschwert: Die vergleichsweise geringe Kagung eines Verzweigungssignals (OP₁₄) zur Adres- 45 pazität des Festwertspeichers erlaubt nicht, die Prüfsensteuerung des Hauptspeichers (1). programme in diesem zu speichern; außerdem wären

5. Einrichtung nach einem oder mehreren der dann die wenigen gespeicherten Prüf-Mikroroutinen Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nicht mehr modifizierbar.

ein Schalter (16) zur Steuerung der Betriebsart Die eigentliche Prüfung der Funktionstüchtigkeit

der Datenverarbeitungsanlage (Normalbetrieb/ 50 des Festwertspeichers erfolgt am zweckmäßigsten

Prüfbetrieb) durch Programmbefehle in Abhän- durch Vergleich der ausgelesenen Steuersignale mit

gigkeit von der Stellung des Flip-Flops (203) um- einem gespeicherten Referenzsignal. Zur Speicherung

geschaltet werden kann. der Referenzsignale sind aber wiederum besondere

6. Einrichtung nach einem oder mehreren der Speichereinrichtungen notwendig, die eine Komplizie-Ansprüche 1 bis 5, dadurch gekennzeichnet, daß 55 rung und Verteuerung des Gesamtsystems ergeben, die aus dem Steuerspeicher ausgelesenen Daten Die vorliegende Erfindung geht nun von den geunter Steuerung des im Hauptspeicher enthalte- schilderten Nachteilen des Standes der Technik aus nen Prüfprogramms in das Datenausgangsregister und stellt sich die Aufgabe, eine Einrichtung zur (62 in Fig. 2) des Hauptspeichers übertragen Prüfung von Datenverarbeitungsanlagen und insbewerden, daß sie dort mit Bezugsinformation aus 60 sondere für deren Steuerteil anzugeben, die mit gedem Hauptspeicher (60 in Fig. 2) verglichen ringstmöglichem Schaltungsaufwand und unter Verwerden und daß der Flip-Flop (203 in F i g. 5) in wendung bestehender Mikroprogrammeinrichtungen Abhängigkeit vom Vergleichsergebnis gesetzt eine flexible mikroprogrammierte Prüfsequenz durchwird, zuführen gestattet.

7. Einrichtung nach Anspruch 6, dadurch ge- 65 Diese Aufgabe wird durch die im Hauptanspruch kennzeichnet, daß der in das Datenausgangsregi- gekennzeichnete Erfindung gelöst. Weitere Merkmale, ster (62) gebrachte Teil des Steuerworts aus dem Ausgestaltungen und Weiterbildungen der Erfindung Steuerspeicher mit einem aus dem Hauptspeicher sind in den Unteranspnichen gekennzeichnet.