DE1299023B

DE1299023B - Electronic frequency divider with adjustable division ratio, to which pulse gate circuits are interposed to mask out one or more counting pulses

Info

Publication number: DE1299023B
Application number: DE1967ST027395
Authority: DE
Inventors: Behlen Horst; Klinger Roman
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1967-09-30
Filing date: 1967-09-30
Publication date: 1969-07-10

Description

1 Λ 1 Λ

Die Erfindung bezieht sich auf einen Frequenz- den theoretischen Höchstwert erreicht, den die verteiler mit einstellbarem Teilungsverhältnis, dem Im- wendeten Bauelemente zulassen. puls-Torschaltungen zum Ausblenden eines oder Die Erfindung ist dadurch gekennzeichnet, daß an mehrerer Zählimpulse zwischengeschaltet sind. den die Eingangsimpulse führenden Eingang der Tor-Die Frequenzteilung auf digitalem Wege hat gegen- 5 schaltung ein Hilfszähler angeschlossen ist, der wähüber anderen Verfahren viele Vorteile. So besteht rend jedes Zählumlaufes des gesamten Teilers freiunter anderem der größte Teil der gesamten Anord- gegeben wird und sich nach Ablauf selbst sperrt, und nung aus binären logischen Schaltungen, die als inte- daß die übrigen Eingänge der Torschaltung mit den grierte Bauelemente hergestellt werden können. Ausgängen des Hilfszählers über logische Schaltun-Ein wesentlicher Bestandteil einer derartigen An- io gen verbunden sind, die mittels Schalter wahlweise Ordnung zur Frequenzuntersetzung ist ein Frequenz- wirksam gemacht werden können,
teiler mit einstellbarem Teilungsverhältnis, der z. B. Ein Ausführungsbeispiel eines Frequenzteilers geaus einer Kaskadenschaltung mehrerer voreinstell- maß der Erfindung wird nachstehend an Hand der barer Ringzähler bestehen kann. Die höchste Fre- Fig. 1 und 2 beschrieben.The invention relates to a frequency that reaches the theoretical maximum value that the distributors with an adjustable division ratio allow for the components used. pulse gate circuits for masking out one or The invention is characterized in that several counting pulses are interposed. the input of the gate which carries the input pulses, the frequency division on a digital way has an auxiliary counter connected to it, which has many advantages over other methods. Thus, each counting cycle of the entire divider is free, including the largest part of the entire arrangement, and locks itself after it has expired, and binary logic circuits that interconnect the other inputs of the gate circuit with the integrated components . Outputs of the auxiliary meter are connected via logic circuits, which can be made effective by means of switches, optionally for frequency scaling is a frequency,
divider with adjustable division ratio, the z. B. An embodiment of a frequency divider geaus a cascade connection of several presetting measures of the invention will be given below on the basis of the ring counter can exist. The highest Fre- Fig. 1 and 2 described.

quenz, die ein solcher Teiler zu teilen vermag, ist von 15 F i g. 1 zeigt das Blockschaltbild des Teilers und der Rückstellzeit der Ringzählerkaskade abhängig, F i g. 2 das zugehörige Impulsdiagramm der am die nicht länger sein darf als eine halbe Periode der Eingang liegenden Torschaltung.
Eingangsfrequenz. Je feiner der vorgegebene Bereich An den Eingang 1 gelangt das Ausgangssignal ζ. Β. der Eingangsfrequenz unterteilt werden soll, d. h., je eines freien, in der Frequenz veränderbaren Oszillagrößer die Anzahl der Zähldekaden ist, desto schwie- ao tors, welches durch einen festen Frequenzteiler in die riger ist es, die erforderliche Rückstellzeit zu errei- Impulsreihe α (Fig. 2) umgewandelt wurde. Diese chen. Deswegen liegt die höchste teilbare Frequenz gelangt gleichzeitig an eine Torschaltung 2 und einen vieler derartiger Teiler weit unter der oberen Grenz- Hilfszähler 3. Die Impulsreihe ί am Ausgang der Torfrequenz der in den Ringzählern enthaltenen Kipp- schaltung 2 erreicht entweder direkt, oder über einen stufen. 35 Teiler 7 und eine Torschaltung 8 einen Frequenztei-Um Frequenzteiler mit einstellbarem Teilungsver- ler 9, der in an sich bekannter Weise als Zählerhältnis für möglichst hohe Eingangsfrequenzen ver- kaskade ausgebildet ist, deren Teilungsverhältnis wendbar zu machen, ist es bekannt, Schaltmittel vor- durch ein Bedienungsgerät 10 eingestellt werden kann, zusehen, die nach Ablauf eines ersten Zählumlaufes Das Ausgangssignal am Anschluß 11 des Frequenzdie erste Zählerdekade abschalten und bei Beginn 30 tellers 9 dient für den Phasenvergleich mit einem des folgenden Zählumlaufes einen Hilfszähler für die hochkonstanten Bezugssignal in einer nicht dargestell-Zeit von zehn Impulsen des Eingangssignals in Gang ten Regelschleife.sequence that such a divider is able to divide is from 15 F i g. 1 shows the block diagram of the divider and the reset time of the ring counter cascade as a function of FIG. 2 the associated pulse diagram for the gate circuit on which must not be longer than half a period of the input.
Input frequency. The finer the specified range. The output signal ζ arrives at input 1. Β. the input frequency is to be subdivided, i.e. the greater the number of counting decades, the greater the number of counting decades that can be changed in frequency, the more difficult it is to achieve the required reset time through a fixed frequency divider 2) was converted. These little ones. Therefore, the highest divisible frequency reaches a gate circuit 2 and one of many such dividers far below the upper limit auxiliary counter 3. The pulse series ί at the output of the gate frequency of the flip-flop circuit 2 contained in the ring counters reaches either directly or via a step . 35 divider 7 and a gate circuit 8 a frequency divider frequency divider with adjustable division divider 9, which is cascaded in a manner known per se as a counter ratio for the highest possible input frequencies, the division ratio of which can be reversed, it is known to provide switching means. can be set by a control unit 10 to see that after a first counting cycle the output signal at connection 11 of the frequency switch off the first counter decade and at the beginning of 30 plate 9 is used for the phase comparison with one of the following counting cycle an auxiliary counter for the high-constant reference signal in one not display time of ten pulses of the input signal in gang th control loop.

zu setzen. In dieser Zeit wird die Zählerkaskade zu- Die Grobeinstellung der Frequenzwerte, z. B. derto put. During this time, the counter cascade is closed. B. the

rückgestellt, der zweiten Zähldekade ein Korrektur- 10 MHz-, 1 MHz- und der 0,1-MHz-Schritte erfolgtreset, the second counting decade is corrected in 10 MHz, 1 MHz and 0.1 MHz steps

impuls zugeführt und schließlich die erste Zähler- 35 durch Voreinstellung der in der Stufe 9 enthaltenenpulse supplied and finally the first counter 35 by presetting those contained in stage 9

dekade wieder eingeschaltet. Auf diese Weise laßt Zähler durch das Einstellgerät 10. Zur Feineinstel-decade switched on again. In this way, the counter can be read by the setting device 10. For fine-tuning

sich die Zeit, die für die Rückstellung zur Verfügung lung der Frequenzwerte wird der Zählkaskade 9 inthe time required for resetting the frequency values is shown in the counting cascade 9 in

steht, auf das Zehnfache erhöhen. (S.G.S. Fairchild an sich bekannter Weise eine Torschaltung 2 vor-stands, increase to ten times. (S.G.S. Fairchild, in a manner known per se, a gate circuit 2 in front of

Aplication Report 196, December 1966, A. variable- geschaltet, durch die aus der Impulsreihe α einzelneAplication Report 196, December 1966, A. variable- switched, through the individual from the impulse series α

ratio frequency-divider using micrologic elements.) 40 Impulse oder auch Impulsgruppen ausgeblendet wer-ratio frequency-divider using micrologic elements.) 40 pulses or groups of pulses can be faded out

Diese Erhöhung der Arbeitsgeschwindigkeit reicht den können.This increase in working speed is enough for you.

jedoch nicht aus, wenn der Teiler eine sehr feine Erfindungsgemäß sind hierzu der Torschaltung 2 Unterteilung der Frequenzwerte ermöglichen soll der Hilfszähler 3, sowie die UND-Schaltungen 4 und 5 und dementsprechend viele Zähldekaden auf- beigegeben, deren Zustand von der Stellung der weist 45 Schalter 12 und 13 des Einstellgerätes 10 abhängig Es ist auch bekannt (L. F. Blachowicz, Dial any ist. Innerhalb eines jeden Zählumlaufes des genannchannel to 500 MHz Electronics, May 1966, S. 60 bis ten Frequenzteilers erhält der Hilfszähler 3 aus der 69), der Zählerkaskade eine Kette festeingestellter Zählerkaskade einen Freigabeimpuls b, so daß dieser Frequenzteiler vorzuschalten, in die Impuls-Torschal- an die Eingänge der UND-Schaltungen 4 und 5 die tungen eingefügt sind, die in Abhängigkeit von der 50 Impulsfolgen c, d und e abgibt. Der Freigabeimpuls b Einstellung des Teilers eine bestimmte Anzahl von kann z. B. am Anfang einer jeden Zählfolge liegen. Impulsen aus der Folge der Eingangsimpulse aus- Ist der Schalter 12 geöffnet, dann gelangt der Sperrblenden. Das Ausblenden der Impulse erfolgt in der impulsg an die Torschaltung! und blendet einen Weise, daß die vorgeschalteten Teiler nach Ablauf Impuls aus der Impulsreihe α aus. Dadurch läßt sich eines Zählumlaufes des gesamten Teilers immer die- 55 z. B. ein Frequenzschritt von 25 kHz darstellen. Wird selbe Stellung einnehmen, so daß sich deren Rück- der Schalter 13 geöffnet (12 geschlossen), dann erstellung erübrigt. Die Zeit für die Rückstellung der reicht der Sperrimpuls h die Torschaltung 2 undblennachfolgenden Zählerkaskade ist dann ausreichend det zwei Impulse aus der Impulsreihe α aus. Das ent- und hat keinen Einfluß mehr auf die Arbeitsgeschwin- spricht z. B. einem Frequenzschritt von 50 kHz. Der digkeit des Teilers. Diese wird jedoch durch die Im- 60 Impulszug / der F i g. 2 zeigt den Zustand, wenn beide puls-Torschaltungen vermindert, die zeitverzögernde Schalter 12 und 13 geöffnet sind. Hat der Hilfszäh-Schaltmittel enthalten müssen, damit nur solche Im- ler 3 seine Endstellung erreicht, dann erzeugt die pulse ausgeblendet werden, die zum gegebenen Zeit- monostabile Kippstufe 6 den Stopimpuls /, der außerpunkt die Torschaltung in voller Breite durchlaufen dem über Schaltmittel, die in der Zählerkaskade 9 würden. 65 enthalten sind, sicherstellt, daß vor Ablauf des jewei-Der Erfindung liegt die Aufgabe zugrunde, einen ligen Zählerumlaufes kein Freigabeimpuls b mehr Frequenzteiler mit einstellbarem Teilungsverhältnis abgegeben wird,
darzustellen, dessen Arbeitsgeschwindigkeit nahezu Die Verwendung des Hilfszählers 3 ermöglicht dieHowever, this does not work if the divider is a very fine. According to the invention, the gate circuit 2 should enable the frequency values to be subdivided 12 and 13 of the setting device 10 dependent. It is also known (LF Blachowicz, Dial any ist. Within each counting cycle of the genannchannel to 500 MHz Electronics, May 1966, p. 60 bis th frequency divider receives the auxiliary counter 3 from 69), the counter cascade a chain of permanently set counter cascade a release pulse b, so that this frequency divider is to be connected upstream, in the pulse gate scarf to the inputs of the AND circuits 4 and 5, the lines are inserted, which emits depending on the 50 pulse trains c, d and e. The release pulse b setting the divider a certain number of can, for. B. lie at the beginning of each counting sequence. Pulses from the sequence of the input pulses off - If the switch 12 is open, then the blocking screen is activated. The impulses are masked out in the impuls g to the gate circuit! and fades out a way that the upstream divider after the pulse has expired from the pulse series α . As a result, a counting cycle of the entire divider can always be used for the 55 z. B. represent a frequency step of 25 kHz. Will assume the same position, so that the back of the switch 13 is opened (12 closed), then creation is superfluous. The time for resetting is sufficient if the blocking pulse h is sufficient for the gate circuit 2 and the subsequent counter cascade is sufficient for two pulses from the pulse series α . This corresponds to and no longer has any influence on the working speed. B. a frequency step of 50 kHz. The deity of the divider. However, this is caused by the im- 60 pulse train / the Fig. 2 shows the state when both pulse gate circuits are reduced, the time-delaying switches 12 and 13 are open. If the auxiliary counting switch has to contain so that only those im- lers 3 reach its end position, then the pulses are faded out, which at the given time monostable flip-flop 6 the stop pulse /, the extra point pass through the gate circuit in full width via switching means, which would be 9 in the counter cascade. 65 are included, ensures that before the end of the respective- The invention is based on the object of a single counter cycle no release pulse b frequency divider with adjustable division ratio is emitted,
to show, the speed of which is almost The use of the auxiliary counter 3 enables the

Claims

with the pulses a synchronous blanking of pulses without the need for time-delaying switching means. This makes it possible to use the operating speed of the frequency divider to approach the highest speed of sound of the components used. Should this be so high that the delay of the AND circuits 4 and 5 has an effect, this can be compensated for by a delay element 14 in the supply line to the gate circuit 2. It is also possible to use gate circuits of this type repeatedly in a frequency divider in order to mask out entire groups of pulses in a manner known per se. To illustrate this, FIG. 1 shows a second gate circuit 8 with an auxiliary counter 16, which is controlled by the pulse series i of the gate circuit 2 via a frequency divider 7. If the division ratio of the frequency divider 7 is 1: 4 and a release pulse arrives at the auxiliary counter 16 via the line 15, which enables a pulse to be faded out, then this corresponds to a fade-out of four pulses of the pulse series α or a step of 0, 1 MHz of the frequency setting. _. , Claims:

1. Electronic frequency divider with adjustable division ratio, the pulse gate circuits to hide one or more counting pulses are interposed, thereby characterized in that the input of the gate circuit leading to the input pulses Auxiliary counter is connected, which is released during each counting cycle of the entire divider is and locks itself after expiration, and that the other inputs of the gate circuit with the Outputs of the auxiliary meter are connected via logic circuits, which can be selected by means of switches can be made effective.

2. Frequency divider according to claim 1, characterized in that in which the input pulses leading line to the gate circuit a delay element to compensate for the logic Circuits caused time delay is provided.

1 sheet of drawings