DE2556537A1

DE2556537A1 - Sync. digital controller based on counter modules - has decade counters operating through preselected decoder stages to provide multiple subcycle mode

Info

Publication number: DE2556537A1
Application number: DE19752556537
Authority: DE
Inventors: Hans-Peter Drieschner
Original assignee: ELMEG Elektro Mechanik GmbH
Current assignee: ELMEG Elektro Mechanik GmbH
Priority date: 1975-12-16
Filing date: 1975-12-16
Publication date: 1977-06-30

Abstract

A synchronous digital controller allows signals to be generated according to a pre-programmed time base. The unit is based upon decade counters coupled with decoder outputs transmitted over selector stages. Typically, two decade counters are coupled to separate 4 line to 10 line decoder stages. The decoder outputs are coupled to selectors. The number of selectors used will correspond to the number of sub-cycles involved. NAND gates respond to the selected combinations to set a flip-flop. A clock generator output is gated as a trigger pulse for the counters. In operation the counters are reset following one combination and re-cycle until the other combination appears. A gating circuit allows a separate delay between counter sub-cycles. The circuit may be used as a frequency divider.

Description

Digitale Steuerschaltung Digital control circuit

Die Erfindung betrifft eine digitale Steuerschaltung, insbesondere einen Programmgeber zur Steuerung beliebiger Vorgänge.The invention relates to a digital control circuit, in particular a programmer to control any processes.

Solche Steuerschaltunen geben gemäß einem eingegebenen Programm in zeitlich vorprogrammierten Abständen Steuersignale aus, die zum Auslösen oder Beenden irgendwelcher Vorgänge herangezogen werden.Such control circuits give in according to an entered program preprogrammed intervals of control signals that trigger or terminate any processes are used.

Der Erfindung liegt die Aufgabe zugrunde, eine solche Steuerschaltung aus wenig einfachen Bauelementen aufzubauen, die sich zudem mit geringstem Aufwand variieren und umprogrammieren läßt.The invention is based on the object of such a control circuit to be built from not very simple components, which can also be built with very little effort can be varied and reprogrammed.

Diese Aufgabe ist gemäß der vorliegenden Erfindung dadurch gelöst, daß ein n-stelliger Impulsdekadenzähler, eine der Anzahl der Steuersignale in einer Steuerphase entsprechende Anzahl von Setzgattern mit jeweils n + 1 Eingängen, von denen jeder der n Eingänge mit einem Ausgang einer Dekade verbunden ist, während der n + 1-te Eingang zur Freigabe und Sperrung des Setzgatters dient, ein Mehrfachlogikgatter mit einer der Zahl der setzgatter entsprechenden Anzahl von Eingängen, von denen jeder mit dem Ausgang eines Setzgatters verbunden ist, und daß ein Flip-Flop, dessen Eingang mit dem Ausgang des Isíehrfachlogikgatters verbunden ist und an dessen Ausgang die Steuersignale abnehmbar sind, vorgesehen sind0 Entsprechend der Anzahl und dem zeitlichen Abstand der einzelnen Steuersignale werden an dem Impulszähler eine Anzahl von in mehreren Abzählphasen abzuzählender Impulse eingestellt, und zwar dadurch, daß die Ausgänge des Impulszählers, die die gewünschte Zahl von Impulsen pro Abzählphase anzeigen, mit den Eingängen der betzgatter verbunden werden. Zählt der Zähler in einer Abzählphase die eingestellte Impulszahl, so wird der Ausgang leitend und über das erste Setzgatter gelangt ein Impuls an das Flip-Flop, wodurch letzteres umspringt und am Ausgang des Flip-lops und damit am Ausgang der Steuerschaltung eine Signaländerung auftritt, die das Steuersignal zum Auslösen oder Beenden eines Vorganges darstellt. Mit Auftreten dieses Steuersignals wird der Impulszähler wieder in seinen Ausgangszustand zurückgesetzt und die nächste Ab£ählphase beginnt. Wird der Impulsdekadenzähler mit einem Impulsgenerator konstanter Frequenz getaktet, sc ist die Zahl während einer Äbählphase zu zählender Impulse gleich einer bestimmten Zeitspanne, so daß durch Auswahl der geeigneten Impuls zahlen die zeitliche Aufeinanderfolge der während einer Steuerphase nacheinander auftretenden Steuersignale festgelegt werden kann.According to the present invention, this object is achieved by that an n-digit pulse decade counter, one of the number of control signals in one Control phase corresponding number of setting gates, each with n + 1 inputs, from each of the n inputs connected to an output of a decade is, while the n + 1-th input is used to enable and disable the setting gate Multiple logic gates with a number of corresponding to the number of setting gates Inputs, each of which is connected to the output of a setting gate, and that a flip-flop whose input is connected to the output of the multiple logic gate and at the output of which the control signals can be taken off are provided the number and the time interval between the individual control signals are assigned to the Pulse counter set a number of pulses to be counted in several counting phases, namely in that the outputs of the pulse counter that the desired number of Show impulses per counting phase, connected to the inputs of the betzgatter. If the counter counts the set number of pulses in a counting phase, the output becomes conductive and a pulse reaches the flip-flop via the first setting gate, whereby the latter changes over and at the output of the flip-lop and thus at the output of the control circuit a signal change occurs which is the control signal to trigger or terminate a Represents the process. When this control signal occurs, the pulse counter is restored is reset to its initial state and the next countdown phase begins. Will the pulse decade counter clocked with a pulse generator of constant frequency, sc is the number of pulses to be counted during a counting phase equal to a specific one Period of time so that by choosing the appropriate pulse pay the chronological sequence the control signals occurring one after the other during a control phase can be.

Damit während einer Abzählphase immer nur das dieser Abzählphase zugeordnete Setzgatter gesetzt ist und die übrigen Setzgatter, die mit Ausgängen des Impulszählers verbunden sind, die möglicherweise bei kleineren Imoulsztnlen ein Signal abgeben, während dieser Abz3hlphasen gesperrt sind, ist nach einer Weiterbildung der rfindung jedes Detzgatter über seinen n + 1-ten Eingang normalerweise gesperrt und wird bei Auftreten eines durch das vorherige Gatter freigegebenen Steuersignals gesetzt.So that during a counting phase always only the one assigned to this counting phase The setting gate is set and the other setting gates with the outputs of the pulse counter tied together are that possibly with smaller Imoulsztnlen one Output signal while these counting phases are blocked is according to a further development the finding of each Detzgatter via its n + 1-th input is normally blocked and is when a control signal enabled by the previous gate occurs set.

Bei einer Steuerschaltung mit einer beliebigen Anzahl von Signalen während einer oteuerpnase wird dieses in besonders einfacher Weise dadurch erreicht, daß der Eingang eines Schrittschalters an den Ausgang des lilenrfachlogi«gatters angeschlossen ist und die n + 1-ten Ausgänge der Detzgatter mit je einem Ausgang des Schrittscr.ailters verbunden sind0 Bei einer Steuerschaltung mit nur zwei Steuersignalen in einer Steuerphase und demzufolge nur zwei Abzählphasen wird eine Vereinfachung der Schaltung dadurch erreicht, daß jeweils ein Eingang der beiden erforderlionen Setzgatter mit je einem Ausgang des Flip-Flops verbunden ist. Auf diese Weise wird der zusätzliche Schrittschalter eingespart Um jederzeit eine Abänderung des eingegebenen Programms vornehmen zu können, ist in einer Verbesserung der Erfindung jeder der Eingänge der etzgatter innerhalb der ihm zugeordneten Dekade des Impulsdekadenzählers wahlweise mit jedem Ausgang des Zählers verbindbar.In the case of a control circuit with any number of signals during an oteuerpnase this is achieved in a particularly simple way by that the input of a step switch to the output of the linear logic gate is connected and the n + 1-th outputs of the Detzgatter with one output each of the stepper mailter are connected 0 For a control circuit with only two control signals in a control phase and consequently only two counting phases is a simplification the circuit achieved in that one input of the two required Set gate is connected to one output of each flip-flop. That way will the additional step switch saved To change the entered at any time Being able to make program is any of the in an improvement of the invention Inputs of the network gates within the decade of the pulse decade counter assigned to it optionally connectable to each output of the meter.

Eine weitere Ausgestaltung der Erfindung sieht vor, daß der Reset-Eingang des Flip-Flops an einer Rücksetzleitung angeschlossen ist. Über diese Rücksetzleitung kann das Flip-Flop zu jedem beliebigen Zeitpunkt zurückgesetzt werden, so daß die nachfolgenden Abzählphasen und damit die nachfolgenden teuersignale ganz oder teilweise unterdrückt werden können. Diese Rücksetzleitung kann zweckmäßigerweise an eine Fehlererkennungsschaltung angeschlossen werden, so daß bei Auftreten eines Fehlers in einer Abzählphase durch Rücksetzen des Blipflops in seine Ausgangsstellung das Programm sofort gestoppt wird und mögliche Folgefehler verhindert werden0 In eiterbildung der Erfindung ist vorgesehen, daß jeder Zählerdekade des Impulsdekadenzählers eine der Anzahl der Steuersignale entsprechende Anzahl von Vorwahlachaltern zugeordnet ist, wobei jeweils die sich entsprechenden Eingänge der Zorwahlschalter und Ausgänge der Zählerdekade miteinander verbunde sind und der Ausgang jedes Vorwahlschalters an einem eingang eines Detzbatters angeschlossen ist.Another embodiment of the invention provides that the reset input of the flip-flop is connected to a reset line. Via this reset line the flip-flop can be reset at any time so that the subsequent counting phases and thus the subsequent control signals quite or can be partially suppressed. This reset line can expediently be connected to an error detection circuit, so that when a Error in a counting phase by resetting the blip-flop to its starting position the program is stopped immediately and possible subsequent errors are prevented 0 In Further development of the invention is provided that each counter decade of the pulse decade counter assigned a number of preselection switches corresponding to the number of control signals is, with the corresponding inputs of the dialing switches and outputs of the counter decade are connected to each other and the output of each preselection switch is connected to an input of a Detzbatter.

Durch diese Vorwahlschalter kann die gewünschte Impulszahl in einfacher Weise eingestellt werden, so daß zur Programmierung die Verbindungen von Setzgattern und Zählerausgängen nicht ¢-,elost und durch neue Verbindungen ersetzt werden müssen. Eine Programmänderung kann durch einfaches Einstellen der Vorwahlschalter herbeigeführt werden0 sinne vorteilhafte Ergänzung der Erfindung zeichnet sich dadurch aus, daß der Eingang des Impulsdekadenzählers mit dem ausgang einer aus ;selektions- und Verknüpfungsgattern bestehenden Gatterschaltung verbunden ist, daß der Eingang eines jeden Selektionsgatters mit einer Impulskette belegt ist, deren i'reauenz sich von der jeweiligen Frequenz der anderen Impulskette unterscheidet und daß die normalerweise gesperrten Selektionsgatter abwechselnd von dem Steuersignal der Steuerschaltung freigegeben werden0 Durch diese Ifiaßnahme besteht bei Zeitsteuerschaltungen die Möglichkeit von einfachen, sehr großen lmpulsverzögerungen wenn die Impulskette an einem Selektionsgatter eine bestimmte Frequenz und die Impulskette an einem anderen Selektionsgatter die n-fach geteilte Frequenz aufweist.With this preselection switch, the desired number of pulses can be set in a simple way Way can be set so that for programming the connections of setting gates and counter outputs do not have to be replaced with ¢ -, elost and with new connections. A program change can be brought about by simply setting the preselection switch werden0 senses advantageous addition to the invention is characterized in that the input of the pulse decade counter with the output of an off; selection and Logic gates existing gate circuit is connected that the input of a each selection gate is assigned a pulse chain whose i'reuence differs from the respective frequency of the other pulse chain and that the normally locked selection gate alternately by the control signal of the control circuit be released0 With this measure, there is a timing circuit the possibility of simple, very large pulse delays if the pulse chain a certain frequency on one selection gate and the pulse chain on another Selection gate has the n-fold divided frequency.

Eine weitere Ausgestaltung der Erfindung weist eine dem Eingang des Impulsdekadenzählers vorgeschaltete Zählsperre auf.Another embodiment of the invention has the input of the Impulse decade counter upstream counting block.

Mit dieser Zählsperre kann der Steuervorgang für einen beliebigen Zeitraum unterbrochen oder abgebrochen werden.With this counter lock, the control process for any Period can be interrupted or canceled.

Die vorgenannte Steuerschaltung läl3t sich nicht nur zu Prograrmsteuerung, sondern auch anderweitig vorteilhaft einsetzen, insbesondere ist sie besonders als sogenannter Frequenzteiler geeignet. Sind nur zwei Abzählphasen vorhanden, damit also nur zwei Signalzustände und zwei Setzgatter, so steht während der einen Abzählphase am Ausgang der Steuerschaltung bzw. des Flip-Flops ein H-Signal an, während in der anderen Abzählphase ein L-Signal auftritt. Aus dem steuernden Takt des Impulsgebers wird somit am Ausgang der Steuerschaltung ein neuer Takt mit einstellbarem Tastverhältnis gebildet.The aforementioned control circuit can not only be used for program control, but also used advantageously in other ways, in particular it is particularly as so-called frequency divider suitable. There are only two counting phases, so so only two signal states and two setting gates, so is during the one counting phase at the output of the control circuit or the flip-flop an H signal, while in the an L signal occurs in the other counting phase. From the controlling cycle of the pulse generator a new cycle with an adjustable pulse duty factor is thus generated at the output of the control circuit educated.

Vorteilhaft läßt sich die Steuerschaltung auch als Vorwahlzähler mit Selektionsmehrfach-Vorwahl in Fernmeldeanlagen einsetzen.The control circuit can also advantageously be used as a preset counter Use multiple preselection codes in telecommunications systems.

Weitere Verbesserungen und Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen. In der Zeichnung sind zwei Ausführungsbeispiele der Erfindung dargestellt. Es zeigen: Fig. 1 eine Steuerschaltung mit zwei Abzählphasen und einem zweistelligen Impulszähler, Figo 2 eine Steuerschaltung mit fünf Abzählphasen und einem zweistelligen Impulszähler und Figo 3 die Signalfolge am Ausgang Q5 der Steuerschaltung gemäß Fig. 2 und an weiteren möglichen Steuerausgängen Q1 bis Q5 dieser Steuerschaltung.Further improvements and refinements of the invention are the Refer to subclaims. In the drawing are two embodiments of the Invention shown. 1 shows a control circuit with two counting phases and a two-digit pulse counter, Figo 2 shows a control circuit with five counting phases and a two-digit pulse counter and Figo 3 the signal sequence at the output Q5 of the control circuit according to FIG. 2 and at other possible control outputs Q1 to Q5 of this control circuit.

In Fig. 1 ist mit 1 ein zweistelliger Impulsdekadenzähler bezeichnet, an dessen Ausgänge eine Decodiermatrix 2 zur Umwandlung der Binärzahl in Dezimalwerte angeschlossen ist. Jeder Einer- und Zehnerdekade 1a und Ib ist eine Decodiermatrix 2a für die Einerdezimalwerte und eine Decodiermatrix 2b für die Zehnerdezeimalwerte zugeordnet. Jeder der zehn Ausgänge der beiden Decodiermatrizen 2a und 2b sind je zwei Vorwahlschalter 3a und 4a bzw. 3b und 4b angeschlossen. Der Ausgang des Vorwahlschalters 3a und der Ausgang des Worwahlschalters 3b sind mit je einem Eingang eines drei Eingänge aufweisenden Setzgatters 5 und der Ausgang des Vorwahlschalters 4a und der Ausgang des Vorwahlschalters 4b an je einem Ausgang eines drei Eingänge aufweisenden Setzgatters 6 angeschlossen0 Die beiden Ausgänge der betzgatter 5 u. 6 sind mit einem Mehrfachlogikgatter 7 verbunden, das im vorliegenden Beispiel als NAND-Gatter mit zwei Eingängen ausgebildet ist. Der Ausgang des NAND-Gatters 7 ist einerseits mit dem Eingang eines Flip-Flops 8 und eines Monoflops 9 verbunden. Der eine Ausgang Q des Flip-Flops 8 ist mit dem dritten Eingang des Setzgatters 5, und der andere Ausgang Q des Flip-Flops 8 ist mit dem dritten Eingang des Setzgatters 6 verbunden. Der eine und/oder der andere Ausgang des Flip-Flops bilden den Ausgang bzw. die Ausgänge der Steuerschaltung0 An dem Ausgang des Monoflops 9 ist der Reset-Eingang des Zählers 1a und des Zählers 1b angeschlossen, Der deset-Eingang des Flip-Flops 8 ist mit einer Rücksetzleitung 10 verbunden, Der clock-Eingang des Impulsdekadenzählers 1 wird von einem Impulsgenerator 12 angesteuert. Dabei ist der Impulsgenerator mit dem Eingang 14 eines NAND-Gatters 11 verbunden, dessen Ausgang unmittelbar mit dem clock-Eingang des Impulsdekadenzählers 1 verbunden ist. Uber den anderen Eingang 17 des NAND-Gatters ist das Gatter sperr- oder freigebbar, so daß dieses WAND-Gatter als Zählsperre fungieren kann. Mit dem Eingang 14 des NAND-Gatters ist noch der Ausgang einer Gatterschaltung 15 verbunden, die aus je einem Selektionsgatter 16 u.17 besteht, deren Ausgänge über ein OR-Glied 18 miteinander verknüpft sind, dessen Ausgang den Ausgang der Gatterschaltung 15 bildet. Der eine Eingang des Selektionsgatters 16 ist mit einem Impulsgenerator 19 und der andere Eingang dieses Selektionsgatters mit dem Q-Ausgang des Flip-Flops 8 verbunde, Der eine Eingang des Selektionsgatters 17 ist mit einem Impulsgenerator 20 und der andere Eingang dieses Selektionsgatters mit dem Eingang des Flip-Flops 8 verbunden.In Fig. 1, 1 denotes a two-digit pulse decade counter, at its outputs a decoding matrix 2 for converting the binary number into decimal values connected. Each decade of units and decade 1a and Ib is a decoding matrix 2a for the ones decimal values and a decoding matrix 2b for the tens decimal values assigned. Each of the ten outputs of the two decoding matrices 2a and 2b are each two preselection switches 3a and 4a or 3b and 4b connected. The output of the preselection switch 3a and the output of the pre-selection switch 3b are each with one input of a three Setting gate 5 having inputs and the output of the preselection switch 4a and the output of the preselection switch 4b to one output of each having three inputs Setting gate 6 connected0 The two outputs of setting gate 5 and 6 are connected to a multiple logic gate 7 connected, which in the present example as a NAND gate is designed with two inputs. The output of the NAND gate 7 is on the one hand connected to the input of a flip-flop 8 and a monoflop 9. The one exit Q of the flip-flop 8 is connected to the third input of the setting gate 5, and the other Output Q of flip-flop 8 is connected to the third input of setting gate 6. One and / or the other output of the flip-flop form the output or the Outputs of the control circuit 0 At the output of the monoflop 9 is the Reset input of counter 1a and counter 1b connected, the deset input of the flip-flop 8 is connected to a reset line 10, the clock input of the Pulse decade counter 1 is controlled by a pulse generator 12. It is the pulse generator is connected to the input 14 of a NAND gate 11, the output of which is directly connected to the clock input of the pulse decade counter 1. Above the other input 17 of the NAND gate can be locked or released, see above that this WAND gate can act as a counter lock. With input 14 of the NAND gate the output of a gate circuit 15 is also connected, each consisting of a selection gate 16 and 17, the outputs of which are linked to one another via an OR element 18, the output of which forms the output of the gate circuit 15. One input of the selection gate 16 is connected to a pulse generator 19 and the other input of this selection gate connected to the Q output of the flip-flop 8, the one input of the selection gate 17 is connected to a pulse generator 20 and the other input of this selection gate connected to the input of the flip-flop 8.

Der Impulsgenerator 19 liefert eine Impulsfolge einer bestimmten Frequenz, während der Impulsgenerator 20 eine Impulsfolge mit einer n-fach geteilten Frequenz erzeugt, Die Wirkungsweise dieser Steuerschaltung ist wie folgt: Zunächst werden die Vorwahlschalter 3,4 entsprechend der Anzahl der in den beiden Abzählphasen abzuzählender Impulse eingestellt; im vorliegenden Beispiel beträgt die Impulszahl in der ersten Abzählphase "11" und in der zweiten Abzählphase "21". Der Impulsgenerator 12 liefert eine Impulsfolge mit konstanter Frequenz. Nach erfolgtem Start, sobald der Eingang des Impulsdekadenzählers durch die Zählsperre 11 freigegeben ist, werden die von dem Impulsgenerator 12 an den clock-Eingang des Impulsdekadenzählers gelangenden Impulse gezählt, bis die Vorwahlziffer "11" erreicht ist0 Ist dies der Fall, steuert das Setzgatter 5, das über den Q-Ausgang des Flip-Flops gesetzt ist, durch und setzt das Bllp-Blop 8 um. Damit ist die erste Abzählphase beendet. Sowohl am Ausgang Q als auch am Ausgang Q des Flip-Plops und damit am Ausgang der Steuerschaltung tritt eine Signaländerung auf. Mit dieser Signaländerung kann ein beliebiger Vorgang ausgelöst oder beendet werden.The pulse generator 19 supplies a pulse train of a certain frequency, while the pulse generator 20 generates a pulse train with a frequency divided n times The mode of operation of this control circuit is as follows: First of all, will the preselection switches 3, 4 according to the number of counters to be counted in the two counting phases Pulses set; in the present example the number of pulses is in the first Counting phase "11" and in the second counting phase "21". The pulse generator 12 delivers a pulse train with constant Frequency. After a successful start, as soon as the input of the pulse decade counter is released by the counter lock 11 is, the pulses from the pulse generator 12 to the clock input of the pulse decade counter arriving pulses are counted until the preset number "11" is reached 0 Is this the Case, controls the setting gate 5, which is set via the Q output of the flip-flop, and implements the Bllp-Blop 8. This ends the first counting phase. As well as at the output Q as well as at the output Q of the flip-flop and thus at the output of the control circuit a signal change occurs. Any process can be carried out with this signal change triggered or terminated.

Gleichzeitig mit Auftreten dieses Signals wird über das I9ionoflop 9 der Impulsdekadenzähler 1 zurückgesetzt0 Die nunmehr einlaufenden und von dem Impulsdekadenzähler gezählten Impulse bilden die zweite Abzählphase. Diese ist beendet, wenn der Zähler "21" Impulse gezählt hat. Dann steuert das Setzgatter 6 durch, da es bei Auftreten des vorhergehenden Steuersignals über den Ausgang Q des Flip-Flops gesetzt wurde, und das Flip-Flop 8 wird wieder in seinen Ausgangszustand zurückgesetzt. Gleichzeitig wird auch über das Monoflop 9 der Impulsdekadenzähler 1 in seinen Ausgangszustand zurückgesetzt und der Vorgang beginnt von neuem, wobei zunächst wieder die erste Abzählphase durchgetaktet wird, bis die Ziffer t'11" erreicht ist. Durch Anlegen eines entsprechenden Signals an den Eingang 13 des NMj'-Gatters 11 kann dieser sich wiederholende Vorgang unterbrochen werden0 Außerdem besteht die Möglichkeit, durch Anlegen eines entsprechenden Signals an die Rücksetzleitung 1C während oder nach Beendigung der Abzählphase das Fli»-r'lop 8 in seinen Ausgangszustand zurückzusetzenO Die zweite Abzählphase kann damit ganz oder teilweise unterdrückt werden.At the same time as this signal occurs, the I9ionoflop 9 the pulse decade counter 1 is reset 0 The now incoming and from the The pulses counted by the decade counter form the second counting phase. This is over when the counter has counted "21" pulses. Then the setting gate 6 controls because it when the previous control signal occurs via the output Q of the flip-flop has been set, and the flip-flop 8 is reset to its initial state. At the same time, the pulse decade counter 1 is also in its initial state via the monoflop 9 reset and the process starts all over again, initially again the first The counting phase is clocked until the digit t'11 "is reached. By creating a corresponding signal to the input 13 of the NMj 'gate 11, this can repetitive operation can be interrupted Applying a corresponding signal to the reset line 1C during or after End of the counting phase to reset the Fli »-r'lop 8 to its initial state The second counting phase can thus be completely or partially suppressed.

Wie leicht zu erkennen ist, kann diese Steuerschaltung auch als Frequenz teiler verwendet werden, da die Impulsfrequenz des Impulsgenerators 12 in eine am Ausgang Q oder Q des Flip-Flops 8 abnehmbare Impulsfolge mit einer Frequenz, die 32 mal kleiner ist als die Frequenz des Impulsgenerators 12,umgewandelt wird, wobei im vorliegenden Beispiel ein Taktverhältnis von 11 gegeben ist.As can easily be seen, this control circuit can also be used as a frequency divider are used, since the pulse frequency of the pulse generator 12 in an am Output Q or Q of the flip-flop 8 removable pulse train with a frequency that 32 times smaller than the frequency of the pulse generator 12, is converted, wherein in the present example a pulse ratio of 11 is given.

von Nach Einschalten der Gatterschaltung 15 besteht die Möglichkeit der getrennten Ab zählung von verschiedenen Impulsfredenen durch Aktivierung der Impulsgenerator 19 u0 20o Die erste Abzählphase wird dann von dem Impulsgenerator 20 und die zweite Abzählphase von dem Impulsgenerator 19 gesteuert, Durch die Ausgänge Q bzw. Q des Flip-Flops 8 werden die Selektionsgatter 17 u.16 ebenso wie die Setzlatter 5 u.6 abwechselnd aktiviert. Mit dieser Gatterschaltung könnten sehr große Impulsverzögerungen bewirkt werden, so daß das Taktverhältnis in weitem Bereich geändert werden kann0 In Figo 2 ist ein fünffach programmierbarer Frogrammgeber dargestellt, an dessen Ausgang fünf Steuersignale während einer Steuerphase abnehmbar sind. Der Programmgeber besteht aus einem zweistelligen Impulsdekadenzähler 21, wobei die Zählerdekade der Einerdekade 21a und der Zehnerdekade 21b jeweils zehn Ausgänge aufweisen, Fünf Setzgatter (NAND-Gatter) 22 - 26 sind mit ihren Ausgängen an jeweils einem Eingang eines fünf Eingänge aufweisenden Mehrfachlogikgatters (IVAND-Gatter) 27 angeschlossen0 Jedes Setzgatter weist drei Eingänge auf, wovon der erste Eingang mit einem der Ausgänge der Einerdekade, der zweite Eingang mit einem Ausgang der Zehnerdekade und der dritte Eingang mit einem Ausgang eines noch näher zu beschreibenden Schrittschalters 28 verbunden ist. Gemäß der gewählten trogrammierung ist im vorliegenden Beispiel das betzgatter 22 mit dem Ausgang "1" der Einerdekade und mit dem Ausgang "1" der Zehnerdekade verbunden, so daß das gesetzte Setzgatter durchlässig wird, wenn die Impulszahl "11" von dem Zähler gezählt wird. Entsprechend sprechen die Setzgatter 23 bis 26 auf die Impulszahlen "55", "82", "18" und "36" an. Mit dem Ausgang des Mehrfachlogikgatters 27 ist der Eingang des Schrittschalters 28 verbunden, Von den fünf Ausgängen des Schrittschalters weisen vier immer das gleiche Ausgangssignal auf, während an einem Ausgang des Schrittschalters ein von den übrigen Ausgangssignalen abweichendes Signal ansteht. In der Grundstellung des Schrittschalters hat im vorliegenden Beispiel der Ausgang "O" des Schrittschalters H-Signal, während die Ausgänge "1" bis "4" L-Signal aufweisen. Gelangt ein Impuls an den Eingang des Schrittschalters, so nimmt Ausgang "1" des Sohrittschalters H-Signal an, während die übrigen Eingänge einschließlich des Eingangs "O" L-Signal aufweisen0 Mit jedem weiteren Impuls am Eingang des Schrittschalters wird das H-Signal auf den nächstfolgenden Ausgang weitergeschaltet, während der vorhergehende Ausgang wieder L-Signal aufweist.After switching on the gate circuit 15 there is the possibility the separate counting of different impulse speeches by activating the Pulse generator 19 u0 20o The first counting phase is then carried out by the pulse generator 20 and the second counting phase controlled by the pulse generator 19, through the outputs Q and Q of the flip-flop 8 are the selection gates 17 and 16 as well as the setting gate 5 and 6 activated alternately. With this gate circuit, very large pulse delays could be achieved can be effected so that the clock ratio can be changed in a wide range0 In Figo 2, a five-fold programmable program generator is shown, on whose Output five control signals can be removed during a control phase. The programmer consists of a two-digit pulse decade counter 21, the decade counter being the One decade 21a and the decade decade 21b each have ten outputs, five setting gates (NAND gate) 22-26 have their outputs at one input each of a five Multiple logic gate (IVAND) 27 having inputs connected0 each The setting gate has three inputs, the first input with one of the outputs the ones decade, the second input with an output of the tens and the third entry with an output of a step switch to be described in more detail 28 is connected. According to the selected programming is in the present example the setting gate 22 with the output "1" of the units decade and with the output "1" of the Decade of ten connected, so that the set gate is permeable when the Pulse number "11" is counted by the counter. The setting gates speak accordingly 23 to 26 to the pulse numbers "55", "82", "18" and "36". With the outcome of the Multiple logic gate 27 is connected to the input of the step switch 28, Of the five outputs of the step switch have four always the same output signal on, while at an output of the step switch one of the other output signals there is a different signal. In the basic position of the step switch has in the present Example the output "O" of the step switch H-signal, while the outputs "1" to "4" have an L signal. If an impulse arrives at the input of the step switch, output "1" of the Sohrittswitch assumes an H signal, while the other inputs including the input "O" have a low signal 0 With every further pulse on Input of the step switch, the H signal is switched to the next output, while the previous output has a low signal again.

Der Ausgang des Mehrfachlogikgatters 27 ist mit dem Eingang eines Flip-Flops 29 verbunden, dessen Q- oder Q-Ausgang den Ausgang des Programmgebers bildet. Weiterhin ist mit dem Ausgang des Mehrfachlogikgatters 27 der Eingang eines Monoflops 30 verbunden, an dessen Ausgang die Reset-Eingänge des Zählers angeschlossen sind. Der clock-Eingang des Zählers liegt bekannterweise wieder an einem Impulsgenerator 31o Die Wirkungsweise dieser Schaltanordnung ist wie folgt: Vjit Beginn der ersten Abzählphase hat der "O"-Ausgang des Schrittschalters liT-Signal, das an dem eingang des Setzgatters 22 liegt. Die übrigen Eingänge " 1" bis '14" weisen L-Signal auf, das jeweils an den Setzgattern 23 bis 26 liegt, Damit ist das Setzgatter 22 gesetzt, d. h., bei Auftreten eines H-Signals an den beiden anderen Eingängen des Setzgatters wird das Setzgatter durchlässig und am Ausgang des Setzgatters tritt ein Signal auf. Die übrigen Setzgatter sind gesperrt, so daß selbst bei Auftreten eines H-Signals an den anderen Eingängen diese Setzgatter nicht durchgängig werden. Die an den Zähler gelangenden Impulse bewirken, daß ein Ausgang nach dem anderen des Zählers mit einem H-Signal belegt wird. Hat im vorliegenden Beispiel der Impulszähler "11" Impulse gezählt, so ist der "1"-Ausgang des Sinerzählers 21a und der "1"-Ausgang des Zehnerzählers 21b mit einem H-Signal belegt. Damit wird das Setzgatter 22 durchlässig und am Ausgang des Setzgatters tritt ein L-Signal auf 0 Da die Ausgänge der übrigen Setzgatter 23 bis 26 Signal aufweisen, ist das Mehrfachlogikgatter 27 mit einem Signal und vier H-Signalen belegt. Damit ändert sich das Ausgang signal des Mehrfachlogikgatters 27 von L auf 110 Dieses H-Signal bewirkt einerseits das Umschalten des Flip-Flops 29, so daß am Ausgang des Flip-Flops bzw. am Ausgang des Programmgebers ein Steuersignal auftritt. Gleichzeitig wird durch das 11-Signal der Schrittschalter 28 um einen Schritt weitergesetzt, wodurch nunmehr der Ausgang "1" des Schrittschalters H-Signal annimmt und damit das Setzgatter 23 setzt und der "Os'-Ausgang des Schrittschalters wieder Signal annimmt, wodurch das Setzgatter 22 gesperrt wird0 Außerdem bewirkt das H-Signal das Uberführen des Monoflops 30 in seine metastabile phase, wodurch an den Reset-Eingängen des Impulsdekadenzählers 21 ein Signal anliegt und der Zähler auf seine Ausgangsstellung zurückgesetzt wird. Mit dem nächsten von dem Impulsgenerator 31 kommenden Impuls wird die zweite Abzählphase eingeleitet, wobei sich der eben beschriebene Vorgang, allerdings nunmehr am Setzgatter 23, wiederholt. Sobald der Zahler die Impulszahl "55" abgezählt hat, tritt am Ausgang des Programmgebers wiederum ein Steuersignal auf.The output of the multiple logic gate 27 is with the input of one Flip-flops 29 connected, the Q or Q output of which is the output of the programmer forms. Furthermore, the output of the multiple logic gate 27 is the input of one Monoflops 30 connected, connected to the output of the reset inputs of the counter are. As is known, the clock input of the counter is again connected to a pulse generator 31o The mode of operation of this switching arrangement is as follows: Vjit At the beginning of the first counting phase, the "O" output of the step switch has a liT signal, which is located at the entrance of the setting gate 22. The other inputs "1" to '14 " have an L signal that is applied to the setting gates 23 to 26, so that is Setting gate 22 set, d. i.e., when an H signal occurs on the other two The setting gate becomes permeable at the inputs of the setting gate and at the output of the setting gate a signal occurs. The other setting gates are blocked, so that even if they occur If there is an H signal at the other inputs, these setting gates will not pass. The pulses reaching the counter cause one output after the other of the counter is assigned an H signal. In the present example, the pulse counter has If "11" pulses are counted, then the "1" output of the Siner counter 21a and the "1" output of the tens counter 21b assigned an H signal. This makes the setting gate 22 permeable and at the output of the setting gate there is an L signal at 0 Since the outputs of the others Set gate 23 to 26 have signal, the multiple logic gate 27 is with a Signal and four H signals occupied. This changes the output signal of the multiple logic gate 27 from L to 110 On the one hand, this H signal causes the flip-flop to switch 29, so that a control signal at the output of the flip-flop or at the output of the programmer occurs. At the same time, the 11 signal causes the step switch 28 to move by one Step continued, which means that the output "1" of the step switch is now high assumes and thus sets the setting gate 23 and the "Os" output of the step switch again assumes the signal, whereby the setting gate 22 is blocked0 also causes the H signal converting the monoflop 30 into his metastable phase, whereby a signal is applied to the reset inputs of the pulse decade counter 21 and the counter is reset to its original position. With the next of the pulse coming to the pulse generator 31, the second counting phase is initiated, the process just described is repeated, however, now at the setting gate 23. As soon as the payer has counted the number of pulses "55", the programmer output occurs turn on a control signal.

In Fig. 3 ist mit 45 der Signalausgang des Programmgebers dargestellt Wänrend der ersten Abzählphase für "11" Zählimpulse weist der Programmgeberausgang 11--Signal auf, während der zweiten Abzählphase, die der Abzählung von "R5" Impulsen entspricnt, Signal, während der nächsten dritten Abzählphase, die einer Abzählung von "82" Impulsen entspricht, wieder Signal, in der vierten Abzählphase einer lmpulsabzählung von "18't Impulsen wieder L-Signal und in der fünften Abzählphsse, die einer Impulszählung von "36" Impulsen entspricht, wieder Signal. ier kann entweder die frogrammsteuerung abgebrochen oder der Zyklus wiedernolt werden0 Zusätzlich können am Ausgang des Schrittschalters noch weitere Steuersignale Q1 bis Q5 abgenommen werden, die allerdings nur einmal während eines Steuerzyklus auftreten (Fig03)0In Fig. 3, the signal output of the programmer is shown at 45 During the first counting phase for "11" counting pulses, the programmer output 11 - Signal on, during the second counting phase, which is the counting of "R5" pulses corresponds, signal, during the next third counting phase, that of a counting of "82" pulses corresponds to, again a signal, in the fourth counting phase of a pulse count of "18't pulses again L-signal and in the fifth counting phase, that of a pulse count of "36" pulses corresponds to signal again. Either program control can be used here aborted or the cycle can be repeated 0 In addition, at the output of the Step switch still further control signals Q1 to Q5 can be picked up, however occur only once during a control cycle (Fig03) 0

Claims

B a, t e n t a n s p r ú c h e 1. Digital control circuit, marked> net by an n-digit pulse decade counter (1, 1), one of the number of control signals in a Steuerp, :: se corresponding number of setting gates (5,6; 22-26) with each n + 1 inputs, of which each of the n inputs is connected to an output of an ekade is, while the n + 1-th input is used to enable and disable the setting gate, a multiple logic gate (7,27) with one of the number of setting gates corresponding nnumber of inputs, each of which is connected to the output of a setting gate is, and a flip-flop (8,29) whose input to the output of the multiple logic gate is connected and at the output of which the control signals can be removed.

2 control circuit according to claim 1, characterized in that each Setting gate (5,6; 22-26) is normally blocked via its n + 1-th input and set when a control signal enabled by the previous gate occurs will

3. Control circuit according to claim 2, characterized in that the input a step switch (28) connected to the output of the waste compartment logic gate (° 7) and the n + 1-th outputs of the setting gates (22-20) each with an output of the step switch connected 0

4. Control circuit according to claim 2, characterized in that two Setting gates (5, 6) are present, and that each has an input of the setting gates each output of the flip-flop (8) is connected 0

5. Control circuit according to one of the preceding claims, characterized in that each of the n-z inputs the setting gate (5,6; r2-20) within the decade of the pulse decade counter assigned to it (1; 21) can optionally be connected to any; ii AllS-gang of the meter.

6. Control circuit according to one of the preceding claims, characterized characterized in that the seset ring of the flip-flop (8) is connected to a reset line (10) is connected to 7.

Control circuit according to one of the preceding claims, characterized in that the pulse decade counter (1,21) when a control signal occurs is reset to its original position.

80 Control circuit according to Claim 7, characterized in that the Input of a monoflop (9,30) connected to the output of the multiple logic gate (7,27) and the susgang of the monoflop with the read input of the pulse decade counter (1,21) is connected to 0

9. Control circuit according to one of the preceding claims, characterized in that each decade counter (2a, 2b) has one of the number of control signals The corresponding number of preselection switches (3a, b, 4a, 4b) is assigned, with each the corresponding inputs of the tforselector switch and outputs of the counter decade are connected to each other and the output of each preselection switch with an input a setting gate (5,6) is connected.

10. Control circuit according to one of the preceding claims, characterized marked, dü the pulse counter (1) from at least a counting decade (1 (s, 1b) and an associated decoding matrix (2a, 2b) consists of 0

11. Control circuit according to one of the preceding claims, characterized in that the input of the pulse decade counter (1.21) with the output of one from belektions- (16.17) and Linking gates (18) existing gate circuit (15) is connected that the The input of each selection gate is assigned a pulse chain, the frequency of which differs from the respective frequency of the other pulse trains, and that the normally blocked selection gates alternate with the oteuersignal der Control circuit are enabled 0

12. Control circuit according to claim 5 and 11, characterized in that two selection gates (16, 17) are present, and one Input of each gate with one of the two outputs (Q, Q) of the flip-flop (8) is connected.

13 circuit according to one of the preceding claims, characterized by a counter block (11) or similar connected upstream of the input of the pulse decade counter (1j) 1. Control circuit according to one of the preceding claims, characterized by Use as a preselection counter with multiple preselection in telecommunications systems.

1¼. Circuit according to Claim 5, characterized by the use as a frequency divider.