DD286921A5

DD286921A5 - DIGITAL FREQUENCY DISTRIBUTION METHOD WITH NON-PARTIAL DIVISION

Info

Publication number: DD286921A5
Application number: DD33119789A
Authority: DD
Inventors: Eberhard Kuehn; Lonhard Richter; Frank Marks
Original assignee: Veb Funkwerk Koepenick,Zentrum F. Forschung U. Techn. Nachrichtenelektronik,De
Priority date: 1989-07-27
Filing date: 1989-07-27
Publication date: 1991-02-07

Abstract

Die Erfindung betrifft ein Verfahren zur digitalen Frequenzteilung fuer nichtganzzahlige Teilungsverhaeltnisse Tv, wobei die Verzoegerungszeiten zwischen Eingangs- und Ausgangszustandswechsel aufgabengemaesz minimal und fuer alle Zustandswechsel gleich sind. Erfindungsgemaesz werden 2Tv Perioden der Eingangsfrequenz fe zu einem Zyklus Y mit m4Tv Zustaenden Z 1 bis Z m zusammengefaszt. Jedem Zustand Z 1 bis Z m ist eine Speicheradresse zugeordnet, unter der der folgende Zustandswechsel registriert wird. Mit jeder 2Tv-ten aufeinanderfolgenden Speicheradresse wird fuer deren Gueltigkeitsdauer ein Impuls der Ausgangsfrequenz fa ausgegeben. Aus dem Speicherinhalt wird die naechstfolgende Speicheradresse abgeleitet und eingestellt. Fig. 1{Frequenzteilung, digital; Teilungsverhaeltnis, nichtganzzahlig; Zyklus; Speicheradresse; Speicherinhalt; Zustandswechsel; Impuls; Eingangsfrequenz; Ausgangsfrequenz; Zustand}The invention relates to a method for digital frequency division for non-integer Teilungsverhaeltnisse Tv, the Verzoegerungszeiten between input and output state change tasks are minimal and the same for all state changes. According to the invention, 2Tv periods of the input frequency fe are combined into a cycle Y with m4Tv states Z 1 to Z m. Each state Z 1 to Z m is assigned a memory address under which the following state change is registered. With each 2Tv-th successive memory address, a pulse of the output frequency fa is output for the duration of its validity. From the memory contents, the next memory address is derived and set. Fig. 1 {frequency division, digital; Division ratio, non-integer; Cycle; Memory address; Memory contents; State change; Pulse; Input frequency; Output frequency; State}

Description

Hierzu 2 Seiten ZeichnungenFor this 2 pages drawings

Application »Field of the invention

Dio Erfindung betrifft ein Verfahren zur digitalen Frequenzteilung, wobei das Teilungsverhältnis nichtganzzahlig ist. Frequenzteiler sind so aufgebaut, daß nach jeweils ρ Impulsen des Eingangstaktes ein Impuls des Ausgangstaktes abgegoben und damit dio Eingangsfrequenz geteilt wird. Die Ausgangsfrequenz ist dann um den Faktor ρ kleiner als die Eingangsfrequenz. Wenn im Zeitintervall von ρ Impulsen des Eingangstaktes q > 11mpulse des Ausgangstaktes auftreten, wobo ρ und q ganzzahlig sind und keinen gemeinsamen Teiler aufweisen, dann ist das Teilungsverhältnis ρ : q Φ ρ und damit nichtganzzahlig. Für eine Frequenzteilung werden dabei zur Unterscheidung von der Impulsteilung jeweils gleichmäßige Impulsabstände für die Eingangs- und Ausgangsfrequenz gofordert.The invention relates to a method for digital frequency division, wherein the division ratio is not integral. Frequency dividers are constructed so that after each ρ pulses of the input clock, a pulse of the output clock is output and thus the input frequency d divided. The output frequency is then smaller by a factor ρ than the input frequency. If in the time interval of ρ pulses of the input clock q> 11 pulses of the output clock occur, where ρ and q are integer and have no common divisor, then the division ratio ρ: q Φ ρ and thus is not integral. For a frequency division in each case uniform pulse intervals for the input and output frequency gofordert to distinguish from the pulse division.

Characteristic of the known state of the art

Es ist bekannt, ein nichtganzzahliges Toilungsverhältnis durch Zwischenspeicherung zueinander komplementär gerichteter Zustandsa'ndcrungen bei gegenseitiger Blockierung der Speicherelemente und anschließende Verknüpfung der Speicherinhalte zu realisieren, vgl. DEPS 3116265, H 03 K - 21/36. Die Gesamtvurzögfsrungszeit zwischen zusammeng. hörigen Zustandsänderungcn der Eingangs- und der Ausgangsfrequenz setzt sich aus der Verzögerungszeit oh. ^s D-Flipflops und mindestens (liner Gatterverzögerungszeit zusammen und bestimmt maßgeblich dio Grenzfrequonz der Anordnung, die weit unter dor duich dio vorgegcbone Bauolementetechnologie möglichen Grenzfrequenzen zurückbleibt. Darüber hinaus werden bei gleichon Speicherelementen durch einseitige Negation verschiedene Gesamtverzögerungszoiten für aufeinanderfolgende Impulso des Ausgangstaktes realisiert, die einerseits die Grenzfrßquenz der Anordnung weiter reduzieren und andererseits Phasenschviankungenbeider Ausgangsfrequenz verursachen.It is known to realize a non-integer ratio by temporarily storing mutually complementary state changes with mutual blocking of the memory elements and subsequent linking of the memory contents, cf. DEPS 3116265, H 03 K - 21/36. The total delay between aggreg. The change in the state of the input and the output frequency is due to the delay time oh. The D flip-flops and at least the linear gate delay time together significantly determine the arrangement's border frequency which far underlies the possible cutoff frequencies on the one hand, further reducing the marginal frequency of the device and, on the other hand, causing phase fluctuations in the output frequency.

Ziel der ErfindungObject of the invention

Es wird angestrebt, eine Frequenz mit nichtganzzahligem Teilungsverhältnis digital zu teilen.It is desired to digitally divide a non-integer ratio frequency.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur digitalen Frequenzteilung mit nichtganzzahllgem Teilungsverhältnis anzugeben, wobei die Verzögerungszeiten zwischen Eingangs- und Ausgangszustandswechsel minimal und für alle Zustandswechsel gleich sind.The invention has for its object to provide a method for digital frequency division with nichtganzzahllgem division ratio, the delay times between input and output state change are minimal and the same for all state changes.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß für nichtganzzahlige Teilungsverhältnisse Tv = (n + 1,5): 1 für natürliche η der Signalverlauf der Eingangsfrequenz in aufeinanderfolgende Zyklen eingeteilt wird. Die Länge eines Zyklus beträgt dabei m => 4Tv dauergleiche Zustände, also 2Tv Perioden der Eingangsfrequenz. Jedem diener Zustände wird eine Speicheradresse zugeordnet. Jeder Zustandswechsel der Eingangsfrequenz wird unter der aktuellen Speicheradresse registriert. Mit jeder 2Tv-ten aufeinanderfolgenden Speicheradresse wird von einem beliebigen Zeitpunkt an für die Gültigkeitsdauer dieser Speicheradresse periodisch ein Impuls der Ausgangsfrequenz ausgegeben. Aus dem Speicherinhalt wird die nächstfolgende Speicheradresse abgeleitet und eingestellt.According to the invention this object is achieved in that for non-integer division ratios Tv = (n + 1.5): 1 for natural η the waveform of the input frequency is divided into successive cycles. The length of a cycle is m => 4Tv steady state, ie 2Tv periods of the input frequency. Each of these states is assigned a memory address. Each state change of the input frequency is registered under the current memory address. With every 2T th consecutive memory address, an output frequency pulse is periodically output for any period of time for the validity of this memory address. From the memory contents, the next memory address is derived and set.

Durch die konkrete Zuordnung von aktueller und nächstfolgender Speicheradresse wird ein geschlossener Umlauf der Speicheradressen innerhalb eines Zyklus erzielt, der nur durch den Einfluß systemfremder Störer verlassen werden kann. Npch der Einstellung der nächstfolgenden Speicheradresse verbleibt ein nach dem erfindungsgemäßen Verfahren arbeitender Frequenzteiler in einem Ruhezustand bis zum Eintreffen des nächsten ZustanJjvvJchsels der Eingangsfrequenz. In weiterer Ausgestaltung der Erfindung wird mit jedem Zustandswechsel der Eingangsfrequenz nur ein Element des Speicherinhalts geändert. Mitdieser Maßnahme wird selbst die kurzzeitige AbWtung und Einstellung falscher Speicheradressen verhindert. Darüber hinaus wird der Speicherinhalt auf unzulässige Werte geprüft, bei deren Auftreten der Speicherinhalt auf einen beliebigen zulässigen Wert geändert wird. Dioser Schritt erfolgt regelmäßig nur bei der Inbetriebsetzung eines nach dem erfindungsgemäßen Verfahren arbeitenden Frequenzteilers, in deren Verlauf der Speicherinhalt einen statistischen Wert annimmt.Due to the concrete assignment of the current and next successive memory address, a closed circulation of the memory addresses within a cycle is achieved, which can only be left by the influence of system-external interferers. After setting the next memory address, a frequency divider operating according to the method of the invention remains in an idle state until the arrival of the next state of the input frequency. In a further embodiment of the invention, only one element of the memory contents is changed with each state change of the input frequency. This measure prevents even short-term depreciation and setting of wrong memory addresses. In addition, the memory contents are checked for invalid values that cause the memory contents to be changed to any permissible value. Dioser step takes place regularly only when commissioning a working according to the inventive frequency divider, in the course of the memory contents assumes a statistical value.

AutfOhrungtbeUplel

Die Erfindung soll anhand eines Ausführungsbeispiels für η = 0, also einem Teilungsverhältnis von 1,5 zu 1, näher erläutert werden. Dazu zeigenThe invention will be explained in more detail with reference to an embodiment for η = 0, that is, a division ratio of 1.5 to 1. Show this

Fig. 1: eine allgemeine Darstellung der Signalverläufe an einem Frequenzteiler mit nichtganzzahligem TeilungsverhältnisFig. 1: a general representation of the waveforms to a frequency divider with nichtganzzahligem division ratio

Tv = (n + 1,5): 1, Fig. 2: eine Darstellung der Signalverläufe an einem Frequenzteiler rr.it dem Teilungsverhältnis 1,5 zu 1 mit den BestandteilenTv = (n + 1.5): 1, Fig. 2: a representation of the waveforms on a frequency divider rr.it the division ratio 1.5 to 1 with the components

a) Darstellung der Signalverläufe von Eingangs- und Ausgangsfrequenz fe und fn,a) representation of the signal curves of the input and output frequencies fe and fn,

b) Darstellung der Gültigkeitsdauer der Speicheradressen bezogen auf die Eingangsfrequenz fo undb) Representation of the validity period of the memory addresses with respect to the input frequency fo and

c) Darstellung oines dreielementigen Speicherinhalts bezogen auf die Eingangsfrequenz fe.c) Representation of a three-element memory content with respect to the input frequency fe.

Erfindungsgemäß werden über 2Tv Perioden der Eingengsfrequenz fe aufeinanderfolgende Zyklen Y gebildet, die gemäß Fig. 1 ,nn = 4Tv dauergleiche Zustände Z1 bis Zm eingeteilt werden. Jedem Zustand Z1 bis Zm wird eine Speicheradresse zugeordnet. Jeder Zustandswechsel der Eingangsfrequenz fe wird unter der aktuellen Speicheradresse registriert. Mit jeder 2Tv-ten aufeinanderfolgenden Speicheradresse wird von einem beliebigen Zeitpunkt an für die Gültigkeitsdauer dieser Speicheradresse periodisch ein Impuls der Ausgangsfrequenz fa ausgegeben. Aus dem Speicherinhalt wird die nächstfolgende Speicheradresse abgeleitet und eingestellt.According to the invention, successive cycles Y are formed over 2Tv periods of the Eingengsfrequenz fe, which are divided according to FIG. 1, nn = 4Tv same time states Z1 to Zm. Each state Z1 to Zm is assigned a memory address. Each state change of the input frequency fe is registered under the current memory address. With every 2T th successive memory address, a pulse of the output frequency fa is periodically output for an arbitrary time for the validity period of this memory address. From the memory contents, the next memory address is derived and set.

Gemäß Fig.2 werden für ein Teilungsverhältnis von 1,5 zu 1 über drei Perioden der Eingangsfrequenz fe die aufeinanderfolgenden Zyklon Y gebildet, die gemäß Fig. 2 a) in sechs Zuständen ZI bis Z6 eingeteilt werden. Jedem Zustand ZI bis Z6 wird eine Speicheradresse zugeordnet, deren Gültigkeit A1 bis A6 innerhalb eines Zyklus Y in Fig. 2 b) dargestellt ist. Jeder Zustandswechsel dor Eingangsfrequenz fe wird unter der aktuellen Speicheradresse registriert. Zum Vergleich zeigt Fig. 2c) den Zeitverlauf des Speicherinhalts mit den Elementen AX, AY und AZ. Mit jodem Zusiandswechsel der Eingangsfrequenz fe ändert sich ein Element des Spoicherinhalts. Mit joder dritten aufeinanderfolgenden Speicheradresse wird für die Dauer ihrer Gültigkeit A3 und A6 gemäß Fig. 2 b) ein Impuls dor Ausgangsfrequenz fa ausgegeben. Dabei ist der Beginn der Zählung nicht notwendig am Zyklusanfang, sondern zu jedem beliebigen Zeitpunkt möglich. Damit können mit gleichem Erfolg während der Gültigkeit der Speicheradressen A1 und A4 beziehungsweise A2 und A5 Impulse der Ausgangsfrequonz fa ausgegeben werden. Aus dem Speicherinhalt AX, AY und AZ gemäß Fig. 2c) wird die nächstfolgende Speicheradresso abgeleitet und eingestellt. Das orfindungsgemäßo Vorfahren gestattet die Ausgabe oines Impulses der Ausgangsfrequenz fa sofort nach Erkennung oines Zustandswechsels der Eingangsfrequenz fe, ohne dessen parallel ablaufende Registrierung abwarten zu müssen. Damit bleiben dio Verzögorungszeiten zwischen den Zustandswechseln von Eingangsfrequenz fe und Ausgangsfrequonz fa goring und das orfindungsgemaße Vorfahren gestelle!, die du'Ji eino gegebene Bauolementetechnologio vorgegebene Gronzfrequenz maximal auszunutzen. Darüber hinaus ist die Art des Zustandswechsels für dessen Erkennung und die Ausgabe eines Impulses der Ausgangsfrequenz fa belanglos, so daß für alie Impulse die Verzögerungszeiten gleich sind.According to Figure 2, for a division ratio of 1.5 to 1 over three periods of the input frequency fe, the successive cyclone Y are formed, which are divided according to Fig. 2 a) in six states ZI to Z6. Each state ZI to Z6 is assigned a memory address whose validity A1 to A6 within a cycle Y in Fig. 2 b) is shown. Each state change of the input frequency fe is registered under the current memory address. For comparison, Fig. 2c) shows the time history of the memory contents with the elements AX, AY and AZ. With iodine change of the input frequency fe an element of the Spoicherinhalts changes. With joder third consecutive memory address A3 and A6 as shown in FIG. 2 b) a pulse dor output frequency fa is output for the duration of their validity. The beginning of the count is not necessarily at the beginning of the cycle, but at any time possible. This can be output with the same success during the validity of the memory addresses A1 and A4 or A2 and A5 pulses of Ausgangsfrequonz fa. From the memory contents AX, AY and AZ according to FIG. 2c), the next following memory address is derived and set. The orfindungsgemäßo ancestor allows the output of a pulse of the output frequency fa immediately after detecting oines state change of the input frequency fe, without having to wait for its parallel registration. Thus the delay times between the state changes of the input frequency fe and the output frequency fa goring and the ancestor in accordance with the invention remain to make maximum use of the given Gronz frequency which is given to a given building-material technology. In addition, the type of state change for its detection and the output of a pulse of the output frequency fa is irrelevant, so that the delay times are the same for all pulses.

Claims

1. A method for digital frequency division with the non-integer division ratio Tv = (n + 1.5): 1 for natural η characterized in that

in each successive cycle m = 4Tv successive, steady-state (Z1 to Zm) of the input frequency (fe) are evaluated, to each of which a memory address is assigned,

each state change of the sing in frequency is registered at the current memory address,

- With each 2Tv-th consecutive memory address from any point in time for the duration of validity of this memory address periodically a pulse of the output frequency (fa) is output and

- Derived from the memory contents, the next memory address is derived and set.

2. The method according to claim 1, characterized in that with each state change of the input frequency (fe) in each case only one element of the memory contents is changed.

3. The method of claim 1 or claims 1 and 2, characterized in that the memory contents is checked for invalid values, when the occurrence of the memory contents is changed to any permissible value.

4. The method according to claim 1, characterized in that for η = 0 during the validity of the first and fourth memory address (A1, A4) of each cycle (Y) each one pulse of the output frequency (fa) is iusgegeben.

5. The method according to claim 1, characterized in that for η = 0 during the validity of the zweiton and fifth memory address (A2, A5) of each cycle (Y) per a pulse of the output frequency (fa) is output.

6. The method according to claim 1, characterized in that for η = 0 during the validity of the third and sixth memory address (A3, A6) of each cycle (Y) one pulse of the AiJsgangsfrequenz (fa) is output.