DE1275601B

DE1275601B - Binary phase counter for addition and subtraction

Info

Publication number: DE1275601B
Application number: DES103905A
Authority: DE
Inventors: Saverio Martinelli; Giorgio De Varda
Original assignee: Societa Italiana Telecomunicazioni Siemens SpA
Current assignee: Italtel SpA
Priority date: 1965-05-21
Filing date: 1966-05-20
Publication date: 1968-08-22

Description

Binärer Phasenzähler für Addition und Subtraktion Die Erfindung betrifft einen binären Phasenzähler für Addition und Subtraktion, bei dem auf einer bestimmten Phase und parallel auf den jeweils gleichen Phasen einer der binären Stellenzahl des Zählers entsprechenden Anzahl von jeweils ein Verzögerungsglied enthaltenden Umlaufspeichern die jeweils auf der gleichen Phase anstehenden Zählinformationen aufaddiert werden, mit zwei Zeitmultiplexeinrichtungen zur periodischen Abtastung der Zählinformation und einer Vorzeicheninformation, einer Ubertragschaltung mit UND-Gattern, deren Ausgänge jeweils paarweise an ein ODER-Gatter angeschlossen sind, und eine der Anzahl der Umlaufspeicher entsprechenden Anzahl von Addierstufen.Binary phase counter for addition and subtraction The invention relates to a binary phase counter for addition and subtraction, with which on a certain Phase and parallel to the same phases of one of the binary number of digits of the counter corresponding number of each containing a delay element Circulating memories store the counting information pending in the same phase are added up, with two time division multiplex devices for periodic sampling the counting information and a sign information, a transfer circuit with AND gates, the outputs of which are connected in pairs to an OR gate, and a number of adder stages corresponding to the number of circulating memories.

In der Praxis tritt häufig die Aufgabe auf, Impulse aus einer gegebenenfalls sogar relativ großen Anzahl von Quellen je nach einer zusätzlichen übertragenen Vorzeicheninformation vorwärts oder rückwärts zu zählen und dabei die aus den verschiedenen Quellen stammenden Informationen unabhängig voneinander zu behandeln. Jede Quelle speist dabei ein Kanalpaar, von denen jeweils der erste Kanal eine dem zu zählenden Betrag und der zweite Kanal eine dem Vorzeichen des zu zählenden Betrages entsprechende Information führen. Die Einrichtung muß dann bei jedem einzelnen Kanal ankommende, z. B. binäre Zählimpulse zu einer bereits gespeicherten Summe addieren oder von dieser subtrahieren.In practice, there is often the task of receiving impulses from an if necessary even a relatively large number of sources depending on an additional transmitted Counting sign information forwards or backwards, taking into account the different To treat information originating from sources independently of one another. Any source feeds a pair of channels, of which the first channel is one of the channels to be counted Amount and the second channel one corresponding to the sign of the amount to be counted Leading information. The device must then receive incoming, z. B. add binary counting pulses to an already saved sum or from subtract this.

Einrichtungen dieser Art müssen bestimmte Anforderungen an die Zählgeschwindigkeit, die Kanalzahl und den maximalen positiven oder negativen Zählwert erfüllen. Dabei sollen gleichzeitig Aufwand, Energieverbrauch und Platzbedarf möglichst klein, die Zuverlässigkeit dagegen möglichst groß sein.Facilities of this type must meet certain requirements for the counting speed, meet the number of channels and the maximum positive or negative count. Included at the same time, effort, energy consumption and space requirements should be as small as possible Reliability, on the other hand, should be as great as possible.

Vor- und rückwärts zählende Einzelzähler (siehe z. B. die Veröffentlichung von A s c h m o n e i t in der Zeitschrift »Elektronik«, 1960, Nr. 8, S. 232 bis 234), haben bereits eine hohe Vollkommenheit erreicht; sie arbeiten fast immer mit Schieberegistern oder Ringzählern sowie Binärzählern, deren Zählrichtung umkehrbar ist. Schaltungen dieser Art weisen sehr gute Betriebseigenschaften auf; sie sind insbesondere genau, betriebssicher und können mit hohen Zählgeschwindigkeiten betrieben werden.Individual counters counting up and down (see, for example, the publication by Aschmoneit in the magazine "Elektronik", 1960, No. 8, pp. 232 to 234) have already reached a high level of perfection; they almost always work with shift registers or ring counters as well as binary counters, the counting direction of which is reversible. Circuits of this type have very good operating characteristics; they are particularly accurate, reliable and can be operated at high counting speeds.

Zur Verarbeitung von Zählinformationen aus einer kleineren Anzahl von Quellen verwendet man zweckmäßigerweise eine entsprechende Anzahl von Einzelzählern. Bei einer größeren Anzahl von Quellen sind dagegen Mehrkanalzähler wirtschaftlicher, da bei diesen gewisse Verarbeitungsstufen allen Kanälen gemeinsam sind und der Gesamtaufwand dadurch entsprechend verringert wird. Solche Mehrkanalzähler werden in Verbindung mit einem zentralen Speicher betrieben, dessen Aufgabe darin besteht, die Zählinformation der einzelnen Quellen getrennt zu speichern. Ein Mehrkanal-Impulszählgerät, das jedoch nur in einer Richtung zu zählen vermag, ist z. B. in der deutschen Auslegeschrift 1151015 beschrieben.A corresponding number of individual counters is expediently used to process counting information from a smaller number of sources. With a larger number of sources, on the other hand, multi-channel counters are more economical, since with these certain processing stages are common to all channels and the overall expenditure is reduced accordingly. Such multi-channel counters are operated in connection with a central memory, the task of which is to store the counting information of the individual sources separately. A multi-channel pulse counter, which can only count in one direction, is z. B. in the German Auslegeschrift 1151015 described.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die bekannten binären Phasenzähler für Addition und Subtraktion zu vereinfachen, ohne daß dabei die Zuverlässigkeit und die Arbeitsgeschwindigkeit leiden.The present invention is based on the object of the known to simplify binary phase counters for addition and subtraction without doing anything the reliability and the speed of work suffer.

Diese Aufgabe wird bei einem binären Phasenzähler der eingangs genannten Art gemäß der Erfindung dadurch gelöst, daß die aus zwei gleichen, zur Addition bzw. Subtraktion dienenden Teilen bestehende übertragsschaltung jeweils eine Anzahl, die um 1 kleiner ist als die Anzahl der Umlaufspeicher, von UND-Gattern enthalten, daß die Ausgänge der UND-Gatter des einen Teiles einerseits und der UND-Gatter des anderen Teiles andererseits jeweils paarweise an die beiden Eingänge eines ODER-Gatters angeschlossen sind, daß die Ausgänge der ODER-Gatter jeweils mit einem Eingang eines EXCLUSIV-ODER-Gatters verbunden sind, das als Addierstufe arbeitet, mit seinem anderen Eingang an den Ausgang des Verzögerungsgliedes eines Umlaufspeichers und mit seinem Ausgang an den Eingang des betreffenden Verzögerungsgliedes angeschlossen ist und daß den Eingängen der UND-Gatter in dem zur Addition dienenden Teil der Ubertragschaltung jeweils die Zählinformation, die Vorzeicheninformation und die Ausgangssignale aller Verzögerungsglieder, die einem Umlaufspeicher einer niedrigeren Stelle als der Umlaufspeicher, mit dem der Ausgang des betreffenden UND-Gatters gekoppelt ist, zugeordnet sind, zugeführt sind und daß den Eingängen der UND-Gatter in dem zur Subtraktion dienenden Teil der Ubertragschaltung die Zählinformation, das Komplement der Vorzeicheninformation und die Komplemente der Ausgangssignale der Verzögerungsglieder aller Umlaufspeicher, die einer niedrigeren Stelle als der Umlaufspeicher, mit dem der Ausgang des betreffenden UND-Gatters gekoppelt ist, zugeordnet sind, zugeführt sind.In the case of a binary phase counter, this task becomes the one mentioned at the beginning Type solved according to the invention in that the two equal, for addition or subtraction serving parts of the existing transfer circuit each have a number, which is 1 smaller than the number of circular stores, contained by AND gates, that the outputs of the AND gates of one part on the one hand and the AND gate of the the other part, on the other hand, in pairs to the two inputs of an OR gate are connected that the outputs of the OR gates each with an input of a EXCLUSIVE-OR gate, which works as an adder, is connected to its other Input to the output of the delay element of a circulating memory and with his Output connected to the input of the relevant delay element is and that the inputs of the AND gates in the part of the transfer circuit used for addition each of the counting information, the sign information and the output signals of all Delay elements that are attached to a circulating memory of a lower position than the circulating memory, to which the output of the relevant AND gate is coupled, are assigned, are fed and that the inputs of the AND gate in the subtracting Part of the transfer circuit is the counting information, the complement of the sign information and the complements of the output signals of the delay elements of all circular memories, that of a lower position than the circulating memory with which the output of the relevant AND gate is coupled, are assigned, are supplied.

Der vorliegende Phasenzähler ist sehr einfach und wirtschaftlich im Aufbau, insbesondere, da er zwei gleiche Einheiten enthält, und er gewährleistet hohe Arbeitsgeschwindigkeiten, da die logische Schaltung rein parallel arbeitet.The present phase counter is very simple and economical Structure, especially since it contains two identical units, and it ensures high working speeds because the logic circuit works in parallel.

Die Erfindung wird an Hand der Zeichnung näher erläutert, die ein Schaltbild eines binären Phasenzählers für Addition" und Subtraktion gemäß einem Ausführungsbeispiel der Erfindung für n Kanalpaare und eine maximale Zählkapazität vom 2"' darstellt.The invention is explained in more detail with reference to the drawing, which a Circuit diagram of a binary phase counter for addition "and subtraction according to a Embodiment of the invention for n pairs of channels and a maximum counting capacity from 2 "'represents.

Die dargestellte Anordnung enthält zwei Zeitmultiplexeinrichtungen G1, C,.2, an deren Eingänge die jeweils ersten bzw. zweiten Kanäle von il Kanalpaaren angeschlossen sind. Der erste Kanal des i-ten Kanalpaares führt ein den zu zählenden Betrag angebendes Bit C@i, der zweite Kanal des i-ten Kanalpaares ein dem Vorzeichen des zu zählenden Betrages entsprechendes Bit Csi, das also angibt, ob der Betrag zu addieren oder zu subtrahieren ist.The arrangement shown contains two time division multiplexing devices G1, C, .2, at the inputs of which the respective first and second channels of il channel pairs are connected. The first channel of the i-th channel pair introduces the one to be counted Bit C @ i indicating the amount, the second channel of the i-th channel pair with the sign of the amount to be counted corresponding bit Csi, which thus indicates whether the amount to be added or subtracted.

Am Ausgang der Multiplexeinrichtungen treten zeitlich verschachtelte Zählsignale C, bzw. Vorzeichensignale CS auf, deren Dauer ein n-tel der Abtastzyklusdauer ist (il = Kanalzahl). Die Abtastzyklusdauer muß ihrerseits mit der Verzögerungsdauer von Verzögerungsgliedern L1, L2 ... L", übereinstimmen (ni = Stellenzahl der Summe).At the output of the multiplex devices, time-interleaved count signals C or sign signals CS appear, the duration of which is one n-th of the sampling cycle duration (il = number of channels). The sampling cycle duration must for its part coincide with the delay duration of delay elements L1, L2 ... L " (ni = number of digits of the sum).

Die Verzögerungsglieder L, . . . L", sind mit Exklusiv-ODER-Gattern 0E so zusammengeschaltet, daß beim Ausbleiben von Ubertragsignalen Ek die in dem betreffenden Verzögerungsglied Lk enthaltene Information bis zur nächsten Änderung erhalten bleibt. Die Verzögerungsdauer der Verzögerungsglieder ist gleich der Dauer eines vollständigen Abtastzyklus der Multiplexeinrichtungen C,. C,-Dies hat zur Folge. daß die Signale des i-ten Kanalpaares in die logischen Schaltungen SA. SB. die zur Vorwärts- bzw. Rückwärtszählung dienen. in demjenigen Zeitpunkt eingespeist werden. in dem am Ausgang der Verzögerungsglieder L, . ..L", die Summenbits des i-ten Ausgangskanals erscheinen. Die zentralen logischen Schaltungen SA. SB verarbeiten die Signale der einzelnen Kanäle also getrennt voneinander.The delay elements L. . . L " are interconnected with exclusive OR gates 0E in such a way that if there are no carry signals Ek, the information contained in the relevant delay element Lk is retained until the next change. . C, -This a result. that the signals of the i-th channel pair in the logic circuits SA. SB. which are used for forward and backward counting. are fed to the point of time. in which the output of the delay elements L,.. .L ", the sum bits of the i-th output channel appear. The central logic circuits SA. SB process the signals of the individual channels separately from one another.

Die dem Betrag entsprechenden Signale werden der Vorwärts-Zähllogik und der Rückwärts-Zähllogik parallel zugeführt, während die Vorzeichensignale die eine oder die andere Logik wirksam machen.The signals corresponding to the amount become the count-up logic and the down counting logic fed in parallel, while the sign signals the make one or the other logic effective.

Die logischen Schaltungen SA. SB bestehen jeweils ausni-Ilogischen UND-GatternUNDI... UND",-, d. h. um ein Gatter weniger als die höchste speicherbare Zahl. also die Summe. Stellen oder Bits enthält. Entsprechende UND-Gatter steuern über ein ODER-Gatter die Eingangsinformation Ek des zugehörigen Verzögerungsgliedes Lk. Jedem UND-Gatter wird eine andere Kombination der Ausgangsinformation der Verzögerungsglieder L1 ... L", zugeführt, und zwar enthält das UND-Gatter UNDk der Vorwärtslogik SA die Signale C, CS, U1 . . . Uk_1, während dem UND-Gatter UND der Rückwärtslogik SB die Signale C, CS, U1, . . . Uk_1 zugeführt werden. Die logischen Einheiten arbeiten also parallel, so daß ein einfacher Aufbau und eine Arbeitsgeschwindigkeit gewährleistet sind.The logic circuits SA. SB each consist of ni-logical AND gates UNDI ... AND ", -, ie one gate less than the highest number that can be stored, i.e. the sum. Digits or bits. Corresponding AND gates control the input information Ek via an OR gate of the associated delay element Lk. A different combination of the output information of the delay elements L1 ... L "is fed to each AND gate, namely the AND gate ANDk of the forward logic SA contains the signals C, CS, U1 . . . Uk_1, while the AND gate and the reverse logic signals SB C, CS, U1,. . . Uk_1 are fed. The logical units work in parallel, so that a simple structure and a working speed are guaranteed.

Das oben beschriebene Ausführungsbeispiel arbeitet mit binär codierten Zahlen, d. h., das im Verzögerungsglied Lk umlaufende Bit Uk stellt die Zahl 2k-1 dar. Die gleiche Anordnung läßt sich jedoch einfach durch Änderung der Eingänge auch für logische Produkte jeder anderen Codierungsart anwenden, insbesondere für Dezimal-Binär-Code.The embodiment described above works with binary coded Numbers, d. This means that the bit Uk circulating in the delay element Lk represents the number 2k-1 The same arrangement can be made by simply changing the inputs can also be used for logical products of any other type of coding, in particular for Decimal binary code.

Wie aus dem dargestellten Schaltbild ersichtlich ist, entsprechen die Eingangssignale für die Gatter 0E den Funktionen El = C, Praktisch ausgeführte Zähler der beschriebenen Art für 100 Kanalpaare haben alle die eingangs gestellten Anforderungen voll erfüllt. Es hat sich insbesondere gezeigt, daß der Schaltungsaufwand erheblich geringer ist als bei den bekannten Anordnungen, er beträgt beispielsweise nur etwa 1/Z0 des Aufwandes bei Verwendung von 100 getrennten Vor,; Rückwärtszählern.As can be seen from the circuit diagram shown, the input signals for the gates 0E correspond to the functions El = C, Practical counters of the type described for 100 channel pairs have all fully met the requirements set out at the beginning. It has been shown, in particular, that the circuit complexity is considerably lower than with the known arrangements; Down counters.

Die Arbeitsweise der in der Zeichnung dargestellten Ausführungsform der Erfindung, die für eine Summe von höchstens fünf Binärstellen ausgelegt ist, soll im folgenden an Hand einiger Beispiele erläutert werden.The operation of the embodiment shown in the drawing the invention, which is designed for a sum of at most five binary digits, will be explained in the following using a few examples.

Es sei als erstes angenommen. daß in den Verzögerungsgliedern die Dezimalzahl 23 gespeichert ist, es sind also Ferner sei angenommen. daß ein Zählimpuls L mit dem Vorzeichensignal + eintreffe, was durch C, = L und C5 = L ausgedrückt ist (zur Unterscheidung von Dezimalzahlen ist hier und im folgenden die Binärziffer 1 mit L bezeichnet worden).Let it be accepted first. that the decimal number 23 is stored in the delay elements, so there are It is also assumed. that a counting pulse L arrives with the sign signal +, which is expressed by C, = L and C5 = L (to distinguish between decimal numbers, the binary number 1 has been designated here and below with L).

Die dargestellte Schaltung realisiert. wie angegeben, die Ubertragungsfunktionen El = C, und Ti, =Ek-Uk+Ek'Uk.The circuit shown is implemented. as indicated, the transfer functions El = C, and Ti, = Ek-Uk + Ek'Uk.

Da C,. = L und C, = L vorausgesetzt waren. erhält man E, = L. E= = L. E, = L. Ea = L. E; = 0 also T =E,-U,+U,-E, =0, TZ=EZ-UZ+EZ-U2=0, T =E3U3+E3U3=0, T4=E4U4+E4U4=L, T = ES U5 + ES US = L. Since C ,. = L and C, = L were assumed. one obtains E, = L. E = = L. E, = L. Ea = L. E; = 0 so T = E, -U, + U, -E, = 0, TZ = EZ-UZ + EZ-U2 = 0, T = E3U3 + E3U3 = 0, T4 = E4U4 + E4U4 = L, T = ES U5 + ES US = L.

In den Verzögerungsgliedern L, ... L", wird daher die folgende neue Summe gespeichert: U; = 0, UZ = 0, U. = 0, U4 = L, US = L, was der Dezimalzahl 24 entspricht.The following new sum is therefore stored in the delay elements L, ... L ": U; = 0, UZ = 0, U. = 0, U4 = L, US = L, which corresponds to the decimal number 24.

Es sei nun vorausgesetzt, daß in den Verzögerungsgliedern L, . . . L", die Zahl 20 gespeichert sei, es sind also U, = 0, UZ = 0, U3 = L, U4 = 0, U5 = L und daß ein Zählimpuls und das Vorzeichensignal (-) eintreffen, was durch die Signale C, = L und C, = 0 ausgedrückt wird. Die durch die dargestellte Schaltung verwirklichten Funktionen Ek und Tk sind in diesem Falle E, = L, E#, = L, E3 = L, E4 = 0, E5 = 0, T, =E,U,+E,U, =L, T = E@ Uz + E2 U; = L, T = E3U3+E3U3 =0, T4=F4U4+E4U4=(l, T =E5U5+E5U5=L.It is now assumed that in the delay elements L,. . . L ", the number 20 is stored, so there are U, = 0, UZ = 0, U3 = L, U4 = 0, U5 = L and that a counting pulse and the sign signal (-) arrive, which is indicated by the signals C, = L and C, = 0. The functions Ek and Tk realized by the illustrated circuit are in this case E, = L, E #, = L, E3 = L, E4 = 0, E5 = 0, T, = E , U, + E, U, = L, T = E @ Uz + E2 U; = L, T = E3U3 + E3U3 = 0, T4 = F4U4 + E4U4 = (l, T = E5U5 + E5U5 = L.

In den Verzögerungsgliedern wird daher die folgende neue Summe gespeichert: U; = L, UZ = L, U3 = 0, U4 = 0, U5 = L. Dies entspricht der neuen Dezimalsumme 19.The following new sum is therefore stored in the delay elements: U; = L, UZ = L, U3 = 0, U4 = 0, U5 = L. This corresponds to the new decimal sum 19.

Claims

Claim: Binary phase counter for addition and subtraction, in which the counting information pending on the same phase is added up on a specific phase and in parallel on the respective same phases of a number of circulating memories corresponding to the binary number of digits of the counter, each containing a delay element, with two time division multiplexing devices for periodic sampling of the counting information and a sign information, a transfer circuit with AND gates, the outputs of which are connected in pairs to an OR gate, and a number of adding stages corresponding to the number of circulating memories, characterized in that the two are the same; for the addition or subtraction serving parts (SA or SB) the existing transfer circuit each contain a number which is 1 less than the number of circular memories, of AND gates (AND, AND ') that the outputs of the AND Gate (AND) of one part (SA) on the one hand and the AND gate (AND ') of the other part (SB) on the other hand are connected in pairs to the two inputs of an OR gate (0D) that the outputs of the OR gates (0D) are each connected to an input (E) of an EXCLUSIVE-OR gate (0E) that works as an adder, with its other input to the output (U) of the delay element (L) of a circulating memory and to its output (T ) is connected to the input of the relevant delay element and that the inputs of the AND gates (AND) in the addition part (SA) of the transfer circuit each contain the counting information (C,), the sign information (Cs) and the output signals (U) all delay elements (L) that e inem circulating memory of a lower position than the circulating memory to which the output of the relevant AND gate is coupled, are assigned, and that the inputs of the AND gates (AND ') in the subtraction part (SB) of the transfer circuit die Counting information (Q , the complement of the sign information and the complements (U) of the output signals of the delay elements (L) of all circular memories that are assigned to a lower position than the circular memory to which the output of the relevant AND gate is coupled, are supplied. Documents considered: German Auslegeschrift No. 1 151015; Journal: Elektronik, 1960, No. 8, pp. 232 to 234.