DE112018000397T5 - Fertigung einer vertikalen Feldeffekt-Transistoreinheit mit einer modifizierten vertikalen Finnengeometrie - Google Patents

Fertigung einer vertikalen Feldeffekt-Transistoreinheit mit einer modifizierten vertikalen Finnengeometrie Download PDF

Info

Publication number
DE112018000397T5
DE112018000397T5 DE112018000397.3T DE112018000397T DE112018000397T5 DE 112018000397 T5 DE112018000397 T5 DE 112018000397T5 DE 112018000397 T DE112018000397 T DE 112018000397T DE 112018000397 T5 DE112018000397 T5 DE 112018000397T5
Authority
DE
Germany
Prior art keywords
fin
vertical fin
vertical
cross
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112018000397.3T
Other languages
English (en)
Other versions
DE112018000397B4 (de
Inventor
Brent Alan Anderson
Edward Nowak
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112018000397T5 publication Critical patent/DE112018000397T5/de
Application granted granted Critical
Publication of DE112018000397B4 publication Critical patent/DE112018000397B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Ein Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Querschnittfläche an der Oberseite der Finne als an der Unterseite beinhaltet ein Substrat (110); eine vertikale Finne (111) auf dem Substrat (110), wobei die vertikale Finne (111) eine Querschnittfläche am Fuß (112) der vertikalen Finne (111) aufweist, die größer als eine Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) ist, wobei die Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß (112) der vertikalen Finne (111) liegt; und einen mittigen Gate-gesteuerten Bereich zwischen dem Fuß (112) und der Oberseite (113) der vertikalen Finne (111).

Description

  • HINTERGRUND
  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich allgemein auf einen Fertigungsprozess und auf eine Struktur einer integrierten Schaltungseinheit mit einer verringerten Kapazität einer/eines oben liegenden Source/Drain und einem verringerten Widerstand einer/eines unten liegenden Source/Drain und im Besonderen auf einen Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Kontaktfläche zwischen einem Kanal und einem oben liegenden Drain und einer größeren Kontaktfläche zwischen dem Kanal und einer unten liegenden Source.
  • Beschreibung der verwandten Technik
  • Ein Feldeffekttransistor (FET) weist üblicherweise eine Source, einen Kanal und einen Drain, wobei Strom von der Source zu dem Drain fließt, und ein Gate auf, das das Fließen des Stroms durch den Kanal steuert. Feldeffekttransistoren (FETs) können eine Vielfalt unterschiedlicher Strukturen aufweisen, zum Beispiel sind FETs gefertigt worden, bei denen die Source, der Kanal und der Drain in dem Substratmaterial selbst ausgebildet sind, bei denen der Strom horizontal (d.h. in der Ebene des Substrats) fließt, und es sind FinFETs ausgebildet worden, bei denen sich der Kanal aus dem Substrat nach außen erstreckt, bei denen der Strom jedoch auch horizontal von einer Source zu einem Drain fließt. Bei dem Kanal für den FinFET kann es sich um eine aufrechte Platte aus dünnem, etwa rechteckigem Silicium (Si) handeln, die üblicherweise als die Finne bezeichnet wird, wobei sich im Vergleich mit einem MOSFET mit einem einzelnen Gate in der Ebene des Substrats ein Gate auf der Finne befindet. Abhängig von der Dotierung der Source und des Drain kann ein n-FET oder ein p-FET ausgebildet werden.
  • Zu Beispielen für FETs können ein Metalloxidhalbleiter-Feldeffekttransistor (metal-oxide-semiconductor field effect transistor, MOSFET) und ein Feldeffekttransistor mit isoliertem Gate (insulated-gate field-effect transistor, IGFET) zählen. Zwei FETs können auch verbunden werden, um eine komplementäre Metalloxidhalbleiter(complementary metal oxide semiconductor, CMOS)-Einheit auszubilden, bei der ein p-Kanal-MOSFET und ein n-Kanal-MOSFET miteinander verbunden werden.
  • Mit immer weiter abnehmenden Abmessungen von Einheiten wird ein Ausbilden der einzelnen Komponenten und elektrischen Kontakte schwieriger. Daher wird ein Ansatz benötigt, der die positiven Aspekte von herkömmlichen FET-Strukturen erhält und gleichzeitig die Skalierungsprobleme löst, die durch Ausbilden von kleineren Komponenten der Einheit entstehen.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Querschnittfläche an der Oberseite der Finne als an der Unterseite bereitgestellt, der ein Substrat, eine vertikale Finne auf dem Substrat, wobei die vertikale Finne eine Querschnittfläche am Fuß der vertikalen Finne aufweist, die größer als eine Querschnittfläche an der Oberseite der vertikalen Finne ist, wobei die Querschnittfläche an der Oberseite der vertikalen Finne im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß der vertikalen Finne liegt, und einen mittigen Gate-gesteuerten Bereich zwischen dem Fuß und der Oberseite der vertikalen Finne beinhaltet.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird ein Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Querschnittfläche an der Oberseite der Finne als an der Unterseite bereitgestellt, der ein Substrat, einen dotierten Bereich in dem Substrat, der eine unten liegende Source ausbildet, und eine vertikale Finne mit zwei durch eine Dicke getrennten Seitenwänden und zwei durch eine Länge getrennten Stirnwänden auf der unten liegenden Source beinhaltet, wobei sich die Stirnwände vom Fuß der vertikalen Finne angrenzend an die unten liegende Source zu der Oberseite der vertikalen Finne, die dem Fuß gegenüberliegt und durch eine Höhe der vertikalen Finne getrennt ist, hin verjüngt.
  • Gemäß einer noch weiteren Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Ausbilden eines Vertikaltransport-Finnen-Feldeffekttransistors (VTFET) mit einer kleineren Querschnittfläche an der Oberseite der Finne als am Fuß der Finne bereitgestellt, das ein Ausbilden einer vertikalen Finne auf einem Substrat, wobei die vertikale Finne zwei durch eine Dicke getrennte Seitenwände und zwei durch eine Länge getrennte Stirnwände aufweist, und ein Ätzen der Finne zum Verjüngen zumindest der Stirnwände beinhaltet, sodass die Querschnittfläche an der Oberseite der Finne im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß der vertikalen Finne liegt.
  • Diese und sonstige Merkmale und Vorteile werden aus der folgenden ausführlichen Beschreibung veranschaulichender Ausführungsformen davon, die in Zusammenhang mit den beigefügten Zeichnungen zu lesen ist, ersichtlich.
  • Figurenliste
  • Die folgende Beschreibung stellt Einzelheiten von bevorzugten Ausführungsformen unter Bezugnahme auf die folgenden Figuren bereit, wobei:
    • 1 eine Querschnitt-Seitenansicht ist, die ein Substrat gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 2 eine Querschnitt-Seitenansicht ist, die eine auf der Fläche des Substrats ausgebildete Finnenvorlagenschicht und eine auf der Finnenvorlagenschicht ausgebildete Finnenmaskenschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 3 eine Querschnitt-Seitenansicht ist, die eine strukturierte Finnenmaskenschicht auf einer strukturierten Finnenvorlagenschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 4 eine Querschnitt-Seitenansicht ist, die eine auf dem Substrat ausgebildete vertikale Finne mit einer Finnenvorlage und einem Finnenmaskensegment auf der vertikalen Finne gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 5 eine Querschnitt-Seitenansicht ist, die eine auf der vertikalen Finne und der Finnenvorlage ausgebildete Abstandselementschicht nach einem Entfernen des Finnenmaskensegments gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 6 eine Querschnitt-Seitenansicht ist, die eine auf einem unten liegenden Abstandselement, einer vertikalen Finne und einer Finnenvorlage ausgebildete Gate-Dielektrikumschicht nach einem Entfernen des Abschnitts der Abstandselementschicht auf der vertikalen Finne und der Finnenvorlage gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 7 eine Querschnitt-Seitenansicht ist, die eine Austrittsarbeitsschicht auf der Gate-Dielektrikumschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 8 eine Querschnitt-Seitenansicht ist, die eine Gate-Füllschicht auf der Austrittsarbeitsschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 9 eine Querschnitt-Seitenansicht ist, die eine Gate-Struktur mit einer Gate-Füllschicht mit verringerter Höhe gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 10 eine Querschnitt-Seitenansicht ist, die eine auf der vertikalen Finne ausgebildete Gate-Struktur und ein auf den freiliegenden Abschnitten der Gate-Struktur ausgebildetes, oben liegendes Abstandselement gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 11 eine Querschnitt-Seitenansicht ist, die eine vertikale Finne mit einer freiliegenden oberen Fläche nach einem Entfernen der Finnenvorlage gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 12 eine Querschnitt-Seitenansicht ist, die eine(n) auf der vertikalen Finne ausgebildete(n), oben liegende(n) Source/Drain gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 13 eine orthographische Schnittansicht einer beispielhaften vertikalen Finne mit geneigten Stirnwänden und Seitenwänden, die sich in die Richtung der oberen Fläche nach innen verjüngen, und einer Gate-Struktur und eines oben liegenden Abstandselements auf der vertikalen Finne gemäß einer Ausführungsform der vorliegenden Erfindung ist;
    • 14 eine Querschnitt-Seitenansicht ist, die eine Mehrzahl von Finnenmaskensegmenten auf jeder einer Mehrzahl von Finnenvorlagensegmenten, die dazu strukturiert sind, eine Reihe von maskierten Bereichen auszubilden, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 15 eine Querschnitt-Seitenansicht ist, die eine auf dem Substrat ausgebildete vertikale Finne mit durch Zwischenräume getrennten Finnenvorlagensegmenten und Finnenmaskensegmenten und in einem oberen Abschnitt der vertikalen Finne ausgebildeten Kerben gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 16 eine Querschnitt-Seitenansicht ist, die eine auf der vertikalen Finne, den Finnenvorlagen und in den Zwischenräumen und den Kerben ausgebildete Abstandselementschicht nach einem Entfernen der Finnenmaskensegmente gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 17 eine Querschnitt-Seitenansicht ist, die eine auf einem unten liegenden Abstandselement, einer vertikalen Finne und einer Finnenvorlage ausgebildete Gate-Dielektrikumschicht nach einem Entfernen des Abschnitts der Abstandselementschicht auf der vertikalen Finne und der Finnenvorlage gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 18 eine Querschnitt-Seitenansicht ist, die eine Austrittsarbeitsschicht auf der Gate-Dielektrikumschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 19 eine Querschnitt-Seitenansicht ist, die eine Gate-Füllschicht auf der Austrittsarbeitsschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 20 eine Querschnitt-Seitenansicht ist, die eine Gate-Struktur mit einer Gate-Füllschicht mit verringerter Höhe gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 21 eine Querschnitt-Seitenansicht ist, die eine auf der vertikalen Finne ausgebildete Gate-Struktur und ein auf den freiliegenden Abschnitten der Gate-Struktur ausgebildetes, oben liegendes Abstandselement gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 22 eine Querschnitt-Seitenansicht ist, die eine vertikale Finne mit einer freiliegenden oberen Fläche und dielektrischen Pfropfen nach einem Entfernen der Finnenvorlagen gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 23 eine Querschnitt-Seitenansicht ist, die eine(n) auf der vertikalen Finne ausgebildete(n), oben liegende(n) Source/Drain gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 24 eine Querschnitt-Seitenansicht ist, die durch ein Entfernen der dielektrischen Pfropfen ausgebildete Hohlräume und eine(n) auf der vertikalen Finne über die Hohlräume hinweg ausgebildete(n), oben liegende(n) Source/Drain gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 25 eine orthographische Schnittansicht einer beispielhaften vertikalen Finne mit geneigten Stirnwänden und Seitenwänden und von in dem oberen Abschnitt und der oberen Fläche der vertikalen Finne ausgebildeten Kerben gemäß einer Ausführungsform der vorliegenden Erfindung ist; und
    • 26 ein Block-/Ablaufschaubild ist, das ein Verfahren zum Ausbilden eines VTFET mit verringerter Drain-Kapazität und verringertem Source-Widerstand gemäß einer Ausführungsform der vorliegenden Grundgedanken veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Grundgedanken und Ausführungsformen der vorliegenden Erfindung beziehen sich allgemein auf ein Ausbilden einer vertikalen Finne mit einer modifizierten Geometrie, wobei der Bereich einer oberen Fläche der vertikalen Finne, der mit einer/einem oben liegenden Source/Drain in direktem Kontakt stehen soll, im Vergleich mit dem Flächenbereich, den die vertikale Finne mit einer nicht modifizierten Geometrie aufweisen würde, verringert ist.
  • Die Grundgedanken und Ausführungsformen der vorliegenden Offenbarung beziehen sich darüber hinaus allgemein auf einen Vertikaltransport-Feldeffekttransistor (VTFET) mit einer Kanalgeometrie, die eine Kanal-Drain-Kapazität verringert und gleichzeitig einen Anstieg eines Source-Kanal-Widerstands vermeidet. In einem Vertikaltransport-Feldeffekttransistor (VTFET) kann ein Strom von einer unten liegenden Source vertikal durch einen durch eine vertikale Finne ausgebildeten Kanal zu einem oben liegenden Drain fließen. Vertikale Transistoren können aufgrund der großen Grenzflächen, die an der/dem unten liegenden Source/Drain und der/dem oben liegenden Source/Drain erzeugt werden, eine hohe Kapazität aufweisen. Diese Kapazität kann zu einer verschlechterten Geschwindigkeit der Einheit und zu einem höheren Stromverbrauch einer Schaltung/eines Chips führen. Es ist erkannt worden, dass ein Verringern der Kontaktfläche an der Grenzfläche zwischen einem VTFET-Kanal und einem oben liegenden Drain eine verringerte Kapazität bereitstellen kann, wodurch eine Geschwindigkeit der Einheit (z.B. die Schaltgeschwindigkeit) erhöht werden kann. Darüber hinaus ist erkannt worden, dass ein Aufrechterhalten oder Vergrößern der Kontaktfläche zwischen einer unten liegenden VTFET-Source und dem Kanal einen verringerten Widerstand bereitstellen kann, wodurch der Ansteuerungsstrom der Einheit erhöht werden kann. Die Kombination aus einer größeren Source-Kanal-Kontaktfläche und einer kleineren Kanal-Drain-Kontaktfläche kann einen schnelleren VFET mit einem erhöhten Ansteuerungsstrom bereitstellen. Eine Verringerung der Drain-Größe kann auch eine Draininduzierte Barrierenabsenkung (drain-induced barrier lowering, DIBL) verringern, wodurch der Sperrstrom verringert werden oder der Wert des Subthreshold-Swing gesenkt werden kann. Auch das Verhältnis des Durchlassstroms zu dem Sperrstrom, Ion/Ioff, kann sich verbessern.
  • Zu Beispielen für Anwendungen/Verwendungen, auf die die vorliegende Erfindung angewendet werden kann, zählen: Logik- (z.B. NAND, NOR, XOR usw.) und Speichereinheiten (z.B. SRAM, DRAM usw.), die Vertikaltransport-FinFET-Einheiten einsetzen, ohne auf diese beschränkt zu sein.
  • Bei verschiedenen Ausführungsformen können die Materialien und Schichten durch physikalische Gasphasenabscheidung (physical vapor deposition, PVD), chemische Gasphasenabscheidung (chemical vapor deposition, CVD), Atomlagenabscheidung (atomic layer deposition, ALD), Molekularstrahlepitaxie (molecular beam epitaxy, MBE) oder eine deren verschiedenen Modifizierungen, zum Beispiel plasmaunterstützte chemische Gasphasenabscheidung (plasma-enhanced chemical vapor deposition, PECVD), metallorganische chemische Gasphasenabscheidung (metal-organic chemical vapor deposition, MOCVD), chemische Niederdruck-Gasphasenabscheidung (low pressure chemical vapor deposition, LPCVD), physikalische Elektronenstrahl-Gasphasenabscheidung (electron-beam physical vapor deposition, EB-PVD) und plasmaunterstützte Atomlagenabscheidung (plasma-enhanced atomic layer deposition, PEALD) abgeschieden werden. Bei den Abscheidungen kann es sich um epitaktische oder hetero-epitaktische Prozesse handeln, und das abgeschiedene Material kann kristallin sein. Bei verschiedenen Ausführungsformen kann eine Ausbildung einer Schicht durch einen oder mehrere Abscheidungsprozesse erfolgen, in denen zum Beispiel eine konforme Schicht durch einen ersten Prozess (z.B. thermische ALD, PEALD usw.) ausgebildet werden kann und eine Füllung durch einen zweiten Prozess (z.B. CVD, elektrolytische Abscheidung, PVD usw.) ausgebildet werden kann.
  • Es versteht sich, dass die vorliegende Erfindung im Hinblick auf eine bestimmte veranschaulichende Architektur beschrieben wird; sonstige Architekturen, Strukturen, Substratmaterialien und Prozessmerkmale und -schritte können jedoch innerhalb des Umfangs der vorliegenden Erfindung variiert werden.
  • Es ist zu beachten, dass bestimmte Merkmale der Deutlichkeit halber möglicherweise nicht in sämtlichen Figuren dargestellt werden. Dies soll nicht als Einschränkung einer bestimmten Ausführungsform oder Veranschaulichung oder des Umfangs der Ansprüche verstanden werden.
  • Eine Bezugnahme auf Source-/Drain-Vorsprünge, -Schichten, -Bereiche usw. soll angeben, dass das entsprechende Merkmal der Einheit als Source oder als Drain umgesetzt werden kann, sofern nicht ausdrücklich etwas anderes angegeben wird, zum Beispiel durch spezifische Bezugnahme auf eine Komponente als Source oder Drain. Darüber hinaus kann die Rolle von Source und Drain für eine aktive Einheit in einigen Fällen umgekehrt werden, sodass ein zuvor angegebener Drain stattdessen eine Source sein kann und umgekehrt. Eine Bezugnahme auf eine(n) Source/Drain soll daher den weitesten angemessenen Umfang des Begriffs umfassen.
  • Unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszeichen dieselben oder ähnliche Elemente darstellen, und zunächst auf 1 wird eine Querschnitt-Seitenansicht eines Substrats gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt.
  • Bei einer oder mehreren Ausführungsformen kann es sich bei einem Substrat 110 um einen Halbleiter oder einen Isolator mit einer aktiven Halbleiter-Oberflächenschicht handeln. Das Substrat kann eine Trägerschicht beinhalten, die eine strukturelle Unterstützung für sonstige Schichten bereitstellt. Das Substrat kann kristalline, teilkristalline, mikrokristalline oder amorphe Bereiche beinhalten. Das Substrat kann im Wesentlichen (d.h. abgesehen von Verunreinigungen) ein einziges Element (z.B. Silicium) sein, vorwiegend (d.h. mit Dotierung) aus einem einzigen Element, zum Beispiel Silicium (Si) oder Germanium (Ge) bestehen, oder das Substrat kann eine Verbindung, zum Beispiel Al2O3, SiO2, GaAs, SiC oder SiGe beinhalten. Das Substrat kann darüber hinaus mehrere Materialschichten, zum Beispiel ein Halbleiter-auf-Isolator-Substrat (semiconductor-on-insulator substrate, SeOI), wie etwa ein Silicium-auf-Isolator-Substrat (silicon-on-insulator substrate, SOI), ein Germanium-auf-Isolator-Substrat (germanium-on-insulator substrate, GeOI) oder ein Silicium-Germanium-auf-Isolator-Substrat (silicon-germanium-on-insulator substrate, SGOI) aufweisen. Das Substrat kann darüber hinaus sonstige Schichten aufweisen, die das Substrat ausbilden, darunter High-k-Oxide und/oder -Nitride. Das Substrat kann außerdem sonstige vorgefertigte Einheiten und Strukturelemente beinhalten.
  • Bei einer oder mehreren Ausführungsformen kann es sich bei dem Substrat 110 um einen Silicium-Wafer handeln. Bei verschiedenen Ausführungsformen kann es sich bei dem Substrat um einen Wafer aus einkristallinem Silicium (Si), Silicium-Germanium (SiGe) oder einem III-V-Halbleiter (z.B. GaAs) handeln, oder es kann eine Fläche/aktive Schicht aus einem einkristallinen Silicium (Si), Silicium-Germanium (SiGe) oder einem III-V-Halbleiter (z.B. GaAs) aufweisen.
  • Bei verschiedenen Ausführungsformen kann das Substrat 110 das Material zum Ausbilden einer oder mehrerer vertikaler Finnen bereitstellen, wobei die vertikale(n) Finne(n) einen Kanal eines Finnenfeldeffekttransistors (FinFET) ausbilden können, wobei der FinFET ein Vertikaltransport-FinFET sein kann. Eine Materialschicht, die sich von dem Material der Substratfläche oder der Trägerschicht unterscheidet, kann auf der Fläche ausgebildet werden, zum Beispiel eine Silicium-Germanium-Schicht auf einer einkristallinen Silicium-Fläche, um eine verspannte aktive Oberflächenschicht auszubilden, um das Material zum Ausbilden einer oder mehrerer vertikaler Finnen 111 bereitzustellen, wobei die aktive Oberflächenschicht ein Teil des Substrats 110 sein kann.
  • 2 ist eine Querschnitt-Seitenansicht, die eine auf der Fläche des Substrats ausgebildete Finnenvorlagenschicht und eine auf der Finnenvorlagenschicht ausgebildete Finnenmaskenschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann eine Finnenvorlagenschicht 120 auf zumindest einem Abschnitt einer Fläche eines Substrats 110 ausgebildet werden. Bei verschiedenen Ausführungsformen kann die Finnenvorlagenschicht 120 auf der Substratfläche durch CVD, PECVD, PVD, thermisches Aufwachsen oder Kombinationen von diesen ausgebildet werden, wobei die Finnenvorlagenschicht 120 durchgehend auf dem Substrat abgeschieden werden kann.
  • Bei einer oder mehreren Ausführungsformen kann die Finnenvorlagenschicht 120 eine Dicke im Bereich von etwa 20 nm bis etwa 70 nm oder im Bereich von etwa 20 nm bis etwa 50 nm oder im Bereich von etwa 50 nm bis etwa 70 nm oder im Bereich von etwa 30 nm bis etwa 60 nm aufweisen, wobei die Dicke der Finnenvorlagenschicht 120 die Höhe von nachfolgend ausgebildeten Source-/Drain-Vorsprüngen definieren kann. Sonstige Dicken werden ebenfalls in Betracht gezogen.
  • Bei verschiedenen Ausführungsformen kann es sich bei einer Finnenvorlagenschicht 120 um eine Hartmaskenschicht zum Maskieren des Substrats während einer Übertragung einer vertikalen Finnenstruktur auf das Substrat 110 handeln. Bei der Finnenvorlagenschicht 120 kann es sich um Siliciumoxid (SiO), Siliciumnitrid (SiN), Siliciumoxynitrid (SiON), Siliciumcarbonitrid (SiCN), Siliciumbornitrid (SiBN), Siliciumcarbid (SiC), Siliciumborcarbid (SiBC), Siliciumborcarbonitrid (SiBCN), Borcarbid (BC), Bornitrid (BN), Titannitrid (TiN) oder um eine Kombination von diesen handeln, wobei die Finnenvorlagenschicht 120 eine oder mehrere Schichten beinhalten kann. Die Finnenvorlagenschicht 120 kann darüber hinaus als Ätzstoppschicht dienen, wobei die Finnenvorlagenschicht 120 im Hinblick auf sonstige Schichten selektiv geätzt werden kann.
  • Bei einer oder mehreren Ausführungsformen kann eine Finnenmaskenschicht 130 auf der Finnenvorlagenschicht 120 ausgebildet werden, wobei es sich bei der Finnenmaskenschicht 130 um eine Hartmaskenschicht oder eine Weichmaskenschicht zum Maskieren der Finnenvorlagenschicht 120 handeln kann. Bei einer oder mehreren Ausführungsformen kann die Finnenmaskenschicht 130 ein lithographisches Lackmaterial (z.B. ein Photolackmaterial, ein Elektronenstrahl-Lackmaterial usw.) sein.
  • Bei einer oder mehreren Ausführungsformen kann die Finnenmaskenschicht 130 ein Positiv- oder Negativlackmaterial, zum Beispiel Poly(methylmethacrylat) (PMMA) oder SU-8, oder ein durch Elektronenstrahlen (E-Strahlen) gehärtetes Material, zum Beispiel Wasserstoff-Silsesquioxan (HSQ), sein.
  • Bei einer oder mehreren Ausführungsformen kann die Finnenmaskenschicht 130 durch einen Aufschleuderprozess auf der Finnenvorlagenschicht 120 ausgebildet werden.
  • 3 ist eine Querschnitt-Seitenansicht, die eine strukturierte Finnenmaskenschicht auf einer strukturierten Finnenvorlagenschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann die Finnenmaskenschicht 130 so strukturiert und entwickelt werden, dass ein Finnenmaskensegment 131 auf der Finnenvorlagenschicht 120 ausgebildet wird, wobei das Finnenmaskensegment 131 einen Abschnitt der Finnenvorlagenschicht 120 bedeckt und sonstige Abschnitte der Finnenvorlagenschicht freilegt. Die Finnenmaskenschicht 130 kann mithilfe von Prozessen nach dem Stand der Technik strukturiert und entwickelt werden. Eine Mehrzahl von Finnenmaskensegmenten 131 kann eine Finnenstruktur auf der Finnenvorlagenschicht 120 ausbilden.
  • Bei einer oder mehreren Ausführungsformen kann die durch das/die Finnenmaskensegment(e) 131 ausgebildete Finnenstruktur durch Entfernen des freiliegenden Abschnitts der Finnenvorlagenschicht 120 auf die Finnenvorlagenschicht 120 übertragen werden. Bei verschiedenen Ausführungsformen kann ein Abschnitt der Finnenvorlagenschicht 120 durch ein gerichtetes reaktives lonenätzen (reactive ion etch, RIE) so entfernt werden, dass eine Finnenvorlage 121 unterhalb jedes des einen oder der mehreren Finnenmaskensegmente 131 ausgebildet wird. Ein Entfernen der Abschnitte der Finnenvorlagenschicht 120 kann Abschnitte des darunter liegenden Substrats 110 oder der Fläche/aktiven Schicht(en) jeweils zwischen den Finnenmaskensegmenten 131 und den Finnenvorlagen 121 freilegen. Die seitlichen Abmessungen der Finnenmaskensegmente 131 und der Finnenvorlagen 121 können die seitlichen Abmessungen einer oberen Fläche einer vertikalen Finne definieren.
  • 4 ist eine Querschnitt-Seitenansicht, die eine auf dem Substrat ausgebildete vertikale Finne mit einer Finnenvorlage und einem Finnenmaskensegment auf der vertikalen Finne gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen können eine oder mehrere vertikale Finnen 111 auf dem Substrat 110 oder auf einer aktiven Oberflächenschicht ausgebildet werden, wobei die vertikale(n) Finne(n) 111 durch Entfernen eines Abschnitts des Substrats 110 zwischen und/oder um das/die Finnenmaskensegment(e) 131 und die Finnenvorlage(n) 121 herum ausgebildet werden kann/können. Eine oder mehrere vertikale Finnen 111 können durch ein gerichtetes Ätzen, zum Beispiel ein reaktives lonenätzen (RIE), ausgebildet werden, das den Abschnitt des Substrats 110 oder der aktiven Oberflächenschicht entfernt, der nicht durch das/die Finnenmaskensegment(e) 131 und die Finnenvorlage(n) 121 bedeckt ist. Das Entfernen des Substratmaterials kann (eine) vertikale Finne(n) 111 mit einem sich verjüngenden Profil mit einer größeren Länge und Breite am Fuß 112 der vertikalen Finne(n) und einer geringeren Länge und schmaleren Breite an der oberen Fläche 113 der vertikalen Finne(n) 111 oder mit einem geraden Profil (d.h., mit einer im Wesentlichen gleichmäßigen Breite) ausbilden, wobei die sich verjüngenden Profile als ein Aspekt des Ätzprozesses (z.B. eine Steuerung von Reaktanten und/oder von Behandlungsparametern) erzeugt werden können.
  • Bei einer oder mehreren Ausführungsformen kann der Flächenbereich der oberen Fläche 113, Ats, einer vertikalen Finne 111, die mit einer unteren Fläche einer Finnenvorlage 121 in Kontakt steht, kleiner als die Querschnittfläche des Fußes 112, Abcr , der vertikalen Finne an der Ebene der Substratfläche 99 (Ats < Abcr) angrenzend an die vertikale Finne sein. Die obere Fläche 113 und der Fuß 112 können parallel verlaufen. Die vertikale Finne 111 beinhaltet zwei durch eine Dicke getrennte Seitenwände und zwei durch eine Länge getrennte Stirnwände, und wobei die Stirnwände sich vom Fuß der Finne zu der Oberseite der Finne so verjüngen können, dass die Stirnwände 114 der vertikalen Finne 111 einen stumpfen Winkel, Θ1 , zwischen der Stirnwand 114 und der Substratfläche ausbilden können.
  • Bei verschiedenen Ausführungsformen kann der Bereich an der Oberseite der vertikalen Finne als Querschnittfläche, Atcr , gemessen werden, wenn die obere Fläche nicht gleichmäßig ist oder nicht leicht zu ermitteln ist. Die Messungen von Ats oder Atcr und Abcr können auf einer Ebene erfolgen, die sich senkrecht zu der Richtung der Erstreckung der vertikalen Finne von der Substratfläche befindet. Bei verschiedenen Ausführungsformen verlaufen die Ebene der Querschnittfläche, Abcr , des Fußes 112 der vertikalen Finne und die Ebene der Querschnittfläche, Atcr , parallel und sind durch einen Abstand getrennt, der kleiner als oder gleich wie die Höhe der vertikalen Finne 111 ist. Die Höhe der Ebene der Querschnittfläche, Atcr , von dem Fuß 112 aus kann sich in einem Abstand befinden, in dem eine weitere Zunahme der Höhe zu einer beschleunigten Abnahme der Querschnittfläche im Vergleich mit einer vorherigen gleichmäßigen Abnahme der Querschnittfläche bei einer vertikalen Finne führt, die keine flache, gleichmäßige obere Fläche aufweist (z.B. eine negative zweite Ableitung (gekrümmte Fläche) im Vergleich mit einer negativen Ableitung von null (konstante Steigung)). Bei verschiedenen Ausführungsformen kann die Höhe der Ebene der Querschnittfläche, Atcr , von dem Fuß 112 aus zumindest 95 % des senkrechten Abstands von dem Fuß 112 bis zu einem höchsten Punkt der vertikalen Finne 111 betragen.
  • Das Substrat 110 kann einen dotierten Bereich 119 unterhalb einer vertikalen Finne 111 aufweisen, um einen unten liegenden Source-/Drain-Bereich auszubilden. Der dotierte Bereich 119 kann in-situ oder ex-situ unterhalb der vertikalen Finne(n) 111 ausgebildet werden. Bei verschiedenen Ausführungsformen kann der dotierte Bereich n-dotiert oder p-dotiert werden. Der dotierte Bereich kann durch Ionenimplantation ausgebildet und getempert werden, um eine(n) unten liegende(n) Source/Drain auszubilden. Die vertikale(n) Finne(n) 111 können so dotiert werden, dass sie einen dem dotierten Bereich entgegengesetzten Dotierungstyp aufweisen (z.B. n-dotiert oder p-dotiert), oder die vertikale(n) Finne(n) 111 können ein intrinsischer Halbleiter sein, um einen vollständig verarmten Kanal auszubilden. Die vertikale(n) Finne(n) 111 können in-situ oder ex-situ dotiert werden.
  • 5 ist eine Querschnitt-Seitenansicht, die eine auf der vertikalen Finne und der Finnenvorlage ausgebildete Abstandselementschicht nach einem Entfernen des Finnenmaskensegments gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann/können das/die Finnenmaskensegment(e) 131 mithilfe von Prozessen nach dem Stand der Technik entfernt werden, zum Beispiel durch Veraschen, Ablösen, chemisch-mechanisches Polieren usw. Ein Entfernen des Finnenmaskensegments/der Finnenmaskensegmente 131 kann die obere Fläche der Finnenvorlage(n) 121 freilegen.
  • Bei einer oder mehreren Ausführungsformen kann eine unten liegende Abstandselementschicht 140 auf der/den Finnenvorlage(n) 121, der/den vertikalen Finne(n) 111 und freiliegenden Flächen des Substrats 110 ausgebildet werden, wobei die unten liegende Abstandselementschicht 140 durch CVD, PECVD, PVD, hochdichtes Plasma (high density plasma, HDP), Gas-Cluster-Ionenstrahl (gas cluster ion beam (GCIB), einen verbesserten Prozess mit hohem Aspektverhältnis (enhanced High Aspect Ratio Process, eHARP) oder durch Kombinationen von diesen durchgehend abgeschieden oder durch ALD, PEALD, Plasmaimpuls-CVD oder durch Kombinationen von diesen konform abgeschieden werden kann.
  • Bei einer oder mehreren Ausführungsformen kann es sich bei der unten liegenden Abstandselementschicht 140 um ein Siliciumnitrid (SiN), ein mit Kohlenstoff dotiertes Siliciumnitrid (SiCN), ein Siliciumoxynitrid (SiON), Siliciumborcarbonitrid (SiBCN), Siliciumoxycarbonitrid (SiOCN) oder um Kombinationen von diesen handeln. Das Siliciumnitrid kann stöchiometrisches Siliciumnitrid (Si3N4) und sonstige stöchiometrische Verhältnisse von Silicium und Stickstoff beinhalten.
  • Bei einer oder mehreren Ausführungsformen kann die unten liegende Abstandselementschicht 140 eine Dicke im Bereich von etwa 1 nm bis etwa 25 nm oder im Bereich von etwa 1 nm bis etwa 10 nm oder etwa 1 nm bis etwa 5 nm aufweisen, wenngleich auch sonstige Dicken in Betracht gezogen werden. Die Dicke der Abstandselementschicht 140 auf den horizontalen Flächen kann größer als die Dicken auf den schrägen oder vertikalen Flächen sein.
  • 6 ist eine Querschnitt-Seitenansicht, die eine auf einem unten liegenden Abstandselement, einer vertikalen Finne und einer Finnenvorlage ausgebildete Gate-Dielektrikumschicht nach einem Entfernen des Abschnitts der Abstandselementschicht auf der vertikalen Finne und der Finnenvorlage gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann ein Abschnitt der Abstandselementschicht 140 von der vertikalen Finne 111 und der Finnenvorlage 121 entfernt werden, wohingegen ein Abschnitt der Abstandselementschicht 140 auf der Substratfläche 99 verbleibt, um ein oder mehrere unten liegende Abstandselemente 141 auszubilden. Bei verschiedenen Ausführungsformen kann der Abschnitt der Abstandselementschicht 140 mithilfe eines isotropen Ätzens (z.B. eines Nassätzens, eines Trockenplasmaätzens usw.) entfernt werden, wobei dünnere Abschnitte der Abstandselementschicht 140 so entfernt werden können, dass die Stirnwände und Seitenwände der vertikalen Finne(n) 111 freigelegt werden, wohingegen ein Abschnitt der Abstandselementschicht 140 auf der Substratfläche 99 verbleibt. Der Abschnitt der Abstandselementschicht 140 auf der oberen Fläche der Finnenvorlage 121 kann mithilfe einer organischen Planarisierungsschicht (organic planarization layer, OPL) und eines chemisch-mechanischen Polierens (CMP) entfernt werden, bevor ein isotropes Ätzen durchgeführt wird. Die OPL kann nach dem CMP entfernt werden.
  • Bei einer oder mehreren Ausführungsformen kann eine Gate-Dielektrikumschicht 150 auf den freiliegenden Flächen der Finnenvorlage(n) 121, der vertikalen Finne(n) 111 und des Substrats 110 ausgebildet werden, wobei die Gate-Dielektrikumschicht 150 durch ALD, PEALD, CVD, PECVD oder Kombinationen von diesen konform abgeschieden werden kann. Die Gate-Dielektrikumschicht 150 kann so auf den Stirnwänden und den Seitenwänden der vertikalen Finne 111 ausgebildet werden, dass die Gate-Dielektrikumschicht eine durchgehende Schicht um vier Seiten der vertikalen Finne ausbildet.
  • Bei einer oder mehreren Ausführungsformen kann es sich bei der Gate-Dielektrikumschicht 150 um eine isolierende Dielektrikumschicht, zum Beispiel ein Siliciumoxid (SiO), ein Siliciumnitrid (SiN), ein Siliciumoxynitrid (SiON), ein High-k-Dielektrikum oder um eine geeignete Kombination dieser Materialien handeln.
  • Bei verschiedenen Ausführungsformen kann es sich bei der Gate-Dielektrikumschicht 150 um ein High-k-Dielektrikummaterial handeln, das Übergangsmetalloxide wie zum Beispiel Hafniumoxid (z.B. HfO2), Hafniumsiliciumoxid (z.B. HfSiO4), Hafniumsiliciumoxynitrid (HfwSixOyNz), Lanthanoxid (z.B. La2O3), Lanthanaluminiumoxid (z.B. LaAlO3), Zirconiumoxid (z.B. ZrO2), Zirconiumsiliciumoxid (z.B. ZrSiO4), Zirconiumsiliciumoxynitrid (ZrwSixOyNz), Tantaloxid (z.B. TaO2, Ta2O5), Titanoxid (z.B. TiO2), Bariumstrontiumtitanoxid (z.B. BaTiO3-SrTiO3), Bariumtitanoxid (z.B. BaTiO3), Strontiumtitanoxid (z.B. SrTiO3), Yttriumoxid (z.B. Y2O3), Aluminiumoxid (z.B. Al2O3), Bleiscandiumtantaloxid (Pb(ScxTa1-x)O3) und Bleizinkniobat (z.B. PbZn1/3Nb2/3O3) beinhalten kann, ohne auf diese beschränkt zu sein. Das High-k-Material kann des Weiteren Dotierstoffe wie zum Beispiel Lanthan und/oder Aluminium beinhalten. Die Stöchiometrie der High-k-Verbindungen kann variieren.
  • Bei einer oder mehreren Ausführungsformen kann die Gate-Dielektrikumschicht 150 eine Dicke im Bereich von etwa 1 nm bis etwa 11 nm aufweisen oder kann eine Dicke im Bereich von etwa 2 nm bis etwa 8 nm aufweisen.
  • 7 ist eine Querschnitt-Seitenansicht, die eine Austrittsarbeitsschicht auf der Gate-Dielektrikumschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann eine Austrittsarbeitsschicht 160 auf den freiliegenden Flächen der Gate-Dielektrikumschicht 150 ausgebildet werden, wobei die Austrittsarbeitsschicht 160 durch ALD, PEALD, CVD, PECVD oder Kombinationen von diesen konform abgeschieden werden kann.
  • Bei einer oder mehreren Ausführungsformen kann eine Austrittsarbeitsschicht 160 auf der Gate-Dielektrikumschicht 150 ausgebildet werden, wobei die Austrittsarbeitsschicht 160 und die Gate-Dielektrikumschicht 150 zumindest einen Abschnitt jeder von einer oder mehreren vertikalen Finnen 111 als Teil einer Gate-Struktur umgeben können. Die Austrittsarbeitsschicht 160 kann auf der Gate-Dielektrikumschicht 150 ausgebildet werden, um die elektrischen Eigenschaften einer Gate-Elektrode anzupassen. Bei verschiedenen Ausführungsformen kann die Austrittsarbeitsschicht 160 optional sein.
  • Bei verschiedenen Ausführungsformen kann es sich bei einer Austrittsarbeitsschicht 160 um ein leitfähiges Nitrid einschließlich Titannitrid (TiN), Titanialuminiumnitrid (TiAlN), Hafniumnitrid (HfN), Hafniumsiliciumnitrid (HfSiN), Tantalnitrid (TaN), Tantalsiliciumnitrid (TaSiN), Wolframnitrid (WN), Molybdännitrid (MoN), Niobnitrid (NbN), ohne darauf beschränkt zu sein; ein leitfähiges Carbid einschließlich Titancarbid (TiC), Titanaluminiumcarbid (TiAlC), Tantalcarbid (TaC), Hafniumcarbid (HfC), ohne darauf beschränkt zu sein; oder um Kombinationen von diesen handeln. Die Austrittsarbeitsschicht 160 kann mehrere Schichten von Austrittsarbeitsmaterialien beinhalten, beispielsweise kann es sich bei einer Austrittsarbeitsschicht um einen TiN/TiC-Stapel handeln.
  • Bei verschiedenen Ausführungsformen kann die Austrittsarbeitsschicht 160 eine Dicke im Bereich von etwa 1 nm bis etwa 11 nm aufweisen oder kann eine Dicke von etwa 2 nm bis etwa 8 nm aufweisen.
  • 8 ist eine Querschnitt-Seitenansicht, die eine Gate-Füllschicht auf der Austrittsarbeitsschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann eine Gate-Füllschicht 170 auf der Gate-Dielektrikumschicht 150 und/oder der Austrittsarbeitsschicht 160, falls vorhanden, ausgebildet werden, wobei die Gate-Füllschicht 170 den Raum zwischen vertikalen Finnen 111 füllen kann. Die Gate-Füllschicht 170, die Gate-Dielektrikumschicht 150 und optional die Austrittsarbeitsschicht 160 können eine Gate-Struktur auf einer oder mehreren vertikalen Finnen 111 ausbilden, wobei die Gate-Füllschicht 170 und die Austrittsarbeitsschicht 160 eine leitfähige Gate-Elektrode ausbilden können. Die auf der Finne ausgebildete Gate-Struktur kann so um die beiden Stirnwände und die beiden Seitenwände jeder vertikalen Finne 111 herumgelegt sein, dass sie zumindest einen Abschnitt der vertikalen Finne bedeckt, die einen Kanal ausbildet. Die Gate-Struktur kann sich auf dem unten liegenden Abstandselement 141 und um einen mittigen Abschnitt der vertikalen Finne herum befinden.
  • Bei verschiedenen Ausführungsformen kann es sich bei der Gate-Füllschicht 170 um ein p-dotiertes Polysilicium (p-Si), ein n-dotiertes Polysilicium (n-Si), ein leitfähiges Metall, wobei das Metall Wolfram (W) oder Cobalt (Co) sein kann, oder um ein leitfähiges Kohlenstoffmaterial (z.B. Kohlenstoff-Nanoröhren, Graphen usw.) oder um beliebige geeignete Kombinationen von diesen handeln. Die Gate-Füllschicht 170 kann ein stark p-dotiertes Polysilicium, um einen pFET auszubilden, oder ein stark n-dotiertes Polysilicium sein, um einen nFET auszubilden.
  • Bei einer oder mehreren Ausführungsformen kann die Gate-Füllschicht 170 durchgehend abgeschieden werden und ein chemisch-mechanisches Polieren (CMP) dazu verwendet werden, Material der Gate-Füllschicht zu entfernen, das sich oberhalb der oberen Flächen der Gate-Dielektrikumschicht 150 und/oder der Austrittsarbeitsschicht 160, falls vorhanden, erstreckt, wobei die CMP eine glatte, ebene Fläche bereitstellen kann.
  • 9 ist eine Querschnitt-Seitenansicht, die eine Gate-Struktur mit einer Gate-Füllschicht mit verringerter Höhe gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen können die Gate-Füllschicht 170 und die Austrittsarbeitsschicht 160, falls vorhanden, vertieft werden, um Platz zum Ausbilden einer nachfolgenden oben liegenden Abstandselementschicht bereitzustellen. Bei verschiedenen Ausführungsformen können die Gate-Füllschicht 170, die Gate-Dielektrikumschicht 150 und/oder die Austrittsarbeitsschicht 160 mithilfe eines selektiven Ätzens (z.B. RIE) jeweils teilweise entfernt werden. Die Gate-Füllschicht 170, die Gate-Dielektrikumschicht 150 und/oder die Austrittsarbeitsschicht 160 können auf eine Tiefe gleich wie oder unterhalb der Finnenvorlage(n) 121 verringert werden, um Platz zum Ausbilden von oben liegenden Source/Drains auf den oberen Flächen der vertikalen Finne(n) 111 bereitzustellen. Die Höhe der Gate-Elektrode kann die Länge eines Kanals in einem Vertikaltransport-Feldeffekttransistor bestimmen. Bei verschiedenen Ausführungsformen kann die Gate-Struktur so um einen mittigen Abschnitt der vertikalen Finne 111 herumgelegt werden, dass ein mittiger Gate-gesteuerter Bereich zwischen dem Fuß der vertikalen Finne und der Oberseite der vertikalen Finne ausgebildet wird. Bei verschiedenen Ausführungsformen kann die Gate-Struktur 175 ein mittiges 1/3 bis 4/5 der vertikalen Finnenhöhe oder etwa ein mittiges 1/3 bis etwa 2/3 der vertikalen Finnenhöhe bedecken, wobei die Gate-Struktur und die Finnenhöhe die effektive Gate-Länge einer VTFET-Einheit bestimmen können.
  • 10 ist eine Querschnitt-Seitenansicht, die eine auf der vertikalen Finne ausgebildete Gate-Struktur und ein auf den freiliegenden Abschnitten der Gate-Struktur ausgebildetes, oben liegendes Abstandselement gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann eine oben liegende Abstandselementschicht 180 auf der Gate-Füllschicht 170, der Gate-Dielektrikumschicht 150 und/oder der Austrittsarbeitsschicht 160 der Gate-Struktur ausgebildet werden, wobei die oben liegende Abstandselementschicht 180 zum Beispiel durch CVD, PECVD, PVD usw. durchgehend abgeschieden werden kann. Bei verschiedenen Ausführungsformen kann die Höhe der oben liegenden Abstandselementschicht 180 zum Beispiel durch CMP und/oder ein RIE auf gleich wie oder unterhalb der unteren Fläche der Finnenvorlage 121 verringert werden.
  • Bei einer oder mehreren Ausführungsformen kann es sich bei einer oben liegenden Abstandselementschicht 180 um dasselbe Material, das für die unten liegende Abstandselementschicht 140 verwendet worden ist, oder um mehrere Schichten von diesem handeln. Bei verschiedenen Ausführungsformen kann die oben liegende Abstandselementschicht 180 dicker als das unten liegende Abstandselement 141 sein, um eine verringerte Kanal-Drain-Kapazität bereitzustellen.
  • Bei einer oder mehreren Ausführungsformen kann eine Schicht 190 eines Zwischenschichtdielektrikums (interlayer dielectric, ILD) auf der oben liegenden Abstandselementschicht 180, der Finnenvorlage 121 und der Gate-Dielektrikumschicht 150 ausgebildet werden. Bei der ILD-Schicht 190 kann es sich um Siliciumoxid (SiO), ein fließfähiges Oxid, ein Polymermaterial, ein Low-k-Dielektrikum oder um Kombinationen von diesen handeln. Ein Low-k-Dielektrikummaterial kann ein mit einem Fluorid dotiertes Siliciumoxid (z.B. mit einem Fluorid dotiertes Glas), ein mit Kohlenstoff dotiertes Siliciumoxid, ein poröses Siliciumoxid, ein Aufschleuderpolymermaterial auf Grundlage von Silicium (z.B. Tetraethylorthosilicat (TEOS), Wasserstoff-Silsesquioxan (HSQ) und Methylsilsesquioxan (MSQ)) oder Kombinationen von diesen beinhalten, jedoch nicht darauf beschränkt sein.
  • 11 ist eine Querschnitt-Seitenansicht, die eine vertikale Finne mit einer freiliegenden oberen Fläche nach einem Entfernen der Finnenvorlage gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann ein Abschnitt der Schicht 190 des Zwischenschichtdielektrikums (ILD) so entfernt werden, dass die Finnenvorlage 121 freigelegt wird, wobei die sich oberhalb der Finnenvorlage 121 erstreckende ILD-Schicht mithilfe eines CMP entfernt werden kann.
  • Bei einer oder mehreren Ausführungsformen kann die freiliegende Finnenvorlage 121 zum Beispiel mithilfe eines selektiven Ätzens (z.B. RIE, Nassätzen usw.) so entfernt werden, dass die obere Fläche der vertikalen Finne 111 freigelegt wird. Bei der vertikalen Finne kann es sich um ein einkristallines Material mit einer vorgegebenen Kristallfläche/- orientierung an der oberen Fläche handeln.
  • 12 ist eine Querschnitt-Seitenansicht, die eine(n) auf der vertikalen Finne ausgebildete(n), oben liegende(n) Source/Drain gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann ein(e) oben liegende(r) Source/Drain 200 auf der vertikalen Finne 111 ausgebildet werden, wobei die/der oben liegende Source/Drain 200 durch einen epitaktischen Aufwachsprozess auf einer einkristallinen Fläche der vertikalen Finne ausgebildet werden kann. Die/Der oben liegende Source/Drain 20 kann in geeigneter Weise dotiert werden, um eine n- oder eine p-FinFET-Einheit auszubilden.
  • Bei verschiedenen Ausführungsformen befindet sich eine Source an der Unterseite der vertikalen Finne 111 und befindet sich ein Drain an der Oberseite der Finne, sodass die kleinere Fläche oder Querschnittfläche an der Oberseite der vertikalen Finne 111 eine verringerte Drain-Kanal-Kapazität bereitstellt. Bei der/dem oben liegenden Source/Drain 200 kann es sich um einen oben liegenden Drain handeln, wobei die verringerte Kontaktfläche zwischen dem oben liegenden Drain und der Fläche der vertikalen Finne eine verringerte Kapazität im Vergleich mit einer vertikalen Finne 111 mit geraden Seitenwänden und derselben Querschnittfläche an der Oberseite und der Unterseite der vertikalen Finne bereitstellen kann. Ein vollständig verarmter Kanal kann sich zwischen der unten liegenden Source und dem oben liegenden Drain befinden und von einem mittigen Gate-gesteuerten Bereich umgeben sein.
  • 13 ist eine orthographische Schnittansicht einer beispielhaften vertikalen Finne mit geneigten Stirnwänden und Seitenwänden, die sich in die Richtung der oberen Fläche nach innen verjüngen, und einer Gate-Struktur und eines oben liegenden Abstandselements auf der vertikalen Finne gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bei einer oder mehreren Ausführungsformen kann die Kontaktfläche zwischen einer vertikalen Finne 111 und einem oben liegenden Drain 200 durch Ausbilden der vertikalen Finne mit einer oder mehreren sich verjüngenden Seiten- oder Stirnwänden, die an einem kleineren abgestumpften oberen Abschnitt enden, verringert werden. Die Kontaktfläche zwischen einer vertikalen Finne und einem oben liegenden Drain kann auch durch Entfernen von Abschnitten der vertikalen Finne an der Grenzfläche zwischen einem VTFET-Kanal und dem oben liegenden Drain verringert werden. Bei verschiedenen Ausführungsformen kann ein Abschnitt einer vertikalen Finne 111, der einen Teilabschnitt der oberen Fläche beinhaltet, bis zu einer vorgegebenen Tiefe entfernt werden, um die Kontaktfläche zwischen dem oben liegenden Drain 200 und der oberen Fläche des VTFET-Kanals zu verringern, um dadurch die Kapazität an der Kanal-Drain-Grenzfläche zu verringern. Das oben liegende Abstandselement 180 kann auf der Gate-Füllschicht 170 der Gate-Struktur 175 ausgebildet werden, um die leitfähige Gate-Elektrode gegenüber dem oben liegenden Drain 200 elektrisch zu isolieren. Das oben liegende Abstandselement 180 kann sich auf einem Abschnitt der vertikalen Finne 111 befinden. Ein unten liegendes Abstandselement 141 kann die Gate-Struktur 175 von dem Substrat 110, das einen dotierten Bereich 119 unterhalb einer vertikalen Finne beinhalten kann, der eine unten liegende Source ausbilden kann, physisch trennen und elektrisch isolieren. Eine Gate-Dielektrikumschicht 150 kann auf dem unten liegenden Abstandselement und einem Abschnitt der vertikalen Finne 111 ausgebildet werden. Eine Austrittsarbeitsschicht 160 kann auf der Gate-Dielektrikumschicht 150 ausgebildet werden. Die Gate-Struktur kann sich auf den sich verjüngenden Stirnwänden und Seitenwänden der vertikalen Finne 111 befinden, wobei die Dicke der Gate-Füllschicht vom Fuß der vertikalen Finne zu der Oberseite hin zunimmt.
  • 14 ist eine Querschnitt-Seitenansicht, die eine Mehrzahl von Finnenmaskensegmenten auf jeder einer Mehrzahl von Finnenvorlagensegmenten, die dazu strukturiert sind, eine Reihe von maskierten Bereichen auszubilden, gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen können die Finnenmaskenschicht 130 und die Finnenvorlagenschicht 120 so auf dem Substrat 110 strukturiert werden, dass eine Reihe von maskierten Bereichen auf einem Abschnitt des Substrats ausgebildet wird, der zum Ausbilden einer einzelnen vertikalen Finne 111 vorgegeben ist. Die Mehrzahl von Finnenmaskensegmenten 131 und Finnenvorlagensegmenten 121 kann anstelle eines durchgehenden Finnenmaskensegments 131 und Finnenvorlagensegments 121 auf einer Fläche des Substrats ausgebildet werden, die zum Ausbilden einer vertikalen Finne 111 bestimmt ist. Die Finnenmaskensegmente 131 und Finnenvorlagensegmente 121 können eine vorgegebene Breite, W1 , und einen vorgegebenen Abstand, S1 , aufweisen, die zu entfernende Abschnitte des Substrats/der vertikalen Finne definieren, um Kerben auszubilden, die die Fläche der oberen Fläche, Ats, oder die obere Querschnittfläche, Atcr , verringern. Bei verschiedenen Ausführungsformen kann es sich bei W1 und S1 um denselben Abstand oder um unterschiedliche Abstände handeln. Bei verschiedenen Ausführungsformen kann jedes Finnenmaskensegment 131 und Finnenvorlagensegment 121 eine andere Breite als sonstige Finnenmaskensegmente 131 und Finnenvorlagensegmente 121 auf demselben Abschnitt des Substrats aufweisen. Die Abstände zwischen den Finnenvorlagensegmenten 121 können ebenfalls unterschiedlich sein.
  • 15 ist eine Querschnitt-Seitenansicht, die eine auf dem Substrat ausgebildete vertikale Finne mit durch Zwischenräume getrennten Finnenvorlagensegmenten und Finnenmaskensegmenten und in einem oberen Abschnitt der vertikalen Finne ausgebildeten Kerben gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann eine vertikale Finne 111 durch Entfernen eines Abschnitts des Substrats 110 zwischen der und/oder um die Mehrzahl von Finnenmaskensegmenten 131 und Finnenvorlagen 121 herum ausgebildet werden, wobei ein gerichtetes Ätzen, zum Beispiel ein reaktives lonenätzen (RIE) freiliegende Abschnitte des Substrats 110 oder der aktiven Oberflächenschicht entfernen kann, die nicht durch die Finnenmaskensegmente 131 und Finnenvorlagen 121 bedeckt sind. Das Entfernen des Substratmaterials kann (eine) vertikale Finne(n) 111 mit einem sich verjüngenden Profil, das eine größere Länge und Breite am Fuß 112 und eine geringere Länge und schmalere Breite an der oberen Fläche 113 aufweist, und Kerben am Boden der Zwischenräume zwischen den Finnenvorlagensegmenten und Finnenmaskensegmenten ausbilden. Die Winkel, Θ1 und Θ2 , können durch den Ätzprozess gesteuert werden.
  • Der vorgegebene Abstand, S1 , kann die Tiefe, D1 , der in der vertikalen Finne 111 ausgebildeten Kerbe(n) 210 beeinflussen, wobei die Ausbildung einer Stirnwand oder einer Kerbe 210 von dem vorgegebenen Abstand, S1 , zwischen den Finnenvorlagen 121 abhängen kann. Die Tiefe, D1 , der Kerben kann ebenfalls von dem Abstand, S1 , zwischen den Finnenvorlagen 121, wobei ein schmaler Abstand die Tiefe der ausgebildeten Kerbe 210 verringern kann, und von den Parametern des zum Ausbilden der Kerbe 210 verwendeten Ätzprozesses abhängen.
  • Bei einer oder mehreren Ausführungsformen können Kerben 210 in der vertikalen Finne 111 zwischen Finnenvorlagen 121 bis zu einer Tiefe, D1 , von weniger als 1/2 der Höhe der vertikalen Finne oder bis zu einer Tiefe von weniger als 1/3 der Höhe der vertikalen Finne oder bis zu einer Tiefe ausgebildet werden, die etwa mit der Dicke eines oben liegenden Abstandselements 180 übereinstimmt.
  • Bei einer oder mehreren Ausführungsformen kann der Flächenbereich der oberen Fläche 113, Ats, oder die obere Querschnittfläche, Atcr , der vertikalen Finne 111, die mit einer unteren Fläche einer Finnenvorlage 121 in Kontakt steht, kleiner als die Querschnittfläche des Fußes 112, Abcr , der vertikalen Finne an der Ebene der Substratfläche 99 angrenzend an die vertikale Finne sein (Ats oder Atcr < Abcr ). Das Vorhandensein einer oder mehrerer Kerben 210 kann den Flächenbereich der oberen Fläche 113, Ats, oder der oberen Querschnittfläche, Atcr , in der Nähe der oberen Fläche 113 gemessen, weiter verringern. Der Flächenbereich, Ats, oder die Querschnittfläche, Atcr , an der Oberseite der Finne kann im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß 112 der Finne, Aber, oder im Bereich von etwa 10 % bis etwa 60 % der Querschnittfläche am Fuß 112 der Finne, Aber, oder im Bereich von etwa 20 % bis etwa 45 % der Querschnittfläche am Fuß 112 der Finne, Abcr liegen. Die Gestaltung und die Geometrie der vertikalen Finne 111 können die Verringerung des Flächenbereichs der oberen Fläche 113, Ats, oder der oberen Querschnittfläche, Atcr , im Verhältnis zu der Querschnittfläche am Fuß 112 der Finne, Abcr , bestimmen.
  • Bei einer oder mehreren Ausführungsformen können die Kerben 210 eine gewinkelte Wand 215 aufweisen, wobei der Winkel, Θ2 , der Wand mit einer Bodenfläche 218 der Kerbe durch die Parameter des zum Ausbilden der Kerbe 210 verwendeten Ätzprozesses bestimmt werden kann. Bei verschiedenen Ausführungsformen kann die Kerbe 210 aufgrund des Ätzprozesses eine im Wesentlichen flache Bodenfläche 218 aufweisen.
  • 16 ist eine Querschnitt-Seitenansicht, die eine auf der vertikalen Finne, den Finnenvorlagen und in den Zwischenräumen und den Kerben ausgebildete Abstandselementschicht nach einem Entfernen der Finnenmaskensegmente gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann/können das/die Finnenmaskensegment(e) 131 mithilfe von Prozessen nach dem Stand der Technik entfernt werden, zum Beispiel durch Veraschen, Ablösen, chemisch-mechanisches Polieren usw. Ein Entfernen des Finnenmaskensegments/der Finnenmaskensegmente 131 kann die obere Fläche der Finnenvorlage(n) 121 freilegen.
  • Bei einer oder mehreren Ausführungsformen kann eine Abstandselementschicht 140 auf der/den Finnenvorlage(n) 121, der/den vertikalen Finne(n) 111 und den freiliegenden Flächen des Substrats 110 ausgebildet werden, wobei die Abstandselementschicht auch den Zwischenraum/die Zwischenräume 205 zwischen den Finnenvorlagen 121 und den Finnenmaskensegmenten 131 und die Kerbe(n) 210 in dem oberen Abschnitt der vertikalen Finne(n) 111 füllen kann. Die Abstandselementschicht 140 kann durch eine gerichtete durchgehende Abscheidung ausgebildet werden, wobei die Dicke der Abstandselementschicht auf Flächen parallel zu der Substratfläche 99 größer und auf Flächen, die gewinkelt oder senkrecht zu der Substratfläche 99 sind, geringer ist. Die Abstandselementschicht 140 kann (einen) dielektrische(n) Pfropfen 220 in der einen oder den mehreren Kerben 210 und dem einen oder den mehreren Zwischenräumen 205 ausbilden.
  • Bei verschiedenen Ausführungsformen kann ein Abschnitt der Abstandselementschicht 140, der sich oberhalb der oberen Flächen der Finnenvorlagen 121 erstreckt, zum Beispiel durch CMP oder Ätzen entfernt werden. Bei der Abstandselementschicht 140 kann es sich um ein isolierendes Dielektrikummaterial handeln, wobei die Abstandselementschicht 140 Siliciumoxid (SiO), ein High-k-Dielektrikum oder ein Low-k-Dielektrikummaterial sein kann.
  • Bei verschiedenen Ausführungsformen kann/können die Kerbe(n) 210 mit einem Dielektrikummaterial gefüllt werden, um den/die dielektrischen Pfropfen 220 auszubilden. Bei verschiedenen Ausführungsformen wird/werden der/die dielektrische(n) Pfropfen 220 mit einem Low-k-Material gefüllt, um die Kapazität zwischen dem Kanal, der Gate-Struktur und dem oben liegenden Drain zu verringern.
  • 17 ist eine Querschnitt-Seitenansicht, die eine auf einem unten liegenden Abstandselement, einer vertikalen Finne und einer Finnenvorlage ausgebildete Gate-Dielektrikumschicht nach einem Entfernen des Abschnitts der Abstandselementschicht auf der vertikalen Finne und der Finnenvorlage gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann ein Abschnitt der Abstandselementschicht 140 von der vertikalen Finne 111, der Finnenvorlage 121 und einem oberen Abschnitt des Zwischenraums/der Zwischenräume 205 entfernt werden, wohingegen ein Abschnitt der Abstandselementschicht 140 auf der Substratfläche 99, um ein oder mehrere unten liegende Abstandselemente 141 auszubilden, und in der/den Kerbe(n) 210 verbleibt, um den/die dielektrischen Pfropfen 220 auszubilden. Bei verschiedenen Ausführungsformen kann der Abschnitt der Abstandselementschicht 140 mithilfe eines isotropen Ätzens (z.B. eines Nassätzens, eines Trockenplasmaätzens usw.) entfernt werden, wobei dünnere Abschnitte der Abstandselementschicht 140 so entfernt werden können, dass die Stirnwände und Seitenwände der vertikalen Finne(n) 111 freigelegt werden, wohingegen ein Abschnitt der Abstandselementschicht 140 auf der Substratfläche 99 und in dem Zwischenraum/den Zwischenräumen und der/den Kerbe(n) 210 verbleibt. Der Abschnitt der Abstandselementschicht 140 auf der oberen Fläche der Finnenvorlage 121 kann durch ein chemisch-mechanisches Polieren (CMP) entfernt werden, bevor ein isotropes Ätzen durchgeführt wird.
  • Bei einer oder mehreren Ausführungsformen kann eine Gate-Dielektrikumschicht 150 auf den freiliegenden Flächen der Finnenvorlage(n) 121, der vertikalen Finne(n) 111 und den unten liegenden Abstandselementen 141 ausgebildet werden, wobei die Gate-Dielektrikumschicht 150 durch ALD, PEALD, CVD, PECVD oder Kombinationen von diesen konform abgeschieden werden kann. Die Gate-Dielektrikumschicht 150 kann auf den freiliegenden Flächen des/der dielektrischen Pfropfen(s) 220 ausgebildet werden.
  • Bei einer oder mehreren Ausführungsformen kann es sich bei der Gate-Dielektrikumschicht 150 um eine isolierende Dielektrikumschicht, zum Beispiel ein Siliciumoxid (SiO), ein Siliciumnitrid (SiN), ein Siliciumoxynitrid (SiON), ein High-k-Dielektrikum oder um eine geeignete Kombination dieser Materialien handeln.
  • 18 ist eine Querschnitt-Seitenansicht, die eine Austrittsarbeitsschicht auf der Gate-Dielektrikumschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann eine Austrittsarbeitsschicht 160 auf den freiliegenden Flächen der Gate-Dielektrikumschicht 150 ausgebildet werden, wobei die Austrittsarbeitsschicht 160 durch ALD, PEALD, CVD, PECVD oder Kombinationen von diesen konform abgeschieden werden kann.
  • Bei einer oder mehreren Ausführungsformen kann eine Austrittsarbeitsschicht 160 auf der Gate-Dielektrikumschicht 150 ausgebildet werden, wobei die Austrittsarbeitsschicht 160 und die Gate-Dielektrikumschicht 150 zumindest einen Abschnitt jeder von einer oder mehreren vertikalen Finnen 111 als Teil einer Gate-Struktur umgeben können. Die Austrittsarbeitsschicht 160 und die Gate-Dielektrikumschicht 150 können sich auch auf gegenüberliegenden Flächen des/der dielektrischen Pfropfen(s) 220 in dem oberen Abschnitt der vertikalen Finne(n) 111 befinden.
  • 19 ist eine Querschnitt-Seitenansicht, die eine Gate-Füllschicht auf der Austrittsarbeitsschicht gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann eine Gate-Füllschicht 170 auf der Gate-Dielektrikumschicht 150 und/oder der Austrittsarbeitsschicht 160, falls vorhanden, ausgebildet werden, wobei die Gate-Füllschicht 170 den Raum zwischen vertikalen Finnen 111 füllen kann. Die Gate-Füllschicht 170, die Gate-Dielektrikumschicht 150 und optional die Austrittsarbeitsschicht 160 können eine Gate-Struktur auf einer oder mehreren vertikalen Finnen 111 ausbilden, wobei die Gate-Füllschicht 170 und die Austrittsarbeitsschicht 160 eine leitfähige Gate-Elektrode ausbilden können. Die auf der vertikalen Finne 111 ausgebildete Gate-Struktur kann so um die beiden Stirnwände und die beiden Seitenwände jeder vertikalen Finne 111 herumgelegt sein, dass sie zumindest einen Abschnitt der vertikalen Finne bedeckt, die einen Kanal ausbildet.
  • 20 ist eine Querschnitt-Seitenansicht, die eine Gate-Struktur mit einer Gate-Füllschicht mit verringerter Höhe gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen können die Gate-Füllschicht 170 und die Austrittsarbeitsschicht 160, falls vorhanden, vertieft werden, um Platz zum Ausbilden einer nachfolgenden oben liegenden Abstandselementschicht bereitzustellen. Bei verschiedenen Ausführungsformen können die Gate-Füllschicht 170, die Gate-Dielektrikumschicht 150 und/oder die Austrittsarbeitsschicht 160 mithilfe eines selektiven Ätzens (z.B. RIE) jeweils teilweise entfernt werden. Die Gate-Füllschicht 170, die Gate-Dielektrikumschicht 150 und/oder die Austrittsarbeitsschicht 160 kann auf eine Tiefe gleich wie oder unterhalb der Finnenvorlage(n) 121 verringert werden, um Platz zum Ausbilden eines oben liegenden Abstandselements und von oben liegenden Source/Drains auf den oberen Flächen der vertikalen Finne(n) 111 bereitzustellen. Die Höhe der Gate-Elektrode kann die Länge eines Kanals in einem Vertikaltransport-Feldeffekttransistor (VTFET) bestimmen. Bei verschiedenen Ausführungsformen kann die Gate-Struktur um einen mittigen Abschnitt der vertikalen Finne 111 herumgelegt sein. Die Gate-Struktur kann zumindest einen Abschnitt des/der dielektrischen Pfropfen(s) 220 bedecken, wo die Kerbe(n) 210 bis zu einer Tiefe, D1 , unterhalb der oberen Fläche der Gate-Füllschicht 170 und der Gate-Struktur ausgebildet worden ist/sind. Das Vorhandensein des/der dielektrischen Pfropfen(s) 220 innerhalb des von der Gate-Struktur umgebenen VTFET-Kanals kann die elektrischen Eigenschaften des Kanals ändern.
  • 21 ist eine Querschnitt-Seitenansicht, die eine auf der vertikalen Finne ausgebildete Gate-Struktur und ein auf den freiliegenden Abschnitten der Gate-Struktur ausgebildetes, oben liegendes Abstandselement gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann eine oben liegende Abstandselementschicht 180 auf der Gate-Füllschicht 170, der Gate-Dielektrikumschicht 150 und/oder der Austrittsarbeitsschicht 160 der Gate-Struktur ausgebildet werden, wobei die oben liegende Abstandselementschicht 180 zum Beispiel durch CVD, PECVD, PVD usw. durchgehend abgeschieden werden kann. Bei verschiedenen Ausführungsformen kann die Höhe der oben liegenden Abstandselementschicht 180 zum Beispiel durch CMP und/oder ein RIE auf gleich wie oder unterhalb der unteren Fläche der Finnenvorlage 121 verringert werden. Die obere Fläche der oben liegenden Abstandselementschicht 180 kann sich auf gleicher Höhe mit der oberen Fläche der vertikalen Finne 111 befinden.
  • Bei einer oder mehreren Ausführungsformen kann es sich bei der oben liegenden Abstandselementschicht 180 um ein Siliciumnitrid (SiN), ein mit Kohlenstoff dotiertes Siliciumnitrid (SiCN), ein Siliciumoxynitrid (SiON), Siliciumborcarbonitrid (SiBCN), Siliciumoxycarbonitrid (SiOCN) oder um Kombinationen von diesen handeln. Das Siliciumnitrid kann stöchiometrisches Siliciumnitrid (Si3N4) und sonstige stöchiometrische Verhältnisse von Silicium und Stickstoff beinhalten.
  • Bei einer oder mehreren Ausführungsformen kann es sich bei einer oben liegenden Abstandselementschicht 180 um dasselbe Material, das für die unten liegende Abstandselementschicht 140 verwendet worden ist, um ein anderes Material oder um mehrere Schichten von diesem handeln.
  • Bei einer oder mehreren Ausführungsformen kann eine Schicht 190 eines Zwischenschichtdielektrikums (ILD) auf der oben liegenden Abstandselementschicht 180, der Finnenvorlage 121 und der Gate-Dielektrikumschicht 150 ausgebildet werden. Bei der ILD-Schicht 190 kann es sich um Siliciumoxid (SiO), ein fließfähiges Oxid, ein Polymermaterial, ein Low-k-Dielektrikum oder um Kombinationen von diesen handeln. Ein Low-k-Dielektrikummaterial kann ein mit einem Fluorid dotiertes Siliciumoxid (z.B. mit einem Fluorid dotiertes Glas), ein mit Kohlenstoff dotiertes Siliciumoxid, ein poröses Siliciumoxid, ein Aufschleuderpolymermaterial auf Grundlage von Silicium (z.B. Tetraethylorthosilicat (TEOS), Wasserstoff-Silsesquioxan (HSQ) und Methylsilsesquioxan (MSQ)) oder Kombinationen von diesen beinhalten, jedoch ohne darauf beschränkt zu sein.
  • 22 ist eine Querschnitt-Seitenansicht, die eine vertikale Finne mit einer freiliegenden oberen Fläche und dielektrischen Pfropfen nach einem Entfernen der Finnenvorlagen gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann ein Abschnitt der Schicht 190 des Zwischenschichtdielektrikums (ILD) so entfernt werden, dass die Finnenvorlage 121 freigelegt wird, wobei die sich oberhalb der Finnenvorlage 121 erstreckende ILD-Schicht mithilfe eines CMP entfernt werden kann.
  • Bei einer oder mehreren Ausführungsformen können die freiliegenden Finnenvorlagen 121 zum Beispiel mithilfe eines selektiven Ätzens (z.B. RIE, Nassätzen usw.) so entfernt werden, dass die obere Fläche der vertikalen Finne 111 auf gegenüberliegenden Seiten eines dielektrischen Pfropfens 220 freigelegt wird. Bei der vertikalen Finne 111 kann es sich um ein einkristallines Material mit einer vorgegebenen Kristallorientierung an der oberen Fläche handeln.
  • Bei einer oder mehreren Ausführungsformen kann der obere Abschnitt des zuvor in dem Zwischenraum/den Zwischenräumen 205 vorhandenen dielektrischen Pfropfens 220 durch ein selektives gerichtetes Ätzen (z.B. RIE) so entfernt werden, dass die Höhe des dielektrischen Pfropfens 220 bis zu der Ebene der oberen Fläche der vertikalen Finne 111 verringert wird.
  • 23 ist eine Querschnitt-Seitenansicht, die eine(n) auf der vertikalen Finne ausgebildete(n), oben liegende(n) Source/Drain gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann ein(e) oben liegende(r) Source/Drain 200 auf den freiliegenden Abschnitten der oberen Fläche 113 der vertikalen Finne 111 ausgebildet werden, wobei die/der oben liegende Source/Drain 200 durch einen epitaktischen Aufwachsprozess auf einer einkristallinen Fläche der vertikalen Finne ausgebildet werden kann. Die/Der oben liegende Source/Drain 200 kann in geeigneter Weise dotiert werden, um eine n- oder eine p-FinFET-Einheit auszubilden.
  • Bei verschiedenen Ausführungsformen kann die/der oben liegende Source/Drain 200 auf dem/den dielektrischen Pfropfen 220 ausgebildet werden, wobei die/der oben liegende Source/Drain 200 den Abstand zwischen freiliegenden Flächenabschnitten der vertikalen Finne 111 überspannt.
  • 24 ist eine Querschnitt-Seitenansicht, die durch ein Entfernen der dielektrischen Pfropfen ausgebildete Hohlräume und eine(n) auf der vertikalen Finne über die Hohlräume hinweg ausgebildete(n), oben liegende(n) Source/Drain gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei einer oder mehreren Ausführungsformen kann der dielektrische Pfropfen 220 mithilfe eines isotropen Ätzens (z.B. eines Nassätzens) selektiv so entfernt werden, dass Hohlräume 222 innerhalb der vertikalen Finne 111 zwischen einem Kanal und dem oben liegenden Drain 200 ausgebildet werden, wobei die Hohlräume 222 die Kanal-Drain-Kapazität verringern, da Luft eine niedrigere Dielektrizitätskonstante (d.h., k = 1) im Vergleich mit der Dielektrizitätskonstanten des Materials aufweist, das den/die dielektrischen Pfropfen 220 ausbildet.
  • 25 ist eine orthographische Schnittansicht einer beispielhaften vertikalen Finne mit geneigten Stirnwänden und Seitenwänden und von in dem oberen Abschnitt und der oberen Fläche der vertikalen Finne ausgebildeten Kerben gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bei einer oder mehreren Ausführungsformen kann eine vertikale Finne 111 auf einem Substrat 110 einen Fuß 112 mit einer Länge, L1 (die eine lange Achse ausbildet), und eine obere Fläche 124 mit einer Länge, L2 , wobei L2 < L1, einer Breite (die eine kurze Achse ausbildet) und einer Höhe von der oberen Fläche 113 der vertikalen Finne 111 bis zum Fuß 112 der Finne auf der Fläche 99 des Substrats 110 aufweisen. Eine Kante einer Seitenwand kann sich vom Fuß 112 der vertikalen Finne 111 zu der oberen Fläche 113 hin verjüngen, wodurch eine trapezförmige Seitenwand ausgebildet wird, die sich mit geneigten Stirnwänden verbindet. Die Stirnwand/Stirnwände können den Kanalwinkel, θ1 , zu der Substratfläche 99 ausbilden, wobei θ1 ein Winkel sein kann, der den Neigungsgrad von einer Source zu einem Drain beschreibt. Bei dem Kanalwinkel, θ1 , kann es sich um einen stumpfen Winkel (d.h., > 90°) handeln. Der Neigungswinkel, θ1 , kann für jede der Stirnwände identisch oder unterschiedlich sein. Die Kerben 210 können flache oder zugespitzte Böden aufweisen.
  • Bei verschiedenen Ausführungsformen kann eine vertikale Finne 111 zwei durch eine Breite (d.h., eine Dicke) getrennte Seitenwände 114 und zwei durch eine Länge getrennte Stirnwände 116 aufweisen, wobei eine Kante der Stirnwand/Stirnwände sich von dem Fuß 112 der vertikalen Finne 111 zu der oberen Fläche 113 hin nach innen verjüngen kann, wodurch eine trapezförmige Stirnwand ausgebildet wird, die sich mit geneigten Seitenwänden 114 verbindet.
  • Bei verschiedenen Ausführungsformen können sich die Stirnwände 116 wie auch die Seitenwände 114 so nach innen verjüngen, dass eine pyramidenförmige vertikale Finne 111 ausgebildet wird, wobei die Querschnittfläche auf der Grenzfläche des Fußes 112 der vertikalen Finne 111 zu dem Substrat 110 größer als die Querschnittfläche auf der Grenzfläche der Oberseite der vertikalen Finne und einem oben liegenden Drain ist. Die Stirnwände 116 und/oder die Seitenwände 114 verlaufen möglicherweise nicht senkrecht zu der Substratfläche 99.
  • Bei einer oder mehreren Ausführungsformen kann ein Abschnitt der vertikalen Finne 111 so von einem Teilabschnitt entlang der oberen Fläche 113 entfernt werden, dass eine Kerbe 210 ausgebildet wird. Die Kerbe 210 kann sich von der oberen Fläche 113 zu dem Fuß 112 der vertikalen Finne 111 hin abwärts erstrecken, wobei die Kerbe 210 eine Breite und eine Tiefe von der oberen Fläche 113 aus aufweisen kann. Bei verschiedenen Ausführungsformen überspannt die Kerbe 210 die Breite der vertikalen Finne 111, erstreckt sich jedoch nicht bis zu der Fläche 99 des Substrats 110, stattdessen endet die Kerbe 210 oberhalb des Fußes 112 der vertikalen Finne 111. Der tiefste Punkt der Kerbe 210 kann sich oberhalb des Mittelpunktes der Höhe der vertikalen Finne 111 befinden. Bei verschiedenen Ausführungsformen kann die Kerbe 210 eine V-Form oder eine abgestumpfte V-Form aufweisen, die in die obere Fläche 113 der vertikalen Finne 111 geätzt ist.
  • Die Kerbe 210 kann rechteckig, keilförmig, abgestumpft keilförmig, halbzylindrisch, D-förmig sein oder eine beliebige sonstige Form aufweisen, die zum Verringern der Kontaktfläche zwischen einem oben liegenden Drain und der oberen Fläche des VTFET-Kanals geeignet ist, ohne auf die Ebene des Substrats vorzudringen. Wenn die Kerbe 210 planare Seitenwände aufweist, können die Seitenwände einen Winkel θ2 miteinander oder mit einer flachen Bodenfläche 218 der Kerbe 210 ausbilden.
  • Bei einer oder mehreren Ausführungsformen kann eine Mehrzahl von Kerben 210 in der/den vertikalen Finne(n) 111 ausgebildet werden, wobei die Kerben 210 symmetrisch so entlang der oberen Fläche 113, dass benachbarte Kerben 210 gleich weit voneinander und von der Kante der oberen Fläche 113 beabstandet sind, die auf eine Stirnwand 116 trifft, oder asymmetrisch so entlang der oberen Fläche 113 platziert werden können, dass benachbarte Kerben 210 nicht gleich weit voneinander und/oder von der Kante der oberen Fläche 113 beabstandet sind, die auf eine Stirnwand 116 trifft. Die Kerben 210 können etwa parallel (z.B. ±2°, ±1° oder ±0,5°) mit der kurzen Achse (d.h., der Breite) der vertikalen Finne 111 ausgerichtet sein.
  • Bei verschiedenen Ausführungsformen liegt die Querschnittfläche an der Oberseite der Finne im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche oder von etwa 10 % bis etwa 60 % der Querschnittfläche am Fuß der Finne oder von etwa 15 % bis etwa 50 % der Querschnittfläche am Fuß der Finne oder von etwa 20 % bis etwa 45 % der Querschnittfläche am Fuß der Finne, wobei die gesamte Querschnittfläche oder der gesamte Flächenbereich die Summe von zwei oder mehr durch die Kerben 210 getrennten Flächen (z.B. A1 , A2 , A3 usw.) sein kann.
  • Bei einer oder mehreren Ausführungsformen kann eine vertikale Finne 111 eine Querschnittfläche, Abcr , am Fuß der vertikalen Finne und eine Querschnittfläche, Ats, an der oberen Fläche 113 der vertikalen Finne aufweisen, wobei die Querschnittfläche, Ats, die Summe von Querschnittflächen, A1 + A2 + A3 + An usw., für jeden einzelnen Bereich an der Oberseite der vertikalen Finne sein kann, der durch eine dazwischenliegende Kerbe 210 getrennt wird. Die Querschnittfläche, Abcr , am Fuß 112 der vertikalen Finne kann größer als eine Querschnittfläche, Ats, an der oberen Fläche der Finne sein (Abcr > Ats). Die Summe von A1 , A2 , A3 usw. kann daher von etwa 10 % bis etwa 75 % oder von etwa 10 % bis etwa 60 % der Querschnittfläche am Fuß, Abcr , der vertikalen Finne 111 betragen. Eine oder mehrere Kerben in der vertikalen Finne können den Flächenbereich an der Oberseite der vertikalen Finne um etwa 40 % bis etwa 70 % im Vergleich mit der Querschnittfläche an der Oberseite der vertikalen Finne ohne eine oder mehrere Kerben verringern.
  • In einem nichtbeschränkenden Beispiel für eine vertikale Transport-FinFET-Struktur kann eine vertikale Finne einen Kanal mit geneigten Stirnwänden und einer Mehrzahl von keilförmigen Abschnitten ausbilden, die so aus einem oberen Teilabschnitt der vertikalen Finne entfernt werden, dass Kerben ausgebildet werden.
  • 26 ist ein Block-/Ablaufschaubild, das ein Verfahren zum Ausbilden eines VTFET mit verringerter Drain-Kapazität und verringertem Source-Widerstand gemäß einer Ausführungsform der vorliegenden Grundgedanken veranschaulicht.
  • Ein VTFET kann durch ein Verfahren 500 gefertigt werden, das eine kleinere Querschnittfläche an der Oberseite der vertikalen Finne als am Fuß der vertikalen Finne bereitstellt.
  • In Block 510 kann ein Dotierstoff in zumindest einen Bereich eines Substrats eingebracht werden, auf dem eine VTFET-Einheit gefertigt werden kann. Der Dotierstoff kann so in das Substrat eingebracht werden, dass eine unten liegende Source für eine Einheit mit vertikaler Finne ausgebildet wird, wobei ein dotierter Bereich ausgebildet und zum Aktivieren der Dotierstoffe getempert werden kann, um die unten liegende Source auszubilden. Bei verschiedenen Ausführungsformen wird kein Drain in dem Substrat für die VTFET-Einheit ausgebildet.
  • Bei verschiedenen Ausführungsformen kann die unten liegende Source in-situ oder ex-situ zum Beispiel durch Ionenimplantation oder Wärmediffusion von Dotierstoffen in das Substrat dotiert werden. Der Dotierstoff der Source kann durch Tempern aktiviert werden. Sonstige geeignete Dotierungstechniken können ebenfalls verwendet werden, darunter Gasphasendotierung, Plasmadotierung, Plasmaimmersions-Ionenimplantation, Cluster-Dotierung, Infusionsdotierung, Flüssigphasendotierung, Festphasendotierung oder Kombinationen von diesen, ohne darauf beschränkt zu sein.
  • In Block 520 können eine oder mehrere vertikale Finnen auf dem Substrat ausgebildet werden, wobei die vertikalen Finnen durch einen Prozess einer Seitenwandabbildübertragung (sidewall image transfer, SIT), zum Beispiel durch eine selbstausgerichtete Doppelstrukturierung (self-aligned double patterning, SADP) oder eine selbstausgerichtete Vierfachstrukturierung (self-aligned quadruple patterning, SAQP), ausgebildet werden können. Eine aktive Halbleiterschicht kann bis zu einer vorgegebenen Dicke epitaktisch auf dem Substrat aufgewachsen werden, wobei die Source unter der aktiven Schicht vergraben sein kann. Eine Finnenvorlagenschicht, bei der es sich um eine Hartmaskenschicht handeln kann, kann auf der aktiven Schicht ausgebildet werden. Eine Zwischenträgerschicht kann auf der Finnenvorlagenschicht ausgebildet werden, wobei es sich bei der Zwischenträgerschicht zum Beispiel um amorphes Silicium oder Silicium-Germanium zum Ausbilden von Dummy-Zwischenträgern handeln kann. Eine Zwischenträger-Vorlagenschicht kann auf der Zwischenträgerschicht ausgebildet werden, wobei es sich bei der Zwischenträger-Vorlagenschicht um eine Hartmaskenschicht handeln kann. Eine Weichmaskenschicht kann auf der Zwischenträger-Vorlagenschicht ausgebildet werden, wobei die Weichmaskenschicht so strukturiert und entwickelt werden kann, dass eine Zwischenträgerstruktur ausgebildet wird, die Abschnitte der Zwischenträger-Vorlagenschicht freilegt. Die Zwischenträgerstruktur kann von der Weichmaskenschicht auf die Zwischenträger-Vorlagenschicht und die Zwischenträgerschicht durch anisotropes gerichtetes Ätzen, zum Beispiel durch ein Trockenplasmaätzen oder ein reaktives lonenätzen (RIE) übertragen werden, um einen oder mehrere Dummy-Zwischenträger auszubilden. Abstandselemente können zum Beispiel durch ein durchgehendes oder konformes Abscheiden oder Rückätzen auf den Seitenwänden der Zwischenträger ausgebildet werden. Die Abstandselemente können eine Finnenstruktur ausbilden, die durch RIE auf die Finnenvorlagenschicht zum Ausbilden von Finnenvorlagen und auf die aktive Schicht zum Ausbilden einer Mehrzahl von vertikalen Finnen übertragen werden kann.
  • Bei einer oder mehreren Ausführungsformen kann ein Ausbilden der vertikalen Finnen durch RIE mithilfe der Abstandselemente und/oder der Finnenvorlagen ein sich verjüngendes Profil oder ein vertikales Profil durch Anpassen und/oder Steuern des Ätzprozesses nach dem Stand der Technik bereitstellen.
  • In Block 530 können vertikale Finnen, die in Block 520 mit einem vertikalen Profil versehen worden sind, weiter geätzt werden, um ein sich verjüngendes Profil bereitzustellen, wobei der Ätzprozess so gewählt oder angepasst werden kann, dass ein vorgegebener Verjüngungswinkel nach dem Stand der Technik erzielt wird.
  • In Block 540 können die vertikalen Finnen in geeigneter Weise maskiert und Kerben in dem oberen Abschnitt der vertikalen Finnen ausgebildet werden. Die Kerbe(n) können durch Wegätzen eines freiliegenden Abschnitts der vertikalen Finne bis zu einer/einem vorgegebenen Tiefe, Abmessung und Profil ausgebildet werden.
  • In Block 550 kann ein Dielektrikummaterial auf dem Substrat und der vertikalen Finne ausgebildet werden, um ein unten liegendes Abstandselement für die VTFET-Einheit auszubilden. Das Dielektrikummaterial kann durchgehend über dem Substrat abgeschieden werden und kann zumindest einen Abschnitt der Kerben so füllen, dass ein dielektrischer Pfropfen ausgebildet wird.
  • In Block 560 kann eine Gate-Struktur durch Abscheiden einer Gate-Dielektrikumschicht auf dem unten liegenden Abstandselement und den Seitenwänden und Stirnwänden der vertikalen Finne auf der vertikalen Finne ausgebildet werden. Eine leitfähige Gate-Elektrode kann auf dem Gate-Dielektrikum ausgebildet werden, wobei die Gate-Elektrode eine Austrittsarbeitsschicht und/oder eine Gate-Füllung beinhalten kann. Bei der Gate-Füllschicht kann es sich um ein Metall handeln, und die Austrittsarbeitsschicht kann ein leitfähiges Metallnitrid, Metallcarbid oder eine Kombination von diesen sein.
  • Die Gate-Dielektrikumschicht und die Gate-Elektrode können zumindest einen Abschnitt einer oder mehrerer Kerben in der vertikalen Finne füllen.
  • In Block 570 kann eine Dielektrikumfüllung auf der Gate-Struktur und der vertikalen Finne ausgebildet werden, um ein oben liegendes Abstandselement auszubilden.
  • Bei einer oder mehreren Ausführungsformen kann ein Vertikaltransport-FET gefertigt werden, bei dem eine unten liegende Source in dem Substrat 110 ausgebildet ist, eine vertikale Finne 111 auf dem Substrat oberhalb der unten liegenden Source ausgebildet ist, ein Gate-Kontakt mit einer Gate-Struktur 175 auf der vertikalen Finne 111 elektrisch verbunden sein kann und sich ein oben liegender Drain 200 auf zumindest einem Abschnitt der oberen Fläche 113 der vertikalen Finne 111 befinden kann.
  • Bei einer oder mehreren Ausführungsformen kann eine vertikale Finne 111 einen Kanal für einen Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) ausbilden, wobei ein Strom vertikal von einem dotierten Bereich, der eine unten liegende Source 119 in dem Substrat 110 bildet, durch die vertikale Finne 111, die den Kanal ausbildet, zu einem oben liegenden Drain 200 fließt. Eine Gate-Struktur 175 kann auf einer oder mehreren der Seitenwände 114 und/oder der Stirnwände 116 der vertikalen Finne ausgebildet werden, wobei die Gate-Struktur 175 einen mittigen Gate-gesteuerten Bereich zwischen dem Fuß der vertikalen Finne und der Oberseite der vertikalen Finne ausbilden kann, der dazu gestaltet ist, einen Stromfluss durch den Kanal des VTFET zu steuern.
  • Bei einer oder mehreren Ausführungsformen kann die Gate-Struktur 175 eine Gate-Dielektrikumschicht 150 auf zumindest einem Abschnitt der vertikalen Finne 111 und eine leitfähige Gate-Elektrode auf zumindest einem Abschnitt der Gate-Dielektrikumschicht beinhalten, wobei die Gate-Dielektrikumschicht die Gate-Elektrode gegenüber dem VTFET-Kanal elektrisch isoliert. Die leitfähige Gate-Elektrode kann eine Austrittsarbeitsschicht 160 und eine Gate-Füllschicht 170 beinhalten, wobei sich die Austrittsarbeitsschicht auf zumindest einem Abschnitt der Gate-Dielektrikumschicht befinden kann und sich die Gate-Füllschicht auf zumindest einem Abschnitt der Austrittsarbeitsschicht befinden kann, sodass sich die Austrittsarbeitsschicht 160 zwischen der Gate-Dielektrikumschicht und der Gate-Füllschicht befinden kann.
  • Eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“ wie auch sonstige Varianten von diesen bedeutet, dass ein(e) bestimmte(s) Merkmal, Struktur, Eigenschaft und so weiter, das/die in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform beinhaltet ist. Folglich beziehen sich die Wendungen „bei einer Ausführungsform“ oder „in einer Ausführungsform“ wie auch jegliche sonstige Varianten, die an verschiedenen Stellen in der gesamten Beschreibung auftauchen, nicht zwingend sämtlich auf dieselbe Ausführungsform.
  • Es versteht sich außerdem, dass, wenn ein Element wie zum Beispiel eine Schicht, ein Bereich oder ein Substrat als „auf“ oder „über“ einem weiteren Element befindlich bezeichnet wird, es sich direkt auf dem anderen Element befinden kann oder dazwischenliegende Elemente ebenfalls vorhanden sein können. Wenn ein Element dagegen als „direkt auf“ oder „direkt über“ einem weiteren Element befindlich bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden. Es versteht sich außerdem, dass, wenn ein Element als mit einem weiteren Element „verbunden“ oder „gekoppelt“ bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder dazwischenliegende Elemente vorhanden sein können. Wenn ein Element dagegen als mit einem weiteren Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
  • Die vorliegenden Ausführungsformen können einen Entwurf für einen integrierten Schaltungs-Chip beinhalten, der in einer graphischen Computer-Programmiersprache erstellt und auf einem Computer-Speichermedium (wie zum Beispiel einem Datenträger, einem Band, einer physischen Festplatte oder einer virtuellen Festplatte wie etwa in einem Speicherzugriffs-Netzwerk) gespeichert werden kann. Wenn der Entwickler keine Chips oder keine Photolithographiemasken fertigt, die zum Fertigen von Chips verwendet werden, kann der Entwickler den resultierenden Entwurf durch physische Mittel (z.B. durch Bereitstellen einer Kopie des Speichermediums, das den Entwurf speichert) oder elektronisch (z.B. über das Internet) direkt oder indirekt an solche Einheiten übertragen. Der gespeicherte Entwurf wird anschließend zur Fertigung von Photolithographiemasken in das entsprechende Format (z.B. GDSII) umgewandelt, was üblicherweise mehrere Kopien des betreffenden Chip-Entwurfs beinhaltet, die auf einem Wafer ausgebildet werden sollen. Die Photolithographiemasken werden dazu verwendet, Gebiete auf dem Wafer (und/oder den Schichten darauf) zu definieren, die geätzt oder auf andere Weise bearbeitet werden sollen.
  • Verfahren, wie sie hierin beschrieben werden, können bei der Fertigung von integrierten Schaltungs-Chips verwendet werden. Die resultierenden integrierten Schaltungs-Chips können durch den Hersteller in Form eines Roh-Wafers (das heißt, als einzelner Wafer, der mehrere gehäuselose Chips aufweist), als bloßer Chip oder in einem Gehäuse vertrieben werden. Im letzteren Fall wird der Chip in einem Einzel-Chip-Gehäuse (wie zum Beispiel auf einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem sonstigen übergeordneten Träger befestigt sind) oder in einem Mehrfach-Chip-Gehäuse angebracht (wie zum Beispiel auf einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall wird der Chip anschließend mit anderen Chips, diskreten Schaltungselementen und/oder sonstigen Signalverarbeitungseinheiten als Teil entweder (a) eines Zwischenproduktes wie zum Beispiel einer Hauptplatine oder (b) eines Endproduktes integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, das integrierte Schaltungs-Chips beinhaltet, von Spielzeug und sonstigen einfachen Anwendungen bis hin zu hochentwickelten Computerprodukten, die eine Anzeige, eine Tastatur oder eine sonstige Eingabeeinheit und einen Zentralprozessor aufweisen.
  • Es versteht sich darüber hinaus, dass Materialverbindungen in Form von aufgeführten Elementen, z.B. SiGe, beschrieben werden. Diese Verbindungen beinhalten unterschiedliche Anteile der Elemente innerhalb der Verbindung, z.B. beinhaltet SiGe SixGe1-x, wobei x kleiner als oder gleich 1 ist, usw. Darüber hinaus können sonstige Elemente in der Verbindung beinhaltet sein und weiterhin gemäß den vorliegenden Grundgedanken wirken. Die Verbindungen mit zusätzlichen Elementen werden hierin als Legierungen bezeichnet.
  • Es ist zu beachten, dass die Verwendung eines der folgenden „/“, „und/oder“ und „zumindest eines von“ zum Beispiel in den Fällen „A/B“, „A und/oder B“ und „zumindest eines von A und B“ nur die Auswahl der ersten aufgeführten Option (A) oder nur die Auswahl der zweiten aufgeführten Option (B) oder die Auswahl beider Optionen (A und B) umfassen soll. Als weiteres Beispiel soll in den Fällen „A, B und/oder C“ und „zumindest eines von A, B und C“ eine solche Formulierung nur die Auswahl der ersten aufgeführten Option (A) oder nur die Auswahl der zweiten aufgeführten Option (B) oder nur die Auswahl der dritten aufgeführten Option (C) oder nur die Auswahl der ersten und der zweiten aufgeführten Option (A und B) oder nur die Auswahl der ersten und der dritten aufgeführten Option (A und C) oder nur die Auswahl der zweiten und der dritten aufgeführten Optionen (B und C) oder die Auswahl aller drei Optionen (A und B und C) umfassen. Wie für Fachleute leicht zu erkennen ist, lässt sich dies auf so viele Elemente wie aufgelistet ausweiten.
  • Die hierin verwendete Terminologie dient lediglich der Beschreibung bestimmter Ausführungsformen und soll beispielhafte Ausführungsformen nicht beschränken. So, wie sie hierin verwendet werden, sollen die Singularformen „ein“, „eine“ und „der“, „die“, „das“ auch die Pluralformen beinhalten, sofern dies aus dem Kontext nicht eindeutig anders hervorgeht. Es versteht sich darüber hinaus, dass die Begriffe „aufweist“, „aufweisend“, „beinhaltet“ und/oder „beinhaltend“, wenn sie hierin verwendet werden, das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Vorgängen, Elementen und/oder Komponenten bezeichnen, jedoch nicht das Vorhandensein bzw. die Beifügung von einem/einer bzw. mehreren anderen Merkmalen, Ganzzahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
  • Räumlich relative Begriffe wie zum Beispiel „unter“, „unterhalb“, „untere(r,s)“, „oberhalb“, „obere(r,s)“ und dergleichen können hierin zur einfacheren Beschreibung verwendet werden, um eine Beziehung eines Elements oder eines Merkmals zu einem oder mehreren weiteren Elementen oder Merkmalen zu beschreiben, wie in den FIG. veranschaulicht. Es versteht sich, dass die räumlich relativen Begriffe unterschiedliche Ausrichtungen der verwendeten oder betriebenen Einheit zusätzlich zu der in den FIG. dargestellten Ausrichtung umfassen sollen. Wenn zum Beispiel die Einheit in den FIG. umgedreht wird, würden als „unter“ oder „unterhalb“ sonstigen Elementen oder Merkmalen beschriebene Elemente „oberhalb“ der sonstigen Elemente oder Merkmale ausgerichtet. Folglich kann der Begriff „unterhalb“ eine Ausrichtung sowohl oberhalb als auch unterhalb umfassen. Die Einheit kann auf andere Weise ausgerichtet (um 90 Grad gedreht oder mit anderen Ausrichtungen) werden, und die hierin verwendeten räumlich relativen Beschreibungen können dementsprechend ausgelegt werden. Darüber hinaus versteht es sich außerdem, dass es sich, wenn eine Schicht als „zwischen“ zwei Schichten befindlich bezeichnet wird, um die einzige Schicht zwischen den beiden Schichten handeln kann oder eine oder mehrere dazwischen liegende Schichten ebenfalls vorhanden sein können.
  • Es versteht sich, dass, wenngleich die Begriffe erste(r,s), zweite(r,s) usw. hierin zum Beschreiben verschiedener Elemente verwendet werden können, diese Elemente nicht durch diese Begriffe beschränkt werden sollten. Diese Begriffe werden nur dazu verwendet, ein Element von einem anderen Element zu unterscheiden. Folglich könnte ein im Folgenden erörtertes erstes Element als zweites Element bezeichnet werden, ohne vom Umfang des vorliegenden Konzepts abzuweichen.
  • Nachdem bevorzugte Ausführungsformen einer Einheit und eines Verfahrens (die der Veranschaulichung dienen und nicht beschränkend sein sollen) beschrieben worden sind, wird darauf hingewiesen, dass durch Fachleute Modifizierungen und Varianten angesichts der obigen Erläuterungen vorgenommen werden können. Es versteht sich daher, dass Änderungen an bestimmten offenbarten Ausführungsformen vorgenommen werden können, die in den Umfang der Erfindung fallen, wie durch die beigefügten Ansprüche dargestellt. Nachdem auf diese Weise Aspekte der Erfindung mit den/der durch die Patentgesetze geforderten Einzelheiten und Genauigkeit beschrieben worden sind, wird in den beigefügten Ansprüchen dargelegt, was beansprucht wird und durch das Patent geschützt werden soll.

Claims (20)

  1. Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Querschnittfläche an der Oberseite der Finne als an der Unterseite, der aufweist: ein Substrat; eine vertikale Finne auf dem Substrat, wobei die vertikale Finne eine Querschnittfläche am Fuß der vertikalen Finne aufweist, die größer als eine Querschnittfläche an der Oberseite der vertikalen Finne ist, wobei die Querschnittfläche an der Oberseite der vertikalen Finne im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß der vertikalen Finne liegt; und einen mittigen Gate-gesteuerten Bereich zwischen dem Fuß und der Oberseite der vertikalen Finne.
  2. VTFET nach Anspruch 1, wobei die vertikale Finne zwei durch eine Dicke getrennte Seitenwände und zwei durch eine Länge getrennte Stirnwände aufweist, und wobei die Stirnwände sich vom Fuß der vertikalen Finne zu der Oberseite der vertikalen Finne verjüngen, wodurch sie einen Winkel, Θ1, mit der Fläche des Substrats ausbilden.
  3. VTFET nach Anspruch 2, wobei der mittige Gate-gesteuerte Bereich eine auf der vertikalen Finne ausgebildete Gate-Struktur aufweist, wobei die Gate-Struktur um die beiden Stirnwände und die beiden Seitenwände der vertikalen Finne herumgelegt ist.
  4. VTFET nach Anspruch 1, wobei die vertikale Finne zumindest eine Kerbe in der Oberseite der vertikalen Finne beinhaltet, die die Querschnittfläche an der oberen Fläche der vertikalen Finne verringert.
  5. VTFET nach Anspruch 4, der des Weiteren einen dielektrischen Pfropfen in der zumindest einen Kerbe aufweist.
  6. VTFET nach Anspruch 1, wobei die Querschnittfläche an der Oberseite der vertikalen Fläche im Bereich von etwa 20 % bis etwa 45 % der Querschnittfläche am Fuß der Finne liegt.
  7. VTFET nach Anspruch 6, wobei eine oder mehrere Kerben in der vertikalen Finne die Querschnittfläche an der Oberseite der vertikalen Finne um etwa 40 % bis etwa 70 % im Vergleich mit der Querschnittfläche an der Oberseite der vertikalen Finne ohne eine oder mehrere Kerben verringern.
  8. VTFET nach Anspruch 7, der des Weiteren einen vollständig verarmten Kanal aufweist, der von einem mittigen Gate-gesteuerten Bereich umgeben ist.
  9. VTFET nach Anspruch 8, der des Weiteren einen dotierten Bereich in dem Substrat aufweist, der eine(n) unten liegende(n) Source/Drain an der Unterseite der vertikalen Finne und eine(n) oben liegende(n) Source/Drain an zumindest einem Abschnitt der Oberseite der Finne ausbildet.
  10. VTFET nach Anspruch 9, wobei sich eine Source an der Unterseite der vertikalen Finne befindet und sich der Drain an der Oberseite der vertikalen Finne befindet, sodass die kleinere Querschnittfläche an der Oberseite der Finne eine verringerte Drain-Kanal-Kapazität bereitstellt.
  11. Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Querschnittfläche an der Oberseite der vertikalen Finne als am Fuß der vertikalen Finne, der aufweist: ein Substrat; einen dotierten Bereich in dem Substrat, der eine unten liegende Source ausbildet; und eine vertikale Finne mit zwei durch eine Dicke getrennten Seitenwänden und zwei durch eine Länge getrennten Stirnwänden auf der unten liegenden Source, wobei sich die Stirnwände vom Fuß der vertikalen Finne angrenzend an die unten liegende Source zu der Oberseite der vertikalen Finne, die dem Fuß gegenüberliegt und durch eine Höhe der vertikalen Finne getrennt ist, hin verjüngt.
  12. VTFET nach Anspruch 11, der des Weiteren zumindest eine Kerbe in der Oberseite der Finne aufweist, die die Querschnittfläche an der Oberseite der Finne verringert.
  13. VTFET nach Anspruch 12, wobei die zumindest eine Kerbe gewinkelte Seitenwände und einen flachen Boden aufweist.
  14. VTFET nach Anspruch 13, der des Weiteren eine auf der vertikalen Finne ausgebildete Gate-Struktur aufweist, wobei die Gate-Struktur um die beiden Stirnwände und die beiden Seitenwände der Finne herumgelegt ist und ein Dielektrikummaterial zumindest einen Abschnitt der zumindest einen Kerbe füllt.
  15. Verfahren zum Ausbilden eines Vertikaltransport-Finnen-Feldeffekttransistors (VTFET) mit einer kleineren Querschnittfläche an der Oberseite der Finne als am Fuß der Finne, das aufweist: Ausbilden einer vertikalen Finne auf einem Substrat, wobei die vertikale Finne zwei durch eine Dicke getrennte Seitenwände und zwei durch eine Länge getrennte Stirnwände aufweist; und Ätzen der Finne zum Verjüngen zumindest der Stirnwände, sodass die Querschnittfläche an der Oberseite der Finne im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß der vertikalen Finne liegt.
  16. Verfahren nach Anspruch 15, das des Weiteren ein Ausbilden einer oder mehrerer Kerben in dem oberen Abschnitt der vertikalen Finne aufweist, um die Querschnittfläche an der oberen Fläche der vertikalen Finne weiter zu verringern.
  17. Verfahren nach Anspruch 16, wobei die eine oder mehreren Kerben einen flachen Boden aufweisen.
  18. Verfahren nach Anspruch 16, das des Weiteren ein Ausbilden einer Gate-Struktur auf zumindest einem Abschnitt der Finne aufweist, die um die beiden Seitenwände und die beiden Stirnwände herumgelegt ist und eine Kanallänge definiert.
  19. Verfahren nach Anspruch 16, das des Weiteren ein Ausbilden eines Dielektrikummaterials in der einen oder den mehreren Kerben aufweist.
  20. Verfahren nach Anspruch 19, wobei es sich bei dem Dielektrikummaterial um ein Low-k-Dielektrikummaterial handelt.
DE112018000397.3T 2017-02-22 2018-02-06 Vertikaltransport- Finnen- Feldeffekttransistor und Verfahren zu dessen Herstellung Active DE112018000397B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/439,489 US10134893B2 (en) 2017-02-22 2017-02-22 Fabrication of a vertical field effect transistor device with a modified vertical fin geometry
US15/439,489 2017-02-22
PCT/IB2018/050724 WO2018154402A1 (en) 2017-02-22 2018-02-06 Fabrication of vertical field effect transistor device with modified vertical fin geometry

Publications (2)

Publication Number Publication Date
DE112018000397T5 true DE112018000397T5 (de) 2019-09-26
DE112018000397B4 DE112018000397B4 (de) 2022-11-03

Family

ID=63167430

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112018000397.3T Active DE112018000397B4 (de) 2017-02-22 2018-02-06 Vertikaltransport- Finnen- Feldeffekttransistor und Verfahren zu dessen Herstellung

Country Status (6)

Country Link
US (4) US10134893B2 (de)
JP (1) JP7038130B2 (de)
CN (1) CN110326112B (de)
DE (1) DE112018000397B4 (de)
GB (1) GB2574952A (de)
WO (1) WO2018154402A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10134893B2 (en) * 2017-02-22 2018-11-20 International Business Machines Corporation Fabrication of a vertical field effect transistor device with a modified vertical fin geometry
US10529850B2 (en) * 2018-04-18 2020-01-07 International Business Machines Corporation Vertical field-effect transistor including a fin having sidewalls with a tapered bottom profile
US10910370B2 (en) 2018-11-02 2021-02-02 Samsung Electronics Co., Ltd. Integrated circuit devices including a vertical field-effect transistor (VFET) and a fin field-effect transistor (FinFET) and methods of forming the same
US11152266B2 (en) 2019-10-02 2021-10-19 International Business Machines Corporation Vertical tunneling field effect transistor with dual liner bottom spacer
CN112667292B (zh) * 2021-01-26 2024-04-05 北京中科芯蕊科技有限公司 一种异步微流水线控制器
CN113327974B (zh) * 2021-01-29 2023-11-24 上海先进半导体制造有限公司 场效应晶体管及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6017964A (ja) * 1983-07-11 1985-01-29 Toshiba Corp 半導体装置
US5073519A (en) 1990-10-31 1991-12-17 Texas Instruments Incorporated Method of fabricating a vertical FET device with low gate to drain overlap capacitance
US6008519A (en) 1996-12-16 1999-12-28 Texas Instruments Incorporated Vertical transistor and method
US20010017392A1 (en) 1997-05-19 2001-08-30 International Business Machines Corporation. Vertical transport MOSFETs and method for making the same
JP3605086B2 (ja) * 2002-03-29 2004-12-22 株式会社東芝 電界効果トランジスタ
JP5017795B2 (ja) * 2005-04-13 2012-09-05 日本電気株式会社 電界効果トランジスタの製造方法
US8927353B2 (en) * 2007-05-07 2015-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method of forming the same
US8174073B2 (en) * 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
US7888750B2 (en) 2008-02-19 2011-02-15 International Business Machines Corporation Multi-fin multi-gate field effect transistor with tailored drive current
US20100308400A1 (en) 2008-06-20 2010-12-09 Maxpower Semiconductor Inc. Semiconductor Power Switches Having Trench Gates
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
JP5031809B2 (ja) * 2009-11-13 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US8629512B2 (en) * 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
JP2014063929A (ja) 2012-09-21 2014-04-10 Toshiba Corp 半導体装置およびその製造方法
US20140264557A1 (en) 2013-03-15 2014-09-18 International Business Machines Corporation Self-aligned approach for drain diffusion in field effect transistors
US9136320B2 (en) 2013-04-08 2015-09-15 Design Express Limited Field effect transistor
US9209094B2 (en) 2013-07-29 2015-12-08 Globalfoundries Inc. Fin field effect transistor with dielectric isolation and anchored stressor elements
EP3061124A4 (de) 2013-09-26 2017-04-26 Intel Corporation Vertikales nichtplanares halbleiterbauelement für system-on-chip (soc)-anwendungen
US20150206965A1 (en) * 2013-11-14 2015-07-23 Altera Corporation High performance finfet
US9087897B1 (en) 2014-01-31 2015-07-21 International Business Machines Corporation Semiconductor structures with pair(s) of vertical field effect transistors, each pair having a shared source/drain region and methods of forming the structures
US9209304B2 (en) 2014-02-13 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. N/P MOS FinFET performance enhancement by specific orientation surface
KR101738510B1 (ko) 2014-03-22 2017-05-22 알테라 코포레이션 고성능 핀펫 및 그 형성 방법
US9881993B2 (en) 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9245885B1 (en) 2014-12-05 2016-01-26 Globalfoundries Inc. Methods of forming lateral and vertical FinFET devices and the resulting product
US9431514B2 (en) * 2014-12-19 2016-08-30 Stmicroelectronics, Inc. FinFET device having a high germanium content fin structure and method of making same
US10134893B2 (en) * 2017-02-22 2018-11-20 International Business Machines Corporation Fabrication of a vertical field effect transistor device with a modified vertical fin geometry

Also Published As

Publication number Publication date
WO2018154402A1 (en) 2018-08-30
US20200203527A1 (en) 2020-06-25
JP7038130B2 (ja) 2022-03-17
GB201913037D0 (en) 2019-10-23
US10903361B2 (en) 2021-01-26
US10304955B2 (en) 2019-05-28
DE112018000397B4 (de) 2022-11-03
US10622477B2 (en) 2020-04-14
US20180240907A1 (en) 2018-08-23
US10134893B2 (en) 2018-11-20
US20190221668A1 (en) 2019-07-18
CN110326112A (zh) 2019-10-11
US20190027599A1 (en) 2019-01-24
GB2574952A (en) 2019-12-25
CN110326112B (zh) 2022-06-07
JP2020508566A (ja) 2020-03-19

Similar Documents

Publication Publication Date Title
DE112018000201B4 (de) Ansatz für eine Isolierung mit einen unteren Dielektrikum für Vertikaltransport-Finnen-Feldeffekttransistoren
US10998230B2 (en) Fabrication of self-aligned gate contacts and source/drain contacts directly above gate electrodes and source/drains
US10964601B2 (en) Fabrication of a pair of vertical fin field effect transistors having a merged top source/drain
US11081482B2 (en) Fabrication of vertical fin field effect transistors having top air spacers and a self aligned top junction
DE112016003961B4 (de) Vertikale Transistoren und Verfahren zur Herstellung derselben
DE112018000397B4 (de) Vertikaltransport- Finnen- Feldeffekttransistor und Verfahren zu dessen Herstellung
DE102018115909A1 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE112018000636T5 (de) Vertikaler FET mit verringerter parasitärer Kapazität
DE112018001814T5 (de) Vertikaltransport-finnen-feldeffekttransistoren mit unterschiedlichen kanallängen
DE112020002838T5 (de) Selbstausgerichtete gate-isolation mit asymmetrischer einschnitt-anordnung
DE112018004228B4 (de) Vorgehensweise für eine einheitlichkeit von dielektrischen elementen mit einem hohen k
DE112018005623T5 (de) Fertigung von logikeinheiten und leistungseinheiten auf demselben substrat
US11094781B2 (en) Nanosheet structures having vertically oriented and horizontally stacked nanosheets
DE102017122702B4 (de) Struktur und Verfahren für FinFET-Vorrichtung mit asymmetrischem Kontakt
US20230207703A1 (en) Vertically and horizontally stacked device structures

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R020 Patent grant now final