-
GEBIET DER ERFINDUNG
-
Die vorliegende Erfindung betrifft im Allgemeinen ein Verfahren und ein System zur Datenverarbeitung und insbesondere ein Verfahren und ein System zur Erkennung der Rahmengrenze eines in der Vorwärtsfehlerkorrekturschicht im Ethernet empfangenen Datenstroms.
-
HINTERGRUND DER ERFINDUNG
-
Paragraph 74 des IEEE-Standards 802.3ap-2007 (die jüngste Version ist IEEE 802.3-2008) und IEEEP 802.3 D1.2 definieren eine Vorwärtsfehlerkorrektur-(Forward Error Correction, abgekürzt FEC)Unterschicht einer Bitübertragungsschicht BASE-R des 10G-Ethernet. Dieser FEC-Unterschicht-Standard verbessert die BFR-Rate des Systems von 10–7 auf 10–12 und erstreckt sich auch bis hinab auf die 40G/100G-Ethernet-Anwendungen.
-
Um mit verschiedenen Ethernet-Anwendungsschichten kompatibel zu sein, legt dieses Protokoll fest, dass die FEC-Schicht den ursprünglichen Rahmenvorsatz (frame header) komprimiert, um Platz für das Hochladen von FEC-Prüfbits zu gewinnen, so dass sichergestellt ist, dass diese Schicht die gleiche Rahmenlänge behält (Paragraph 74 des IEEE-Standards 802.3ap-2007 legt eine Rahmenlänge von 2112 Bit fest) wie andere Anwendungsschichten. Ein derartiges Verarbeitungsverfahren macht es jedoch empfängerseitig relativ schwer, die Rahmengrenze zwischen einzelnen Rahmen auszumachen, und zum Auffinden der korrekten Rahmengrenzenpositionen wird viel Zeit für die Synchronisation mit den senderseitigen Rahmen benötigt.
-
1 zeigt eine allgemeine Schaltungsstruktur zur Rahmensynchronisation wie sie in Paragraph 74 des IEEE-Standards 802.3ap-2007 definiert ist. Ein durch diese Schaltungsstruktur verwendetes Verfahren umfasst:
- a) Testen einer angenommenen Rahmengrenzenposition;
- a1) Entwürfeln (descrambling) empfangener Daten durch einen PN-2112-Generator, beginnend mit der angenommenen Rahmengrenzenposition;
- a2) Durchführen einer FEC-Prüfung für Daten mit der Länge eines Rahmens beginnend mit der angenommenen Rahmengrenze;
- i) falls die Prüfung keine Entsprechung ergibt (d. h., das empfangene Prüfbit entspricht nicht dem ermittelten Prüfbit), Verschieben der angenommenen Rahmengrenzenposition um eine Bitposition und Wiederholen von Schritt a);
- b) für eine angenommene Rahmengrenze Bestätigen, dass die FEC-Prüfung eines jeden von n darauf folgenden Rahmenkorrekt ist;
- b1) falls die FEC-Prüfung eines der n darauf folgenden Rahmen nicht korrekt ist, Verschieben der angenommenen Rahmengrenzenposition um eine Bitposition und erneutes Starten der gesamten Rahmensynchronisationsprozedur (procedure);
- b) falls die FEC-Prüfung eines jeden der n aufeinanderfolgenden empfangenen Rahmen korrekt ist, Fortfahren mit Schritt c);
- c) Einrichten der Rahmensynchronisation;
- d) falls die FEC-Prüfung eines jeden von m darauf folgenden empfangenen Datenrahmen nicht korrekt ist, Verlassen und erneutes Starten der gesamten Rahmensynchronisationsprozedur.
-
Für eine Rahmenlänge von 2112 Bit werden die obigen Schritte höchstens 2111 Mal wiederholt, um alle der möglichen 2112 Positionen abzufahren und die korrekte Rahmengrenzenposition zu finden. Typischerweise ist in der obigen Beschreibung m = 8 und n = 4.
-
Kurz gesagt, muss die Rahmensynchronisationslogik eine korrekte Rahmengrenzenposition in einem Rahmen ausfindig machen, damit die Rahmensynchronisation erreicht werden kann. Ein Mangel des herkömmlichen Verfahrens ist, dass bei der Anpassung an das Weiterrücken um jeweils ein Bit viele Rahmen verworfen werden, bevor eine korrekte Rahmenstartposition gefunden wird.
-
2 zeigt schematisch wie die Rahmensynchronisation nach dem herkömmlichen Verfahren erreicht wird. Gemäß 2 kennt die Rahmensynchronisationslogik zu Beginn die korrekte Startposition nicht, nimmt daher eine Rahmenstartposition an und prüft den angenommenen Rahmen. Wenn jedoch das letzte Bit der ersten Rahmendaten in die Rahmensynchronisationslogik eingegeben wird, kann die Rahmensynchronisationslogik nicht sofort ein Prüfergebnis dieses Rahmens ausgeben. Dies liegt daran, dass es eine durch einen pipelineartigen Aufbau der Hardware-Umsetzung hervorgerufene Verzögerung gibt, die durch Funktionslogik wie zum Beispiel eine Verwürfelungs-Logik (scramble logic) verursacht wird, und unvermeidlich ist. Wenn die Rahmensynchronisationslogik nach dieser Pipeline-Verzögerung erkennt, dass die Position der ersten Rahmengrenze nicht korrekt ist, muss die Rahmensynchronisationslogik nach dem Verschieben einer nachfolgenden anzunehmenden Rahmengrenzenposition um ein Bit die nächste Rahmengrenze annehmen. Aufgrund der in 2 gezeigten Pipeline-Verzögerung ist in diesem Moment keine Zeit, eine Verschiebung von der Rahmengrenze des zweiten Rahmens um ein Bit durchzuführen und mit der Prüfung für die zweiten Rahmendaten fortzufahren. Daher muss die Synchronisationslogik alle zweiten Rahmendaten verwerfen. Bis zum Eintreffen der dritten Rahmendaten führt die Rahmensynchronisationslogik dann auf der Grundlage der Rahmengrenze des dritten Rahmens die Verschiebung um ein Bit durch und wiederholt die Prüfung für den dritten Rahmen in der Weise, wie dies für den ersten Rahmen geschehen ist.
-
Im ungünstigsten Fall prüft daher die Rahmensynchronisationslogik 2112 Rahmen, verwirft 2111 Rahmen und führt 2111 Verschiebungen um ein Bit durch, was (2112 + 2111)·2112 + 2111 = 8.921.087 BT (engl. bit time für Bitzeit) erfordert, um die korrekte Rahmengrenze zu erhalten (d. h. das korrekte Startbit des Rahmens). Diese Synchronisationszeit ist viel länger als bei anderen Hochgeschwindigkeitsschnittstellen, die bei ähnlichen Datenübertragungsraten arbeiten (wie beispielsweise ungefähr 600.000 BT für SATA2.0 und ungefähr 500.000 BT für PCIE2.0).
-
US 2007/0157060 A1 offenbart ein Verfahren, um eine Vorwärts-Fehlerkorrektur für eine elektrische Bus-Leiterplatte bereitzustellen.
-
EP 0285158 A2 offenbart eine Rahmensynchronisationssignal Vorrichtung eines Empfangsgerät zum Empfang von digitalen Signalen zur PCM-Kommunikation.
-
US 5673296A offenbart einen Rahmensynchronisations-Schaltkreis, der ein Rahmen-Synchronisation-Bit in einer bestimmten Position innerhalb einer empfangenden Datenkette erkennt.
-
WO 2009/062357 A1 offenbart ein System und ein Verfahren zur Datensynchronisation in passiven optischen Netzwerken.
-
ZUSANMENFASSUNG DER ERFINDUNG
-
Anders als beim obigen Positionsalgorithmus mit einer Verschiebung um jeweils ein Bit wie durch den IEEE-Standard 802.3ap-2007 beschrieben, optimiert die vorliegende Erfindung ein Verfahren und ein System zur Erkennung der Rahmengrenze eines in der Vorwärtsfehlerkorrekturschicht im Ethernet empfangenen Datenstroms sowie ein Verfahren und ein System zur Rahmensynchronisation für einen Datenstrom in der Vorwärtsfehlerkorrekturschicht.
-
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zur Erkennung der Rahmengrenze eines in der Vorwärtsfehlerkorrekturschicht im Ethernet empfangenen Datenstroms offenbart, wobei das Verfahren Folgendes umfasst: Abtrennen von Daten mit der Länge eines Rahmens vom Datenstrom; Gültigkeitsprüfung der FEC-Prüfung für die Daten mit der Länge eines Rahmens von der Startposition der Daten mit der Länge eines Rahmens; falls die FEC-Prüfung für die Daten mit der Länge eines Rahmens nicht korrekt ist, Annehmen der vom nächsten Bit der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungenen Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; Zurückkehren zum Schritt des Abtrennens; falls die FEC-Prüfung für die Daten mit der Länge eines Rahmens korrekt ist, Festlegen der Startposition der aktuellen Daten mit der Länge eines Rahmens als Rahmengrenzenposition des Datenstroms.
-
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zur Rahmensynchronisation für einen in der Vorwärtsfehlerkorrekturschicht im Ethernet empfangenen Datenstrom beschrieben, wobei das Verfahren Folgendes umfasst: Abtrennen von Daten mit der Länge eines Rahmens vom Datenstrom; Gültigkeitsprüfung der FEC-Prüfung für die Daten mit der Länge eines Rahmens von der Startposition der Daten mit der Länge eines Rahmens; falls die FEC-Prüfung für die Daten mit der Länge eines Rahmens nicht korrekt ist, Annehmen der vom nächsten Bit der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungenen Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; Zurückkehren zum Schritt des Abtrennens; falls die FEC-Prüfung für die Daten mit der Länge eines Rahmens korrekt ist, Ermitteln, ob die FEC-Prüfung für die nächsten n darauf folgenden Daten mit der Länge eines Rahmens korrekt ist oder nicht, wobei n eine ganze Zahl größer als 1 ist; falls die FEC-Prüfung für irgendwelche der nächsten n darauf folgenden Daten mit der Länge eines Rahmens nicht korrekt ist, Annehmen der vom nächsten Bit der Endposition der Daten mit der Länge eines Rahmen um sbn Bit weitergesprungenen Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; Zurückkehren zum Schritt des Abtrennens; falls die FEC-Prüfung für alle der nächsten n darauf folgenden Daten mit der Länge eines Rahmens korrekt ist, Festlegen, dass sich die Daten in Rahmensynchronisation befinden.
-
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein System zur Erkennung der Rahmengrenze eines in der Vorwärtsfehlerkorrekturschicht im Ethernet empfangenen Datenstroms beschrieben, wobei das System Folgendes umfasst: ein Abtrennmittel zum Abtrennen von Daten mit der Länge eines Rahmens vom Datenstrom; ein FEC-Gültigkeitsprüfmittel zur Gültigkeitsprüfung der FEC-Prüfung für die Daten mit der Länge eines Rahmens von der Startposition der Daten mit der Länge eines Rahmens; ein Sprungmittel, um im Falle, dass die FEC-Prüfung für die Daten mit der Länge eines Rahmens nicht korrekt ist, die vom nächsten Bit der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungene Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens anzunehmen, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; Mittel zum Zurückkehren zum Abtrennschritt; Mittel zum Festlegen der Startposition der aktuellen Daten mit der Länge eines Rahmens als Rahmengrenzenposition des Datenstroms, falls die FEC-Prüfung für die Daten mit der Länge eines Rahmens korrekt ist.
-
Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird ein System zur Rahmensynchronisation für einen in der Vorwärtsfehlerkorrekturschicht im Ethernet empfangenen Datenstrom beschrieben, wobei das System Folgendes umfasst: ein Abtrennmittel zum Abtrennen von Daten mit der Länge eines Rahmens vom Datenstrom; ein FEC-Gültigkeitsprüfmittel zur Gültigkeitsprüfung der FEC-Prüfung für die Daten mit der Länge eines Rahmens von der Startposition der Daten mit der Länge eines Rahmens; ein Sprungmittel, um im Falle, dass die FEC-Prüfung für die Daten mit der Länge eines Rahmens nicht korrekt ist, die vom nächsten Bit der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungene Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens anzunehmen, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; ein Mittel zum Zurückkehren zum Schritt des Abtrennens; ein Ermittlungsmittel zum Ermitteln, ob im Falle, dass die FEC-Prüfung für die Daten mit der Länge eines Rahmens korrekt ist, die FEC-Prüfung für die nächsten n darauf folgenden Daten mit der Länge eines Rahmens korrekt ist oder nicht, wobei n eine ganze Zahl größer als 1 ist; ein Mittel zum Annehmen der vom nächsten Bit der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungenen Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens, falls die FEC-Prüfung für irgendwelche der nächsten n darauf folgenden Daten mit der Länge eines Rahmens nicht korrekt ist, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; ein Mittel zum Festlegen, dass sich die Daten in Rahmensynchronisation befinden, falls die FEC-Prüfung für alle der nächsten n darauf folgenden Daten mit der Länge eines Rahmens korrekt ist.
-
Mit der technischen Lösung der vorliegenden Erfindung ist es möglich, die Zahl der Sprünge abhängig von unterschiedlichen Pipeline-Verzögerungen im Hardware-Aufbau der Vorwärtsfehlerkorrekturschicht anzupassen und dadurch die Geschwindigkeit der Rahmengrenzenerkennung zu erhöhen und eine schnelle Rahmensynchronisation zu erreichen. Darüber hinaus wird durch die vorliegende Erfindung der Hardware-Aufwand (hardware overhead) nicht erhöht, während gleichzeitig die Geschwindigkeit der Rahmengrenzenerkennung und die Geschwindigkeit der Rahmensynchronisation fast verdoppelt wird. Das Verfahren der vorliegenden Erfindung ist nicht nur auf das im Standard festgelegte 10G-/40G-/100G-Ethernet, sondern auch auf Ethernet jeglicher Bandbreite anwendbar. Indessen ist das Verfahren der vorliegenden Erfindung sowohl auf das im Standard enthaltene BASE-R-Übertragungsmedium als auch jedes andere Ethernet-Übertragungsmedium anwendbar.
-
KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
Die obigen und weiteren Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden durch die nachfolgende Beschreibung beispielhafter Ausführungsformen in Verbindung mit den Abbildungen veranschaulicht, in denen gleiche Bezugsziffern üblicherweise die gleichen Komponenten der beispielhaften Ausführungsformen bezeichnen.
-
1 zeigt eine allgemeine Schaltungsstruktur zur Rahmensynchronisation, wie sie in Paragraph 74 des IEEE-Standards 802.3ap-2007 definiert ist;
-
2 zeigt schematisch, wie die Rahmensynchronisation gemäß dem herkömmlichen Verfahren umgesetzt wird;
-
3a zeigt den Fall des einmaligen Springens um jeweils ein Bit für einen Rahmen mit einer Länge von sieben Bit;
-
3b zeigt den Fall des Springens um jeweils 3 Bit für einen Rahmen mit einer Länge von sieben Bit;
-
4 zeigt schematisch, wie die Rahmengrenzenerkennung unter Verwendung eines Springens um sbn Bit gemäß der vorliegenden Erfindung durchzuführen ist;
-
5 zeigt einen Ablauf eines Verfahrens zur Erkennung der Rahmengrenze des Datenstroms in 4;
-
6 zeigt einen Ablauf eines Verfahrens zur Rahmensynchronisation für einen Datenstrom in der Vorwärtsfehlerkorrekturschicht im Ethernet gemäß einer Ausführungsform der vorliegenden Erfindung;
-
7 zeigt ein strukturelles Funktionsschaubild eines Systems zur Erkennung der Rahmengrenze eines in der Vorwärtsfehlerkorrekturschicht im Ethernet empfangenen Datenstroms; und
-
8 zeigt ein strukturelles Funktionsschaubild eines Systems zur Rahmensynchronisation für einen in der Vorwärtsfehlerkorrekturschicht im Ethernet empfangenen Datenstrom.
-
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
-
Es wird eine detaillierte Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Figuren gegeben, welche die bevorzugten Ausführungsformen zeigen. Die vorliegende Erfindung kann jedoch auf vielfältige Weise umgesetzt werden und sollte nicht als auf die hierin beschriebenen Ausführungsformen beschränkt angesehen werden. Diese Ausführungsformen werden vielmehr bereitgestellt, um der vorliegenden Erfindung mehr Genauigkeit und Vollständigkeit zu verleihen und dem Fachmann den Umfang der vorliegende Erfindung umfassend zu vermitteln.
-
In vorhandenen Lösungen müssen aufgrund der pipelineartigen Hardware-Struktur die Hälfte der Rahmen verworfen werden, wenn ein Verfahren verwendet wird, bei dem ein Sprung um jeweils ein Bit erfolgt. Dies verursacht eine Zeitverzögerung bei der Rahmengrenzenerkennung und eine geringe Geschwindigkeit der Rahmensynchronisation. Wenn die FEC-Prüfung für die erste angenommene Rahmengrenzenposition fehlschlägt, zielt das Verfahren nach Stand der Technik darauf ab, die verbleibenden 2111 möglichen Rahmengrenzenpositionen durch 2111 Sprünge um ein Bit zu durchlaufen. Verglichen mit dem Springen um jeweils ein Bit schlagen die Erfinder der vorliegenden Erfindung vor, im Falle, dass die Bitanzahl mit 2112 oder der Länge eines Rahmens teilerfremd ist (d. h., die Bitanzahl und die Länge eines Rahmens haben keinen gemeinsamen Teiler außer der 1), alle möglichen Rahmengrenzenpositionen durch 2111 Verschiebungen zu durchlaufen. Auf diese Weise wird die Geschwindigkeit der Rahmengrenzenerkennung verbessert und Zeit bei der Rahmensynchronisation eingespart, ohne dass nahezu die Hälfte der Rahmen verworfen werden muss.
-
3a zeigt beispielsweise den Fall des Springens um jeweils ein Bit für einen Rahmen mit einer Länge von sieben Bit. Wie in 3a gezeigt, können im Fall des Springens um jeweils ein Bit mit sechs Verschiebungen um jeweils ein Bit sieben mögliche Rahmenstartpositionen vollständig durchlaufen werden, d. h. 0-1, 1-2, 2-3, 3-4, 4-5 und 5-6. Im Einzelnen wird die Prozedur wie folgt durchgeführt: in 3a stehen die sieben Punkte für sieben Positionen, an denen sich die Rahmengrenze befinden könnte; zunächst wird geprüft, ob es sich bei Punkt 0 um den Rahmenvorsatz handelt; falls nicht, wird von der geprüften Position um eine Position (entgegen dem Uhrzeigersinn) zu Punkt 1 weitergesprungen und so weiter und so fort. Auf diese Weise werden alle sieben Positionen, an denen sich die Rahmengrenze befinden könnte, über sechs Sprünge durchlaufen, d. h. in der Reihenfolge 0->1->2->3->4->5->6. Hier beträgt die Sprungbitanzahl 1.
-
3b zeigt den Fall des Springens um jeweils drei Bit für einen Rahmen mit einer Länge von sieben Bit. Wie in 3b gezeigt können im Fall des Springens um jeweils drei Bit sieben Kandidatenbits über sechs Sprünge um jeweils drei Bit vollständig durchlaufen werden, d. h. 0-3, 3-6, 6-2, 2-5, 5-1 und 1-4. Im Einzelnen wird die Prozedur wie folgt durchgeführt: in 3b stehen die sieben Punkte für sieben Positionen, an denen sich die Rahmengrenze befinden könnte; zunächst wird geprüft, ob es sich bei Punkt 0 um den Rahmenvorsatz handelt oder nicht; falls nicht, wird von der geprüften Position um drei Positionen (entgegen dem Uhrzeigersinn) zu Punkt 3 weitergesprungen und so weiter und so fort. Auf diese Weise werden alle sieben Positionen, an denen sich die Rahmengrenze befinden könnte, über sechs Verschiebungen durchlaufen, d. h. in der Reihenfolge 0->3->6->->2->5->1->4. Hier sind die Sprungzahl 3 und die Rahmenlänge von 7 teilerfremd.
-
Für Daten mit der Länge eines Rahmens wird unter der Annahme, dass fl die Rahmenlänge, sbn die Zahl jeweils weitergesprungener Bit sowie fl und sbn teilerfremd seien, jede Position des Rahmens über fl-1 Verschiebungen abgefahren.
-
Was bewiesen werden soll, ist, dass für jede ganze Zahl 0 ≤ a ≤ b ≤ fl Folgendes gilt: (a × sbn)modfl ≠ (b × sbn)modfl. In anderen Worten: für alle unterschiedlichen Sprungzahlen a, b ∊ (0, fl-1) sind die Positionen nach dem Springen ebenfalls unterschiedlich. Daher werden alle möglichen Rahmenvorsatzpositionen durch fl-1 Sprünge durchlaufen.
-
Die obige Ungleichung kann durch Widerlegung wie folgt bewiesen werden:
Da fl und sbn teilerfremd sind, folgt aus den Eigenschaften von zueinander teilerfremden Zahlen, dass fl und sbn das kleinste gemeinsame Vielfache (fl × sbn) besitzen; unter der Annahme, dass die ganzen Zahlen a und b 0 ≤ a < b < fl erfüllen und es eine Gruppe aus a und b gibt, für die gilt (a × sbn)modfl = (b × sbn)modfl so gilt für die Gruppe aus a and b: (b × sbn)modfl – (a × sbn)modfl = 0
-
Gemäß dem Assoziativgesetz für Modulus-Operationen gilt: (b × sbn – a × sbn)modfl = 0 [(b – a) × sbn]modfl = 0
-
Für die Gültigkeit der obigen Gleichungen ist es erforderlich, die ganze Zahl [(b – a) × sbn] zu finden, die durch fl teilbar ist (offensichtlich ist [(b – a) × sbn] durch sbn teilbar).
0 ≤ a < b < fl und somit 0 < (b – a) < fl
-
Weiterhin gilt: 0 < [(b – a) × sbn] < (fl × sbn)
-
Da (fl × sbn) das kleinste gemeinsame Vielfache von fl und sbn ist, gibt es keine ganze Zahl [(b – a) × sbn], die kleiner als (fl × sbn) und sowohl durch sbn als auch fl teilbar ist, so dass im Gegenzug angenommen werden kann, dass die Gleichung nicht erfüllt ist.
-
Daher gilt für jede ganze Zahl 0 ≤ a < b < fl die Ungleichung (a × sbn)modfl ≠ (b × sbn)modfl.
-
Auf diese Weise ist es möglich, durch Wahl der Sprungzahl (die Sprungzahl sei im Folgenden sbn) als zur Länge des Rahmens teilerfremde Zahl jede Position in einem Rahmen zu durchlaufen.
-
Aufgrund der Pipeline-Verzögerung in der Hardware müssen jedoch Daten des zweiten Rahmens verworfen werden, wenn sbn kleiner als die Pipeline-Verzögerung ist In der vorliegenden Erfindung ist sbn daher größer als die Pipeline-Verzögerung in der Hardware. Wie für den Fachmann ersichtlich ist, können die Länge der Daten und die Zeitdauer austauschbar verwendet werden, da sie einander in der Technik entsprechen. Da beispielsweise die Pipeline-Verzögerung selbst eine Einheit der Zeitdauer ist und die Einheit der Zeitdauer in Datenaustauschsystemen einer Einheit der Datenlänge, d. h. Bit, entspricht, verwendet der Fachmann direkt Bit zur Angabe der Pipeline-Verzögerung.
-
4 zeigt schematisch, wie eine Rahmengrenzenerkennung unter Verwendung von sbn gemäß der vorliegenden Erfindung durchzuführen ist. Wie in 4 gezeigt, kennt die Rahmensynchronisationslogik ursprünglich die korrekte Rahmenstartposition nicht und nimmt deshalb die Startposition von abgetrennten Daten mit der Länge eines Rahmens als Rahmengrenzenposition an. Wenn die Rahmensynchronisationslogik erkennt, dass die angenommene Rahmengrenzenposition nicht korrekt ist, nimmt sie die darauf folgenden um einen Sprung von sbn versetzten, empfangenen Daten als Startposition der nächsten abgetrennten Daten mit der Länge eines Rahmens an. Da sbn wie in 4 gezeigt in diesem Moment größer als die Pipelineverzögerung ist, kann eine Gleichung zur Berechnung der Sprungzahl sowie ein Verfahren zur Berechnung einer Rahmensynchronisationszeit aus den folgenden Gleichungen abgeleitet werden:
Es seien fl die Länge eines Rahmens, der Rahmensynchronisation erfordert, und K die Pipeline-Verzögerung, dann sind die möglichen Werte für die Sprungzahl sbn
sbn ≥ K, und sbn und fl sind teilerfremd.
-
Im ungünstigsten Fall beträgt die Rahmensynchronisationszeit fl × fl + (fl – 1) × sbn
-
Die Daten des zweiten Rahmens müssen nicht verworfen werden, sondern lediglich sbn Bit. Auf diese Weise wird die Zahl verworfener Bits minimiert, so dass sowohl bei der Rahmengrenzenerkennung als der Rahmensynchronisation Zeit eingespart wird.
-
5 zeigt einen Ablaufplan eines Verfahrens zur Erkennung der Rahmengrenze des Datenstroms in 4. Wie in 5 gezeigt, werden in Schritt S501 Daten mit der Länge eines Rahmens vom Datenstrom abgetrennt; in Schritt S502 wird eine Gültigkeitsprüfung der FEC-Prüfung für die Daten mit der Länge eines Rahmens von der Startposition der Daten durchgeführt; in Schritt S503 wird entschieden, ob die FEC-Prüfung für die Daten mit der Länge eines Rahmens korrekt ist, wobei für die FEC-Prüfung ein in Paragraph 74 des IEEE-Standards 802.3ap-2007 festgelegtes Verfahren verwendet werden kann; falls die FEC-Prüfung für die Daten mit der Länge eines Rahmens nicht korrekt ist, wird die vom nächsten Bit der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungene Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens angenommen, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; dann wird im Ablauf zu Schritt S502 zurückgekehrt; falls die FEC-Prüfung für die Daten mit der Länge eines Rahmens korrekt ist, wird in Schritt S505 die Startposition der Daten mit der Länge eines Rahmens als Rahmengrenzenposition des Datenstroms festgelegt.
-
6 zeigt einen Ablauf eines Verfahren zur Rahmensynchronisation für einen Datenstrom in der Vorwärtsfehlerkorrekturschicht im Ethernet gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in 6 gezeigt, werden in Schritt S601 Daten mit der Länge eines Rahmens vom Datenstrom abgetrennt; in Schritt S602 wird eine Gültigkeitsprüfung der FEC-Prüfung für die Daten mit der Länge eines Rahmens von der Startposition der Daten durchgeführt; in Schritt S603 wird entscheiden, ob die FEC-Prüfung für die Daten mit der Länge eines Rahmens korrekt ist oder nicht; falls nicht, wird die vom nächsten Bit neben der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungene Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens angenommen, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; dann wird im Ablauf zum Abtrennschritt S602 zurückgekehrt; falls die FEC-Prüfung für die Daten mit der Länge eines Rahmens korrekt ist, wird in Schritt S605 ermittelt, ob die FEC-Prüfung für die nächsten n darauf folgenden Daten mit der Länge eines Rahmens korrekt ist oder nicht, wobei n eine ganze Zahl größer als 1 ist; falls in Schritt S605 festgestellt wird, dass die FEC-Prüfung für irgendwelche der nächsten n darauf folgenden Daten mit der Länge eines Rahmens nicht korrekt ist, wird in Schritt 606 die vom nächsten Bit der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungene Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens angenommen, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; dann wird im Ablauf zum Schritt des Abtrennens von Daten mit der Länge eines Rahmens vom Datenstrom zurückgekehrt; falls die FEC-Prüfung für alle der nächsten n darauf folgenden Daten mit der Länge eines Rahmens korrekt ist, wird in Schritt 607 festgelegt, dass sich die Daten in Rahmensynchronisation befinden.
-
In den Ablaufplänen von 5 und 6 ist sbn eine ganze Zahl, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist. Somit kann sbn eine Vielzahl von Werten annehmen. Wenn sbn die kleinste ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist, so ist an diesem Punkt die Rahmensynchronisationszeit am kürzesten gemäß der Gleichung für die Rahmensynchronisationszeit im ungünstigsten Fall. Da darüber hinaus die Pipeline-Verzögerung in der Hardware-Schaltung in der FEC-Schicht im Ethernet in einer Ausführungsform während der Prozedur verwendet wird, umfasst sie weiterhin das Ermitteln der Pipeline-Verzögerung in der Hardware-Schaltung in der FEC-Schicht im Ethernet. Weiterhin ist es gemäß den Anforderungen von Paragraph 74 des IEEE-Standards 802.3ap-2007 notwendig, an den Daten mit der Länge eines Rahmens eine Entwürfelung durchzuführen, bevor eine FEC-Prüfung dieser Daten durchgeführt wird.
-
Wenn die Pipeline-Verzögerung 96 BT beträgt und die Sprungzahl zu 97 gewählt wird (97 ist teilerfremd mit 2112), so wird mit dem Verfahren der vorliegenden Erfindung die Rahmensynchronisationszeit auf 2112·2112 + 2111·97 = 4.665.311 BT minimiert, was der Hälfte der 8.921.087 BT des Verfahrens nach Stand der Technik entspricht. Mit dem Verfahren der vorliegenden Erfindung ist es unnötig, nach jeder Verschiebung Daten eines gesamten Rahmens zu verwerfen; es wird lediglich eine Bitmenge an Daten verworfen, die der Sprungzahl entspricht. Je kleiner die Sprungzahl, desto weniger Bits an Daten werden daher verworfen und eine umso höhere Geschwindigkeit der Rahmensynchronisation wird erreicht.
-
Unter demselben erfinderischen Konzept zeigt 7 ein strukturelles Blockdiagramm eines Systems 700 zur Erkennung der Rahmengrenze eines Datenstroms in der Vorwärtsfehlerkorrekturschicht im Ethernet. Wie in 7 gezeigt umfasst das System Folgendes: ein Abtrennmittel 701 zum Abtrennen von Daten mit der Länge eines Rahmens vom Datenstrom; ein FEC-Gültigkeitsprüfmittel 702 zur Durchführung einer Gültigkeitsprüfung der FEC-Prüfung für die Daten mit der Länge eines Rahmens von der Startposition der Daten; ein Sprungmittel 703, um im Falle, dass die FEC-Prüfung für die Daten mit der Länge eines Rahmens nicht korrekt ist, die vom nächsten Bit neben der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungene Datenstromposition als Startposition des. nächsten abzutrennenden Datenrahmens anzunehmen, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; wobei nach dem Springen des Sprungmittels um sbn Bit das Abtrennmittel die nächsten Daten mit der Länge eines Rahmens abtrennt, bis das Gültigkeitsprüfmittel durch Gültigkeitsprüfung feststellt, dass die FEC-Prüfung für die abgetrennten Daten mit der Länge eines Rahmens korrekt ist; dann wird die Startposition der Daten mit der Länge eines Rahmens als Rahmengrenzenposition des Datenstroms festgelegt.
-
Unter demselben erfinderischen Konzept zeigt 8 ein strukturelles Blockdiagramm eines Systems 800 zur Rahmensynchronisation für einen in der Vorwärtsfehlerkorrekturschicht im Ethernet empfangenen Datenstrom. Wie in 8 gezeigt umfasst das System Folgendes: ein Abtrennmittel 801 zum Abtrennen von Daten mit der Länge eines Rahmens vom Datenstrom; ein FEC-Gültigkeitsprüfmittel 802 zur Durchführung einer Gültigkeitsprüfung der FEC-Prüfung für die Daten mit der Länge eines Rahmens von der Startposition der Daten; ein Sprungmittel 803, um im Falle, dass die FEC-Prüfung für die Daten mit der Länge eines Rahmens nicht korrekt ist, die vom nächsten Bit der Endposition der Daten mit der Länge eines Rahmens um sbn Bit weitergesprungene Datenstromposition als Startposition des nächsten abzutrennenden Datenrahmens anzunehmen, wobei sbn eine ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist; ein Ermittlungsmittel 804, um im Falle, dass die FEC-Prüfung für die Daten mit der Länge eines Rahmens korrekt ist, zu ermitteln, ob die FEC-Prüfung für die nächsten n darauf folgenden Daten mit der Länge eines Rahmens korrekt ist oder nicht, wobei n eine ganze Zahl größer als 1 ist; wobei nach dem Springen des Sprungmittels 803 um sbn Bit das Abtrennmittel 801 die nächsten Daten mit der Länge eines Rahmens abtrennt, bis das FEC-Gültigkeitsprüfmittel feststellt, dass die Prüfung für die abgetrennten Daten mit der Länge eines Rahmens korrekt ist; dann ermittelt das Ermittlungsmittel 804, ob die FEC-Prüfungen für die nächsten n darauf folgenden Daten mit der Länge eines Rahmens korrekt sind; falls das Ermittlungsmittel 804 feststellt, dass die FCP-Prüfung für irgendwelche der nächsten n darauffolgenden Daten mit der Länge eines Rahmens nicht korrekt ist, springt das Sprungmittel 803 erneut um sbn Bit weiter, und das Abtrennmittel 801 trennt die nächsten Daten mit der Länge eines Rahmens für die FEC-Prüfung ab; falls das Ermittlungsmittel 804 feststellt, dass die FEC-Prüfung für alle der nächsten n darauf folgenden Daten mit der Länge eines Rahmens korrekt ist, legt das Festlegungsmittel fest, dass sich die Daten in Rahmensynchronisation befinden.
-
Im System 700 zur Erkennung der Rahmengrenze wie in 7 gezeigt und im System zur Rahmensynchronisation 800 wie in 8 gezeigt ist sbn eine ganze Zahl, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist. Somit kann sbn eine Vielzahl von Werten annehmen. Wenn sbn die kleinste ganze Zahl ist, die größer als die Pipeline-Verzögerung der Hardware-Schaltung in der FEC-Schicht im Ethernet und teilerfremd mit der Länge des Rahmens ist, so ist an diesem Punkt die Rahmensynchronisationszeit am kürzesten gemäß der Gleichung für die Rahmensynchronisationszeit im ungünstigsten Fall. Weiterhin benötigen gemäß den Anforderungen von Paragraph 74 des IEEE-Standards 802.3ap-2007 diese beiden Systeme eine Entwürfelungseinrichtung, um an den Daten mit der Länge eines Rahmens ein Entwürfeln durchzuführen, bevor der FEC-Prüfer eine FEC-Prüfung für diese Daten durchführt.
-
Die vorliegende Erfindung kann zur Verbesserung des in 1 gezeigten FEC-Decoders verwendet werden. Insbesondere kann die vorliegende Erfindung zur Verbesserung des FEC-Blockrahmensynchronisationsmoduls wie in 1 gezeigt verwendet werden und die Geschwindigkeit der Rahmengrenzenerkennung eines empfangenen Datenstroms und die Geschwindigkeit der Rahmensynchronisation verbessern, ohne dass sich der Hardware-Aufwand vergrößert.
-
Obwohl beispielhafte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Figuren beschrieben wurden, versteht es sich, dass die vorliegende Erfindung nicht auf diese konkreten Ausführungsformen beschränkt ist und der Fachmann an den Ausführungsformen zahlreiche Änderungen und Modifikationen vornehmen kann, ohne vom Umfang und dem Grundgedanken der vorliegenden Erfindung abzuweichen. All diese Änderungen und Modifikationen sind im Umfang der in den angehängten Ansprüchen festgelegten vorliegenden Erfindung enthalten.
-
Es ist für den Fachmann anhand der vorangehenden Beschreibung ersichtlich, dass die vorliegende Erfindung als Vorrichtung, als Verfahren oder als Computerprogrammprodukt ausgeführt werden kann. Daher kann die vorliegende Erfindung vollständig als Hardware, vollständig als Software (darunter Firmware, residente Software, Mikrocode etc.) oder als Kombination eines in den Angaben als „Schaltung”, „Modul” oder „System” bezeichneten Software-Anteils und eines Hardware-Anteils ausgeführt werden. Darüber hinaus kann die vorliegende Erfindung die Form eines Computerprogrammprodukts annehmen, das in jedem möglichen materiellen Ausdrucksmedium ausgeführt sein kann, wobei das Medium computerfähigen Programmcode enthält.
-
Jede Kombination aus einem oder mehreren für Computer verwendbaren oder computerlesbaren Medien kann verwendet werden. Das für Computer verwendbare oder computerlesbare Medium kann beispielsweise ein System, eine Vorrichtung, eine Einheit oder ein Ausbreitungsmedium elektrischer, magnetischer, optischer, elektromagnetischer, Infrarot oder Halbleiter verwendender Art sein, ohne darauf beschränkt zu sein. Zu spezifischeren Beispielen für das computerlesbare Medium können Folgende gehören (Liste ohne Vollständigkeit): eine elektrische Verbindung mit einer oder mehreren Leitungen, eine transportable Computerdiskette, ein Festplattenlaufwerk, ein Speicher mit wahlfreiem Zugriff (random access memory – RAM), ein schreibgeschützter Speicher (read-only memory – ROM), ein löschbarer schreibgeschützter Speicher (erasable programmable read-only memory – EPROM) oder ein Flash-Speicher), ein Lichtwellenleiter, eine transportable schreibgeschützte Compact Disk (CDROM), ein optisches Speichergerät, ein Übertragungsmedium wie diejenigen, die das Internet oder ein Intranet unterstützen, oder eine magnetische Speichereinheit. Es sei darauf hingewiesen, dass es sich bei dem für Computer verwendbaren oder computerlesbaren Medium sogar um Papier oder ein anderes geeignetes Medium handeln kann, auf welches das Programm gedruckt ist, da das Programm elektronisch, beispielsweise über optisches Abtasten des Papiers oder anderen Mediums, erfasst, dann erforderlichenfalls in geeigneter Weise kompiliert, übersetzt (interpreted) oder anderweitig bearbeitet und dann in einem Computerspeicher gespeichert werden kann. Im Rahmen dieses Dokuments kann es sich bei einem für Computer verwendbaren oder computerlesbaren Medium um jedes Medium handeln, welches das Programm zur Verwendung durch oder in Verbindung mit dem System, der Vorrichtung oder der Einheit zur Anweisungsausführung speichern, weitergeben, verbreiten oder transportieren kann. Das für Computer verwendbare Medium kann ein Ausbreitungsdatensignal umfassen, dem der für Computer verwendbare Programmcode entweder im Basissignal (baseband) oder als Teil des Trägersignals (carrier wave) innewohnt. Das für Computer verwendbare Programm kann mittels jedweden geeigneten Mediums einschließlich, aber nicht darauf beschränkt, drahtlose, kabelgebundene, Lichtwellenleiter, HF usw. übertragen werden.
-
Computerprogrammcode zur Ausführung von Operationen der vorliegenden Erfindung kann in jeder Kombination einer oder mehrerer Programmiersprachen, darunter objektorientierte Programmiersprachen wie Java, Smalltalk, C++ oder ähnliche und herkömmliche verfahrensorientierte Programmiersprachen wie die Programmiersprache „C” oder ähnliche Programmiersprachen geschrieben sein. Der Programmcode kann vollständig auf dem Computer des Benutzers, teilweise auf dem Computer des Benutzers, als eigenständiges Software-Paket, teilweise auf dem Computer des Benutzers und teilweise auf einem fernen (remote) Computer oder vollständig auf einem fernen Computer oder Server ausgeführt werden. In letzterem Fall kann der ferne Computer mit dem Computer des Benutzers über jede Art von Netzwerk, darunter ein Nahbereichsnetzwerk (local area network LAN) oder ein Weitbereichsnetzwerk (wide area network WAN) verbunden sein oder es kann eine Verbindung zu einem externen Computer (zum Beispiels mittels eines Internetdienstanbieters über das Internet) hergestellt werden.
-
Zudem kann jeder Block und eine Kombination einzelner Blocks der Ablaufpläne und/oder Blockdiagramme der vorliegenden Erfindung durch Computerprogrammanweisungen ausgeführt werden. Diese Computerprogrammanweisungen können einem Prozessor eines universellen Computers, eines zweckbestimmten Computers oder einer anderen programmierbaren Datenverarbeitungsvorrichtung zur Erzeugung einer Maschine bereitgestellt werden, so dass Mittel, die in den Blocks der Ablaufpläne und/oder Blockdiagramme festgelegte Funktionen/Operationen ausführen, durch diese durch einen Computer oder andere programmierbare Datenverarbeitungsvorrichtung ausgeführten Anweisungen erzeugt werden.
-
Diese Computerprogramme können auch in einem computerlesbaren Medium gespeichert sein, das in der Lage ist, einen Computer oder eine andere programmierbare Datenverarbeitungsvorrichtung zu veranlassen, auf eine bestimmte Weise tätig zu sein. Auf diese Weise erzeugen die in dem computerlesbaren Medium gespeicherten Anweisungen einen Herstellungsartikel, der ein Anweisungsmittel zur Durchführung von in den Blocks der Ablaufpläne und/oder Blockdiagramme festgelegten Funktionen/Operationen umfasst.
-
Diese Computerprogrammanweisungen können auch auf einen Computer oder eine andere programmierbare Datenverarbeitungsvorrichtung hochgeladen werden, so dass eine Reihe von Betriebsschritten auf dem Computer oder der anderen programmierbaren Datenverarbeitungsvorrichtung durchgeführt wird, um eine mittels eines Computers durchgeführte Prozedur auszuführen. Auf diese Weise wird die Prozedur der Durchführung von in den Blocks der Ablaufdiagramme und/oder Blockdiagramme festgelegten Funktionen/Operationen durch Anweisungen bereitgestellt, die auf einem Computer oder einer anderen programmierbaren Vorrichtung ausgeführt werden.
-
Die Ablaufpläne und Blockdiagramme der Figuren veranschaulichen Architektur, Funktionen sowie Funktionen, die durch ein Computerprogrammprodukt ausgeführt werden können, Verfahren sowie Systeme gemäß den Ausführungsformen der vorliegenden Erfindung. Jeder Block der Ablaufpläne oder der Blockdiagramme kann ein Modul, ein Programmsegment oder einen Codeabschnitt darstellen, der eine oder mehrere ausführbare Anweisungen für umgesetzte festgelegte Logikfunktionen umfasst. Es sollte beachtet werden, dass in einigen alternativen Ausführungen die in den Blocks angegeben Funktionen in einer anderen Reihenfolge als der in den Abbildungen beschriebenen ausgeführt werden können. Zum Beispiel können zwei aufeinander folgende Blocks abhängig von den betreffenden Funktionen im Wesentlichen parallel oder in umgekehrter Reihenfolge ausgeführt werden. Darüber hinaus können jeder Block und eine Kombination einzelner Blocks der Ablaufpläne und/oder Blockdiagramme durch ein zweckbestimmtes System auf der Grundlage von Hardware zur Durchführung festgelegter Funktionen oder Operationen oder durch eine Kombination aus zweckbestimmter Hardware und Computeranweisungen ausgeführt werden.
