DE10339689A1 - Schaltungsanordnung mit einem Lasttransistor und einer Spannungsbegrenzungsschaltung und Verfahren zur Ansteuerung eines Lasttransistors - Google Patents

Schaltungsanordnung mit einem Lasttransistor und einer Spannungsbegrenzungsschaltung und Verfahren zur Ansteuerung eines Lasttransistors Download PDF

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Abstract

Die vorliegende Erfindung betrifft eine Schaltungsanordnung, die folgende Merkmale aufweist:
- einen Lasttransistor (T) mit einem Steueranschluss (G) und einem ersten und zweiten Lastanschluss (D, S),
- einen an den Steueranschluss (G) des Lasttransistors (T) gekoppelten Ansteueranschluss (IN) zum Anlegen eines Ansteuersignals (Sin),
- eine zwischen einen (D) der Lastanschlüsse und den Ansteueranschluss (G) des Transistors geschaltete Spannungsbegrenzungsschaltung (10),
- eine an die Spannungsbegrenzungsschaltung (10) angeschlossene Deaktivierungsschaltung (20) zur Deaktivierung der Spannungsbegrenzungsschaltung (10) abhängig von einem Deaktivierungssignal (S22; S23), das von einem Laststrom (Id) durch den Lasttransistor (T) und/oder von einer Ansteuerspannung (Vgs) des Lasttransistors (T) abhängig ist.
Die Erfindung betrifft weiterhin ein Verfahren zur Ansteuerung eines Lasttransistors.

Description

  • Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einem Lasttransistor und einer Spannungsbegrenzungsschaltung gemäß den Merkmalen des Oberbegriffs des Anspruchs 1 und ein Verfahren zur Ansteuerung eines Lasttransistors.
  • Eine solche Schaltungsanordnung mit einem Lasttransistor T und einer allgemein bekannten, nach dem Prinzip der "aktiven Zenerung" funktionierenden Spannungsbegrenzungsschaltung 10 ist in 1 dargestellt. Der Lasttransistor T ist in dem Beispiel als n-leitender MOSFET ausgebildet, dessen Drain-Source-Strecke D-S in Reihe zu einer Last t zwischen ein Versorgungspotential Vbb und Bezugspotential GND geschaltet ist. Die Spannungsbegrenzungsschaltung 10 umfasst im einfachsten Fall eine Reihenschaltung wenigstens einer Zenerdiode Z1 und einer Diode D1, die entgegengesetzt zueinander geschaltet, so dass stets eines der Bauelemente Z1, D1 in Sperrrichtung betrieben wird. Diese Reihenschaltung ist zwischen den Drain-Anschluss D und den Gate-Anschluss G des Transistors T geschaltet, wobei der Gate-Anschluss G an einen Ansteueranschluss IN zu Anlegen eines Ansteuersignals Sin für den Transistor T angeschlossen ist.
  • Die zwischen den Drain-Anschluss D und den Gate-Anschluss G des Transistors T geschaltete Spannungsbegrenzungsschaltung bzw. Schutzschaltung 10 schützt den Transistor im sperrenden Zustand vor Überspannungen indem die Schaltung 10 den Transistor T auf steuert, sobald dessen Drain-Source-Spannung einen vorgegebenen Maximalwert erreicht. Dieser Maximalwert, auf den die Drain-Source-Spannung des Transistors T durch die Schutzschaltung 10 geklemmt wird ist im Wesentlichen bestimmt durch die Durchbruchsspannung der Zenerdiode Z1.
  • Schaltungen entsprechend der Begrenzungsschaltung 10, die den Transistor T vor Überspannungen schützen, werden im Zusammenhang mit der Ansteuerung induktiver Lasten durch den Lasttransistor T gezielt dazu eingesetzt, die induktive Last Z nach dem Sperren des Transistors T abzukommutieren. Nach Vorliegen eines Abschaltsignals an dem Ansteueranschluss IN, und damit an dem Gate-Anschluss des Transistors T, und bei Ansteigen der Drain-Source-Spannung hält die Begrenzungsschaltung 10 den Transistor T so lange leitend bis die Last so weit abkommutiert ist, dass die Laststreckenspannung des Transistors T unter den Wert der Klemmspannung abgesunken ist. Während dieses Betriebszustandes, bei dem die Gesamtschaltung mit der Begrenzungsschaltung 10 und dem Transistor T nach Art einer Zenerdiode funktioniert, wird die zuvor in der induktiven Last Z gespeicherte Energie in dem Transistor in Wärme umgesetzt. Dies kann zu thermischen Instabilitäten führen, die die Spannungsfestigkeit des Bauelements insgesamt beeinträchtigen können, wie nachfolgend erläutert ist.
  • 2 zeigt die Übertragungskennlinie eines in Bezug auf einen niedrigen Einschaltwiderstand optimierten MOSFET, in dem Beispiel eines MOSFET des Typs SPP80N06S2-05 der Infineon Technologies AG, München. Dargestellt ist der Drainstrom Id abhängig von der Gate-Source-Spannung Vgs für zwei verschiedene Temperaturen T10 = 37°C und T20 = 175°C. Aus der Kennlinie ist ersichtlich, dass bei einer Gate-Source-Spanung kleiner als ein Grenzwert Vgs0 bzw. bei Strömen kleiner als ein Grenzwert Id0 eine Erhöhung der Temperatur eine Erhöhung des Stromflusses zur Folge hat, es liegt somit eine thermische Mitkopplung (αT < 0) vor. Erst bei Gate-Source-Spannungen größer als Vgs0 wird ein Betriebszustand mit einer thermischen Gegenkopplung (αT < 0) erreicht, bei dem bei gleicher Gate-Source-Spannung der Strom mit zunehmender Temperatur kleiner wird.
  • Ein Betrieb des Bauelements bei kleinen Strömen im Bereich der thermischen Mitkopplung kann zu Instabilitäten dahingehend führen, dass der bei steigenden Temperaturen ansteigende Strom die Bauelementtemperatur weiter erhöht, was wiederum zu einer Erhöhung des Stromes führt und letztendlich zu einer Zerstörung des Bauelementes führen kann.
  • Bei einem zellenartig aufgebauten Transistor, der eine Vielzahl gleichartiger aufgebauter und parallel geschalteter Transistorzellen aufweist, können sich aufgrund des oben erläuterten Effekts bei Betrieb im Bereich der thermischen Mitkopplung erhebliche Strom- und Temperaturenhomogenitäten ergeben. Bei einem solchen Bauelement erwärmen sich die Zellen bereits abhängig von ihrer Position in dem Zellenfeld in unterschiedlichem Maße. So erwärmen sich Zellen im Inneren des Zellenfeldes wegen der schlechteren Wärmeabfuhr üblicherweise stärker als Zellen im Randbereich des Zellenfeldes. Bei thermischer Mitkopplung übernehmen Zellen, die in einem Bereich höherer Temperatur liegen einen größeren Anteil des fließenden Laststromes, was wiederum zu einer weiteren Erhöhung der Temperatur in diesem Bereich des Zellenfeldes und zu einer weiteren Stromerhöhung führt, bis es zu einer Zerstörung einzelner Zellen und damit des Bauelements kommt, während die Temperatur- oder Strombelastung anderer Zellen des Zellenfeldes noch weit von einer zerstörenden Belastung entfernt sein kann.
  • Derartige Probleme können dadurch vermieden werden, dass die Gate-Source-Spannung stets so groß gewählt wird, dass das Bauelement nicht im Betriebszustand der thermischen Mitkopplung, sondern stets bei thermischer Gegenkopplung betrieben wird betrieben, bei der eine steigende Temperatur eine Verringerung des fließenden Stromes bewirkt. Bei Einsatz eines solchen Transistors in der in 1 dargestellten Schaltung mit einer Spannungsbegrenzungsschaltung 10 kann ein solcher Betriebszustand jedoch nicht immer sichergestellt werden, da die Gate-Source-Spannung durch die Klemmschaltung 10 abhängig von den Spannungsverhältnissen in der Laststrecke des Transistors T eingestellt wird. Bei einer länger andauernden Überspannung an dem Transistor wird der Transistor zumindest beim Einschalten und vor dem Ausschalten im Bereich der thermischen Mitkopplung betrieben, was zu einer Zerstörung des Bauelements führen kann.
    •
  • Ziel der vorliegenden Erfindung ist es, eine Schaltungsanordnung mit einem Lasttransistor und einer Spannungsbegrenzungsschaltung zur Verfügung zu stellen, bei der Strom- und Temperaturinstabilitäten des Lasttransistors verhindert werden. Ziel der Erfindung ist es außerdem ein Verfahren zur Ansteuerung eines Lasttransistors, der eine zwischen einen Lastanschluss und einen Ansteueranschluss geschaltete Spannungsbegrenzungsschaltung aufweist, zur Verfügung zu stellen, bei dem Strom- und Temperaturinstabilitäten des Lasttransistors verhindert werden.
  • Diese Ziele werden durch eine Schaltungsanordnung gemäß den Merkmalen des Anspruchs 1 und ein Verfahren gemäß den Merkmalen des Anspruchs 11 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
  • Die Schaltungsanordnung umfasst einen Lasttransistor mit einem Steueranschluss und einem ersten und zweiten Lastanschluss, einen an den Steueranschluss des Lasttransistors gekoppelten Ansteueranschluss zum Anlegen eines Ansteuersignals für den Lasttransistor, und eine zwischen einen der Lastanschlüsse und den Ansteueranschluss des Transistors geschaltete Spannungsbegrenzungsschaltung. Außerdem ist eine an die Spannungsbegrenzungsschaltung angeschlossene Deaktivierungsschaltung zur Deaktivierung der Spannungsbegrenzungsschaltung abhängig von einem Deaktivierungssignal vorhanden, wobei dieses Deaktivierungssignal von einem Laststrom durch den Lasttransistor und/oder von einer Ansteuerspannung des Lasttransistors abhängig ist. Vorzugsweise ist die Deaktivierungsschaltung dazu ausgebildet ist, die Spannungsbegrenzungs schaltung zu deaktivieren, wenn der Laststrom unter einen vorgegebenen Wert und/oder wenn die Ansteuerspannung unter einen vorgegebenen Wert absinkt, wobei diese Grenzwerte so gewählt sind, dass ein Betrieb des Bauelements im Zustand thermischer Mitkopplung verhindert wird.
  • Die Deaktivierungsschaltung, die die Spannungsbegrenzungsschaltung abhängig von dem Laststrom oder der Ansteuerspannung des Transistors deaktiviert, verhindert, dass der Lasttransistor angesteuert durch die Spannungsbegrenzungsschaltung in einem Arbeitspunkt betrieben wird, bei dem eine thermische Mitkopplung auftritt, woraus die erwähnten thermischen Instabilitäten resultieren könnten. Liegt bei abgeschalteter Spannungsbegrenzungsschaltung eine Überspannung – beispielsweise während des Abkommutierens einer induktiven Last – über dem Lasttransistor an, so geht der Lasttransistor in den Avalanche-Betrieb über, sobald dessen Avalanche-Spannung erreicht wird. Im Avalanche-Betrieb werden Verluste gleichmäßig über das Bauelement auf die einzelnen Zellen verteilt, so dass der Avalanche-Betrieb bei kleinen Lastströmen einen stabileren Betriebszustand des Bauelements darstellt, als ein Betriebszustand bei einer Ansteuerung durch die Spannungsbegrenzungsschaltung derart, dass sich kleine Lastströme einstellen.
  • Vorzugsweise ist der Lasttransistor in einem ersten Halbleiterchip integriert, während die Spannungsbegrenzungsschaltung und die Deaktivierungsschaltung in einem auf den ersten Halbleiterchip aufgebrachten zweiten Halbleiterchip, der als Logikchip dient, integriert sind. In diesem Logikchip können in hinlänglich bekannter Weise weitere Schutz- oder Ansteuerfunktionen des Lasttransistors, wie beispielsweise ein Übertemperaturschutz oder eine Strombegrenzung, integriert sein, wie dies bei intelligenten Halbleiterschaltern (Smart-FET) bekannt ist. Bei Integration des Lasttransistors in einer solchen Anordnung ist darauf zu achten, dass die maximal auftretende Spannung, die der Avalanche-Spannung des Lasttran sistors entspricht, entweder geringer ist als die sogenannte Technologiespannung des Logikchips, oder dass eine zusätzlich Schutzstruktur, beispielsweise ein Schutzwiderstand, für den Logikchip vorhanden ist, um eine Beschädigung des Logikchips bei Avalanche-Betrieb des Lasttransistors zu verhindern. Übliche Werte für die Technologiespannung des Logikchips bei Smart-FET liegen im Bereich von 80V, während die Werte für die Technologiespannung des Lasttransistorchips im Bereich von 50V liegen, so dass in diesem Fall eine Gefährdung des Lofikchips bei Betrieb des Lasttransistors im Avalanche-Betrieb nicht gegegeben ist.
  • Die Spannungsbegrenzungsschaltung umfasst in ihrer einfachsten Ausführungsform wenigstens eine Zenerdiode und eine entgegengesetzt zu der Zenerdiode geschaltete Diode. Derartige Spannungsbegrenzungsschaltungen, dienen in bekannter Weise zum Schutz des Lasttransistors vor Überspannungen und zum gezielten Abkommutieren von in Reihe zu dem Lasttransistor geschalteten induktiven Lasten. Die Spannung, bei der die Spannungsbegrenzungsschaltung einsetzt, den Lasttransistor leitend anzusteuern, und die im Wesentlichen durch die Durchbruchsspannung der wenigstens einen Zenerdiode bestimmt ist, ist selbstverständlich so, dass sie unterhalb der Technolgiespannung des Lasttransistorchips liegt.
  • Weiterhin besteht die Möglichkeit, wenigstens zwei Zenerdioden in Reihe zu schalten, von denen wenigstens eine wahlweise überbrückbar ist. Dies ermöglicht eine Einstellung der Einsatzspannung der Spannungsbegrenzungsschaltung und ermöglicht insbesondere eine Abkommutierung einer induktiven Last mit einer über der Zeit variierenden Abkommutierspannung.
  • Die Deaktivierungsschaltung umfasst bei einer besonders einfach zu realisierenden Ausführungsform einen zwischen dem einen Lastanschluss und dem Ansteueranschluss in Reihe zu der Spannungsbegrenzungsschaltung geschalteten Schalter, wobei die Spannungsbegrenzungsschaltung bei geschlossenem Schalter aktiviert und bei geöffnetem Schalter deaktiviert ist.
  • Zur Bereitstellung des Deaktivierungssignals umfasst die Deaktivierungsschaltung bei einer Ausführungsform eine einen Laststrom durch den Lasttransistor ermittelnde Strommessanordnung zur Bereitstellung eines Stromsignals und eine das Strommessignal mit einem Referenzwert vergleichende Vergleicherschaltung.
  • Alternativ zu der Strommessanordnung oder zusätzlich zu der Strommessanordnung, umfasst die Deaktivierungsschaltung eine die Ansteuerspannung des Lasttransistors ermittelnde Spannungsmessanordnung zur Bereitstellung eines Spannungsmesssignals und eine das Spannungsmessignal mit einem Referenzwert vergleichende Vergleicherschaltung zur Bereitstellung des Deaktivierungssignals.
  • Vorzugsweise ist die Deaktivierungsschaltung dazu ausgebildet ist, die Spannungsbegrenzungsschaltung erst nach einer vorgegebenen Zeitdauer zu deaktivieren, nachdem das Strommesssignal oder das Spannungsmesssignal unter den jeweiligen Referenzwert abgesunken sind. Dem liegt die Erkenntnis zugrunde, dass kleine Lastströme oder kleine Ansteuerspannungen, die nur für eine kurze Zeitdauer anliegen, die geringer als die vorgegebene Zeitdauer ist, nicht ausreichen um trotz thermischer Mitkopplung thermische Instabilitäten zu erzeugen, die zu einer Zerstörung des Bauelements führen können.
  • Bei einer weiteren Ausführungsform ist die Deaktivierungsschaltung dazu ausgebildet ist, die Spannungsbegrenzungsschaltung frühestens mit oder eine vorgegebene Zeitdauer nach Vorliegen eines Abschaltsignals für den Lasttransistor zu deaktivieren und die Spannungsbegrenzungsschaltung vorzugsweise jeweils während des Vorliegens eines Einschaltsignals zu aktivieren. Dies ist deshalb vorteilhaft, weil dadurch sichergestellt ist, dass die Deaktivierungsschaltung beim Abschal ten des Lasttransistors zunächst aktiviert ist, um den Transistor vor Überspannungen zu schützen und insbesondere eine induktive Last abzukommutieren. Die Spannungsbegrenzungsschaltung wird in diesem Fall erst dann deaktiviert, wenn nach einem Abschaltsignal der Laststrom oder die Ansteuerspannung unter einen jeweils vorgegebenen Wert absinken.
  • Bei dem Verfahren zur Ansteuerung eines Lasttransistors mit einem Ansteueranschluss, der an eine Ansteuerklemme zum Anlegen eines Ansteuersignals gekoppelt ist, und mit einem ersten und zweiten Lastanschluss, bei dem eine Spannungsbegrenzungsschaltung zwischen einen der Lastanschlüsse und den Ansteueranschluss geschaltet ist, ist vorgesehen, die Spannungsbegrenzungsschaltung abhängig von einem Laststrom durch den Lasttransistor und/oder abhängig von einer Ansteuerspannung des Lasttransistors zu deaktivieren.
  • Bei einer Ausführungsform dieses Verfahrens ist vorgesehen, dass die Spannungsbegrenzungsschaltung deaktiviert wird, wenn der Laststrom unter einen vorgegebenen Wert und/oder die Ansteuerspannung unter einen vorgegebenen Wert abgesunken sind/ist.
  • Vorzugsweise wird die Spannungsbegrenzungsschaltung erst nach einer vorgegebenen Zeit deaktiviert, nachdem der Laststrom unter einen vorgegebenen Wert und/oder die Ansteuerspannung unter einen vorgegebenen Wert abgesunken sind/ist. Dem liegt die Erkenntnis zugrunde, dass ein Betrieb des Lasttransistors in dem Betriebszustand mit thermischer Mitkopplung für eine nur kurze Zeitdauer nicht ausreichend ist, um eine Zerstörung des Lasttransistors aufgrund thermischer Instabilitäten herbei zu führen.
  • Bei einer weiteren Ausführungsform ist vorgesehen, dass die Spannungsbegrenzungsschaltung frühestens mit dem Vorliegen eines Abschaltsignals oder frühestens eine vorgegebene Zeitdauer nach dem Vorliegen eines Abschaltsignals deaktiviert wird, während die Spannungsbegrenzungsschaltung vorzugsweise mit einem Einschaltsignal oder während des Vorliegens eines Einschaltsignals noch vor dem Abschaltsignal aktiviert wird. Hierdurch ist sichergestellt, dass die Spannungsbegrenzungsschaltung aktiviert ist, um den Lasttransistor vor Überspannungen zu schützen bzw. eine induktive Last abzukommutieren, wenn der Lasttransistor angesteuert durch das Ansteuersignal abgeschaltet wird. Erst nach Vorliegen des Abschaltsignals kann die Spannungsbegrenzungsschaltung deaktiviert werden, wenn der Laststrom oder die Ansteuerspannung unter den jeweils vorgegebenen Wert absinken.
    •
  • Die vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von Figuren näher erläutert.
  • 1 zeigt eine Schaltungsanordnung mit einem Lasttransistor und einer Spannungsbegrenzungsschaltung nach dem Stand der Technik.
  • 2 zeigt die Übertragungskennlinie eines MOSFET, wobei der Laststrom über der Ansteuerspannung aufgetragen ist.
  • 3 zeigt ein erstes Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung mit einem Lasttransistor, einer Spannungsbegrenzungsschaltung und einer Deaktivierungsschaltung für die Spannungsbegrenzungsschaltung.
  • 4 zeigt ein zweites Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung.
  • 5 zeigt ein Ausführungsbeispiel einer ein Deaktivierungssignal bereitstellenden Schaltungsanordnung in der Deaktivierungsschaltung.
  • 6 zeigt ein weiteres Ausführungsbeispiel der das Deaktivierungssignal bereitstellenden Schaltungseinheit (6a) und beispielhafte zeitliche Verläufe ausgewählter, in dieser Schaltungseinheit vorkommender Signale (6b).
  • 7 zeigt ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung mit einem Lasttransistor, einer Spannungsbegrenzungsschaltung und einer Deaktivierungsschaltung (7a) und zeitliche Verläufe ausgewählter, in der Schaltungsanordnung vorkommender Signale (7b).
  • 8 zeigt ein Realisierungsbeispiel einer das Deaktivierungssignal bereitstellenden Schaltungseinheit in der Schaltungsanordnung gemäß 7a.
  • 9 zeigt ein Ausführungsbeispiel einer Spannungsbegrenzungsschaltung mit einstellbarer Begrenzungsspannung (9a) und zeitliche Verläufe ausgewählter Signale in der Schaltungsanordnung (9b)
  • 10 zeigt schematisch eine Chip-on-Chip-Anordnung zur Integration der erfindungsgemäßen Schaltungsanordnung.
  • In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
  • 3 zeigt ein erstes Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung, die einen Lasttransistor T und eine Spannungsbegrenzungsschaltung 10 für den Lasttransistor T umfasst. Der Lasttransistor T ist in dem Ausführungsbeispiel als n-Kanal-MOSFET ausgebildet, dessen Drain- und Source-Anschlüsse D, S dessen Lastanschlüsse bilden und dessen Gate-Anschluss dessen Ansteueranschluss bildet. Die Spannungsbegrenzungsschaltung 10 umfasst in dem Ausführungsbeispiel eine Reihenschaltung einer Zenerdiode Z1 und einer Diode D1, die entgegengesetzt zueinander geschaltet sind, so dass stets eines der beiden Bauelemente in Sperrrichtung betrieben wird. Die Kathode der Zenerdiode Z1 ist dabei an den Drain-Anschluss D des MOSFET T gekoppelt. Die Reihenschaltung mit der Zenerdiode Z1 und der Diode D1 ist zwischen den Drain-Anschluss und den Gate-Anschluss G des MOSFET T geschaltet.
  • Die Schaltungsanordnung umfasst weiterhin eine Deaktivierungsschaltung 20 zur Deaktivierung der Spannungsbegrenzungsschaltung 10 abhängig von einem Laststrom Id durch den MOSFET T. Die Deaktivierungsschaltung 20 umfasst zu diesem Zweck einen Schalter 23, der zwischen den Drain-Anschluss D und den Gate-Anschluss G in Reihe zu der Spannungsbegrenzungsschaltung 10 geschaltet ist und der in geschlossenem Zustand die Spannungsbegrenzungsschaltung aktiviert und in geöffnetem Zustand deaktiviert. Die Deaktivierungsschaltung 20 umfasst eine Strommessanordnung 21, die den Laststrom Id durch den MOSFET T erfasst und ein Laststromsignal S21 erzeugt, das einer Deaktivierungssignalerzeugungsschaltung 22 zugeführt ist, die ein Deaktivierungssignal S22 zur Ansteuerung des Schalters 22 zur Verfügung stellt. Die nur schematisch als Block in dem Laststrompfad des MOSFET T eingezeichnete Strommessanordnung 21 kann in beliebiger herkömmlicher Weise realisiert sein. So besteht insbesondere die Möglichkeit, den Laststrom unter Anwendung des sogenannten Stromsense-Prinzips zu erfassen, bei dem parallel zu dem Lasttransistor ein nicht näher dargestellter Messtransistor mit kleinerer Transistorfläche vorhanden ist. Über das Flächenverhältnis von Messtransistor zu Lasttransistor kann dabei anhand des erfassten Stromes durch den Messtransistor auf den Strom durch den Lasttransistor geschlossen werden.
  • Die in 3 dargestellte Deaktivierungssignalerzeugungsschaltung 22 ist dazu ausgebildet, den Schalter 23 zu öffnen, um die Spannungsbegrenzungsschaltung 10 zu deaktivieren, wenn der Laststrom Id unter einen vorgegebenen wert abgesunken ist. Dieser Grenzwert, bei dem die Spannungsbegrenzungsschaltung 10 deaktiviert wird, ist so gewählt, dass bei Strömen kleiner als diesem Grenzwert der Transistor T vom Betriebszustand der thermischen Gegenkopplung in dem Betriebszustand der thermischen Mitkopplung übergeht. Ein Abschalten der Spannungsbegrenzungsschaltung 10 bei solch kleinen Lastströmen bewirkt, dass bei Vorliegen einer Überspannung der Transistor T über die Spannungsbegrenzungsschaltung 10 nicht mehr leitend angesteuert werden kann, sondern dass der Transistor T bei solchen Überspannungen in den Avalanche-Betrieb übergeht, der bei kleinen Lastströmen im Vergleich zu einer geringen Aufsteuerung durch die Begrenzungsschaltung 10 den stabileren Betriebszustand darstellt.
  • 4 zeigt eine Abwandlung der in 3 dargestellten Schaltungsanordnung die sich von der in 3 dargestellten dadurch unterscheidet, dass anstelle des Laststromes Id durch den Lasttransistor T die Gate-Source-Spannung Vgs des Lasttransistors T ausgewertet wird, um die Spannungsbegrenzungsschaltung 10 zu deaktivieren. Die Deaktivierungsschaltung 20 umfasst in diesem Fall eine Spannungsmessanordnung 25, die zwischen den Gate-Anschluss G und den Source-Anschluss S des MOSFET T geschaltet ist und die ein Spannungsmesssignal S25 bereitstellt. Dieses Spannungsmesssignal S25 ist einer Deaktivierungssignalerzeugungsschaltung 22 zugeführt, die abhängig von diesem Spannungsmesssignal S25 das Deaktivierungssignal S22 für den in Reihe zu der Spannungsbegrenzungsschaltung geschalteten Schalter 23 erzeugt.
  • Bezugnehmend auf 2 zeichnet sich der Betriebszustand des MOSFET, bei dem eine thermische Mitkopplung vorliegt, durch kleine Lastströme oder kleine Gate-Source-Spannungen aus, so dass ein Vorliegen dieses Betriebszustandes entweder über den fließenden Laststrom Id, über der Schaltung gemäß 3, oder über die Gate-Source-Spannung Vgs, wie bei der Schaltung gemäß 4, ermittelt werden kann, um den Transistor dann abhängig von den ermittelten Werten zu deaktivieren.
  • Zur Ansteuerung des Transistors T ist dessen Gate-Anschluss G an eine Eingangsklemme IN gekoppelt, an der ein Ansteuersignal Sin für den Transistor T anliegt. Eine Treiberschaltung DRV dient zur Umsetzung des üblicherweise einen Logikpegel aufweisenden Signals Sinauf geeignete Ansteuerpegel für den Lasttransistor T. Die Pegel zur leitenden Ansteuerung des Transistors T über das Ansteuersignal Sin sind üblicherweise so gewählt, dass das Bauelement nicht im Betriebsbereich der thermischen Mitkopplung betrieben wird, so dass der fließende Laststrom Id bzw. die anliegende Gate-Source-Spannung Vgs größer sind als die Grenzwerte, bei denen eine Abschaltung der Spannungsbegrenzungsschaltung 10 erfolgt. Bei leitend durch das Signal Sin angesteuertem Transistor T ist bei einer üblichen Dimensionierung der Schaltung somit sichergestellt, dass die Spannungsbegrenzungsschaltung 10 aktiviert ist.
  • 5 zeigt ein einfaches Realisierungsbeispiel der Deaktivierungssignalerzeugungsschaltung 22, die einem Komparator K22 aufweist, dem je nach Ausführungsbeispiel das Strommesssignal S21 der Strommessanordnung (3) oder das Spannungsmesssignal S25 der Spannungsmessanordnung 25 (4) zugeführt ist. Der Komparator K22 vergleicht dieses Messsignal S21 bzw. S25 mit einem durch eine Referenzspannungsquelle bereitgestellten Referenzwert Vref1. Das Messsignal S21 bzw. S25 ist dem Plus-Eingang des Komparators K22, und das Referenzsignal Vref1 ist dem Minus-Eingang des Komparators K22 zugeführt. Das am Ausgang des Komparators K22 anliegende Deaktivierungssignal S22 nimmt einen High-Pegel an, um den Schalter 23 (3 und 4) zu schließen, wenn das Messsignal S21 bzw. S25 größer als der Referenzwert Vref1 ist, und das Deaktivierungssignal S22 nimmt einen Low-Pegel an, um den Schalter 10 zu öffnen, wenn das Messsignal S21 bzw. S25 unter den Wert des Referenzsignals Vref1 absinkt. Der Wert des Re ferenzsignals Vref1 ist abhängig davon, ob das Messsignal das Strommesssignal S21 oder das Spannungsmesssignal S25 ist, geeignet gewählt ist, um den Schalter 10 dann zu öffnen, wenn der MOSFET T in dem Betriebsbereich mit thermischer Mitkopplung übergeht. Dieser Betriebsbereich kann in hinlänglich bekannter Weise der Übertragungskennlinie des jeweils eingesetzten MOSFET T entnommen werden, um abhängig davon den Referenzwert Vref1 festzulegen.
  • 6a zeigt ein weiteres Ausführungsbeispiel einer Deaktivierungssignalerzeugungsschaltung 22, die sich von der in 5 dargestellten dadurch unterscheidet, dass ein Zeitglied T22 und ein Oder-Glied OR22 vorhanden sind. Das Ausgangssignal SK22 des entsprechend der Schaltung in 5 verschalteten Komparators K22 ist dem Zeitglied T22 und einem Eingang des Oder-Glieds OR22 zugeführt. Dem Eingang des Oder-Glieds OR22 ist das Ausgangssignal des Zeitglieds T22 zugeführt, wobei das Zeitglied T22 dazu ausgebildet ist, eine fallende Flanke des Eingangssignals SK22 um eine Zeitdauer T1 zeitverzögert auf dessen Ausgangssignal ST22 abzubilden.
  • Bei dieser Deaktivierungssignalerzeugungsschaltung gemäß 6a nimmt das Deaktivierungssignal S22 erst eine Zeitdauer T1 nach einem Absinken des Messsignals S21/S25 unter den Referenzwert Vref einen Low-Pegel an, um den Schalter 10 abzuschalten. Dem liegt die Erkenntnis zugrunde, dass ein Betrieb des MOSFET T bei kleinen Lastströmen bzw. kleinen Ansteuerschaltungen nur für kurze Zeit nicht ausreichend ist, um den MOSFET aufgrund der auftretenden thermischen Instabilitäten zu zerstören. Die Funktionsweise der Deaktivierungssignalerzeugungsschaltung 22 gemäß 6a ist in 6b anhand der zeitlichen Verläufe des Messsignals S21/525, des Ausgangssignals SK22 des Komparators K22, des Ausgangssignals ST22 des Zeitglieds T22 und des Deaktivierungssignals S22 veranschaulicht. Das Messsignal S21 sinkt zu einem Zeitpunkt t1 unter den Referenzwert Vref ab, woraus eine fallende Flanke des Komparatorausgangssignals SK22 resultiert. Diese fal lende Flanke wird erst zeitverzögert mit einer Verzögerungszeit T1 an das Ausgangssignal ST22 des Zeitglieds T22 weitergegeben, wobei dieses Ausgangssignal ST22 zusammen mit dem Komparatorausgangssignal SK22 dem Oder-Glied OR22 zugeführt ist. Das am Ausgang des Oder-Glieds OR22 anliegende Deaktivierungssignal S22 nimmt erst nach Ablauf der Zeitdauer T1 nach dem Zeitpunkt t1 einen Low-Pegel an, um den Schalter 10 zu öffnen. Das Zeitglied T22 ist so ausgebildet, dass eine steigende Flanke des Komparatorausgangssignals SK22 sofort auf das Ausgangssignal ST22 weitergegeben wird, so dass ein Ausschalten des Schalters 10 unterbleibt, wenn das Messsignal nur für eine kurze Zeitdauer, die kleiner als die Verzögerungszeit T1 ist, unter den Wert des Referenzsignals Vref absinkt.
  • 7a zeigt eine Abwandlung der in den 1 und 2 dargestellten Schaltungsanordnungen. Bei dieser Schaltungsanordnung erfolgt eine Deaktivierung der Spannungsbegrenzungsschaltung 10 ebenfalls durch Öffnen des Schalters 23, wobei der Schalter durch ein Ansteuersignal S23 angesteuert ist, das auch von dem Ansteuersignal Sin abhängig ist. Hierdurch wird sichergestellt, dass der Schalter 23 erst dann geöffnet wird, um die Spannungsbegrenzungsschaltung 10 zu deaktivieren, wenn ein Abschaltsignal an der Eingangsklemme IN anliegt, wenn das Ansteuersignal Sin also einen Pegel annimmt, bei dem der Halbleiterschalter T sperren soll. Zur Realisierung dieser Abhängigkeit der Deaktivierung der Spannungsbegrenzungsschaltung 10 von dem Eingangssignal Sin ist bei der Schaltungsanordnung gemäß 7a vorgesehen, das Deaktivierungssignal S22 der Deaktivierungssignalerzeugungsschaltung 22 in einer Verknüpfungsschaltung 23 mit dem Eingangssignal Sin zu verknüpfen, um ein den Schalter 23 ansteuerndes zweites Deaktivierungssignal S23 zur Verfügung zu stellen.
  • Die Funktionsweise der Schaltungsanordnung gemäß 7a wird nachfolgend anhand zeitlicher Verläufe des Ansteuersignals Sin, des ersten Deaktivierungssignals S22 und des zweiten De aktivierungssignals S23 erläutert. Zu Zwecken der Erläuterung sei angenommen, dass das Ansteuersignal Sin zu einem Zeitpunkt t2 eine fallende Flanke aufweist, von einem High-Pegel also auf einen Low-Pegel wechselt. Das Deaktivierungssignal S22 kann über der Zeit beliebige, von dem Laststrom Id durch den Halbleiterschalter T oder von der Ansteuerspannung Vgs des Halbleiterschalters abhängige Verläufe annehmen. Die Verknüpfungsschaltung ist in dem Beispiel so ausgebildet, dass das zweite Deaktivierungssignal S23 einen Low-Pegel aufweist, solange das Ansteuersignal Sin einen High-Pegel oder Einschaltpegel aufweist, solange der Lasttransistor T also leitend angesteuert ist, wobei es grundsätzlich ausreichend ist, erst kurz vor der fallenden Flanke des Ansteuersignals Sin einen Low-Pegel des Signals S23 zu erzeugen, um die Spannungsbegrenzungsschaltung 10 vor dem Abschalten des Transistors T zu aktivieren. Darüber hinaus sorgt die Verknüpfungsschaltung 23 dafür, dass das zweite Deaktivierungssignal S23 noch für eine vorgegebene Zeitdauer T2 nach einer fallenden Flanke des Ansteuersignals Sin auf einem Low-Pegel verbleibt, um während dieser Zeitdauer nach dem Abschalten des Lasttransistors T eine Deaktivierung der Spannungsbegrenzungsschaltung 10 zu verhindern. Erst nach Ablauf dieser Verzögerungszeit T2 folgt der Verlauf des zweiten Ansteuersignals S23 dem zeitlichen Verlauf des durch die Deaktivierungssignalerzeugungsschaltung 22 erzeugten Signals S22. Ein Low-Pegel des Ansteuersignals Sin entspricht im vorliegenden Fall einem Ausschaltpegel bzw. Ausschaltsignal.
  • Ein schaltungstechnisches Realisierungsbeispiel einer Verknüpfungsschaltung 23 ist in 8 dargestellt. Die Verknüpfungsschaltung umfasst ein Und-Gatter AND, dem das erste Deaktivierungssignal S22 direkt an einem Eingang zugeführt ist. Die Schaltung 23 umfasst weiterhin ein Verzögerungsglied T23 und einen dem Verzögerungsglied T23 nachgeschalteten Inverter INV, wobei ein Ausgangssignal des Inverters INV an einem weiteren Eingang des Und-Gatters AND anliegt. Am Ausgang des Und-Gatters AND steht das zweite Deaktivierungssignal S23 zur Ansteuerung des Schalters zur Verfügung. Das Verzögerungsglied T23, dem das Ansteuersignal Sin zugeführt ist, ist dazu ausgebildet, eine fallende Flanke des Ansteuersignals Sin zeitverzögert mit einer Verzögerungszeit T2 weiterzugeben. Das Signal am Ausgang des Inverters INV bleibt auf einem Low-Pegel, solange das Ansteuersignal Sin einen High-Pegel aufweist, und bedingt durch das verzögernde Verhalten des Verzögerungsglieds T23 auch noch für eine Zeitdauer G2 nach einer fallenden Flanke des Ansteuersignals Sin. Erst nach Ablauf dieser Verzögerungszeit T2 nimmt das Signal am Ausgang des Inverters INV einen High-Pegel an, um dann das Signal S22 passieren zu lassen.
  • Die in 7a dargestellte Deaktivierungsschaltung eignet sich besonders für Anwendungen, bei denen ein Lasttransistor zum Schalten einer induktiven Last dient und bei denen nach dem Abschalten für eine vorgegebene Zeitdauer ein definiertes Abkommutieren der induktiven Last über die Spannungsbegrenzungsschaltung bzw. Abkommutierungsschaltung 10 erfolgen soll.
  • Die bislang in den Figuren dargestellte Spannungsbegrenzungs- oder Abkommutierungsschaltung 10 stellt das einfachste Realisierungsbeispiel einer solchen Schaltung dar. Selbstverständlich sind beliebige weitere Spannungsbegrenzungsschaltungen geeignet, die den Lasttransistor T bei Erreichen einer vorgegebenen Laststreckenspannung leitend ansteuern, um ein weiteres Ansteigen der Laststreckenspannung zu verhindern, bzw. um die Laststreckenspannung auf einen vorgegebenen Wert zu klemmen, und eine Last abzukommutieren.
  • Vorteilhafterweise ist die Spannungsbegrenzungsschaltung 10 entsprechend dem in 9a dargestellten Ausführungsbeispiel realisiert. Diese Spannungsbegrenzungsschaltung umfasst wenigstens zwei in Reihe geschaltete Zenerdioden Z1, Z2 und eine in der bereits erläuterten Weise verschalteten Diode D1, wobei die Begrenzungsspannung oder Abkommutierspannung bei dieser Schaltung 10 dadurch einstellbar ist, dass eine der beiden Zenerdioden Z1 durch einen Schalter 12 überbrückbar ist. Dieser Schalter 12 ist durch ein Schaltsignal S12 angesteuert, das von dem Ansteuersignal Sin des Halbleiterschalters T abgeleitet ist. Das Schaltsignal S12 wird durch eine Signalerzeugungsschaltung 11 abhängig von dem Ansteuersignal Sin erzeugt, wobei diese Signalerzeugungsschaltung 11 vorzugsweise dahingehend ausgebildet ist, dass sie nach dem Abschalten des Lasttransistors T, also nach einer fallenden Flanke des Ansteuersignals Sin den Schalter 12 für eine vorgegebene Zeitdauer T3 schließt, um für diese Zeitdauer die Begrenzungs- bzw. Abkommutierspannung auf den Wert der Durchbruchspannung der Zenerdiode Z2 zu reduzieren. 9b zeigt den zeitlichen Verlauf des Ansteuersignals Sin, das im Beispiel zum Zeitpunkt T3 eine fallende Flanke aufweist, wobei anschließend an diese fallende Flanke der Schalter 12 für die Zeitdauer T3 geschlossen wird. Bei Verwendung einer Begrenzungsschaltung gemäß 9a in einer Schaltung gemäß 7a sind die Zeitdauer T3 und die Zeitdauer T2 so aufeinander abgestimmt, dass die Zeitdauer T3 kleiner als die Zeitdauer T2 ist.
  • Vorzugsweise sind der Lasttransistor T in einem ersten Chip integriert, während die Spannungsbegrenzungsschaltung und die Deaktivierungsschaltung 20 in einem zweiten Chip integriert sind. 10 zeigt eine Chipanordnung zur Realisierung eines solchen Systems, wobei IC1 einen ersten Chip bezeichnet, in dem in nicht näher dargestellter Weise der Lasttransistor integriert ist, und wobei IC2 einen zweiten Chip bezeichnet, der auf den ersten Chip IC1 getrennt durch eine Isolationsschicht 15 aufgebracht ist und in dem nicht näher dargestellter Weise die Spannungsbegrenzungsschaltung 10 und die Deaktivierungsschaltung 20 integriert sind. Der Lasttransistor T ist vorzugsweise als vertikaler Transistor ausgebildet, dessen Drain-Anschluss durch die Rückseite des Halbleiterchips IC1 gebildet ist, wobei an der Vorderseite des Halbleiterchips IC1 der Gate-Anschluss G und der Source-Anschluss S kontaktierbar sind, wie in 10 schematisch dargestellt ist. Die Rückseite des Transistorchips ICl ist auf einem Leadframe LF aufgebracht, der den Drain-Anschluss bildet. Anschlüsse der Deaktivierungsschaltung stehen an der Vorderseite des Halbleiterchips IC2 zur Verfügung, wobei ein Anschluss der in dem Halbleiterchip IC2 integrierten Spannungsbegrenzungsschaltung 10 beispielsweise über einen Bonddraht B den Leadframe LF kontaktiert, um die Spannungsbegrenzungsschaltung 10 an den Drain-Anschluss des Lasttransistors anzuschließen.
  • Die Technologiespannung des Halbleiterchips IC2 ist vorzugsweise größer ist als die Technologiespannung des Halbleiterchip IC1, bei der ein Avalanche-Betrieb des Lasttransistors T bei abgeschalteter Spannungsbegrenzungsschaltung 10 einsetzt. Hierdurch ist sichergestellt, dass der Logikchip IC2 bei Avalanche-Betrieb des Lasttransistors T nicht beschädigt wird. Besitzen die beiden Chips IC1, IC2 dieselbe Technologiespannung oder ist die Technologiespannung des Logikchips IC2 kleiner als die des Transistorchips ICl, so sind nicht näher dargestellte Schutzstrukturen des Logikchips IC2 vorgesehen, die diesen vor Überspannungen schützen.
    • A
    Ausgangsklemme
    AND
    Und-Gatter
    B
    Bonddraht
    D
    Drain-Anschluss
    D1
    Diode
    DRV
    Treiberschaltung
    G
    Gate-Anschluss
    GND
    Bezugspotentials
    IC1, IC2
    Halbleiterchips
    Id
    Laststrom
    IN
    Ansteuereingang
    INV
    Inverter
    IS
    Isolationsmaterial
    K22
    Komparator
    LF
    Leadframe
    OR22
    Oder-Gatter
    S
    Source-Anschluss
    S12
    Schaltsignal
    S21
    Strommesssignal
    S22
    Deaktivierungssignal
    S23
    Deaktivierungssignal
    S25
    Spannungsmesssignal
    Sin
    Ansteuersignal
    ST22
    Ausgangssignal des Verzögerungsglieds
    T
    Lasttransistor
    T22
    Verzögerungsglied
    T23
    Verzögerungsglied
    Vbb
    Versorgungspotential
    Vgs
    Gate-Source-Spannung
    Vref1
    Referenzsignal
    Z
    Last
    Z1
    Zenerdiode
    Z2
    Zenerdiode
    10
    Spannungsbegrenzungsschaltung, Abkommutier
    schaltung
    11
    Schaltsignalerzeugungsschaltung
    12
    Schalter
    20
    Deaktivierungsschaltung
    21
    Strommessanordnung
    22
    Deaktivierungssignalerzeugungsschaltung
    23
    Schalter
    23
    Verknüpfungsschaltung
    25
    Spannungsmessanordnung

Claims (16)

  1. Schaltungsanordnung, die folgende Merkmale aufweist: – einen Lasttransistor (T) mit einem Steueranschluss (G) und einem ersten und zweiten Lastanschluss (D, S), – einen an den Steueranschluss (G) des Lasttransistors (T) gekoppelten Ansteueranschluss (IN) zum Anlegen eines Ansteuersignals (Sin), – eine zwischen einen (D) der Lastanschlüsse und den Ansteueranschluss (G) des Transistors geschaltete Spannungsbegrenzungsschaltung (10), gekennzeichnet durch – eine an die Spannungsbegrenzungsschaltung (10) angeschlossene Deaktivierungsschaltung (20) zur Deaktivierung der Spannungsbegrenzungsschaltung (10) abhängig von einem Deaktivierungssignal (S22; S23), das von einem Laststrom (Id) durch den Lasttransistor (T) und/oder von einer Ansteuerspannung (Vgs) des Lasttransistors (T) abhängig ist.
  2. Schaltungsanordnung nach Anspruch 1, bei dem die Deaktivierungsschaltung dazu ausgebildet ist, die Spannungsbegrenzungsschaltung (10) zu deaktivieren, wenn der Laststrom (Id) unter einen vorgegebenen Wert und/oder wenn die Ansteuerspannung (Vgs) unter einen vorgegebenen Wert absinkt.
  3. Schaltungsanordnung nach Anspruch 1 oder 2, bei dem die Spannungsbegrenzungsschaltung wenigstens eine Zenerdiode (Z1) und eine entgegengesetzt zu der Zenerdiode (Z1) geschaltete Diode (D2) aufweist.
  4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem die Deaktivierungsschaltung (20) einen zwischen dem einen Lastanschluss (D) und dem Ansteueranschluss (G) in Reihe zu der Spannungsbegrenzungsschaltung (10) geschalteten Schalter (23) umfasst.
  5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem die Deaktivierungsschaltung (20) eine einen Laststrom (Id) durch den Lasttransistor (T) ermittelnde Strommessanordnung (21) zur Bereitstellung eines Stromsignals (S21) und eine das Strommesssignal (S21) mit einem Referenzwert (Vref1) vergleichende Deaktivierungssignalerzeugungsschaltung (22) zur Bereitstellung des Deaktivierungssignals (S22; S23) aufweist.
  6. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem die Deaktivierungsschaltung (20) eine eine Ansteuerspannung (Vgs) des Lasttransistors (T) ermittelnde Spannungsmessanordnung (24) zur Bereitstellung eines Spannungsmesssignals (S24) und eine das Spannungsmesssignal (S24) mit einem Referenzwert (Vref2) vergleichende Deaktivierungssignalerzeugungsschaltung (22) zur Bereitstellung des Deaktivierungssignals (S22; S23) aufweist.
  7. Schaltungsanordnung nach Anspruch 4, bei dem die Deaktivierungsschaltung (20) dazu ausgebildet ist, die Spannungsbegrenzungsschaltung (10) nach einer vorgegebenen Zeitdauer zu deaktivieren, nachdem das Strommesssignal (S21) oder das Spannungsmesssignal (S25) unter den jeweiligen Referenzwert (Vref1, Vref2) abgesunken sind.
  8. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei der die Deaktivierungsschaltung (20) dazu ausgebildet ist, die Spannungsbegrenzungsschaltung frühestens mit Vorliegen oder eine vorgegebene Zeitdauer (T2) nach Vorliegen eines Abschaltsignals an dem Ansteuereingang (IN) zu deaktivieren.
  9. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem der Lasttransistor (T) in einem ersten Halbleiterchip (IC1) und die Spannungsbegrenzungsschaltung (10) und die Deaktivierungsschaltung (20) in einem zweiten Halbleiterchip (IC2) integriert sind.
  10. Schaltungsanordnung nach Anspruch 9, bei der der zweite Halbleiterchip (IC2) auf den ersten Halbleiterchip (IC1) aufgebracht ist.
  11. Verfahren zur Ansteuerung eines Lasttransistors (T) mit einem Ansteueranschluss (G), der an eine Ansteuerklemme (IN) zum Anlegen eines Ansteuersignals (Sin) gekoppelt ist und mit einem ersten und zweiten Lastanschluss (D, S), bei dem eine Spannungsbegrenzungsschaltung (10) zwischen einen (D) der Lastanschlüsse und den Ansteueranschluss (G) geschaltet ist, dadurch gekennzeichnet, dass die Spannungsbegrenzungsschaltung (10) abhängig von einem Laststrom (Id) durch den Lasttransistor (T) und/oder abhängig von einer Ansteuerspannung (Vgs) des Lasttransistors (T) deaktiviert wird.
  12. Verfahren nach Anspruch 11, bei dem die Spannungsbegrenzungsschaltung (10) deaktiviert wird, wenn der Laststrom (Id) unter einen vorgegebenen Wert und/oder die Ansteuerspannung (Vgs) unter einen vorgegebenen Wert abgesunken sind/ist.
  13. Verfahren nach Anspruch 11, bei dem die Spannungsbegrenzungsschaltung nach einer vorgegebenen Zeitdauer (T1) deaktiviert wird, nachdem der Laststrom (Id) unter einen vorgegebenen Wert und/oder die Ansteuerspannung (Vgs) unter einen vorgegebenen Wert abgesunken sind/ist.
  14. Verfahren nach einem der Ansprüche 11 bis 13, bei dem die Spannungsbegrenzungsschaltung (10) frühestens mit dem Vorliegen eines Abschaltsignals (Sin) an dem Ansteuereingang (IN) deaktiviert wird.
  15. Verfahren nach einem der Ansprüche 11 bis 13, bei dem dem die Spannungsbegrenzungsschaltung (10) frühestens nach Ablauf einer vorgegebenen Zeitdauer nach dem Vorliegen eines Abschaltsignals (Sin) an dem Ansteuereingang (IN) deaktiviert wird.
  16. Verfahren nach Anspruch 14 oder 15, bei der die Spannungsbegrenzungsschaltung (10) vor dem Vorliegen eines Abschaltsignals aktiviert wird.
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