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Verfahren und Schaltungsanordnung
zur Führung
des Rückwärtsstromes
eines Sperrschicht-FET (JFET) Die Erfindung betrifft ein Verfahren
und eine Schaltungsanordnung zur Führung des Rückwärtsstromes eines Sperrschicht-FET (JFET), dessen
Gate durch eine Spannungsquelle vorgespannt ist.
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Abschaltbare Leistungshalbleiterschalter
mit konventionellen Bauelementen, die in leistungselektronischen
Schaltungen, beispielsweise Umrichterschaltungen, eingesetzt werden,
weisen antiparallel geschaltete Freilaufdioden auf, die im Augenblick des
Schaltens eines weiteren, im Stromkreis befindlichen Schalters das
Weiterfließen
eines induktiven Stromes in Rückwärtsstromrichtung
ermöglichen. Die
Freilaufdioden sind entweder in den Leistungshalbleiterschalter
integriert, so bei Metalloxidschicht-Feldeffekt-Transistoren (MOSFET),
oder den aktiven Schaltern ist eine externe Freilaufdiode parallel
geschaltet (Insulated-Gate-Bipolar-Transistoren – IGBT). Diese Freilaufdioden
sind für
den gesamten Laststrom ausgelegt.
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In WO 00/779331 A1 wurde vorgeschlagen, als
abschaltbaren Leistungshalbleiterschalter eine Kaskodenschaltung
zu verwenden, bestehend aus einer Reihenschaltung eines nieder-
und eines hochsperrenden Halbleiterschalters. Der niedersperrende Halbleiterschalter
ist beispielsweise ein MOSFET und der hochsperrende Halbleiterschalter
ein Sperrschicht-FET (junctionfield-effect-transistor – JFET). Die
JFETs haben den Vorteil, dass sie strombegrenzend sind und ein hohes
Durchlass-/Sperrspannungsverhältnis
aufweisen. Die beiden JFETs zweier Kaskodenschalter eines Brückenzweiges
einer Stromrichterschaltung und somit auch die Kaskode sind aufgrund
ihrer Kennlinie in der Lage, in beiden Richtungen Strom zu führen. Aus
diesem Grund sind antiparallele Freilaufdioden bei Verwendung solcher Bauelemente
nicht erforderlich.
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Das Problem besteht nun darin, dass
ein Betrieb der Halbleiterschalter bei negativeren Spannungen als
einer bestimmten Kurzschlussspannung Uk nicht zulässig ist.
In diesem Fall würde
eine Diode zwischen Gate und Drain beziehungsweise zwischen Source
und Drain am JFET leitend. Welche dieser beiden Dioden leitend wird,
hängt vom
Aufbau des JFETs ab. Der Einsatzpegel dieser Dioden liegt zum Beispiel
bei zirka 3 V, wenn jeweils Siliziumkarbid-Dioden (SiC-pn-Dioden)
verwendet werden. Das Problem tritt insbesondere dann auf, wenn
der ausschaltende Leistungsschalter einen hohen Strom zu schalten
hatte, der dann vom Freilaufkreis zu übernehmen ist.
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Im Fall der Source-Drain-Diode ist
dies unkritisch, da die Drain-Source-Strecke für den gesamten Laststrom ausgelegt
sein kann. Die Gate-Drain-Strecke ist jedoch – besonders durch ihren Bonddraht – nicht
geeignet, einen hohen Strom zu führen. Übernimmt
sie den Strom, würde
der Bonddraht des Gates zerstört.
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In WO 00/77933 A wurde vorgeschlagen,
die Bauelementflächen
von MOSFET und JFET in der Kaskode so zu dimensionieren, dass der
MOSFET bei einem kleineren Drainstrom entsättigt, als der JFET. Somit
ist der fließende
Kurzschlussstrom in der Anordnung kleiner als der Entsättigungsstrom,
der vom JFET bestimmt wird. Deshalb wird der JFET auch im dritten
Quadranten in der Lage sein, diesen nun kleineren Kurzschlussstrom
zu führen,
ohne Spannung aufzunehmen.
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Diese Methode besitzt zwei Nachteile:
Zum
einen führt
die geringe Fläche
des (kostengünstigen)
MOSFET zu erhöhten
Verlusten im Durchlasszustand.
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Zum anderen ist es nicht vollständig auszuschließen, dass
der JFET doch Spannung aufnimmt, da die Kennlinie des JFET stark
temperaturabhängig ist.
Da die gesamte in der Kurzschlussmasche gespeicherte Energie (0.5*L*I2) in einer Kaskode in Wärme umgesetzt wird, verändert der
JFET seine Kennlinie und nimmt bei erhöhter Temperatur unter Umständen Spannung
auf, so dass er beschädigt oder
zerstört
werden könnte.
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Ist der JFET so ausgelegt, dass immer
die Source-Drain-Diode den Strom übernimmt, schränkt dies
die Freiheiten beim Design des Bauelements ein, so dass ein schlechteres
Schalt- und Durchlassverhalten in Kauf genommen werden muss.
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Das Problem könnte gelöst werden, indem einer Kaskode
jeweils eine Schutzdiode antiparallel geschaltet wird, die eine
niedrigere Einsatzspannung besitzt als die im JFET integrierte SiC-pn-Diode
(zirka 3 V). Diese Diode wird den Strom übernehmen, sobald der Spannungsabfall
am JFET die Schwellenspannung der Schutzdiode überschreitet.
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Um im Normalbetrieb keine Abschaltverluste zu
erzeugen, wäre
die Schutzdiode zweckmäßigerweise
so zu dimensionieren, dass sie im Normalbetrieb keinen Strom führt. Dies
kann dadurch erreicht werden, dass im Normalbetrieb die Schwellenspannung
dieser Diode über
dem Spannungsabfall an dem JFET liegt.
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Diese antiparallele Schutzdiode hätte den Nachteil,
dass ein weiteres Leistungsbauelement erforderlich ist. Darüber hinaus
ist das Arbeitsfenster der Schutzdiode sehr klein, da sie eine höhere Schwellenspannung
als der Spannungsabfall am JFET, aber einen niedrigeren Spannungsabfall
als die SiC-pn-Diode haben soll.
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Der Erfindung liegt die Aufgabe zugrunde, ein
Verfahren und eine Schaltungsanordnung für einen Sperrschicht-FET (JFET)
anzugeben, mit denen dieser in der Lage ist, auch einen hohen Strom
in Rückwärtsrichtung
zu führen,
und die mit einer zu sätzlichen
Freilaufdiode verbundenen Probleme nicht auftreten.
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Erfindungsgemäß wird die Aufgabe jeweils gelöst durch
die Merkmale der Ansprüche
1 und 8. Weitere bevorzugte Ausgestaltungen der Erfindung ergeben
sich aus den übrigen,
in den Unteransprüchen
genannten Merkmalen.
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Die Erfindung macht sich die Erkenntnis
zunutze, dass die Leiteigenschaften des JFET durch eine Erhöhung der
Gatespannung verbessert werden können.
Dies kann mit dem erfindungsgemäßen Verfahren
realisiert werden, in dem die Gatespannung im erforderlichen Fall
erhöht
wird. Hierzu wird in dem Gatepfad des JFET eine Einrichtung implementiert, die
dessen Gatespannung erhöht,
sobald der Strom in dem ausschaltenden kooperierenden Schalter einen
vorbestimmten Wert überschreitet
oder sobald die negative Drain-Source-Spannung an dem JFET einen
vorgegebenen Wert überschreitet.
Die Gatespannung wird soweit angehoben, dass die Drain-Source-Spannung
am JFET auf einen Wert begrenzt wird, der auf jeden Fall unterhalb
der unzulässigen
Kurzschlussspannung UK des JFET liegt.
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In bevorzugter Weise erfolgt die
Erhöhung der
Gatespannung gesteuert oder geregelt. Eine Steuerung kann in Abhängigkeit
von der Stromhöhe in
dem kooperierenden Schalter zum Ausschaltzeitpunkt, eine Regelung
in Abhängigkeit
von der Drain-Source-Spannung
des JFET oder dem Strom des JFET erfolgen.
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Die Gatespannungsanhebung erfolgt,
sofern keine Regelung vorgesehen ist, entweder zeitlich gesteuert,
das heißt
so lange, bis der Rückstrom
sicher abgeklungen ist, oder der Rückstrom wird erfasst und die
Gatespannung so lange angehoben, wie ein Rückstrom fließt.
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Die Erfindung wird nachfolgend in
Ausführungsbeispielen
anhand der zugehörigen
Zeichnungen näher
erläutert.
Es zeigen:
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1 einen
JFET mit der erfindungsgemäßen Gatespannungsanhebung
in einer Kaskodenschaltung;
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2 die
Kennlinie der Kaskodenschaltung für zwei Temperaturen;
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3 die
Kennlinie der Kaskodenschaltung für verschiedene Gatespannungen
und
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4 ein
Regelungsschema für
die Gatespannungsregelung.
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1 zeigt
einen abschaltbaren Leistungshalbleiterschalter mit der erfindungsgemäßen Gatespannungsanhebung.
Der Leistungshalbleiterschalter ist als Kaskodenschalter ausgebildet,
bestehend aus der Reihenschaltung eines niedersperrenden Halbleiterschalters,
hier ein MOSFET 1, und eines hochsperrenden Halbleiterschalters,
der durch einen selbstleitenden Sperrschicht-FET, JFET 2 (junction field
effect transistor-JFET),
realisiert ist. Der Source-Anschluss S des JFET 2 ist direkt
verbunden mit dem Drain-Anschluss D' des MOSFET 1. Der MOSFET 1
weist eine interne Diode DIN auf, die zu
diesem antiparallel geschaltet ist und als Freilaufdiode wirkt. Die
Kaskodenschaltung wird durch das Gate G' des MOSFET 1 gesteuert. Das
Gate G des JFET 2 wird durch eine Spannungsquelle U1 auf
negatives Potential gelegt.
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2 zeigt
die Kennlinie der Kaskodenschaltung für zwei Temperaturen. Die Kennlinien
lassen erkennen, dass die Kaskodenschaltung in der Lage ist, in
beiden Richtungen Strom zu führen.
Der Strom steigt in Rückwärtsrichtung
bis zu einem Knickpunkt UT (Threshold-Spannung)
nur leicht und dann stark an. Die Kennlinien zeigen außerdem, dass
der Kennlinienanstieg sowohl in Vorwärtsrichtung als auch in Rückwärtsrichtung
mit steigender Temperatur abnimmt, so dass bei höherer Temperatur bereits bei
geringeren Strömen
ID die Kurzschlussspannung UK der
Drain-Source-Strecke überschritten
werden kann, bei der eine Beschädigung oder
Zerstörung
des JFET 2 erfolgen würde.
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In 3 ist
die Abhängigkeit
der Kennlinie von der Gatespannung UGS dargestellt,
die für
die erfindungsgemäße Lösung ausgenutzt
wird. Mit steigender Gatespannung UGS wird
auch die Kennlinie steiler, so dass die Drain-Source-Spannung, bei
der die Drain-Source-Diode am JFET 2 leitend werden könnte (Kurzschlussspannung
UK), erst bei sehr viel höheren Strömen ID in Rückwärtsrichtung
erreicht wird. Die Gatespannung UGS wird
deshalb angehoben, wenn die Drain-Source-Spannung UDS einen vorbestimmten
Wert überschreitet.
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Dazu wird durch ein hier nicht gezeigtes Spannungserfassungselement
die Drain-Source-Spannung UDS gemessen und
bei Überschreiten eines
vorbestimmten Spannungswertes, der aus Sicherheitsgründen niedriger
liegt als die Kurzschlussspannung UK der
Source-Gate-Diode des JFET 2 (3 V), wird die Spannung der
Gleichspannungsquelle U1 im Gatestrompfad angehoben, wie schematisch in 1 dargestellt ist.
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Das Anheben auf eine bestimmte Gatespannung
UGS könnte
auch in Abhängigkeit
von der aktuellen Stromhöhe
des beteiligten ausschaltenden Leistungsschalters erfolgen.
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Durch die Gleichspannungsquelle U1
wird die Gatespannung UGS in dem Beispiel
nach 1 um einen bestimmten
konstanten Betrag angehoben, und zwar um einen solchen Betrag, der
die Kennlinie in einen Bereich verschiebt, bei dem die Drain-Source-Spannung UDS in Rückwärtsrichtung
die Kurzschlussspannung UK nicht überschreitet
beziehungsweise erst bei solchen Strömen, die in der Masche normalerweise
nicht erreicht werden.
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Noch vorteilhafter ist es, die Gatespannung UGS in Abhängigkeit
von der Drain-Source-Spannung UDS geregelt
anzuheben. Wie 4 anhand
eines Regelungsschemas zeigt, wird dazu wiederum die Drain-Source-Spannung
UDS gemessen und mit einem vorgegebenen
Sollwert Ut verglichen. Bei Überschreiten
des Sollwertes Ut tritt ein Regler 3 in
Aktion, der der Gleich spannungsquelle U1 einen bestimmten Spannungswert
U1 vorgibt. Die Gleichspannungsquelle U1
bildet – wie
in 4 angedeutet ist – zusammen
mit dem Gate G die Regelstrecke.
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Das Verfahren und die Schaltungsanordnung
können
auch dann angewendet werden, wenn kein MOSFET wie in diesem Ausführungsbeispiel, sondern
allein ein JFET vorhanden ist.