DE10241693A1

DE10241693A1 - Verfahren und Vorrichtung zur Durchführung mehrerer Korrelationsprozeduren in einer Mobilfunkumgebung

Info

Publication number: DE10241693A1
Application number: DE2002141693
Authority: DE
Inventors: Thomas Ruprich; Steffen Paul; Burkhard Becker; Thuyen Le; Manfred Zimmermann; Christian Drewes
Original assignee: Infineon Technologies AG
Current assignee: Apple Inc
Priority date: 2002-09-09
Filing date: 2002-09-09
Publication date: 2004-03-25
Anticipated expiration: 2022-09-10
Also published as: WO2004025855A1; DE10241693B4

Abstract

Bei einem Verfahren zur Durchführung mehrerer Korrelationsprozeduren in einem Mobilfunksystem werden in einen Datenspeicher (DS) geschriebene Abtastwerte nach einer vorgegebenen Auslesevorschrift ausgelesen. Auf der Basis der ausgelesenen Abtastwerte werden zwei Korrelationsprozeduren durchgeführt. Die Auslesevorschrift ist dabei unabhängig von der durchzuführenden Korrelationsprozedur.

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur Durchführung mehrerer Korrelationsprozeduren in einem Mobilfunksystem.

Eine ganze Reihe von Aufgaben eines Mobilfunkempfängers werden mit Hilfe von Korrelationsprozeduren gelöst. Bei einer Korrelation werden die einlaufenden Daten in Form von Abtastwerten mit einer Folge von im Empfänger bekannten Daten verglichen. Stimmen die einlaufenden Daten mit der Folge bekannter Daten überein, wird ein Korrelationssignal ausgegeben, welches anzeigt, dass die Folge bekannter Daten im empfangenen Signal identifiziert wurde.

Beispielsweise erfolgt die Zeitschlitz-Synchronisation eines Empfängers anhand der Korrelation eines Pilotsignals mit der im Empfänger bekannten Pilotsequenz. Im UMTS-Standard wird das Pilotsignal für die Zeitschlitz-Synchronisation über den ersten gemeinsamen Pilotkanal pCPICH (primary Common Pilot Channel) übertragen. Die im Empfänger bekannte Pilotsequenz weist eine Länge von 256 Chips auf und wird an jedem Zeitschlitzanfang ausgesendet.

Die Rahmen-Synchronisation erfolgt ebenfalls durch Korrelation eines ausgesendeten Pilotsignals mit einer bekannten Pilotsequenz. Im UMTS-Standard wird die Pilotsequenz für die Rahmen-Synchronisation über den zweiten gemeinsamen Pilotkanal sCPICH (secondary Common Pilot Channel) übertragen. Der Spreizfaktor der zweiten Pilotsequenz beträgt ebenfalls 256.

Ein drittes Beispiel für die Anwendung von Korrelationsprozeduren zur Lösung einer Mobilfunkaufgabe betrifft die Verzögerungszeit-Schätzung für einen Ausbreitungsweg des gesendeten Signals. Aufgrund der Mehrwege-Ausbreitung in Mobilfunksystemen wird ein und dasselbe ausgesendete Signal am Empfänger zeitversetzt und unterschiedlich gedämpft über verschiedene Ausbreitungswege erhalten. Im Rahmen der Entzerrung muss der Zeitversatz der einzelnen Signalkomponenten gemessen und ausgeglichen werden (Verzögerungszeit-Schätzung). Die Verzögerungszeit-Schätzung, auch Delay-Schätzung genannt, der Ausbreitungswege erfolgt mit einer Produkt-Korrelationsfolge aus Scrambling-Code, Channelization-Code und Pilotsymbolen.

Die Zeitschlitz- und Rahmen-Synchronisationen dienen der Suche nach neuen (Mobilfunk-)Zellen im sogenannten Active Set (Gruppe der aktuell verwendeten Zellen) und im sogenannten Monitor Set (Gruppe der überwachten Zellen, die Kandidaten für das Active Set sind). Auch bei einer bereits aufgebauten Fernsprechverbindung müssen daher fortwährend Zeitschlitzund Rahmen-Synchronisationen durchgeführt werden. Analoges gilt selbstverständlich für die Delay-Schätzung, die aufgrund wechselnder Kanalverhältnisse ständig aktualisiert werden muss.

Bisher sind in einem Mobilfunkempfänger für jede dieser Korrelations-Aufgaben eigene Korrelatoren in Form von Matched-Filter-Schaltungen vorgesehen. Diese Matched-Filter-Schaltungen sind jeweils nur für eine spezielle Korrelations-Aufgabe ausgegelegt und nicht austauschbar. Sie umfassen jeweils einen Eingangsspeicher, in den die zu korrelierenden Daten bzw. Abtastwerte abgelegt werden. Die Abtastwerte werden dann aus dem Speicher ausgelesen und in eine Register-Kette mit zwischenliegenden Abgriffen (Tapped-Delay-Line) eingespeist. Die Abgriffe der Register-Kette sind mit Multiplizierern verbunden, welche die abgegriffenen Abtastwerte mit den Werten der lokalen Korrelations-Folge multiplizieren. Die Multiplikationsergebnisse werden summiert und bilden das Korrelationssignal.

Nachteilig ist, dass die einzelnen Eingangsspeicher wie auch die Register-Ketten lconstruktiv bedingt nicht für mehrere Korrelations-Aufgaben eingesetzt werden können.

Der Erfindung liegt die Aufgabenstellung zugrunde, ein Verfahren und eine Vorrichtung zur Durchführung mehrerer Korrelationsprozeduren in einem Mobilfunksystem anzugeben, welches bzw. welche eine flexible und aufwandsgünstige Handhabung von Korrelationsprozeduren in einer Mobilfunkumgebung ermöglicht. Insbesondere soll eine möglichst hohe Hardware-Kompatibilität erreicht und das gleichzeitige Ausführen mehrerer Korrelationsprozeduren unterstützt werden.

Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst.

Demnach werden bei dem erfindungsgemäßen Verfahren zur Durchführung mehrerer Korrelationsprozeduren Abtastwerte in einen gemeinsamen Datenspeicher geschrieben. Anschließend werden die Abtastwerte nach. einer vorgegebenen Auslesevorschrift aus dem Datenspeicher ausgelesen. Eine erste Korrelationsprozedur mit einer ersten Korrelationsfolge wird auf der Basis der ausgelesenen Abtastwerte durchgeführt. Darüber hinaus wird eine zweite Korrelationsprozedur mit einer zweiten Korrelationsfolge, welche unterschiedlich zu der ersten Korrelationsfolge ist, auf der Basis der ausgelesenen Abtastwerte durchgeführt. Dabei ist die Auslesevorschrift unabhängig von der durchzuführenden Korrelationsprozedur.

Die Universalität der Auslesevorschrift ermöglicht es, die beiden Korrelationsprozeduren auf der Basis der gleichen Abtastwerte, ansonsten jedoch völlig unabhängig voneinander, durchzuführen. Da die Auslesevorschrift für beide (unterschiedlichen) durchzuführenden Korrelationsprozeduren identisch ist, ergibt sich Hardware-technisch der Vorteil, dass ein einziger Datenspeicher zur "Versorgung" der Korrelationsprozeduren ausreicht. Aufgrund der gemeinsamen Auslesevor schrift können die Prozeduren zeitlich unabhängig voneinander aktiviert bzw. deaktiviert werden, was beispielsweise für die Zeitschlitz- und/oder Rahmen-Synchronisation (erste Korrelationsprozedur) und die Verzögerungszeit-Schätzung (zweite Korrelationsprozedur) ein zwingendes Erfordernis ist. Gegenüber der herkömmlichen Verwendung von Einzelkorrelatoren für unterschiedliche Synchronisationsaufgaben ergeben sich daher beim erfindungsgemäßen Verfahren keine Einschränkungen.

Vorzugsweise ist der Datenspeicher aus M separat adressierbaren Unterspeichern aufgebaut, wobei M eine ganze Zahl größer als 1 ist. Die Anzahl M bestimmt einerseits die Anzahl der gleichzeitigen Speicherzugriffe in einem Ausleseschritt. Je größer M, desto komplexer ist der Aufbau des Datenspeichers, da jeder Unterspeicher einen internen Adress-Generator und eine interne Auslese-Einheit umfasst. Andererseits ermöglicht eine hohe "Speichergranularität" – d.h. ein großer Wert für M bei einer vorgegebenen Parallelität (N Abtastwerte pro Ausleseschritt) der Hardware-Korrelatoren eine Vereinfachung des Steueraufwands in den Hardware-Korrelatoren. Dies wird im Folgenden anhand der Beschreibung noch näher erläutert.

Eine besonders vorteilhafte Ausführungsvariante des Verfahrens kennzeichnet sich dadurch, dass M = N ist. In diesem Fall ist in jedem Unterspeicher unter einer Adresse genau ein Abtastwert gespeichert. In einem Ausleseschritt werden zum Auslesen der N = M Abtastwerte sämtliche M Unterspeicher des Datenspeichers adressiert. Der Vorteil dieser Ausführungsvariante besteht darin, dass aufgrund der unabhängigen Ansteuerung sämtlicher M Unterspeicher in jedem Ausleseschritt eine Auslesesequenz mit einem willkürlich vorgebbaren Offset gegenüber einer früher ausgelesenen Sequenz verwirklicht werden kann.

Nach einer alternativen Variante der Erfindung kann vorgesehen sein, dass M = N/2 oder M = N/4 ist. In diesem Fall weist der Datenspeicher eine geringere Komplexität auf, jedoch be trägt auf der anderen Seite der minimale Offset zwischen zwei ausgelesenen Sequenzen zwei Abtastwerte (im Fall M = N/2) oder vier Abtastwerte (im Fall M = N/4).

Vorzugsweise werden die beiden Korrelationsprozeduren mit einem ersten Hardware-Korrelator und einem zweiten, parallel zu dem ersten Hardware-Korrelator angeordneten zweiten Hardware-Korrelator durchgeführt. Es ist jedoch nicht zwingend erforderlich, für die gleichzeitige Durchführung von zwei (unterschiedlichen) Korrelationsprozeduren auch zwei Hardware-Korrelatoren vorzusehen. Gemäß einer alternativen Ausführungsvariante der Erfindung werden daher beide Korrelationsprozeduren mit ein und demselben Hardware-Korrelator durchgeführt, wobei dieser mit Beginn der Durchführung der zweiten Korrelationsprozedur im Zeitmultiplex betrieben wird.

Das erfindungsgemäße Verfahren sowie auch die erfindungsgemäße Vorrichtung sind ohne weiteres auf die gegebenenfalls gleichzeitige Durchführung von mehr als zwei Korrelationsprozeduren erweiterbar. Dabei ist lediglich erforderlich, dass sämtliche Hardware-Korrelatoren an die universelle Auslesevorschrift für den Datenspeicher angepasst sind. Eine bevorzugte Ausgestaltung der vorliegenden Erfindung kennzeichnet sich dadurch, dass die erste Korrelationsprozedur eine Zeitschlitz- oder Rahmen-Synchronisation eines Mobilfunkempfängers und die zweite Korrelationsprozedur eine Korrelation zur Schätzung der Verzögerungszeiten von Ausbreitungswegen eines empfangenen Funksignals sind.

Nach Anspruch 10 umfasst eine erfindungsgemäße Schaltungsanordnung zur Durchführung mehrerer Korrelationsprozeduren einen Datenspeicher zum Speichern von Abtastwerten eines empfangenen Signals, ein Mittel zum Erzeugen von Adressen zum Auslesen von Abtastwerten aus dem Datenspeicher und mindestens einen Hardware-Korrelator, wobei dieser allein oder zusammen mit einem weiteren Hardware-Korrelator auf der Basis der ausgelesenen Abtastwerte eine erste Korrelationsprozedur mit einer ersten Korrelationsfolge und eine zweite Korrelationsprozedur mit einer zweiten Korrelationsfolge, welche unterschiedlich zu der ersten Korrelationsfolge ist, durchführt. Dabei erzeugt das Mittel zum Erzeugen der Adressen diese nach einer Vorschrift, die unabhängig von der durchzuführenden Korrelationsprozedur ist.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert; in dieser zeigt:
1 eine schematische Darstellung der Architektur einer erfindungsgemäßen Schaltung;
2 den Aufbau eines Korrelator-Datenpfades in 1;
3 den Aufbau eines Korrelator-Segments in 2;
4 eine schematische Darstellung der Speicherbelegung eines Datenspeichers zur Versorgung von zwei Korrelator-Datenpfaden;
5 eine Darstellung zur Erläuterung der Auslesevorschrift und der Arbeitsweise der zwei Korrelator-Datenpfade in Hinblick auf die Verzögerungszeit-Schätzung und die Zeitschlitz-Synchronisation anhand der Pilotsequenz im ersten gemeinsamen Pilotkanal pCPICH;
6 eine Darstellung zur Erläuterung der Auslesevorschrift und der Arbeitsweise der zwei Korrelator-Datenpfade in Hinblick auf die Verzögerungszeit-Schätzung und die Zeitschlitz-Synchronisation anhand hierarchischer Codes; und
7 eine Darstellung zur Erläuterung der Auslesevorschrift für den Zugriff auf die in dem Datenspeicher gespeicherten Abtastwerte.
1 zeigt den Gesamtaufbau einer Synchronisationsschaltung 1, die sowohl zur Durchführung einer Zeitschlitz- und Rahmen-Synchronisation als auch zur Durchführung der Verzögerungszeit-Schätzung in einem Mobilfunkempfänger vorgesehen ist. Derartige Synchronisations-Schaltungen 1 werden häufig als "Searcher" (Suchschal.tungen) bezeichnet.
Die Synchronisations-Schaltung 1 umfasst einen Eingangs-Datenspeicher DS, welcher aus 16 einzelnen Unterspeichern SR1, SR2,..., SR16 aufgebaut ist. Die Ansteuerung der Unterspeicher SR1, SR,..., SR16 erfolgt über einen Adress-Generator A GEN, welcher über einen Adressbus AB mit Adress-Decodern D der einzelnen Unterspeicher SR1, SR2,..., SR16 in Verbindung steht. Über einen Dateneingang 2 werden dem Eingangs-Datenspeicher DS komplexe Abtastwerte zugeführt, die in 1 mit 1e, 1o, 2e, 2o,... bezeichnet sind. Die Abtastwerte werden mit doppelter Überabtastung von einem Analog-Digital-Umsetzer (nicht dargestellt) erzeugt. Der Analog-Digital-Umsetzer tastet ein Empfangssignal ab, welches in üblicher Weise über eine Antenne empfangen und in einen Zwischenfrequenzbereich heruntergemischt wurde.
Im UMTS-Standard enthält ein Zeitschlitz der Dauer 0,666 ms eine Anzahl von 2560 Chips. Bei einer Überabtastung mit dem Faktor 2 fallen pro Zeitschlitz 5120 Abtastwerte für die Inphase-Komponente und 5120 Abtastwerte für die Quadratur-Komponente an. Wenn nichts anderes angegeben ist, wird im Folgenden unter dem Begriff Abtastwert ein Datenwort verstanden, welches sowohl den Abtastwert für die Quadratur-Komponente als auch den Abtastwert für die Inphase-Komponente (also eigentlich zwei zeitgleiche Abtastwerte) umfasst. Zwei zeitlich benachbarte (derartige) Abtastwerte 1e, 1o bzw. 2e, 2o,... werden jeweils auch als ungerader Halb-Chip 1e bzw. 2e,... und gerader Halb-Chip 1o, 2o,... bezeichnet.
Die Abtastwerte werden in später noch näher erläuterter Weise (siehe 4) in den Eingangs-Datenspeicher DS geschrieben. An einem Datenausgang 3 (der vorzugsweise dem Dateneingang 2 entspricht, da es sieh bei dem Eingangs-Datenspeicher DS vorzugsweise um einen Single-Port-RAM handelt) werden die Abtastwerte (Halb-Chips) über einen Datenbus DB an zwei Datenpfade SF und DEL ausgegeben. Der Datenpfad SF ist für die Zeitschlitz- und Rahmen-Synchronisation zuständig, während der Datenpfad DEL Korrelationsprozeduren für die Verzögerungszeit-Schätzung vornimmt. Optional können die aus dem Eingangs-Datenspeicher DS ausgelesenen Abtastwerte über einen Multiplexer MUX einer Verifikations-Einheit VER_S zugeleitet werden, welche eine Überprüfung der Zeitschlitz-Synchronität vornimmt und ebenfalls auf der Basis von Korrelationsprozeduren arbeitet. Darüber hinaus können weitere Datenpfade vorgesehen sein, die die aus dem Eingabe-Datenspeicher DS ausgelesenen Abtastwerte verwerten. Im Folgenden wird die Erfindung in beispielhafter Weise allein anhand der Datenpfade SF für die Zeitschlitz- und Rahmen-Synchronisation und DEL für die Verzögerungszeit-Schätzung erläutert.
Der Datenpfad SF steht mit einem ersten Code-Generator CG1 in Verbindung, der dem Datenpfad SF eine geeignete Korrelationsfolge bereitstellt. Der Datenpfad DEL steht mit einem zweiten Code-Generator CG2 in Verbindung, welcher diesem eine für die Verzögerungszeit-Schätzung geeignete Korrelationsfolge liefert.
Der Datenpfad SF gibt an einem Ausgang 4 Korrelationswerte aus, welche jeweils das Ergebnis einer Korrelationsverarbeitung von 256 ausgelesenen Abtastwerten über eine Korrelationsfolge bestehend aus 256 Chips sind. Für die Rahmen-Synchronisation wird als lokale Korrelationsfolge die in dem UMTS-Kanal sCPICH gesendete Folge sSCH eingesetzt, für die Zeitschlitz-Synchronisation kommt die in dem UMTS-Kanal pCPICH gesendete Korrelationsfolge pSCH zum Einsatz. Mit dem Begriff Korrelationswert wird im folgenden stets das auf eine bestimmte feste Zeitlage zwischen den Abtastwerten und der Korrelationsfolge bezogene Ergebnis einer elementeweisen Multiplikation der Abtastwerte und der Korrelationsfolge und anschließenden Summation der Multiplikationsergebnisse verstanden.
Korrelationswerte werden mittels des Datenpfades SF für alle möglichen Zeitdifferenzen zwischen den Abtastwerten und der lokalen Korrelationsfolge berechnet. Je höher der Korrelationswert desto größer ist die Wahrscheinlichkeit, dass die zugehörige Zeitdifferenz (zwischen den ausgelesenen Abtastwerten und der Korrelationsfolge) die für die Zeitschlitz-Synchronisation (Korrelationsfolge pSCH) bzw. die Rahmen-Synchronisation (Korrelationsfolge sSCH) gesuchte Synchronisationszeit des Empfängers ist bzw. diese bestimmt.
Die Korrelationswerte werden einer Auswerte-Einheit AE zugeleitet. Der Aufbau der Auswerte-Einheit AE ist für die vorliegende Erfindung nicht von zentraler Bedeutung und wird daher lediglich qualitativ erläutert.
Die Auswerte-Einheit AE umfasst eine Auswerte-Einheit AE_S für die Zeitschlitz-Synchronisation und eine Auswerte-Einheit AE_F für die Rahmen-Synchronisation. Ferner umfasst sie einen Zwischenwert-Speicher ZW_S und einen ersten Spitzenwert-Detektor PD1.
Die Arbeitsweise der beiden Auswerte-Einheiten AE_F und AE_S ist (bis auf Unterschiede, die für die vorliegende Erfindung ohne Bedeutung sind) dieselbe. Sie wird nachfolgend für die Auswerte-Einheit AE_S erläutert:
Da der Mobilfunkkanal kein statischer Kanal ist, genügt es nicht, die oben beschriebene Auswertung (Ermittlung des maxi malen Korrelationswertes) nur für einen einzigen Zeitschlitz auszuführen. Es müssen typischerweise mehrere Zeitschlitze verarbeitet werden, um zu einer fehlerfreien Entscheidung über die Zeitschlitz-Grenze zu kommen. Demzufolge ist es erforderlich, Korrelationswerte oder von diesen abgeleitete Daten über mehrere Zeitschlitz-Intervalle zu akkumulieren und die akkumulierten Korrelationswerte bzw. abgeleiteten Daten zum Entscheiden des Zeitschlitz-Synchronisationszeitpunktes zu benutzen.
Die Speicherung der akkumulierten Korrelationswerte bzw. abgeleiteten Daten erfolgt in dem Zwischenwertspeicher ZW_S.
Eine erste Möglichkeit besteht darin, die Korrelationswerte zu der gleichen Zeitdifferenz über eine ausreichende Anzahl von Zeitschlitzen zu akkumulieren und die akkumulierten Korrelationswerte dem Spitzenwert-Detektor PD1 zuzuführen. Der Spitzenwert-Detektor PD1 bestimmt denjenigen akkumulierten Korrelationswert mit dem höchsten Wert. Die zugehörige Zeitdifferenz wird in den Ergebnisspeicher RS_S für die Zeitschlitz-Synchronisation geschrieben und definiert den Synchronisations-Zeitpunkt. In analoger Weise werden in den Ergebnisspeicher RS_F für die Rahmen-Synchronisation diejenige Zeitdifferenz geschrieben, welcher den Rahmen-Synchronisations-Zeitpunkt definiert.
Eine alternative Möglichkeit der Datenakkumulation besteht darin, für jede mögliche Zeitdifferenz (zwischen den ausgelesenen Abtastwerten und der Korrelationsfolge) zu zählen, wie oft der zugehörige Korrelationswert einen bestimmten Schwellenwert überschreitet. Werden z.B. 8 Zeitschlitze ausgewertet, liegt der Zählwert für jede Zeitdifferenz zwischen 0 und 8. Es werden dann die Zählwerte in dem Zwischenspeicher ZW_S akkumuliert, und der Spitzenwert-Detektor PD1 bestimmt diejenigen Zeitdifferenzen mit maximalem (oder über einem bestimmten weiteren Schwellenwert) liegenden Zählwert. Diese Zeitdifferenzen werden in den Ergebnisspeicher RS_S für die Zeit schlitz-Synchronisation bzw. RS_F für die Rahmen-Synchronisation geschrieben und durch einen weiteren Auswahlschritt wird dann der tatsächliche Synchronisationszeitpunkt ermittelt.
Der Datenpfad DEL ist über einen Ausgang 5 für den Realteil eines Korrelationssignals mit einem Akkumulator ACr und über einen Ausgang 6 für den Imaginärteil des Korrelationssignals mit einem Akkumulator ACi verbunden. Den beiden Akkumulatoren ACr und ACi sind jeweils Quadrierer SQr für den Realteil und SQi für den Imaginärteil nachgeschaltet. Die quadrierten Korrelationswerte werden einem Summierer SU zugeleitet und paarweise addiert. Dem Summierer SU ist ein Akkumulator AC nachgeschaltet. Über einen Eingang 7 kann dem Akkumulator AC die Anzahl der Korrelationswerte mitgeteilt werden, die akkumuliert werden sollen. Die akkumulierten Korrelationswerte werden in einem temporären Speicher TS abgelegt und gleichzeitig einem zweiten Spitzenwert-Detektor PD2 zugeleitet. Der zweite Spitzenwert-Detektor PD2 filtert aus den erhaltenen akkumulierten Korrelationswerten entweder denjenigen akkumulierten Korrelationswert mit dem höchsten Betrag oder eine Mehrzahl von akkumulierten Korrelationswerten (z.B. 32 Stück), die einen bestimmten Schwellenwert überschreiten, heraus. Die Zeitdifferenz des einen oder die Zeitdifferenzen der mehreren akkumulierten Korrelationswerte werden in einem Ergebnis-Speicher RS D für die Verzögerungszeit-Schätzung gespeichert. Sofern für einen Ausbreitungsweg mehrere Zeitdifferenzen gespeichert werden, muss in einem nachfolgenden Auswahlschritt, der hier nicht näher beschrieben wird, noch die schlussendliche Verzögerungszeit bestimmt werden.
2 zeigt den Aufbau des Datenpfades SF. Ein erster Abschnitt A1 des Datenpfades SF weist 16 parallel zueinander angeordnete Korrelator-Segmente CORR1, CORR2, ..., CORR16 auf. Jedes Korrelator-Segment CORR1, CORR2, ..., CORR16 empfängt einen Abtastwert (16 Bit) bestehend aus der Inphase-Komponente (8 Bit) und der Quadratur-Komponente (8 Bit), die in zwei Eingabe-Registern I, Q gespeichert sind. Die Eingänge der Eingabe-Register I und Q für die Korrelator-Segmente CORRl, CORR2, ..., CORR16 sind mit den Bezugszeichen I1, Q1, I2, Q2, ..., I16, Q16 bezeichnet. Zahlenangaben in 2 bezeichnen Daten-Wortbreiten.
Jedes Korrelator-Segment CORR1, CORR2,..., CORR16 steht mit dem ersten Code-Generator CG1 in Verbindung und weist ferner zwei Ausgänge (einen für den Realteil und einen für den Imaginärteil) auf. In jedem Korrelator-Segment CORR1, CORR2, ..., CORR16 wird ein Abtastwert (Halb-Chip) mit jeweils einem Wert der Korrelationsfolge multipliziert. Der detaillierte Aufbau der Korrelator-Segmente CORR1, CORR2, ..., CORR16 wird später noch näher anhand der 3 erläutert.
Die am Ausgang jedes Korrelator-Segments CORR1, CORR2, ..., CORR16 ausgegebenen Ergebnisse werden mittels einer Schaltung bestehend aus Addierern AD und Registern R getrennt für den Realteil und für den Imagniärteil aufsummiert. Die beiden Schaltungen zum Aufsummieren der Ergebnisse sind identisch, wobei in 2 lediglich die Schaltung zum Aufsummieren der Ergebnisse des Realteils dargestellt ist.
An einem Ausgang 10 des ersten Schaltungsabschnitts A1 wird ein Teil-Korrelationswert (für den Realteil) ausgegeben, welcher aus einer Korrelation (elementweisen Multiplikation) von 16 Abtastwerten mit 16 Werten der Korrelationsfolge gewonnen wurde. Da die 16 Abtastwerte in einem Ausleseschritt aus dem Eingangs-Datenspeicher DS ausgelesen werden, – dies wird später noch näher erläutert – wird dieser Teil-Korrelationswert in einem Maschinen-Zyklus erzeugt.
Die in dem Schaltungsabschnitt A2 dargestellte Schaltung führt eine Akkumulation der Teil-Korrelationswerte zur Erzeugung von Korrelationswerten durch. Hierzu umfasst der Schaltungsabschnitt A2 ein Eingabe-Register RE, einen Akkumulator ACCU bestehend aus einem Addierer AD und einem Register R, sowie eine optionale Skalierungsstufe SC, welcher ein Ausgabe-Register RA nachgeschaltet ist. Der Addierer AD kann über einen Rücksetzeingang 11 auf den Wert 0 gesetzt werden. Das Ausgabe-Register RA gibt den gespeicherten Wert aus, sobald über einen Steuereingang 12 der Wert 1 angelegt wird.
Der Akkumulator ACCU wird über den Rücksetzeingang 11 so angesteuert, dass jeweils 16 Teil-Korrelationswerte akkumuliert werden. D.h., dass der Addierer AD über den Rücksetzeingang 11 nach 16 Ausleseschritten des Eingangs-Datenspeichers DS auf den Wert 0 gesetzt wird. Die von dem Akkumulator ACCU ausgegebenen Werte werden skaliert und in das Ausgabe-Register RA geschrieben. Das Ausgabe-Register RA wird über den Steuereingang 12 so angesteuert, dass der im 16-ten Ausleseschritt gespeicherte Wert über den Ausgang 4 ausgegeben wird. Dieser Wert ist der Korrelationswert bezüglich des Realteils.
Der Datenpfad DEL kann einen identischen Aufbau wie der erste Schaltungsabschnitt A1 des Datenpfades SF aufweisen. Der Ausgang 5 des Datenpfades DEL entspricht dabei dem Ausgang 10 des ersten Schaltungsabschnittes A1 des Datenpfades SF. Der Ausgang 6 wird durch die in 2 fortgelassene Schaltung bestehend aus den Addierern AD und den Registern R zum Aufsummieren der Ergebnisse des Imaginärteils gespeist.
3 zeigt ein Ausführungsbeispiel eines Korrelator-Segments CORRi, i = 1, ..., 16. Die beiden Eingänge des Korrelator-Segments sind mit I (für Inphase) und Q (für Quadratur) bezeichnet. Das Korrelator-Segment CORRi steht über 8 Steuerleitungen C1, C2, ..., C8 mit dem Code-Generator CG1 bzw. CG2 in Verbindung. Es umfasst vier Stufen:
In einer ersten aus 8 Multiplizierern M1, M2,..., M8 bestehenden Stufe wird der Eingang I mit den Signalen auf den Steuerleitungen C1 und C3 und der Eingang Q mit den Steuersignalen auf den Steuerleitungen C2 und C4 multipliziert. Für jede komplexe Multiplikation sind 2 Multiplizierer M1, M2; M3, M4; M5, M6 und M7, M8 zuständig.
Die zweite Stufe besteht aus 8 Zweier-Komplement-Einheiten 2K1, 2K2,..., 2K8. Die Zweier-Komplement-Einheit 2Ki steht eingangsseitig mit dem Multiplizierer Mi in Verbindung, i = 1, 2,..., 8. Die Zweier-Komplement-Einheiten 2K1 und 2K2 werden über die Steuerleitung C5 angesteuert, die Zweier-Komplement-Einheiten 2K3, 2K4 werden über die Steuerleitung C6 angesteuert, die Zweier-Komplement-Einheiten 2K5, 2K6 werden über die Steuerleitung C7 angesteuert und die Zweier-Komplement-Einheiten 2K7, 2K8 werden über die Steuerleitung C8 angesteuert.
Die Ausgänge der Zweier-Komplement-Einheiten 2K1 bis 2K4 werden von einem Addierer AD1 addiert und die Ausgänge der Zweier-Komplement-Einheiten 2K5 bis 2K8 werden von einem Addierer AD2 addiert (dritte Stufe).
Die vierte Stufe wird durch zwei Register R1 und R2 gebildet, die mit den Ausgängen der Addierer AD1 bzw. AD2 in Verbindung stehen. Das Register R1 gibt den Realteil des berechneten Ergebniswertes und das Register R2 gibt den Imaginärteil des berechneten Ergebniswertes aus.
Im Folgenden wird anhand der 4 die Organisation des Datenspeichers DS erläutert.
Jeder der 16 Unterspeicher SRl, SR2, ..., SR16 umfasst 128 Speicherworte mit einer Wortbreite von jeweils z.B. 16 Bit. Jeder Speicherwert repräsentiert einen komplexen Abtastwert (Halb-Chip) mit 8 Bit Wortbreite für den Inphase-Abtastwert und 8 Bit Wortbreite für den Quadratur-Abtastwert. Die gesamte Kapazität des Datenspeichers DS beträgt daher 16 (Anzahl der Unterspeicher) × 128 (Anzahl der Speicherwerte pro Unterspeicher) = 2048 Halb-Chips.
Der Eingangs-Datenspeicher DS ist in zwei Speicherbereiche A und B derselben Größe unterteilt. Der Speicherbereich A ist zum Speichern von 1024 geraden Halb-Chips 1e, 2e,..., 1024e vorgesehen und umfasst die Adressen 1 bis 64. In dem Speicherbereich B, der die Adressen 65 bis 128 umfasst, sind 1024 ungerade Halb-Chips 1o, 2o, ..., 1024o abgelegt. Wie in 4 dargestellt, werden die in der Reihenfolge 1e, 1o, 2e, 2o, ..., 1024e, 1024o einlaufenden Halb-Chips in der Reihenfolge 1e, 2e,..., 16e bzw., 1o, 2o, ..., 16o unter jeweils denselben Speicheradressen 1 bzw. 65 der Unterspeicher SR1, SR2, ..., SR16 gespeichert. Die nächsten 32 Halb-Chips 17e, 17o, 18e, 18o, ..., 32e, 32o werden wiederum nach geraden und ungeraden Halb-Chips getrennt in der Reihenfolge 17e, 18e,..., 32e bzw. 17o, 18o, ..., 32o jeweils unter den um eins inkrementierten Speicheradressen 2 bzw. 66 der Unterspeicher SR1, SR2, ..., SR16 gespeichert, usw.
7 verdeutlicht das Auslesen von Abtastwerten aus dem Eingangs-Datenspeicher DS. Das Auslesen von geraden und ungeraden Halb-Chips (Abtastwerten) erfolgt jeweils in Datenauslese-Sequenzen, die sechzehn Ausleseschritte umfassen. Jeder Ausleseschritt erfolgt in einem (Maschinen-)Zyklus. Innerhalb jedes Ausleseschrittes werden 16 Abtastwerte ausgelesen.
Eine Auslesesequenz ist durch die Sprungadresse x und den Offset OS charakterisiert. Der erste auszulesende Abtastwert No. 1 befindet sich unter der Adresse x in dem Unterregister SR(OS+1). In 7 ist OS = 2. Das weitere Auslesen von Abtastwerten erfolgt im ersten Ausleseschritt (Zyklus) entlang der Pfeile 20, 21 und 23. Sofern OS ≠ 0 gilt, erfolgt innerhalb eines Ausleseschrittes stets eine Inkrementierung der Adresse von x auf x+1.
Die nachfolgenden 15 Ausleseschritte der Datenauslese-Sequenz erfolgen analog zu d.em ersten Ausleseschritt, wobei die Adresse x in jedem Zyklus inkrementiert wird. Der 16te und letzte Ausleseschritt der Datenauslese-Sequenz, in welchem die Abtastwerte (entweder gerade oder ungerade Halb-Chips) No. 241 bis 256 ausgelesen werden, beginnt bei der Adresse x+16 und erfolgt entaang der Pfeile 24, 25 und 26. Die letzten beiden Abtastwerte No. 255 und No. 256 werden unter der Adresse x+17 aus den Unterspeichern SR1 und SR2 ausgelesen.
Die in 7 dargestellte Auslesevorschrift zum Auslesen einer Sequenz von 256 Halb-Chips gilt sowohl für gerade als auch für ungerade Halb-Chips, wobei die Sprungadresse x jeweils entsprechend der Speichereinteilung in die Bereiche A und B zu wählen ist. D.h., die Sprungadresse x für das Auslesen der ungeraden Halb-Chips ist um 64 größer als die Sprungadresse x für das Auslesen der geraden Halb-Chips.
Im rechten Teil der 7 sind die ersten 16 Auslesewerte (gerade oder ungerade Halb-Chips) dargestellt, die in einem ersten Zyklus Z1 ausgelesen werden.
Im Folgenden wird der Ablauf der Verzögerungszeit-Schätzung in dem Datenpfad DEL anhand des oberen Teils der 5 beschrieben. Die Verzögerungszeit-Schätzung erfolgt mit einer Produkt-Korrelations.folge aus Scrambling-Code, Channelization-Code und Pilotsymbolen, basierend entweder auf den gemeinsamen Pilotsymbolen im UMTS-Kanal CPICH oder den dedizierten Pilotsymbolen in dem UMTS-Kanal DPCH (Dedicated Physical Channel).
In einer ersten Datenauslese-Sequenz werden während der Zyklen Z1 bis Z16 in 16 Ausleseschritten 16 × 16 gerade Halb-Chips in der beschriebenen Weise aus dem Eingangs-Datenspeicher DS ausgelesen. Es handelt sich dabei um die Halb-Chips 1e, 2e,..., 256e. Es wird hier zur einfacheren Erläuterung angenommen, dass zu Beginn des Auslesens der Offset OS = 0 beträgt.
In der darauffolgenden zweiten Datenauslese-Sequenz werden in den Zyklen Z17 bis Z32 die 16 × 16 ungeraden Halb-Chips 1o, 2o,..., 256o in 16 Ausleseschritten ausgelesen. Auch hier ist OS = 0. Der in 5 sichtbare kleine Versatz zwischen den beiden Datenauslese-Sequenzen deutet an, dass die ungeraden Halb-Chips 1o, 2o,..., 256o eine halbe Chipzeitdauer später erzeugt werden als die geraden Halb-Chips 1e, 2e,..., 256e.
Aufgrund der Parallelität der Datenpfade SF bzw. DEL wird in jedem Ausleseschritt an den Ausgängen 5 und 6 ein Teil-Korrelationswert ausgegeben. An den Ausgängen 4 bzw. hinter den Akkumulatoren ACr und ACi steht nach jeder Datenauslese-Sequenz (16 × 16 Abtastwerte) ein Korrelationswert bereit.
In den folgenden Zyklen Z33 bis Z512 wird das Auslesen in derselben Weise wiederholt, wobei bei jeder aufeinander folgenden Datenauslese-Sequenz bezüglich gerader und ungerader Halb-Chips der Offset OS um einen Halb-Chip (Abtastwert) inkrementiert wird. Nach 2 × 16 = 32 Auslesesequenzen beträgt der Offset OS = 16 Halb-Chips.
In 5 sind die 33-ste Datenauslese-Sequenz (gerade Halb-Chips in den Zyklen Z513 bis Z528) und die 34-ste Datenauslese-Sequenz (ungerade Halb-Chips in den Zyklen Z528 bis 544) gezeigt. Diese Ausleseprozedur wird fortgesetzt, bis Auslesesequenzen für gerade und ungerade Halb-Chips in sämtlichen möglichen Zeitlagen erzeugt sind.
D.h., die Datenauslese-Sequenzen erfolgen beispielsweise (andere Anfangswerte für x, OS sind natürlich ebenfalls möglich) wie folgt
1. Sequenz: Anfangs-Sprungadresse x = 1; End-Sprungadresse x = 16; OS = 0
2. Sequenz: Anfangs-Sprungadresse x = 65; End-Sprungadresse x = 80; OS = 0
3. Sequenz: Anfangs-Sprungadresse x = 1; End-Sprungadresse x = 17; OS = 1
4. Sequenz: Anfangs-Sprungadresse x = 65; End-Sprungadresse x = 81; OS = 1
33. Sequenz: Anfangs-Sprungadresse x = 2; End-Sprungadresse x = 17; OS = 0
34. Sequenz: Anfangs-Sprungadresse x = 66; End-Sprungadresse x = 81; OS = 0
35. Sequenz: Anfangs-Sprungadresse x = 2; End-Sprungadresse x = 18; OS = 1
36. Sequenz: Anfangs-Sprungadresse x = 66 End-Sprungadresse x = 82; OS = 1 Im Folgenden wird die Verarbeitung der in einem Ausleseschritt ausgelesenen 16 Abtastwerte für eine Verzögerungszeit-Schätzung in dem Korrelator-Segment CORRi, i = 1,..., 16, erläutert.
Im Fall der Verzögerungszeit-Schätzung basierend auf dedizierten Pilotsymbolen wird das empfangene Symbol I+jQ mit dem Produkt aus dem dedizierten komplexwertigen Piloten-Symbol (a+jb), dem komplexwertigen Channelization Code (c+jd) und dem reellwertigen Scrambling-Code (e) multipliziert (a,b,c,d,e = 0,1,-1; hier bezeichnet j die imaginäre Einheit): (I+jQ)∙(a+jb)∙(c+jd)∙e = (I+jQ)∙(A+jB) = (A∙I-B∙Q) + j∙(B∙I+A∙Q);
wobei A = a∙c∙e – b∙d∙e , B = b∙c∙e + a∙d∙e.
Somit ergibt sich für die Belegung der Steuerleitungen C1, C2, ..., C8 die allgemeine Form:

C1:	abs (A)
C2:	abs (B)
C3:	abs (B)
C4:	abs (A)
C5:	sign (A)
C6:	sign(-B)
C7:	sign (B)
C8:	sign (A)

Wobei abs(X) der Betrag von X ist und sign(X) = 0, wenn X = positiv und sign(X) = 1, wenn X = negativ ist.
Im unteren Teil der 5 ist die Arbeitsweise des Datenpfades SF dargestellt, welche sich im Fall der Verwendung der pSCH-Sequenz für die Zeitschlitz-Korrelationen im zeitlichen Ablauf bezüglich der Verarbeitung der eingelesenen Abtastwerte nicht von der Verarbeitung im Datenpfad DEL unterscheidet. Der Unterschied besteht in der Ansteuerung der Korrelator-Segmente CORRi, die im Folgenden näher erläutert wird.
Die Codesequenz pSCH wird gemäß dem Standard 3G TS 25.213 V4.3.0, Kapitel 5.2.3, folgendermaßen erzeugt: Mit der Definition der Sequenz a nach
a = <x1,x2,...,x16> = <c1,1,1,1,1,1,-1,-1,1,-1,1,-1,1,-1,-1,1>
wird die Codesequenz pSCH durch Wiederholen der Sequenz a, moduliert mit einer komplementären Golay Sequenz gemäß dem folgenden Ausdruck, gebildet
pSCH = (1+j) x <a,a,a,-a,-a,a,-a,-a,a,a,a,-a,a,-a,a,a>,
wobei der in der Codesequenz pSCH am weitesten links stehende Chip der zuerst ausgesendete Chip der Codesequenz ist.
Ein Chip der Codesequenz pSCH besteht also aus (1+j) oder (-1-j) .
Das einlaufende Symbol wird mit I+jQ bezeichnet. Somit ist zu bilden: (I+jQ)∙(1+j) = (I-Q) + j(I+Q) oder (I+jQ)∙(–1–j) = (–I+Q) + j(–I–Q).
Damit werden die Steuerleitungen C1, C2,..., C8 des Code-Generators CG2 mit folgenden Signalen beaufschlagt
Eine alternative Möglichkeit zur Vornahme der Zeitschlitz-Synchronisation besteht darin, diese anhand der sogenannten hierarchischen Codes X2, X1 vorzunehmen. Die hierarchischen Codes X2, X1 sind in der obengenannten Spezifikation im Anhang A.1 definiert. Das Kapitel 5.2.3 sowie der Anhang A1 der UMTS-Spezifikation 3G TS 25.213 V4.3.0, werden durch Bezugnahme dem Inhalt der vorliegenden Schrift hinzugefügt.
Ein Ablaufdiagramm zur Durchführung der Zeitschlitz-Synchronisation auf der Basis von X2,X1-Korrelationen ist in der unteren Hälfte der 6 gezeigt (die obere Hälfte der 6 illustriert die gleichzeitig erfolgende Verzögerungszeit-Schätzung und ist identisch mit der oberen Hälfte der 5). Für die Zeitschlitz-Synchronisation werden lediglich die ersten 16 Halb-Chips der ersten Datenauslese-Sequenz (256 Halb-Chips) benötigt. Diese 16 Halb-Chips werden für die Erzeugung des X2-Korrelations-Teilwertes verwendet. Der X2-Korrelations-Teilwert wird in dem ersten Zyklus Z1 erzeugt und temporär gespeichert. Der X1-Korrelations-Teilwert wird in dem nächsten Zyklus Z2 auf der Basis von 16 zuvor gespeicherten X2-Korrelations-Teilwerten berechneten. Der Datenpfad SF ist dabei aktiv, greift jedoch nicht auf die aus dem Eingangs-Datenspeicher DS ausgelesenen Halb-Chips zu.
In den darauf folgenden vierzehn Zyklen Z3 bis Z16 ist weder der Datenpfad SF aktiv noch wird auf die (verfügbaren) Abtastwerte zugegriffen.
In dem Zyklus Z17 erfolgt abermals die Berechnung eines X2-Korrelations-Teilwertes auf der Basis der um einen Halb-Chip verschobenen zweiten Datenauslese-Sequenz. Im Zyklus Z18 wird der X1-Korrelationswert auf der Basis von 16 zuvor berechneten X2-Korrelations-Teilwerten berechnet, ohne hiefür auf die ausgelesenen Abtastwerte zuzugreifen. Anschließend folgen wiederum vierzehn Zyklen ohne Aktivität des Datenpfades SF.
Dieser Ablauf setzt sich entsprechend der Darstellung in 6 in der 33-sten und 34-sten Datenauslese-Sequenz mit Datenzugriffen in den Zyklen Z513 bzw. Z529 und Berechnungszyklen Z514 bzw. Z530 für den X1-Korrelationswert fort.
Die Verzögerungszeit-Schätzung (anhand des Kanals CPICH oder der dedizierten Pilotsymbole) und die Zeitschlitz-Synchronisation (anhand der Codesequenz pSCH oder der hierarchischen Codes X2,X1) können zu beliebigen Zeitpunkten vollständig unabhängig voneinander durchgeführt werden, ohne dass hierfür die Auslesevorschrift für das Auslesen der Abtastwerte aus dem Eingangs-Datenspeicher DS beeinflusst wird.
Z.B. wird für den St:art der Verzögerungszeit-Schätzung von einem (nicht dargestellten) Prozessor ein Halb-Chip-Offset OS vorgegeben. Mit Beginn der nächsten Datenauslese-Sequenz startet der Datenpfad DEL bei dem gewählten Offset OS, siehe 7. Die folgenden Auslesesequenzen werden in der bereits beschriebenen Weise alternierend für gerade und ungerade Halb-Chips und mit jeweils einem Halb-Chip-Zeitversatz ausgelesen. Zu einem beliebigen späteren Zeitpunkt soll die Zeitschlitz-Synchronisation durchgeführt werden. Zu einem Anfangs-Zeitpunkt einer Datenauslese-Sequenz eines beliebigen Offsets OS – beispielsweise der nächsten Datenauslese-Sequenz wird der Datenpfad SF aktiviert. Je nach dem gewünschten Betriebsmodus (Zeitschlitz-Synchronisation basierend auf pSCH oder X2/X1-Korrelation) werden entweder die gesamten Datenauslese-Sequenzen oder lediglich die ersten 16 Halb-Chips des ersten Ausleseschritts von dem Datenpfad SF verarbeitet. Der Adress-Generator A GEN ist also zumindest dann, wenn eine erste Korrelationsprozedur durchgeführt wird, kontinuierlich aktiv, hinzukommende Korrelationsprozeduren synchronisieren sich einfach auf den Strom ausgelesener Abtastwerte auf.
Ein besonderer Vorteil des beschriebenen Ausführungsbeispiels, bei welchem die Anzahl der Unterspeicher SR1, SR2, ..., SR16 identisch mit der Anzahl der Eingänge der Datenpfade SF und DEL ist, besteht darin, dass während einer Korrelationsprozedur die Steuerleitungen C1, C2,..., C8 mit zeitlich konstanten Steuersignalen beaufschlagt werden können. Es ist jedoch auch möglich, die Anzahl der separat ansteuerbaren Unterspeicher auf 8 oder 4 Unterspeicher zu verkleinern. In diesem Fall muss die Ansteuerung durch die Code-Generatoren CG1 bzw. CG2 modifiziert werden, da zu berücksichtigen ist, dass keine auf einen Halb-Chip genaue Auslesesequenz-Verschiebung (Offset) mehr möglich ist.
Z.B. werden bei Vorhandensein von insgesamt M = 4 Unterspeichern SR1-4 aus jedem Unterspeicher unter einer Adresse 4 Halb-Chips ausgelesen. Bei der ersten Auslesesequenz (256 Halb-Chips) Z1 werden diese Abtastwerte genauso wie bereits im Fall von 16 Unterspeichern beschrieben verarbeitet.
Bei der nächsten Korrelation der 256 Abtastwerte mit der Korrelationsfolge (entspricht Z3) muss der Versatz um einen Halb-Chip durch eine entsprechende Verschiebung der Korrelationsfolge erreicht werden, da dieser Versatz aufgrund der erhöhten Speichergranularität im Ausleseschritt nicht realisiert werden kann. Da auch ein Versatz um 2 und um 3 Halb-Chips im Auslesevorgang nicht realisierbar ist, müssen die Code-Generatoren CG1 bzw. CG2 in der Lage sein, in ständiger Wiederholung einen Versatz der Korrelationsfolge zwischen 0 und 3 Halb-Chips durchzuführen. Die Vereinfachung des Eingangs-Datenspeichers DS wird somit mit einer erhöhten Komplexität der Code-Generatoren CG1 bzw. CG2 erkauft.
Bei Vorhandensein von insgesamt M = 8 Unterspeichern SR1-8 werden aus jedem Unterspeicher unter einer Adresse 2 Halb-Chips ausgelesen. Bei der ersten Auslesesequenz z.B. bezüglich gerader Halb-Chips (256 Halb-Chips, entspricht Z1) werden diese Abtastwerte genauso wie bereits im Fall von 16 Unterspeichern beschrieben verarbeitet. Auch bei den in den Zyklen Z5, Z9,... bezeichneten Auslesesequenzen werden die Code-Generatoren wie bereits beschrieben betrieben. Bei jedem zweiten Zyklus Z3, Z7,... muss der Versatz um einen Halb-Chip durch eine entsprechende Verschiebung der Korrelationsfolge, d.h. mittels der Code-Generatoren CG1, CG2, erreicht werden, da der beim Datenspeicher-Auslesen realisierbare minimale Offset 2 Halb-Chips (Abtastwerte) umfasst.
Abschließend wird darauf hingewiesen, dass mit einer Systemfrequenz von 124,8 MHz der Ausleseablauf und das Zuführen von Abtastwerten zu den Datenpfaden DEL und SF ohne Zeitrestriktionen durchführbar ist.
Der unter Zeit-Gesichtspunkten kritischste Fall ist die Zeitschlitz-Korrelation auf der Basis des Kanals pSCH. Innerhalb eines Zeitschlitzes müssen 2 × 2560 Korrelationsverarbeitungen durchgeführt werden, wobei eine Korrelationsverarbeitung über eine Datenauslese-Sequenz (256 Halb-Chips) läuft. Da 16 Halb-Chips während eines Maschinenzyklus Z1, Z2,... korreliert werden, dauert eine Korrelationsverarbeitung 16 Zyklen. Infolgedessen werden für die Zeitschlitz-Synchronisation 2 × 2560 × 16 = 81920 Maschinenzyklen benötigt.
Darüber hinaus ist zu berücksichtigen, dass 2 Maschinenzyklen benötigt werden, um 16 gerade Halb-Chips und 16 ungerade Halb-Chips innerhalb eines Zeitintervalls von 16 Chips in den Eingangs-Datenspeicher DS zu laden. Insgesamt wird ein Zeitintervall von 512 Maschinenzyklen zum Beschreiben des Eingangs-Datenspeichers DS mit den Abtastwerten für einen Zeitschlitz benötigt.
Die Gesamtzahl von benötigten Maschinenzyklen beträgt daher 81920 + 512 = 82432 Maschinenzyklen. Bei einer Frequenz von 124,8 MHz beträgt diese Zeitdauer 660,5 μs und ist damit kürzer als die Dauer eines Zeitschlitzes (666 μs) im UMTS-Standard.

Claims

Verfahren zur Durchführung mehrerer Korrelationsprozeduren in einem Mobilfunksystem, mit den Schritten: – Schreiben von Abtastwerten (1e, 1o, 2e, 2o, ...) in einen Datenspeicher (DS); – Auslesen von Abtastwerten (1e, 1o, 2e, 2o,...) aus dem Datenspeicher (DS) nach einer vorgegebenen Auslesevorschrift; – Durchführen einer ersten Korrelationsprozedur mit einer ersten Korrelationsfalge auf der Basis der ausgelesenen Abtastwerte; – Durchführen einer zweiten Korrelationsprozedur mit einer zweiten Korrelationsfolge, welche unterschiedlich zu der ersten Korrelationsfolge ist, auf der Basis der ausgelesenen Abtastwerte; wobei – die Auslesevorschrift unabhängig von der durchzuführenden Korrelationsprozedur ist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass gemäß der Auslesevorschrift in einem Ausleseschritt immer jeweils N Abtastwerte gleichzeitig aus dem aus M separat adressierbaren Unterspeichern (SR1, SR2, ..., SR16) aufgebauten Datenspeicher (DS) ausgelesen werden, wobei N und M ganze Zahlen sind und M größer als 1 ist.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass M = N ist.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass M = N/2 oder M = N/4 ist.
Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass gemäß der Auslesevorschrift das Auslesen der Abtastwerte in Datenauslese-Sequenzen durchgeführt wird, die jeweils P Ausleseschritte (Z1-Z16; Z17-Z32; ...) umfassen, wobei in jeder Datenauslese-Sequenz eine Anzahl von P∙N Abtastwerten ausgelesen wird, und wobei jede N/M-te Datenauslese-Sequenz um jeweils N/M Abtastwerte zu der vorhergehenden Datenauslese-Sequenz verschoben. ist.
Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Schritte – Aktivieren eines ersten Hardware-Korrelators (SF; DEL) zur Durchführung der ersten Korrelationsprozedur; – während der Durchführung der ersten Korrelationsprozedur Aktivieren eines parallel zum ersten Hardware-Korrelator angeordneten zweiten Hardware-Korrelators (DEL; SF) zur Durchführung der zweiten Korrelationsprozedur.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass beide Korrelationsprozeduren mit ein und demselben Hardware-Korrelator (DEL; SF) durchgeführt werden, wobei dieser mit Beginn der Durchführung der zweiten Korrelationsprozedur im Zeitmultiplex betrieben wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Korrelationsprozedur eine Zeitschlitz- oder Rahmen-Synchronisation eines Mobilfunkempfängers ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Korrelationsprozedur eine Korrelation zur Schätzung der Verzögerungszeiten von Ausbreitungswegen eines empfangenen Funksignals ist.
Schaltungsanordnung zur Durchführung mehrerer Korrelationsprozeduren in einem Mobilfunksystem, mit – einem Datenspeicher (DS) zum Speichern von Abtastwerten (1e, 1o, 2e, 2o,...) eines empfangenen Signals, – einem Mittel (A_GEN) zum Erzeugen von Adressen zum Auslesen von Abtastwerten aus dem Datenspeicher (DS), und – mindestens einem Hardware-Korrelator (DEL; SF), wobei dieser allein oder zusammen mit einem weiteren Hardware-Korrelator (SF; DEL) auf der Basis der ausgelesenen Abtastwerte eine erste Korrelationsprozedur mit einer ersten Korrelationsfolge und eine zweite Korrelationsprozedur mit einer zweiten Korrelationsfolge, welche unterschiedlich zu der ersten Korrelationsfolge ist, durchführt, wobei – das Mittel (A_GEN) zum Erzeugen der Adressen diese nach einer Vorschrift erzeugt, die unabhängig von der durchzuführenden Korrelationsprozedur ist.
Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass der Datenspeicher aus M separat adressierbaren Unterspeichern (SR1, SR2,..., SR16) aufgebaut ist, wobei M eine ganze Zahl größer als 1 ist.
Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, dass das Mittel (A GEN) zum Erzeugen von Adressen für einen Ausleseschritt gleichzeitig M Adressen erzeugt, wobei N Abtastwerte gleichzeitig aus den M separat adressierbaren Unterspeichern (SR1, SR2,..., SR16) ausgelesen werden, wobei N eine ganze Zahlen ist.
Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, dass M = N ist.
Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, dass M = N/2 oder M = N/4 ist.
Schaltungsanordnung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass der oder die Hardware-Korrelatoren (DEL; SF) jeweils N parallele Eingänge aufweisen, denen die in jedem Ausleseschritt ausgelesenen N Abtastwerte zugeleitet werden.
Schaltungsanordnung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, – dass das Auslesen der Abtastwerte in Datenauslese-Sequenzen durchgeführt wird, die jeweils P Ausleseschritte umfassen, wobei in jeder Datenauslese-Sequenz eine Anzahl von P∙N Abtastwerten ausgelesen wird, und – dass das Mittel (A_GEN) zum Erzeugen der Adressen das Auslesen der Abtastwerte so steuert, dass jede N/M-te Datenauslese-Sequenz um jeweils N/M Abtastwerte zu der vorhergehenden Datenauslese-Sequenz verschoben ist.
Schaltungsanordnung nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, dass die Schaltungsanordnung mindestens zwei parallel zueinander angeordnete Hardware-Korrelatoren (DEL; SF) aufweist.
Schaltungsanordnung nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, dass die Schaltungsanordnung einen einzigen Hardware-Korrelator (DEL; SF) mit einem dem Hardware-Korrelator (DEL; SF) vorgeordneten Multiplexer aufweist.
Schaltungsanordnung nach einem der Ansprüche 10 bis 18, dadurch gekennzeichnet, dass der Hardware-Korrelator (DEL; SF) N parallel angeordnete Korrelator-Segmente (CORR1, ..., CORR16) umfasst.