DE10241678A1

DE10241678A1 - Einrichtung zum Synchronisieren eines Mobilfunkempfängers auf eine Zeitschlitz-und Rahmenstruktur eines empfangenen Funksignals

Info

Publication number: DE10241678A1
Application number: DE2002141678
Authority: DE
Inventors: Thuyen Le; Burkhard Becker
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-09-09
Filing date: 2002-09-09
Publication date: 2004-03-25
Also published as: WO2004025857A1

Abstract

Die Erfindung betrifft eine Einrichtung (1) zum Synchronisieren eines Mobilfunkempfängers mit einer Zeitschlitz- und Rahmenstruktur eines Funksignals, mit einer ersten Stufe (2) mit einer Korrelatoreinheit (5) zum zumindest teilweisen Korrelieren von empfangenen Zeitschlitz- und Rahmen-Synchronisierungscodes und einer zweiten Stufe (3) zur Berechnung der Zeitschlitz- und Rahmengrenzen, wobei in der Korrelatoreinheit (5) während der Korrelation bezüglich der Rahmengrenzen Korrelationen zur Verifizierung des Rahmenbeginns als Zeitschlitzgrenze durchgeführt werden.

Description

Die Erfindung betrifft eine Synchronisierungseinrichtung für einen Mobilfunkempfänger, mittels welcher der Mobilfunkempfänger auf die Zeitschlitz- und Rahmenstruktur eines von einer Basisstation ausgesendeten Funksignals synchronisiert wird.

Nach dem UMTS (Universal Mobile Telecommunications System)-Standard werden Daten zwischen der Basisstation und dem Mobilfunkempfänger in einer Rahmenstruktur übertragen. Jeder Rahmen (englisch: frame) enthält im UMTS-Standard 15 Zeitschlitze (englisch: slot), welche wiederum jeweils 2560 Chips aufweisen.

Zum Betrieb eines Mobilfunksystems ist eine zeitliche Synchronität zwischen den Basisstationen und dem Mobilfunkempfänger notwendig. Die dazu erforderliche Synchronisierung des Mobilfunkempfängers wird unter anderem beim Einschalten des Mobilfunkempfängers, beim Übergang in eine neue Zelle bzw. auf Aufforderung von höheren Protokollierungsschichten durchgeführt. Dabei wird zwischen einer Zeitschlitz- und einer Rahmensynchronisierung unterschieden. Ziel der Zeitschlitzsynchronisierung ist es, die Zeitschlitzgrenzen zu finden. Sind die Zeitschlitzgrenzen gefunden, so kann die Rahmensynchronisierung durchgeführt werden. Dabei wird der Beginn eines Rahmens gesucht.

Für die Zeitschlitz- und Rahmensynchronisierung stehen vorgegebene, jeweils aus einer Folge von Chips bestehende Synchronisierungscodes zur Verfügung, die von jeder Basisstation zu Beginn jedes Zeitschlitzes ausgesendet werden und die in dem Mobilfunkempfänger vorliegen. Die empfangenen Synchronisie rungscodes werden in dem Mobilfunkempfänger mit den bekannten Synchronisierungscocies korreliert. Aus den Korrelationsergebnissen werden die Zeitschlitz- und Rahmengrenzen ermittelt.

Der für die Zeitschlitzsynchronisierung verwendete Zeitschlitz-Synchronisierungscode wird auch als Primary Synchronization Code (PSC) bezeichnet. Der für die Rahmensynchronisierung herangezogene Rahmen-Synchronisierungscode trägt auch die Bezeichnung Secondary Synchronization Code (SSC).

Gemäß dem UMTS-Standard umfasst der Zeitschlitz-Synchronisierungscode PSC 256 Chips und weist folgende Struktur auf PSC = <a,a,a,-a,-a,a,-a,-a,a,a,a,-a,a,-a,a,a> = a <1,1,1,-1,-1,1,-1,-1,1,1,1,-1,1,-1,1,1> = a <w(0),w(1),w(2),w(3),w(4),w(5),w(6),w(7),w(8),w(9), w(10),w(11),w(12),w(13),w(14),w(15)> (1) a = (1+j) <1,1,1,1,1,1,-1,-1,1,-1,1,-1,1,-1,-1,1> = (1+j) <a(0),a(1),a(2),a(3),a(4),a(5),a(6),a(7),a(8), a(9),a(10),a(11),a(12),a(13),a(14),a(15)> (2)

Dabei wird die komplexwertige Folge a aus einer Folge von 16 Korrelationskoeffizienten a(n) (n = 0, 1,..., 15) erzeugt, welche jeweils entweder den Wert +1 oder den Wert -1 annehmen können. Jeder der Korrelationskoeffizienten a(n) steht für ein Chip.

Der Zeitschlitz-Synchronisierungscode PSC besteht aus einer Folge von 16 Elementen. Jedem Element liegt wiederum eine Folge a zugrunde, welche jeweils entweder mit +1 oder mit -1 multipliziert ist. Folglich weist der Zeitschlitz-Synchronisierungscode PSC insgesamt 256 Korrelationskoeffizienten a(n) bzw. Chips auf.

Die in dem Zeitschlitz-Synchronisierungscode PSC enthaltene Information kann ferner auch durch eine Folge von 16 Korrelationskoeffizienten w(n) (n = 0, 1,..., 15) ausgedrückt werden. Jeder Korrelationskoeffizient w(n) kann entweder den Wert +1 oder den Wert -1 annehmen. Somit gibt jeder Korrelationskoeffizient w(n) den Wert an, mit welchem die Folge a an der entsprechenden Stelle des Zeitschlitz-Synchronisierungscodes PSC multipliziert wird.

Gemäß dem UMTS-Standard besteht ein Rahmen-Synchronisierungscode SSC aus 256 Chips. Jeder Rahmen-Synchronisierungscode SSC ergibt sich aus einer positionsweisen Multiplikation einer erzeugenden Hadamard-Folge mit einer allen Rahmen-Synchronisierungscodes SSC gemeinsamen Folge z, welche folgendermaßen aufgebaut ist: z = <b,b,b,-b,b,b,-b,-b,b,-b,b,-b,-b,-b,-b,-b> = b <1,1,1,-1,1,1,-1,-1,1,-1,1,-1,-1,-1,-1,-1> (3) b = (1+j) <1,1,1,1,1,1,-1,-1,-1,1,-1,1,-1,1,1,-1> = (1+j) <b(0),b(1),b(2),b(3),b(4),b(5),b(6),b(7),b(8),b(9), b(10),b(11),b(12),b(13),b(14),b(15)> (4)

Dabei wird die komplexwertige Folge b aus einer Folge von 16 Korrelationskoeffizienten b(n) (n = 0, 1,..., 15) erzeugt, welche jeweils entweder den Wert +1 oder den Wert -1 annehmen können. Jeder der Korrelationskoeffizienten b(n) steht für ein Chip.

Die Folge z besteht aus einer Folge von 16 Elementen. Jedem Element liegt wiederum eine Folge b zugrunde, welche jeweils entweder mit +1 oder mit -1 multipliziert ist. Folglich weist die Folge z insgesamt 256 Korrelationskoeffizienten b(n) bzw. Chips auf.

Durch die positionsweise Multiplikation der Folge z mit 16 unterschiedlichen Hadamard-Folgen mit jeweils 256 Chips erge ben sich 16 unterschiedliche Rahmen-Synchronisierungscodes (Cssc1,..., Cssc16) mit jeweils 256 Chips. In jedem Zeitschlitz eines Rahmens wird ein bestimmter Rahmen-Synchronisierungscode von der Basisstation ausgesendet. Die Reihenfolge der Rahmen-Synchronisierungscodes ist bei einer gegebenen Basisstation in jedem Rahmen gleich. Aus dem sich daraus ergebenden Muster der Rahmen-Synchronisierungscodes pro Rahmen kann auf den Rahmenbeginn geschlossen werden. Ferner ist dieses Muster für jede Basisstation charakteristisch und dient daher des Weiteren zur Bestimmung der die Rahmen-Synchronisierungscodes aussendenden Basisstation.

Bei der Zeitschlitz-Synchronisierung werden die in den Mobilfunkempfänger eingehenden Chips des Zeitschlitz-Synchronisierungscodes mit dem bekannten Zeitschlitz-Synchronisierungscode im Sinne eines Matched-Filters korreliert. Der Matched-Filter führt sukzessive Korrelationen durch, wobei der Versatz von zwei aufeinander folgenden Korrelationen einer halben Chiplänge entspricht. Bei 2560 Chips pro Zeitschlitz errechnet der Matched-Filter somit üblicherweise 5120 Korrelationswerte pro Zeitschlitz. Derartige Korrelationen werden in der Regel über mehrere Zeitschlitze hinweg durchgeführt, um durch Mittelwertbildung den Fehler bei der Bestimmung der Zeitschlitzgrenzen so weit wie möglich zu minimieren.

Nach Abschluss der für die Zeitschlitzsynchronisierung benötigten Korrelationen werden für die Rahmensynchronisierung die Startindizes der Zeitschlitzkorrelationen mit den höchsten Korrelationswerten herangezogen. Die Zahl dieser Maxima, auch Peaks genannt, ist innerhalb eines Zeitschlitzes gewöhnlich wesentlich kleiner als 5120. Beginnend von dem Startindex jedes Maximums werden für die Rahmensynchronisierung die ersten 256 empfangenen Chips positionsweise mit der Folge z multipliziert. Anschließend wird die Summe aus den Multiplikationsergebnissen von jeweils 16 aufeinander folgenden Chips gebildet. Dies entspricht einer Korrelation der empfangenen Chips mit der Folge b, der die Folge z zugrunde liegt. Hierbei muss das Vorzeichen +1 oder -1, mit dem die Folge b in Abhängigkeit von ihrer Position in der Folge z multipliziert wird, berücksichtigt werden. Insgesamt ergeben sich folglich 16 komplexwertige Korrelationswerte für jeden Zeitschlitz. Dieses Verfahren wird für jeden Zeitschlitz ausgeführt. Für jeden Peak entstehen somit 16 mal 15 komplexwertige Werte.

Aufgrund von Speicherbegrenzungen kann das vorstehend beschriebene Verfahren nicht für alle Peaks in einem Durchlauf durchgeführt werden. Üblicherweise werden pro Durchlauf nur die Korrelationen für eine bestimmte Anzahl von Peaks, beispielsweise für 6 Peaks, vorgenommen.

Die Rahmensynchronisierung läuft entweder über die Länge eines Rahmens oder über mehrere Rahmenlängen. Die Ergebnisse des vorstehend beschriebenen Verfahrens können dann zeitschlitzweise gemittelt werden.

Bedingt durch den Aufbau des Rahmen-Synchronisierungscodes SSC aus der Folge z und einer Hadamard-Folge müssen die vorstehend beschriebenem 16 komplexwertigen Korrelationswerte in jedem Zeitschlitz pro Peak noch einer 16-Punkt Fast-Hadamard-Transformation unterzogen werden.

Parallel zu der Rahmensynchronisierung kann für diejenigen Chipindizes, für welche in demselben Durchlauf die Rahmensynchronisierung ausgeführt wird, eine nochmalige Zeitschlitzsynchronisierung durchgeführt werden. Diese Maßnahme bewirkt eine höhere Synchronität des Mobilfunksystems. Um diese erneute Zeitschlitzsynchronisierung begrifflich von der anfänglichen Zeitschlitzsynchronisierung unterscheiden zu können, wird die parallel zu der Rahmensynchronisierung durchgeführte Zeitschlitzsynchronisierung im Folgenden als Zeitschlitzverifizierung bezeichnet.

Zur parallelen Ausführung der Rahmensynchronisierung und der Zeitschlitzverifizierung sind die bislang dazu verwendeten Synchronisierungseinrichtungen mit zusätzlichen Schaltkreisen ausgestattet.

Aufgabe der Erfindung ist es, eine Synchronisierungseinrichtung für einen Mobilfunkempfänger zu schaffen, welche trotz eines möglichst geringen Schaltungsaufwands eine parallele Rahmensynchronisierung und Zeitschlitzverifizierung zulässt. Des Weiteren sollen insbesondere die Zeitschlitz- und Rahmensynchronisierung in Echtzeit abgearbeitet werden. Ferner soll ein Verfahren zum Betreiben der Synchronisierungseinrichtung angegeben werden.

Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der Patentansprüche 1 und 18 gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die erfindungsgemäße Einrichtung dient zum Synchronisieren eines Mobilfunkempfängers mit einer Zeitschlitz- und Rahmenstruktur eines von einer Basisstation empfangenen Funksignals. Um die Synchronisierung zu ermöglichen, sendet die Basisstation einen Zeitschlitz-Synchronisierungscode zu Beginn jedes Zeitschlitzes sowie eine Folge von Rahmen-Synchronisierungscodes pro Rahmen aus. Dabei wird zu Beginn jedes Zeitschlitzes ein Rahmen-Synchronisierungscode ausgesendet. Die Zeitschlitz- und Rahmen-Synchronisierungscodes setzen sich jeweils aus einer Folge von Chips zusammen. Ferner liegen sie in dem Mobilfunkempfänger vor. Die erfindungsgemäße Einrichtung enthält zwei Stufen, in denen unterschiedliche Synchronisierungsaufgaben parallel abgearbeitet werden können. Eine erste Stufe weist eine Korrelatoreinheit auf, mittels welcher zumindest Teile des von dem Mobilfunkempfänger empfangenen Zeitschlitz-Synchronisierungscodes mit einer dem bekannten Zeitschlitz-Synchronisierungscode zugrunde liegenden ersten Grundfolge korreliert werden und mittels wel cher zumindest Teile des empfangenen Rahmen-Synchronisierungscodes mit einer den bekannten Rahmen-Synchronisierungscodes gemeinsam zugrunde liegenden zweiten Grundfolge korreliert werden. Die erste Grundfolge kann beispielsweise die in Gleichung (2) angegebene Folge a sein. Die zweite Grundfolge kann beispielsweise die in Gleichung (4) angegebene Folge b sein. Eine zweite Stufe dient zur Berechnung der Zeitschlitzgrenzen und des Rahmenbeginns. Für diese Berechnungen werden die Korrelationsergebnisse der ersten Stufe herangezogen. In der ersten Stufe werden zu einem Zeitpunkt wahlweise entweder die Korrelationen bezüglich der Zeitschlitzgrenzen oder die Korrelationen bezüglich des Rahmenbeginns durchgeführt. Ebenso werden in der zweiten Stufe zu einem Zeitpunkt wahlweise entweder die Berechnungen bezüglich der Zeitschlitzgrenzen oder die Berechnungen bezüglich des Rahmenbeginns durchgeführt. Während in der Korrelatoreinheit die Korrelationen bezüglich des Rahmensbeginns durchgeführt werden, werden dort zusätzliche Korrelationen durchgeführt, um festzustellen, ob die vermuteten Rahmenbeginne auch tatsächlich Zeitschlitzgrenzen sind. Diese Maßnahme wird als Zeitschlitzverifizierung bezeichnet.

Ein Vorteil der erfindungsgemäßen Einrichtung ist die parallele Durchführung der Rahmensynchronisierung und der Zeitschlitzverifizierung, wobei beide Maßnahmen in der Korrelatoreinheit, in der auch die anfängliche Zeitschlitzsynchronisierung durchgeführt wird, ausgeführt werden. Da dafür in der Korrelatoreinheit nur wenige zusätzliche Schaltungsteile, die nicht auch bei der Zeitschlitzsynchronisierung verwendet werden, notwendig sind, ist die erfindungsgemäße Einrichtung wesentlich aufwandsgünstiger sowie platz- und energiesparender als bisherige dem gleichen Zweck dienende Synchronisierungseinrichtungen. Des Weiteren ist mit der erfindungsgemäßen Einrichtung eine Echtzeit-Synchronisierung möglich.

Die zeit-, energie- und platzsparende Anordnung der erfindungsgemäßen Einrichtung lässt ferner zu, die Zeitschlitzve rifizierung über mehrere Zeitschlitzlängen hinweg durchzuführen. Dadurch lässt sich eine sehr hohe Synchronität mit der Basisstation erzielen.

Vorzugsweise weist die Korrelatoreinheit einen 2-Tap-Korrelator auf, mittels welchem zumindest Teile von zwei empfangenen Synchronisierungscodes gleichzeitig mit der ersten Grundfolge und/oder der zweiten Grundfolge und/oder dem bekannten Zeitschlitz-Synchronisierungscode korreliert werden können. Aufgrund dieser Maßnahme können während der Zeitschlitzsynchronisierung zwei Korrelationen gleichzeitig durchgeführt werden, was sich zeitsparend auswirkt. Ferner können im Sinne der Erfindung die Korrelationen für die Rahmensynchronisierung und für die Zeitschlitzverifizierung parallel ausgeführt werden.

Um wie vorstehend beschrieben mit dem 2-Tap-Korrelator zwei Korrelationsaufgaben parallel ausführen zu können, enthält die erfindungsgemäße Einrichtung vorteilhafterweise eine Schalteinrichtung, mittels welcher dem 2-Tap-Korrelator wahlweise zumindest Teile der ersten Grundfolge und/oder der zweiten Grundfolge und/oder des bekannten Zeitschlitz-Synchronisierungscodes zugeführt werden können.

Gemäß einer bevorzugten Ausgestaltung der Erfindung weist der 2-Tap-Korrelator zwei Korrelatorzweige auf, denen jeweils ein Akkumulator nachgeschaltet ist. Sofern in den Korrelatorzweigen die Real- und Imaginärteile separat verarbeitet werden, werden zwei Akkumulatoren pro Korrelatorzweig benötigt. Wahlweise können die Korrelatorzweige ausgangsseitig durch mindestens einen Addierer miteinander verbunden werden. Der mindestens eine Addierer ist vor den Akkumulatoren angeordnet. Die Akkumulatoren sowie gegebenenfalls die Addierer dienen zur Aufsummierung von in den Korrelatorzweigen nacheinander erzeugten Korrelationswerten.

Eine weitere bevorzugte Ausgestaltung der Erfindung sieht vor, dass die zweite Stufe zwei Zweige aufweist, in welchen jeweils ein Speicher, ein erster Multiplexer und ein zweiter Multiplexer in der angegebenen Reihenfolge hintereinander angeordnet sind. Die Eingänge der ersten Multiplexer sind mit den Ausgängen beider Speicher verbunden. Die Eingänge der zweiten Multiplexer werden jeweils von dem Ausgangswert und dem invertierten Ausgangswert des ersten Multiplexers gespeist. Die ersten Multiplexer weisen erste Steuereingänge und die zweiten Multiplexer weisen zweite Steuereingänge auf. Die Steuereingänge sind mit einer Steuerungseinheit verbunden. Die beiden Zweige speisen die Eingänge eines Addierers.

Vorzugsweise weisen die zweiten Multiplexer jeweils einen weiteren Eingang auf, welcher mit dem Ausgang der Korrelatoreinheit verbunden ist. Dadurch kann ein von der Korrelatoreinheit erzeugter Korrelationswert auf direktem Wege und ohne Zeitverlust den zweiten Multiplexern zugeführt werden.

Des Weiteren enthält die zweite Stufe vorteilhafterweise eine Rückkoppelschleife, mittels welcher der Ausgangswert des Addierers wahlweise in einen der Speicher der beiden Zweige geschrieben werden kann. Die Rückkoppelschleife wird insbesondere bei der Rahmensynchronisierung verwendet. Dem Addierer der zweiten Stufe ist ferner ein Akkumulator nachgeschaltet, welcher bei der Zeitschlitzsynchronisierung benötigt wird.

Eine vorteilhafte Ausgestaltung der Erfindung ist dadurch gekennzeichnet, dass in der zweiten Stufe wahlweise Korrelationen durchgeführt werden können, bei welchen die Korrelationsergebnisse, die bei der Rahmensynchronisierung von der ersten Stufe ausgegeben wurden, mit einer dritten Grundfolge korreliert werden. Die dritte Grundfolge liegt den bekannten Rahmen-Synchronisierungscodes gemeinsam zugrunde und wird durch Aneinanderreihung einer vorgegebenen Anzahl von zweiten Grundfolgen erzeugt, wobei die Vorzeichen der zweiten Grundfolge bei der Aneinanderreihung moduliert werden.

Es kann vorgesehen sein, dass die zweite Stufe ferner zur wahlweisen Ausführung einer Fast-Hadamard-Transformation für die Rahmensynchronisierung ausgelegt ist. Des Weiteren ist es vorteilhaft, wenn in die Fast-Hadamard-Transformation der Algorithmus, mittels welchem die dritte Grundfolge durch Wiederholung und Vorzeichenmodulation der zweiten Grundfolge erzeugt wird, integriert ist. Durch diese Maßnahme wird der Energieverbrauch der erfindungsgemäßen Einrichtung weiter reduziert.

Die Fast-Hadamard-Transformation setzt sich im Wesentlichen aus einem Produkt aus mehreren Matrizen und einem Vektor zusammen, wobei die Komponenten des Vektors von der Korrelatoreinheit erzeugte Korrelationsergebnisse zur Rahmensynchronisierung enthalten.

Ferner kann vorzugsweise vorgesehen sein, dass jede Zeile einer Matrix genau zwei Elemente aufweist, die den Wert +1 oder -1 annehmen können, und dass alle übrigen Werte der Matrizen den Wert 0 aufweisen.

Vorteilhafterweise sind die in den Matrizen enthaltenen Informationen der Steuerungseinheit bekannt. Die zweiten Steuereingänge können darin bei der Rahmensynchronisierung von der Steuerungseinheit entsprechend den Matrizeneinträgen beaufschlagt werden.

In analoger Weise zu der Rahmensynchronisierung werden bei der Zeitschlitzsynchronisierung die zweiten Steuereingänge vorzugsweise derart beaufschlagt, wie es von zumindest einem Teil des Zeitschlitz-Synchronisierungscodes vorgegeben wird. Dazu liegt der Steuerungseinheit dieser Teil des Zeitschlitz-Synchronisierungscodes vor.

Gemäß einer besonders bevorzugten Ausgestaltung der Erfindung ist der Korrelatoreinheit ein Eingangsdatenpuffer vorgeschal tet. In dem Eingangsdatenpuffer werden die empfangenen Zeitschlitz-Synchronisierungscodes und/oder die empfangenen Rahmen-Synchronisierungscodes zwischengespeichert. Dazu umfasst der Eingangsdatenpuffer vorteilhafterweise zwei Speicher, in welche nacheinander empfangene Abtastwerte abwechselnd eingelesen werden. Diese Maßnahme hat zum Vorteil, dass aufgrund des abwechselnden Einlesens der Abtastwerte die Speicher nur mit der halben Abtastfrequenz betrieben werden müssen. Da die Chips üblicherweise in zweifacher Überabtastung vorliegen, entspricht dies der Chipfrequenz. Dadurch wird die Leistungsaufnahme reduziert.

Die vorstehend und nachstehend beschriebenen Schaltungsbereiche und -elemente der erfindungsgemäßen Einrichtung können jeweils zweifach vorliegen. Dies ermöglicht gegebenenfalls eine separate Verarbeitung von Real- und Imaginärteilen.

Das erfindungsgemäße Verfahren dient zum Betreiben der erfindungsgemäßen Einrichtung. Dazu werden zunächst Korrelationswerte durch Korrelieren der empfangenen Zeitschlitz-Synchronisierungscodes mit dem bekannten Zeitschlitz-Synchronisierungscode berechnet, sodass anschließend die Zeitschlitzgrenzen ermittelt werden können. Anhand der Korrelationswerte der Zeitschlitzsynchronisierung werden die Startstellen für die Korrelationen der empfangenen Rahmen-Synchronisierungscodes mit den bekannten Rahmen-Synchronisierungscodes bestimmt. Parallel zu zumindest Teilen der Korrelationen für die Rahmensynchronisierung werden weitere Korrelationen von empfangenen Zeitschlitz-Synchronisierungscodes mit dem bekannten Zeitschlitz-Synchronisierungscode durchgeführt. Diese Korrelationen beginnen beispielsweise an den Startstellen der Korrelationen für die Rahmensynchronisierung. Aus den Korrelationsergebnissen für die Rahmensynchronisierung wird der Rahmenbeginn ermittelt.

Vorzugsweise werden als Startstellen für die Korrelationen der Rahmensynchronisierung die Stellen verwendet werden, die bei ihrer Verwendung als Startstellen für die anfänglichen Zeitschlitzkorrelationen die höchsten Korrelationswerte lieferten.

Die Erfindung wird nachfolgend in beispielhafter Weise unter Bezugnahme auf die Zeichnungen näher erläutert. In diesen zeigen:
1 ein schematisches Schaltbild eines Ausführungsbeispiels der erfindungsgemäßen Einrichtung;
2 ein schematisches Schaltbild eines Eingangsdatenpuffers;
3 ein schematisches Schaltbild eines für eine Zeitschlitzsynchronisierung ausgelegten 2-Tap-Korrelators;
4 ein Diagramm zur Veranschaulichung des zeitlichen Ablaufs der Erzeugung von partiellen Korrelationswerten bei der Zeitschlitzsynchronisierung;
5 ein Diagramm zur Veranschaulichung des zeitlichen Ablaufs der Zeitschlitzsynchronisierung;
6 ein schematisches Schaltbild eines für eine Rahmensynchronisierung ausgelegten 2-Tap-Korrelators;
7 ein schematisches Schaltbild einer für die Rahmensynchronisierung ausgelegten Synchronisierungseinrichtung;
8 ein Diagramm zur Veranschaulichung des zeitlichen Ablaufs der Fast-Hadamard-Transformation als Bestandteil der Rahmensynchronisierung; und
9 ein schematisches Schaltbild eines für eine Zeitschlitzverifizierung ausgelegten 2-Tap-Korrelators.
In 1 ist schematisch das Schaltbild einer Synchronisierungseinrichtung 1 als Ausführungsbeispiel der erfindungsgemäßen Einrichtung dargestellt. Die Synchronisierungseinrichtung 1 ist aus zwei Stufen 2 und 3 aufgebaut. Die Schnittstelle zwischen den Stufen 2 und 3 ist in 1 durch eine gestrichelte Linie gekennzeichnet.
Die Stufe 2 weist einen Eingangsdatenpuffer 4 und einen dem Eingangsdatenpuffer 4 nachgeschalteten 2-Tap-Korrelator 5 auf.
Die Stufe 3 wird von dem Ausgangswert des 2-Tap-Korrelators 5 gespeist. Hinter den Eingang der Stufe 3 sind zwei parallel aufgebaute Schaltungszweige geschaltet. In jedem der beiden Schaltungszweige sind seriell ein 2:1-Multiplexer 6 bzw. 7, ein Cache-Speicher 8 bzw. 9, ein 2:1-Multiplexer 10 bzw. 11, ein Speicherregister 12 bzw. 13 und ein 3:1-Multiplexer 16 bzw. 17 in der angegebenen Reihenfolge angeordnet.
Der 2:1-Multiplexer 10 bzw. 11 ist eingangsseitig sowohl mit dem Ausgang des Cache-Speichers 8 als auch mit dem Ausgang des Cache-Speichers 9 verbunden.
Der 3:1-Multiplexer 16 bzw. 17 ist eingangsseitig mit dem Ausgang des Speicherregisters 12 bzw. 13 und dem Ausgang des 2-Tap-Korrelators 5 verbunden. Ein weiterer Eingang des 3:1-Multiplexers 16 bzw. 17 ist über einen Zweierkomplement-Invertierer 14 bzw. 15 mit dem Ausgang des Speicherregisters 12 bzw. 13 verbunden.
Die vorstehend beschriebenen Schaltungszweige werden mittels eines Addierers 18 zusammengeführt. Dem Addierer 18 sind ein Speicherregister 19, ein Addierer 20, ein Speicherregister 21 und eine Skalierungseinheit 22 nachgeschaltet. Der Ausgangswert des Speicherregisters 19 ist über eine Skalierungseinheit 23 auf jeweils einen Eingang der 2:1-Multiplexer 6 und 7 rückgekoppelt. Von dem Ausgang des Speicherregisters 21 führt eine Rückkoppelschleife zu einem Eingang des Addierers 20.
Der in 1 gestrichelt umrandet eingezeichnete Schaltungsbereich 24 liegt bei der schaltungstechnischen Realisierung der Synchronisierungseinrichtung 1 zweimal vor.
Die 2:1-Multiplexer 6 und 7 bzw. 10 und 11 werden von einem Steuersignal 100 bzw. 101 angesteuert. Der 3:1-Multiplexer 16 bzw. 17 wird von einem Steuersignal 102 bzw. 103 angesteuert. Der Cache-Speicher 8 bzw. 9 wird von einem Steuersignal 104 bzw. 105 gesteuert. Durch das Steuersignal 100 bzw. 101 wird bestimmt, in welchen bzw. aus welchem der Cache-Speicher 8 oder 9 Daten geschrieben bzw. ausgelesen werden. Mittels des Steuersignals 104 bzw. 105 werden die Speicherzellen des Cache-Speichers 8 bzw. 9 ausgewählt, in welche Daten geschrieben werden oder aus welchen Daten ausgelesen werden. Die Steuersignale 101 bis 105 werden von einer Steuerungseinheit 28 erzeugt.
Von dem Ausgang des Speicherregisters 19 führt neben dem Rückkoppelzweig zu den 2:1-Multiplexern 6 und 7 eine Verbindung zu einer Verarbeitungseinheit 25. Die Ausgangswerte der Schaltungsbereiche 24 speisen eine Verarbeitungseinheit 26. Der Eingang einer Verarbeitungseinheit 27 ist an den Ausgang des 2-Tap-Korrelators 5 gekoppelt.
In den 2 bis 9 und in dem nachfolgenden Beschreibungstext sind einzelne Schaltungsteile der in 1 im Überblick dargestellten Synchronisierungseinrichtung 1 sowohl in ihrem schaltungstechnischen Aufbau als auch in ihrer Funktionsweise im Einzelnen dargestellt.
In 2 ist der Aufbau des Eingangsdatenpuffers 4 schematisch dargestellt. Der Eingangsdatenpuffer 4 erhält in dem vorliegenden Ausführungsbeispiel Eingangsdaten von einem Analog-Digital-Wandler 29 mit einer Datenrate von beispielsweise 7,68 MHz. Zwischen den Analog-Digital-Wandler 29 und den Eingangsdatenpuffer 4 sind seriell eine Front-End-Filterstufe 30 zur Separierung des Nutzspektrums von dem Störspektrum und ein Speicherregister 31 geschaltet.
Die Aufgabe des Eingangsdatenpuffers 4 ist es, die Daten an den nachgeschalteten 2-Tap-Korrelator 5 so weiterzuleiten, dass dieser die geforderten Korrelationen durchführen kann. Dazu weist der Eingangsdatenpuffer 4 zwei seinem Eingang nachgeschaltete Speicher 32 und 33 auf. Jeder der Speicher 32 und 33 enthält 16 Register mit einer Bitbreite, die der Auflösung der empfangenen komplexwertigen Chips entspricht. Die Register des Speichers 32 sind mit den Eingängen von zwei 8:1-Multiplexern 34 und 35 wie in 2 dargestellt verbunden. In der gleichen Weise sind die Register des Speichers 33 mit den Eingängen von zwei 8:1-Multiplexern 36 und 37 verbunden. Den 8:1-Multiplexern 34 und 36 ist ein 2:1-Multiplexer 38 nachgeschaltet, und den 8:1-Multiplexern 35 und 37 ist ein 2:1-Multiplexer 39 nachgeschaltet. An den Ausgängen der 2:1-Multiplexer 38 und 39 werden Zwischenwerte 110 und 111 ausgegeben.
Im Folgenden werden die für die Zeitschlitzsynchronisierung notwendigen Verarbeitungsschritte dargestellt.
Die von dem Mobilfunkempfänger empfangenen Chips liegen beim Eingang in den Eingangsdatenpuffer 4 mit der doppelten Chiprate, d.h. als Halb-Chips, überabgetastet vor. Die Abtastwerte ("Halb-Chips") sind gedanklich fortlaufend mit Indizes versehen. Diejenigen Abtastwerte, die einen geraden Index aufweisen, werden in den Speicher 32 eingelesen. Die Abtastwerte mit einem ungeraden Index werden in dem Speicher 33 abgelegt. Folglich werden die in den Eingangsdatenpuffer 4 ein gehenden Abtastwerte abwechselnd in die Speicher 32 und 33 eingelesen. Deswegen gehören in jedem Speicher 32 und 33 aufeinander folgende Abtastwerte zu aufeinander folgenden Chips. In den Speichern 32 und 33 erhalten die Chips neue Indizes. Mit diesen Indizes sind in 2 die Register der Speicher 32 und 33 durchnummeriert.
Zur Durchführung der Korrelationen werden dem 2-Tap-Korrelator 5, welcher dem Eingangsdatenpuffer 4 nachgeschaltet ist, in jedem Verarbeitungstakt zwei Chips gleichzeitig mittels der Zwischenwerte 110 und 111 zur Verfügung gestellt. Beispielsweise werden in einem ersten Verarbeitungstakt die Multiplexer 34, 35, 38 und 39 derart geschaltet, dass die in den Registern 0 und 1 des Speichers 32 abgelegten Chips dem 2-Tap-Korrelator 5 zugeführt werden. Anschließend werden fortlaufend mit dem Index jeweils zwei Chips aus dem Speicher 32 dem 2-Tap-Korrelator zur Verfügung gestellt. Sobald alle 16 Chips des Speichers 32 einmal ausgelesen wurden, werden die Multiplexer 36, 37, 38 und 39 derart eingestellt, dass die Chips des Speichers 33 jeweils paarweise und fortlaufend mit ihrem Index dem 2-Tap-Korrelator 5 zugeführt werden.
Das vorstehend beschriebene Verfahren bedingt, dass innerhalb von acht Verarbeitungstakten die in einem der Speicher 32 und 33 abgelegten Chips einmal an den 2-Tap-Korrelator 5 ausgegeben werden. Anschließend werden die in dem jeweiligen Speicher 32 oder 33 abgelegten Chips um einen Registerplatz verschoben, und ein neues Chip wird von dem Analog-Digital-Wandler 29 dem freien Registerplatz zugeführt. Da die Chips von dem Analog-Digital-Wandler 29 mit einer Datenrate von 7,68 MHz ausgegeben werden, muss der 2-Tap-Korrelator 5 mit einer Verarbeitungstaktung von 61,44 MHz betrieben werden, um Echtzeitanforderungen zu erfüllen. Verallgemeinert bedeutet dies, dass der 2-Tap-Korrelator 5 mit dem 8fachen Wert der Datenrate betrieben werden muss, wobei die Datenrate anstelle von 7,68 MHz auch einen beliebigen anderen Wert annehmen kann.
Das Vorhandensein der zwei Speicher 32 und 33 ermöglicht es, die Speicher lediglich mit der Chipfrequenz zu takten. Diese Taktung wird durch ein Taktsignal 112 vorgegeben. Wäre nur ein Speicher vorhanden, müsste dieser mit der doppelten Chipfrequenz getaktet sein, um Echtzeitanforderungen zu genügen.
Die Zwischenwerte 110 und 111 speisen den 2-Tap-Korrelator 5. Das Schaltbild des 2-Tap-Korrelators 5 ist in 3 schematisch dargestellt. In 3 sind die Schaltungsteile des 2-Tap-Korrelators 5, die für die Zeitschlitzsynchronisierung nicht benötigt werden, grau unterlegt.
In dem 2-Tap-Korrelator 5 liegt das Chip des Zwischenwerts 110 separiert nach seinem I-Teil 120 und seinem Q-Teil 121 vor und speist Addierer 50 und 51. Dabei wird der I-Teil 120 beim Eingang in den Addierer 51 mit einem negativen Vorzeichen beaufschlagt. Entsprechendes gilt für das Chip des Zwischenwerts 111, welches in seinen I-Teil 122 und in seinen Q-Teil 123 aufgespalten ist und Addierer 52 und 53 speist.
Die Addierer 50, 51, 52 und 53 speisen 2:1-Multiplexer 58, 59, 60 und 61, wobei ein Eingangswert der 2:1-Multiplexer 58 bis 61 jeweils der Ausgangswert der Addierer 50 bis 53 ist und der zweite Eingangswert der 2:1-Multiplexer 58 bis 61 jeweils das invertierte Zweierkomplement des Ausgangswerts der Addierer 50 bis 53 ist. Dazu sind in den jeweiligen Zweigen den 2:1-Multiplexern 58 bis 61 Zweierkomplement-Invertierer 54, 55, 56 und 57 vorgeschaltet.
Die 2:1-Multiplexer 58 bis 61 werden von den bekannten Korrelationskoeffizienten a(n) des Zeitschlitz-Synchronisierungscodes PSC gesteuert. Diese sind in Speicherregistern 79 und 82 abgelegt. Dabei werden die 2:1-Multiplexer 58 und 59 von den Korrelationskoeffizienten a(n) mit ungeraden Indizes n gesteuert, und die 2:1-Multiplexer 60 und 61 werden von den Korrelationskoeffizienten a(n) mit geraden Indizes n gesteuert.
Ein Wert eines Korrelationskoeffizienten a(n) von +1 bedeutet, dass der logische Pfad 0 des jeweiligen 2:1-Multiplexers 58 bis 61 durchgeschaltet wird. Bei einem Wert von -1 des Korrelationskoeffizienten a(n) wird der logische Pfad 1 des jeweiligen 2:1-Multiplexers 58 bis 61 durchgeschaltet.
Die Korrelationskoeffizienten a(n) der Speicherregister 79 und 82 werden sukzessive in aufeinander folgenden Verarbeitungstakten für die Korrelationen herangezogen. Dabei wird in jedem Verarbeitungstakt eines der Paare [a(0),a(1)], [a(2),a(3)],..., [a(1.4),a(15)] ausgewählt. Bei einem vollen Durchlauf durch alle Korrelationskoeffizienten a(n) ist für alle Chips, die sich in einem der Speicher 32 oder 33 des Eingangsdatenpuffers 4 befinden, jeweils eine Korrelation durchgeführt worden.
Den 2:1-Multiplexern 58 bis 61 ist jeweils ein Speicherregister 64, 65, 66 oder 67 nachgeschaltet. Von den Ausgängen der Speicherregister 64 und 66 führen Verbindungen zu den Eingängen eines Addierers 68. Von den Ausgängen der Speicherregister 65 und 67 führen Verbindungen zu einem Addierer 69. Von den Ausgängen des Speicherregisters 64 und des Addierers 68 führen Verbindungen zu den Eingängen eines 2:1-Multiplexers 70. Von den Ausgängen des Speicherregisters 65 und des Addierers 69 führen Verbindungen zu den Eingängen eines 2:1-Multiplexers 71. Den 2:1-Multiplexern 70 und 71 sowie den Speicherregistern 66 und 67 ist jeweils ein Addierer 72, 73, 74 oder 75 nachgeschaltet. Den Addierern 72 bis 75 ist jeweils ein Speicher 83, 84, 85 oder 86 mit jeweils sechs Registern nachgeschaltet. Zwischen dem Addierer 74 bzw. 75 und dem Speicher 85 bzw. 86 ist eine Skalierungseinheit 76 bzw. 77 angeordnet. Die Speicher 83 bis 86 sind ausgangsseitig jeweils auf Eingänge der zugehörigen Addierer 72 bis 75 rückge koppelt. Ferner werden an den Ausgängen der Speicher 83 bis 86 die Zwischenwerte 127, 128, 129 sowie 130 ausgegeben.
Nach der Korrelation der Zwischenwerte 110 und 111 mittels der 2:1-Multiplexer 58 bis 61 werden die Real- und die Imaginärteile der beiden Korrelationswerte eines Verarbeitungstakts separat mittels der Addierer 68 und 69 aufsummiert. Sofern es sich dabei um den ersten Verarbeitungstakt und um die Korrelationen mit den Chips der Register 0 und 1 des Speichers 32 oder des Speichers 33 des Eingangsdatenpuffers 4 handelt, werden die aufsummierten Real- und Imaginärteile der Korrelationswerte in den obersten Registern der Speicher 83 und 84 abgelegt. In den nachfolgenden Verarbeitungstakten werden aufgrund der Akkumulator-Beschaltung der Speicher 83 und 84 mit den Addierern 72 und 73 die aufsummierten Real- und Imaginärteile der jeweiligen Korrelationswerte auf die bereits in den obersten Registern der Speicher 83 und 84 gespeicherten Werte addiert.
Bei einer Verarbeitungsgeschwindigkeit des 2-Tap-Korrelators 5 von 61,44 MHz sind nach acht Verarbeitungstakten die Korrelationen der 16 Chips, die in einem der Speicher 32 oder 33 des Eingangsdatenpuffers 4 abgelegt sind, abgeschlossen. Dieser aus 16 einzelnen Korrelationen bestehende Korrelationswert wird im Folgenden als partieller Korrelationswert bezeichnet. Der partielle Korrelationswert wird in Form der Zwischenwerte 127 und 128 in einen der Cache-Speicher 8 und 9 übertragen.
In 4 ist sind die vorstehend beschriebenen Korrelationen in ihrer zeitlichen Abfolge dargestellt. Die in 4 gezeigten Blöcke, welche von 0 bis 514 durchnummeriert sind, stellen jeweils die 16 Chips dar, aus denen mittels des 2-Tap-Korrelators 5 jeweils ein partieller Korrelationswert gewonnen wird. Die Nummerierung der Blöcke entspricht der zeitlichen Reihenfolge der Erstellung der aus den Blöcken hervorgehenden partiellen Korrelationswerte. Zusätzlich ist in 4 die zeitliche Abfolge der Erstellung der partiellen Korrelationswerte durch gestrichelte Pfeile aufgezeigt. Jeder Block ist gegenüber dem unmittelbar vorangehenden Block um eine halbe Chiplänge verschoben. Der Grund dafür ist, dass die in den Eingangsdatenpuffer 4 eingehenden Chips mit der doppelten Chipfrequenz überabgetastet vorliegen und abwechselnd in die Speicher 32 und 33 eingelesen werden.
Die sich aus den Blöcken 0 bis 31 ergebenden partiellen Korrelationswerte werden in dem Cache-Speicher 8 zwischengespeichert. Die partiellen Korrelationswerte der Blöcke 32 bis 63 werden in dem Cache-Speicher 9 zwischengespeichert. Entsprechend wird mit den partiellen Korrelationswerten der weiteren Blöcke verfahren. Zu beachten ist hierbei, dass die in 4 dargestellten Blöcke 512, 513 und 514 in dem Cache-Speicher 8 zwischengespeichert werden.
Sobald der partielle Korrelationswert für Block 480 erstellt wurde, liegen alle partiellen Korrelationswerte der obersten in 4 dargestellten Reihe vor. Das bedeutet, dass die Korrelationen für 256 aufeinander folgende Chips berechnet wurden. Dies entspricht der Anzahl der Chips eines Zeitschlitz-Synchronisierungscodes PSC gemäß dem UMTS-Standard. Daher können die partiellen Korrelationswerte dieser Reihe, d.h. die Ergebnisse der Blöcke 0, 32, 64,..., 448 und 480, in der Stufe 3 der Synchronisierungseinrichtung 1 aus 1 akkumuliert werden.
Allerdings ist zu beachten, dass bisher nur Korrelationen mit den 16 Korrelationskoeffizienten a(n) der Folge a durchgeführt wurden. Um Aussagen über die Zeitschlitzgrenzen machen zu können, müssen noch die Korrelationskoeffizienten w(n) des Zeitschlitz-Synchronisierungscodes PSC berücksichtigt werden.
Zu diesem Zweck werden die zu den Blöcken aus 4 gehörenden partiellen Korrelationswerte paarweise aus den Cache-Speichern 8 und 9 ausgelesen und dem Schaltungsbereich 24 zu geführt. Beispielsweise werden bei der Verarbeitung der obersten Zeile aus 4 zunächst der partielle Korrelationswert von Block 0 aus dem Cache-Speicher 8 und der partielle Korrelationswert von Block 32 aus dem Cache-Speicher 9 ausgelesen. Entsprechend wird paarweise fortgefahren. Der Schaltungsbereich 24 liegt zweimal vor, damit die Real- und die Imaginärteile der partiellen Korrelationswerte getrennt voneinander verarbeitet werden können.
Die Berücksichtigung der Korrelationskoeffizienten w(n) erfolgt mittels der 3:1-Multiplexer 16 und 17 sowie der Steuersignale 102 und 103. Den Steuersignalen 102 und 103 liegen bei der Zeitschlitzsynchronisierung die Korrelationskoeffizienten w(n) zugrunde. Die Steuersignale 102 und 103 bestimmen, ob die 3:1-Multiplexer 16 und 17 jeweils den partiellen Korrelationswert oder das invertierte Zweierkomplement weiterleiten. Dies entspricht den Werten +1 bzw. -1 der Korrelationskoeffizienten w(n) des Zeitschlitz-Synchronisierungscodes PSC.
Anschließend werden die jeweiligen partiellen Korrelationswerte, welche entsprechend dem Zeitschlitz-Synchronisierungscode PSC gegebenenfalls invertiert sind, mittels des Addierers 18 paarweise aufsummiert. Alle 16 partiellen Korrelationswerte einer Reihe aus 4 werden mittels des Addierers 20 und des Registerspeichers 21, welche durch ihre Beschaltung einen Akkumulator bilden, akkumuliert. Für den letzten partiellen Korrelationswert einer Reihe aus 4 gilt, dass dieser nach seiner Generierung durch den 2-Tap-Korrelator 5 auf einer direkten Verbindungsleitung an den 3:1-Multiplexer 16 bzw. 17 weitergeleitet wird und von dort aus wie beschrieben weiterverarbeitet wird. Des Weiteren wird dieser partielle Korrelationswert auch in dem Cache-Speicher 8 oder 9 für die zukünftige Verarbeitung anderer Reihen zwischengespeichert.
Sobald alle 16 partiellen Korrelationswerte einer Reihe aus 4 in dem Register 21 akkumuliert vorliegen, wird dieser Wert gegebenenfalls mittels der Skalierungseinheit 22 in geeigneter Weise skaliert und als Korrelationsergebnis an die Verarbeitungseinheit 26 weitergeführt.
Um den Echtzeitanforderungen zu genügen, wird in der Stufe 3 in jedem achten Verarbeitungstakt ein durch Akkumulation von 16 partiellen Korrelationswerten erhaltenes Korrelationsergebnis fertig gestellt.
Nachdem ein partieller Korrelationswert für die Erzeugung eines Korrelationsergebnisses verwendet wurde, wird dieser partielle Korrelationswert nach der Fertigstellung von 31 weiteren Korrelationsergebnissen gegebenenfalls erneut für die Erzeugung eines Korrelationsergebnisses herangezogen. Beispielhaft lässt sich dieser Sachverhalt an der ersten und der 33. Reihe von 4 erläutern. Die erste Reihe enthält die Blöcke 0, 32,..., 448 und 480. Die 33. Reihe enthält die Blöcke 32,..., 448, 480 und 512. Bis auf den Block 0 werden für das aus der 33. Reihe hervorgehende Korrelationsergebnis sämtliche Blöcke der ersten Reihe verwendet. Zusätzlich zu den Blöcken aus der ersten Reihe wird für das Korrelationsergebnis der 33. Reihe noch der Block 512 verwendet. Der Block 0 wird auch für die nachfolgenden Korrelationsergebnisse nicht mehr benötigt, sodass er gelöscht werden kann. Sein Speicherplatz im Cache-Speicher 8 kann daher mit dem soeben erzeugten Block 512 oder auch einem anderen Block überschrieben werden. Verallgemeinernd bedeutet dies, dass nach der Erzeugung eines Korrelationsergebnisses aus 16 partiellen Korrelationswerten der Zeitälteste dieser 16 partiellen Korrelationswerte durch den Jüngsten der 16 partiellen Korrelationswerte in dem jeweiligen Cache-Speicher 8 oder 9 überschrieben werden kann.
In 4 sind entlang der gestrichelten Pfeile die weiß unterlegt eingezeichneiden Blöcke 0 bis 514 so dargestellt, wie es der zeitlichen Abfolge ihrer Generierung entspricht. Aus dieser Auftragung ergeben sich die ersten 32 Reihen, aus denen jeweils ein Korrelationsergebnis gewonnen wird. Um auch aus der 33. bis 35. Reihe jeweils ein Korrelationsergebnis erzeugen zu können, müssen für jede dieser Reihen jeweils 15 Blöcke verwendet werden, die in 4 in den ersten drei Reihen dargestellt sind. Das bedeutet, dass die partiellen Korrelationswerte, die zu den in 4 grau unterlegt eingezeichneten Blöcken gehören, nicht mehr generiert werden müssen, da sie mit bereits zuvor generierten partiellen Korrelationswerten identisch sind. Um zu veranschaulichen, mit welchen Blöcken die grau unterlegten Blöcke identisch sind, sind in 4 beispielhaft zwei Zuordnungen mit Hilfe von durchgezogenen Pfeilen dargestellt. Für die übrigen grau unterlegten Blöcke wird in entsprechender Weise verfahren.
In 5 ist in einem Diagramm die Abfolge der vorstehend beschriebenen Verarbeitungsschritte gegen die Zeit t aufgetragen. In Zeile 200 von 5 ist der Verarbeitungstakt des 2-Tap-Korrelators 5 und der Stufe 3 der Synchronisierungseinrichtung 1, welcher 61,44 MHz beträgt, dargestellt. In den Zeilen 202 und 203 sind für jeden Verarbeitungstakt die Korrelationskoeffizienten a(n) gezeigt, die in diesem Verarbeitungstakt für die in dem 2-Tap-Korrelator 5 durchzuführenden Korrelationen verwendet werden. Aus derartigen Korrelationen gehen durch Akkumulation die partiellen Korrelationswerte hervor, die in den Cache-Speichern 8 und 9 abgelegt werden. In jeden achten Verarbeitungstakt wird ein solcher partieller Korrelationswert erzeugt. Um Echtzeitanforderungen zu genügen, muss in der gleichen Zeitspanne von der Stufe 3 ein Korrelationsergebnis errechnet werden. Dazu werden in sieben aufeinander folgenden Verarbeitungstakten jeweils ein partieller Korrelationswert aus dem Cache-Speicher 8 und ein partieller Korrelationswert aus dem Cache-Speicher 9 gelesen. Die jeweilige Summe aus zwei partiellen Korrelationswerten wird in dem Register 21 abgelegt bzw. auf die vorhergehenden partiellen Korrelationswerte aufsummiert, wobei diese Akkumulation mittels der beiden Schaltungsbereiche 24 nach Real- und Imaginärteil getrennt ist. In den Zeilen 204 und 205 von 5 ist das zeitliche Vorgehen beim Auslesen der ersten 14 partiellen Korrelationswerte dargestellt. Ferner ist in den Zeilen 204 und 205 gezeigt, dass im achten Verarbeitungstakt der 16. partielle Korrelationswert direkt nach seiner Generierung auf die vorhergehenden 15 partiellen Korrelationswerte aufsummiert wird, ohne vorher in einem der Cache-Speicher 8 und 9 abgelegt gewesen zu sein. Des Weiteren wird der 16. partielle Korrelationswert im achten Verarbeitungstakt auch in dem Cache-Speicher 8 oder 9 abgelegt. Die partiellen Korrelationswerten, die zu einem Korrelationsergebnis beitragen, sind in 5 jeweils durch eine fett eingezeichnete Umrandung gekennzeichnet.
Anhand des vorstehend beschriebenen Verfahrens werden innerhalb einer Zeitschlitzlänge 5120 Korrelationsergebnisse, die jeweils der Länge eines Zeitschlitz-Synchronisierungscodes PSC von 256 Chips entsprechen, der Verarbeitungseinheit 26 zugeführt. Dies kann über mehrere Zeitschlitzlängen fortgeführt werden. Die Verarbeitungseinheit 26 errechnet aus diesen Korrelationsergebnissen die Zeitschlitzgrenzen.
Die Korrelationsergebnisse der Zeitschlitzsynchronisierung über jeweils 256 Chips werden als Ausgangspunkt für die sich an die Zeitschlitzsynchronisierung anschließende Rahmensynchronisierung herangezogen. Dabei werden die aus der Zeitschlitzsynchronisierung hervorgegangenen höchsten Korrelationsergebnisse, welche im Folgenden als Peaks bezeichnet werden, dazu verwendet, um die Korrelationen für die Rahmensynchronisierung von den Anfangsindizes der Peaks zu starten. In der Regel ist die Anzahl der Peaks wesentlich kleiner als die Anzahl der Korrelationsergebnisse. Beispielsweise kann die Anzahl der für die Rahmensynchronisierung herangezogenen Peaks 128 betragen. Pro Durchlauf kann die Synchronisierungseinrichtung 1 die Korrelationen für sechs Peaks durchführen. In dem gegebenen Beispiel wären also 22 Durchläufe notwendig, um die Korrelationen für alle 128 Peaks abzuarbeiten. Eine Erweiterung der Synchronisierungseinrichtung 1 für die Korrelationen von bis zu acht Peaks pro Durchlauf bei gleichbleibendem Verarbeitungstakt ist möglich.
Die Rahmensynchronisierung wird mittels der Synchronisierungseinrichtung 1 durchgeführt. In 6 ist noch einmal der schematische Aufbau des 2-Tap-Korrelators 5 gezeigt. Dabei sind die Bereiche des 2-Tap-Korrelators 5, welche für die Rahmensynchronisierung nicht benötigt werden, grau unterlegt. Bei den für die Rahmensynchronisierung notwendigen Korrelationen werden im 2-Tap-Korrelator 5 ähnliche Schritte ausgeführt wie bei der Zeitschlitzsynchronisierung. Jedoch ist aus 6 ersichtlich, dass für die Rahmensynchronisierung nur ein Korrelatorzweig des 2-Tap-Korrelators 5 benötigt wird. Der linke Teil dieses Korrelatorzweigs wird für die Korrelationen der Realteile und der rechte Teil für die Korrelationen der Imaginärteile der Chips verwendet.
Bei der Rahmensynchronisierung werden in dem 2-Tap-Korrelator 5 pro Peak und Zeitschlitz Korrelationen über 16 Blöcke von jeweils 16 Chips ausgeführt. Da bei der Rahmensynchronisierung aufgrund der im Vergleich zur Zeitschlitzsynchronisierung geringeren Anzahl von Korrelationsaufgaben kein Multiplexbetrieb notwendig ist, reicht es aus, pro Verarbeitungstakt den 2-Tap-Korrelator 5 mit einem Chip aus dem Eingangsdatenpuffer 4 zu speisen. Vorzugsweise werden diese Chips den Registern 15 der Speicher 32 und 33 entnommen. Dieses Vorgehen führt zu einem verringerten Leistungsbedarf der Synchronisierungseinrichtung 1. Die von dem Mobilfunkempfänger empfangenen Chips werden in dem 2-Tap-Korrelator 5 sukzessive mit den Korrelationskoeffizienten b(n), welche konjugiert komplex vorliegen, korreliert. Die Korrelationskoeffizienten b(n) sind in dem Speicher 78 abgelegt und steuern während der Rahmensynchronisierung die 2:1-Multiplexer 58 und 59. Dazu ist zwischen dem Speicher 78 und den 2:1-Multiplexern 58 und 59 ein 2:1-Multiplexer 62 angeordnet, welcher von einem Steuersignal 124 angesteuert wird. Das Steuersignal 124 wird bei der Rahmensynchronisierung derart eingestellt, dass der 2:1-Multiplexer 62 auf den logischen Wert 1 geschaltet ist. Ferner wird das Steuersignal 126 so eingestellt, dass es den 2:1-Multiplexer 70 auf den logischen Wert 1 setzt, da bei der Rahmensynchronisierung eine Addition mit den Ergebnissen des zweiten Korrelatorzweigs nicht vorgesehen ist. Die errechneten Korrelationswerte werden pro Peak in einem der sechs Register des Speichers 83 bzw. 84 abgelegt und akkumuliert. Nach der Akkumulation über 16 Chips für jeden Peak werden die Korrelationswerte aus den Speichern 83 und 84 in die Cache-Speicher 8 oder 9 ausgelesen. Insgesamt werden pro Peak 16 derartige Korrelationswerte X(n) (n = 0, 1,..., 15) in den Cache-Speichern 8 oder 9 zwischengespeichert, sodass pro Peak über eine Länge von 256 Chips korreliert wird.
In die in den Cache-Speichern 8 und 9 zwischengespeicherten Korrelationswerte X(n) sind bislang lediglich die Korrelationskoeffizienten b(n) eingegangen. Für eine vollständige Rahmensynchronisierung müssen noch die Vorzeichen der Folge z und die Fast-Hadamard-Transformation berücksichtigt werden. Dies geschieht in der Stufe 3 der Synchronisierungseinrichtung 1.
In 7 ist noch einmal das schematische Schaltbild der Synchronisierungseinrichtung 1 gezeigt. Für die Rahmensynchronisierung nicht benötigte Schaltungsteile der Synchronisierungseinrichtung 1 sind grau unterlegt. Die Berücksichtigung der Vorzeichen der Folge z und der Fast-Hadamard-Transformation erfolgt durch die Steuersignale 101, 102 und 103. Pro Zeitschlitz werden die 16 Korrelationswerte X(n) für jeden der sechs Peaks erzeugt, d.h, insgesamt werden pro Zeitschlitz 96 Korrelationswerte X(n) generiert. Würden über alle 15 Zeitschlitze eines Rahmens die Korrelationswerte X(n) in den Cache-Speichern 8 und 9 abgelegt werden, so müssten dort pro Rahmen 1440 Korrelationswerte X(n) gespeichert werden. Um den Speicheraufwand zu minimieren, werden die Fast-Hadamard-Transformationen für jeden Zeitschlitz direkt nach der Erzeugung der Korrelationswerte X(n) des jeweiligen Zeitschlitzes durchgeführt. Damit dies bewerkstelligt werden kann, werden während. eines Zeitschlitzes sämtliche Korrelationswerte X(n) in einen der Cache-Speicher 8 und 9 geschrieben. Während des darauf folgenden Zeitschlitzes werden diese Korrelationswerte X(n) aus dem betreffenden Cache-Speicher 8 oder 9 für die Fast-Hadamard-Transformationen wieder ausgelesen, und die neu eintreffenden Korrelationswerte werden in den anderen Cache-Speicher 8 oder 9 eingelesen. Dieses Verfahren bietet den Vorteil, dass sich zu jedem Zeitpunkt der Rahmensynchronisierung nicht mehr als 96 komplexe Korrelationswerte X(n) in jedem der Cache-Speicher 8 und 9 befinden.
Die Fast-Hadamard-Transformation besteht aus einer Multiplikation einer 16×16-Hadamard-Matrix H₁₆ mit einer Matrix X, welche die Korrelationswerte X(n) eines Peaks über 15 Zeitschlitze beinhaltet. Zur Differenzierung nach dem Zeitschlitz sind die Korrelationswerte X(n) im Folgenden mit einem Index m (m = 0, 1,..., 14) versehen. Damit nimmt die Fast-Hadamard-Transformation folgende Form an, wobei eine 16×15-Matrix Y das Ergebnis der Fast-Hadamard-Transformation angibt:
Die Hadamard-Matrix H₁₆ lässt sich als Produkt aus vier Matrizen W₁, W₂, W₃ und W₄ darstellen: H16 = W4·W3·W2·W1 (6)
Unter Beachtung von Gleichung (6) nimmt Gleichung (5) folgende Form an:
Die Hadamard-Matrix H₁₆ enthält ausschließlich die Elemente -1 und +1. Die Matrizen W₁ bis W₄ enthalten pro Zeile zwei Elemente, die ungleich Null sind und nur die Werte +1 oder -1 annehmen können. Alle übrigen Elemente der Matrizen W₁ bis W₄ weisen den Wert 0 auf.
Die rechte Seite von. Gleichung (5) müsste eigentlich als einen weiteren Faktor die 16 Vorzeichen, mit denen die Folge b bei der Bildung der Folge z multipliziert wird, beinhalten. Vorliegend sind diese 16 Vorzeichen durch Multiplikation in die Matrix W₁ integriert und damit auch in Gleichung (7) enthalten.
Da die Matrizen W₁ bis W₄ pro Zeile jeweils nur zwei Elemente, die ungleich Null sind, enthalten, werden für die Matrizenmultiplikationen gemäß Gleichung (7) lediglich zwei Multiplikationseinrichtungen benötigt. Vorliegend sind die Multiplikationseinrichtungen durch die beiden Zweige der Stufe 3 gegeben.
Zur Ausführung der Matrizenmultiplikationen wählt zunächst das Steuersignal 101 mit Hilfe der 2:1-Multiplexer 10 und 11 den Cache-Speicher 8 oder 9 aus. Anschließend werden die beiden Elemente x(i) und x(j) nacheinander durch entsprechende Adressierungen des ausgewählten Cache-Speichers 8 oder 9 mittels des Steuersignals 104 oder 105 ausgelesen und in die Speicherregister 12 und 13 geschrieben. Die Information, welche Elemente ausgewählt werden, befindet sich in der jeweiligen Zeile der Matrix W_i (i = 1,..., 4) und ist der Steuerungseinheit 28 bekannt.
Die Information über ein positives oder negatives Vorzeichen der jeweiligen Elemente der Zeilen der Matrix W_i wird durch die Steuersignale 102 und 103 an die 3:1-Multiplexer 16 und 17 übertragen. Anhand des Steuersignals 102 bzw. 103 wählt der 3:1-Multiplexer 16 bzw. 17 entweder das von dem 2:1- Multiplexer 10 bzw. 11 in das Speicherregister 12 bzw. 13 geschriebene Matrixelement x(i) bzw. x(j) oder das invertierte Matrixelement -x(i) bzw. -x(j) aus.
Die von den 3:1-Multiplexern 16 und 17 ausgegebenen Werte werden in dem Addierer 18 aufsummiert und über den Rückkoppelzweig wieder in die Cache-Speicher 8 oder 9 eingelesen. Dazu müssen die 2:1-Multiplexer 6 und 7 mittels des Steuersignals 100 entsprechend geschaltet sein.
Nach Abschluss der sukzessiven Multiplikationen mit den Matrizen W₁ bis W₄ werden die Elemente der Matrix Y nicht in die Cache-Speicher 8 oder 9 zurückgeführt, sondern an die Verarbeitungseinheit 25 weitergeleitet, welche mittels bekannter Verfahren daraus den Rahmenbeginn ermittelt.
In 8 ist die Abfolge verschiedener Schritte der Fast-Hadamard-Transformation gegen die Zeit t aufgetragen. In Zeile 300 von 8 ist die Verarbeitungsfrequenz der Stufe 3, welche 61,44 MHz beträgt, dargestellt. Die einzelnen Verarbeitungstakte sind durch gestrichelte Linien voneinander getrennt. In den ersten beiden Verarbeitungstakten werden aus dem Cache-Speicher 8 oder 9 die zwei Elemente x(i) und x(j) der Matrix X in die Speicherregister 12 und 13 geschrieben. Da die Cache-Speicher 8 und 9 jeweils nur einen Ausgang aufweisen, werden dazu zwei Verarbeitungstakte benötigt. In dem dritten und fünften Verarbeitungstakt werden aus den Matrixelementen x(i) und x(j) nach möglicher Vorzeicheninvertierung mit Hilfe des Addierers 18 die Ergebnisse y(i) und y(j) berechnet. Die Ergebnisse y(i) und y(j) werden direkt anschließend an ihre jeweilige Berechnung in das Speicherregister 19 geschrieben. Während des vierten Verarbeitungstakts wird das Ergebnis y(i) in den Cache-Speicher 8 bzw. 9 zurückgeführt, sodass es dort ab dem fünften Verarbeitungstakt vorliegt. Das Ergebnis y(j) wird während des sechsten Verarbeitungstakts in den Cache-Speicher 8 bzw. 9 zurückgeführt, sodass es dort in dem siebten Verarbeitungstakt vorliegt. Die beiden Ergebnisse y(i) und y(j) werden in dem Cache-Speicher 8 oder 9 wieder an den Stellen abgelegt, an denen sich zuvor die Elemente x(i) und x(j) befanden.
In dem achten Verarbeitungstakt werden keine Berechnungen durchgeführt. Dieser Verarbeitungstakt ist für einen zukünftigen weiteren Ausbau der Fast-Hadamard-Transformation reserviert. In den darauf folgenden Verarbeitungstakten wird in gleicher Weise mit den Matrixelementen x(u) und x(v) verfahren.
Es ist vorgesehen, dass die Synchronisierungseinrichtung 1 während der Ausführung der für die Rahmensynchronisierung notwendigen Korrelationen und Matrizenmultiplikationen weitere Korrelationen für eine Zeitschlitzverifizierung durchführt. Für die Startwerte der Korrelationen für die Zeitschlitzverifizierung werden die Startindizes der sechs Peaks gewählt, für die in demselben Durchlauf die Rahmensynchronisierung durchgeführt wird. Die Korrelationen für die Zeitschlitzverifizierung werden ebenfalls in dem 2-Tap-Korrelator 5 und zwar in dessen rechtem Korrelatorzweig ausgeführt. In 9 ist die dazu notwendige Beschaltung des 2-Tap-Korrelators 5 dargestellt. Die in 9 grau unterlegten Schaltungsbereiche sind für die Zeitschlitzverifizierung nicht relevant.
Die Korrelationen für die Zeitschlitzverifizierung ähneln im Wesentlichen denjenigen, die bei der Zeitschlitzsynchronisierung ausgeführt werden. Als Zwischenwerte 111 werden dem 2-Tap-Korrelator 5 von dem Eingangsdatenpuffer 4 Chips geliefert. In dem vorliegenden Ausführungsbeispiel ist vorgesehen, dass die Chips den Registern 14 der Speicher 32 und 33 entnommen werden. Da folglich in dem vorliegenden Ausführungsbeispiel während der Rahmensynchronisierung und der Zeitschlitzverifizierung lediglich die Register 14 und 15 der Speicher 32 und 33 Chips liefern, können die Register der Speicher 32 und 33 mit kleineren Indizes als 14 währenddessen abgeschaltet werden. Diese Maßnahme führt zu einem verringerten Energiebedarf der Synchronisierungseinrichtung 1.
Bei einer Verarbeitungsgeschwindigkeit von 61,44 MHz trifft in dem rechten Korrelatorzweig des 2-Tap-Korrelators 5 nach jedem achten Verarbeitungstakt ein neues Chip ein. Folglich müssen die Korrelationen für die sechs Peaks in acht Verarbeitungstakten abgeschlossen sein. Im Unterschied zur Zeitschlitzsynchronisierung wird bei der Zeitschlitzverifizierung in dem 2-Tap-Korrelator 5 über 256 Chips akkumuliert. Dafür stehen die jeweils sechs Register der Speicher 85 und 86 zur Verfügung, in denen jeweils der Real- oder der Imaginärteil der Korrelationswerte eines Peaks aufsummiert wird. Ferner werden bei der Zeitschlitzverifizierung im 2-Tap-Korrelator 5 sowohl die Korrelationskoeffizienten a(n) als auch die Korrelationskoeffizienten. w(n) berücksichtigt. Die Korrelationskoeffizienten a(n) und. w(n) sind in den Registern der Speicher 81 und 82 abgelegt und steuern die 2:1-Multiplexer 60 und 61. Dazu wird ein 2:1-Multiplexer 63 mittels eines Steuersignals 125 so eingestellt, das eine Einheit 80 mit den Steuereingängen der 2:1-Multiplexer 60 und 61 verbunden ist. Die Einheit 80 kombiniert die Korrelationskoeffizienten w(n) und a(n) aus den Speichern 81 und 82 derart, dass sich der bekannte Zeitschlitz-Synchronisierungscode PSC ergibt.
Da die Korrelationsaufgaben für die Zeitschlitzverifizierung vergleichsweise gering sind und dafür zudem die gesamte Dauer der Rahmensynchronisierung zur Verfügung steht, können die Korrelationen pro Peak über mehrere Zeitschlitze Bemittelt werden. Durch die Mittelung übersteigt jedoch die Datenbreite der akkumulierten und Bemittelten Korrelationswerte, die in den Registern der Speicher 85 und 86 abgelegt werden, die zulässige Speicherbreite dieser Register von 16 bit. Aus diesem Grund wird die Datenbreite der akkumulierten Korrelationswerte mittels der den Addierern 74 und 75 nachgeschalteten Skalierungseinheiten 76 und 77 auf 16 bit begrenzt.
Nach Abschluss der für die Zeitschlitzverifizierung vorgesehenen Korrelationsschritte, werden die Korrelationswerte aus den Registern der Speicher 85 und 86 in die Verarbeitungseinheit 27 ausgelesen. Die Verarbeitungseinheit 27 ermittelt, ob es sich bei den zuvor ausgewählten sechs Peaks mit ausreichend hoher Wahrscheinlichkeit in der Tat um Zeitschlitzgrenzen handelt.
Für die Durchführung der Zeitschlitz- und der Rahmensynchronisierung sowie für die Durchführung der Zeitschlitzverifizierung müssen die Steuersignale 100 bis 103 und 124 bis 126 bereitgestellt werden. In dem Beschreibungstext zu 1 wurde bereits erwähnt, dass die Steuersignale 100 bis 103 von der Steuerungseinheit 28 generiert werden. Des Weiteren ist es denkbar, dass auch die Steuersignale 124 bis 126 von der Steuerungseinheit 28 erzeugt werden. Beispielsweise kann es sich bei der Steuerungseinheit 28 um einen Digitalsignalprozessor handeln. Dem Digitalsignalprozessor müssen zumindest die Korrelationskoeffizienten w(n) sowie die Matrizen W₁ bis W₄ vorliegen.

Claims

Einrichtung (1) zum Synchronisieren eines Mobilfunkempfängers mit einer Zeitschlitz- und Rahmenstruktur eines von einer Basisstation empfangenen Funksignals, wobei – die Basisstation zu Beginn jedes Zeitschlitzes einen in dem Mobilfunkempfänger bekannten Zeitschlitz-Synchronisierungscode, welcher eine Folge von Chips aufweist, aussendet, – die Basisstation pro Rahmen eine in dem Mobilfunkempfänger bekannte Folge von Rahmen-Synchronisierungscodes, welche jeweils eine Folge von Chips aufweisen, aussendet, und – zu Beginn jedes Zeitschlitzes ein Rahmen-Synchronisierungscode ausgesendet wird; mit: – einer ersten Stufe (2) mit einer Korrelatoreinheit (5), mittels welcher zumindest Teile des empfangenen Zeitschlitz-Synchronisierungscodes mit. einer dem bekannten Zeitschlitz-Synchronisierungscode zugrunde liegenden ersten Grundfolge (a) korreliert werden und mittels welcher zumindest Teile des empfangenen Rahmen-Synchronisierungscodes mit einer den bekannten Rahmen-Synchronisierungscodes gemeinsam zugrunde liegenden zweiten Grundfolge (b) korreliert werden, und – einer zweiten Stufe (3) zur Berechnung der Zeitschlitzgrenzen mittels der aus den Zeitschlitz-Synchronisierungscodes erhaltenen Korrelationsergebnissen und zur Berechnung des Rahmenbeginns mittels der aus den Rahmen-Synchronisierungscodes erhaltenen Korrelationsergebnissen, – wobei in den beiden Stufen (2, 3) zu einem Zeitpunkt jeweils wahlweise die Korrelationen bzw. Berechnungen bezüglich der Zeitschlitzgrenzen oder die Korrelationen bzw. Berechnungen bezüglich des Rahmenbeginns durchgeführt werden, und – in der Korrelatoreinheit (5) während der Korrelationen bezüglich des Rahmenbeginns Korrelationen zur Verifizierung des Rahmenbeginns als Zeitschlitzgrenze durchgeführt werden.
Einrichtung (1) nach Anspruch 1, dadurch gekennzeichnet, – dass die Korrelatoreinheit einen 2-Tap-Korrelator (5) zur gleichzeitigen Korrelierung von zumindest Teilen von zwei empfangenen Synchronisierungscodes mit der ersten Grundfolge (a) und/oder der zweiten Grundfolge (b) und/oder dem bekannten Zeitschlitz-Synchronisierungscode aufweist.
Einrichtung (1) nach Anspruch 2, gekennzeichnet durch – eine Schalteinrichtung (62, 63) zur wahlweisen Zuführung von zumindest Teilen der ersten Grundfolge (a) und/oder der zweiten Grundfolge (b) und/oder des bekannten Zeitschlitz-Synchronisierungscodes zu dem 2-Tap-Korrelator (5).
Einrichtung (1) nach Anspruch 2 oder 3, dadurch gekennzeichnet, – dass der 2-Tap-Korrelator (5) zwei Korrelatorzweige aufweist, denen jeweils mindestens ein Akkumulator (72, 83; 73, 84; 74, 85; 75, 86) nachgeschaltet ist, und – dass die Ausgänge der Korrelatorzweige wahlweise mit den Eingängen mindestens eines Addierers (68; 69), welcher mindestens einem der Akkumulatoren (72, 83; 73, 84) vorgeschaltet ist, verbindbar sind.
Einrichtung (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die zweite Stufe (3) zwei Zweige aufweist, in welchen jeweils ein Speicher (8; 9), ein erster Multiplexer (10; 11), dessen Eingänge mit den Ausgängen beider Speicher (8; 9) verbunden sind, und ein zweiter Multiplexer (16; 17), dessen Eingänge von dem Ausgangswert und dem invertierten Ausgangswert des ersten Multiplexers (10; 11) gespeist werden, in der angegebenen Reihenfolge hintereinander angeordnet sind, – dass die ersten Multiplexer (10, 11) erste Steuereingänge und die zweiten Multiplexer (16, 17) zweite Steuereingänge aufweisen, wobei die Steuereingänge mit einer Steuerungseinheit (28) verbunden sind, und – dass die beiden Zweige die Eingänge eines Addierers (18) speisen.
Einrichtung (1) nach Anspruch 5, dadurch gekennzeichnet, – dass die zweiten Multiplexer (16, 17) jeweils einen weiteren Eingang aufweisen, welcher mit dem Ausgang der Korrelatoreinheit (5) verbunden ist.
Einrichtung (1) nach Anspruch 5 oder 6, dadurch gekennzeichnet, – dass in der zweiten Stufe (3) der Ausgangswert des Addierers (18) wahlweise in einen der Speicher (8, 9) der beiden Zweige rückkoppelbar ist, und – dass dem Addierer (18) der zweiten Stufe (3) ein Akkumulator (20, 21) nachgeschaltet ist.
Einrichtung (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die zweite Stufe (3) zur wahlweisen Ausführung von Korrelationen von den aus der ersten Stufe (2) erhaltenen Korrelationsergebnissen zur Rahmensynchronisierung mit einer dritten Grundfolge (z), wobei die dritte Grundfolge (z) den bekannten Rahmen-Synchronisierungscodes gemeinsam zugrunde liegt und die dritte Grundfolge (z) durch Wiederholung und Vorzeichenmodulation aus der zweiten Grundfolge (b) hervorgeht.
Einrichtung (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass die zweite Stufe (3) zur wahlweisen Ausführung einer Fast-Hadamard-Transformation für die Rahmensynchronisierung ausgelegt ist.
Einrichtung (1) nach Anspruch 9, dadurch gekennzeichnet, – dass in die Fast-Hadamard-Transformation die Vorgaben zur Wiederholung und Vorzeichenmodulation, mittels welcher die dritte Grundfolge (z) aus der zweiten Grundfolge (b) hervorgeht, integriert sind.
Einrichtung (1) nach Anspruch 9 oder 10, dadurch gekennzeichnet, – dass die Fast-Hadamard-Transformation eine Multiplikation von Matrizen mit einem Vektor umfasst, wobei der Vektor von der Korrelatoreinheit (5) erzeugte Korrelationsergebnisse zur Rahmensynchronisierung enthält.
Einrichtung (1) nach Anspruch 11, dadurch gekennzeichnet, – dass jede Zeile einer Matrix genau zwei Elemente aufweist, die den Wert +1 oder -1 annehmen können, und – dass alle übrigen Werte der Matrizen den Wert 0 aufweisen.
Einrichtung (1) nach Anspruch 11 oder 12, dadurch gekennzeichnet, – dass die Matrizen in der Steuerungseinheit (28) vorliegen, und – dass die zweiten Steuereingänge bei der Rahmensynchronisierung entsprechend den Matrizeneinträgen beaufschlagt sind.
Einrichtung (1) nach einem oder mehreren der Ansprüche 5 bis 13, dadurch gekennzeichnet, – dass zumindest ein Teil des bekannten Zeitschlitz-Synchronisierungscodes in der Steuerungseinheit (28) vorliegt, und – dass die zweiten Steuereingänge bei der Zeitschlitzsynchronisierung gemäß dem der Steuerungseinheit (28) vorliegenden Teil des bekannten Zeitschlitz-Synchronisierungscodes beaufschlagt sind.
Einrichtung (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass der Korrelatoreinheit (5) ein Eingangsdatenpuffer (4) zur Zwischenspeicherung der empfangenen Zeitschlitz-Synchronisierungscodes und/oder der empfangenen Rahmen-Synchronisierungscodes vorgeschaltet ist.
Einrichtung (1) nach Anspruch 15, dadurch gekennzeichnet, – dass der Eingangsdatenpuffer (4) zwei Speicher (32, 33) aufweist, in welche Abtastwerte nacheinander empfangener Chips abwechselnd eingelesen werden.
Einrichtung (1) nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass Teile der Einrichtung (1) zur getrennten Verarbeitung von Real- und Imaginärteilen jeweils doppelt vorliegen.
Verfahren zum Synchronisieren eines Mobilfunkempfängers mit einer Zeitschlitz- und Rahmenstruktur eines von einer Basisstation empfangenen Funksignals, mit einer Einrichtung (1) nach einem oder mehreren der vorgehenden Ansprüche, wobei folgende Schritte durchgeführt werden: (a) Berechnen von Korrelationswerten durch Korrelieren der empfangenen Zeitschlitz-Synchronisierungscodes mit dem bekannten Zeitschlitz-Synchronisierungscode; (b) Berechnen der Zeitschlitzgrenzen aus den Korrelationswerten; (c) Korrelieren von empfangenen Rahmen-Synchronisierungscodes mit bekannten Rahmen-Synchronisierungscodes, wobei die Korrelationen an Stellen, welche durch die Korrelationswerte der Zeitschlitzsynchronisierung bestimmt sind, beginnen; (d) Korrelieren von empfangenen Zeitschlitz-Synchronisierungscodes mit dem bekannten Zeitschlitz-Synchronisierungscode, wobei die Korrelationen zumindest teilweise gleichzeitig mit den Korrelationen aus Schritt (c) durchgeführt werden; und (e) Berechnen des Rahmenbeginns aus den Korrelationsergebnissen des Schritts (c).
Verfahren nach Anspruch 18, dadurch gekennzeichnet, – dass als Anfangsstellen für die Rahmensynchronisierung die Stellen verwendet werden, bei deren Verwendung als Anfangsstellen in Schritt (a) die höchsten Korrelationswerte auftraten.