DE102022114663A1

DE102022114663A1 - Synchronisatonsbarriere

Info

Publication number: DE102022114663A1
Application number: DE102022114663.4A
Authority: DE
Inventors: Piotr Ciolkosz; Kyrylo PERELYGIN; Harold Carter Edwards; Wesley Maxey
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2021-06-29
Filing date: 2022-06-10
Publication date: 2022-12-29
Also published as: GB202209057D0; GB2611847A; US20220413945A1; JP2023007422A; KR20230002058A; CN115543641A

Abstract

Vorrichtungen, Systeme und Techniken zur Implementierung einer Sperroperation. In mindestens einer Ausführungsform bewirkt eine Speicherbarrierenoperation, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird.

Description

GEBIET
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die zum Ausführen eines Programms unter Verwendung von Parallelverarbeitung verwendet werden. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Computersysteme, die zum Ausführen eines oder mehrerer CUDA-Programme verwendet werden, die eine kooperative Threadgruppe verwenden.
HINTERGRUND
Ein Konfigurieren eines Anwendungsprogramms zum parallelen Nutzen mehrerer Verarbeitungsressourcen kann die Leistung des Programms erheblich steigern. Zum Beispiel kann durch Erhöhen der Anzahl von Verarbeitungskernen, die gleichzeitig verwendet werden können, die für die Fertigstellung eines Programms erforderliche Zeit verkürzt werden. Daher sind Techniken, die eine größere Menge an Parallelität ermöglichen, ein wichtiger Entwicklungsbereich.
Figurenliste

1 veranschaulicht ein Beispiel eines Warps, in Übereinstimmung mit mindestens einer Ausführungsform;
2 veranschaulicht ein Beispiel einer kooperativen Threadgruppe, die sich über 2 Warps erstreckt, in Übereinstimmung mit mindestens einer Ausführungsform;
3 veranschaulicht ein Beispiel einer kooperativen Threadgruppe, die sich über 4 Warps erstreckt, in Übereinstimmung mit mindestens einer Ausführungsform;
4 veranschaulicht ein Beispiel einer kooperativen Threadanordnung mit vier Gruppen, wobei sich jede Gruppe über 4 Warps erstreckt, in Übereinstimmung mit mindestens einer Ausführungsform;
5 veranschaulicht ein Beispiel einer kooperativen Threadanordnung mit vier Gruppen, wobei sich jede Gruppe über 8 Warps erstreckt, in Übereinstimmung mit mindestens einer Ausführungsform;
6 veranschaulicht ein Beispiel einer Barrierenimplementierung basierend auf einem Zähler, in Übereinstimmung mit mindestens einer Ausführungsform;
7 veranschaulicht ein Beispiel eines Prozesses, der als ein Ergebnis seiner Durchführung durch ein Computersystem eine Barriere einer Multi-Warp-Gruppe aktualisiert, in Übereinstimmung mit mindestens einer Ausführungsform;
8 veranschaulicht ein Beispiel einer Barrierenimplementierung basierend auf einem Bitfeld, in Übereinstimmung mit mindestens einer Ausführungsform;
9 veranschaulicht ein Beispiel eines Prozesses, der als ein Ergebnis seiner Durchführung durch ein Computersystem eine Barriere einer Multi-Warp-Gruppe aktualisiert, in Übereinstimmung mit mindestens einer Ausführungsform;
10 veranschaulicht ein beispielhaftes Rechenzentrum, in Übereinstimmung mit mindestens einer Ausführungsform;
11 veranschaulicht ein Verarbeitungssystem, in Übereinstimmung mit mindestens einer Ausführungsform;
12 veranschaulicht ein Computersystem, in Übereinstimmung mit mindestens einer Ausführungsform;
13 veranschaulicht ein System, in Übereinstimmung mit mindestens einer Ausführungsform;
14 veranschaulicht eine beispielhafte integrierte Schaltung, in Übereinstimmung mit mindestens einer Ausführungsform;
15 veranschaulicht ein Computersystem, in Übereinstimmung mit mindestens einer Ausführungsform;
16 veranschaulicht eine APU, in Übereinstimmung mit mindestens einer Ausführungsform;
17 veranschaulicht eine CPU, in Übereinstimmung mit mindestens einer Ausführungsform;
18 veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice, in Übereinstimmung mit mindestens einer Ausführungsform;
19A und 19B veranschaulichen beispielhafte Grafikprozessoren, in Übereinstimmung mit mindestens einer Ausführungsform;
20A veranschaulicht einen Grafikkern, in Übereinstimmung mit mindestens einer Ausführungsform;
20B veranschaulicht eine GPGPU, in Übereinstimmung mit mindestens einer Ausführungsform;
21A veranschaulicht einen Parallelprozessor, in Übereinstimmung mit mindestens einer Ausführungsform;
21 B veranschaulicht einen Verarbeitungscluster, in Übereinstimmung mit mindestens einer Ausführungsform;
21C veranschaulicht einen Grafik-Multiprozessor, in Übereinstimmung mit mindestens einer Ausführungsform;
22 veranschaulicht einen Grafik-Multiprozessor, in Übereinstimmung mit mindestens einer Ausführungsform;
23 veranschaulicht einen Prozessor, in Übereinstimmung mit mindestens einer Ausführungsform;
24 veranschaulicht einen Prozessor, in Übereinstimmung mit mindestens einer Ausführungsform;
25 veranschaulicht einen Grafikprozessorkern, in Übereinstimmung mit mindestens einer Ausführungsform;
26 veranschaulicht eine PPU, in Übereinstimmung mit mindestens einer Ausführungsform;
27 veranschaulicht einen GPC, in Übereinstimmung mit mindestens einer Ausführungsform;
28 veranschaulicht einen Streaming-Multiprozessor, in Übereinstimmung mit mindestens einer Ausführungsform;
29 veranschaulicht einen Software-Stack einer Programmierplattform, in Übereinstimmung mit mindestens einer Ausführungsform;
30 veranschaulicht eine CUDA-Implementierung eines Software-Stacks aus 29, in Übereinstimmung mit mindestens einer Ausführungsform;
31 veranschaulicht eine ROCm-Implementierung eines Software-Stacks aus 29, in Übereinstimmung mit mindestens einer Ausführungsform;
32 veranschaulicht eine OpenCL-Implementierung eines Software-Stacks aus 29, in Übereinstimmung mit mindestens einer Ausführungsform;
33 veranschaulicht Software, die von einer Programmierplattform unterstützt wird, in Übereinstimmung mit mindestens einer Ausführungsform;
34 veranschaulicht die Kompilierung von Code zur Ausführung auf den Programmierplattformen der 29-32, in Übereinstimmung mit mindestens einer Ausführungsform;
35 veranschaulicht ausführlicher die Kompilierung von Code zur Ausführung auf den Programmierplattformen der 29 - 32, in Übereinstimmung mit mindestens einer Ausführungsform;
36 veranschaulicht die Übersetzung von Quellcode vor der Kompilierung des Quellcodes, in Übereinstimmung mit mindestens einer Ausführungsform;
37A veranschaulicht ein System, das dazu konfiguriert ist, CUDA-Quellcode unter Verwendung verschiedener Arten von Verarbeitungseinheiten zu kompilieren und auszuführen, in Übereinstimmung mit mindestens einer Ausführungsform;
37B veranschaulicht ein System, das dazu konfiguriert ist, den CUDA-Quellcode von 37A unter Verwendung einer CPU und eines CUDA-fähigen Grafikprozessors zu kompilieren und auszuführen, in Übereinstimmung mit mindestens einer Ausführungsform;
37C veranschaulicht ein System, das dazu konfiguriert ist, den CUDA-Quellcode von 37A unter Verwendung einer CPU und eines nicht CUDA-fähigen Grafikprozessors zu kompilieren und auszuführen, in Übereinstimmung mit mindestens einer Ausführungsform;
38 veranschaulicht einen beispielhaften Kernel, der durch ein CUDA-zu-HIP-Übersetzungswerkzeug von 37C übersetzt wurde, in Übereinstimmung mit mindestens einer Ausführungsform;
39 veranschaulicht näher eine nicht-CUDA-fähige GPU von 37C, in Übereinstimmung mit mindestens einer Ausführungsform;
40 veranschaulicht, wie Threads eines beispielhaften CUDA-Grids auf verschiedene Recheneinheiten von 39 gemappt werden, in Übereinstimmung mit mindestens einer Ausführungsform; und
41 veranschaulicht, wie bestehender CUDA-Code zu Data Parallel C++-Code zu migrieren ist, in Übereinstimmung mit mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
Das vorliegende Dokument beschreibt Systeme und Verfahren, die eine erhöhte Parallelität bei der Ausführung einer Anwendung ermöglichen, indem sie eine erhöhte Flexibilität bei der Zusammensetzung kooperativer Threadgruppen erlauben. In mindestens einer Ausführungsform ist eine kooperative Threadgruppe eine Gruppe von Threads, die auf einem Multi-Core-Prozessor oder einer Grafikverarbeitungseinheit („GPU“) mit mehreren Kernen, wie beispielsweise CUDA-Kernen, ausgeführt werden. In mindestens einer Ausführungsform wird jeder Thread einem bestimmten Kern zugewiesen und läuft gleichzeitig mit anderen Threads in einer Gruppe.
In mindestens einer Ausführungsform sind kooperative Gruppen ein Bibliotheksmerkmal, das ein kooperatives Modell implementiert, bei dem mehrere Threads durch ein einzelnes Gruppenhandle oder einen Bezeichner benannt werden. In mindestens einer Ausführungsform kann ein solches Handle verwendet werden, um alle Threads in einer Gruppe anzuweisen, gemeinsam Operationen durchzuführen. In mindestens einer Ausführungsform können kooperative Gruppen verwendet werden, um einen Thread-Block in Gruppen von höchstens 32 Threads aufzuteilen. In mindestens einer Ausführungsform wird diese Begrenzung durch Hardwarebeschränkungen eines Prozessors, wie z. B. die maximale Größe eines HW-Warps auf einer GPU, vorgegeben. In mindestens einer Ausführungsform kann es aufgrund solcher Beschränkungen schwierig sein, Zerlegungen eines Problems in größere Gruppen von 128 oder 256 Threads auszudrücken, es sei denn, jedes Fragment ist ein separater Thread-Block.
Mindestens eine Ausführungsform fügt Unterstützung für Threadgruppen der Größe 64, 128, 256, 512 und 1024 Threads hinzu, die ungeachtet einer Begrenzung auf 32 Threads pro Warp als eine kooperative Gruppe arbeiten können. In mindestens einer Ausführungsform erstrecken sich daher Gruppen von 64 oder mehr Threads über mehrere Warps. In mindestens einer Ausführungsform ist es unter Verwendung solcher Gruppen möglich, Synchronisation und kollektive Operationen unter Verwendung von Fragmenten eines Thread-Blocks auszudrücken. In mindestens einer Ausführungsform sind solche Fragmente unabhängig. In mindestens einer Ausführungsform können verschiedene Fragmente eines Thread-Blocks für verschiedene Arten von Berechnungen spezialisiert sein.
In mindestens einer Ausführungsform können kollektive Operationen eine oder mehrere umfassen von: reduce, all, any und shfl. In mindestens einer Ausführungsform ist ein Teil von Speicher für Synchronisationsbarrieren (oder Synchronisationsgrenzen oder Synchronisationsschranken) reserviert, die von diesen Gruppen verwendet werden. In mindestens einer Ausführungsform ist zusätzlicher Speicher für Kollektive reserviert. In mindestens einer Ausführungsform werden Multi-Warp-Barrieren bzw. - Grenzen unter Verwendung von atomicAdd implementiert, um eingetroffene Warps zu zählen und ein höchstes Bit als eine Barrierenphase zu verwenden. In mindestens einer Ausführungsform verwendet jede Gruppe eine eigene Barriere, so dass jeder möglichen Gruppe eine Barriere zugewiesen wird.
In mindestens einer Ausführungsform wird, weil eine Anzahl von Warps in einer kooperativen Gruppe durch Hardware (auf 32, 64 oder einen anderen implementierungsspezifischen Wert) begrenzt ist, ein voller Bereich einer Ganzzahl nicht benötigt, um ankommende Warps zu zählen. In mindestens einer Ausführungsform kann es jedoch nicht möglich sein, weniger Bits als eine Barriere zu verwenden, weil atomare Additionsoperationen der Hardware kleinere Datentypen nicht unterstützen.
Anstatt kleinere Barrieren zu verwenden, nutzt jedoch mindestens eine Ausführungsform eine Grenze von 32 Warps aus, indem jeder Warp in einer Gruppe mit einem Bit in einer 32-Bit-Barriere dargestellt wird. In mindestens einer Ausführungsform verwendet ein ankommender Warp eine atomare ODER-Operation, um ein entsprechendes Bit zum Erfassen der Ankunft zu setzen. In mindestens einer Ausführungsform wird der alte Wert, der durch eine atomare ODER-Operation zurückgegeben wird, mit einer Gruppenmaske verglichen, und wird dann, wenn ein Warp der letzte Warp ist, der an einer Barriere ankommt, eine atomare UND-Operation durchgeführt, um alle Bits zu löschen, die die Warps einer kooperativen Gruppe repräsentieren, um sie von der oben genannten Barriere zu befreien.
In mindestens einer Ausführungsform kann eine einzige Barriere für mehrere Gruppen verwendet werden, solange die Gruppen keine gemeinsamen Warps aufweisen. In mindestens einer Ausführungsform ist bei diesem Ansatz anstatt einer Barriere pro möglicher Gruppe eine Barriere für jede mögliche Größe einer Multi-Warp-Gruppe erforderlich.
Zahlreiche spezifische Details werden zum besseren Verständnis mindestens einer Ausführungsform dargelegt. Einem Fachmann wird jedoch klar sein, dass die erfindungsgemäßen Konzepte auch ohne eines oder mehrerer dieser spezifischen Details ausgeführt werden können.
In mindestens einer Ausführungsform erfordern kollektive Operationen, Multi-Warp-Gruppen und andere Funktionen bzw. Merkmale die Zuweisung von Arbeitsraum (Speicher), der von einer kooperativen Gruppe gemeinsam genutzt wird. In mindestens einer Ausführungsform ist die Lebensdauer dieses Speichers häufig auf die Dauer der kollektiven Operation beschränkt und ist höchstens eine Lebensdauer eines Kernels.
In mindestens einer Ausführungsform kann sich der Arbeitsraum einer kooperativen Gruppe für den Bereich eines Thread-Blocks oder kleiner im gemeinsam genutzten Speicher oder im globalen Speicher befinden. In mindestens einer Ausführungsform kann sich der Arbeitsbereich einer kooperativen Gruppe für den Bereich eines Gitterblocks oder kleiner im globalen Speicher befinden. In mindestens einer Ausführungsform kann sich der Arbeitsraum für kooperative Gruppen mit mehreren Gittern oder einem kleinerem Umfang in vereinheitlichtem Speicher oder im Systemspeicher befinden.
In mindestens einer Ausführungsform kann Arbeitsspeicher in gemeinsam genutztem Speicher nur innerhalb eines Kernels als eine Ausgliederung aus dem gesamten gemeinsam genutzten Speicher des Kernels vergeben werden. In mindestens einer Ausführungsform sollte Arbeitsraum in globalem Speicher beim Start des Kernels mit diesem Vertrag vergeben werden. In mindestens einer Ausführungsform hat ein Kernel während der Ausführung exklusive Verwendung des Arbeitsraums des globalen Speichers, und hat ein Kernel beim Verlassen keinen Anspruch auf einen Arbeitsraum des globalen Speichers.
In mindestens einer Ausführungsform ist der Arbeitsraum ein vom Benutzer bereitgestellter Speicherausschnitt. In mindestens einer Ausführungsform wird der Arbeitsraum von einem Treiber zugewiesen und über Parameter an die CG-Laufzeitumgebung übergeben.
Mindestens eine Ausführungsform erlaubt es jedem beliebigen Objekt, das eine Bedingung is_trivially_copyable erfüllt, auf eine SoL-Shuffle-Implementierung zuzugreifen. In mindestens einer Ausführungsform sollte die Leistung auf eine bestimmte Größe abgestimmt sein. Byte-Objekte [1-8] verwenden z.B. native _shfl_xxx-Intrinsics, während größere Objekte mehrere Geräte-Shuffles oder schließlich ein mit gemeinsam genutztem oder globalem Speicher beschleunigtes In-Memory-Shuffle verwenden können.
In mindestens einer Ausführungsform erlaubt dies cg::reduce(...), benutzerdefinierte Typen zu mischen. In mindestens einer Ausführungsform dürfen komplexe Zahlen und Vektortypen mit einer API arbeiten.
In mindestens einer Ausführungsform verwenden Entwickler häufig Matrixtypen oder andere Abstraktionen, für die Geräte-Intrinsics normalerweise keine Überladungen haben. Zum Beispiel:
In mindestens einer Ausführungsform wird dieser Anwendungsfall innerhalb einer Warp-/Kachel-Schnittstelle für kooperative Gruppen unterstützt und stellt einen einfachen Weg bereit, auf SoL-Intrinsics zuzugreifen, falls ein Objekt trivial ist. In mindestens einer Ausführungsform erweitert dies auch automatisch cooperative_groups::reduce(...) für Warps und Kacheln, welches effiziente SoL-Reduktionen auf komplexen Typen ermöglicht.
In mindestens einer Ausführungsform sehen Benutzer folgendes Front-End, wenn sie versuchen, ein triviales Objekt zu mischen:
In mindestens einer Ausführungsform ist ein Beispielobjekt, das einen Kompilierungsfehler auslösen sollte:
In mindestens einer Ausführungsform würde die Schnittstelle für Kachel- und Warp-Gruppenmischungen bzw. -Shuffles so modifiziert, dass eine Shuffle-Versendungsstruktur verwendet wird, die automatisch die Strategie für ein bestimmtes Objekt bestimmt.
In mindestens einer Ausführungsform erbt eine Schnittstelle für shuffle_dispatch eine Strategie, die für das Mischen eines bestimmten Objekts am besten geeignet ist.
In mindestens einer Ausführungsform folgt ein Entwurf für eine Shuffle-Strategie:
In mindestens einer Ausführungsform wurde die Beschränkung auf ein einziges Warp bei komplexeren Erzeuger-/Verbrauchermodellen häufig beanstandet. In mindestens einer Ausführungsform könnte anstelle einer einzelnen Warp-Produktion eine Lösung zwei Warps erfordern, die zusammen oder in einer Pipeline in einen anderen Satz von gleichwertiger Warp-Mehrfachverbraucher produzieren. In mindestens einer Ausführungsform kann selbst in einem Einzel-Warp-Produzenten-Szenario eine Lösung einen Verbraucher benötigen, um mit einem Produzenten zu synchronisieren, unabhängig von anderen Verbrauchern. In mindestens einer Ausführungsform würde dies zwei verschiedene Gruppen von 2 Warps mit jeweils 64 Threads erfordern.
In mindestens einer Ausführungsform ermöglichen kooperative Gruppen eine statische Aufteilung eines Thread-Blocks in Gruppen von höchstens 32 Threads (Größe eines Hardware-Warps). In mindestens einer Ausführungsform ist es nicht möglich, Zerlegungen eines Problems in Gruppen von 128 oder 256 Threads auszudrücken. In mindestens einer Ausführungsform würde die Implementierung einer Klasse, die eine Gruppe repräsentiert, die sich über mehrere Warps erstreckt, es ermöglichen, solche Zerlegungen unter Verwendung von kooperativen Gruppen auf die gleiche Weise auszudrücken, in der Warp-Partitionen ausgedrückt werden. In mindestens einer Ausführungsform ist die Implementierung einer Gruppe von 128 Threads erforderlich, um es kooperativen Gruppen zu ermöglichen, Intrinsics wie diese Benutzern zur Verfügung zu stellen.
Mindestens eine Ausführungsform modifiziert die Klasse thread_block_tile so, dass zusätzlich zu kleineren Größen von Thread-Blöcken auch Größen von 64, 128, 256 und 512 möglich sind. In mindestens einer Ausführungsform zeigt die Klasse basierend auf der Größe der Gruppe eine andere Schnittstelle. In mindestens einer Ausführungsform nutzt für Größen <= 32 die Schnittstelle der Klasse Threads innerhalb eines einzigen Warps, so dass sie parallel ausgeführt werden. In mindestens einer Ausführungsform stellt die Klasse für Größen > 32 einige von in thread_block_tile vorhandenen Methoden zur Verfügung: sync, thread_rank, size, meta_group_rank und meta_group_size. In mindestens einer Ausführungsform stellt sie auch einige von in thread_block_tile enthaltenen Kollektiven zur Verfügung: any, all und shfl, im Falle von shfl werden jedoch nur Aufrufe mit gleichem Quellenindex in allen aufrufenden Threads unterstützt (Rundsende- bzw. Broadcast-Operation).
In mindestens einer Ausführungsform akzeptieren Schnittstellen, die thread_block_tile akzeptieren, wie beispielsweise reduce und memcpy_async, auch thread_block_tile mit neuen Größen, mit Ausnahme der Funktionen binary_partition und labeled_partition.
In mindestens einer Ausführungsform verwenden Methoden von Multi-Warp thread_block_tiles zum Implementieren von Synchronisierung und Kollektiven gemeinsam genutzten Speicher. In mindestens einer Ausführungsform stellt ein Benutzer diesen gemeinsam genutzten Speicher einer neuen this_thread_block-Überladung zur Verfügung, die eine block_tile_memory-Struktur verwendet, um diesen thread_block in Kacheln neuer Größe partitionieren zu können. In mindestens einer Ausführungsform wird diese Struktur als eine Variable für gemeinsam genutzten Speicher deklariert. In mindestens einer Ausführungsform hat die Struktur Block_tile_memory zwei Template- bzw. Vorlagenparameter, die maximale Anzahl von Threads, aus denen der aktuelle Block bestehen kann, und die Menge an Speicher in Bytes, die jeder Warp für kollektive Operationen verwenden kann. In mindestens einer Ausführungsform werden diese Argumente benötigt, um zu bestimmen, wie viel gemeinsam genutzter Speicher zugewiesen werden muss. In mindestens einer Ausführungsform wird, weil die neue this_thread_block-Überladung gemeinsam genutzten Speicher vorbereitet, bevor partitionierte Gruppen verwendet werden, diese nun von allen Threads in der partitionierten Gruppe aufgerufen.
In mindestens einer Ausführungsform stellt Mehrfach-Warp thread_block_tile eine Schnittstelle bereit, die eine Teilmenge der Methoden von Einzel-Warp thread_block_tile ist. In mindestens einer Ausführungsform erfordert die Implementierung dieser Methoden, dass jede Gruppe, die erstellt werden kann, exklusiven Zugriff auf einen 4B-Speicherort hat, der während der Synchronisierung dieser Gruppe als Barriere verwendet wird. In mindestens einer Ausführungsform sind nur Gruppen mit einer Größe, die eine Potenz von zwei ist, zulässig, so dass daher die Anzahl aller möglichen Gruppen, die durch Partitionen einer kooperativen Thread-Anordnung („CTA“; cooperative thread array) erhalten werden können, gleich der Anzahl der Warps in dieser CTA minus 2 ist.
In mindestens einer Ausführungsform verwendet jeder Warp zur Implementierung von Kollektiven einen gewissen Speicher zum Austauschen von Daten. In mindestens einer Ausführungsform wird die Menge des Speichers, auf die jeder Warp Zugriff hat, durch den Vorlagen-Parameter TileCommunicationSize für block_tile_memory konfiguriert.
In mindestens einer Ausführungsform verwendet jede CTA T/32 * (4 + P) Bytes des gemeinsam genutzten Speichers, wobei T eine spezifizierte maximale Anzahl von Threads in der CTA ist und P die spezifizierte Anzahl von Bytes pro Warp für kollektive Operationen ist. In mindestens einer Ausführungsform wird dieser Speicher statisch verschiedenen Gruppen und Warps innerhalb dieser Gruppen zugewiesen, so dass aus seinem thread_rank und der Größe der Gruppe bestimmt wird, welcher Speicher von einem Mitglied eines Multi-Warp thread_block_tile verwendet werden soll.
In mindestens einer Ausführungsform hat jeder Vorlagen-Parameter von block_tile_memory einen Standardparameter. In mindestens einer Ausführungsform ist die maximale CTA-Größe standardmäßig auf 1024 Threads festgelegt, welches der Hardwaregrenze für die CTA-Größe entspricht. In mindestens einer Ausführungsform ist ein Standard pro Warpspeichergröße auf 8B festgelegt, um effiziente Operation bzw. einen effizienten Betriebsablauf von Kollektiven unter Verwendung der gängigsten Datentypen zu ermöglichen.
In mindestens einer Ausführungsform werden Kollektive nach folgendem Reduktionsalgorithmus implementiert, mit geringfügigen Modifikationen je nach Kollektiv:
In mindestens einer Ausführungsform gibt im Fall von shfl anstelle des letzten ankommenden Warps ein Quellen-Warp andere Threads von der Barriere frei. In mindestens einer Ausführungsform werden im Falle von Kollektiven, die auf Typen arbeiten, die größer sind als eine spezifizierte Pro-Warp-Größe (Größe des Reduktionsorts), mehrere Runden von Datenübertragungen zwischen jedem Warp und dem freigebenden Warp durchgeführt.
In mindestens einer Ausführungsform werden Methoden, die eine Rang/Größen-Berechnung involvieren, wie beispielsweise thread_rank oder meta_group_size, aus der aktuellen Implementierung von thread_block_tile wiederverwendet, weil das statische Schema zur Berechnung von Rang und Größe dasselbe ist.
1 veranschaulicht ein Beispiel eines Warps, in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform nutzt eine Anwendung Parallelverarbeitung durch Definieren einer Vielzahl von Threads, die parallel auf einer Vielzahl von Prozessorkernen ausgeführt werden können. In mindestens einer Ausführungsform läuft ein Thread 102 auf einem Kern 104. In mindestens einer Ausführungsform kann ein Thread eine Kopie oder eine Instanz eines Programms oder Programmsegments sein. In mindestens einer Ausführungsform ist ein Kernel eine Funktion, die dazu spezifiziert ist, mehrmals auf einer Vielzahl von Kernen ausgeführt zu werden. In mindestens einer Ausführungsform ist ein Warp eine Gruppe von Threads, die auf einer Reihe von Prozessorkernen parallel laufen. In mindestens einer Ausführungsform umfasst ein Warp 106 höchstens 32 Threads 108. In mindestens einer Ausführungsform ist die maximale Anzahl von Threads, die sich in einem Warp befinden können, durch die Implementierung eines Multiprozessors begrenzt.
In mindestens einer Ausführungsform ist ein Multiprozessor, wie beispielsweise eine Grafikverarbeitungseinheit („GPU“), mit Code bereitgestellt, der eine Vielzahl von auszuführenden Threads definiert. In mindestens einer Ausführungsform verteilt die GPU die Threads auf eine Vielzahl von Kernen, die eine parallele Ausführung der Threads ermöglichen. In mindestens einer Ausführungsform werden Threads in 32-Thread-Warps unterteilt, die dann zeitlich geplant werden und jeweils einen oder mehrere Warps zu einer Zeit ausführen. In mindestens einer Ausführungsform kann die maximale Größe eines Warps basierend auf der Art der GPU größer oder kleiner sein. In mindestens einer Ausführungsform können Warps parallel oder seriell ausgeführt werden.
In mindestens einer Ausführungsform kann ein Programmierer eine Gruppe von Threads spezifizieren, die als eine kooperative Gruppe auszuführen sind. In mindestens einer Ausführungsform ist eine kooperative Gruppe eine Gruppe von Threads, die auf einer entsprechenden Anzahl von Kernen gleichzeitig auszuführen sind. In mindestens einer Ausführungsform können dann, wenn eine kooperative Gruppe in einen Warp passt, die Threads einer kooperativen Gruppe innerhalb eines einzigen Warps angeordnet und gleichzeitig ausgeführt werden. In mindestens einer Ausführungsform ist dann, wenn die Anzahl der Threads in einer kooperativen Gruppe die maximale Größe eines Warps überschreitet, ein Mechanismus erforderlich, um zwei oder mehr Warps von Threads zu synchronisieren, damit sie gleichzeitig ausgeführt werden.
2 veranschaulicht ein Beispiel einer kooperativen Threadgruppe, die sich über zwei Warps erstreckt, in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform sind ein erster Warp 202 und ein zweiter Warp 204 synchronisiert, so dass sie parallel ausgeführt werden. In mindestens einer Ausführungsform umfasst der erste Warp 202 einen ersten Thread-Block 206 mit 32 Threads und umfasst der zweite Warp 204 einen zweiten Thread-Block 208 mit 32 Threads, so dass insgesamt 64 Threads als eine kooperative Threadgruppe arbeiten können. In mindestens einer Ausführungsform wird die Synchronisierung zwischen dem ersten Warp 202 und dem zweiten Warp 204 mit Hilfe einer Barriere 210 erreicht. In mindestens einer Ausführungsform ist die Barriere 210 in gemeinsam genutztem Speicher gespeichert, der für jeden Thread in dem ersten Warp 202 oder dem zweiten Warp 204 zugänglich ist.
In mindestens einer Ausführungsform ist die Barriere 210 ein 32-Bit-Wert. In mindestens einer Ausführungsform wird die Barriere 210 nach Abschluss jedes Warps unter Verwendung einer atomaren Additionsoperation inkrementiert. In mindestens einer Ausführungsform kann, wenn der Wert der Barriere 210 eine Anzahl von Warps in einer kooperativen Threadgruppe erreicht, bestimmt werden, dass alle Threads in dem kooperativen Thread-Block synchronisiert sind. In mindestens einer Ausführungsform kann die Barriere 210 zum Freigeben von Block-Threads in dem ersten Warp 202 oder dem zweiten Warp 204 verwendet werden.
3 veranschaulicht ein Beispiel einer kooperativen Threadgruppe, die sich über 4 Warps erstreckt, in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst eine kooperative Threadgruppe 4 Warps; einen ersten Warp 302, einen zweiten Warp 304, einen dritten Warp 306 und einen vierten Warp 308. In mindestens einer Ausführungsform hat jeder Warp 32 Threads; der erste Warp 302 hat eine erste Gruppe von Threads 310, der zweite Warp 304 hat eine zweite Gruppe von Threads 312, der dritte Warp 306 hat eine dritte Gruppe von Threads 314 und der vierte Warp 308 hat eine vierte Gruppe von Threads 316.
In mindestens einer Ausführungsform werden der erste Warp 302, der zweite Warp 304, der dritte Warp 306 und der vierte Warp 308 unter Verwendung einer Barriere 318 synchronisiert. In mindestens einer Ausführungsform ist die Barriere als ein Zähler implementiert, der bei Null beginnt und sich erhöht, wenn jeder Warp synchronisiert wird, bis der Zähler vier erreicht, was anzeigt, dass alle Warps synchronisiert sind. In mindestens einer Ausführungsform blockiert die Barriere 318 alle Threads und gibt sie frei, wenn ein Vierer-Bit gesetzt wird. In mindestens einer Ausführungsform ist die Barriere 318 als ein Bitfeld implementiert, wobei jedes Bit einen anderen Warp repräsentiert. In mindestens einer Ausführungsform können bei korrekter Synchronisierung alle vier Warps und ihre zugehörigen Threads ausgeführt werden und kooperativ arbeiten.
4 veranschaulicht ein Beispiel für eine kooperative Thread-Anordnung mit vier Gruppen, wobei sich jede Gruppe über 4 Threads erstreckt, in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst eine kooperative Thread-Anordnung 402 vier kooperative Threadgruppen: eine erste kooperative Gruppe 404, eine zweite kooperative Gruppe 406, eine dritte kooperative Gruppe 408 und eine vierte kooperative Gruppe 410. In mindestens einer Ausführungsform erstreckt sich jede kooperative Gruppe über vier Warps mit 32 Threads.
In mindestens einer Ausführungsform werden die erste kooperative Gruppe 404, die zweite kooperative Gruppe 408, die dritte kooperative Gruppe 410 und die vierte kooperative Gruppe 412 unter Verwendung einer Barriere für jede kooperative Gruppe synchronisiert. In mindestens einer Ausführungsform sind die Barrieren als vier im gemeinsam genutzten Speicher gespeicherte Zähler implementiert, die jeweils bei Null beginnen und sich erhöhen, wenn jeder Warp in der entsprechenden Gruppe synchronisiert wird, bis der Zähler vier erreicht, was anzeigt, dass alle Warps in der entsprechenden Gruppe synchronisiert sind. Verschiedene Aufteilungen von Gruppen und Warps sind möglich, wobei die Anzahl der benötigten Barrieren von der Anzahl der Gruppen abhängt.
5 veranschaulicht ein Beispiel für eine kooperative Thread-Anordnung mit vier Gruppen, wobei sich jede Gruppe über 8 Threads erstreckt, in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst eine kooperative Thread-Anordnung 502 vier kooperative Threadgruppen, eine erste kooperative Gruppe 504 und eine zweite kooperative Gruppe 506. In mindestens einer Ausführungsform erstreckt sich jede kooperative Gruppe über acht Threads mit 32 Threads.
In mindestens einer Ausführungsform werden die erste kooperative Gruppe 504 und die zweite kooperative Gruppe 508 unter Verwendung einer Barriere für jede kooperative Gruppe synchronisiert. In mindestens einer Ausführungsform sind die Barrieren als zwei im gemeinsam genutzten Speicher gespeicherte Zähler implementiert, die jeweils bei Null beginnen und sich erhöhen, wenn jeder Warp Kette in der entsprechenden Gruppe synchronisiert wird, bis der Zähler acht erreicht, was anzeigt, dass alle Warps in der entsprechenden Gruppe synchronisiert sind.
In mindestens einer Ausführungsform sind Multi-Warp-Barrieren durch eine atomare Additionsoperation wie beispielsweise atomicAdd implementiert, um angekommene Warps zu zählen und das höchste Bit als Barrierephase zu verwenden. In mindestens einer Ausführungsform verwendet jede Gruppe eine eigene Barriere, so dass für jede mögliche Gruppe eine einzige Barriere zugewiesen ist. In mindestens einer Ausführungsform werden die Barrieren im gemeinsam genutzten Speicher zugewiesen, bevor die Gruppenzusammensetzung bekannt ist, so dass alle möglichen Barrieren zugewiesen werden. Da die Anzahl der Warps in einer Gruppe auf 32 begrenzt ist, wird in mindestens einer Ausführungsform nicht der gesamte Bereich von int benötigt, um ankommende Warps zu zählen, aber atomicAdd unterstützt keine kleineren Typen, die stattdessen als Barriere verwendet werden könnten.
In mindestens einer Ausführungsform wird anstelle kleinerer Barrieren eine Grenze von 32 Warps verwendet, um jeden Warp in einer Gruppe mit einem Bit in einer 32-Bit-Barriere zu repräsentieren. In mindestens einer Ausführungsform wird ein ankommender Warp atomicOr verwenden, um sein Bit als angekommen zu markieren. In mindestens einer Ausführungsform wird der alte, von atomicOr zurückgegebene Wert mit einer entsprechenden Gruppenmaske verglichen, und falls ein Warp der letzte an der Barriere ankommende Warp ist, wird er ein atomicAnd durchführen, um alle Bits von Warps in der Gruppe zu löschen, um sie von der Barriere zu befreien.

In mindestens einer Ausführungsform kann eine einzige Barriere für mehrere Gruppen verwendet werden, solange diese Gruppen keine gemeinsamen Warps haben. In mindestens einer Ausführungsform wird eine Barriere für jede mögliche Größe einer Multi-Warp-Gruppe verwendet, anstatt einer Barriere pro möglicher Gruppe. In mindestens einer Ausführungsform wird der Speicherbedarf für Barrieren signifikant reduziert, wie in der nachstehenden Tabelle gezeigt.

Größe des CTA	Anzahl von Zählerschranken	Anzahl von Bitfeld-Barrieren
1024	32	5+1 * (8 zugewiesen für Ausrichtung)
512	16	4+1* (8 zugewiesen für Ausrichtung)
256	8	3+1*
128	4	2+1* (4 zugewiesen für Ausrichtung)
64	2 (4 zugewiesen für Ausrichtung)	1+1* (4 zugewiesen für Ausrichtung)

*+1 in der Tabelle zählt eine zusätzliche Barriere für thread_block Ankunft und eine Warte-implementierung, welches nicht mit Multi-Warp-Gruppen zusammenhängt.

In mindestens einer Ausführungsform werden in allen Fällen 8 Schranken zugewiesen, um Optionen für mögliche künftige Verwendungszwecke ähnlich zu Ankunft-Warte-Barrieren in thread_block und der Einfachheit halber zu belassen. In mindestens einer Ausführungsform kann diese Zahl auf 4 für kleinere CTAs reduziert sein.
In mindestens einer Ausführungsform ermöglicht diese Barrierenimplementierung die Implementierung von nachstehend beschriebenen Ankunft-Warte-Funktionen, ohne Register zum Aufrechterhalten einer Barrierephase zwischen Ankunft und Warten zu verwenden.
In mindestens einer Ausführungsform werden einer geräteseitigen CUDA-API Ankunft-Warte-Barrieren hinzugefügt, die eine ähnliche Funktionalität in CG-Gruppen ermöglichen, die größer als ein einzelner Warp sind. In mindestens einer Ausführungsform sind Ankunft und Warten ein Kollektiv und müssen im Falle eines thread_block_tile und thread_block von allen Threads im Warp und im Falle einer grid_group von allen Threads in einem Thread-Block aufgerufen werden.
In mindestens einer Ausführungsform markiert „Ankunft“ den aufrufenden Warp oder Thread-Block als an der Gruppenbarriere angekommen. In mindestens einer Ausführungsform wird der Aufruf zum Warten den aufrufenden Thread blockieren, bis alle Thread- oder Thread-Block-Aufrufe ankommen.
In mindestens einer Ausführungsform müssen Ankunft und Warten paarweise aufgerufen werden, wobei das Aufrufen der Wartefunktion für eine Gruppe zu undefiniertem Verhalten führt, falls ein passender Ankunft-Aufruf für dieselbe Gruppe im aufrufenden Thread nicht erfolgt ist. In mindestens einer Ausführungsform führt das zweimalige Aufrufen von Ankunft ohne dazwischenliegendes Warten zu undefiniertem Verhalten.
In mindestens einer Ausführungsform erfolgt die derzeitige Implementierung der Gruppensynchronisierung bereits in den Schritten „Ankommen“ und „Warten“, wobei die Implementierung dieser neuen Funktionen einfach denselben Algorithmus verwenden wird, der als zwei separate Schritte dargestellt wird.
In mindestens einer Ausführungsform ist die einzige Ausnahme davon die Gruppe thread_block, die die integrierte Funktion syncthreads() verwendet. In mindestens einer Ausführungsform werden in diesem Fall die Funktionen Ankunft und Warten eine Multi-Warp-Gruppen-Implementierung dieser Funktionen verwenden. In mindestens einer Ausführungsform sind Multi-Warp-Gruppen auf Größen beschränkt, die eine Potenz von zwei sind, jedoch ist der Synchronisationsmechanismus nicht auf Situationen beschränkt, in denen der Thread-Block eine Potenz von zwei ist.
In mindestens einer Ausführungsform kann eine Speicherbarriere bzw. Speichergrenze als Membar, Speicherzaun oder Zaunanweisung bezeichnet werden. In mindestens einer Ausführungsform ist eine Barriere als eine Barrierenanweisung implementiert, die einen Prozessor veranlasst, eine Ordnungsbeschränkung für Speicheroperationen durchzusetzen, die vor und nach einer Barrierenanweisung ausgegeben wurde. In mindestens einer Ausführungsform kann dies in Hardware oder Software erzwungen werden. In mindestens einer Ausführungsform wird garantiert, dass Operationen, die vor einer Barriere ausgegeben werden, vor Operationen ausgeführt werden, die nach einer Barriere ausgegeben werden. In mindestens einer Ausführungsform kann dies als eine Synchronisierung bezeichnet werden.
In mindestens einer Ausführungsform kann eine Barriere bei der Implementierung von Low-Level-Maschinencode verwendet werden, der auf von mehreren Geräten, Threads oder Prozessen gemeinsam genutztem Speicher arbeitet. In mindestens einer Ausführungsform umfasst ein solcher Code Synchronisationsprimitive und sperrfreie Datenstrukturen auf Multiprozessorsystemen sowie Gerätetreiber, die mit Computerhardware kommunizieren.
6 veranschaulicht ein Beispiel einer Barrierenimplementierung basierend auf einem Zähler, in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird ein Zähler als eine Barriere für jede mögliche Gruppe verwendet. In mindestens einer Ausführungsform kann ein CTA in eine Vielzahl von Warpgruppen unterteilt werden, wobei jede Gruppe eine identifizierte Anzahl von Threads umfasst. In mindestens einer Ausführungsform sind Gruppen auf eine Anzahl von Warps begrenzt, die eine Potenz von zwei ist.
In mindestens einer Ausführungsform werden dann, wenn ein CTA mit 1024 Threads in sechzehn Gruppen mit je zwei Threads unterteilt ist, sechzehn Barrieren 602 verwendet. In mindestens einer Ausführungsform ist jede der sechzehn Barrieren 602 ein 32-Bit-Wert, der inkrementiert wird, wenn jeder Warp an seiner entsprechenden Barriere ankommt. In mindestens einer Ausführungsform können auch kleinere Werte (z.B. 8-Bit-Bytes) als eine Barriere verwendet werden, falls atomare Additionsoperationen verfügbar sind, die mit solchen Werten arbeiten.
In mindestens einer Ausführungsform werden dann, wenn ein CTA mit 1024 Threads in acht Gruppen mit je vier Threads unterteilt ist, acht Barrieren 604 verwendet. In mindestens einer Ausführungsform ist jede der acht Barrieren 604 ein 32-Bit-Wert, der inkrementiert wird, wenn jeder Warp an seiner entsprechenden Barriere ankommt. In mindestens einer Ausführungsform können auch kleinere Werte (z. B. 8-Bit-Bytes) als Barriere verwendet werden, falls atomare Additionsoperationen verfügbar sind, die mit solchen Werten arbeiten.
In mindestens einer Ausführungsform werden dann, wenn ein CTA mit 1024 Threads in vier Gruppen mit je acht Threads unterteilt ist, vier Barrieren 604 verwendet. In mindestens einer Ausführungsform ist jede der vier Barrieren 606 ein 32-Bit-Wert, der inkrementiert wird, wenn jeder Warp an der entsprechenden Barriere ankommt. In mindestens einer Ausführungsform können auch kleinere Werte (z. B. 8-Bit-Bytes) als Barriere verwendet werden, falls atomare Additionsoperationen verfügbar sind, die mit solchen Werten arbeiten.
In mindestens einer Ausführungsform werden dann, wenn ein CTA mit 1024 Threads in zwei Gruppen mit je sechzehn Threads unterteilt ist, zwei Barrieren 604 verwendet. In mindestens einer Ausführungsform ist jede der beiden Barrieren 608 ein 32-Bit-Wert, der inkrementiert wird, wenn jeder Warp an der entsprechenden Barriere ankommt. In mindestens einer Ausführungsform können auch kleinere Werte (z. B. 8-Bit-Bytes) als Barriere verwendet werden, falls atomare Additionsoperationen verfügbar sind, die mit solchen Werten arbeiten.
In mindestens einer Ausführungsform, bei der jede dieser Gruppen mit einem CTA mit 1024 Threads verwendet werden kann, werden insgesamt 16+8+4+2 Barrieren benötigt.
7 veranschaulicht ein Beispiel eines Prozesses, der als ein Ergebnis der Ausführung durch ein Computersystem eine Barriere einer Multi-Warp-Gruppe aktualisiert, in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird dem Computersystem in einem Block 702 mitgeteilt, dass ein Warp innerhalb einer kooperativen Gruppe abgeschlossen ist. In mindestens einer Ausführungsform kann ein Status von Arbeit durch eine GPU, einen Multicore-Prozessor oder durch eine Betriebssystem-Codierungssoftware, die die Ausführung von Threads innerhalb eines Kerns überwacht, nachverfolgt werden.
In mindestens einer Ausführungsform wird als ein Ergebnis eines Bestimmens, dass ein Warp abgeschlossen ist oder sich in einem synchronisierten Zustand befindet, ein Block 704 ausgeführt, in dem das Computersystem eine Barriere für diesen Warp inkrementiert. In mindestens einer Ausführungsform wird eine Barriere unter Verwendung einer atomaren Additionsoperation inkrementiert. In mindestens einer Ausführungsform bestimmt das Computersystem in einem Entscheidungsblock 706 basierend zumindest teilweise auf dem Wert der Barriere, ob alle Warps einer Gruppe abgeschlossen oder synchronisiert sind. In mindestens einer Ausführungsform wird die Synchronisierung einer kooperativen Gruppe bestimmt durch Bestimmen, dass ein Barrierenwert größer oder gleich einer Anzahl von Warps in der kooperativen Gruppe ist.
In mindestens einer Ausführungsform schreitet dann, wenn das Computersystem bestimmt, dass nicht alle Warps in einer Gruppe abgeschlossen sind, die Ausführung zu Block 708 fort und wartet das Computersystem, bis ein weiterer Warp abgeschlossen wird. In mindestens einer Ausführungsform schreitet dann, wenn das Computersystem bestimmt, dass alle Warps in einer Gruppe vollständig synchronisiert sind, die Ausführung zu Block 710 fort. In mindestens einer Ausführungsform wird in Block 712 eine der kooperativen Gruppe zugeordnete Barriere auf Null zurückgesetzt und werden alle der kooperativen Gruppe zugeordneten Warps freigegeben.
8 veranschaulicht ein Beispiel einer Barrierenimplementierung basierend auf einem Bitfeld, in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird eine Barriere als ein Bitfeld implementiert, wobei jedes Bit in dem Bitfeld einen unterschiedlichen Warp in einer kooperativen Threadgruppe repräsentiert. In mindestens einer Ausführungsform wird der Zustand einer kooperativen Gruppe durch Anwenden einer der Gruppe zugeordneten Maske mit einer logischen UND-Operation auf eine Barriere erhalten. In mindestens einer Ausführungsform wird ein einem Warp zugeordnetes Bit durch Anwenden einer diesem Warp zugeordneten Maske mit einer logischen ODER-Operation auf eine Barriere gesetzt. In mindestens einer Ausführungsform kann eine Barriere für eine Gruppe durch Anwenden der Umkehrung einer zugeordneten Maske mit einem logischen Und auf die Barriere zurückgesetzt werden.
In mindestens einer Ausführungsform wird ein CTA mit 1024 Threads in sechzehn Gruppen mit je zwei Warps unterteilt. In mindestens einer Ausführungsform kann eine einzige 32-Bit-Barriere alle Synchronisationsdaten repräsentieren, die für alle sechzehn Gruppen benötigt werden. In mindestens einer Ausführungsform speichert ein erstes Byte 802 Synchronisationsinformationen für Gruppen eins bis vier. In mindestens einer Ausführungsform speichert ein zweites Byte 804 Synchronisationsinformationen für Gruppen fünf bis acht. In mindestens einer Ausführungsform speichert ein drittes Byte 806 Synchronisationsinformationen für Gruppen neun bis zwölf. In mindestens einer Ausführungsform speichert ein viertes Byte 808 Synchronisationsinformationen für Gruppen dreizehn bis sechzehn.
In mindestens einer Ausführungsform wird ein CTA mit 1024 Threads in acht Gruppen mit je vier Warps unterteilt. In mindestens einer Ausführungsform kann eine einzige 32-Bit-Barriere alle für alle acht Gruppen benötigten Synchronisationsdaten repräsentieren. In mindestens einer Ausführungsform speichert ein erstes Byte 810 Synchronisationsinformationen für Gruppen eins und zwei. In mindestens einer Ausführungsform speichert ein zweites Byte 812 Synchronisationsinformationen für Gruppen drei und vier. In mindestens einer Ausführungsform speichert ein drittes Byte 814 Synchronisationsinformationen für Gruppen fünf und sechs. In mindestens einer Ausführungsform speichert ein viertes Byte 816 Synchronisationsinformationen für Gruppen sieben und acht.
In mindestens einer Ausführungsform wird ein CTA mit 1024 Threads in vier Gruppen mit jeweils acht Warps unterteilt. In mindestens einer Ausführungsform kann eine einzige 32-Bit-Barriere alle für alle vier Gruppen benötigten Synchronisationsdaten repräsentieren. In mindestens einer Ausführungsform speichert ein erstes Byte 818 Synchronisationsinformationen für eine Gruppe eins. In mindestens einer Ausführungsform speichert ein zweites Byte 820 Synchronisationsinformationen für eine Gruppe zwei. In mindestens einer Ausführungsform speichert ein drittes Byte 822 Synchronisationsinformationen für eine Gruppe drei. In mindestens einer Ausführungsform speichert ein viertes Byte 824 Synchronisationsinformationen für eine Gruppe vier.
In mindestens einer Ausführungsform wird ein CTA mit 1024 Threads in zwei Gruppen mit je sechzehn Warps unterteilt. In mindestens einer Ausführungsform kann eine einzige 32-Bit-Barriere alle für beide Gruppen benötigten Synchronisationsdaten repräsentieren. In mindestens einer Ausführungsform speichern ein erstes Byte 826 und ein zweites Byte 828 Synchronisationsinformationen für Gruppe eins. In mindestens einer Ausführungsform speichern ein drittes Byte 830 und ein viertes Byte 832 Synchronisationsinformationen für Gruppe zwei.
In mindestens einer Ausführungsform wird signifikant weniger Speicherplatz benötigt, da sich mehrere Gruppen eine einzige Barriere teilen können. In mindestens einer Ausführungsform erfordern alle oben genannten kooperativen Gruppen nur vier 32-Bit-Werte, im Gegensatz zu 30 Werten bei dem in 6 dargestellten Ansatz.
9 veranschaulicht ein Beispiel eines Prozesses, der als ein Ergebnis der Ausführung durch ein Computersystem eine Barriere einer Multi-Warp-Gruppe aktualisiert, in Übereinstimmung mit mindestens einer Ausführungsform. In mindestens einer Ausführungsform erfasst ein Computersystem in einem Block 902 den Abschluss einer Gruppe paralleler Threads, die in einigen Beispielen als ein Warp bezeichnet wird. In mindestens einer Ausführungsform bestimmt ein Block 904, ob ein Warp Teil einer kooperativen Gruppe ist und setzt, falls dem so ist, ein dem Warp zugeordnetes Bit in der Barriere der kooperativen Gruppe. In mindestens einer Ausführungsform erhält das Computersystem in einem Block 906 eine Bitmaske, die der kooperativen Gruppe zugeordnet ist. In mindestens einer Ausführungsform ist eine Maske ein 32-Bit-Feld mit Einsen, die Bits anzeigen, die den Warps der Gruppe zugeordnet sind. In mindestens einer Ausführungsform wird eine Maske auf eine dieser Gruppe zugeordnete Barriere angewendet, um zu bestimmen 908, ob alle Warps dieser Gruppe an der Barriere angekommen sind.
In mindestens einer Ausführungsform wird bei einem Entscheidungsblock 908, falls das Computersystem bestimmt, dass noch nicht alle Bits für die kooperative Gruppe gesetzt sind, die Ausführung zu Block 910 geführt, an dem das Computersystem darauf wartet, dass ein weiterer Warp von Threads abgeschlossen wird. In mindestens einer Ausführungsform wird im Entscheidungsblock 908 dann, wenn das Computersystem bestimmt, dass alle Bits für die kooperative Gruppe gesetzt sind, die Ausführung zu einem Block 912 geführt, und wird bestimmt, dass alle Warps der kooperativen Gruppe an der Barriere synchronisiert sind. In mindestens einer Ausführungsform wird bei einem Block 914 die Barriere durch Löschen von der kooperativen Gruppe zugeordneten Bits zurückgesetzt, wodurch die zugehörigen Warps freigegeben werden.
Rechenzentrum
In mindestens einer Ausführungsform können Techniken wie oben beschrieben in einem Rechenzentrum wie nachstehend beschrieben implementiert sein, z.B. in einem Rechenzentrum 1000. In mindestens einer Ausführungsform kann eine in einem Rechenzentrum ausgeführte Anwendung in abhängige Threads unterteilt sein, die parallel auf einer Vielzahl von Prozessoren ausgeführt werden. In mindestens einer Ausführungsform können die Prozessoren jeden beliebigen der unten beschriebenen Prozessortypen umfassen. In mindestens einer Ausführungsform bewirken ein oder mehrere Schaltungen bzw. Schaltkreise, dass zwei oder mehr abhängige Threads unter Verwendung von zwei oder mehr separaten Multithreading-Prozessorkernen parallel ausgeführt werden. In mindestens einer Ausführungsform kann ein Prozessorkern ein Kern in einer Mehrfachkern-CPU, ein SMP-Kern in einer GPU oder eine andere Schaltungsanordnung sein, die speicherbare Anweisungen ausführen kann. In mindestens einer Ausführungsform sorgen eine oder mehrere Schaltungen dafür, dass eine erste Gruppe von Threads in zwei oder mehr Untergruppen von Threads organisiert wird, die unter Verwendung von zwei oder mehr Prozessorkernen parallel ausgeführt werden. In mindestens einer Ausführungsform können Gruppen von Threads kooperative Gruppen sein, die parallel laufen. In mindestens einer Ausführungsform umfasst eine kooperative Gruppe eine Vielzahl von Kernel-Threads, die in einem Warp auf einer GPU angeordnet sind. In mindestens einer Ausführungsform können Synchronisationsoperationen zwischen Threads durch Verwenden einer Barriere ermöglicht werden. In mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eine Speicherbarrierenoperation durch, um zu veranlassen, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird. In mindestens einer Ausführungsform kann eine Barrierenoperation eine atomare Operation sein, wie beispielsweise eine bitweise logische Operation (z.B. UND, ODER, XOR), oder eine mathematische Operation, wie beispielsweise eine atomare Addition oder Subtraktion.
10 veranschaulicht ein beispielhaftes Rechenzentrum 1000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 1000, ohne darauf beschränkt zu sein, eine Rechenzentrum-Infrastrukturschicht 1010, eine Frameworkschicht 1020, eine Softwareschicht 1030 und eine Anwendungsschicht 1040.
In mindestens einer Ausführungsform, wie in 10 gezeigt, kann die Rechenzentrum-Infrastrukturschicht 1010 einen Ressourcenorchestrator 1012, gruppierte Rechenressourcen 1014 und Knoten-Rechenressourcen („Knoten-C.R.s“) 1016(1)-1016(N) beinhalten, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 1016(1)-1016(N), ohne darauf beschränkt zu sein, eine beliebige Anzahl von Zentralverarbeitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays („FPGAs“), Datenverarbeitungseinheiten („DPUs“; data processing units) in Netzwerkgeräten, Grafikprozessoren usw.), Speichervorrichtungen (z.B. dynamischer Festspeicher), Speichervorrichtungen (z.B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabe-Geräte („NW E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Leistungsmodule und Kühlmodule usw. beinhalten. In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 1016(1)-1016(N) ein Server mit einer oder mehreren der vorstehend erwähnten Rechenressourcen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1014 separate Gruppierungen von Knoten-C.R.s beinhalten, die in einem oder mehreren Racks (nicht dargestellt) untergebracht sind, oder in vielen Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht dargestellt). Separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1014 können gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen beinhalten, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s mit CPUs oder Prozessoren in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungs- bzw. Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcenorchestrator 1012 einen oder mehrere Knoten-CRs 1016(1)-1016(N) und/oder gruppierte Rechenressourcen 1014 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 1012 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 1000 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 1012 Hardware, Software oder eine Kombination davon umfassen.
In mindestens einer Ausführungsform, wie in 10 gezeigt, beinhaltet die Frameworkschicht 1020, ohne Beschränkung darauf, einen Job-Scheduler 1032, einen Konfigurationsmanager 1034, einen Ressourcenverwalter 1036 und ein verteiltes Dateisystem 1038. In mindestens einer Ausführungsform kann die Frameworkschicht 1020 ein Framework zur Unterstützung der Software 1052 der Softwareschicht 1030 und/oder einer oder mehrerer Anwendung(en) 1042 der Anwendungsschicht 1040 beinhalten. In mindestens einer Ausführungsform können die Software 1052 oder die Anwendungen) 1042 jeweils webbasierte Dienstsoftware oder Anwendungen beinhalten, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Frameworkschicht 1020 eine Art von freiem und quelloffenem Software-Webanwendungs-Framework wie Apache SparkTM (nachstehend „Spark“) sein, das ein verteiltes Dateisystem 1038 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) verwenden kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Job-Scheduler 1032 einen Spark-Treiber enthalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 1000 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 1034 in der Lage sein, verschiedene Schichten zu konfigurieren, wie beispielsweise die Softwareschicht 1030 und die Frameworkschicht 1020, einschließlich Spark und das verteilte Dateisystem 1038 zur Unterstützung der Verarbeitung großer Datenmengen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 1036 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1038 und des Job-Schedulers 1032 gemappt oder zugeordnet sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen die gruppierten Rechenressourcen 1014 auf der Rechenzentrums-Infrastrukturschicht 1010 umfassen. In mindestens einer Ausführungsform kann sich der Ressourcenverwalter 936 mit dem Ressourcenorchestrator 1012 koordinieren, um diese gemappten oder zugeordneten Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 1030 enthaltene Software 1052 Software enthalten, die von mindestens Teilen der Knoten C.R.s 1016(1)-1016(N), den gruppierten Rechenressourcen 1014 und/oder dem verteilten Dateisystem 1038 der Frameworkschicht 1020 verwendet wird. Eine oder mehrere Arten von Software können Internet-Webseiten-Suchsoftware, E-Mail-Virenscan-Software, Datenbanksoftware und Software für Streaming-Videoinhalte umfassen, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 1040 enthaltene(n) Anwendung(en) 1042 eine oder mehrere Arten von Anwendungen beinhalten, die von mindestens Teilen der Knoten C.R.s 1016(1)-1016(N), den gruppierten Rechenressourcen 1014 und/oder dem verteilten Dateisystem 1038 der Frameschicht 1020 verwendet werden. Mindestens eine oder mehrere Arten von Anwendungen können, ohne Beschränkung darauf, CUDA-Anwendungen beinhalten.
In mindestens einer Ausführungsform können der Konfigurationsmanager 1034, der Ressourcenverwalter 1036 und der Ressourcenorchestrator 1012 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch mögliche Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1000 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht leistende Teile eines Rechenzentrums zu vermeiden.
Computergestützte Systeme
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte computergestützte Systeme, die zur Implementierung mindestens einer Ausführungsform verwendet werden können.
In mindestens einer Ausführungsform können Techniken wie oben beschrieben auf einem Computersystem wie nachstehend beschrieben, wie z B. einem Computersystem 1200 oder einer beispielhaften integrierten Schaltung 1400, implementiert sein. In mindestens einer Ausführungsform kann eine in einem Computersystem ablaufende Anwendung in abhängige Threads unterteilt sein, die parallel auf einer Vielzahl von Prozessoren ausgeführt werden. In mindestens einer Ausführungsform können die Prozessoren jeden beliebigen der unten beschriebenen Prozessortypen umfassen, einschließlich eines Verarbeitungssystems 1100 oder eines Verarbeitungsteilsystems 1501. In mindestens einer Ausführungsform veranlassen ein oder mehrere Schaltkreise, dass zwei oder mehr abhängige Threads unter Verwendung von zwei oder mehr separaten Multithreading-Prozessorkernen parallel ausgeführt werden. In mindestens einer Ausführungsform kann ein Prozessorkern ein Kern in einer Mehrfachkern-CPU, ein SMP-Kern in einer GPU oder eine andere Schaltungsanordnung sein, die speicherbare Anweisungen ausführen kann. In mindestens einer Ausführungsform sorgen eine oder mehrere Schaltungen dafür, dass eine erste Gruppe von Threads in zwei oder mehr Untergruppen von Threads organisiert wird, die unter Verwendung von zwei oder mehr Prozessorkernen parallel ausgeführt werden. In mindestens einer Ausführungsform können die Gruppen von Threads kooperative Gruppen sein, die parallel laufen. In mindestens einer Ausführungsform umfasst eine kooperative Gruppe eine Vielzahl von Kernel-Threads, die in einem Warp auf einer GPU angeordnet sind. In mindestens einer Ausführungsform können Synchronisationsoperationen zwischen Threads durch Verwenden einer Barriere ermöglicht werden. In mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eine Speicherbarrierenoperation durch, um zu veranlassen, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird. In mindestens einer Ausführungsform kann eine Barrierenoperation eine atomare Operation, wie beispielsweise eine bitweise logische Operation (z.B. UND, ODER, XOR), oder eine mathematische Operation, wie beispielsweise eine atomare Addition oder Subtraktion sein.
11 veranschaulicht ein Verarbeitungssystem 1100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Verarbeitungssystem 1100 einen oder mehrere Prozessoren 1102 und einen oder mehrere Grafikprozessoren 1108, und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Serversystem mit einer großen Anzahl von Prozessoren 1102 oder Prozessorkernen 1107 sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 1100 eine Verarbeitungsplattform, die in eine integrierte Systemon-a-Chip („SoC“)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Geräten integriert ist.
In mindestens einer Ausführungsform kann das Verarbeitungssystem 1100 eine serverbasierte Spielplattform, eine Spielkonsole, eine Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole beinhalten oder in diese integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 1100 ein Mobiltelefon, ein Smartphone, ein Tablet-Computergerät oder ein mobiles Internetgerät. In mindestens einer Ausführungsform kann das Verarbeitungssystem 1100 auch ein Wearable-Gerät, wie z.B. ein Smart Watch-Wearable-Gerät, eine intelligente Brille, ein Augmented-Reality-Gerät oder ein Virtual-Reality-Gerät beinhalten, mit diesem gekoppelt oder in dieses integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 1100 ein Fernseh- oder Set-Top-Box-Gerät mit einem oder mehreren Prozessoren 1102 und einer grafischen Fläche, die von einem oder mehreren Grafikprozessoren 1108 erzeugt wird.
In mindestens einer Ausführungsform enthalten ein oder mehrere Prozessoren 1102 jeweils einen oder mehrere Prozessorkerne 1107 zur Verarbeitung von Anweisungen, die bei ihrer Ausführung Operationen für System- und Anwendersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 1107 so konfiguriert, dass er einen bestimmten Befehlssatz 1109 verarbeitet. In mindestens einer Ausführungsform kann der Befehlssatz 1109 Complex Instruction Set Computing („CISC“), Reduced Instruction Set Computing („RISC“) oder das Rechnen über Very Long Instruction Word („VLIW“) erleichtern. In mindestens einer Ausführungsform können die Prozessorkerne 1107 jeweils einen anderen Befehlssatz 1109 verarbeiten, der Anweisungen enthalten kann, um die Emulation anderer Befehlssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 1107 auch andere Verarbeitungsvorrichtungen enthalten, wie z. B. einen digitalen Signalprozessor („DSP“).
In mindestens einer Ausführungsform beinhaltet der Prozessor 1102 einen Cachespeicher („Cache“) 1104. In mindestens einer Ausführungsform kann der Prozessor 1102 einen einzigen internen Cache oder mehrere Ebenen von internem Cache haben. In mindestens einer Ausführungsform wird der Cachespeicher von verschiedenen Komponenten des Prozessors 1102 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 1102 auch einen externen Cache (z.B. einen Level 3 („L3“)-Cache oder Last Level Cache („LLC“)) (nicht dargestellt), der von den Prozessorkernen 1107 unter Verwendung bekannter Cache-Kohärenztechniken gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 1106 in dem Prozessor 1102 enthalten, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister) enthalten kann. In mindestens einer Ausführungsform kann die Registerdatei 1106 Universalregister oder andere Register enthalten.
In mindestens einer Ausführungsform ist/sind ein oder mehrere Prozessor(en) 1102 mit einem oder mehreren Schnittstellenbus(en) 1110 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 1102 und anderen Komponenten in dem Verarbeitungssystem 1100 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 1110 ein Prozessorbus sein, wie z.B. eine Version eines Direct Media Interface („DMI“)-Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 1110 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. „PCI“, PCI Express („PCIe“)), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten der/die Prozessor(en) 1102 einen integrierten Speichercontroller 1116 und einen Plattformcontroller-Hub 1130. In mindestens einer Ausführungsform erleichtert der Speichercontroller 1116 die Kommunikation zwischen einem Speichervorrichtung und anderen Komponenten des Verarbeitungssystems 1100, während der Plattformcontroller-Hub („PCH“) 1130 Verbindungen zu Eingabe/Ausgabe-Geräten („E/A“) über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 1120 eine dynamische Direktzugriffsspeicher („DRAM“)-Vorrichtung, eine statische Direktzugriffsspeicher („SRAM“)-Vorrichtung, eine Flash-Speicher-Vorrichtung, eine Phasenwechsel-Speicher-Vorrichtung oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessorspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 1120 als Systemspeicher für das Verarbeitungssystem 1100 arbeiten, um Daten 1122 und Anweisungen 1121 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 1102 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform koppelt der Speichercontroller 1116 auch mit einem optionalen externen Grafikprozessor 1112, der mit einem oder mehreren Grafikprozessoren 1108 in den Prozessoren 1102 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 1111 mit dem/den Prozessor(en) 1102 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 1111 eine oder mehrere interne Anzeigevorrichtungen, wie in einem mobilen elektronischen Gerät oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) angeschlossen ist, beinhalten. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 1111 eine kopfmontierte Anzeige („HMD“), wie beispielsweise eine stereoskopische Anzeigevorrichtung zur Verwendung in Anwendungen der virtuellen Realität („VR“) oder der erweiterten Realität („AR“), beinhalten.
In mindestens einer Ausführungsform ermöglicht der Plattformcontroller-Hub 1130 die Verbindung von Peripheriegeräten mit der Speichervorrichtung 1120 und dem Prozessor 1102 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform beinhalten die E/A-Peripheriegeräte, ohne darauf beschränkt zu sein, einen Audiocontroller 1146, einen Netzwerkcontroller 1134, eine Firmware-Schnittstelle 1128, einen drahtlosen Transceiver 1126, Berührungssensoren 1125 und eine Datenspeichervorrichtung 1124 (z.B. ein Festplattenlaufwerk, einen Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 1124 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie PCI oder PCIe, verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 1125 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Transceiver 1126 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie beispielsweise ein 3G-, 4G- oder Long Term Evolution („LTE“)-Transceiver sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 1128 eine Kommunikation mit System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle („UEFI“) sein. In mindestens einer Ausführungsform kann der Netzwerkcontroller 1134 eine Netzwerkverbindung zu einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform koppelt ein Hochleistungs-Netzwerkcontroller (nicht dargestellt) mit dem Schnittstellenbus 1110. In mindestens einer Ausführungsform ist der Audiocontroller 1146 ein Mehrkanal-High-Definition-Audiocontroller. In mindestens einer Ausführungsform enthält das Verarbeitungssystem 1100 einen optionalen Legacy-E/A-Controller 1140 zur Kopplung von Legacy-Geräten (z.B. Personal System 2 („PS/2“)) mit dem Verarbeitungssystem 1100. In mindestens einer Ausführungsform kann der Plattformcontroller-Hub 1130 auch mit einem oder mehreren Universal Serial Bus („USB“)-Controllern 1142 verbinden, die Eingabevorrichtungen, wie z.B. Tastatur- und Mauskombinationen 1143, eine Kamera 1144 oder andere USB-Eingabevorrichtungen verbinden.
In mindestens einer Ausführungsform kann eine Instanz des Speichercontrollers 1116 und des Plattformcontroller-Hubs 1130 in einen diskreten externen Grafikprozessor, wie beispielsweise den externen Grafikprozessor 1112, integriert sein. In mindestens einer Ausführungsform können der Plattformcontroller-Hub 1130 und/oder der Speichercontroller 1116 extern zu einem oder mehreren Prozessor(en) 1102 sein. In mindestens einer Ausführungsform kann das Verarbeitungssystem 1100 beispielsweise einen externen Speichercontroller 1116 und einen Plattformcontroller-Hub 1130 enthalten, der als ein Speichercontroller-Hub und Peripheriecontroller-Hub innerhalb eines System-Chipsatzes konfiguriert sein kann, der mit dem/den Prozessor(en) 1102 in Verbindung steht.
12 veranschaulicht ein Computersystem 1200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1200 ein System mit miteinander verbundenen Vorrichtungen und Komponenten, ein SOC oder eine Kombination davon sein. In mindestens einer Ausführungsform ist das Computersystem 1200 mit einem Prozessor 1202 ausgebildet, der Ausführungseinheiten zum Ausführen einer Anweisung enthalten kann. In mindestens einer Ausführungsform kann das Computersystem 1200, ohne Beschränkung darauf, eine Komponente, wie beispielsweise den Prozessor 1202, beinhalten, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten einzusetzen. In mindestens einer Ausführungsform kann das Computersystem 1200 Prozessoren beinhalten, wie z.B. die PENTIUM®-Prozessorfamilie, XeonTM, Itanium®, XScaleTM und/oder StrongARMTM, Intel® Core™ oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation aus Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 1200 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
In mindestens einer Ausführungsform kann das Computersystem 1200 in anderen Vorrichtungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für Handheld-Geräte sind Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor (DSP), ein SoC, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network („WAN“)-Switches oder jedes andere System umfassen, das eine oder mehrere Anweisungen ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 1200, ohne Beschränkung darauf, einen Prozessor 1202 enthalten, der, ohne Beschränkung darauf, eine oder mehrere Ausführungseinheiten 1208 enthalten kann, die so konfiguriert sein können, dass sie ein Compute Unified Device Architecture („CUDA“)-Programm (CUDA® wird von der NVIDIA Corporation in Santa Clara, CA, entwickelt) ausführen.
In mindestens einer Ausführungsform ist ein CUDA-Programm mindestens ein Teil einer Softwareanwendung, die in einer CUDA-Programmiersprache geschrieben ist. In mindestens einer Ausführungsform ist das Computersystem 1200 ein Einzelprozessor-Desktop- oder ein Serversystem. In mindestens einer Ausführungsform kann das Computersystem 1200 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1202, ohne Beschränkung darauf, einen CISC-Mikroprozessor, einen RISC-Mikroprozessor, einen VLIW-Mikroprozessor, einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessoreinheit, wie z.B. einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 1202 mit einem Prozessorbus 1210 gekoppelt sein, der Datensignale zwischen dem Prozessor 1202 und anderen Komponenten in dem Computersystem 1200 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1202, ohne Beschränkung darauf, einen internen Level 1 („L1“)-Cachespeicher („Cache“) 1204 enthalten. In mindestens einer Ausführungsform kann der Prozessor 1202 einen einzigen internen Cache oder mehrere Ebenen von internem Cache haben. In mindestens einer Ausführungsform kann sich der Cachespeicher außerhalb des Prozessors 1202 befinden. In mindestens einer Ausführungsform kann der Prozessor 1202 auch eine Kombination aus sowohl internen als auch externen Caches enthalten. In mindestens einer Ausführungsform kann eine Registerdatei 1206 verschiedene Arten von Daten in verschiedenen Registern, einschließlich, ohne Beschränkung darauf, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister, speichern.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1208, einschließlich, ohne Beschränkung darauf, von Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 1202. Der Prozessor 1202 kann auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) enthalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 Logik zur Verarbeitung eines gepackten Befehlssatzes 1209 enthalten. In mindestens einer Ausführungsform können durch Aufnahme des gepackten Befehlssatzes 1209 in einen Befehlssatz eines Universalprozessors 1202 zusammen mit zugehörigen Schaltkreisen zur Ausführung von Anweisungen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung gepackter Daten in einem Universalprozessor 1202 durchgeführt werden. In mindestens einer Ausführungsform können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Ausführung von Operationen mit gepackten Daten genutzt wird, welches die Notwendigkeit eliminieren kann, kleinere Dateneinheiten über den Datenbus eines Prozessors zu übertragen, um eine oder mehrere Operationen auf bzw. mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1208 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 1200, ohne Beschränkung darauf, einen Speicher 1220 enthalten. In mindestens einer Ausführungsform kann der Speicher 1220 als eine DRAM-Vorrichtung, eine SRAM-Vorrichtung, eine Flash-Speicher-Vorrichtung oder eine andere Speichervorrichtung implementiert sein. Der Speicher 1220 kann Anweisung(en) 1219 und/oder Daten 1221 speichern, die durch Datensignale repräsentiert werden, die von dem Prozessor 1202 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogikchip mit dem Prozessorbus 1210 und dem Speicher 1220 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip, ohne Beschränkung darauf, einen Speichercontroller-Hub („MCH“) 1216 enthalten, und kann der Prozessor 1202 mit dem MCH 1216 über den Prozessorbus 1210 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1216 einen Speicherpfad 1218 mit hoher Bandbreite zu dem Speicher 1220 zur Befehls- und Datenspeicherung und zur Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 Datensignale zwischen dem Prozessor 1202, dem Speicher 1220 und anderen Komponenten in dem Computersystem 1200 leiten und Datensignale zwischen dem Prozessorbus 1210, dem Speicher 1220 und einer System-E/A 1222 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafik-Port zur Kopplung mit einem Grafikcontroller bereitstellen. In mindestens einer Ausführungsform kann der MCH 1216 über einen Speicherpfad 1218 mit hoher Bandbreite mit dem Speicher 1220 gekoppelt sein, und kann die Grafik-/ Videokarte 1212 über eine Accelerated Graphics Port („AGP“)-Verbindung bzw. Zwischenverbindung bzw. Interconnect 1214 mit dem MCH 1216 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 1200 einen System-E/A-Bus 1222 verwenden, der ein proprietärer Hub-Schnittstellenbus ist, um den MCH 1216 mit dem E/A-Controller-Hub („ICH“) 1230 zu koppeln. In mindestens einer Ausführungsform kann der ICH 1230 direkte Verbindungen zu einigen E/A-Geräten über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus, ohne Beschränkung darauf, einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1220, einem Chipsatz und dem Prozessor 1202 umfassen. Beispiele können, ohne Beschränkung darauf, einen Audiocontroller 1229, einen Firmware-Hub („Flash-BIOS“) 1228, einen drahtlosen Transceiver 1226, einen Datenspeicher 1224, einen Legacy-E/A-Controller 1223, der eine Benutzereingabeschnittstelle 1225 und eine Tastaturschnittstelle enthält, einen seriellen Erweiterungs-Port 1227, wie z.B. ein USB, und einen Netzwerkcontroller 1234 beinhalten. Der Datenspeicher 1224 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, ein CD-ROM-Gerät, eine Flash-Speicher-Vorrichtung oder eine andere Massenspeichervorrichtung beinhalten.
In mindestens einer Ausführungsform veranschaulicht 12 ein System, das miteinander verbundene Hardwaregeräte oder „Chips“ enthält. In mindestens einer Ausführungsform kann 12 ein beispielhaftes SoC veranschaulichen. In mindestens einer Ausführungsform können in 12 dargestellte Vorrichtungen mit proprietären Zwischenverbindungen bzw. Interconnects, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Systems 1200 unter Verwendung von Compute-Express-Link („CXL“)-Interconnects miteinander verbunden.
13 veranschaulicht ein System 1300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das System 1300 eine elektronische Vorrichtung, das einen Prozessor 1310 verwendet. In mindestens einer Ausführungsform kann das System 1300 zum Beispiel, und ohne Beschränkung darauf, ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein eine Edge-Vorrichtung, die kommunikativ mit einem oder mehreren Dienstanbietern vor Ort oder Cloud-Dienstanbietern gekoppelt ist, ein Laptop, ein Desktop, ein Tablet, eine mobile Vorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
In mindestens einer Ausführungsform kann das System 1300, ohne Beschränkung darauf, einen Prozessor 1310 enthalten, der mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Geräten bzw. Vorrichtungen kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 1310 unter Verwendung eines Busses oder einer Schnittstelle, wie z.B. ein I²C-Bus, ein System Management-Bus („SMBus“), ein Low Pin Count-Bus („LPC“), ein Serial Peripheral Interface („SPI“), ein High Definition Audio-Bus („HDA“), ein Serial Advance Technology Attachment-Bus („SATA“), ein USB-Bus (Versionen 1, 2, 3) oder ein Universal Asynchronous Receiver/Transmitter-Bus („UART“), gekoppelt. In mindestens einer Ausführungsform veranschaulicht 13 ein System, das miteinander verbundene Hardwaregeräte oder „Chips“ enthält. In mindestens einer Ausführungsform kann 13 ein beispielhaftes SoC darstellen. In mindestens einer Ausführungsform können die in 13 dargestellten Vorrichtungen mit proprietären Interconnects, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 13 unter Verwendung von CXL-Interconnects miteinander verbunden.
In mindestens einer Ausführungsform kann 13 eine Anzeige 1324, einen Touchscreen 1325, ein Touchpad 1330, eine Near Field Communications („NFC“)-Einheit 1345, einen Sensor-Hub 1340, einen Wärmesensor 1346, einen Express-Chipsatz („EC“) 1335, ein Trusted Platform Module („TPM“) 1338, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1322, einen DSP 1360, eine Solid State Disk („SSD“) oder eine Festplatte („HDD“) 1320, eine Wireless Local Area Network („WLAN“)-Einheit 1350, eine Bluetooth-Einheit 1352, eine Wireless Wide Area Network („WWAN“)-Einheit 1356, ein Global Positioning System („GPS“) 1355, eine Kamera („USB 3.0-Kamera“) 1354, wie z.B. eine USB 3.0-Kamera, oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 1315, die z.B. in dem LPDDR3-Standard implementiert ist, beinhalten. Jede dieser Komponenten kann in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten über die vorstehend beschriebenen Komponenten kommunikativ mit dem Prozessor 1310 verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1341, ein Umgebungslichtsensor („ALS“) 1342, ein Kompass 1343 und ein Gyroskop 1344 kommunikativ mit dem Sensor-Hub 1340 gekoppelt sein. In mindestens einer Ausführungsform können ein Wärmesensor 1339, ein Lüfter 1337, eine Tastatur 1346 und ein Touchpad 1330 kommunikativ mit dem EC 1335 gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 1363, ein Kopfhörer 1364 und ein Mikrofon („mic“) 1365 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“) 1364 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1360 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1364 beispielsweise, und ohne Beschränkung darauf, einen Audio-Kodierer/-Dekodierer („codec“) und einen Verstärker der Klasse D beinhalten. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 1357 kommunikativ mit der WWAN-Einheit 1356 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie beispielsweise die WLAN-Einheit 1350 und die Bluetooth-Einheit 1352 sowie die WWAN-Einheit 1356 in einem Next Generation Form Factor („NGFF“) implementiert sein.
14 veranschaulicht eine beispielhafte integrierte Schaltung 1400, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die beispielhafte integrierte Schaltung 1400 ein SoC, das unter Verwendung eines oder mehrerer IP-Cores hergestellt sein kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1400 einen oder mehrere Anwendungsprozessor(en) 1405 (z.B. CPUs), mindestens einen Grafikprozessor 1410 und kann zusätzlich einen Bildprozessor 1415 und/oder einen Videoprozessor 1420 enthalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1400 eine Peripherie- oder Bus-Logik einschließlich eines USB-Controllers 1425, eines UART-Controllers 1430, eines SPI/SDIO-Controllers 1435 und eines I²S/I²C-Controllers 1440. In mindestens einer Ausführungsform kann die integrierte Schaltung 1400 eine Anzeigevorrichtung 1445 enthalten, die mit einem oder mehreren eines High-Definition Multimedia Interface („HDMI“)-Controllers 1450 und einer Mobile Industry Processor Interface („MIPI“)-Anzeigeschnittstelle 1455 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1460 mit Flash-Speicher und einem Flash-Speichercontroller bereitgestellt sein. In mindestens einer Ausführungsform kann eine Speicherschnittstelle über einen Speichercontroller 1465 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform enthalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1470.
15 veranschaulicht ein Computer- bzw. Rechensystem 1500, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Rechensystem 1500 ein Verarbeitungssubsystem 1501 mit einem oder mehreren Prozessor(en) 1502 und einem Systemspeicher 1504, der über einen Zwischenverbindungspfad bzw. Verbindungspfad kommuniziert, der einen Speicher-Hub 1505 enthalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1505 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1502 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1505 mit einem E/A-Subsystem 1511 über eine Kommunikationsverbindung 1506 gekoppelt. In mindestens einer Ausführungsform beinhaltet das E/A-Subsystem 1511 einen E/A-Hub 1507, der es dem Rechensystem 1500 ermöglichen kann, Eingaben von einer oder mehreren Eingabevorrichtung(en) 1508 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 1507 einen Anzeigecontroller, der in einem oder mehreren Prozessor(en) 1502 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigevorrichtung(en) 1510A zu liefern. In mindestens einer Ausführungsform kann/können ein oder mehrere Anzeigevorrichtung(en) 1510A, die mit dem E/A-Hub 1507 gekoppelt sind, eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungssubsystem 1501 einen oder mehrere Parallelprozessor(en) 1512, der/die über einen Bus oder eine andere Kommunikationsverbindung 1513 mit dem Speicher-Hub 1505 verbunden ist/sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1513 eine einer beliebigen Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen sein, wie z.B., aber nicht beschränkt auf, PCIe, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder eine Kommunikationsstruktur bzw. ein Kommunikations-Fabric sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1512 ein rechnerisch fokussiertes Parallel- oder Vektor-Verarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern umfassen kann, wie z.B. einen Prozessor mit vielen integrierten Kernen. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1512 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 1510A ausgeben kann, die über den E/A-Hub 1507 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessor(en) 1512 auch einen Anzeigecontroller und eine Anzeigeschnittstelle (nicht dargestellt) enthalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtung(en) 1510B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1514 mit dem E/A-Hub 1507 verbunden sein, um einen Speichermechanismus für das Rechensystem 1500 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 1516 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem E/A-Hub 1507 und anderen Komponenten ermöglicht, wie z. B. einem Netzwerkadapter 1518 und/oder einem drahtlosen Netzwerkadapter 1519, der in eine Plattform integriert sein kann, und verschiedenen anderen Vorrichtungen, die über ein oder mehrere Add-in-Vorrichtungen 1520 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1518 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1519 ein oder mehrere Wi-Fi-, Bluetooth-, NFC- oder andere Netzwerkvorrichtungen umfassen, die ein oder mehrere drahtlose Funkvorrichtungen enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 1500 weitere, nicht explizit dargestellte Komponenten enthalten, darunter USB- oder andere Portverbindungen, optische Speicherlaufwerke, Videoaufnahmevorrichtungen und dergleichen, die ebenfalls mit dem E/A-Hub 1507 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 15 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z.B. PCI-basierte Protokolle (z.B. PCIe) oder andere Bus- oder Punktzu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z.B. ein NVLink-Hochgeschwindigkeits-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform integrieren ein oder mehrere Parallelprozessor(en) 1512 Schaltkreise, die für Grafik- und Videoverarbeitung optimiert sind, einschließlich z.B. Videoausgabeschaltungen, und bilden eine Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform integrieren ein oder mehrere Parallelprozessoren) 1512 Schaltkreise, die für allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1500 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 1512, der Speicher-Hub 1505, der/die Prozessor(en) 1502 und der E/A-Hub 1507 in eine integrierte SoC-Schaltung integriert sein. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1500 in ein einziges Gehäuse integriert sein, um eine System-in-Package-Konfiguration („SIP“) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Rechensystems 1500 in ein Multi-Chip-Modul („MCM“) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann. In mindestens einer Ausführungsform sind das E/A-Subsystem 1511 und die Anzeigevorrichtungen 1510B nicht in dem Rechensystem 1500 enthalten.
Verarbeitungssysteme
Die folgenden Figuren stellen, ohne Beschränkung darauf, beispielhafte Verarbeitungssysteme dar, die zur Implementierung mindestens einer Ausführungsform verwendet werden können.
In mindestens einer Ausführungsform kann anstelle eines Streaming Multiprozessors (SM) eine Stream Processing Unit („SPU“) verwendet werden. In mindestens einer Ausführungsform enthält eine einzelne SPU mehrere SPs, eine Verzweigungssteuerungseinheit und Speicherregister. In mindestens einer Ausführungsform sind SPUs in einen SIMD-Kern gruppiert, der einen Thread Sequencer (oder Scheduler) zur Planung von Threads auf jeder SPU enthält. In mindestens einer Ausführungsform enthält jeder SIMD-Kern seinen eigenen gemeinsam genutzten Speicher für die SPUs sowie andere Komponenten wie beispielsweise Textureinheiten und einen Cache. In mindestens einer Ausführungsform enthält jede GPU mehrere SIMD-Kerne sowie eine Form von globalem Datenspeicher (wie beispielsweise Speicher mit wahlfreiem Zugriff („RAM)) und Cache.
In mindestens einer Ausführungsform sind GCN, und später in RDNA, SPUs nicht mehr notwendig. In mindestens einer Ausführungsform sind SPs zu einem SIMD-Kern kombiniert. In mindestens einer Ausführungsform, für GCN, hat ein SIMD-Kern 16 SPs und Register für gemeinsam genutzten Speicher. In mindestens einer Ausführungsform, für RDNA, hat jeder SIMD-Kern 32 SPs und mehr gemeinsam genutzten Speicher. In mindestens einer Ausführungsform sind mehrere SIMD-Kerne in eine Compute Unit (CU) kombiniert. In mindestens einer Ausführungsform, für GCN, hat eine einzelne CU vier SIMD-Kerne, zusammen mit Daten- und Anweisungscache, einer Verzweigungseinheit und einer „Scalar ALU“. In mindestens einer Ausführungsform ist eine Scalar ALU eine spezielle ALU zur Durchführung einmaliger (engl.: one-off) mathematischer Operationen wie beispielsweise log, sin/cos usw.
In mindestens einer Ausführungsform, für RDNA, hat eine einzelne CU zwei SIMD-Kerne, mit einem Scheduler, Registern und einer skalaren ALU für jeden SIMD-Kern. In mindestens einer Ausführungsform haben diese CUs die gleiche Anzahl von SPs wie bei GCN, aber sie sind in größeren Gruppen zusammengefasst. In mindestens einer Ausführungsform dient dies dem Zweck einer Thread-Gruppierung, wie weiter unten beschrieben. In mindestens einer Ausführungsform paart RDNA auch zwei CUs zu einem Work Group Processor (WGP), dessen Daten- und Anweisungs-Cache über CUs hinweg gemeinsam genutzt wird. In mindestens einer Ausführungsform variiert die Anzahl von CUs/WGPs in einer GPU je nach Modell.
In mindestens einer Ausführungsform kann anstelle eines Warps eine Wellenfront verwendet werden. In mindestens einer Ausführungsform hat ein GCN 64 Threads pro Wellenfront, während RDNA diese Zahl auf 32 Threads pro Wellenfront halbiert. In mindestens einer Ausführungsform ermöglicht dies ein vereinfachtes Scheduling bzw. Planen und schnellere Ausführung, so dass eine gesamte Wellenfront bzw. Wellenfront von jedem SIMD-Kern ausgeführt werden kann. In mindestens einer Ausführungsform kann jede CU vier Wellenfronten verarbeiten (GCN), wobei jeder SIMD-Kern an einer separaten Wellenfront arbeitet. In mindestens einer Ausführungsform übernimmt ein Hardware-Scheduler das Dispatching bzw. Versenden unabhängiger Threadgruppen für jeden SIMD-Kern in jeder CU. In mindestens einer Ausführungsform hat jeder SIMD-Kern seinen eigenen internen Scheduler bzw. Planer. In mindestens einer Ausführungsform kann zur Planung von Arbeitslasten über CUs hinweg eine Asynchronous Compute Engine (ACE) verwendet werden. In mindestens einer Ausführungsform übernimmt eine ACE die Ressourcenzuweisung, die Kontextumschaltung usw. und plant die Wellenfronten über CUs hinweg.
In mindestens einer Ausführungsform kann anstelle eines SP eine Ausführungseinheit bzw. „Execution Unit“ oder EU verwendet werden. In mindestens einer Ausführungsform ist eine EU eine Einzel- bzw. Single-Thread-Einheit mit zwei Sätzen von SIMD-Schaltungen mit der Breite 4. In mindestens einer Ausführungsform verfügt ein Satz von SIMD-Schaltungen über FPUs und Integer-ALUs und ein Satz von SIMD-Schaltungen über FPUs und spezielle Funktionseinheiten (SFUs), die auch als „Extended Math“-Einheiten (EM) bezeichnet werden können. In mindestens einer Ausführungsform verfügt jede EU über eine Thread-Steuereinheit und Register/Speicher zur Nachverfolgung eines Thread-Status und von Daten. In mindestens einer Ausführungsform kann dies anstelle eines „Kerns“ oder „Streaming-Prozessors“ in einem „Streaming-Multiprozessor“ verwendet werden.
In mindestens einer Ausführungsform sind EUs zu einem „Sub-Slice“ oder „Subslice“ gruppiert, welches eine Sammlung von 16 EUs mit einer Thread-Versendeeinheit bzw. Thread Dispatch Unit, einem Anweisungs-Cache, einem Daten-Cache, einem Textur-Cache, einer Lade-/Speicher-Einheit bzw. Load/Store Unit und so genannten „Samplern“ bzw. Abtastern ist. In mindestens einer Ausführungsform wird ein „Subslice“ anstelle eines SM- oder SIMD-Kerns verwendet. In mindestens einer Ausführungsform werden Subslices zu einem Xe-„Slice“ oder „Xslice“ gruppiert. In mindestens einer Ausführungsform ist ein Slice oder Xslice anstelle einer CU verwendbar.
In mindestens einer Ausführungsform kann ein Warp durch eine Welle, eine Wellenfront oder eine Gruppe von Threads ersetzt werden. In mindestens einer Ausführungsform besteht eine „Welle“, „Wellenfront“ oder „Threads“ aus mindestens 8 Threads.
In mindestens einer Ausführungsform können oben beschriebene Techniken auf einem Computersystem wie nachstehend beschrieben, wie beispielsweise einem Computersystem 1200 oder einer beispielhaften integrierten Schaltung 1400, implementiert sein. In mindestens einer Ausführungsform kann eine in einem Computersystem ausgeführte Anwendung in abhängige Threads unterteilt sein, die parallel auf einer Vielzahl von Prozessoren ausgeführt werden. In mindestens einer Ausführungsform können Prozessoren jeden beliebigen der nachstehend beschriebenen Prozessortypen umfassen, einschließlich einer APU 1600, einer CPU 1700, eines Grafikkerns 2000, eines Grafikprozessors 1910, einer GPGPU 2030, eines Parallelprozessors 2100, eines Grafikmultiprozessors 2134, eines Grafikprozessors 2200, eines Prozessors 2300, eines Prozessors 2400, eines Grafikprozessorkerns 2500, einer PPU 2600, eines GPC 2700, eines SM 2800 oder eines Beschleunigerintegrations-Slice 1890. In mindestens einer Ausführungsform veranlassen ein oder mehrere Schaltungsanordnungen, dass zwei oder mehr abhängige Threads unter Verwendung von zwei oder mehr separaten Multithreading-Prozessorkernen parallel ausgeführt werden. In mindestens einer Ausführungsform kann ein Prozessorkern ein Kern in einer Mehrfachkern-CPU, ein SMP-Kern in einer GPU oder eine andere Schaltungsanordnung sein, die speicherbare Anweisungen ausführen kann. In mindestens einer Ausführungsform sorgen eine oder mehrere Schaltungen dafür, dass eine erste Gruppe von Threads in zwei oder mehr Untergruppen von Threads organisiert wird, die unter Verwendung von zwei oder mehr Prozessorkernen parallel ausgeführt werden. In mindestens einer Ausführungsform können Gruppen von Threads kooperative Gruppen sein, die parallel laufen. In mindestens einer Ausführungsform umfasst eine kooperative Gruppe eine Vielzahl von Kernel-Threads, die in einem Warp auf einer GPU angeordnet sind. In mindestens einer Ausführungsform können Synchronisationsvorgänge zwischen Threads durch Verwenden einer Barriere ermöglicht werden. In mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eine Speicherbarrierenoperation durch, um zu veranlassen, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird. In mindestens einer Ausführungsform kann eine Barrierenoperation eine atomare Operation, wie beispielsweise eine bitweise logische Operation (z.B. UND, ODER, XOR), oder eine mathematische Operation, wie beispielsweise eine atomare Addition oder Subtraktion, sein.
16 veranschaulicht eine beschleunigte Verarbeitungseinheit („APU“; accelerated processing unit) 1600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die APU 1600 von der AMD Corporation aus Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform kann die APU 1600 so konfiguriert sein, dass sie ein Anwendungsprogramm, wie z.B. ein CUDA-Programm, ausführt. In mindestens einer Ausführungsform umfasst die APU 1600, ohne Beschränkung darauf, einen Kernkomplex 1610, einen Grafikkomplex 1640, eine Struktur bzw. ein Fabric 1660, E/A-Schnittstellen 1670, Speichercontroller 1680, einen Anzeigecontroller 1692 und eine Multimedia-Engine 1694. In mindestens einer Ausführungsform kann die APU 1600, ohne Beschränkung darauf, eine beliebige Anzahl von Kernkomplexen 1610, eine beliebige Anzahl von Grafikkomplexen 1650, eine beliebige Anzahl von Anzeigecontrollern 1692 und eine beliebige Anzahl von Multimedia-Engines 1694 in beliebiger Kombination enthalten. Zu Erklärungszwecken sind hierin mehrere Instanzen gleicher Objekte bedarfsweise mit Bezugszeichen bezeichnet, die das Objekt identifizieren, und mit Zahlen in Klammern, die die Instanz identifizieren.
In mindestens einer Ausführungsform ist der Kernkomplex 1610 eine CPU, ist der Grafikkomplex 1640 eine GPU und ist die APU 1600 eine Verarbeitungseinheit, die, ohne Beschränkung darauf, 1610 und 1640 auf einem einzigen Chip integriert. In mindestens einer Ausführungsform können einige Aufgaben dem Kernkomplex 1610 und andere Aufgaben dem Grafikkomplex 1640 zugewiesen werden. In mindestens einer Ausführungsform ist der Kernkomplex 1610 so konfiguriert, dass er eine Hauptsteuerungssoftware ausführt, die der APU 1600 zugeordnet ist, wie z.B. ein Betriebssystem. In mindestens einer Ausführungsform ist der Kernkomplex 1610 der Hauptprozessor der APU 1600, der Operationen bzw. Betriebsabläufe der anderen Prozessoren steuert und koordiniert. In mindestens einer Ausführungsform gibt der Kernkomplex 1610 Befehle aus, die den Betrieb des Grafikkomplexes 1640 steuern. In mindestens einer Ausführungsform kann der Kernkomplex 1610 so konfiguriert sein, dass er von dem CUDA-Quellcode abgeleiteten ausführbaren Host-Code ausführt, und kann der Grafikkomplex 1640 so konfiguriert sein, dass er von dem CUDA-Quellcode abgeleiteten ausführbaren Geräte-Code ausführt.
In mindestens einer Ausführungsform beinhaltet der Kernkomplex 1610, ohne Beschränkung darauf, Kerne 1620(1)-1620(4) und einen L3-Cache 1630. In mindestens einer Ausführungsform kann der Kernkomplex 1610, ohne Beschränkung darauf, eine beliebige Anzahl von Kernen 1620 und eine beliebige Anzahl und Art von Caches in beliebiger Kombination enthalten. In mindestens einer Ausführungsform sind die Kerne 1620 so konfiguriert, dass sie Anweisungen einer bestimmten Befehlssatzarchitektur („ISA“) ausführen. In mindestens einer Ausführungsform ist jeder Kern 1620 ein CPU-Kern.
In mindestens einer Ausführungsform enthält jeder Kern 1620, ohne Beschränkung darauf, eine Abhol-/Dekodier-Einheit 1622, eine Ganzzahlausführungsmaschine 1624, eine Gleitkommaausführungsmaschine 1626 und einen L2-Cache 1628. In mindestens einer Ausführungsform holt die Abhol-/Dekodier-Einheit 1622 Anweisungen ab, dekodiert solche Anweisungen, erzeugt Mikrooperationen und sendet separate Mikroanweisungen an die Ganzzahlausführungsmaschine 1624 und die Gleitkommaausführungsmaschine 1626. In mindestens einer Ausführungsform kann die Abhol-/Dekodier-Einheit 1622 gleichzeitig eine Mikroanweisung an die Ganzzahlausführungsmaschine 1624 und eine andere Mikroanweisung an die Gleitkommaausführungsmaschine 1626 senden. In mindestens einer Ausführungsform führt die Ganzzahlausführungsmaschine 1624, ohne Beschränkung darauf, Ganzzahl- und Speicheroperationen aus. In mindestens einer Ausführungsform führt die Gleitkommamaschine 1626, ohne Beschränkung darauf, Gleitkomma- und Vektoroperationen aus. In mindestens einer Ausführungsform sendet die Abhol-/Dekodier-Einheit 1622 Mikroanweisungen an eine einzige Ausführungsmaschine, die sowohl die Ganzzahlausführungsmaschine 1624 als auch die Gleitkommaausführungsmaschine 1626 ersetzt.
In mindestens einer Ausführungsform kann jeder Kern 1620(i), wobei i eine ganze Zahl ist, die eine bestimmte Instanz des Kerns 1620 repräsentiert, auf den L2-Cache 1628(i) zugreifen, der in dem Kern 1620(i) enthalten ist. In mindestens einer Ausführungsform ist jeder in dem Kernkomplex 1610(j) enthaltene Kern 1620, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1610 repräsentiert, mit anderen in dem Kernkomplex 1610(j) enthaltenen Kernen 1620 über den in dem Kernkomplex 1610(j) enthaltenen L3-Cache 1630(j) verbunden. In mindestens einer Ausführungsform können die in dem Kernkomplex 1610(j) enthaltenen Kerne 1620, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1610 repräsentiert, auf den gesamten L3-Cache 1630(j) zugreifen, der in dem Kernkomplex 1610(j) enthalten ist. In mindestens einer Ausführungsform kann der L3-Cache 1630, ohne Beschränkung darauf, eine beliebige Anzahl von Slices enthalten.
In mindestens einer Ausführungsform kann der Grafikkomplex 1640 so konfiguriert sein, dass er Rechenoperationen hochparallel ausführt. In mindestens einer Ausführungsform ist der Grafikkomplex 1640 so konfiguriert, dass er Grafikpipelineoperationen wie beispielsweise Zeichenbefehle, Pixeloperationen, geometrische Berechnungen und andere Operationen im Zusammenhang mit dem Rendern eines Frames auf einer Anzeige ausführt. In mindestens einer Ausführungsform ist der Grafikkomplex 1640 so konfiguriert, dass er Operationen ausführt, die nichts mit Grafik zu tun haben. In mindestens einer Ausführungsform ist der Grafikkomplex 1640 so konfiguriert, dass er sowohl grafikbezogene als auch grafikfremde Operationen ausführt.
In mindestens einer Ausführungsform beinhaltet der Grafikkomplex 1640, ohne Beschränkung darauf, eine beliebige Anzahl von Recheneinheiten 1650 und einen L2-Cache 1642. In mindestens einer Ausführungsform teilen sich die Recheneinheiten 1650 den L2-Cache 1642. In mindestens einer Ausführungsform ist der L2-Cache 1642 partitioniert. In mindestens einer Ausführungsform umfasst der Grafikkomplex 1640, ohne Beschränkung darauf, eine beliebige Anzahl von Recheneinheiten 1650 und eine beliebige Anzahl (einschließlich Null) und Art von Caches. In mindestens einer Ausführungsform beinhaltet der Grafikkomplex 1640, ohne Beschränkung darauf, eine beliebige Menge an dedizierter Grafikhardware.
In mindestens einer Ausführungsform beinhaltet jede Recheneinheit 1650, ohne Beschränkung darauf, eine beliebige Anzahl von SIMD-Einheiten 1652 und einen gemeinsamen Speicher 1654. In mindestens einer Ausführungsform implementiert jede SIMD-Einheit 1652 eine SIMD-Architektur und ist für die parallele Ausführung von Operationen konfiguriert. In mindestens einer Ausführungsform kann jede Recheneinheit 1650 eine beliebige Anzahl von Thread-Blöcken ausführen, aber jeder Thread-Block wird auf einer einzigen Recheneinheit 1650 ausgeführt. In mindestens einer Ausführungsform beinhaltet ein Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Ausführungs-Threads. In mindestens einer Ausführungsform ist eine Arbeitsgruppe bzw. eine Workgroup ein Thread-Block. In mindestens einer Ausführungsform führt jede SIMD-Einheit 1652 einen anderen Warp aus. In mindestens einer Ausführungsform ist ein Warp eine Gruppe von Threads (z.B. 19 Threads), wobei jeder Thread im Warp zu einem einzigen Thread-Block gehört und so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage eines einzigen Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform kann eine Prädikation verwendet werden, um einen oder mehrere Threads in einem Warp zu deaktivieren. In mindestens einer Ausführungsform ist eine Spur bzw. eine Lane ein Thread. In mindestens einer Ausführungsform ist ein Arbeitselement bzw. Workitem ein Thread. In mindestens einer Ausführungsform ist eine Wellenfront ein Warp. In mindestens einer Ausführungsform können sich verschiedene Wellenfronten in einem Thread-Block miteinander synchronisieren und über den gemeinsamen Speicher 1654 kommunizieren.
In mindestens einer Ausführungsform ist das Fabric bzw. die Struktur 1660 eine Systemverbindung bzw. ein System-Interconnect, die bzw. der Daten- und Steuerungs-Übertragungen zwischen dem Kernkomplex 1610, dem Grafikkomplex 1640, den E/A-Schnittstellen 1670, den Speichercontrollern 1680, dem Anzeigecontroller 1692 und der Multimedia-Engine 1694 ermöglicht. In mindestens einer Ausführungsform kann die APU 1600, ohne Beschränkung darauf, eine beliebige Menge und Art von Systemverbindungen zusätzlich zu oder anstelle des Fabric 1660 enthalten, die Daten- und Steuerungs-Übertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten ermöglicht, die intern oder extern zur APU 1600 sein können. In mindestens einer Ausführungsform sind die E/A-Schnittstellen 1670 repräsentativ für eine beliebige Anzahl und Art von E/A-Schnittstellen (z.B. PCI, PCI-Extended („PCI-X“), PCIe, Gigabit-Ethernet („GBE“), USB usw.). In mindestens einer Ausführungsform sind verschiedene Arten von Peripheriegeräten mit den E/A-Schnittstellen 1670 gekoppelt. Die Peripheriegeräte, die mit den E/A-Schnittstellen 1670 gekoppelt sind, können, ohne Beschränkung darauf, Tastaturen, Mäuse, Drucker, Scanner, Joysticks oder andere Arten von Spielsteuerungen, Medienaufzeichnungsvorrichtungen, externe Speichervorrichtungen, Netzwerkschnittstellenkarten usw. beinhalten.
In mindestens einer Ausführungsform zeigt der Anzeigecontroller AMD92 Bilder auf einer oder mehreren Anzeigevorrichtungen an, z.B. auf einer Flüssigkristallanzeige („LCD“). In mindestens einer Ausführungsform umfasst die Multimedia-Engine 1694, ohne Beschränkung darauf, eine beliebige Menge und Art von Schaltkreisen, die sich auf Multimedia beziehen, wie z.B. einen Video-Dekoder, einen Video-Enkoder, einen Bildsignalprozessor usw. In mindestens einer Ausführungsform erleichtern Speichercontroller 1680 die Datenübertragung zwischen der APU 1600 und einem einheitlichen Systemspeicher 1690. In mindestens einer Ausführungsform teilen sich der Kernkomplex 1610 und der Grafikkomplex 1640 den vereinheitlichten Systemspeicher 1690.
In mindestens einer Ausführungsform implementiert die APU 1600 ein Speicher-Subsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Speichercontrollern 1680 und Speichervorrichtungen (z.B. den gemeinsam genutzten Speicher 1654) enthält, die einer Komponente zugeordnet oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die APU 1600 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Caches 1928, L3-Cache 1630 und L2-Cache 1642) beinhaltet, die jeweils für eine beliebige Anzahl von Komponenten (z.B. Kerne 1620, Kernkomplex 1610, SIMD-Einheiten 1652, Recheneinheiten 1650 und Grafikkomplex 1640) reserviert sein oder von diesen gemeinsam genutzt werden können.
17 zeigt eine CPU 1700, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die CPU 1700 von der AMD Corporation aus Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform kann die CPU 1700 so konfiguriert sein, dass sie ein Anwendungsprogramm ausführt. In mindestens einer Ausführungsform ist die CPU 1700 so konfiguriert, dass sie eine Hauptsteuerungssoftware, wie z.B. ein Betriebssystem, ausführt. In mindestens einer Ausführungsform gibt die CPU 1700 Befehle aus, die den Betrieb einer externen GPU (nicht dargestellt) steuern. In mindestens einer Ausführungsform kann die CPU 1700 so konfiguriert sein, dass sie ausführbaren Host-Code ausführt, der von CUDA-Quellcode abgeleitet ist, und kann eine externe GPU so konfiguriert sein, dass sie ausführbaren Geräte-Code ausführt, der von einem solchen CUDA-Quellcode abgeleitet ist. In mindestens einer Ausführungsform beinhaltet die CPU 1700, ohne Beschränkung darauf, eine beliebige Anzahl von Kernkomplexen 1710, ein Fabric 1760, E/A-Schnittstellen 1770 und Speichercontroller 1780.
In mindestens einer Ausführungsform beinhaltet der Kernkomplex 1710, ohne Beschränkung darauf, Kerne 1720(1)-1720(4) und einen L3-Cache 1730. In mindestens einer Ausführungsform kann der Kernkomplex 1710, ohne Beschränkung darauf, eine beliebige Anzahl von Kernen 1720 und eine beliebige Anzahl und Art von Caches in beliebiger Kombination enthalten. In mindestens einer Ausführungsform sind die Kerne 1720 so konfiguriert, dass sie Anweisungen eines bestimmten ISA ausführen. In mindestens einer Ausführungsform ist jeder Kern 1720 ein CPU-Kern.
In mindestens einer Ausführungsform beinhaltet jeder Kern 1720, ohne Beschränkung darauf, eine Abhol-/Dekodier-Einheit 1722, eine Ganzzahlausführungsmaschine 1724, eine Gleitkommaausführungsmaschine 1726 und einen L2-Cache 1728. In mindestens einer Ausführungsform holt die Abhol-/Dekodier-Einheit 1722 Anweisungen ab, dekodiert solche Anweisungen, erzeugt Mikrooperationen und sendet separate Mikroanweisungen an die Ganzzahlausführungs-Engine 1724 und die Gleitkommaausführungsmaschine 1726. In mindestens einer Ausführungsform kann die Abhol-/Dekodier-Einheit 1722 gleichzeitig eine Mikroanweisung an die Ganzzahlausführungsmaschine 1724 und eine andere Mikroanweisung an die Gleitkommaausführungsmaschine 1726 senden. In mindestens einer Ausführungsform führt die Ganzzahlausführungsmaschine 1724, ohne Beschränkung darauf, Ganzzahl- und Speicheroperationen aus. In mindestens einer Ausführungsform führt die Gleitkommamaschine 1726, ohne Beschränkung darauf, Gleitkomma- und Vektoroperationen aus. In mindestens einer Ausführungsform sendet die Abhol-/Dekodier-Einheit 1722 Mikroanweisungen an eine einzige Ausführungsmaschine, die sowohl die Ganzzahlausführungsmaschine 1724 als auch die Gleitkommaausführungsmaschine 1726 ersetzt.
In mindestens einer Ausführungsform kann jeder Kern 1720(i), wobei i eine ganze Zahl ist, die eine bestimmte Instanz des Kerns 1720 repräsentiert, auf den L2-Cache 1728(i) zugreifen, der in dem Kern 1720(i) enthalten ist. In mindestens einer Ausführungsform ist jeder in dem Kernkomplex 1710(j) enthaltene Kern 1720, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1710 repräsentiert, mit anderen Kernen 1720 in dem Kernkomplex 1710(j) über den in dem Kernkomplex 1710(j) enthaltenen L3-Cache 1730(j) verbunden. In mindestens einer Ausführungsform können die in dem Kernkomplex 1710(j) enthaltenen Kerne 1720, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1710 repräsentiert, auf den gesamten in dem Kernkomplex 1710(j) enthaltenen L3-Cache 1730(j) zugreifen. In mindestens einer Ausführungsform kann der L3-Cache 1730, ohne Beschränkung darauf, eine beliebige Anzahl von Slices enthalten.
In mindestens einer Ausführungsform ist das Fabric 1760 eine Systemverbindung, die Daten- und Steuerungs-Übertragungen über die Kernkomplexe 1710(1)-1710(N) (wobei N eine ganze Zahl größer als Null ist), E/A-Schnittstellen 1770 und Speichercontroller 1780 erleichtert. In mindestens einer Ausführungsform kann die CPU 1700, ohne Beschränkung darauf, eine beliebige Menge und Art von Systemverbindungen zusätzlich zu oder anstelle des Fabric 1760 enthalten, die Daten- und Steuerungs-Übertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten erleichtern, die intern oder extern zur CPU 1700 sein können. In mindestens einer Ausführungsform sind die E/A-Schnittstellen 1770 repräsentativ für eine beliebige Anzahl und Art von E/A-Schnittstellen (z.B. PCI , PCI-X, PCIe, GBE, USB usw.). In mindestens einer Ausführungsform sind verschiedene Arten von Peripheriegeräten mit den E/A-Schnittstellen 1770 gekoppelt. Zu den Peripheriegeräten, die mit den E/A-Schnittstellen 1770 gekoppelt sind, gehören unter anderem Bildschirme, Tastaturen, Mäuse, Drucker, Scanner, Joysticks oder andere Arten von Spielsteuerungen, Medienaufzeichnungsvorrichtungen, externe Speichervorrichtungen, Netzwerkschnittstellenkarten usw.
In mindestens einer Ausführungsform erleichtern die Speichercontroller 1780 Datenübertragungen zwischen der CPU 1700 und einem Systemspeicher 1790. In mindestens einer Ausführungsform teilen sich der Kernkomplex 1710 und der Grafikkomplex 1740 den Systemspeicher 1790. In mindestens einer Ausführungsform implementiert die CPU 1700 ein Speichersubsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Speichercontrollern 1780 und Speichervorrichtungen beinhaltet, die einer Komponente zugeordnet sein oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die CPU 1700 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Caches 1728 und L3-Caches 1730) beinhaltet, die jeweils für eine beliebige Anzahl von Komponenten (z.B. Kerne 1720 und Kernkomplexe 1710) reserviert sein oder von diesen gemeinsam genutzt werden können.
18 veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice 1890, gemäß mindestens einer Ausführungsform. Wie hierin verwendet, umfasst ein „Slice“ einen bestimmten Teil von Verarbeitungsressourcen einer Beschleunigerintegrationsschaltung. In mindestens einer Ausführungsform stellt die Beschleunigerintegrationsschaltung Cache-Verwaltung, Speicherzugriff, Kontextverwaltung und Interruptverwaltungsdienste für mehrere Grafikverarbeitungsmodule in einem Grafikbeschleunigungsmodul bereit. Die Grafikverarbeitungs-Engines können jeweils eine separate GPU umfassen. Alternativ können die Grafikverarbeitungs-Engines verschiedene Arten von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie z.B. Grafikausführungseinheiten, Medienverarbeitungs-Engines (z.B. Video-Enkoder/Dekoder), Sampler und Blit-Engines. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul eine GPU mit mehreren Grafikverarbeitungs-Engines sein. In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines einzelne GPUs sein, die auf einem gemeinsamen Package, einer Linecard oder einem Chip integriert sind.
Ein anwendungswirksamer Adressraum 1882 innerhalb eines Systemspeichers 1814 speichert Prozesselemente 1883. In einer Ausführungsform werden die Prozesselemente 1883 im Ansprechen auf GPU-Aufrufe 1881 von Anwendungen 1880, die auf dem Prozessor 1807 ausgeführt werden, gespeichert. Ein Prozesselement 1883 enthält den Prozessstatus für die entsprechende Anwendung 1880. Ein in dem Prozesselement 1883 enthaltener Arbeits- bzw. Workdeskriptor („WD“) 1884 kann ein einzelner, von einer Anwendung angeforderter Auftrag bzw. Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. In mindestens einer Ausführungsform ist der WD 1884 ein Zeiger auf eine Auftragsanforderungswarteschlange in dem effektiven Adressraum 1882 der Anwendung.
Das Grafikbeschleunigungsmodul 1846 und/oder einzelne Grafikverarbeitungs-Engines können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten eines Prozessstatus und zum Senden des WD 1884 an das Grafikbeschleunigungsmodul 1846 zum Starten eines Auftrags in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Dedizierter-Prozess-Programmiermodell implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1846 oder eine individuelle Grafikverarbeitungs-Engine. Weil das Grafikbeschleunigungsmodul 1846 einem einzelnen Prozess gehört, initialisiert ein Hypervisor eine Beschleunigerintegrationsschaltung für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleunigerintegrationsschaltung für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1846 zugewiesen wird.
Im Betrieb holt eine WD-Abholeinheit 1891 in dem Beschleunigerintegrations-Slice 1890 den nächsten WD 1884 ab, der eine Angabe der Arbeit enthält, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 1846 zu erledigen ist. Daten aus dem WD 1884 können in Registern 1845 gespeichert und von einer Speicherverwaltungseinheit („MMU“) 1839, einer Unterbrechungs- bzw. Interrupt-Verwaltungsschaltung 1847 und/oder einer Kontextverwaltungsschaltung 1848 verwendet werden, wie dargestellt. Eine Ausführungsform der MMU 1839 beinhaltet beispielsweise einen Segment-/Seitenlauf-Schaltkreis für den Zugriff auf Segment-/Seitentabellen 1886 innerhalb des virtuellen Betriebssystemadressraums 1885. Die Interrupt-Verwaltungsschaltung 1847 kann von dem Grafikbeschleunigungsmodul 1846 empfangene Interrupt-Ereignisse („INT“) 1892 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine von einer Grafikverarbeitungsmaschine erzeugte effektive Adresse 1893 von der MMU 1839 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungs-Engine und/oder jedes Grafikbeschleunigungsmodul 1846 ein gleicher Satz von Registern 1845 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in dem Beschleunigerintegrations-Slice 1890 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 gezeigt. Tabelle 1 -Hypervisor-initialisierte Register

1	Slicesteuerregister
2	Realadresse (RA)-Geplantprozesse-Bereichszeiger
3	Autoritätsmasken-Überschreibungsregister
4	Interruptvektor-Tabelleneintragsversatz
5	Interruptvektor-Tabelleneintragsgrenze
6	Zustandsregister
7	Logische Partitions-ID
8	Realadresse (RA)-Hypervisorbeschleunigernutzungsaufzeichnungs-Zeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - Betriebssystem-initialisierte Register

1	Prozess- und Thread-Identifikation
2	Effektivadresse (EA) Kontextspeicherungs-/Wiederherstellungs-Zeiger
3	Virtuelladresse (VA)-Beschleunigernutzungsaufzeichnungs-Zeiger
4	Virtuelladresse (VA)-Speichersegmenttabellenzeiger
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1884 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1846 und/oder eine bestimmte Grafikverarbeitungs-Engine. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von abzuschließender Arbeit eingerichtet hat.
19A-19B veranschaulichen beispielhafte Grafikprozessoren, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann jeder der beispielhaften Grafikprozessoren unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellencontroller oder Universalprozessorkerne. In mindestens einer Ausführungsform sind die beispielhaften Grafikprozessoren zur Verwendung innerhalb eines SoC vorgesehen.
19A veranschaulicht einen beispielhaften Grafikprozessor 1910 eines integrierten SoC-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. 19B veranschaulicht einen weiteren beispielhaften Grafikprozessor 1940 eines integrierten SoC-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1910 von 19A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1940 von 19B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1910, 1940 eine Variante des Grafikprozessors 1410 von 14 sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1910 einen Vertex-Prozessor 1905 und einen oder mehrere Fragment-Prozessor(en) 1915A-1915N (z.B. 1915A, 1915B, 1915C, 1915D, bis 1915N-1 und 1915N). In mindestens einer Ausführungsform kann der Grafikprozessor 1910 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1905 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1915A-1915N Fragment- (z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1905 eine Vertex-Verarbeitungsstufe einer 3D-Grafik-Pipeline aus und erzeugt Primitive und VertexDaten. In mindestens einer Ausführungsform verwenden Fragmentprozessor(en) 1915A-1915N die von dem Vertexprozessor 1905 erzeugten Primitiv- und Vertexdaten, um einen Framebuffer bzw. Bildpuffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1915A-1915N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API bereitgestellt sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API bereitgestellt sind.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1910 zusätzlich eine oder mehrere MMU(s) 1920A-1920B, Cache(s) 1925A-1925B und Schaltungsverbindung(en) bzw. Interconnect(s) 1930A-1930B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1920A-1920B für die Zuordnung von virtuellen zu physikalischen Adressen für den Grafikprozessor 1910, einschließlich für den Vertex-Prozessor 1905 und/oder den/die Fragment-Prozessor(en) 1915A-1915N, der/die auf in dem Speicher gespeicherte Vertex- oder Bild/Textur-Daten verweisen kann/können, zusätzlich zu Vertex- oder Bild/Textur-Daten, die in einem oder mehreren Cache(s) 1925A-1925B gespeichert sind. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1920A-1920B mit anderen MMUs innerhalb eines Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 1605, Bildprozessor(en) 1415 und/oder Videoprozessor(en) 1420 von 14 zugeordnet sind, so dass jeder Prozessor 1405-1420 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem teilhaben kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1930A-1930B dem Grafikprozessor 1910 die Verbindung mit anderen IP-Kernen innerhalb eines SoCs, entweder über einen internen Bus des SoCs oder über eine direkte Verbindung.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1940 eine oder mehrere MMU(s) 1920A-1920B, Caches 1925A-1925B und Schaltungsverbindungen 1930A-1930B des Grafikprozessors 1910 von 19A. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1940 einen oder mehrere Shader-Kerne 1955A-1955N (z.B. 1955A, 1955B, 1955C, 1955D, 1955E, 1955F bis 1955N-1 und 1955N), die eine einheitliche Shader-Kern-Architektur bereitstellen, in der ein einziger Kern oder Art oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform enthält der Grafikprozessor 1940 einen Zwischenkern-Aufgabenverwalter bzw. Intercore-Taskmanager 1945, der als ein Thread-Dispatcher bzw. -Versender fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1955A-1955N zu verteilen, und eine Kacheleinheit 1958, um Kacheloperationen für kachelbasiertes Rendering zu beschleunigen, bei denen Renderingoperationen für eine Szene in den Bildraum unterteilt werden, um beispielsweise lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
20A veranschaulicht einen Grafikkern 2000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Grafikkern 2000 in dem Grafikprozessor 1410 von 14 enthalten sein. In mindestens einer Ausführungsform kann der Grafikkern 2000 ein einheitlicher Shader-Kern 1955A-1955N wie in 19B sein. In mindestens einer Ausführungsform beinhaltet der Grafikkern 2000 einen gemeinsam genutzten Befehlscache 2002, eine Textureinheit 2032 und einen Cache/gemeinsamen Speicher 2020, die den Ausführungsressourcen innerhalb des Grafikkerns 2000 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 2000 mehrere Slices 2001A-2001 N oder Partitionen für jeden Kern enthalten, und kann ein Grafikprozessor mehrere Instanzen des Grafikkerns 2000 enthalten. Die Slices 2001A-2001 N können eine Unterstützungslogik enthalten, die einen lokalen Befehlscache 2004A-2004N, einen Thread-Planer bzw. Thread-Scheduler 2006A-2006N, einen Thread-Versender bzw. Thread-Dispatcher 2008A-2008N und einen Satz von Registern 2010A-2010N beinhaltet. In mindestens einer Ausführungsform können die Slices 2001A-2001 N einen Satz zusätzlicher Funktionseinheiten („AFUs“) 2012A-2012N, Gleitkommaeinheiten („FPUs“) 2014A-2014N, ganzzahlige arithmetische Logikeinheiten („ALUs“) 2016-2016N, Adressberechnungseinheiten („ACUs“) 2013A-2013N, doppeltpräzise Gleitkommaeinheiten („DPFPUs“) 2015A-2015N und Matrixverarbeitungseinheiten („MPUs“) 2017A-2017N beinhalten.
In mindestens einer Ausführungsform können die FPUs 2014A-2014N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 2015A-2015N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 2016A-2016N Ganzzahloperationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision ausführen und für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 2017A-2017N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 2017-2017N eine Vielzahl von Matrixoperationen durchführen, um CUDA-Programme zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation („GEMM“). In mindestens einer Ausführungsform können die AFUs 2012A-2012N zusätzliche logische Operationen durchführen, die nicht von Gleitkomma- oder Ganzzahleinheiten unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Cosinus usw.).
20B veranschaulicht eine Universal-Grafikverarbeitungseinheit („GPGPU“) 2030, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die GPGPU 2030 hochparallel und für den Einsatz auf einem Multi-Chip-Modul geeignet. In mindestens einer Ausführungsform kann die GPGPU 2030 so konfiguriert sein, dass hochparallele Rechenoperationen von einem Array von GPUs durchgeführt werden können. In mindestens einer Ausführungsform kann die GPGPU 2030 direkt mit anderen Instanzen der GPGPU 2030 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Ausführungszeit für CUDA-Programme zu verbessern. In mindestens einer Ausführungsform enthält die GPGPU 2030 eine Host-Schnittstelle 2032, um eine Verbindung mit einem Hostprozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 2032 eine PCIe-Schnittstelle. In mindestens einer Ausführungsform kann die Host-Schnittstelle 2032 eine herstellerspezifische Kommunikationsschnittstelle oder ein Kommunikations-Fabric sein. In mindestens einer Ausführungsform empfängt die GPGPU 2030 Befehle von einem Hostprozessor und verwendet einen globalen Planer bzw. Scheduler 2034, um Ausführungs-Threads, die mit diesen Befehlen verbunden sind, an einen Satz von Rechenclustern 2036A-2036H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 2036A-2036H einen Cachespeicher 2038. In mindestens einer Ausführungsform kann der Cachespeicher 2038 als ein übergeordneter Cache für Cachespeicher innerhalb von Rechenclustern 2036A-2036H dienen.
In mindestens einer Ausführungsform umfasst die GPGPU 2030 einen Speicher 2044A-2044B, der über eine Reihe von Speichercontrollern 2042A-2042B mit den Rechenclustern 2036A-2036H verbunden ist. In mindestens einer Ausführungsform kann der Speicher 2044A-2044B verschiedene Arten von Speichervorrichtungen umfassen, darunter DRAM oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher („SGRAM“), einschließlich Grafik-Doppeldatenraten-Speicher („GDDR“).
In mindestens einer Ausführungsform enthalten die Rechencluster 2036A-2036H jeweils einen Satz von Grafikkernen, wie z.B. den Grafikkern 2000 von 20A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten enthalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen im Zusammenhang mit CUDA-Programmen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 2036A-2036H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge der Gleitkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 2030 so konfiguriert sein, dass sie als Rechencluster arbeiten. Die Rechencluster 2036A-2036H können beliebige technisch machbare Kommunikationstechniken zur Synchronisation und zum Datenaustausch implementieren. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 2030 über die Host-Schnittstelle 2032. In mindestens einer Ausführungsform enthält die GPGPU 2030 einen E/A-Hub 2039, der die GPGPU 2030 mit einer GPU-Verbindung 2040 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 2030 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 2040 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation die zwischen mehreren Instanzen der GPGPU 2030 ermöglicht. In mindestens einer Ausführungsform koppelt die GPU-Verbindung 2040 mit einem Hochgeschwindigkeits-Interconnect, um Daten an andere GPGPUs 2030 oder Parallelprozessoren zu senden und von diesen zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 2030 in separaten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkvorrichtung, die über die Host-Schnittstelle 2032 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 2040 so konfiguriert sein, dass sie zusätzlich oder alternativ zu der Host-Schnittstelle 2032 eine Verbindung zu einem Hostprozessor ermöglicht. In mindestens einer Ausführungsform kann die GPGPU 2030 so konfiguriert sein, dass sie ein CUDA-Programm ausführt.
21A veranschaulicht einen Parallelprozessor 2100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2100 mit einem oder mehreren integrierten Schaltkreisen, wie z.B. programmierbaren Prozessoren, anwendungsspezifischen integrierten Schaltkreisen („ASICs“) oder FPGAs, implementiert sein.
In mindestens einer Ausführungsform enthält der Parallelprozessor 2100 eine Parallelverarbeitungseinheit 2102. In mindestens einer Ausführungsform enthält die Parallelverarbeitungseinheit 2102 eine E/A-Einheit 2104, die die Kommunikation mit anderen Vorrichtungen ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2102. In mindestens einer Ausführungsform kann die E/A-Einheit 2104 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2104 über eine Hub- oder Switch-Schnittstelle, wie z.B. den Speicher-Hub 2105, mit anderen Vorrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 2105 und der E/A-Einheit 2104 eine Kommunikationsverbindung. In mindestens einer Ausführungsform ist die E/A-Einheit 2104 mit einer Host-Schnittstelle 2106 und einer Speicherkreuzschiene 2116 verbunden, wobei die Host-Schnittstelle 2106 Befehle zur Durchführung von Verarbeitungsvorgängen und die Speicherkreuzschiene 2116 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform kann die Host-Schnittstelle 2106 dann, wenn die Host-Schnittstelle einen Befehlspuffer über die E/A-Einheit 2104 empfängt, Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 2108 leiten. In mindestens einer Ausführungsform ist das Frontend 2108 mit einem Planer bzw. Scheduler 2110 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungsfeld bzw. Verarbeitungs-Array 2112 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 2110 sicher, dass das Verarbeitungs-Array 2112 richtig konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungs-Array 2112 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 2110 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Scheduler 2110 so konfigurierbar, dass er komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Bevorrechtigung und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 2112 ausgeführt werden. In mindestens einer Ausführungsform kann die Hostsoftware Arbeitslasten für die Planung auf dem Verarbeitungs-Array 2112 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch über das Verarbeitungs-Array 2112 durch die Logik des Schedulers 2110 in einem Mikrocontroller mit Scheduler 2110 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 2112 bis zu „N“ Cluster umfassen (z.B. Cluster 2114A, Cluster 2114B bis Cluster 2114N). In mindestens einer Ausführungsform kann jeder Cluster 2114A-2114N des Verarbeitungs-Arrays 2112 eine große Anzahl gleichzeitiger Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 2110 den Clustern 2114A-2114N des Verarbeitungs-Arrays 2112 durch Verwenden verschiedener Planungs- und/oder Arbeitsverteilungsalgorithmen, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht, Arbeit zuweisen. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 2110 gehandhabt werden, oder kann teilweise durch die Compilerlogik während der Kompilierung der Programmlogik, die für die Ausführung durch das Verarbeitungs-Array 2112 konfiguriert ist, unterstützt werden. In mindestens einer Ausführungsform können verschiedene Cluster 2114A-2114N des Verarbeitungs-Arrays 2112 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 2112 so konfiguriert sein, dass es verschiedene Arten von parallelen Verarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungs-Array 2112 so konfiguriert, dass es parallele Universalrechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform das Verarbeitungs-Array 2112 Logik zur Ausführung von Verarbeitungsaufgaben enthalten, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungs-Array 2112 so konfiguriert, dass es parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungsarray 2112 zusätzliche Logik enthalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und anderer Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungs-Array 2112 so konfiguriert sein, dass es auf die Grafikverarbeitung bezogene Shader-Programme ausführt, wie z.B. Vertex-Shader, Tesselations-Shader, Geometrie-Shader und Pixel-Shader, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2102 Daten aus dem Systemspeicher über die E/A-Einheit 2104 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung in dem On-Chip-Speicher (z.B. einem Parallelprozessorspeicher 2122) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform kann dann, wenn die Parallelverarbeitungseinheit 2102 zur Durchführung der Grafikverarbeitung verwendet wird, der Scheduler 2110 so konfiguriert sein, dass er eine Verarbeitungslast in ungefähr gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2114A-2114N des Verarbeitungsarrays 2112 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungs-Arrays 2112 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Teil so konfiguriert sein, dass er ein Vertexshading und eine Topologieerzeugung durchführt, ein kann zweiter Teil so konfiguriert sein, dass er Tesselation und Geometrieshading durchführt, und kann ein dritter Teil so konfiguriert sein, dass er Pixelshading oder andere Bildschirmraumoperationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 2114A-2114N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zur weiteren Verarbeitung zwischen den Clustern 2114A-2114N übertragen werden können.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 2112 Verarbeitungsaufgaben empfangen, die über den Scheduler 2110 auszuführen sind, der Befehle zur Definition von Verarbeitungsaufgaben von dem Frontend 2108 empfängt. In mindestens einer Ausführungsform können die Verarbeitungsaufgaben Indizes der zu verarbeitenden Daten enthalten, z.B. Oberflächen-(Patch-)Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z.B. welches Programm auszuführen ist). In mindestens einer Ausführungsform kann der Scheduler 2110 so konfiguriert sein, dass er den Aufgaben entsprechende Indizes abruft oder Indizes von dem Frontend 2108 empfängt. In mindestens einer Ausführungsform kann das Frontend 2108 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungs-Array 2112 in einen gültigen Zustand versetzt wird, bevor eine durch eingehende Befehlspuffer (z.B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2102 mit dem Parallelprozessorspeicher 2122 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2122 über eine Speicherkreuzschiene 2116 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungs-Array 2112 sowie von der E/A-Einheit 2104 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2116 über eine Speicherschnittstelle 2118 auf den Parallelprozessorspeicher 2122 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2118 mehrere Partitionseinheiten (z.B. eine Partitionseinheit 2120A, eine Partitionseinheit 2120B bis eine Partitionseinheit 2120N) beinhalten, die jeweils mit einem Teil (z.B. einer Speichereinheit) des Parallelprozessorspeichers 2122 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2120A-2120N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 2120A eine entsprechende erste Speichereinheit 2124A hat, eine zweite Partitionseinheit 2120B eine entsprechende Speichereinheit 2124B hat und eine N-te Partitionseinheit 2120N eine entsprechende N-te Speichereinheit 2124N hat. In mindestens einer Ausführungsform kann die Anzahl der Partitionseinheiten 2120A-2120N nicht gleich der Anzahl der Speichereinheiten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 2124A-2124N verschiedene Arten von Speichervorrichtungen enthalten, einschließlich DRAM oder Grafik-Direktzugriffsspeicher, wie SGRAM, einschließlich GDDR-Speicher. In mindestens einer Ausführungsform können die Speichereinheiten 2124A-2124N auch 3D-Stapelspeicher enthalten, einschließlich, aber nicht beschränkt auf, Speicher mit hoher Bandbreite („HBM“). In mindestens einer Ausführungsform können Renderingziele, wie z.B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 2124A-2124N hinweg gespeichert werden, so dass die Partitionseinheiten 2120A-2120N Teile jedes Renderingziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 2122 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2122 zugunsten eines einheitlichen Speicherdesigns, das den Systemspeicher in Verbindung mit dem lokalen Cachespeicher nutzt, ausgeschlossen sein.
In mindestens einer Ausführungsform kann jeder der Cluster 2114A-2114N des Verarbeitungs-Arrays 2112 Daten verarbeiten, die in jede der Speichereinheiten 2124A-2124N in dem Parallelprozessorspeicher 2122 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2116 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 2114A-2114N an eine beliebige Partitionseinheit 2120A-2120N oder an einen anderen Cluster 2114A-2114N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 2114A-2114N mit der Speicherschnittstelle 2118 über die Speicherkreuzschiene 2116 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat die Speicherkreuzschiene 2116 eine Verbindung zu der Speicherschnittstelle 2118, um mit der E/A-Einheit 2104 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 2122, so dass die Verarbeitungseinheiten in den verschiedenen Clustern 2114A-2114N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 2102 ist. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 2116 virtuelle Kanäle verwenden, um Verkehrsstreams zwischen Clustern 2114A-2114N und Partitionseinheiten 2120A-2120N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2102 auf einer einzigen Steckkarte bzw. Add-in-Karte bereitgestellt sein, oder es können mehrere Add-in-Karten miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 2102 so konfiguriert sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2102 im Vergleich zu anderen Instanzen Gleitkommaeinheiten mit höherer Präzision enthalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2102 oder des Parallelprozessors 2100 enthalten, in einer Vielzahl von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder Handheld-Personal Computer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
21B zeigt einen Verarbeitungscluster 2194, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Verarbeitungscluster 2194 in einer Parallelverarbeitungseinheit enthalten. In mindestens einer Ausführungsform ist der Verarbeitungscluster 2194 einer der Verarbeitungscluster 2114A-2114N von 21. In mindestens einer Ausführungsform kann der Verarbeitungscluster 2194 so konfiguriert sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD („Single Instruction, Multiple Data“)-Befehlsausgabetechniken verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden SIMT („Single Instruction, Multiple Thread“)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die so konfiguriert ist, dass sie Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes Verarbeitungsclusters 2194 ausgibt.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2194 über einen Pipeline-Manager 2132 gesteuert werden, der Verarbeitungsaufgaben auf parallele SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 2132 Anweisungen von dem Scheduler 2110 von 21 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2134 und/oder eine Textureinheit 2136. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2134 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen in dem Verarbeitungscluster 2194 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 2134 in dem Verarbeitungscluster 2194 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2134 Daten verarbeiten und kann eine Datenkreuzschiene 2140 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Manager 2132 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über die Datenkreuzschiene 2140 zu verteilen sind.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2134 innerhalb des Verarbeitungsclusters 2194 einen identischen Satz an funktioneller Ausführungslogik (z.B. arithmetische Logikeinheiten, Lade-/Speichereinheiten („LSUs“) usw.) enthalten. In mindestens einer Ausführungsform kann die funktionelle Ausführungslogik in einer Pipeline konfiguriert sein, in der neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionelle Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit funktionellen Einheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von funktionellen Einheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 2194 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt eine Thread-Gruppe ein Programm auf unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb des Grafik-Multiprozessors 2134 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads umfassen als die Anzahl der Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2134. In mindestens einer Ausführungsform können dann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines beinhaltet, eine oder mehrere der Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 2134 enthalten. Wenn eine Thread-Gruppe mehr Threads umfasst als die Anzahl der Verarbeitungs-Engines in dem Grafik-Multiprozessor 2134, kann die Verarbeitung in mindestens einer Ausführungsform über aufeinanderfolgende Taktzyklen hinweg durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf dem Grafik-Multiprozessor 2134 ausgeführt werden.
In mindestens einer Ausführungsform enthält der Grafik-Multiprozessor 2134 einen internen Cachespeicher, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2134 auf einen internen Cache verzichten und einen Cachespeicher (z.B. L1-Cache 2148) innerhalb des Verarbeitungsclusters 2194 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2134 auch Zugriff auf Level-2 („L2“)-Caches innerhalb von Partitionseinheiten (z.B. den Partitionseinheiten 2120A-2120N von 21A), die von allen Verarbeitungsclustern 2194 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2134 auch auf den globalen Off-Chip-Speicher zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher umfassen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 2102 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform umfasst der Verarbeitungscluster 2194 mehrere Instanzen des Grafik-Multiprozessors 2134, die sich gemeinsame Anweisungen und Daten teilen können, die in dem L1-Cache 2148 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2194 eine MMU 2145 enthalten, die so konfiguriert ist, dass sie virtuelle Adressen auf physische Adressen abbildet. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2145 innerhalb der Speicherschnittstelle 2118 von 21 befinden. In mindestens einer Ausführungsform enthält die MMU 2145 einen Satz von Seitentabelleneinträgen („PTEs“), die verwendet werden, um eine virtuelle Adresse auf eine physische Adresse einer Tile bzw. Kachel abzubilden, und optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 2145 Adressübersetzungs-Lookaside-Puffer („TLBs“) oder Caches enthalten, die sich in dem Grafik-Multiprozessor 2134 oder in dem L1-Cache 2148 oder in dem Verarbeitungscluster 2194 befinden können. In mindestens einer Ausführungsform wird eine physische Adresse verarbeitet, um die Lokalität des Oberflächendatenzugriffs zu verteilen, um ein effizientes Request Interleaving zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cachezeile ein Hit oder ein Miss ist.
In mindestens einer Ausführungsform kann der Verarbeitungscluster 2194 so konfiguriert sein, dass jeder Grafik-Multiprozessor 2134 mit einer Textureinheit 2136 gekoppelt ist, um Texturabbildungsoperationen, z.B. ein Bestimmen von Texturabtastpositionen, ein Lesen von Texturdaten und ein Filtern von Texturdaten. durchzuführen. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht dargestellt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2134 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 2134 eine verarbeitete Aufgabe an die Datenkreuzschiene 2140 aus, um die verarbeitete Aufgabe einem anderen Verarbeitungscluster 2194 zur weiteren Verarbeitung bereitzustellen oder um die verarbeitete Aufgabe in einem L2-Cache, einem lokalen Parallelprozessorspeicher oder einem Systemspeicher über die Speicherkreuzschiene 2116 zu speichern. In mindestens einer Ausführungsform ist eine Pre-Raster-Operations-Einheit („preROP“) 2142 so konfiguriert, dass sie Daten von dem Grafik-Multiprozessor 2134 empfängt und Daten an ROP-Einheiten weiterleitet, die sich bei den hierin beschriebenen Partitionseinheiten (z.B. den Partitionseinheiten 2120A-2120N in 21) befinden können. In mindestens einer Ausführungsform kann die PreROP 2142 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
21C veranschaulicht einen Grafik-Multiprozessor 2196, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2196 der Grafik-Multiprozessor 2134 von 21B. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2196 mit dem Pipeline-Manager 2132 des Verarbeitungsclusters 2194 gekoppelt. In mindestens einer Ausführungsform hat der Grafik-Multiprozessor 2196 eine Ausführungs-Pipeline, die unter anderem einen Anweisungscache 2152, eine Anweisungseinheit 2154, eine Adressabbildungseinheit 2156, eine Registerdatei 2158, einen oder mehrere GPGPU-Kerne 2162 und eine oder mehrere LSUs 2166 beinhaltet. Die GPGPU-Kerne 2162 und die LSUs 2166 sind über eine Speicher- und Cache-Verbindung 2168 mit dem Cachespeicher 2172 und dem gemeinsamen Speicher 2170 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungscache 2152 einen Stream bzw. Strom von auszuführenden Befehlen von dem Pipeline-Manager 2132. In mindestens einer Ausführungsform werden die Befehle in dem Anweisungscache 2152 zwischengespeichert und von der Anweisungseinheit 2154 zur Ausführung bereitgestellt. In mindestens einer Ausführungsform kann die Anweisungseinheit 2154 Anweisungen als Thread-Gruppen (z.B. Warps) versenden, wobei jeder Thread einer Thread-Gruppe einer anderen Ausführungseinheit innerhalb des GPGPU-Kerns 2162 zugewiesen ist. In mindestens einer Ausführungsform kann ein Befehl durch Spezifizieren einer Adresse in einem einheitlichen Adressraum auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 2156 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die LSUs 2166 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 2158 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2196 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 2158 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 2162, LSUs 2166) des Grafik-Multiprozessors 2196 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 2158 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 2158 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 2158 zwischen verschiedenen Thread-Gruppen aufgeteilt, die von dem Grafik-Multiprozessor 2196 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2162 jeweils FPUs und/oder Integer-ALUs enthalten, die zur Ausführung von Anweisungen des Grafik-Multiprozessors 2196 verwendet werden. Die GPGPU-Kerne 2162 können eine ähnliche Architektur aufweisen oder sich in der Architektur unterscheiden. In mindestens einer Ausführungsform enthält ein erster Teil der GPGPU-Kerne 2162 eine FPU mit einfacher Genauigkeit und eine Integer-ALU, während ein zweiter Teil der GPGPU-Kerne 2162 eine FPU mit doppelter Genauigkeit enthält. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2196 zusätzlich eine oder mehrere Funktionseinheiten mit fester Funktion oder mit Sonderfunktion enthalten, um spezifische Funktionen wie Kopierrechteck- oder Pixelmischoperationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne 2162 auch eine Logik mit fester oder spezieller Funktion enthalten.
In mindestens einer Ausführungsform enthalten die GPGPU-Kerne 2162 SIMD-Logik, die in der Lage ist, einen einzigen Befehl auf mehreren Datensätzen auszuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 2162 physisch SIMD4-, SIMD8- und SIMD16-Anweisungen und logisch SIMD1-, SIMD2- und SIMD32-Anweisungen ausführen. In mindestens einer Ausführungsform können SIMD-Befehle für die GPGPU-Kerne 2162 zur Kompilierzeit von einem Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single Program Multiple Data („SPMD“) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzige SIMD-Anweisung ausgeführt werden. Zum Beispiel können in mindestens einer Ausführungsform acht SIMT-Threads, die die gleichen oder ähnliche Operationen ausführen, parallel über eine einzige SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2168 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 2196 mit der Registerdatei 2158 und dem gemeinsamen Speicher 2170 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2168 eine Kreuzschienenverbindung, die es der LSU 2166 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 2170 und der Registerdatei 2158 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 2158 mit derselben Frequenz arbeiten wie die GPGPU-Kerne 2162, so dass die Datenübertragung zwischen den GPGPU-Kernen 2162 und der Registerdatei 2158 eine sehr geringe Latenz aufweist. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2170 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 2196 ausgeführt werden. In mindestens einer Ausführungsform kann der Cachespeicher 2172 z. B. als Datencache verwendet werden, um Texturdaten zu cachen, die zwischen Funktionseinheiten und der Textureinheit 2136 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2170 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf den GPGPU-Kernen 2162 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die in dem Cachespeicher 2172 gespeichert sind, programmatisch Daten in dem gemeinsam genutzten Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit einem Hostprozessor/mit Kernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene Universal-GPU-Funktionen (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann eine GPU über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie beispielsweise PCIe oder NVLink) mit dem Hostprozessor/mit Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann ein Grafikprozessor auf demselben Gehäuse oder Chip wie die Kerne integriert sein und mit den Kernen über einen Prozessorbus/einen Interconnect kommunizieren, der sich innerhalb eines Gehäuses oder eines Chips befindet. In mindestens einer Ausführungsform können Prozessorkerne unabhängig von der Art und Weise, in der ein Grafikprozessor verbunden ist, dem Grafikprozessor Arbeit in Form von Sequenzen von Befehlen/Anweisungen, die in einem WD enthalten sind, zuweisen. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logik zur effizienten Verarbeitung dieser Befehle/Anweisungen.
22 zeigt einen Grafikprozessor 2200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst der Grafikprozessor 2200 eine Ringverbindung 2202, ein Pipeline-Frontend 2204, eine Media Engine 2237 und Grafikkerne 2280A-2480N. In mindestens einer Ausführungsform verbindet die Ringverbindung 2202 den Grafikprozessor 2200 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 2200 einer von vielen Prozessoren, die in ein Multikern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 2200 Stapel von Befehlen über die Ringverbindung 2202. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 2203 in dem Pipeline-Frontend 2204 interpretiert. In mindestens einer Ausführungsform enthält der Grafikprozessor 2200 eine skalierbare Ausführungslogik zur Durchführung der 3D-Geometrieverarbeitung und der Medienverarbeitung über den/die Grafikkern(e) 2280A-2280N. In mindestens einer Ausführungsform liefert der Befehlsstreamer 2203 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2236. In mindestens einer Ausführungsform liefert der Befehlsstreamer 2203 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 2234, das mit einer Medien-Engine 2237 gekoppelt ist. In mindestens einer Ausführungsform umfasst die Medien-Engine 2237 eine Video Quality Engine („VQE“) 2230 für die Video- und Bildnachbearbeitung und eine Multiformat-Kodier-/ Dekodier-Engine („MFX“) 2233 für die hardwarebeschleunigte Kodierung und Dekodierung von Mediendaten. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2236 und die Medien-Engine 2237 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2280A bereitgestellt werden.
In mindestens einer Ausführungsform enthält der Grafikprozessor 2200 skalierbare Thread-Ausführungsressourcen mit modularen Grafikkernen 2280A-2280N (manchmal als Kern-Slices bezeichnet), die jeweils mehrere Subkerne 2250A-2250N, 2260A-2260N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 2200 eine beliebige Anzahl von Grafikkernen 2280A bis 2280N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2200 einen Grafikkern 2280A mit mindestens einem ersten Subkern 2250A und einem zweiten Subkern 2260A. In mindestens einer Ausführungsform ist der Grafikprozessor 2200 ein Prozessor mit geringem Stromverbrauch und einem einzigen Subkern (z.B. dem Subkern 2250A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 2200 mehrere Grafikkerne 2280A-2280N, die jeweils einen Satz erster Subkerne 2250A-2250N und einen Satz zweiter Subkerne 2260A-2260N umfassen. In mindestens einer Ausführungsform enthält jeder Subkern in den ersten Subkernen 2250A-2250N mindestens einen ersten Satz von Ausführungseinheiten („EUs“) 2252A-2252N und Medien-/Textur-Sampler 2254A-2254N. In mindestens einer Ausführungsform enthält jeder Subkern in den zweiten Subkernen 2260A-2260N mindestens einen zweiten Satz von Ausführungseinheiten 2262A-2262N und Samplern 2264A-2264N. In mindestens einer Ausführungsform teilt sich jeder Subkern 2250A-2250N, 2260A-2260N einen Satz von gemeinsam genutzten Ressourcen 2270A-2270N. In mindestens einer Ausführungsform umfassen die gemeinsam genutzten Ressourcen 2270 den gemeinsam genutzten Cachespeicher und die Pixeloperationslogik.
23 veranschaulicht einen Prozessor 2300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2300, ohne Beschränkung darauf, Logikschaltungen zur Ausführung von Befehlen enthalten. In mindestens einer Ausführungsform kann der Prozessor 2300 Befehle ausführen, einschließlich x86-Befehle, ARM-Befehle, spezielle Befehle für ASICs usw. In mindestens einer Ausführungsform kann der Prozessor 2310 Register enthalten, um gepackte Daten zu speichern, wie z.B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Ganzzahl- als auch in Gleitkommaform verfügbar sind, mit gepackten Datenelementen arbeiten, die SIMD- und Streaming-SIMD-Erweiterungsbefehle („SSE“) begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden aufnehmen. In mindestens einer Ausführungsform können die Prozessoren 2310 Anweisungen zur Beschleunigung von CUDA-Programmen ausführen.
In mindestens einer Ausführungsform enthält der Prozessor 2300 ein In-Order-Front-End („Front-End“) 2301 zum Abrufen von auszuführenden Anweisungen und zur Vorbereitung von Anweisungen, die später in der Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Front-End 2301 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform holt ein Anweisungs-Vorabrufer bzw. -Prefetcher 2326 Anweisungen aus dem Speicher und leitet sie an einen Anweisungs-Dekodierer 2328 weiter, der seinerseits Anweisungen dekodiert oder interpretiert. In mindestens einer Ausführungsform dekodiert der Anweisungs-Dekodierer 2328 beispielsweise eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ (auch „mikro-ops“ oder „uops“ genannt) bezeichnet werden, um sie auszuführen. In mindestens einer Ausführungsform zerlegt der Anweisungs-Dekodierer 2328 die Anweisung in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Ausführung von Operationen verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 2330 dekodierte Uops in programmgeordnete Sequenzen oder Traces in einer Uop-Warteschlange 2334 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform stellt dann, wenn der Trace-Cache 2330 auf eine komplexe Anweisung stößt, ein Mikrocode-ROM 2332 Uops bereit, die zum Abschluss einer Operation benötigt werden.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzige Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um den vollen Betriebsablauf abzuschließen. In mindestens einer Ausführungsform kann der Anweisungs-Dekodierer 2328 auf den Mikrocode-ROM 2332 zugreifen, wenn mehr als vier Mikro-Ops für die Ausführung einer Anweisung erforderlich sind. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops für die Verarbeitung in dem Anweisungs-Dekodierer 2328 dekodiert werden. In mindestens einer Ausführungsform kann eine Anweisung in dem Mikrocode-ROM 2332 gespeichert werden, falls eine Anzahl von Mikro-Ops zur Ausführung der Operation benötigt wird. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2330 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um einen oder mehrere Anweisungen aus dem Mikrocode-ROM 2332 zu vervollständigen. In mindestens einer Ausführungsform kann das Front-End 2301 der Maschine, nachdem der Mikrocode-ROM 2332 die Sequenzierung von Mikro-Ops für eine Anweisung beendet hat, das Abrufen von Mikro-Ops aus dem Trace-Cache 2330 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Engine („Out of Order Engine“) 2303 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss von Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie eine Pipeline durchlaufen und für die Ausführung geplant werden. Die Out-of-Order-Ausführungslogik 2303 beinhaltet, ohne darauf beschränkt zu sein, einen Allokator/Register-Umbenenner 2340, eine Speicher-Uop-Warteschlange 2342, eine Ganzzahl-/Gleitkomma-Uop-Warteschlange 2344, einen Speicher-Scheduler 2346, einen schnellen Scheduler 2302, einen langsamen/allgemeinen Gleitkomma-Scheduler („langsamer/allgemeiner FP-Scheduler“) 2304 und einen einfachen Gleitkomma-Scheduler („einfacher FP-Scheduler“) 2306. In mindestens einer Ausführungsform werden der schnelle Scheduler 2302, der langsame/allgemeine Gleitkomma-Scheduler 2304 und der einfache Gleitkomma-Scheduler 2306 hierin auch gemeinsam als „Uop-Scheduler 2302, 2304, 2306“ bezeichnet. Der Allocator/Register-Umbenenner 2340 weist Maschinenpuffer und Ressourcen zu, die jede Uop zur Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allocator/Register-Umbenenner 2340 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allocator/Register-Umbenenner 2340 auch einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 2342 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 2344 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 2346 und den Uop-Schedulern 2302, 2304, 2306. In mindestens einer Ausführungsform bestimmen die Uop-Scheduler 2302, 2304, 2306, wann eine Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Scheduler 2302 in jeder Hälfte des Haupttaktzyklus terminieren, während der langsame/allgemeine Gleitkomma-Scheduler 2304 und der einfache Gleitkomma-Scheduler 2306 einmal pro Hauptprozessortaktzyklus terminieren können. In mindestens einer Ausführungsform arbitrieren die Uop-Scheduler 2302, 2304, 2306 für Versende- bzw. Dispatch-Ports, um Uops für die Ausführung zu planen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 2311, ohne Beschränkung darauf, eine Ganzzahl-Registerdatei/ein Bypass-Netzwerk 2308, eine Gleitkommaregisterdatei/ein Bypass-Netzwerk („FP-Registerdatei/ein Bypass-Netzwerk“) 2310, Adressgenerierungseinheiten („AGUs“) 2312 und 2314, schnelle ALUs bzw. S-ALUSs 2316 und 2318, eine langsame ALU bzw. L-ALU 2320, eine Gleitkomma-ALU („FP“) 2322 und eine Gleitkomma-Bewegungseinheit („FP-Move“) 2324. In mindestens einer Ausführungsform werden die Ganzzahl-Registerdatei/das Bypass-Netzwerk 2308 und die Gleitkomma-Registerdatei/das Bypass-Netzwerk 2310 hierin auch als „Registerdateien 2308, 2310“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 2312 und 2314, die schnellen ALUs 2316 und 2318, die langsame ALU 2320, die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit 2324 hierin auch als „Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322 und 2324“ bezeichnet. In mindestens einer Ausführungsform kann ein Ausführungsblock, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform können die Registerdateien 2308, 2310 zwischen den Uop-Schedulern 2302, 2304, 2306 und den Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322 und 2324 angeordnet sein. In mindestens einer Ausführungsform führt das Ganzzahl-Registerdatei/das Bypass-Netzwerk 2308 Ganzzahloperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Bypass-Netzwerk 2310 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2308, 2310, ohne Beschränkung darauf, ein Bypass-Netzwerk beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2308, 2310 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Ganzzahl-Registerdatei/das Bypass-Netzwerk 2308, ohne Beschränkung darauf, zwei separate Registerdateien beinhalten, eine Registerdatei für Daten niedriger Ordnung mit 32 Bits und eine zweite Registerdatei für Daten hoher Ordnung mit 32 Bits. In mindestens einer Ausführungsform kann die Gleitkomma-Registerdatei/das Bypass-Netzwerk 2310, ohne Beschränkung darauf, 128 Bit breite Einträge enthalten, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322, 2324 Anweisungen ausführen. In mindestens einer Ausführungsform speichern Registerdateien 2308, 2310 Ganzzahl- und Gleitkomma-Daten-Operandenwerte, die Mikroanweisungen ausführen müssen. In mindestens einer Ausführungsform kann der Prozessor 2300, ohne Beschränkung darauf, eine beliebige Anzahl und Kombination von Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322, 2324 enthalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit 2324 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2322, ohne Beschränkung darauf, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Dividieren, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Anweisungen, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 2316, 2318 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUS 2316, 2318 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahloperationen an die langsame ALU 2320, da die langsame ALU 2320, ohne Beschränkung darauf, Ganzzahl-Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z.B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicher-Lade-/Speicher-Operationen von den AGUs 2312, 2314 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2316, die schnelle ALU 2318 und die langsame ALU 2320 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2316, die schnelle ALU 2318 und die langsame ALU 2320 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 158, 286, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit („FP MOVE“) 2324 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit 2324 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform versenden die Uop-Scheduler 2302, 2304, 2306 abhängige Operationen, bevor die Ausführung der übergeordneten Last beendet ist. Da in mindestens einer Ausführungsform UOPs spekulativ geplant und in dem Prozessor 2300 ausgeführt werden können, kann der Prozessor 2300 auch Logik zur Behandlung von Speicherfehlern enthalten. In mindestens einer Ausführungsform kann es dann, wenn eine Datenlast in einem Datencache fehlschlägt, abhängige Operationen in der Pipeline geben, die einen Scheduler mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut abgespielt werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Scheduler und Wiedergabemechanismen von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Anweisungen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb eines Prozessors (aus der Sicht eines Programmierers) nutzbar sein können. In mindestens einer Ausführungsform brauchen die Register nicht auf einen bestimmten Schaltungstyp beschränkt zu sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Ganzzahlregister 32-Bit-Ganzzahl-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
23 veranschaulicht einen Prozessor 2300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2300, ohne Beschränkung darauf, Logikschaltungen zur Ausführung von Befehlen enthalten. In mindestens einer Ausführungsform kann der Prozessor 2300 Befehle ausführen, einschließlich x86-Befehle, ARM-Befehle, spezielle Befehle für ASICs usw. In mindestens einer Ausführungsform kann der Prozessor 2310 Register enthalten, um gepackte Daten zu speichern, wie z.B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Ganzzahl- als auch in Gleitkommaform verfügbar sind, mit gepackten Datenelementen arbeiten, die SIMD- und Streaming-SIMD-Erweiterungsbefehle („SSE“) begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden aufnehmen. In mindestens einer Ausführungsform können die Prozessoren 2310 Anweisungen zur Beschleunigung von CUDA-Programmen ausführen.
In mindestens einer Ausführungsform enthält der Prozessor 2300 ein In-Order-Front-End („Front-End“) 2301 zum Abrufen von auszuführenden Anweisungen und zur Vorbereitung von Anweisungen, die später in der Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Front-End 2301 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform holt ein Anweisungs-Vorabrufer bzw. -Prefetcher 2326 Anweisungen aus dem Speicher und leitet sie an einen Anweisungs-Dekodierer 2328 weiter, der seinerseits Anweisungen dekodiert oder interpretiert. In mindestens einer Ausführungsform dekodiert der Anweisungs-Dekodierer 2328 beispielsweise eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ (auch „mikro-ops“ oder „uops“ genannt) bezeichnet werden, um sie auszuführen. In mindestens einer Ausführungsform zerlegt der Anweisungs-Dekodierer 2328 die Anweisung in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Ausführung von Operationen verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 2330 dekodierte Uops in programmgeordnete Sequenzen oder Traces in einer Uop-Warteschlange 2334 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform stellt dann, wenn der Trace-Cache 2330 auf eine komplexe Anweisung stößt, ein Mikrocode-ROM 2332 Uops bereit, die zum Abschluss einer Operation benötigt werden.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzige Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um den vollen Betriebsablauf abzuschließen. In mindestens einer Ausführungsform kann der Anweisungs-Dekodierer 2328 auf den Mikrocode-ROM 2332 zugreifen, wenn mehr als vier Mikro-Ops für die Ausführung einer Anweisung erforderlich sind. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops für die Verarbeitung in dem Anweisungs-Dekodierer 2328 dekodiert werden. In mindestens einer Ausführungsform kann eine Anweisung in dem Mikrocode-ROM 2332 gespeichert werden, falls eine Anzahl von Mikro-Ops zur Ausführung der Operation benötigt wird. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2330 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um einen oder mehrere Anweisungen aus dem Mikrocode-ROM 2332 zu vervollständigen. In mindestens einer Ausführungsform kann das Front-End 2301 der Maschine, nachdem der Mikrocode-ROM 2332 die Sequenzierung von Mikro-Ops für eine Anweisung beendet hat, das Abrufen von Mikro-Ops aus dem Trace-Cache 2330 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Außerhalb-der-Reihenfolge bzw. Out-of-Order-Ausführungs-Engine („Out of Order Engine“) 2303 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss von Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie eine Pipeline durchlaufen und für die Ausführung geplant werden. Die Out-of-Order-Ausführungslogik 2303 beinhaltet, ohne darauf beschränkt zu sein, einen Allokator/Register-Umbenenner 2340, eine Speicher-Uop-Warteschlange 2342, eine Ganzzahl-/Gleitkomma-Uop-Warteschlange 2344, einen Speicher-Scheduler 2346, einen schnellen Scheduler 2302, einen langsamen/allgemeinen Gleitkomma-Scheduler („langsamer/allgemeiner FP-Scheduler“) 2304 und einen einfachen Gleitkomma-Scheduler („einfacher FP-Scheduler“) 2306. In mindestens einer Ausführungsform werden der schnelle Scheduler 2302, der langsame/allgemeine Gleitkomma-Scheduler 2304 und der einfache Gleitkomma-Scheduler 2306 hierin auch gemeinsam als „Uop-Scheduler 2302, 2304, 2306“ bezeichnet. Der Allocator/Register-Umbenenner 2340 weist Maschinenpuffer und Ressourcen zu, die jede Uop zur Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allocator/Register-Umbenenner 2340 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allocator/Register-Umbenenner 2340 auch einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 2342 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 2344 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 2346 und den Uop-Schedulern 2302, 2304, 2306. In mindestens einer Ausführungsform bestimmen die Uop-Scheduler 2302, 2304, 2306, wann eine Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungs-ressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Scheduler 2302 in jeder Hälfte des Haupttaktzyklus terminieren, während der langsame/allgemeine Gleitkomma-Scheduler 2304 und der einfache Gleitkomma-Scheduler 2306 einmal pro Hauptprozessortaktzyklus terminieren können. In mindestens einer Ausführungsform arbitrieren die Uop-Scheduler 2302, 2304, 2306 für Versende- bzw. Dispatch-Ports, um Uops für die Ausführung zu planen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 2311, ohne Beschränkung darauf, eine Ganzzahl-Registerdatei/ein Bypass-Netzwerk 2308, eine Gleitkommaregisterdatei/ein Bypass-Netzwerk („FP-Registerdatei/ein Bypass-Netzwerk“) 2310, Adressgenerierungseinheiten („AGUs“) 2312 und 2314, schnelle ALUs bzw. S-ALUSs 2316 und 2318, eine langsame ALU bzw. L-ALU 2320, eine Gleitkomma-ALU („FP“) 2322 und eine Gleitkomma-Bewegungseinheit („FP-Move“) 2324. In mindestens einer Ausführungsform werden die Ganzzahl-Registerdatei/das Bypass-Netzwerk 2308 und die Gleitkomma-Registerdatei/das Bypass-Netzwerk 2310 hierin auch als „Registerdateien 2308, 2310“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 2312 und 2314, die schnellen ALUs 2316 und 2318, die langsame ALU 2320, die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit 2324 hierin auch als „Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322 und 2324“ bezeichnet. In mindestens einer Ausführungsform kann ein Ausführungsblock, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform können die Registerdateien 2308, 2310 zwischen den Uop-Schedulern 2302, 2304, 2306 und den Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322 und 2324 angeordnet sein. In mindestens einer Ausführungsform führt das Ganzzahl-Registerdatei/das Bypass-Netzwerk 2308 Ganzzahloperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Bypass-Netzwerk 2310 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2308, 2310, ohne Beschränkung darauf, ein Bypass-Netzwerk beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2308, 2310 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Ganzzahl-Registerdatei/das Bypass-Netzwerk 2308, ohne Beschränkung darauf, zwei separate Registerdateien beinhalten, eine Registerdatei für Daten niedriger Ordnung mit 32 Bits und eine zweite Registerdatei für Daten hoher Ordnung mit 32 Bits. In mindestens einer Ausführungsform kann die Gleitkomma-Registerdatei/das Bypass-Netzwerk 2310, ohne Beschränkung darauf, 128 Bit breite Einträge enthalten, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322, 2324 Anweisungen ausführen. In mindestens einer Ausführungsform speichern Registerdateien 2308, 2310 Ganzzahl- und Gleitkomma-Daten-Operandenwerte, die Mikroanweisungen ausführen müssen. In mindestens einer Ausführungsform kann der Prozessor 2300, ohne Beschränkung darauf, eine beliebige Anzahl und Kombination von Ausführungseinheiten 2312, 2314, 2316, 2318, 2320, 2322, 2324 enthalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit 2324 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2322, ohne Beschränkung darauf, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Dividieren, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Anweisungen, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 2316, 2318 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUS 2316, 2318 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahloperationen an die langsame ALU 2320, da die langsame ALU 2320, ohne Beschränkung darauf, Ganzzahl-Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z.B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicher-Lade-/Speicher-Operationen von den AGUs 2312, 2314 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2316, die schnelle ALU 2318 und die langsame ALU 2320 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2316, die schnelle ALU 2318 und die langsame ALU 2320 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 158, 286, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit („FP MOVE“) 2324 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2322 und die Gleitkomma-Bewegungseinheit 2324 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform versenden die Uop-Scheduler 2302, 2304, 2306 abhängige Operationen, bevor die Ausführung der übergeordneten Last beendet ist. Da in mindestens einer Ausführungsform UOPs spekulativ geplant und in dem Prozessor 2300 ausgeführt werden können, kann der Prozessor 2300 auch Logik zur Behandlung von Speicherfehlern enthalten. In mindestens einer Ausführungsform kann es dann, wenn eine Datenlast in einem Datencache fehlschlägt, abhängige Operationen in der Pipeline geben, die einen Scheduler mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut abgespielt werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Scheduler und Wiedergabemechanismen von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Anweisungen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb eines Prozessors (aus der Sicht eines Programmierers) nutzbar sein können. In mindestens einer Ausführungsform brauchen die Register nicht auf einen bestimmten Schaltungstyp beschränkt zu sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Ganzzahlregister 32-Bit-Ganzzahl-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
24 zeigt einen Prozessor 2400, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Prozessor 2400, ohne Beschränkung darauf, einen oder mehrere Prozessorkerne („Kerne“) 2402A-2402N, einen integrierten Speichercontroller 2414 und einen integrierten Grafikprozessor 2408. In mindestens einer Ausführungsform kann der Prozessor 2400 zusätzliche Kerne bis hin zu und einschließlich des zusätzlichen Prozessorkerns 2402N enthalten, der durch gestrichelte, linierte Kästen dargestellt ist. In mindestens einer Ausführungsform enthält jeder der Prozessorkerne 2402A-2402N eine oder mehrere interne Cacheeinheiten 2404A-2404N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cacheeinheiten 2406.
In mindestens einer Ausführungsform repräsentieren die internen Cacheeinheiten 2404A-2404N und die gemeinsam genutzten Cacheeinheiten 2406 eine Cachespeicherhierarchie innerhalb des Prozessors 2400. In mindestens einer Ausführungsform können die Cachespeichereinheiten 2404A-2404N mindestens eine Ebene von Befehls- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie z.B. L2, L3, Ebene 4 („L4“) oder andere Cacheebenen, beinhalten, wobei eine höchste Cacheebene vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cacheeinheiten 2406 und 2404A-2404N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2400 auch einen Satz von einer oder mehreren Buscontrollereinheiten 2416 und einen Systemagent-Kern 2410 enthalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Buscontrollereinheiten 2416 einen Satz von Peripheriebussen, wie z. B. einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagent-Kern 2410 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform enthält der Systemagent-Kern 2410 einen oder mehrere integrierte Speichercontroller 2414 zur Verwaltung des Zugriffs auf verschiedene externe Speichervorrichtungen (nicht gezeigt).
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 2402A-2402N Unterstützung für gleichzeitiges Multithreading. In mindestens einer Ausführungsform enthält der Systemagent-Kern 2410 Komponenten zum Koordinieren und Betreiben der Prozessorkerne 2402A-2402N während der Multithreading-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagent-Kern 2410 zusätzlich eine Leistungssteuerungseinheit („PCU“) enthalten, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2402A-2402N und des Grafikprozessors 2408 beinhaltet.
In mindestens einer Ausführungsform enthält der Prozessor 2400 zusätzlich einen Grafikprozessor 2408 zur Ausführung von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 mit gemeinsam genutzten Cacheeinheiten 2406 und dem Systemagent-Kern 2410 gekoppelt, einschließlich eines oder mehrerer integrierter Speichercontroller 2414. In mindestens einer Ausführungsform enthält der Systemagent-Kern 2410 auch einen Anzeigecontroller 2411, um die Ausgabe des Grafikprozessors an ein oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann der Anzeigecontroller 2411 auch ein separates Modul sein, das über mindestens eine Verbindung bzw. einen Interconnect mit dem Grafikprozessor 2408 gekoppelt ist, oder kann in den Grafikprozessor 2408 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2412 verwendet, um interne Komponenten des Prozessors 2400 zu koppeln. In mindestens einer Ausführungsform kann auch eine alternative Verbindungseinheit verwendet werden, z.B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 über eine E/A-Verbindung 2413 mit der Ringverbindung 2412 gekoppelt.
In mindestens einer Ausführungsform repräsentiert die E/A-Verbindung 2413 mindestens eine von mehreren Arten von E/A-Verbindungen, einschließlich einer On-Package-E/A-Verbindung, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2418, wie z.B. einem eDRAM-Modul, erleichtert. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2402A-2402N und der Grafikprozessor 2408 eingebettete Speichermodule 2418 als gemeinsame LLC.
In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N heterogen in Bezug auf die ISA, wobei ein oder mehrere Prozessorkerne 2402A-2402N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2402A-2402N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2400 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
25 veranschaulicht einen Grafikprozessorkern 2500, gemäß mindestens einer beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 in einem Grafikkern-Array enthalten. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2500, der manchmal auch als ein Core Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2500 beispielhaft für ein Grafikkern-Slice, und ein Grafikprozessor, wie hierin beschrieben, kann mehrere Grafikkern-Slices enthalten, die auf den angestrebten Energie- und Leistungsumfängen basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 2500 einen Festfunktionsblock 2530 enthalten, der mit mehreren Subkernen 2501A-2501 F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke von Logik allgemeiner und fester Funktion enthalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2530 eine Geometrie/Festfunktions-Pipeline 2536, die von allen Subkernen in dem Grafikprozessor 2500, z.B. in Grafikprozessor-Implementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch, gemeinsam genutzt werden kann. In mindestens einer Ausführungsform beinhaltet die Geometrie/Festfunktions-Pipeline 2536 eine 3D-Festfunktions-Pipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified Return Puffer-Manager, der Unified Return Puffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2530 darüber hinaus eine Grafik-SoC-Schnittstelle 2537, einen Grafik-Mikrocontroller 2538 und eine Medienpipeline 2539. Die Grafik-SoC-Schnittstelle 2537 stellt eine Schnittstelle zwischen dem Grafikkern 2500 und anderen Prozessorkernen innerhalb einer integrierten SoC-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2538 ein programmierbarer Subprozessor, der so konfiguriert werden kann, dass er verschiedene Funktionen des Grafikprozessors 2500 verwaltet, einschließlich Thread-Versendung, Planung und Präemption. In mindestens einer Ausführungsform enthält die Medienpipeline 2539 Logik zur Erleichterung der Dekodierung, Kodierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medienpipeline 2539 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Subkerne 2501-2501 F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 dem Grafikkern 2500 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten LLC-Speicher, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch Kommunikation mit Vorrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z.B. Kamera-Bildgebungs-Pipelines, und ermöglicht sie die Verwendung von und/oder implementiert globale(n) Speicheratome(n), die von einem Grafikkern 2500 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2537 auch Energieverwaltungssteuerungen für den Grafikkern 2500 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2500 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2537 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so konfiguriert sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2539 gesendet werden, wenn Medienoperationen durchzuführen sind, oder an eine Geometrie- und Festfunktions-Pipeline (z.B. die Geometrie- und Festfunktions-Pipeline 2536, die Geometrie- und Festfunktions-Pipeline 2514), wenn Grafikverarbeitungsoperationen durchzuführen sind.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2500 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 die Planung von Grafik- und/oder Rechenlasten auf verschiedenen parallelen Grafik-Engines in den Arrays 2502A-2502F, 2504A-2504F der Ausführungseinheiten (EU) in den Subkernen 2501A-2501F durchführen. In mindestens einer Ausführungsform kann Hostsoftware, die auf einem CPU-Kern eines SoC mit Grafikkern 2500 ausgeführt wird, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform umfassen die Planungsvorgänge ein Bestimmen, welche Arbeitslast als nächstes auszuführen ist, ein Übermitteln einer Arbeitslast an einen Befehlsstreamer, ein Vorziehen bestehender Arbeitslasten, die auf einer Engine laufen, ein Überwachen des Fortschritts einer Arbeitslast und ein Benachrichtigen der Hostsoftware, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2538 auch Stromsparzustände oder Leerlaufzustände für den Grafikkern 2500 erleichtern, indem er dem Grafikkern 2500 eine Fähigkeit bereitstellt, Register innerhalb des Grafikkerns 2500 über Stromsparzustandsübergänge hinweg unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2500 mehr oder weniger als die dargestellten Subkerne 2501A-2501 F haben, bis hin zu N modularen Subkernen. Für jeden Satz von N Subkernen kann der Grafikkern 2500 in mindestens einer Ausführungsform auch eine gemeinsam genutzte Funktionslogik 2510, einen gemeinsam genutzten Speicher und/oder Cachespeicher 2512, eine Geometrie-/ Festfunktions-Pipeline 2514 sowie eine zusätzliche Festfunktionslogik 2516 zur Beschleunigung verschiedener Grafik- und Rechenverarbeitungsvorgänge beinhalten. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2510 Logikeinheiten (z.B. Sampler-, Mathematik- und/oder Inter-Thread-Kommunikationslogik) umfassen, die von allen N Subkernen innerhalb des Grafikkerns 2500 gemeinsam genutzt werden können. Der gemeinsam genutzte Speicher und/oder Cachespeicher 2512 kann ein LLC für N Subkerne 2501 A-2501 F innerhalb des Grafikkerns 2500 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Subkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktions-Pipeline 2514 anstelle der Geometrie-/Festfunktions-Pipeline 2536 innerhalb des Festfunktionsblocks 2530 enthalten sein und kann gleiche oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2500 zusätzliche feste Funktionslogik 2516, die verschiedene feste Funktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 2500 enthalten kann. In mindestens einer Ausführungsform umfasst die zusätzliche Festfunktionslogik 2516 eine zusätzliche Geometrie-Pipeline für die Verwendung im positionsabhängigen Shading. Bei positionsabhängigem Shading existieren mindestens zwei Geometrie-Pipelines, d.h. eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2516, 2536, und eine Cull-Pipeline, bei der es sich um eine zusätzliche Geometrie-Pipeline handelt, die in der zusätzlichen Festfunktionslogik 2516 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext hat. In mindestens einer Ausführungsform kann positionsabhängiges Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2516 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da eine Cull-Pipeline ein Positionsattribut von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Buffer durchzuführen. In mindestens einer Ausführungsform kann eine Cull-Pipeline generierte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt sind. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Replay-Pipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um gecullte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2516 auch eine allgemeine Verarbeitungsbeschleunigungslogik, wie z.B. eine Festfunktions-Matrixmultiplikationslogik, zur Beschleunigung von CUDA-Programmen beinhalten.
In mindestens einer Ausführungsform enthält jeder Grafiksubkern 2501A-2501 F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen im Ansprechen auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafiksubkerne 2501A-2501 F mehrere EU-Arrays 2502A-2502F, 2504A-2504F, Thread-Dispatch- und Inter-Thread-Kommunikationslogik („TD/IC“) 2503A-2503F, einen 3D (z.B. Textur-)- Sampler 2505A-2505F, einen Media-Sampler 2506A-2506F, einen Shader-Prozessor 2507A-2507F und gemeinsam genutzten lokalen Speicher („SLM“) 2508A-2508F. Die EU-Arrays 2502A-2502F, 2504A-2504F enthalten jeweils mehrere Ausführungseinheiten, welche GPGPUs sind, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation durchzuführen, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2503A-2503F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Subkerns durch und erleichtert Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Subkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Sampler 2505A-2505F Textur- oder andere auf 3D-Grafik bezogene Daten in den Speicher einlesen. In mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines Texturformats, das mit einer bestimmten Textur verbunden ist, unterschiedlich lesen. In mindestens einer Ausführungsform kann der Media-Sampler 2506A-2506F ähnliche Lesevorgänge auf der Grundlage eines Typs und eines Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Subkern 2501A-2501 F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler enthalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Subkerne 2501A-2501F ausgeführt werden, den gemeinsamen lokalen Speicher 2508A-2508F innerhalb jedes Subkerns nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher ausgeführt werden können.
26 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 2600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2600 mit maschinenlesbarem Code konfiguriert, der, wenn er von der PPU 2600 ausgeführt wird, die PPU 2600 veranlasst, einige oder alle der hierin beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 2600 ein Multi-Thread-Prozessor, der auf einer oder mehreren Vorrichtungen mit integrierten Schaltkreisen implementiert ist und der Multithreading als eine latenzverbergende Technik nutzt, um computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2600 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 2600 eine GPU, die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten zur Anzeige auf einer Anzeigevorrichtung, wie z.B. einer LCD-Vorrichtung, zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2600 verwendet, um Berechnungen wie lineare Algebra-Operationen und Machine-Learning-Operationen durchzuführen. 26 veranschaulicht ein Beispiel für einen Parallelprozessor nur zu darstellenden Zwecken und ist als nicht ein beschränkendes Beispiel für eine Prozessorarchitektur zu verstehen, die in mindestens einer Ausführungsform implementiert sein kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2600 so konfiguriert, dass sie High Performance Computing („HPC“)-, Rechenzentrums- und Machine Learning-Anwendungen beschleunigen. In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2600 für die Beschleunigung von CUDA-Programmen konfiguriert. In mindestens einer Ausführungsform beinhaltet die PPU 2600, ohne Beschränkung darauf, eine E/A-Einheit 2606, eine Frontend-Einheit 2610, eine Scheduler-Einheit 2612, eine Arbeitsverteilungseinheit 2614, einen Hub 2616, eine Kreuzschiene bzw. Crossbar („Xbar“) 2620, einen oder mehrere Universalverarbeitungscluster („GPCs“) 2618 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2622. In mindestens einer Ausführungsform ist die PPU 2600 mit einem Hostprozessor oder anderen PPUs 2600 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 2608 verbunden. In mindestens einer Ausführungsform ist die PPU 2600 über eine Zwischenverbindung bzw. einen Interconnect 2602 mit einem Hostprozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform ist die PPU 2600 mit einem lokalen Speicher verbunden, der ein oder mehrere Speichervorrichtungen („Speicher“) 2604 umfasst. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 2604, ohne Beschränkung darauf, eine oder mehrere DRAM-Vorrichtungen (Dynamic Random Access Memory). In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Hochbandbreitenspeicher („HBM“)-Subsysteme konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Chips innerhalb jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 2608 auf eine drahtgebundene Mehrspur-Kommunikations-verbindung beziehen, die von Systemen verwendet wird, um zu skalieren und die eine oder mehrere PPUs 2600 in Kombination mit einer oder mehreren CPUs umfassen, die Cache-Kohärenz zwischen PPUs 2600 und CPUs sowie CPU-Mastering unterstützen. In mindestens einer Ausführungsform werden Daten und/oder Befehle über die Hochgeschwindigkeits-GPU-Verbindung 2608 durch den Hub 2616 zu/von anderen Einheiten der PPU 2600, wie z.B. einer oder mehreren Kopiermaschinen, Videokodierern, Video-Dekodierern, Energieverwaltungs-einheiten und anderen Komponenten, die in 26 möglicherweise nicht explizit dargestellt sind, übertragen.
In mindestens einer Ausführungsform ist die E/A-Einheit 2606 so konfiguriert, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Hostprozessor (in 26 nicht dargestellt) über den Systembus 2602 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 2606 mit dem Hostprozessor direkt über den Systembus 2602 oder über ein oder mehrere Zwischenvorrichtungen, wie z.B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 2606 über den Systembus 2602 mit einem oder mehreren anderen Prozessoren kommunizieren, z.B. mit einer oder mehreren der PPUs 2600. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2606 eine PCIe-Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 2606 Schnittstellen für die Kommunikation mit externen Geräten.
In mindestens einer Ausführungsform dekodiert die E/A-Einheit 2606 über den Systembus 2602 empfangene Pakete. In mindestens einer Ausführungsform repräsentieren mindestens einige Pakete Befehle, die so konfiguriert sind, dass sie die PPU 2600 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform sendet die E/A-Einheit 2606 dekodierte Befehle an verschiedene andere Einheiten der PPU 2600, wie durch Befehle vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 2610 und/oder an den Hub 2616 oder andere Einheiten der PPU 2600, wie z.B. eine oder mehrere Kopiermaschinen, einen Videokodierer, einen Video-Dekodierer, eine Energieverwaltungseinheit usw., (in 26 nicht explizit dargestellt) übertragen. In mindestens einer Ausführungsform ist die E/A-Einheit 2606 so konfiguriert, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2600 routet bzw. leitet.
In mindestens einer Ausführungsform kodiert ein von dem Hostprozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2600 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist der Puffer eine Region in einem Speicher, auf die sowohl ein Hostprozessor als auch die PPU 2600 zugreifen können (z.B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf einen Puffer in einem mit dem Systembus 2602 verbundenen Systemspeicher über Speicheranforderungen zugreift, die über den Systembus 2602 von der E/A-Einheit 2606 übertragen werden. In mindestens einer Ausführungsform schreibt ein Hostprozessor einen Befehlsstrom in einen Puffer und überträgt dann einen Zeiger auf den Anfang des Befehlsstroms an die PPU 2600, so dass die Frontend-Einheit 2610 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, wobei sie Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2600 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 2610 mit der Scheduler-Einheit 2612 gekoppelt, die verschiedene GPCs 2618 zur Verarbeitung von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Scheduler-Einheit 2612 so konfiguriert, dass sie Zustandsinformationen mit Bezug zu verschiedenen Aufgaben nachverfolgt, die von der Scheduler-Einheit 2612 verwaltet werden, wobei die Zustandsinformationen angeben können, welchem der GPCs 2618 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 2612 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 2618.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 2612 mit der Arbeitsverteilungseinheit 2614 gekoppelt, die so konfiguriert ist, dass sie Aufgaben zur Ausführung auf den GPCs 2618 versendet. In mindestens einer Ausführungsform nachverfolgt die Arbeitsverteilungseinheit 2614 eine Anzahl geplanter Aufgaben, die von der Scheduler-Einheit 2612 empfangen wurden, und verwaltet die Arbeitsverteilungseinheit 2614 einen Pool ausstehender Aufgaben und einen Pool aktiver Aufgaben für jeden GPC 2618. In mindestens einer Ausführungsform umfasst der Pool anstehender Aufgaben eine Anzahl von Slots (z.B. 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 2618 zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Slots (z.B. 4 Slots) für Aufgaben umfassen, die aktiv von den GPCs 2618 verarbeitet werden, so dass dann, wenn einer der GPCs 2618 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool aktiver Aufgaben für den GPC 2618 entfernt wird und eine der anderen Aufgaben aus dem Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2618 eingeplant wird. In mindestens einer Ausführungsform wird dann, wenn eine aktive Aufgabe auf dem GPC 2618 im Leerlauf ist, z.B. während auf die Auflösung einer Datenabhängigkeit gewartet wird, die aktive Aufgabe aus dem GPC 2618 entfernt und in einen Pool anstehender Aufgaben zurückgegeben, während eine andere Aufgabe im Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2618 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2614 mit einem oder mehreren GPCs 2618 über die Kreuzschiene bzw. XBar 2620. In mindestens einer Ausführungsform ist die XBar 2620 ein Interconnect- bzw. Verbindungsnetzwerk, das viele Einheiten der PPU 2600 mit anderen Einheiten der PPU 2600 koppelt und so konfiguriert sein kann, dass es die Arbeitsverteilungseinheit 2614 mit einem bestimmten GPC 2618 koppelt. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2600 über den Hub 2616 mit der XBar 2620 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben von der Scheduler-Einheit 2612 verwaltet und von der Arbeitsverteilungseinheit 2614 an einen der GPCs 2618 weitergeleitet. Der GPC 2618 ist so konfiguriert, dass er die Aufgabe verarbeitet und Ergebnisse erzeugt. In mindestens einer Ausführungsform können die Ergebnisse von anderen Aufgaben innerhalb des GPC 2618 verbraucht, über die XBar 2620 an einen anderen GPC 2618 weitergeleitet oder in dem Speicher 2604 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse in den Speicher 2604 über Partitionseinheiten 2622 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2604 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Verbindung 2608 an eine andere PPU 2604 oder CPU übertragen werden. In mindestens einer Ausführungsform umfasst die PPU 2600, ohne Beschränkung darauf, eine Anzahl U von Partitionseinheiten 2622, die gleich der Anzahl der mit der PPU 2600 verbundenen separaten und unterschiedlichen Speichervorrichtungen 2604 ist.
In mindestens einer Ausführungsform führt ein Hostprozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Hostprozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2600 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2600 ausgeführt und stellt die PPU 2600 Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die einen Treiberkern veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 2600 zu generieren, und gibt der Treiberkern Aufgaben an einen oder mehrere Streams aus, die von der PPU 2600 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Durchführung einer Aufgabe enthalten und die Daten über einen gemeinsamen Speicher austauschen.
27 veranschaulicht einen GPC 2700, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 2700 der GPC 2618 von 26. In mindestens einer Ausführungsform beinhaltet jeder GPC 2700, ohne Beschränkung darauf, eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben, und beinhaltet jeder GPC 2700, ohne Beschränkung darauf, einen Pipeline-Manager 2702, eine Pre-Raster-Operationseinheit („PROP“) 2704, eine Raster-Engine 2708, eine Arbeitsverteilungs-Kreuzschiene („WDX“) 2716, eine MMU 2718, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2706 und jede geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betriebsablauf des GPC 2700 von dem Pipeline-Manager 2702 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 2702 die Konfiguration eines oder mehrerer DPCs 2706 zur Verarbeitung von Aufgaben, die dem GPC 2700 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2702 mindestens eine des einen oder der mehreren DPCs 2706, um mindestens einen Teil einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 2706 so konfiguriert, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2714 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Manager 2702 so konfiguriert, dass er von einer Arbeitsverteilungseinheit empfangene Pakete an entsprechende logische Einheiten innerhalb des GPC 2700 weiterleitet, und in mindestens einer Ausführungsform können einige Pakete an Hardwareeinheiten mit fester Funktion in dem PROP 2704 und/oder in der Raster-Engine 2708 weitergeleitet werden, während andere Pakete an die DPCs 2706 zur Verarbeitung durch eine Primitiv-Engine 2712 oder den SM 2714 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2702 mindestens einen der DPCs 2706, um eine Rechenpipeline zu implementieren. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2702 mindestens einen der DPCs 2706, um mindestens einen Teil eines CUDA-Programms auszuführen.
In mindestens einer Ausführungsform ist die PROP-Einheit 2704 so konfiguriert, dass sie von der Raster-Engine 2708 und den DPCs 2706 erzeugte Daten an eine Raster Operations („ROP“)-Einheit in einer Partitionseinheit weiterleitet, wie z.B. die vorstehend in Verbindung mit 26 näher beschriebene Speicherpartitionseinheit 2622. In mindestens einer Ausführungsform ist die PROP-Einheit 2704 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen durchführt, und mehr. In mindestens einer Ausführungsform beinhaltet die Raster-Engine 2708, ohne Beschränkung darauf, eine Reihe von Hardwareeinheiten mit fester Funktion, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und in mindestens einer Ausführungsform beinhaltet die Raster-Engine 2708, ohne Beschränkung darauf, eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachelkoaleszenz-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt eine Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einem durch Vertices definierten geometrischen Primitiv verbunden sind; die Ebenengleichungen werden an eine Grobraster-Engine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für ein Primitiv zu erzeugen; wird die Ausgabe der Grobraster-Engine an eine Culling-Engine übertragen, in der Fragmente, die mit einem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, in der Fragmente, die außerhalb eines Sichtkegelstumpfs liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von einer Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2708 Fragmente, die von einer geeigneten Einheit zu verarbeiten sind, z.B. von einem in dem DPC 2706 implementierten Fragment-Shader.
In mindestens einer Ausführungsform umfasst jeder in dem GPC 2700 enthaltene DPC 2706, ohne Beschränkung darauf, einen M-Pipe-Controller („MPC“) 2710, eine Primitiv-Engine 2712, einen oder mehrere SMs 2714 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert der MPC 2710 den Betriebsablauf des DPC 2706, indem er von dem Pipeline-Manager 2702 empfangene Pakete an entsprechende Einheiten in dem DPC 2706 weiterleitet. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitive Engine 2712 weitergeleitet, die so konfiguriert ist, dass sie Vertexattribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; demgegenüber können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2714 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 2714, ohne Beschränkung darauf, einen programmierbaren Streamingprozessor, der so konfiguriert ist, dass er Aufgaben verarbeitet, die durch eine Anzahl von Threads repräsentiert werden. In mindestens einer Ausführungsform ist der SM 2714 mit mehreren Threads ausgestattet und so konfiguriert, dass er mehrere Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so konfiguriert ist, dass er einen anderen Satz von Daten auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 2714 eine SIMT-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet, wobei jedoch einzelne Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp beibehalten, was Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread beibehalten, wodurch gleiche Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird ein Ausführungsstatus für jeden einzelnen Thread beibehalten, und können Threads, die die gleichen Anweisungen ausführen, zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2714 wird in Verbindung mit 28 ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 2718 eine Schnittstelle zwischen dem GPC 2700 und einer Speicherpartitionseinheit (z.B. der Partitionseinheit 2622 in 26) bereit, und stellt die MMU 2718 eine Übersetzung virtueller Adressen in physische Adressen, einen Speicherschutz und eine Arbitrierung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt die MMU 2718 einen oder mehrere Übersetzungs-Lookaside-Puffer (TLBs) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
28 veranschaulicht einen Streaming-Multiprozessor („SM“) 2800, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 2800 der SM 2714 von 27. In mindestens einer Ausführungsform beinhaltet der SM 2800, ohne Beschränkung darauf, einen Anweisungscache 2802; eine oder mehrere Schedulereinheiten 2804; eine Registerdatei 2808; einen oder mehrere Verarbeitungskerne („Cores“) 2810; eine oder mehrere Spezialfunktionseinheiten („SFUs“) 2812; eine oder mehrere LSUs 2814; ein Verbindungsnetzwerk 2816; einen gemeinsamen Speicher/L1-Cache 2818; und jede geeignete Kombination davon. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf GPCs von Parallelverarbeitungseinheiten (PPUs), und wird jede Aufgabe einem bestimmten Datenverarbeitungscluster (DPC) innerhalb eines GPCs zugewiesen, und wenn eine Aufgabe mit einem Shader-Programm verbunden ist, dann wird die Aufgabe einem der SMs 2800 zugewiesen. In mindestens einer Ausführungsform empfängt die Schedulereinheit 2804 Aufgaben von einer Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 2800 zugewiesen sind. In mindestens einer Ausführungsform plant die Schedulereinheit 2804 Thread-Blöcke zur Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Schedulereinheit 2804 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann Anweisungen von einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 2810, SFUs 2812 und LSUs 2814) während jedes Taktzyklus verteilt.
In mindestens einer Ausführungsform kann sich „kooperative Gruppen“ auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, Granularität auszudrücken, mit der Threads kommunizieren, und so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs eine Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten APIs herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt zur Synchronisierung kooperierender Threads: eine Sperre über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads( )). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb definierter Gruppen synchronisieren, um höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- und Multiblock-Granularität zu definieren und kollektive Operationen wie beispielsweise Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform ist eine Subblock-Granularität so klein wie ein einzelner Thread. In mindestens einer Ausführungsform unterstützt ein Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Utility-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen kooperative Gruppenprimitive neue Muster kooperativer Parallelität, einschließlich, ohne Beschränkung darauf, Produzenten-Verbraucher-Parallelität, opportunistischer Parallelität und globaler Synchronisierung über ein gesamtes Gitter von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Dispatcheinheit 2806 so konfiguriert, dass sie Befehle an eine oder mehrere Funktionseinheiten überträgt, und beinhaltet die Schedulereinheit 2804, ohne Beschränkung darauf, zwei Dispatcheinheiten 2806, die es ermöglichen, dass zwei verschiedene Befehle aus demselben Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform umfasst jede Schedulereinheit 2804 eine einzelne Dispatcheinheit 2806 oder zusätzliche Dispatcheinheiten 2806.
In mindestens einer Ausführungsform enthält jeder SM 2800, ohne Beschränkung darauf, eine Registerdatei 2808, die einen Satz von Registern für Funktionseinheiten des SM 2800 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 2808 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 2808 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 2808 zwischen verschiedenen Warps aufgeteilt, die von dem SM 2800 ausgeführt werden, und stellt die Registerdatei 2808 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 2800, ohne Beschränkung darauf, eine Vielzahl von L Verarbeitungskernen 2810. In mindestens einer Ausführungsform beinhaltet der SM 2800, ohne Beschränkung darauf, eine große Anzahl (z.B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 2810. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 2810, ohne Beschränkung darauf, eine voll gepipelte, einfachpräzise, doppeltpräzise und/oder gemischtpräzise Verarbeitungseinheit, die, ohne Beschränkung darauf, eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 2810, ohne Beschränkung darauf, 64 Gleitkommakerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahlkerne, 32 Gleitkommakerne mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
In mindestens einer Ausführungsform sind Tensorkerne so konfiguriert, dass sie Matrixoperationen durchführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 2810 enthalten. In mindestens einer Ausführungsform sind Tensorkerne so konfiguriert, dass sie eine Deep-Learning-Matrixarithmetik durchführen, wie z.B. Faltungsoperationen für das Training und die Inferenzierung neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern auf einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und sind die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne auf 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann unter Verwendung einer 32-Bit-Gleitkomma-Addition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API, wie z.B. eine CUDA-C++ API, spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen und zum Speichern von Matrizen bereit, um Tensorkerne aus einem CUDA-C++ Programm heraus effizient zu nutzen. In mindestens einer Ausführungsform geht, auf der CUDA-Ebene, eine Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads eines Warps erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 2800, ohne Beschränkung darauf, M SFUs 2812, die spezielle Funktionen ausführen (z.B. Attributauswertung, reziproke Quadratwurzel und dergleichen). In mindestens einer Ausführungsform beinhalten die SFUs 2812, ohne Beschränkung darauf, eine Baumdurchlaufeinheit, die so konfiguriert ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. In mindestens einer Ausführungsform beinhalten die SFUs 2812, ohne Beschränkung darauf, eine Textureinheit, die so konfiguriert ist, dass sie Texturabbildungsfilterungsoperationen durchführt. In mindestens einer Ausführungsform sind Textureinheiten so konfiguriert, dass sie Texturkarten (z.B. ein 2D-Array von Texeln) aus dem Speicher laden und die Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu erzeugen, die von dem SM 2800 ausgeführt werden. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsamen Speicher/L1-Cache 2818 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie z.B. Filteroperationen unter Verwendung von Mip-Maps (z.B. Texturkarten mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform umfasst jeder SM 2800, ohne Beschränkung darauf, zwei Textureinheiten.
In mindestens einer Ausführungsform umfasst jeder SM 2800, ohne Beschränkung darauf, N LSUs 2814, die Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 2818 und der Registerdatei 2808 implementieren. In mindestens einer Ausführungsform umfasst jeder SM 2800, ohne Beschränkung darauf, ein Verbindungsnetzwerk 2816, das jede der Funktionseinheiten mit der Registerdatei 2808 und die LSU 2814 mit der Registerdatei 2808 und dem gemeinsamen Speicher/L1-Cache 2818 verbindet. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 2816 eine Kreuzschiene, die so konfiguriert werden kann, dass sie jede der Funktionseinheiten mit jedem der Register in der Registerdatei 2808 verbindet und die LSUs 2814 mit der Registerdatei 2808 und Speicherplätzen in dem gemeinsamen Speicher/L1-Cache 2818 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 2818 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 2800 und einer Primitiv-Engine sowie zwischen Threads in dem SM 2800 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 2818, ohne Beschränkung darauf, 128 KB Speicherkapazität und befindet sich in einem Pfad von dem SM 2800 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 2818 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 2818, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
In mindestens einer Ausführungsform stellt die Kombination von Datencache- und Shared-Memory-Funktionalität in einem einzigen Speicherblock eine verbesserte Leistung für beide Arten von Speicherzugriffen bereit. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder ist dazu nutzbar, derart, dass beispielsweise dann, wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte der Kapazität nutzt, Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen können. In mindestens einer Ausführungsform ermöglicht die Integration in den gemeinsam genutzten Speicher/L1-Cache 2818, dass der gemeinsam genutzte Speicher/L1-Cache 2818 als eine Leitung mit hohem Durchsatz für Streaming-Daten fungiert und gleichzeitig einen Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten ermöglicht. In mindestens einer Ausführungsform kann bei der Konfiguration für parallele Universalberechnungen eine einfachere Konfiguration als bei der Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden GPUs mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In mindestens einer Ausführungsform und in einer Konfiguration für parallele Berechnungen für allgemeine Zwecke weist eine Arbeitsverteilungseinheit Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in einer Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 2800 zur Ausführung eines Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 2818 zur Kommunikation zwischen Threads und die LSU 2814 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 2818 und eine Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 2800, wenn er für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Schedulereinheit 2804 verwenden kann, um neue Arbeit auf DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einem drahtlosen Handheld-Gerät), einem PDA, einer Digitalkamera, einem Fahrzeug, einer kopfmontierten Anzeige, einem elektronischen Handheld-Gerät usw. enthalten oder mit diesen gekoppelt. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist die PPU in einem SoC zusammen mit einer oder mehreren anderen Vorrichtungen wie zusätzlichen PPUs, Speicher, einer RISC-CPU, einer MMU, einem Digital-Analog-Wandler („DAC“) und dergleichen enthalten.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die ein oder mehrere Speichervorrichtungen enthält. In mindestens einer Ausführungsform kann eine Grafikkarte so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einer Hauptplatine eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann die PPU eine integrierte GPU („iGPU“) sein, die im Chipsatz der Hauptplatine enthalten ist.
Softwarekonstruktionen für Universalcomputing
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte Softwarekonstrukte zur Implementierung mindestens einer Ausführungsform.
In mindestens einer Ausführungsform können oben beschriebene Techniken auf einem Rechendienst wie nachstehend beschrieben, wie beispielsweise auf einem Software-Stack 2900 oder einer Programmierplattform 3304, implementiert sein. In mindestens einer Ausführungsform kann eine in einem Computersystem ausgeführte Anwendung in abhängige Threads unterteilt sein, die parallel auf einer Vielzahl von Prozessoren ausgeführt werden. In mindestens einer Ausführungsform können die Prozessoren jeden beliebigen der nachstehend beschriebenen Prozessortypen umfassen, einschließlich einer GPU 3792. In mindestens einer Ausführungsform veranlassen ein oder mehrere Schaltkreise, dass zwei oder mehr abhängige Threads unter Verwendung von zwei oder mehr separaten Multithreading-Prozessorkernen parallel ausgeführt werden. In mindestens einer Ausführungsform kann ein Prozessorkern ein Kern in einer Mehrkern-CPU, ein SMP-Kern in einer GPU oder eine andere Schaltungsanordnung sein, die speicherbare Anweisungen ausführen kann. In mindestens einer Ausführungsform sorgen eine oder mehrere Schaltungen dafür, dass eine erste Gruppe von Threads in zwei oder mehr Untergruppen von Threads organisiert wird, die unter Verwendung von zwei oder mehr Prozessorkernen parallel ausgeführt werden. In mindestens einer Ausführungsform können Gruppen von Threads kooperative Gruppen sein, die parallel laufen. In mindestens einer Ausführungsform umfasst eine kooperative Gruppe eine Vielzahl von Kernel-Threads, die in einem Warp auf einer GPU angeordnet sind. In mindestens einer Ausführungsform können Synchronisationsoperationen zwischen Threads durch Verwenden einer Barriere ermöglicht werden. In mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eine Speicherbarrierenoperation durch, um zu veranlassen, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird. In mindestens einer Ausführungsform kann eine Barrierenoperation eine atomare Operation, wie eine bitweise logische Operation (z. B. UND, ODER, XOR), oder eine mathematische Operation, wie beispielsweise eine atomare Addition oder Subtraktion, sein.
29 veranschaulicht einen Software-Stack einer Programmierplattform, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine Programmierplattform eine Plattform zur Nutzung von Hardware auf einem Rechen- bzw. Computersystem, um Berechnungsaufgaben zu beschleunigen. In mindestens einer Ausführungsform kann eine Programmierplattform für Softwareentwickler über Bibliotheken, Compilerdirektiven und/oder Erweiterungen von Programmiersprachen zugänglich sein. In mindestens einer Ausführungsform kann eine Programmierplattform CUDA, Radeon Open Compute Platform („ROCm“), Vulkan, OpenCL (Vulkan™ und OpenCL™ werden von der Khronos-Gruppe entwickelt), SYCL oder Intel One API sein, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform stellt ein Software-Stack 2900 einer Programmierplattform eine Ausführungsumgebung für eine Anwendung 2901 bereit. In mindestens einer Ausführungsform kann die Anwendung 2901 jede beliebige Computersoftware umfassen, die auf dem Software-Stack 2900 gestartet werden kann. In mindestens einer Ausführungsform kann die Anwendung 2901 eine Anwendung für künstliche Intelligenz („KI“)/maschinelles Lernen („ML“), eine Anwendung für Hochleistungsrechnen („HPC“), eine virtuelle Desktop-Infrastruktur („VDI“) oder einen Rechenzentrums-Arbeitslast umfassen, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform laufen die Anwendung 2901 und der Software-Stack 2900 auf Hardware 2907. Die Hardware 2907 kann in mindestens einer Ausführungsform eine oder mehrere GPUs, CPUs, FPGAs, KI-Engines und/oder andere Arten von Rechenvorrichtungen umfassen, die eine Programmierplattform unterstützen. In mindestens einer Ausführungsform, wie beispielsweise bei CUDA, kann der Software-Stack 2900 herstellerspezifisch und nur mit Vorrichtungen bestimmter Hersteller kompatibel sein. In mindestens einer Ausführungsform, wie beispielsweise bei OpenCL, kann der Softwarestack 2900 mit Vorrichtungen verschiedener Hersteller verwendet werden. In mindestens einer Ausführungsform umfasst die Hardware 2907 einen Host, der mit einer oder mehreren Vorrichtungen verbunden ist, auf die zugegriffen werden kann, um Berechnungsaufgaben über API (Application Programming Interface)-Aufrufe durchzuführen. Eine Vorrichtung innerhalb der Hardware 2907 kann eine GPU, ein FPGA, eine KI-Engine oder eine andere Rechenvorrichtung (aber auch eine CPU) und dessen Speicher umfassen, im Gegensatz zu einem Host innerhalb der Hardware 2907, der in mindestens einer Ausführungsform eine CPU (aber auch eine Rechenvorrichtung) und dessen Speicher umfassen kann, aber nicht darauf beschränkt ist.
In mindestens einer Ausführungsform umfasst der Software-Stack 2900 einer Programmierplattform, ohne Beschränkung darauf, eine Reihe von Bibliotheken 2903, eine Laufzeit 2905 und einen Gerätekerneltreiber 2906. Jede der Bibliotheken 2903 kann in mindestens einer Ausführungsform Daten und Programmiercode enthalten, die von Computerprogrammen verwendet und während der Softwareentwicklung genutzt werden können. In mindestens einer Ausführungsform können die Bibliotheken 2903 vorgefertigten Code und Unterprogramme, Klassen, Werte, Typspezifikationen, Konfigurationsdaten, Dokumentation, Hilfsdaten und/oder Nachrichtenvorlagen enthalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform enthalten die Bibliotheken 2903 Funktionen, die für die Ausführung auf einer oder mehreren Vorrichtungsarten optimiert sind. In mindestens einer Ausführungsform können die Bibliotheken 2903 Funktionen zur Durchführung von mathematischen, Deep-Learning- und/oder anderen Arten von Operationen auf Vorrichtungen enthalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform sind Bibliotheken 2903 entsprechenden APIs 2902 zugeordnet, die eine oder mehrere APIs enthalten können, die in den Bibliotheken 2903 implementierte Funktionen offenlegen.
In mindestens einer Ausführungsform ist die Anwendung 2901 als Quellcode geschrieben, der in ausführbaren Code kompiliert wird, wie nachstehend in Verbindung mit 34 - 36 näher erläutert wird. In mindestens einer Ausführungsform kann ausführbarer Code der Anwendung 2901 zumindest teilweise auf einer Ausführungsumgebung laufen, die von dem Software-Stack 2900 bereitgestellt wird. In mindestens einer Ausführungsform kann während der Ausführung der Anwendung 2901 Code erreicht werden, der auf einem Gerät bzw. einer Vorrichtung , im Gegensatz zu einem Host, ausgeführt werden muss. In einem solchen Fall kann in mindestens einer Ausführungsform die Laufzeit 2905 aufgerufen werden, um den erforderlichen Code auf das Gerät zu laden und zu starten. In mindestens einer Ausführungsform kann die Laufzeit 2905 jedes technisch machbare Laufzeitsystem umfassen, das die Ausführung der Anwendung S01 unterstützen kann.
In mindestens einer Ausführungsform ist die Laufzeit 2905 als eine oder mehrere Laufzeitbibliotheken implementiert, die mit entsprechenden APIs verbunden sind, die als API(s) 2904 dargestellt sind. Eine oder mehrere solcher Laufzeitbibliotheken können in mindestens einer Ausführungsform, ohne Beschränkung darauf, Funktionen zur Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung und/oder Synchronisation enthalten. In mindestens einer Ausführungsform können die Speicherverwaltungsfunktionen. Ohne Beschränkung darauf, Funktionen zum Zuweisen, Freigeben und Kopieren von Gerätespeicher sowie zum Übertragen von Daten zwischen dem Hostspeicher und dem Gerätespeicher umfassen. In mindestens einer Ausführungsform können Ausführungssteuerungsfunktionen Funktionen zum Starten einer Funktion (manchmal als ein „Kernel“ bezeichnet, wenn eine Funktion eine globale Funktion ist, die von einem Host aus aufgerufen werden kann) auf einem Gerät und zum Festlegen von Attributwerten in einem Puffer, der von einer Laufzeitbibliothek für eine gegebene, auf einem Gerät auszuführende Funktion verwaltet wird, enthalten, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können Laufzeitbibliotheken und entsprechende API(s) 2904 auf jede technisch machbare Weise implementiert sein. In mindestens einer Ausführungsform kann eine (oder eine beliebige Anzahl von) API(s) einen Low-Level-Satz von Funktionen für eine feinkörnige Steuerung eines Geräts bereitstellen, während eine andere (oder eine beliebige Anzahl von) API(s) einen Higher-Level-Satz solcher Funktionen bereitstellen kann. In mindestens einer Ausführungsform kann eine High-Level-Laufzeit-API auf einer Low-Level-API aufgebaut sein. In mindestens einer Ausführungsform können eine oder mehrere Laufzeit-APIs sprachspezifische APIs sein, die auf eine sprachunabhängige Laufzeit-API aufgesetzt sind.
In mindestens einer Ausführungsform ist der Gerätekerneltreiber 2906 so konfiguriert, dass er Kommunikation mit einem zugrunde liegenden Gerät erleichtert. In mindestens einer Ausführungsform kann der Gerätekerneltreiber 2906 Low-Level-Funktionalitäten bereitstellen, auf die sich APIs, wie z.B. die API(s) 2904, und/oder andere Software stützen. In mindestens einer Ausführungsform kann der Gerätekerneltreiber 2906 so konfiguriert sein, dass er zur Laufzeit Intermediate Representation („IR“) Code in Binärcode kompiliert. In mindestens einer Ausführungsform kann für CUDA der Gerätekerneltreiber 2906 IR-Code für parallele Thread-Ausführung („PTX“), der nicht hardwarespezifisch ist, zur Laufzeit in Binärcode für ein bestimmtes Zielgerät kompilieren (mit Zwischenspeicherung kompilierten Binärcodes), was manchmal auch als „finalisierter“ Code bezeichnet wird. Dadurch kann in mindestens einer Ausführungsform finalisierter Code auf einem Zielgerät ausgeführt werden, das möglicherweise nicht existierte, als der Quellcode ursprünglich in PTX-Code kompiliert wurde. Alternativ kann in mindestens einer Ausführungsform der Gerätequellcode offline in Binärcode kompiliert werden, ohne dass der Gerätekerneltreiber 2906 den IR-Code zur Laufzeit kompilieren muss.
30 veranschaulicht eine CUDA-Implementierung des Software-Stacks 2900 von 29, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein CUDA-Software-Stack 3000, auf dem eine Anwendung 3001 gestartet werden kann, CUDA-Bibliotheken 3003, eine CUDA-Laufzeit 3005, einen CUDA-Treiber 3007 und einen Gerätekerneltreiber 3008. In mindestens einer Ausführungsform wird der CUDA-Software-Stack 3000 auf der Hardware 3009 ausgeführt, die eine GPU umfassen kann, die CUDA unterstützt und von der NVIDIA Corporation in Santa Clara, CA, entwickelt wird.
In mindestens einer Ausführungsform können die Anwendung 3001, die CUDA-Laufzeit 3005 und der Gerätekerneltreiber 3008 ähnliche Funktionalitäten wie die Anwendung 2901, die Laufzeit 2905 bzw. der Gerätekerneltreiber 2906 ausführen, die vorstehend in Verbindung mit 29 beschrieben sind. In mindestens einer Ausführungsform umfasst der CUDA-Treiber 3007 eine Bibliothek (libcuda.so), die eine CUDA-Treiber-API 3006 implementiert. Ähnlich zu einer CUDA-Laufzeit-API 3004, die von einer CUDA-Laufzeitbibliothek (cudart) implementiert wird, kann die CUDA-Treiber-API 3006 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Funktionen für Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung, Synchronisierung und/oder Grafik-Interoperabilität bereitstellen. In mindestens einer Ausführungsform unterscheidet sich die CUDA-Treiber-API 3006 von der CUDA-Laufzeit-API 3004 dadurch, dass die CUDA-Laufzeit-API 3004 die Geräte-Codeverwaltung vereinfacht, indem sie eine implizite Initialisierung, eine Kontextverwaltung (analog zu einem Prozess) und eine Modulverwaltung (analog zu dynamisch geladenen Bibliotheken) bereitstellt. Im Gegensatz zu der High-Level-CUDA-Laufzeit-API 3004 ist die CUDA-Treiber-API 3006 eine Low-Level-API, die eine feinkörnigere Steuerung des Geräts ermöglicht, insbesondere in Bezug auf Kontexte und das Laden von Modulen, in mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die CUDA-Treiber-API 3006 Funktionen zur Kontextverwaltung bereitstellen, die von der CUDA-Laufzeit-API 3004 nicht bereitgestellt werden. In mindestens einer Ausführungsform ist die CUDA-Treiber-API 3006 auch sprachunabhängig und unterstützt z.B. OpenCL zusätzlich zu der CUDA-Laufzeit-API 3004. Ferner können in mindestens einer Ausführungsform die Entwicklungsbibliotheken, einschließlich der CUDA-Laufzeit 3005, als getrennt von den Treiberkomponenten betrachtet werden, einschließlich des Benutzermodus-CUDA-Treibers 3007 und des Kernelmodus-Gerätetreibers 3008 (manchmal auch als „Anzeige“-Treiber bezeichnet).
In mindestens einer Ausführungsform können die CUDA-Bibliotheken 3003 mathematische Bibliotheken, Deep-Learning-Bibliotheken, Bibliotheken paralleler Algorithmen und/oder Bibliotheken für Signal-/Bild-/Videoverarbeitung beinhalten, die von parallelen Rechenanwendungen wie der Anwendung 3001 verwendet werden können, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform können die CUDA-Bibliotheken 3003 mathematische Bibliotheken wie beispielsweise eine cuBLAS-Bibliothek, die eine Implementierung von Basic Linear Algebra Subprograms („BLAS“) zur Durchführung linearer Algebraoperationen ist, eine cuFFT-Bibliothek zur Berechnung schneller Fourier-Transformationen („FFTs“) und eine cuRAND-Bibliothek zum Erzeugen von Zufallszahlen usw. beinhalten. In mindestens einer Ausführungsform können die CUDA-Bibliotheken 3003 unter anderem Deep-Learning-Bibliotheken wie eine cuDNN-Bibliothek mit Primitiven für tiefe neuronale Netze und eine TensorRT-Plattform für hochleistungsfähige Deep-Learning-Inferenz umfassen.
31 veranschaulicht eine ROCm-Implementierung des Software-Stacks 2900 von 29, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein ROCm-Software-Stack 3300, auf dem eine Anwendung 3301 gestartet werden kann, eine Sprachlaufzeit 3303, eine Systemlaufzeit 3305, einen Thunk 3307, einen ROCm-Kerneltreiber 3308 und einen Gerätekerneltreiber. In mindestens einer Ausführungsform wird der ROCm-Software-Stack 3300 auf der Hardware 3309 ausgeführt, die eine GPU umfassen kann, die ROCm unterstützt und von der AMD Corporation in Santa Clara, CA, entwickelt wird.
In mindestens einer Ausführungsform kann eine Anwendung 3101 ähnliche Funktionalitäten ausführen wie die vorstehend in Verbindung mit 29 besprochene Anwendung 2901. Darüber hinaus können die Sprachlaufzeit 3103 und die Systemlaufzeit 3105 in mindestens einer Ausführungsform ähnliche Funktionalitäten ausführen wie die vorstehend in Verbindung mit 29 beschriebene Laufzeit 2905. In mindestens einer Ausführungsform unterscheiden sich die Sprachlaufzeit 3103 und die Systemlaufzeit 3105 dadurch, dass die Systemlaufzeit 3105 eine sprachunabhängige Laufzeit ist, die eine ROCr-Systemlaufzeit-API 3104 implementiert und eine Heterogeneous System Architecture („HAS“) Laufzeit-API verwendet. Die H28-Laufzeit-API ist eine schlanke API für den Benutzermodus, die Schnittstellen für den Zugriff auf und die Interaktion mit einer AMD-GPU bereitstellt, einschließlich Funktionen für die Speicherverwaltung, die Ausführungssteuerung über architektonisches Dispatch von Kerneln, die Fehlerbehandlung, System- und Agenteninformationen sowie die Laufzeitinitialisierung und das Herunterfahren, unter anderem, in mindestens einer Ausführungsform. Im Gegensatz zur Systemlaufzeit 3105 ist die Sprachlaufzeit 3103 in mindestens einer Ausführungsform eine Implementierung einer sprachspezifischen Laufzeit-API 3102, die auf der ROCr-Systemlaufzeit-API 3104 aufliegt. In mindestens einer Ausführungsform kann die Sprach-Laufzeit-API unter anderem eine Heterogeneous Compute Interface for Portability („HIP“)-Sprach-Laufzeit-API, eine Heterogeneous Compute Compiler („HCC“)-Sprach-Laufzeit-API oder eine OpenCL-API umfassen, ist aber nicht darauf beschränkt. HIP-Sprache ist insbesondere eine Erweiterung der C++-Programmiersprache mit funktionell ähnlichen Versionen der CUDA-Mechanismen, und in mindestens einer Ausführungsform umfasst eine HIP-Sprach-Laufzeit-API Funktionen, die denen der vorstehend in Verbindung mit 30 besprochenen CUDA-Laufzeit-API 3004 ähnlich sind, wie z.B. Funktionen für die Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung und Synchronisierung.
In mindestens einer Ausführungsform ist der Thunk (ROCt) 3107 eine Schnittstelle 3106, die zur Interaktion mit dem zugrunde liegenden ROCm-Treiber 3108 verwendet werden kann. In mindestens einer Ausführungsform ist der ROCm-Treiber 3108 ein ROCk-Treiber, der eine Kombination aus einem AMDGPU-Treiber und einem HSA-Kerneltreiber (amdkfd) ist. In mindestens einer Ausführungsform ist der AMDGPU-Treiber ein von AMD entwickelter Gerätekerneltreiber für GPUs, der ähnliche Funktionalitäten wie der vorstehend in Verbindung mit 29 besprochene Gerätekerneltreiber 2906 ausführt. In mindestens einer Ausführungsform ist der HSA-Kerneltreiber ein Treiber, der es verschiedenen Typen von Prozessoren ermöglicht, Systemressourcen über Hardwaremerkmale effektiver gemeinsam zu nutzen.
In mindestens einer Ausführungsform können verschiedene Bibliotheken (nicht gezeigt) in dem ROCm-Software-Stack 3100 oberhalb der Sprachlaufzeit 3103 enthalten sein und eine ähnliche Funktionalität wie die CUDA-Bibliotheken 3003, die vorstehend in Verbindung mit 30 besprochen wurden, bereitstellen. In mindestens einer Ausführungsform können verschiedene Bibliotheken mathematische, Deep-Learning- und/oder andere Bibliotheken enthalten, wie z.B. eine hipBLAS-Bibliothek, die Funktionen ähnlich denen von CUDA cuBLAS implementiert, eine rocFFT-Bibliothek zur Berechnung von FFTs, die CUDA cuFFT ähnlich ist, und andere.
32 veranschaulicht eine OpenCL-Implementierung des Software-Stacks 2900 von 29, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein OpenCL-Software-Stack 3200, auf dem eine Anwendung 3201 gestartet werden kann, ein OpenCL-Framework 3210, eine OpenCL-Laufzeit 3206 und einen Treiber 3207. In mindestens einer Ausführungsform wird der OpenCL-Software-Stack 3200 auf der Hardware 3009 ausgeführt, die nicht herstellerspezifisch ist. Da OpenCL von Geräten unterstützt wird, die von verschiedenen Anbietern entwickelt wurden, können in mindestens einer Ausführungsform spezifische OpenCL-Treiber erforderlich sein, um mit Hardware von solchen Anbietern zusammenzuarbeiten.
In mindestens einer Ausführungsform können die Anwendung 3201, die OpenCL-Laufzeit 3206, der Gerätekerneltreiber 3207 und die Hardware 3208 ähnliche Funktionen ausführen wie die Anwendung 2901, die Laufzeit 2905, der Gerätekerneltreiber 2906 bzw. die Hardware 2907, die vorstehend in Verbindung mit 29 beschrieben sind. In mindestens einer Ausführungsform enthält die Anwendung 3201 außerdem einen OpenCL-Kernel 3202 mit Code, der auf einem Gerät auszuführen ist.
In mindestens einer Ausführungsform definiert OpenCL eine „Plattform“, die es einem Host ermöglicht, mit dem Host verbundene Geräte zu steuern. In mindestens einer Ausführungsform stellt ein OpenCL-Framework eine Plattformschicht-API und eine Laufzeit-API, dargestellt als Plattform-API 3203 und Laufzeit-API 3205, bereit. In mindestens einer Ausführungsform verwendet die Laufzeit-API 3205 Kontexte, um die Ausführung von Kerneln auf Geräten zu verwalten. In mindestens einer Ausführungsform kann jedes identifizierte Gerät mit einem entsprechenden Kontext assoziiert sein, den die Laufzeit-API 3205 verwenden kann, um Befehlswarteschlangen, Programmobjekte und Kernelobjekte, gemeinsam genutzte Speicherobjekte usw. für dieses Gerät zu verwalten. In mindestens einer Ausführungsform stellt die Plattform-API 3203 Funktionen zur Verfügung, die es ermöglichen, Gerätekontexte zu verwenden, um Geräte auszuwählen und zu initialisieren, Arbeit über Befehlswarteschlangen an Geräte zu übermitteln und den Datentransfer zu und von Geräten zu ermöglichen, um nur einige Beispiele zu nennen. Darüber hinaus stellt das OpenCL-Framework in mindestens einer Ausführungsform verschiedene integrierte Funktionen (nicht dargestellt), darunter mathematische Funktionen, relationale Funktionen und Bildverarbeitungsfunktionen, bereit.
In mindestens einer Ausführungsform ist darüber hinaus ein Compiler 3204 in dem OpenCL-Framework 3210 enthalten. Der Quellcode kann in mindestens einer Ausführungsform offline vor der Ausführung einer Anwendung oder online während der Ausführung einer Anwendung kompiliert werden. Im Gegensatz zu CUDA und ROCm können OpenCL-Anwendungen in mindestens einer Ausführungsform online durch den Compiler 3204 kompiliert werden, der stellvertretend für eine beliebige Anzahl von Compilern steht, die zum Kompilieren von Quellcode und/oder IR-Code, wie Standard Portable Intermediate Representation („SPIR-V“) Code, in Binärcode verwendet werden können. Alternativ können in mindestens einer Ausführungsform OpenCL-Anwendungen offline kompiliert werden, bevor solche Anwendungen ausgeführt werden.
33 veranschaulicht Software, die von einer Programmierplattform unterstützt wird, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine Programmierplattform 3304 so konfiguriert, dass sie verschiedene Programmiermodelle 3303, Middlewares und/oder Bibliotheken 3302 und Frameworks 3301 unterstützt, auf die sich eine Anwendung 3300 stützen kann. In mindestens einer Ausführungsform kann die Anwendung 3300 eine KI/ML-Anwendung sein, die unter Verwendung beispielsweise eines Deep-Learning-Frameworks wie MXNet, PyTorch oder TensorFlow implementiert ist, das sich auf Bibliotheken wie cuDNN, NVIDIA Collective Communications Library („NCCL“) und/oder NVIDA Developer Data Loading Library („DALI“) CUDA-Bibliotheken stützen kann, um beschleunigte Berechnungen auf zugrunde liegender Hardware bereitzustellen.
In mindestens einer Ausführungsform kann die Programmierplattform 3304 eine der vorstehend in Verbindung mit 30, 31 bzw. 32 beschriebenen CUDA-, ROCm- oder OpenCL-Plattformen sein. In mindestens einer Ausführungsform unterstützt die Programmierplattform 3504 mehrere Programmiermodelle 3503, die Abstraktionen eines zugrunde liegenden Rechensystems sind, die Ausdrücke von Algorithmen und Datenstrukturen erlauben. In mindestens einer Ausführungsform können Programmiermodelle 3503 Merkmale zugrunde liegender Hardware offenlegen, um die Leistung zu verbessern. In mindestens einer Ausführungsform können die Programmiermodelle 3503 CUDA, HIP, OpenCL, C++ Accelerated Massive Parallelism („C++AMP“), Open Multi-Processing („OpenMP“), Open Accelerators („OpenACC“) und/oder Vulcan Compute umfassen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform stellen Bibliotheken und/oder Middlewares 3302 Implementierungen von Abstraktionen von Programmiermodellen 3304 bereit. In mindestens einer Ausführungsform enthalten solche Bibliotheken Daten und Programmiercode, die von Computerprogrammen verwendet und während der Softwareentwicklung genutzt werden können. In mindestens einer Ausführungsform umfassen solche Middlewares Software, die Anwendungen Dienste zur Verfügung stellt, die über die von der Programmierplattform 3304 verfügbaren Dienste hinausgehen. In mindestens einer Ausführungsform können die Bibliotheken und/oder Middlewares 3302 cuBLAS, cuFFT, cuRAND und andere CUDA-Bibliotheken oder rocBLAS, rocFFT, rocRAND und andere ROCm-Bibliotheken umfassen, sind aber nicht darauf beschränkt. Darüber hinaus können die Bibliotheken und/oder Middlewares 3302 in mindestens einer Ausführungsform NCCL- und ROCm Communication Collectives Library („RCCL“)-Bibliotheken, die Kommunikationsroutinen für GPUs bereitstellen, eine MIOpen-Bibliothek zur Deep-Learning-Beschleunigung und/oder eine Eigen-Bibliothek für lineare Algebra, Matrix- und Vektoroperationen, geometrische Transformationen, numerische Solver und verwandte Algorithmen umfassen.
In mindestens einer Ausführungsform hängen die Anwendungsframeworks 3301 von Bibliotheken und/oder Middlewares 3302 ab. In mindestens einer Ausführungsform ist jedes der Anwendungsframeworks 3301 ein Softwareframework, das zur Implementierung einer Standardstruktur von Anwendungssoftware verwendet wird. Um auf das vorstehend besprochene KI/ML-Beispiel zurückzukommen, kann eine KI/ML-Anwendung in mindestens einer Ausführungsform unter Verwendung von eines Frameworks wie Caffe, Caffe2, TensorFlow, Keras, PyTorch oder MxNet Deep Learning Frameworks implementiert sein.
34 veranschaulicht die Kompilierung von Code zur Ausführung auf einer der Programmierplattformen von 29-32, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform empfängt ein Compiler 3401 Quellcode 3400, der sowohl Host-Code als auch Geräte-Code enthält. In mindestens einer Ausführungsform ist der Compiler 3401 so konfiguriert, dass er den Quellcode 3400 in einen ausführbaren Host-Code 3402 zur Ausführung auf einem Host und einen ausführbaren Geräte-Code 3403 zur Ausführung auf einem Gerät umwandelt. In mindestens einer Ausführungsform kann der Quellcode 3400 entweder offline vor der Ausführung einer Anwendung oder online während der Ausführung einer Anwendung kompiliert werden.
In mindestens einer Ausführungsform kann der Quellcode 3400 Code in einer beliebigen, von dem Compiler 3401 unterstützten Programmiersprache enthalten, wie z.B. C++, C, Fortran usw. In mindestens einer Ausführungsform kann der Quellcode 3400 in einer Einquellen- bzw. Single-Source-Datei enthalten sein, die eine Mischung aus Host-Code und Geräte-Code enthält, wobei Positionen des Geräte-Codes darin angegeben sind. In mindestens einer Ausführungsform kann eine Single-Source-Datei eine .cu-Datei sein, die CUDA-Code enthält, oder eine .hip.cpp-Datei, die HIP-Code enthält. Alternativ kann der Quellcode 3400 in mindestens einer Ausführungsform mehrere Quellcodedateien anstelle einer einzigen Quellcodedatei beinhalten, in denen Host-Code und Geräte-Code getrennt sind.
In mindestens einer Ausführungsform ist der Compiler 3401 so konfiguriert, dass er den Quellcode 3400 in einen ausführbaren Host-Code 3402 zur Ausführung auf einem Host und einen ausführbaren Geräte-Code 3403 zur Ausführung auf einem Gerät kompiliert. In mindestens einer Ausführungsform führt der Compiler 3401 Operationen durch, darunter ein Parsen des Quellcodes 3400 in einen abstrakten Systembaum (AST), ein Durchführen von Optimierungen und ein Erzeugen von ausführbarem Code. In mindestens einer Ausführungsform, in der der Quellcode 3400 eine Single-Source-Datei enthält, kann der Compiler 3401 den Geräte-Code von dem Host-Code in einer solchen Single-Source-Datei trennen, den Geräte-Code und den Host-Code in den ausführbaren Geräte-Code 3403 bzw. den ausführbaren Host-Code 3402 kompilieren und den ausführbaren Geräte-Code 3403 und den ausführbaren Host-Code 3402 in einer einzigen Datei miteinander verknüpfen, wie nachstehend unter Bezugnahme auf 35 ausführlicher erläutert.
In mindestens einer Ausführungsform können der ausführbare Host-Code 3402 und der ausführbare Geräte-Code 3403 in jedem geeigneten Format vorliegen, z.B. als Binärcode und/oder IR-Code. Im Fall von CUDA kann der ausführbare Host-Code 3402 in mindestens einer Ausführungsform nativen Objektcode beinhalten und kann der ausführbare Geräte-Code 3403 Code in PTX-Zwischendarstellung beinhalten. Im Fall von ROCm können sowohl der ausführbare Host-Code 3402 als auch der ausführbare Geräte-Code 3403 in mindestens einer Ausführungsform einen Ziel-Binärcode enthalten.
35 ist eine detailliertere Darstellung der Kompilierung von Code zur Ausführung auf einer der Programmierplattformen von 29 - 32, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Compiler 3501 so konfiguriert, dass er Quellcode 3500 empfängt, Quellcode 3500 kompiliert und eine ausführbare Datei 3508 ausgibt. In mindestens einer Ausführungsform ist der Quellcode 3500 eine Single-Source-Datei, wie z.B. eine .cu-Datei, eine .hip.cpp-Datei oder eine Datei in einem anderen Format, die sowohl Host- als auch Geräte-Code enthält. In mindestens einer Ausführungsform kann der Compiler 3501 ein NVIDIA CUDA Compiler („NVCC“) zum Kompilieren von CUDA-Code in .cu-Dateien oder ein HCC-Compiler zum Kompilieren von HIP-Code in .hip.cpp-Dateien sein, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform beinhaltet der Compiler 3501 ein Compiler-Frontend 3502, einen Host-Compiler 3505, einen Geräte-Compiler 3506 und einen Linker 3509. In mindestens einer Ausführungsform ist das Compiler-Frontend 3502 so konfiguriert, dass es den Geräte-Code 3504 von dem Host-Code 3503 in dem Quellcode 3500 trennt. Geräte-Code 3504 wird von dem Gerätecompiler 3506 in ausführbaren Geräte-Code 3508 kompiliert, der, wie beschrieben wurde, in mindestens einer Ausführungsform Binärcode oder IR-Code enthalten kann. In mindestens einer Ausführungsform wird getrennt davon Host-Code 3503 von dem Host-Compiler 3505 in ausführbaren Host-Code 3507 kompiliert. In mindestens einer Ausführungsform kann für NVCC der Host-Compiler 3505, ohne darauf beschränkt zu sein, ein universeller C/C++-Compiler sein, der nativen Objektcode ausgibt, während der Geräte-Compiler 3506, ohne darauf beschränkt zu sein, ein auf einer Low Level Virtual Machine („LLVM“) basierender Compiler sein kann, der eine LLVM-Compiler-Infrastruktur aufspaltet und PTX-Code oder Binärcode ausgibt. In mindestens einer Ausführungsform können für den HCC sowohl der Host-Compiler 3505 als auch der Geräte-Compiler 3506 LLVM-basierte Compiler sein, die Ziel-Binärcode ausgeben, sind aber nicht darauf beschränkt.
Nach der Kompilierung des Quellcodes 3500 in einen ausführbaren Host-Code 3507 und einen ausführbaren Geräte-Code 3508 verknüpft der Linker 3509 in mindestens einer Ausführungsform den ausführbaren Host- und Geräte-Code 3507 und 3508 in einer ausführbaren Datei 3510. In mindestens einer Ausführungsform können nativer Objektcode für einen Host und PTX- oder Binärcode für ein Gerät in einer Executable and Linkable Format („ELF“)-Datei miteinander verknüpft werden, die ein Containerformat zum Speichern von Objektcode ist.
36 veranschaulicht ein Übersetzen von Quellcode vor der Kompilierung des Quellcodes, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird Quellcode 3600 durch ein Übersetzungswerkzeug 3601 geleitet, das den Quellcode 3600 in übersetzten Quellcode 3602 übersetzt. In mindestens einer Ausführungsform wird ein Compiler 3603 verwendet, um den übersetzten Quellcode 3602 in einen ausführbaren Host-Code 3604 und einen ausführbaren Geräte-Code 3605 zu kompilieren, in einem Prozess, der der Kompilierung des Quellcodes 3400 durch den Compiler 3401 in einen ausführbaren Host-Code 3402 und einen ausführbaren Geräte-Code 3403 ähnelt, wie vorstehend in Verbindung mit 34 beschrieben wurde.
In mindestens einer Ausführungsform wird eine von dem Übersetzungswerkzeug 3601 durchgeführte Übersetzung verwendet, um den Quellcode 3600 für die Ausführung in einer anderen Umgebung als der, in der er ursprünglich ausgeführt werden sollte, zu portieren. In mindestens einer Ausführungsform kann das Übersetzungswerkzeug 3601 einen HIP-Übersetzer umfassen, der verwendet wird, um CUDA-Code, der für eine CUDA-Plattform vorgesehen ist, in HIP-Code zu „hipifizieren“, der auf einer ROCm-Plattform kompiliert und ausgeführt werden kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Übersetzung des Quellcodes 3600 ein Parsen des Quellcodes 3600 und ein Konvertieren von Aufrufen zu API(s), die von einem Programmiermodell (z.B. CUDA) bereitgestellt werden, in entsprechende Aufrufe zu API(s), die von einem anderen Programmiermodell (z.B. HIP) bereitgestellt werden, beinhalten, wie nachstehend in Verbindung mit den 39A und 40 ausführlicher erläutert wird. Um auf das Beispiel des Hipifying von CUDA-Code zurückzukommen, können in mindestens einer Ausführungsform Aufrufe der CUDA-Laufzeit-API, der CUDA-Treiber-API und/oder der CUDA-Bibliotheken in entsprechende HIP-API-Aufrufe konvertiert werden. In mindestens einer Ausführungsform können automatisierte Übersetzungen, die von dem Übersetzungswerkzeug 3601 durchgeführt werden, manchmal unvollständig sein, so dass zusätzlicher, manueller Aufwand erforderlich ist, um den Quellcode 3600 vollständig zu portieren.
KONFIGURIEREN VON GPUS FÜR UNIVERSALBERECHNUNGEN
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte Architekturen für die Kompilierung und Ausführung von Rechen-Quellcode, gemäß mindestens einer Ausführungsform.
37A veranschaulicht ein System 37A00, das so konfiguriert ist, dass es CUDA-Quellcode 3710 unter Verwendung verschiedener Arten von Verarbeitungseinheiten kompiliert und ausführt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das System 37A00, ohne Beschränkung darauf, CUDA-Quellcode 3710, einen CUDA-Compiler 3750, ausführbaren Host-Code 3770(1), ausführbaren Host-Code 3770(2), ausführbaren CUDA-Geräte-Code 3784, eine CPU 3790, eine CUDA-fähige GPU 3794, eine GPU 3792, ein CUDA-zu-HIP-Übersetzungswerkzeug 3720, HIP-Quellcode 3730, einen HIP-Compilertreiber 3740, einen HCC 3760 und ausführbaren HCC-Geräte-Code 3782.
In mindestens einer Ausführungsform ist der CUDA-Quellcode 3710 eine Sammlung von Menschen lesbarer Code in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist der CUDA-Code ein von Menschen lesbarer Code in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist eine CUDA-Programmiersprache eine Erweiterung der Programmiersprache C++, die, ohne Beschränkung darauf, Mechanismen zur Definition von Geräte-Code und zur Unterscheidung zwischen Geräte-Code und Host-Code beinhaltet. In mindestens einer Ausführungsform ist der Geräte-Code ein Quellcode, der nach der Kompilierung parallel auf einem Gerät ausführbar ist. In mindestens einer Ausführungsform kann ein Gerät ein Prozessor sein, der für parallele Befehlsverarbeitung optimiert ist, wie z.B. eine CUDA-fähige GPU 3790, eine GPU 37192 oder eine andere GPGPU, usw. In mindestens einer Ausführungsform ist der Host-Code ein Quellcode, der nach der Kompilierung auf einem Host ausführbar ist. In mindestens einer Ausführungsform ist ein Host ein Prozessor, der für die sequenzielle Befehlsverarbeitung optimiert ist, wie z.B. die CPU 3790.
In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3710, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3712, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3714, eine beliebige Anzahl (einschließlich Null) von Hostfunktionen 3716 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3718. In mindestens einer Ausführungsform können globale Funktionen 3712, Gerätefunktionen 3714, Hostfunktionen 3716 und Host/Geräte-Funktionen 3718 in dem CUDA-Quellcode 3710 gemischt sein. In mindestens einer Ausführungsform ist jede der globalen Funktionen 3712 auf einem Gerät ausführbar und von einem Host aus aufrufbar. In mindestens einer Ausführungsform können daher eine oder mehrere der globalen Funktionen 3712 als Einstiegspunkte zu einem Gerät dienen. In mindestens einer Ausführungsform ist jede der globalen Funktionen 3712 ein Kernel. In mindestens einer Ausführungsform und in einer Technik, die als dynamische Parallelität bekannt ist, definiert eine oder mehrere der globalen Funktionen 3712 einen Kernel, der auf einem Gerät ausführbar ist und von einem solchen Gerät aus aufgerufen werden kann. In mindestens einer Ausführungsform wird ein Kernel während der Ausführung N (wobei N eine beliebige positive ganze Zahl ist) Mal parallel von N verschiedenen Threads auf einem Gerät ausgeführt.
In mindestens einer Ausführungsform wird jede von Gerätefunktionen 3714 auf einem Gerät ausgeführt und kann nur von einem solchen Gerät aus aufgerufen werden. In mindestens einer Ausführungsform wird jede von Host-Funktionen 3716 auf einem Host ausgeführt und ist nur von einem solchen Host aus aufrufbar. In mindestens einer Ausführungsform definiert jede der Host-/Geräte-Funktionen 3716 sowohl eine Host-Version einer Funktion, die auf einem Host ausführbar und nur von einem solchen Host aufrufbar ist, als auch eine Geräteversion der Funktion, die auf einem Gerät ausführbar und nur von einem solchen Gerät aufrufbar ist.
In mindestens einer Ausführungsform kann der CUDA-Quellcode 3710 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die über eine CUDA-Laufzeit-API 3702 definiert sind. In mindestens einer Ausführungsform kann die CUDA-Laufzeit-API 3702, ohne Beschränkung darauf, eine beliebige Anzahl von Funktionen enthalten, die auf einem Host ausgeführt werden, um Gerätespeicher zuzuweisen und freizugeben, Daten zwischen Hostspeicher und Gerätespeicher zu übertragen, Systeme mit mehreren Geräten zu verwalten usw. In mindestens einer Ausführungsform kann der CUDA-Quellcode 3710 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer beliebigen Anzahl von anderen CUDA-APIs angegeben sind. In mindestens einer Ausführungsform kann eine CUDA-API eine beliebige API sein, die für die Verwendung durch CUDA-Code vorgesehen ist. In mindestens einer Ausführungsform umfassen CUDA-APIs, ohne Beschränkung darauf, eine CUDA-Laufzeit-API 3702, eine CUDA-Treiber-API, APIs für eine beliebige Anzahl von CUDA-Bibliotheken, usw. In mindestens einer Ausführungsform und im Vergleich zu der CUDA-Laufzeit-API 3702 ist eine CUDA-Treiber-API eine API auf niedrigerer Ebene, die jedoch eine feinkörnigere Steuerung eines Geräts ermöglicht. In mindestens einer Ausführungsform umfassen Beispiele für CUDA-Bibliotheken, ohne Beschränkung darauf, cuBLAS, cuFFT, cuRAND, cuDNN usw.
In mindestens einer Ausführungsform kompiliert der CUDA-Compiler 3750 den eingegebenen CUDA-Code (z.B. den CUDA-Quellcode 3710), um den ausführbaren Host-Code 3770(1) und den ausführbaren CUDA-Geräte-Code 3784 zu erzeugen. In mindestens einer Ausführungsform ist der CUDA-Compiler 3750 ein NVCC. In mindestens einer Ausführungsform ist der ausführbare Host-Code 3770(1) eine kompilierte Version des Host-Codes, der in dem Eingabe-Quellcode enthalten ist, der auf der CPU 3790 ausführbar ist. In mindestens einer Ausführungsform kann die CPU 3790 ein beliebiger Prozessor sein, der für die sequenzielle Befehlsverarbeitung optimiert ist.
In mindestens einer Ausführungsform ist der ausführbare CUDA-Geräte-Code 3784 eine kompilierte Version des Geräte-Codes, der in dem Eingabe-Quellcode enthalten ist, der auf der CUDA-fähigen GPU 3794 ausführbar ist. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3784, ohne Beschränkung darauf, Binärcode. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3784, ohne Beschränkung darauf, IR-Code, wie z.B. PTX-Code, der zur Laufzeit von einem Gerätetreiber weiter in Binärcode für ein bestimmtes Zielgerät (z.B. CUDA-fähige GPU 3794) kompiliert wird. In mindestens einer Ausführungsform kann der CUDA-fähige Grafikprozessor 3794 ein beliebiger Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist und CUDA unterstützt. In mindestens einer Ausführungsform wird der CUDA-fähige Grafikprozessor 3794 von der NVIDIA Corporation in Santa Clara, CA, entwickelt.
In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3720 so konfiguriert, dass es den CUDA-Quellcode 3710 in einen funktionell ähnlichen HIP-Quellcode 3730 übersetzt. In mindestens einer Ausführungsform ist der HIP-Quellcode 3730 eine Sammlung von von Menschen lesbarem Code in einer HIP-Programmiersprache. In mindestens einer Ausführungsform ist der HIP-Code ein von Menschen lesbarer Code in einer HIP-Programmiersprache. In mindestens einer Ausführungsform ist eine HIP-Programmiersprache eine Erweiterung der C++-Programmiersprache, die, ohne Beschränkung darauf, funktionell ähnliche Versionen von CUDA-Mechanismen enthält, um Geräte-Code zu definieren und zwischen Geräte-Code und Host-Code zu unterscheiden. In mindestens einer Ausführungsform kann eine HIP-Programmiersprache eine Teilmenge der Funktionalität einer CUDA-Programmiersprache enthalten. In mindestens einer Ausführungsform enthält eine HIP-Programmiersprache beispielsweise, ohne Beschränkung darauf, Mechanismen zum Definieren globaler Funktionen 3712, aber einer solchen HIP-Programmiersprache kann die Unterstützung für dynamische Parallelität fehlen, und daher können in dem HIP-Code definierte globale Funktionen 3712 nur von einem Host aus aufrufbar sein.
In mindestens einer Ausführungsform enthält der HIP-Quellcode 3730, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3712, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3714, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3716 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3718. In mindestens einer Ausführungsform kann der HIP-Quellcode 3730 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer HIP-Laufzeit-API 3732 angegeben sind. In mindestens einer Ausführungsform enthält die HIP-Laufzeit-API 3732, ohne Beschränkung darauf, funktionell ähnliche Versionen einer Teilmenge von Funktionen, die in der CUDA-Laufzeit-API 3702 enthalten sind. In mindestens einer Ausführungsform kann der HIP-Quellcode 3730 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer beliebigen Anzahl von anderen HIP-APIs angegeben sind. In mindestens einer Ausführungsform kann eine HIP-API eine beliebige API sein, die für die Verwendung durch HIP-Code und/oder ROCm vorgesehen ist. In mindestens einer Ausführungsform umfassen HIP-APIs, ohne Beschränkung darauf, die HIP-Laufzeit-API 3732, eine HIP-Treiber-API, APIs für eine beliebige Anzahl von HIP-Bibliotheken, APIs für eine beliebige Anzahl von ROCm-Bibliotheken, usw.
In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3720 jeden Kernel-Aufruf in dem CUDA-Code von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem CUDA-Code in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe. In mindestens einer Ausführungsform ist ein CUDA-Aufruf ein Aufruf einer Funktion, die in einer CUDA-API angegeben ist, und ist ein HIP-Aufruf ein Aufruf einer Funktion, die in einer HIP-API angegeben ist. In mindestens einer Ausführungsform wandelt das CUDA-zu-HIP-Übersetzungswerkzeug 3720 eine beliebige Anzahl von Aufrufen zu Funktionen, die in der CUDA-Laufzeit-API 3702 angegeben sind, in eine beliebige Anzahl von Aufrufen zu Funktionen, die in der HIP-Laufzeit-API 3732 angegeben sind, um.
In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3720 ein als hipify-perl bekanntes Werkzeug, das einen textbasierten Übersetzungsprozess ausführt. In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3720 ein als hipify-clang bekanntes Werkzeug, das im Vergleich zu hipify-perl einen komplexeren und robusteren Übersetzungsprozess ausführt, der das Parsen von CUDA-Code unter Verwendung von clang (einem Compiler-Frontend) und die anschließende Übersetzung der resultierenden Symbole umfasst. In mindestens einer Ausführungsform kann die ordnungsgemäße Konvertierung von CUDA-Code in HIP-Code Modifikationen (z.B. manuelle Bearbeitungen) zusätzlich zu denjenigen, die von dem CUDA-zu-HIP-Übersetzungswerkzeug 3720 durchgeführt werden, erfordern.
In mindestens einer Ausführungsform ist der HIP-Compilertreiber 3740 ein Frontend, das ein Zielgerät 3746 bestimmt und dann einen mit dem Zielgerät 3746 kompatiblen Compiler konfiguriert, um den HIP-Quellcode 3730 zu kompilieren. In mindestens einer Ausführungsform ist das Zielgerät 3746 ein Prozessor, der für die parallele Befehlsverarbeitung optimiert ist. In mindestens einer Ausführungsform kann der HIP-Compilertreiber 3740 das Zielgerät 3746 auf jede technisch machbare Weise bestimmen.
In mindestens einer Ausführungsform erzeugt dann, wenn das Zielgerät 3746 mit CUDA kompatibel ist (z.B. die CUDA-fähige GPU 3794), der HIP-Compilertreiber 3740 einen HIP/NVCC-Kompilierungsbefehl 3742. In mindestens einer Ausführungsform und wie in Verbindung mit 37B ausführlicher beschrieben, konfiguriert der HIP/NVCC-Kompilierungsbefehl 3742 den CUDA-Compiler 3750 zum Kompilieren des HIP-Quellcodes 3730 unter Verwendung eines HIP-zu-CUDA-Übersetzungsheaders und einer CUDA-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/NVCC-Kompilierungsbefehl 3742 erzeugt der CUDA-Compiler 3750 den ausführbaren Host-Code 3770(1) und den ausführbaren CUDA-Geräte-Code 3784.
In mindestens einer Ausführungsform erzeugt dann, wenn das Zielgerät 3746 nicht mit CUDA kompatibel ist, der HIP-Compilertreiber 3740 einen HIP/HCC-Kompilierungsbefehl 3744. In mindestens einer Ausführungsform und wie in Verbindung mit 37C ausführlicher beschrieben, konfiguriert der HIP/HCC-Kompilierungsbefehl 3744 den HCC 3760 zum Kompilieren von HIP-Quellcode 3730 unter Verwendung eines HCC-Headers und einer HIP/HCC-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/HCC-Kompilierungsbefehl 3744 erzeugt der HCC 3760 ausführbaren Host-Code 3770(2) und ausführbaren HCC-Geräte-Code 3782. In mindestens einer Ausführungsform ist der ausführbare HCC-Geräte-Code 3782 eine kompilierte Version des in dem HIP-Quellcode 3730 enthaltenen Geräte-Codes, der auf der GPU 3792 ausführbar ist. In mindestens einer Ausführungsform kann die GPU 3792 ein beliebiger Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist, nicht mit CUDA kompatibel ist und mit dem HCC kompatibel ist. In mindestens einer Ausführungsform wird der Grafikprozessor 3792 von der AMD Corporation in Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform ist die GPU 3792 eine nicht CUDA-fähige GPU 3792.
Nur zu Erläuterungszwecken sind in 37A drei verschiedene Abläufe dargestellt, die in mindestens einer Ausführungsform implementiert sein können, um den CUDA-Quellcode 3710 für die Ausführung auf der CPU 3790 und verschiedenen Geräten zu kompilieren. In mindestens einer Ausführungsform kompiliert ein direkter CUDA-Ablauf den CUDA-Quellcode 3710 für die Ausführung auf der CPU 3790 und der CUDA-fähigen GPU 3794, ohne den CUDA-Quellcode 3710 in den HIP-Quellcode 3730 zu übersetzen. In mindestens einer Ausführungsform übersetzt ein indirekter CUDA-Ablauf den CUDA-Quellcode 3710 in den HIP-Quellcode 3730 und kompiliert dann den HIP-Quellcode 3730 zur Ausführung auf der CPU 3790 und der CUDA-fähigen GPU 3794. In mindestens einer Ausführungsform übersetzt ein CUDA/HCC-Ablauf den CUDA-Quellcode 3710 in HIP-Quellcode 3730 und kompiliert dann den HIP-Quellcode 3730 für die Ausführung auf der CPU 3790 und der GPU 3792.
Ein direkter CUDA-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, ist durch gestrichelte Linien und eine Reihe von Blasen mit Bezeichnungen A1-A3 dargestellt. In mindestens einer Ausführungsform und wie in der mit A1 bezeichneten Blase dargestellt, empfängt der CUDA-Compiler 3750 den CUDA-Quellcode 3710 und einen CUDA-Kompilierbefehl 3748, der den CUDA-Compiler 3750 für die Kompilierung des CUDA-Quellcodes 3710 konfiguriert. In mindestens einer Ausführungsform ist der CUDA-Quellcode 3710, der in einem direkten CUDA-Ablauf verwendet wird, in einer CUDA-Programmiersprache geschrieben, die auf einer anderen Programmiersprache als C++ (z.B. C, Fortran, Python, Java usw.) basiert. In mindestens einer Ausführungsform und im Ansprechen auf den CUDA-Kompilierbefehl 3748 generiert der CUDA-Compiler 3750 den ausführbaren Host-Code 3770(1) und den ausführbaren CUDA-Geräte-Code 3784 (dargestellt mit der Blase mit der Bezeichnung A2). In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung A3 dargestellt, können der ausführbare Host-Code 3770(1) und der ausführbare CUDA-Geräte-Code 3784 auf der CPU 3790 bzw. der CUDA-fähigen GPU 3794 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3784 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3784, ohne darauf beschränkt zu sein, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
Ein indirekter CUDA-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, ist durch gestrichelte Linien und eine Reihe von Blasen mit der Bezeichnung B1-B6 dargestellt. In mindestens einer Ausführungsform und wie in der mit B1 gekennzeichneten Blase dargestellt, empfängt das CUDA-HIP-Übersetzungswerkzeug 3720 den CUDA-Quellcode 3710. In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung B2 dargestellt, übersetzt das CUDA-HIP-Übersetzungswerkzeug 3720 den CUDA-Quellcode 3710 in den HIP-Quellcode 3730. In mindestens einer Ausführungsform und wie in der mit B3 bezeichneten Blase dargestellt, empfängt der HIP-Compilertreiber 3740 den HIP-Quellcode 3730 und bestimmt, dass das Zielgerät 3746 CUDA-fähig ist.
In mindestens einer Ausführungsform und wie mit der mit B4 bezeichneten Blase dargestellt, erzeugt der HIP-Compilertreiber 3740 den HIP/NVCC-Kompilierbefehl 3742 und überträgt sowohl den HIP/NVCC-Kompilierbefehl 3742 als auch den HIP-Quellcode 3730 an den CUDA-Compiler 3750. In mindestens einer Ausführungsform und wie in Verbindung mit 37B ausführlicher beschrieben, konfiguriert der HIP/NVCC-Kompilierungsbefehl 3742 den CUDA-Compiler 3750 zum Kompilieren des HIP-Quellcodes 3730 unter Verwendung eines HIP-zu-CUDA-Übersetzungsheaders und einer CUDA-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/NVCC-Kompilierungsbefehl 3742 erzeugt der CUDA-Compiler 3750 den ausführbaren Host-Code 3770(1) und den ausführbaren CUDA-Geräte-Code 3784 (dargestellt mit der Blase mit der Bezeichnung B5). In mindestens einer Ausführungsform und wie in der mit B6 bezeichneten Blase dargestellt, können der ausführbare Host-Code 3770(1) und der ausführbare CUDA-Geräte-Code 3784 auf der CPU 3790 bzw. der CUDA-fähigen GPU 3794 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3784 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3784, ohne darauf beschränkt zu sein, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
Ein CUDA/HCC-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, wird durch durchgezogene Linien und eine Reihe von Blasen mit der Bezeichnung C1-C6 dargestellt. In mindestens einer Ausführungsform und wie in der Blase mit der Bezeichnung C1 dargestellt, empfängt das CUDA-HIP-Übersetzungswerkzeug 3720 den CUDA-Quellcode 3710. In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung C2 dargestellt, übersetzt das CUDA-HIP-Übersetzungswerkzeug 3720 den CUDA-Quellcode 3710 in den HIP-Quellcode 3730. In mindestens einer Ausführungsform und wie mit der Blase C3 dargestellt, empfängt der HIP-Compilertreiber 3740 den HIP-Quellcode 3730 und bestimmt, dass das Zielgerät 3746 nicht CUDA-fähig ist.
In mindestens einer Ausführungsform erzeugt der HIP-Compilertreiber 3740 den HIP/HCC-Kompilierbefehl 3744 und überträgt sowohl den HIP/HCC-Kompilierbefehl 3744 als auch den HIP-Quellcode 3730 an den HCC 3760 (dargestellt durch die mit C4 bezeichnete Blase). In mindestens einer Ausführungsform und wie in Verbindung mit 37C ausführlicher beschrieben, konfiguriert der HIP/HCC-Kompilierungsbefehl 3744 den HCC 3760, um den HIP-Quellcode 3730 zu kompilieren, wobei, ohne Beschränkung darauf, ein HCC-Header und eine HIP/HCC-Laufzeitbibliothek verwendet werden. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/HCC-Kompilierungsbefehl 3744 erzeugt der HCC 3760 einen ausführbaren Host-Code 3770(2) und einen ausführbaren HCC-Geräte-Code 3782 (dargestellt mit einer Blase mit der Bezeichnung C5). In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung C6 dargestellt, können der ausführbare Host-Code 3770(2) und der ausführbare HCC-Geräte-Code 3782 auf der CPU 3790 bzw. der GPU 3792 ausgeführt werden.
In mindestens einer Ausführungsform kann, nachdem der CUDA-Quellcode 3710 in HIP-Quellcode 3730 übersetzt wurde, der HIP-Compilertreiber 3740 anschließend verwendet werden, um ausführbaren Code entweder für die CUDA-fähige GPU 3794 oder die GPU 3792 zu erzeugen, ohne CUDA-HIP-Übersetzungswerkzeug 3720 erneut auszuführen. In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3720 den CUDA-Quellcode 3710 in HIP-Quellcode 3730, der dann im Speicher abgelegt wird. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3740 dann den HCC 3760, um den ausführbaren Host-Code 3770(2) und den ausführbaren HCC-Geräte-Code 3782 basierend auf dem HIP-Quellcode 3730 zu erzeugen. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3740 anschließend den CUDA-Compiler 3750, um auf der Grundlage des gespeicherten HIP-Quellcodes 3730 den ausführbaren Host-Code 3770(1) und den ausführbaren CUDA-Geräte-Code 3784 zu erzeugen.
37B veranschaulicht ein System 3704, das so konfiguriert ist, dass es den CUDA-Quellcode 3710 von 37A unter Verwendung der CPU 3790 und der CUDA-fähigen GPU 3794 gemäß mindestens einer Ausführungsform kompiliert und ausführt. In mindestens einer Ausführungsform umfasst das System 3704, ohne Beschränkung darauf, den CUDA-Quellcode 3710, das CUDA-HIP-Übersetzungswerkzeug 3720, den HIP-Quellcode 3730, den HIP-Compilertreiber 3740, den CUDA-Compiler 3750, den ausführbaren Host-Code 3770(1), den ausführbaren CUDA-Geräte-Code 3784, die CPU 3790 und die CUDA-fähige GPU 3794.
In mindestens einer Ausführungsform und wie zuvor hierin in Verbindung mit 37A beschrieben, enthält der CUDA-Quellcode 3710, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3712, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3714, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3716 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3718. In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3710 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind.
In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3720 den CUDA-Quellcode 3710 in den HIP-Quellcode 3730. In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3720 jeden Kernel-Aufruf in dem CUDA-Quellcode 3710 von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem CUDA-Quellcode 3710 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe.
In mindestens einer Ausführungsform bestimmt der HIP-Compilertreiber 3740, dass das Zielgerät 3746 CUDA-fähig ist, und erzeugt den HIP/NVCC-Kompilierungsbefehl 3742. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3740 dann den CUDA-Compiler 3750 über den HIP/NVCC-Kompilierbefehl 3742, um den HIP-Quellcode 3730 zu kompilieren. In mindestens einer Ausführungsform stellt der HIP-Compilertreiber 3740 Zugriff auf einen HIP-zu-CUDA-Übersetzungsheader 3752 als Teil der Konfiguration des CUDA-Compilers 3750 bereit. In mindestens einer Ausführungsform übersetzt der HIP-zu-CUDA-Übersetzungsheader 3752 eine beliebige Anzahl von Mechanismen (z.B. Funktionen), die in einer beliebigen Anzahl von HIP-APIs spezifiziert sind, in eine beliebige Anzahl von Mechanismen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind. In mindestens einer Ausführungsform verwendet der CUDA-Compiler 3750 den HIP-zu-CUDA-Übersetzungsheader 3752 in Verbindung mit einer CUDA-Laufzeitbibliothek 3754, die der CUDA-Laufzeit-API 3702 entspricht, um den ausführbaren Host-Code 3770(1) und den ausführbaren CUDA-Geräte-Code 3784 zu erzeugen. In mindestens einer Ausführungsform können der ausführbare Host-Code 3770(1) und der ausführbare CUDA-Geräte-Code 3784 dann auf der CPU 3790 bzw. der CUDA-fähigen GPU 3794 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3784 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3784, ohne Beschränkung darauf, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
37C zeigt ein System 3706, das so konfiguriert ist, dass es den CUDA-Quellcode 3710 von 37A unter Verwendung einer CPU 3790 und einer nicht-CUDA-fähigen GPU 3792 kompiliert und ausführt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 3706, ohne Beschränkung darauf, den CUDA-Quellcode 3710, das CUDA-zu-HIP-Übersetzungswerkzeug 3720, den HIP-Quellcode 3730, den HIP-Compilertreiber 3740, den HCC 3760, den ausführbaren Host-Code 3770(2), den ausführbaren HCC-Geräte-Code 3782, die CPU 3790 und die GPU 3792.
In mindestens einer Ausführungsform und wie zuvor hierin in Verbindung mit 37A beschrieben, enthält der CUDA-Quellcode 3710, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3712, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3714, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3716 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3718. In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3710 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind.
In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3720 den CUDA-Quellcode 3710 in den HIP-Quellcode 3730. In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3720 jeden Kernel-Aufruf in dem CUDA-Quellcode 3710 von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem Quellcode 3710 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe.
In mindestens einer Ausführungsform bestimmt der HIP-Compilertreiber 3740 anschließend, dass das Zielgerät 3746 nicht CUDA-fähig ist, und erzeugt den HIP/HCC-Kompilierbefehl 3744. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3740 dann den HCC 3760, um den HIP/HCC-Kompilierbefehl 3744 auszuführen, um den HIP-Quellcode 3730 zu kompilieren. In mindestens einer Ausführungsform konfiguriert der HIP/HCC-Kompilierbefehl 3744 den HCC 3760 so, dass er, ohne Beschränkung darauf, eine HIP/HCC-Laufzeitbibliothek 3758 und einen HCC-Header 3756 verwendet, um ausführbaren Host-Code 3770(2) und ausführbaren HCC-Geräte-Code 3782 zu erzeugen. In mindestens einer Ausführungsform entspricht die HIP/HCC-Laufzeitbibliothek 3758 der HIP-Laufzeit-API 3732. In mindestens einer Ausführungsform enthält der HCC-Header 3756, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Interoperabilitätsmechanismen für HIP und HCC. In mindestens einer Ausführungsform können der ausführbare Host-Code 3770(2) und der ausführbare HCC-Geräte-Code 3782 auf der CPU 3790 bzw. der GPU 3792 ausgeführt werden.
38 veranschaulicht einen beispielhaften Kernel, der von dem CUDA-zu-HIP-Übersetzungswerkzeug 3720 von 37C übersetzt wurde, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform unterteilt der CUDA-Quellcode 3710 ein Gesamtproblem, das ein bestimmter Kernel lösen soll, in relativ grobe Teilprobleme, die unabhängig voneinander unter Verwendung von Thread-Blöcken gelöst werden können. In mindestens einer Ausführungsform umfasst jeder Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Threads. In mindestens einer Ausführungsform wird jedes Teilproblem in relativ feine Teile partitioniert, die kooperativ parallel von Threads innerhalb eines Thread-Blocks gelöst werden können. In mindestens einer Ausführungsform können Threads innerhalb eines Thread-Blocks zusammenarbeiten, indem sie Daten über einen gemeinsam genutzten Speicher gemeinsam nutzen und die Ausführung synchronisieren, um Speicherzugriffe zu koordinieren.
In mindestens einer Ausführungsform organisiert der CUDA-Quellcode 3710 Thread-Blöcke, die einem bestimmten Kernel zugeordnet sind, in ein eindimensionales, zweidimensionales oder dreidimensionales Gitter von Thread-Blöcken. In mindestens einer Ausführungsform beinhaltet jeder Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Threads, und beinhaltet ein Gitter, ohne Beschränkung darauf, eine beliebige Anzahl von Thread-Blöcken.
In mindestens einer Ausführungsform ist ein Kernel eine Funktion in dem Geräte-Code, die unter Verwendung eines „_global_“-Deklarationsbezeichners definiert ist. In mindestens einer Ausführungsform werden die Dimension eines Gitters, das einen Kernel für einen bestimmten Kernelaufruf ausführt, und zugehörige Streams unter Verwendung einer CUDA-Kernel-Startsyntax 3810 spezifiziert. In mindestens einer Ausführungsform wird die CUDA-Kernel-Start-Syntax 3810 als „KernelName«<GridSize, BlockSize, SharedMemorySize, Stream>» (KernelArguments);“ spezifiziert. In mindestens einer Ausführungsform ist eine Ausführungskonfigurationssyntax ein „«<...»>“-Konstrukt, das zwischen einem Kernelnamen („KernelName“) und einer eingeklammerten Liste von Kernelargumenten („KernelArguments“) eingefügt wird. In mindestens einer Ausführungsform umfasst die CUDA-Kernel-Startsyntax 3810, ohne Beschränkung darauf, eine CUDA-Startfunktionssyntax anstelle einer Ausführungskonfigurationssyntax.
In mindestens einer Ausführungsform ist „GridSize“ von einem Typ dim3 und spezifiziert die Dimension und die Größe eines Gitters. In mindestens einer Ausführungsform ist der Typ dim3 eine CUDA-definierte Struktur, die, ohne Beschränkung darauf, vorzeichenlose Ganzzahlen x, y und z beinhaltet. In mindestens einer Ausführungsform ist z standardmäßig gleich eins, falls z nicht spezifiziert ist. In mindestens einer Ausführungsform ist y standardmäßig gleich eins, falls y nicht spezifiziert ist. In mindestens einer Ausführungsform ist die Anzahl von Thread-Blöcken in einem Gitter gleich dem Produkt aus GridSize.x, GridSize.y und GridSize.z. In mindestens einer Ausführungsform ist „BlockSize“ vom Typ dim3 und gibt die Dimension und die Größe jedes Thread-Blocks an. In mindestens einer Ausführungsform ist die Anzahl der Threads pro Thread-Block gleich dem Produkt aus BlockSize.x, BlockSize.y und BlockSize.z. In mindestens einer Ausführungsform erhält jeder Thread, der einen Kernel ausführt, eine eindeutige Thread-ID, die innerhalb des Kernels über eine eingebaute Variable (z.B. „threadIdx“) zugänglich ist.
In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 3810 ist „SharedMemorySize“ ein optionales Argument, das eine Anzahl von Bytes in einem gemeinsam genutzten Speicher spezifiziert, der pro Thread-Block für einen bestimmten Kernel-Aufruf zusätzlich zu statisch zugewiesenem Speicher dynamisch zugewiesen wird. In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 3810 ist „SharedMemorySize“ standardmäßig auf null gesetzt. In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 3810 ist „Stream“ ein optionales Argument, das einen zugehörigen Stream angibt und standardmäßig auf null gesetzt ist, um einen Standardstream zu spezifizieren. In mindestens einer Ausführungsform ist ein Stream eine Folge von Befehlen (möglicherweise von verschiedenen Host-Threads ausgegeben), die der Reihe nach ausgeführt werden. In mindestens einer Ausführungsform können verschiedene Streams Befehle außerhalb der Reihe in Bezug aufeinander oder gleichzeitig ausführen.
In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3710, ohne Beschränkung darauf, eine Kerneldefinition für einen beispielhaften Kernel „MatAdd“ und eine Hauptfunktion. In mindestens einer Ausführungsform ist die Hauptfunktion ein Host-Code, der auf einem Host ausgeführt wird und, ohne Beschränkung darauf, einen Kernelaufruf enthält, der die Ausführung des Kernels „MatAdd“ auf einem Gerät bewirkt. In mindestens einer Ausführungsform und wie gezeigt, addiert der Kernel MatAdd zwei Matrizen A und B der Größe NxN, wobei N eine positive ganze Zahl ist, und speichert das Ergebnis in einer Matrix C. In mindestens einer Ausführungsform definiert die Hauptfunktion eine Variable threadsPerBlock als 16 mal 16 und eine Variable numBlocks als N/16 mal N/16. In mindestens einer Ausführungsform spezifiziert die Hauptfunktion dann den Kernelaufruf „MatAdd«<numBlocks, threadsPerBlock»(A, B, C);“. In mindestens einer Ausführungsform und gemäß der CUDA-Kernel-Start-Syntax 3810 wird der Kernel MatAdd unter Verwendung eines Gitters von Thread-Blöcken mit einer Dimension N/16 mal N/16 ausgeführt, wobei jeder Thread-Block eine Dimension von 16 mal 16 hat. In mindestens einer Ausführungsform umfasst jeder Thread-Block 286 Threads, wird ein Gitter mit genügend Blöcken erstellt, um einen Thread pro Matrixelement zu haben, und führt jeder Thread in einem solchen Gitter den Kernel MatAdd aus, um eine paarweise Addition durchzuführen.
In mindestens einer Ausführungsform übersetzt das CUDA-HIP-Übersetzungswerkzeug 3920 während des Übersetzens von CUDA-Quellcode 3910 in HIP-Quellcode 3930 jeden Kernelaufruf in dem CUDA-Quellcode 3910 von der CUDA-Kernel-Start-Syntax 3810 in eine HIP-Kernel-Start-Syntax 3820 und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem Quellcode 3910 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe. In mindestens einer Ausführungsform ist die HIP-Kernel-Start-Syntax 3820 als „hipLaunchKernelGGL(KernelName,GridSize, BlockSize, SharedMemorySize, Stream, KernelArguments);“ spezifiziert. In mindestens einer Ausführungsform hat jeder der Parameter KernelName, GridSize, BlockSize, ShareMemorySize, Stream und KernelArguments in der HIP-Kernel-Start-Syntax 3820 die gleiche Bedeutung wie in der CUDA-Kernel-Start-Syntax 3810 (hierin zuvor beschrieben). In mindestens einer Ausführungsform sind die Argumente SharedMemorySize und Stream in der HIP-Kernel-Startsyntax 3820 erforderlich und in der CUDA-Kernel-Startsyntax 3810 optional.
In mindestens einer Ausführungsform ist ein Teil des in 38 dargestellten HIP-Quellcodes 3730 identisch mit einem Teil des in 38 dargestellten CUDA-Quellcodes 3710, mit Ausnahme eines Kernelaufrufs, der die Ausführung des Kernels MatAdd auf einem Gerät bewirkt. In mindestens einer Ausführungsform ist der Kernel MatAdd in dem HIP-Quellcode 3730 mit demselben Deklarationsbezeichner „_global_“ definiert, mit dem der Kernel MatAdd in dem CUDA-Quellcode 3710 definiert ist. In mindestens einer Ausführungsform lautet ein Kernelaufruf in dem HIP-Quellcode 3730 „hipLaunchKernelGGL(MatAdd, numBlocks, threadsPerBlock, 0, 0, A, B, C);“, während ein entsprechender Kernelaufruf in dem CUDA-Quellcode 3710 „MatAdd«<numBlocks, threadsPerBlock»(A, B, C);“ lautet.
39 veranschaulicht die nicht-CUDA-fähige GPU 3792 von 37C in größerem Detail, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird die GPU 3792 von der AMD Corporation in Santa Clara entwickelt. In mindestens einer Ausführungsform kann die GPU 3792 so konfiguriert sein, dass sie Rechenoperationen hochparallel durchführt. In mindestens einer Ausführungsform ist die GPU 3792 so konfiguriert, dass sie Grafikpipelineoperationen wie Zeichenbefehle, Pixeloperationen, geometrische Berechnungen und andere Operationen ausführt, die mit dem Rendern eines Frames auf einer Anzeige verbunden sind. In mindestens einer Ausführungsform ist die GPU 3792 so konfiguriert, dass sie Operationen ausführt, die nichts mit Grafik zu tun haben. In mindestens einer Ausführungsform ist die GPU 3792 so konfiguriert, dass sie sowohl grafikbezogene als auch grafikfremde Operationen ausführt. In mindestens einer Ausführungsform kann die GPU 3792 so konfiguriert sein, dass sie Geräte-Code ausführt, der in dem HIP-Quellcode 3730 enthalten ist.
In mindestens einer Ausführungsform umfasst die GPU 3792, ohne Beschränkung darauf, eine beliebige Anzahl von programmierbaren Verarbeitungseinheiten 3920, einen Befehlsprozessor 3910, einen L2-Cache 3922, Speichercontroller 3970, DMA-Engines 3980(1), Systemspeichercontroller 3982, DMA-Engines 3980(2) und GPU-Controller 3984. In mindestens einer Ausführungsform beinhaltet jede programmierbare Verarbeitungseinheit 3920, ohne Beschränkung darauf, einen Arbeitslastverwalter 3930 und eine beliebige Anzahl von Recheneinheiten 3940. In mindestens einer Ausführungsform liest der Befehlsprozessor 3910 Befehle aus einer oder mehreren Befehlswarteschlangen (nicht dargestellt) und verteilt die Befehle an Arbeitslastverwalter 3930. In mindestens einer Ausführungsform verteilt der zugehörige Arbeitslastverwalter 3930 für jede programmierbare Verarbeitungseinheit 3920 Arbeit an in der programmierbaren Verarbeitungseinheit 3920 enthaltene Recheneinheiten 3940. In mindestens einer Ausführungsform kann jede Recheneinheit 3940 eine beliebige Anzahl von Thread-Blöcken ausführen, aber jeder Thread-Block wird auf einer einzigen Recheneinheit 3940 ausgeführt. In mindestens einer Ausführungsform ist eine Arbeitsgruppe ein Thread-Block.
In mindestens einer Ausführungsform beinhaltet jede Recheneinheit 3940, ohne Beschränkung darauf, eine beliebige Anzahl von SIMD-Einheiten 3950 und einen gemeinsamen Speicher 3960. In mindestens einer Ausführungsform implementiert jede SIMD-Einheit 3950 eine SIMD-Architektur und ist zur parallelen Ausführung von Operationen konfiguriert. In mindestens einer Ausführungsform beinhaltet jede SIMD-Einheit 3950, ohne Beschränkung darauf, eine Vektor-ALU 3952 und eine Vektorregisterdatei 3954. In mindestens einer Ausführungsform führt jede SIMD-Einheit 3950 einen anderen Warp aus. In mindestens einer Ausführungsform ist ein Warp eine Gruppe von Threads (z.B. 16 Threads), wobei jeder Thread in dem Warp zu einem einzelnen Thread-Block gehört und so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage eines einzelnen Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform kann Prädikation verwendet werden, um einen oder mehrere Threads in einem Warp zu deaktivieren. In mindestens einer Ausführungsform ist eine Spur ein Thread. In mindestens einer Ausführungsform ist ein Arbeitselement bzw. Workitem ein Thread. In mindestens einer Ausführungsform ist eine Wellenfront ein Thread. In mindestens einer Ausführungsform können verschiedene Wellenfronten in einem Thread-Block miteinander synchronisieren und über den gemeinsam genutzten Speicher 3960 kommunizieren.
In mindestens einer Ausführungsform werden programmierbare Verarbeitungseinheiten 3920 als „Shader-Engines“ bezeichnet. In mindestens einer Ausführungsform umfasst jede programmierbare Verarbeitungseinheit 3920, ohne Beschränkung darauf, eine beliebige Menge an dedizierter Grafikhardware zusätzlich zu Recheneinheiten 3940. In mindestens einer Ausführungsform umfasst jede programmierbare Verarbeitungseinheit 3920, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich null) von Geometrieprozessoren, eine beliebige Anzahl (einschließlich null) von Rasterisierern, eine beliebige Anzahl (einschließlich null) von Render-Backends, einen Arbeitslastverwalter 3930 und eine beliebige Anzahl von Recheneinheiten 3940.
In mindestens einer Ausführungsform teilen sich die Recheneinheiten 3940 einen L2-Cache 3922. In mindestens einer Ausführungsform ist der L2-Cache 3922 partitioniert. In mindestens einer Ausführungsform ist ein GPU-Speicher 3990 für alle Recheneinheiten 3940 in der GPU 3792 zugänglich. In mindestens einer Ausführungsform erleichtern Speichercontroller 3970 und Systemspeichercontroller 3982 die Datenübertragung zwischen der GPU 3792 und einem Host, und ermöglichen die DMA-Engines 3980(1) asynchrone Speicherübertragungen zwischen der GPU 3792 und einem solchen Host. In mindestens einer Ausführungsform erleichtern Speichercontroller 3970 und GPU-Controller 3984 Datenübertragungen zwischen der GPU 3792 und anderen GPUs 3792, und ermöglichen DMA-Engines 3980(2) asynchrone Speicherübertragungen zwischen der GPU 3792 und anderen GPUs 3792.
In mindestens einer Ausführungsform beinhaltet die GPU 3792, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Systemverbindungen, die Daten- und Steuerübertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten, die intern oder extern zur GPU 3792 sein können, hinweg erleichtern. In mindestens einer Ausführungsform beinhaltet die GPU 3792, ohne Beschränkung darauf, eine beliebige Anzahl und Art von E/A-Schnittstellen (z.B. PCIe), die mit einer beliebigen Anzahl und Art von Peripheriegeräten gekoppelt sind.
In mindestens einer Ausführungsform kann die GPU 3792, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von Display-Engines und eine beliebige Anzahl (einschließlich Null) von Multimedia-Engines enthalten. In mindestens einer Ausführungsform implementiert die GPU 3792 ein Speicher-Subsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und eine beliebige Art von Speichercontrollern (z.B. Speichercontroller 3970 und Systemspeichercontroller 3982) und Speichervorrichtungen (z.B. gemeinsam genutzte Speicher 3960) umfasst, die einer Komponente zugeordnet oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die GPU 3792 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Cache 4122) umfasst, die jeweils für eine beliebige Anzahl von Komponenten (z.B. SIMD-Einheiten 3950, Recheneinheiten 3940 und programmierbare Verarbeitungseinheiten 3920) reserviert oder von diesen gemeinsam genutzt werden können.
40 veranschaulicht, wie Threads eines beispielhaften CUDA-Grids 4020 gemäß mindestens einer Ausführungsform auf verschiedene Recheneinheiten 3940 von 39 abgebildet werden. In mindestens einer Ausführungsform und nur zu Erläuterungszwecken hat das Raster 4020 eine Gittergröße bzw. GridSize von BX mal BY mal 1 und eine Blockgröße bzw. BlockSize von TX mal TY mal 1. In mindestens einer Ausführungsform umfasst das Raster 4020 daher, ohne Beschränkung darauf, (BX * BY) Thread-Blöcke 4030 und umfasst jeder Thread-Block 4030, ohne Beschränkung darauf, (TX * TY) Threads 4040. Die Threads 4040 sind in 40 als verschnörkelte Pfeile dargestellt.
In mindestens einer Ausführungsform wird das Raster 4020 auf die programmierbare Verarbeitungseinheit 3920(1) abgebildet, die, ohne Beschränkung darauf, die Recheneinheiten 3940(1)-3940(C) umfasst. In mindestens einer Ausführungsform und wie gezeigt werden (BJ * BY) Thread-Blöcke 4030 auf die Recheneinheit 3940(1) abgebildet, und werden die restlichen Thread-Blöcke 4030 auf die Recheneinheit 3940(2) abgebildet. In mindestens einer Ausführungsform kann jeder Thread-Block 4030, ohne Beschränkung darauf, eine beliebige Anzahl von Warps enthalten, und ist jeder Warp einer anderen SIMD-Einheit 3950 von 39 zugeordnet.
In mindestens einer Ausführungsform können Warps in einem gegebenen Thread-Block 4030 zusammen synchronisieren und über gemeinsam genutzten Speicher 3960 in der zugeordneten Recheneinheit 3940 kommunizieren. Zum Beispiel und in mindestens einer Ausführungsform können Warps in dem Thread-Block 4030(BJ,1) zusammen synchronisieren und über den gemeinsam genutzten Speicher 3960(1) kommunizieren. Zum Beispiel und in mindestens einer Ausführungsform können Warps in dem Thread-Block 4030(BJ+1,1) zusammen synchronisieren und über den gemeinsam genutzten Speicher 3960(2) kommunizieren.
41 veranschaulicht die Migration von bestehendem CUDA-Code zu Data Parallel C++-Code, gemäß mindestens einer Ausführungsform. Data Parallel C++ (DPC++) kann sich auf eine offene, auf Standards basierende Alternative zu proprietären Sprachen mit nur einer Architektur beziehen, die es Entwicklern ermöglicht, Code für verschiedene Hardwareziele (CPUs und Beschleuniger wie GPUs und FPGAs) wiederzuverwenden und auch eine benutzerdefinierte Abstimmung für einen bestimmten Beschleuniger vorzunehmen. DPC++ verwendet ähnliche und/oder identische C- und C++-Konstrukte in Übereinstimmung mit ISO C++, mit denen Entwickler vertraut sein dürften. DPC++ beinhaltet den Standard SYCL von The Khronos Group zur Unterstützung von Datenparallelität und heterogener Programmierung. SYCL bezieht sich auf eine plattformübergreifende Abstraktionsschicht, die auf den zugrundeliegenden Konzepten, der Portabilität und der Effizienz von OpenCL aufbaut und es ermöglicht, Code für heterogene Prozessoren in einem „Single-Source“-Stil mit Standard-C++ zu schreiben. SYCL kann eine Single-Source-Entwicklung ermöglichen, bei der C++-Vorlagenfunktionen sowohl Host- als auch Gerätecode enthalten können, um komplexe Algorithmen zu konstruieren, die die OpenCL-Beschleunigung nutzen, und diese dann in ihrem gesamten Quellcode für verschiedene Datentypen wiederverwenden.
In mindestens einer Ausführungsform wird ein DPC++-Compiler verwendet, um DPC++-Quellcode zu kompilieren, der auf verschiedenen Hardware-Zielen eingesetzt werden kann. In mindestens einer Ausführungsform wird ein DPC++-Compiler verwendet, um DPC++-Anwendungen zu erzeugen, die auf verschiedenen Hardwarezielen eingesetzt werden können, und kann ein DPC++-Kompatibilitätswerkzeug verwendet werden, um CUDA-Anwendungen in ein Multiplattformprogramm in DPC++ zu migrieren. In mindestens einer Ausführungsform umfasst ein DPC++-Basis-Toolkit einen DPC++-Compiler zum Einsatz von Anwendungen auf verschiedenen Hardwarezielen, eine DPC++-Bibliothek zur Steigerung der Produktivität und Leistung auf CPUs, GPUs und FPGAs, ein DPC++-Kompatibilitätstool zur Migration von CUDA-Anwendungen in Multiplattform-Anwendungen und eine beliebige geeignete Kombination davon.
In mindestens einer Ausführungsform wird ein DPC++-Programmiermodell verwendet, um einen oder mehrere Aspekte im Zusammenhang mit der Programmierung von CPUs und Beschleunigern zu vereinfachen, indem moderne C++-Funktionen verwendet werden, um Parallelität mit einer Programmiersprache namens Data Parallel C++ auszudrücken. Die DPC++-Programmiersprache kann zur Code-Wiederverwendung für Hosts (z.B. eine CPU) und Beschleuniger (z.B. eine GPU oder FPGA) unter Verwendung einer einzigen Quellsprache verwendet werden, wobei Ausführungs- und Speicherabhängigkeiten klar kommuniziert werden. Mappings innerhalb des DPC++-Codes können verwendet werden, um eine Anwendung auf einer Hardware oder einem Satz von Hardwaregeräten laufen zu lassen, die eine Arbeitslast am besten beschleunigen. Ein Host kann verfügbar sein, um die Entwicklung und das Debugging von Gerätecode zu vereinfachen, selbst auf Plattformen, die keinen Beschleuniger zur Verfügung haben.
In mindestens einer Ausführungsform wird der CUDA-Quellcode 4100 als Eingabe für ein DPC++-Kompatibilitätstool 4102 bereitgestellt, um menschenlesbares DPC++ 4104 zu erzeugen. In mindestens einer Ausführungsform enthält der für den Menschen lesbare DPC++ 4104 Inline-Kommentare, die vom DPC++-Kompatibilitätstool 4102 generiert werden und den Entwickler anleiten, wie und/oder wo er den DPC++-Code modifizieren muss, um die Codierung und Abstimmung auf die gewünschte Leistung 4106 abzuschließen und dadurch den DPC++-Quellcode 4108 zu erzeugen.
In mindestens einer Ausführungsform ist oder enthält der CUDA-Quellcode 4100 eine Sammlung von menschenlesbarem Quellcode in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist der CUDA-Quellcode 4100 ein von Menschen lesbarer Quellcode in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist eine CUDA-Programmiersprache eine Erweiterung der Programmiersprache C++, die ohne Einschränkung Mechanismen zur Definition von Gerätecode und zur Unterscheidung zwischen Gerätecode und Hostcode enthält. In mindestens einer Ausführungsform ist der Gerätecode ein Quellcode, der nach der Kompilierung auf einem Gerät (z.B. einer GPU oder einem FPGA) ausführbar ist und mehrere parallelisierbare Arbeitsabläufe bzw. Workflows enthalten kann, die auf einem oder mehreren Prozessorkernen eines Geräts ausgeführt werden können. In mindestens einer Ausführungsform kann ein Gerät ein Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist, z.B. eine CUDA-fähige GPU, GPU oder eine andere GPGPU usw. In mindestens einer Ausführungsform ist der Hostcode ein Quellcode, der nach der Kompilierung auf einem Host ausführbar ist. In mindestens einer Ausführungsform können ein Teil oder der gesamte Hostcode und Gerätecode parallel auf einer CPU und einer GPU/FPGA ausgeführt werden. In mindestens einer Ausführungsform ist ein Host ein Prozessor, der für die sequentielle Anweisungsverarbeitung optimiert ist, wie beispielsweise eine CPU. Der in Verbindung mit 41 beschriebene CUDA-Quellcode 4100 kann mit den an anderer Stelle in diesem Dokument beschriebenen Quellcodes übereinstimmen.
In mindestens einer Ausführungsform bezieht sich das DPC++-Kompatibilitätswerkzeug 4102 auf ein ausführbares Werkzeug, ein Programm, eine Anwendung oder eine andere geeignete Art von Werkzeug, das zur Erleichterung der Migration von CUDA-Quellcode 4100 zu DPC++-Quellcode 4108 verwendet wird. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätswerkzeug 4102 ein befehlszeilenbasiertes Code-Migrationswerkzeug, das als Teil eines DPC++-Toolkits verfügbar ist und zur Portierung bestehender CUDA-Quellen auf DPC++ verwendet wird. In mindestens einer Ausführungsform konvertiert das DPC++-Kompatibilitätswerkzeug 4102 einen Teil oder den gesamten Quellcode einer CUDA-Anwendung von CUDA nach DPC++ und erzeugt eine resultierende Datei, die zumindest teilweise in DPC++ geschrieben ist und als menschenlesbares DPC++ 4104 bezeichnet wird. In mindestens einer Ausführungsform enthält das menschenlesbare DPC++ 4104 Kommentare, die vom DPC++-Kompatibilitätswerkzeug 4102 erzeugt werden, um anzuzeigen, wo ein Benutzereingriff erforderlich sein kann. In mindestens einer Ausführungsform ist ein Benutzereingriff erforderlich, wenn der CUDA-Quellcode 4100 eine CUDA-API aufruft, für die es keine analoge DPC++-API gibt; andere Beispiele, bei denen ein Benutzereingriff erforderlich ist, werden später ausführlicher behandelt.
In mindestens einer Ausführungsform umfasst ein Arbeitsablauf zum Migrieren von CUDA-Quellcode 4100 (z.B. einer Anwendung oder eines Teils davon) das Erstellen einer oder mehrerer Kompilierungsdatenbankdateien; das Migrieren von CUDA zu DPC++ unter Verwendung eines DPC++-Kompatibilitätswerkzeugs 4102; das Abschließen der Migration und das Überprüfen der Korrektheit, wodurch DPC++-Quellcode 4108 erzeugt wird; und das Kompilieren von DPC++-Quellcode 4108 mit einem DPC++-Compiler zum Erzeugen einer DPC++-Anwendung. In mindestens einer Ausführungsform stellt ein Kompatibilitätswerkzeug ein Dienstprogramm bereit, das Befehle abfängt, die bei der Ausführung von Makefile verwendet werden, und sie in einer Kompilierungsdatenbankdatei speichert. In mindestens einer Ausführungsform wird eine Datei im JSON-Format gespeichert. In mindestens einer Ausführungsform wandelt ein abgefangener Befehl den Makefile-Befehl in einen DPC-Kompatibilitätsbefehl um.
In mindestens einer Ausführungsform ist intercept-build ein Hilfsskript, das einen Build-Prozess abfängt, um Kompilierungsoptionen, Makrodefinitionen und Include-Pfade zu erfassen, und diese Daten in eine Kompilierungsdatenbankdatei schreibt. In mindestens einer Ausführungsform handelt es sich bei der Kompilierungsdatenbankdatei um eine JSON-Datei. In mindestens einer Ausführungsform analysiert das DPC++-Kompatibilitätswerkzeug 4102 eine Kompilierungsdatenbank und wendet Optionen an, wenn Eingabequellen migriert werden. In mindestens einer Ausführungsform ist die Verwendung von intercept-build optional, wird aber für Make- oder CMake-basierte Umgebungen dringend empfohlen. In mindestens einer Ausführungsform enthält eine Migrationsdatenbank Befehle, Verzeichnisse und Dateien: Der Befehl kann die erforderlichen Kompilierungsflags enthalten; das Verzeichnis kann Pfade zu Header-Dateien enthalten; die Datei kann Pfade zu CUDA-Dateien enthalten.
In mindestens einer Ausführungsform migriert das DPC++-Kompatibilitätswerkzeug 4102 CUDA-Code (z.B. Anwendungen), der in CUDA geschrieben wurde, nach DPC++, indem es, wo immer möglich, DPC++ generiert. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätstool 4102 als Teil eines Toolkits erhältlich. In mindestens einer Ausführungsform umfasst ein DPC++-Toolkit ein Intercept-Build-Tool. In mindestens einer Ausführungsform erstellt ein Intercept-Build-Tool eine Kompilierungsdatenbank, die Kompilierungsbefehle zur Migration von CUDA-Dateien erfasst. In mindestens einer Ausführungsform wird eine von einem Intercept-Built-Werkzeug erzeugte Kompilierungsdatenbank vom DPC++-Kompatibilitätswerkzeug 4102 verwendet, um CUDA-Code nach DPC++ zu migrieren. In mindestens einer Ausführungsform werden Nicht-CUDA-C++-Code und -Dateien unverändert migriert. In mindestens einer Ausführungsform generiert das DPC++-Kompatibilitätstool 4102 menschenlesbaren DPC++ 4104, bei dem es sich um DPC++-Code handeln kann, der in der vom DPC++-Kompatibilitätstool 4102 generierten Form nicht vom DPC++-Compiler kompiliert werden kann und zusätzliches Ausloten erfordert, um Teile des Codes, die nicht korrekt migriert wurden, zu verifizieren, und der manuelle Eingriffe, beispielsweise durch einen Entwickler, erfordern kann. In mindestens einer Ausführungsform bietet das DPC++-Kompatibilitätstool 4102 in den Code eingebettete Hinweise oder Werkzeuge, die dem Entwickler helfen, zusätzlichen Code, der nicht automatisch migriert werden konnte, manuell zu migrieren. In mindestens einer Ausführungsform ist die Migration ein einmaliger Vorgang für eine Quelldatei, ein Projekt oder eine Anwendung.
In mindestens einer Ausführungsform ist das DPC++ Kompatibilitätswerkzeug 41002 in der Lage, alle Teile des CUDA-Codes erfolgreich nach DPC++ zu migrieren, und es kann lediglich ein optionaler Schritt zur manuellen Überprüfung und Abstimmung der Leistung des erzeugten DPC++ Quellcodes erfolgen. In mindestens einer Ausführungsform erzeugt das DPC++-Kompatibilitätswerkzeug 4102 direkt DPC++-Quellcode 4108, der von einem DPC++-Compiler kompiliert wird, ohne dass ein menschliches Eingreifen erforderlich ist oder genutzt wird, um den vom DPC++-Kompatibilitätswerkzeug 4102 erzeugten DPC++-Code zu ändern. In mindestens einer Ausführungsform erzeugt das DPC++-Kompatibilitätswerkzeug kompilierbaren DPC++-Code, der optional von einem Entwickler auf Leistung, Lesbarkeit, Wartbarkeit, andere verschiedene Überlegungen oder eine beliebige Kombination davon abgestimmt werden kann.
In mindestens einer Ausführungsform werden eine oder mehrere CUDA-Quelldateien zumindest teilweise mit dem DPC++-Kompatibilitätswerkzeug 4102 in DPC++-Quelldateien migriert. In mindestens einer Ausführungsform enthält der CUDA-Quellcode eine oder mehrere Header-Dateien, die auch CUDA-Header-Dateien enthalten können. In mindestens einer Ausführungsform enthält eine CUDA-Quelldatei eine <cuda.h>-Header-Datei und eine <stdio.h>-Header-Datei, die zum Drucken von Text verwendet werden kann. In mindestens einer Ausführungsform kann ein Teil einer Vektoradditionskern-CUDA-Quelldatei geschrieben werden als oder mit Bezug zu:

      #include <cuda.h>
      #include <stdio.h>
      #define VECTOR_SIZE 256

       [] global_ void VectorAddKernel(float* A, float* B, float* C)

      {
        A[threadldx.x] = threadldx.x + 1.0f;

         B[threadldx.x] = threadldx.x + 1.0f;

        C[threadldx.x] = A[threadldx.x] + B[threadldx.x];

       
      }
      int main()
      {

      {float *d_A, *d_B, *d_C;
        cudaMalloc(& d_A, VECTOR_SIZE*sizeof(float));
        cudaMalloc(& d_B, VECTOR_SIZE*sizeof(float));
        cudaMalloc(& d_C, VECTOR_SIZE*sizeof(float));
        VectorAddKernel<<<1, VECTOR_SIZE>>>(d_A, d_B, d_C);
        float Result[VECTOR_SIZE] = { };
        cudaMemcpy(Result, d_C, VECTOR_SIZE*sizeof(float),

       cudaMemcpyDeviceToHost);

        cudaFree(d_A);
        cudaFree(d_B);
        cudaFree(d_C);
        for (int i=0; i<VECTOR_SIZE; i++ { 






          if (i % 16== 0){
          }
            printf("\n");
          }
          printf("%f ", Result[i]);
       }



       return 0;
     }

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei analysiert das DPC++-Kompatibilitätswerkzeug 4102 einen CUDA-Quellcode und ersetzt die Header-Dateien durch geeignete DPC++- und SYCL-Header-Dateien. In mindestens einer Ausführungsform enthalten die DPC++-Header-Dateien Hilfsdeklarationen. In CUDA gibt es das Konzept einer Thread-ID, und dementsprechend gibt es in DPC++ oder SYCL für jedes Element einen lokalen Bezeichner.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei gibt es zwei Vektoren A und B, die initialisiert werden, und wird ein Vektoradditionsergebnis als Teil von VectorAddKernel() in den Vektor C gestellt. In mindestens einer Ausführungsform konvertiert das DPC++-Kompatibilitätswerkzeug 4102 CUDA-Thread-IDs, die zur Indexierung von Arbeitselementen verwendet werden, in eine SYCL-Standardadressierung für Arbeitselemente über eine lokale ID als Teil der Migration von CUDA-Code in DPC++-Code. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätswerkzeug 4102 erzeugte DPC++-Code optimiert werden, z.B. durch Verringerung der Dimensionalität eines nd_item, wodurch die Speicher- und/oder Prozessorauslastung erhöht wird.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei wird die Speicherzuweisung migriert. In mindestens einer Ausführungsform wird cudaMalloc() zu einem einheitlichen SYCL-Aufruf malloc_device() mit gemeinsamem Speicher migriert, dem ein Gerät und ein Kontext übergeben wird, wobei SYCL-Konzepte wie Plattform, Gerät, Kontext und Warteschlange verwendet werden. In mindestens einer Ausführungsform kann eine SYCL-Plattform mehrere Geräte haben (z.B. Host- und GPU-Geräte); kann ein Gerät mehrere Warteschlangen haben, an die Aufträge übermittelt werden können; kann jedes Gerät einen Kontext haben; und kann ein Kontext mehrere Geräte haben und gemeinsam genutzte Speicherobjekte verwalten.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei ruft eine main()-Funktion VectorAddKernel() auf, um zwei Vektoren A und B zu addieren und das Ergebnis in Vektor C zu speichern. In mindestens einer Ausführungsform wird der CUDA-Code zum Aufrufen von VectorAddKernel() durch DPC++-Code ersetzt, um einen Kernel zur Ausführung an eine Befehlswarteschlange zu übergeben. In mindestens einer Ausführungsform übergibt ein Befehlsgruppen-Handler cgh Daten, Synchronisierung und Berechnungen, die an die Warteschlange übermittelt werden, wird parallel_for für eine Anzahl globaler Elemente und eine Anzahl von Arbeitselementen in dieser Arbeitsgruppe aufgerufen, in der VectorAddKernel() aufgerufen wird.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei werden CUDA-Aufrufe zum Kopieren von Gerätespeicher und zum anschließenden Freigeben von Speicher für die Vektoren A, B und C in entsprechende DPC++-Aufrufe migriert. In mindestens einer Ausführungsform wird der C++-Code (z.B. der Standard-ISO-C++-Code zum Drucken eines Vektors von Gleitkommavariablen) unverändert migriert, ohne vom DPC++-Kompatibilitätswerkzeug 4102 geändert zu werden. In mindestens einer Ausführungsform modifiziert das DPC++-Kompatibilitätswerkzeug 4102 die CUDA-APIs für die Speichereinrichtung und/oder Host-Aufrufe, um den Kernel auf dem Beschleunigungsgerät auszuführen. In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei wird ein entsprechendes, für den Menschen lesbares DPC++ 4104 (das z.B. kompiliert werden kann) geschrieben als oder mit Bezug zu:

      #include <CL/sycl.hpp>
      #include <dpct/dpct.hpp>
      #define VECTOR_SIZE 256
      void VectorAddKernel(float* A, float* B, float* C,
                                         sycl::nd_item<3> item_ct1) 



     {
      {A[item_ct1 .get_local_id(2)] = item ct1.get_local_id(2) + 1.0f;
         B[item ct1.get_local_id(2)] = item ct1.get_local_id(2) + 1.0f;

        C[item ct1.get_local_id(2)] =

       }A[item_ct1.get_local_id(2)] + B[item_ct1.get_local_id(2)];

     }
       int main()

     {

      {float *d_A, *d_B, *d_C;
        d_A = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
          dpct::get_current_device(),
          dpct::get_default_ context());
        d_B = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
          dpct::get_current_device(),
          dpct::get_default_ context());
        d_C = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
          dpct::get_current_device(),
          dpct::get_default_ context());
        dpct::get_default_queue_wait().submit([&](sycl::handler & cgh) {
          cgh.parallel_for(
             sycl::nd_range<3>(sycl::range<3>(1, 1, 1) *
                                  sycl::range<3>(1, 1, VECTOR_SIZE) *
                                  sycl::range<3>(1, 1, VECTOR_SIZE)),
            [=](sycl::nd_items<3> item_ct1) {
            }); VectorAddKernel(d_A, d_B, d_C, item_ct1);
        });
     });
        float Result [VECTOR_SIZE] = { };
        dpct::get_default_queue_wait()
          .memcpy(Result, d_C, VECTOR_SIZE * sizeof(float)) 






          .wait();
        sycl::free(d_A, dpct::get_default_context());
        sycl::free(d_B, dpct::get_default_context());
        sycl::free(d_C, dpct::get_default_context());
        for (int i=0; i<VECTOR_SIZE; i++ {
          if(i % 16== 0){
              printf("\n");
          }
       }}printf("%f ", Result [i]);
      }

        return 0;
    }

In mindestens einer Ausführungsform bezieht sich das für den Menschen lesbare DPC++ 4104 auf die vom DPC++-Kompatibilitätswerkzeug 4102 erzeugte Ausgabe und kann auf die eine oder andere Weise optimiert werden. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätstool 4102 erzeugte, für den Menschen lesbare DPC++ 4104 von einem Entwickler nach der Migration manuell bearbeitet werden, um ihn wartbarer zu machen, die Leistung zu verbessern oder andere Aspekte zu berücksichtigen. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätstool 41002 erzeugte DPC++-Code, wie z.B. DPC++ disclosed, durch Entfernen der wiederholten Aufrufe von get_current_device() und/oder get_default_context() für jeden malloc_device()-Aufruf optimiert werden. In mindestens einer Ausführungsform verwendet der oben erzeugte DPC++-Code einen dreidimensionalen nd_range, der so umgestaltet werden kann, dass er nur eine einzige Dimension verwendet, wodurch die Speichernutzung reduziert wird. In mindestens einer Ausführungsform kann ein Entwickler den vom DPC++-Kompatibilitätstool 4102 erzeugten DPC++-Code manuell bearbeiten und die Verwendung von gemeinsam genutztem Speicher durch Accessoren ersetzen. In mindestens einer Ausführungsform verfügt das DPC++-Kompatibilitätswerkzeug 4102 über eine Option zum Ändern der Art und Weise, wie es CUDA-Code in DPC++-Code migriert. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätswerkzeug 4102 sehr ausführlich, da es eine allgemeine Vorlage für die Migration von CUDA-Code in DPC++-Code verwendet, die für eine große Anzahl von Fällen funktioniert.

In mindestens einer Ausführungsform umfasst ein Arbeitsablauf für die Migration von CUDA zu DPC++ folgende Schritte: Vorbereitung der Migration mithilfe des Intercept-Build-Skripts; Durchführung der Migration von CUDA-Projekten zu DPC++ mithilfe des DPC++-Kompatibilitätswerkzeugs 4102; manuelle Überprüfung und Bearbeitung der migrierten Quelldateien auf Vollständigkeit und Korrektheit; und Kompilierung des endgültigen DPC++-Codes zur Erzeugung einer DPC++-Anwendung. In mindestens einer Ausführungsform kann eine manuelle Überprüfung des DPC++-Quellcodes in einem oder mehreren Szenarien erforderlich sein, einschließlich, aber nicht beschränkt auf: migrierte API gibt keinen Fehlercode zurück (CUDA-Code kann einen Fehlercode zurückgeben, der dann von der Anwendung verwendet werden kann, aber SYCL verwendet Ausnahmen, um Fehler zu melden, und verwendet daher keine Fehlercodes, um Fehler aufzudecken); CUDA-Compute-Capability-abhängige Logik wird von DPC++ nicht unterstützt; Anweisung konnte nicht entfernt werden. In mindestens einer Ausführungsform können Szenarien, in denen DPC++-Code ein manuelles Eingreifen erfordert, ohne Einschränkung Folgendes umfassen: Ersetzen der Fehlercodelogik durch (*,0)-Code oder Auskommentieren; keine äquivalente DPC++-API verfügbar; CUDA-Compute-Capability-abhängige Logik; hardwareabhängige API (clock()); fehlende Funktionen, nicht unterstützte API; Logik zur Messung der Ausführungszeit; Umgang mit eingebauten Vektortypkonflikten; Migration der cuBLAS-API; und mehr.

In mindestens einer Ausführungsform verwenden eine oder mehrere der hierin beschriebenen Techniken ein oneAPI-Programmiermodell. In mindestens einer Ausführungsform bezieht sich ein oneAPI-Programmiermodell auf ein Programmiermodell für die Interaktion mit verschiedenen Rechenbeschleuniger-Architekturen. In mindestens einer Ausführungsform bezieht sich oneAPI auf eine Anwendungsprogrammierschnittstelle (API), die für die Interaktion mit verschiedenen Rechenbeschleuniger-Architekturen entwickelt wurde. In mindestens einer Ausführungsform nutzt ein oneAPI-Programmiermodell eine DPC++-Programmiersprache. In mindestens einer Ausführungsform bezieht sich eine DPC++-Programmiersprache auf eine Hochsprache für die Produktivität der datenparallelen Programmierung. In mindestens einer Ausführungsform basiert eine DPC++-Programmiersprache zumindest teilweise auf den Programmiersprachen C und/oder C++. In mindestens einer Ausführungsform ist ein oneAPI-Programmiermodell ein Programmiermodell wie beispielsweise diejenigen, die von der Intel Corporation in Santa Clara, CA, entwickelt wurden.

In mindestens einer Ausführungsform wird eine oneAPI und/oder ein oneAPI-Programmiermodell genutzt, um mit verschiedenen Beschleuniger-, GPU-, Prozessor-Architekturen, und/oder Variationen davon, zu interagieren. In mindestens einer Ausführungsform umfasst oneAPI eine Reihe von Bibliotheken, die verschiedene Funktionalitäten implementieren. In mindestens einer Ausführungsform umfasst oneAPI mindestens eine oneAPI-DPC++-Bibliothek, eine oneAPI-Mathematikkernel-Bibliothek, eine oneAPI-Datenanalysebibliothek, eine oneAPI-Bibliothek für tiefe neuronale Netzwerke, eine oneAPI-Bibliothek für kollektive Kommunikation, eine oneAPI-Bibliothek für Threading-Aufbaublöcke, eine oneAPI-Bibliothek für Videoverarbeitung und/oder Variationen davon.

In mindestens einer Ausführungsform ist eine oneAPI-DPC++-Bibliothek, auch als oneDPL bezeichnet, eine Bibliothek, die Algorithmen und Funktionen zur Beschleunigung der DPC++-Kernelprogrammierung implementiert. In mindestens einer Ausführungsform implementiert oneDPL eine oder mehrere Funktionen der Standardvorlagenbibliothek bzw. Standard Template Library (STL). In mindestens einer Ausführungsform implementiert oneDPL eine oder mehrere parallele STL-Funktionen. In mindestens einer Ausführungsform stellt oneDPL einen Satz von Bibliotheksklassen und -funktionen wie beispielsweise parallele Algorithmen, Iteratoren, Funktionsobjektklassen, bereichsbasierte API und/oder Variationen davon bereit. In mindestens einer Ausführungsform implementiert oneDPL eine oder mehrere Klassen und/oder Funktionen einer C++-Standardbibliothek. In mindestens einer Ausführungsform implementiert oneDPL eine oder mehrere Zufallszahlengeneratorfunktionen.

In mindestens einer Ausführungsform ist eine oneAPI-Mathematikkernel-Bibliothek, die auch als oneMKL bezeichnet wird, eine Bibliothek, die verschiedene optimierte und parallelisierte Routinen für verschiedene mathematische Funktionen und/oder Operationen implementiert. In mindestens einer Ausführungsform implementiert oneMKL ein oder mehrere grundlegende Unterprogramme für lineare Algebra bzw. Basic Linear Algebra Subprograms (BLAS) und/oder dichte Linear Algebra Package (LAPACK)-Routinen für lineare Algebra. In mindestens einer Ausführungsform implementiert oneMKL eine oder mehrere dünn besetzte BLAS-Routinen für lineare Algebra. In mindestens einer Ausführungsform implementiert oneMKL einen oder mehrere Zufallszahlengeneratoren (RNGs). In mindestens einer Ausführungsform implementiert oneMKL eine oder mehrere Vektormathematik (VM)-Routinen für mathematische Operationen mit Vektoren. In mindestens einer Ausführungsform implementiert oneMKL eine oder mehrere Fast-Fourier-Transformation (FFT)-Funktionen.

In mindestens einer Ausführungsform ist eine oneAPI-Datenanalysebibliothek, die auch als oneDAL bezeichnet wird, eine Bibliothek, die verschiedene Datenanalyseanwendungen und verteilte Berechnungen implementiert. In mindestens einer Ausführungsform implementiert oneDAL verschiedene Algorithmen für die Vorverarbeitung, Transformation, Analyse, Modellierung, Validierung und Entscheidungsfindung für die Datenanalyse in Stapel-, Online- und verteilten Verarbeitungsmodi der Berechnung. In mindestens einer Ausführungsform implementiert oneDAL verschiedene C++ und/oder Java APIs und verschiedene Konnektoren zu einer oder mehreren Datenquellen. In mindestens einer Ausführungsform implementiert oneDAL DPC++ API-Erweiterungen zu einer herkömmlichen C++-Schnittstelle und ermöglicht die Nutzung von GPUs für verschiedene Algorithmen.

In mindestens einer Ausführungsform ist eine oneAPI-Bibliothek für tiefe neuronale Netzwerke, die auch als oneDNN bezeichnet wird, eine Bibliothek, die verschiedene Deep Learning-Funktionen implementiert. In mindestens einer Ausführungsform implementiert oneDNN verschiedene neuronale Netzwerk-, maschinelle Lern- und Deep-Learning-Funktionen, Algorithmen und/oder Variationen davon.

In mindestens einer Ausführungsform ist eine OneAPI-Bibliothek für kollektive Kommunikation, die auch als oneCCL bezeichnet wird, eine Bibliothek, die verschiedene Anwendungen für Deep Learning und maschinelles Lernen implementiert. In mindestens einer Ausführungsform baut oneCCL auf Kommunikations-Middleware auf niedrigerer Ebene auf, wie z. B. Message Passing Interface (MPI) und libfabrics. In mindestens einer Ausführungsform ermöglicht oneCCL eine Reihe von Deep-Learning-spezifischen Optimierungen, wie z. B. Priorisierung, persistente Operationen, Ausführungen außerhalb der Reihenfolge und/oder Variationen davon. In mindestens einer Ausführungsform implementiert oneCCL verschiedene CPU- und GPU-Funktionen.

In mindestens einer Ausführungsform ist eine oneAPI-Threading-Aufbaublock-Bibliothek, die auch als oneTBB bezeichnet wird, eine Bibliothek, die verschiedene parallelisierte Prozesse für verschiedene Anwendungen implementiert. In mindestens einer Ausführungsform wird oneTBB für aufgabenbasierte, gemeinsam genutzte parallele Programmierung auf einem Host genutzt. In mindestens einer Ausführungsform implementiert oneTBB generische parallele Algorithmen. In mindestens einer Ausführungsform implementiert oneTBB nebenläufige Container. In mindestens einer Ausführungsform implementiert oneTBB einen skalierbaren Speicherallokator. In mindestens einer Ausführungsform implementiert oneTBB einen Arbeit stehlenden Aufgabenplaner. In mindestens einer Ausführungsform implementiert oneTBB Synchronisationsprimitive auf niedriger Ebene. In mindestens einer Ausführungsform ist oneTBB compilerunabhängig und kann auf verschiedenen Prozessoren wie GPUs, PPUs, CPUs und/oder Variationen davon eingesetzt werden.

In mindestens einer Ausführungsform ist eine oneAPI-Videoverarbeitungsbibliothek, die auch als oneVPL bezeichnet wird, eine Bibliothek, die zum Beschleunigen von Videoverarbeitung in einer oder mehreren Anwendungen eingesetzt wird. In mindestens einer Ausführungsform implementiert oneVPL verschiedene Funktionen zur Videodecodierung, -codierung und -verarbeitung. In mindestens einer Ausführungsform implementiert oneVPL verschiedene Funktionen für Medien-Pipelines auf CPUs, GPUs und anderen Beschleunigern. In mindestens einer Ausführungsform implementiert oneVPL eine Geräteerkennung und -auswahl in medienzentrierten und videoanalytischen Arbeitslasten. In mindestens einer Ausführungsform implementiert oneVPL API-Primitive für die gemeinsame Nutzung von Null-Kopie-Puffern.

In mindestens einer Ausführungsform nutzt ein oneAPI-Programmiermodell eine DPC++-Programmiersprache. In mindestens einer Ausführungsform ist eine DPC++-Programmiersprache eine Programmiersprache, die, ohne Beschränkung darauf, funktional ähnliche Versionen von CUDA-Mechanismen enthält, um Gerätecode zu definieren und zwischen Gerätecode und Hostcode zu unterscheiden. In mindestens einer Ausführungsform kann eine DPC++-Programmiersprache eine Teilmenge der Funktionalität einer CUDA-Programmiersprache enthalten. In mindestens einer Ausführungsform werden eine oder mehrere CUDA-Programmiermodelloperationen unter Verwendung eines oneAPI-Programmiermodells mit einer DPC++-Programmiersprache durchgeführt.

Es wird angemerkt, dass sich die hier beschriebenen Ausführungsbeispiele auf ein CUDA-Programmiermodell beziehen können, die hier beschriebenen Techniken jedoch mit jedem beliebigen geeigneten Programmiermodell, wie beispielsweise HIP, oneAPI und/oder Variationen davon, genutzt werden können.

Mindestens eine Ausführungsform der Offenbarung kann im Hinblick auf die folgenden Abschnitte beschrieben werden:

1. Ein Prozessor, umfassend: eine oder mehrere Schaltkreise zum Durchführen einer Speicherbarrierenoperation zum Veranlassen, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird.
2. Der Prozessor nach Abschnitt 1, wobei die Speicherbarrierenoperation Synchronisationsinformationen für die Vielzahl von Gruppen von Threads an einem einzigen adressierbaren Speicherort speichert.
3. Der Prozessor nach Abschnitt 2, wobei die Synchronisationsinformationen als ein Bitfeld gespeichert sind, wobei unterschiedliche Gruppen von Bits eine Synchronisation einzelner Gruppen von Threads anzeigen.
4. Der Prozessor nach Abschnitt 3, wobei einzelne Bits des Bitfelds eine Untergruppe von Threads repräsentieren, die auf einem symmetrischen Multiprozessor parallel ausgeführt werden können.
5. Der Prozessor nach einem der Abschnitte 2 bis 4, wobei die Synchronisationsinformationen unter Verwendung einer atomaren logischen Operation manipuliert werden.
6. Der Prozessor nach einem der vorhergehenden Abschnitte, wobei die Speicherbarrierenoperation veranlasst, dass die Vielzahl von Gruppen von Threads parallel ausgeführt werden.
7. Der Prozessor nach Abschnitt 6, wobei eine einzelne Gruppe der Vielzahl von Gruppen von Threads eine kooperative Threadgruppe ist.
8. Der Prozessor nach Abschnitt 7, wobei sich die kooperative Threadgruppe über eine Vielzahl von Warps erstreckt.
9. Ein Computerimplementiertes Verfahren, umfassend ein Durchführen einer Speicherbarrierenoperation zum Veranlassen, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird.
10. Das computerimplementierte Verfahren nach Abschnitt 9, wobei die Speicherbarrierenoperation Synchronisationsinformationen für die Vielzahl von Gruppen von Threads an einem einzigen adressierbaren Speicherort speichert.
11. Das computerimplementierte Verfahren nach Abschnitt 10, wobei die Synchronisationsinformationen als ein Bitfeld gespeichert sind, wobei unterschiedliche Gruppen von Bits eine Synchronisation einzelner Gruppen von Threads anzeigen.
12. Das computerimplementierte Verfahren nach Abschnitt 11, wobei einzelne Bits des Bitfelds eine Untergruppe von Threads repräsentieren, die auf einem symmetrischen Multiprozessor parallel ausgeführt werden können.
13. Das computerimplementierte Verfahren nach einem der Abschnitte 9 bis 12, wobei die Synchronisationsinformationen unter Verwendung einer atomaren logischen Operation manipuliert werden.
14. Das computerimplementierte Verfahren nach einem der Abschnitte 9 bis 13, wobei die Speicherbarrierenoperation veranlasst, dass die Vielzahl von Gruppen von Threads parallel ausgeführt werden.
15. Das computerimplementierte Verfahren nach Abschnitt 14, wobei eine einzelne Gruppe der Vielzahl von Gruppen von Threads eine kooperative Threadgruppe ist.
16. Das computerimplementierte Verfahren nach Abschnitt 15, wobei sich die kooperative Threadgruppe über eine Vielzahl von Warps erstreckt.
17. Ein Computersystem mit einem oder mehreren Prozessoren und Speicher, der ausführbare Anweisungen speichert, die als Ergebnis ihrer Ausführung durch den einen oder die mehreren Prozessoren das Computersystem veranlassen, eine Speicherbarrierenoperation durchzuführen, die veranlasst, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird.
18. Das Computersystem nach Abschnitt 17, wobei die Speicherbarrierenoperation Synchronisationsinformationen für die Vielzahl von Gruppen von Threads an einem einzigen adressierbaren Speicherort speichert.
19. Das Computersystem nach Abschnitt 18, wobei die Synchronisationsinformationen als ein Bitfeld gespeichert sind, wobei unterschiedliche Gruppen von Bits eine Synchronisation einzelner Gruppen von Threads anzeigen.
20. Das Computersystem nach Abschnitt 19, wobei einzelne Bits des Bitfelds eine Untergruppe von Threads repräsentieren, die auf einem symmetrischen Multiprozessor parallel ausgeführt werden können.
21. Das Computersystem nach einem der Abschnitte 17 bis 20, wobei die Synchronisationsinformationen unter Verwendung einer atomaren logischen Operation manipuliert werden.
22. Das Computersystem nach einem der Abschnitte 17 bis 21, wobei die Speicherbarrierenoperation veranlasst, dass die Vielzahl von Gruppen von Threads parallel ausgeführt werden.
23. Das Computersystem nach Abschnitt 22, wobei eine einzelne Gruppe der Vielzahl von Gruppen von Threads eine kooperative Threadgruppe ist.
24. Das Computersystem nach Abschnitt 23, wobei sich die kooperative Threadgruppe über eine Vielzahl von Warps erstreckt.
25. Ein maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, eine Speicherbarrierenoperation auszuführen, die veranlasst, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird.
26. Das maschinenlesbare Medium nach Abschnitt 25, wobei die Speicherbarrierenoperation Synchronisationsinformationen für die Vielzahl von Gruppen von Threads an einem einzigen adressierbaren Speicherort speichert.
27. Das maschinenlesbare Medium nach Abschnitt 26, wobei die Synchronisationsinformationen als ein Bitfeld gespeichert sind, wobei unterschiedliche Gruppen von Bits eine Synchronisation einzelner Gruppen von Threads anzeigen.
28. Das maschinenlesbare Medium nach Abschnitt 27, wobei einzelne Bits des Bitfelds eine Untergruppe von Threads repräsentieren, die auf einem symmetrischen Multiprozessor parallel ausgeführt werden können.
29. Das maschinenlesbare Medium nach einem der Abschnitte 26 bis 28, wobei die Synchronisationsinformationen unter Verwendung einer atomaren logischen Operation manipuliert werden.
30. Das maschinenlesbare Medium nach einem der Abschnitte 25 bis 29, wobei die Speicherbarrierenoperation veranlasst, dass die Vielzahl von Gruppen von Threads parallel ausgeführt werden.
31. Das maschinenlesbare Medium nach Abschnitt 30, wobei eine einzelne Gruppe der Vielzahl von Gruppen von Threads eine kooperative Threadgruppe ist.
32. Das maschinenlesbare Medium nach Abschnitt 31, wobei sich die kooperative Threadgruppe über eine Vielzahl von Warps erstreckt.

Andere Variationen sind im Sinne der Erfindung. Während die offenbarten Techniken verschiedenen Modifikationen und alternativen Konstruktionen zugänglich sind, sind bestimmte dargestellte Ausführungsformen derselben in Zeichnungen gezeigt und wurden vorstehend im Detail beschrieben. Es versteht sich jedoch, dass nicht beabsichtigt ist, die Erfindung auf eine bestimmte Form oder bestimmte Formen zu beschränken, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Gedanken und den Rahmen der Erfindung fallen, wie er in den beigefügten Ansprüchen definiert ist.

Die Verwendung der Begriffe „ein“ und „eine“ und „der“ und ähnlicher Bezeichnungen im Kontext der Beschreibung offenbarter Ausführungsformen (insbesondere im Kontext der nachfolgenden Ansprüche) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern hierin nicht anders angegeben oder durch Kontext eindeutig widerlegt, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „mit“, „beinhaltend“ und „enthaltend“ sind, sofern nicht anders angegeben, als nicht abschließende Begriffe (d.h. „einschließlich, aber nicht beschränkt auf“) zu verstehen. Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, als teilweise oder ganz in einem Bauteil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Wiedergabe von Wertebereichen ist lediglich als ein verkürzendes Verfahren des individuellen Bezugnehmens auf jeden einzelnen Wert, der in den Bereich fällt, beabsichtigt, sofern hierin nichts anderes angegeben ist, und jeder einzelne Wert ist in die Spezifikation aufgenommen, als wäre er hierin einzeln aufgeführt. Die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Gegenständen“) oder „Teilmenge“ ist, sofern nicht anders angegeben oder durch Kontext widerlegt, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Sofern außerdem nicht anders vermerkt oder durch Kontext widerlegt, bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge nicht notwendigerweise eine echte Teilmenge der entsprechenden Menge, sondern Teilmenge und entsprechende Menge können gleich sein.

Konjunktive Sprache, wie z.B. Phrasen der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, wird, sofern nicht ausdrücklich anders angegeben oder anderweitig eindeutig durch Kontext widersprochen ist, im Allgemeinen so verstanden, dass damit ausgedrückt wird, dass ein Element, ein Begriff usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z.B. in dem veranschaulichenden Beispiel einer Menge mit drei Elementen die konjunktiven Ausdrücke „mindestens eines von A, B und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Eine solche konjunktivische Sprache soll also nicht generell bedeuten, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Darüber hinaus, sofern nicht anders angegeben oder durch Kontext widerlegt, zeigt der Begriff „Mehrzahl“ einen Zustand an, in dem er plural ist (z.B. „eine Mehrzahl von Elementen“ zeigt mehrere Elemente an). Die Anzahl der Elemente in einer Mehrzahl ist mindestens zwei, kann aber mehr sein, wenn dies entweder explizit oder durch Kontext angegeben wird. Sofern nicht anders angegeben oder aus Kontext ersichtlich ist, bedeutet „basierend auf“ „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.

Operationen hierin beschriebener Prozesse können in jeder geeigneten Reihenfolge ausgeführt werden, sofern hierin nicht anders angegeben oder durch den Kontext eindeutig widerlegt ist. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen derselben) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht-transitorisches computerlesbares Speichermedium, das transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht-transitorische Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb der Transceiver von transitorischen Signalen enthält. In mindestens einer Ausführungsform ist der Code (z.B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht-transitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen (oder ein anderer Speicher zum Speichern von ausführbaren Anweisungen) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d.h. als Ergebnis der Ausführung), das Computersystem veranlassen, hierin beschriebene Operationen durchzuführen. In mindestens einer Ausführungsform umfasst der Satz nicht-transitorischer computerlesbarer Speichermedien mehrere nicht-transitorische computerlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien der mehreren nicht-transitorischen computerlesbaren Speichermedien fehlt der gesamte Code, während die mehreren nicht-transitorischen computerlesbaren Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Befehle und führt eine zentrale Verarbeitungseinheit („CPU“) einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform haben verschiedene Komponenten eines Computersystems separate Prozessoren und verschiedene Prozessoren führen verschiedene Teilmengen von Anweisungen aus.

Demgemäß sind in mindestens einer Ausführungsform Computersysteme dazu konfiguriert, einen oder mehrere Dienste zu implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Prozesse durchführen, und sind solche Computersysteme mit anwendbarer Hardware und/oder Software konfiguriert, die die Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der Erfindung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und eine einzelne Vorrichtung nicht alle Operationen durchführt.

Die Verwendung von Beispielen oder beispielhaften Ausdrücken (z.B. „wie beispielsweise“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Offenbarung und stellt keine Einschränkung des Umfangs der Offenbarung dar, sofern nicht anders angegeben. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Praxis der Offenbarung angesehen wird.

Alle hierin zitierten Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, werden hiermit durch Verweis in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Verweis einbezogen angegeben wäre und hierin in ihrer Gesamtheit wiedergegeben würde.

In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie ihre Ableitungen verwendet werden. Es ist zu verstehen, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander zusammenarbeiten oder interagieren.

Sofern nicht ausdrücklich anders angegeben, beziehen sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ o. ä. in der gesamten Spezifikation auf Aktionen und/oder Prozesse eines Computers oder eines Computersystems oder eines ähnlichen elektronischen Rechengeräts, die Daten, die als physikalische, z.B. elektronische, Größen in den Registern und/oder Speichern des Computersystems dargestellt werden, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen Informationsspeicher-, Übertragungs- oder Anzeigegeräten des Computersystems dargestellt werden.

In ähnlicher Weise kann sich der Begriff „Prozessor“ auf ein Gerät oder einen Teil eines Geräts beziehen, das elektronische Daten aus Registern und/oder einem Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder einem Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Der hierin verwendete Begriff „Software“-Prozesse kann z.B. Software- und/oder Hardware-Einheiten umfassen, die im Laufe der Zeit Arbeit verrichten, wie z.B. Aufgaben, Threads und intelligente Agenten. Jeder Prozess kann sich auch auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Methode“ werden hierin insofern synonym verwendet, als ein System eine oder mehrere Methoden umfassen kann und Methoden als System betrachtet werden können.

In mindestens einer Ausführungsform ist eine Arithmetik-Logik-Einheit ein Satz von kombinatorischen Logikschaltkreisen, die eine oder mehrere Eingaben annehmen, um ein Ergebnis zu erzeugen. In mindestens einer Ausführungsform wird eine Arithmetik-Logik-Einheit von einem Prozessor verwendet, um mathematische Operationen wie beispielsweise Addition, Subtraktion oder Multiplikation durchzuführen. In mindestens einer Ausführungsform wird eine Arithmetik-Logik-Einheit verwendet, um logische Operationen wie logisches UND/ODER oder XOR zu implementieren. In mindestens einer Ausführungsform ist eine Arithmetik-Logik-Einheit zustandslos und besteht aus physikalischen Schaltkomponenten wie beispielsweise Halbleitertransistoren, die zur Bildung logischer Gatter angeordnet sind. In mindestens einer Ausführungsform kann eine Arithmetik-Logik-Einheit intern als zustandsabhängige Logikschaltung mit einem zugehörigen Taktgeber arbeiten. In mindestens einer Ausführungsform kann eine Arithmetik-Logik-Einheit als asynchrone Logikschaltung aufgebaut sein, deren interner Zustand nicht in einem zugehörigen Registersatz gehalten wird. In mindestens einer Ausführungsform wird eine Arithmetik-Logik-Einheit von einem Prozessor verwendet, um in einem oder mehreren Registern des Prozessors gespeicherte Operanden zu kombinieren und eine Ausgabe zu erzeugen, die vom Prozessor in einem anderen Register oder einem Speicherplatz gespeichert werden kann.

In mindestens einer Ausführungsform gibt der Prozessor als ein Ergebnis der Verarbeitung eines von dem Prozessor abgerufenen Befehls einen oder mehrere Eingaben oder Operanden an eine Arithmetik-Logik-Einheit weiter, wodurch die Arithmetik-Logik-Einheit veranlasst wird, ein Ergebnis zu erzeugen, das zumindest teilweise auf einem Anweisungscode basiert, der den Eingängen der Arithmetik-Logik-Einheit bereitgestellt wird. In mindestens einer Ausführungsform basieren die von dem Prozessor an die ALU gelieferten Anweisungscodes zumindest teilweise auf der von dem Prozessor ausgeführten Anweisung. In mindestens einer Ausführungsform verarbeitet die kombinatorische Logik in der ALU die Eingaben und erzeugt eine Ausgabe, die auf einen Bus innerhalb des Prozessors gelegt wird. In mindestens einer Ausführungsform wählt der Prozessor ein Zielregister, einen Speicherplatz, ein Ausgabegerät oder einen Ausgabespeicherplatz auf dem Ausgangsbus aus, so dass das Takten des Prozessors bewirkt, dass die von der ALU erzeugten Ergebnisse an den gewünschten Ort gesendet werden.

Im vorliegenden Dokument kann auf das Beschaffen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens analoger und digitaler Daten kann auf verschiedene Weise erfolgen, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens analoger oder digitaler Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.

Obwohl die obige Diskussion Beispielimplementierungen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen in den Anwendungsbereich dieser Offenlegung fallen. Darüber hinaus können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden, auch wenn oben zu Diskussionszwecken eine bestimmte Verteilung der Verantwortlichkeiten definiert wurde.

Auch wenn der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, versteht sich ferner, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden die spezifischen Merkmale und Handlungen als beispielhafte Formen der Implementierung der Ansprüche offenbart.

Claims

Prozessor, umfassend: eine oder mehrere Schaltkreise zum Durchführen einer Speicherbarrierenoperation zum Veranlassen, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird.
Prozessor nach Anspruch 1, wobei die Speicherbarrierenoperation Synchronisationsinformationen für die Vielzahl von Gruppen von Threads an einem einzigen adressierbaren Speicherort speichert.
Prozessor nach Anspruch 2, wobei die Synchronisationsinformationen als ein Bitfeld gespeichert sind, wobei unterschiedliche Gruppen von Bits eine Synchronisation einzelner Gruppen von Threads anzeigen.
Prozessor nach Anspruch 3, wobei einzelne Bits des Bitfelds eine Untergruppe von Threads repräsentieren, die auf einem symmetrischen Multiprozessor parallel ausgeführt werden können.
Prozessor nach einem der Ansprüche 2 bis 4, wobei die Synchronisationsinformationen unter Verwendung einer atomaren logischen Operation manipuliert werden.
Prozessor nach einem der vorhergehenden Ansprüche, wobei die Speicherbarrierenoperation veranlasst, dass die Vielzahl von Gruppen von Threads parallel ausgeführt werden.
Prozessor nach Anspruch 6, wobei eine einzelne Gruppe der Vielzahl von Gruppen von Threads eine kooperative Threadgruppe ist.
Prozessor nach Anspruch 7, wobei sich die kooperative Threadgruppe über eine Vielzahl von Warps erstreckt.
Computerimplementiertes Verfahren, umfassend ein Durchführen einer Speicherbarrierenoperation zum Veranlassen, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird.
Computerimplementiertes Verfahren nach Anspruch 9, wobei die Speicherbarrierenoperation Synchronisationsinformationen für die Vielzahl von Gruppen von Threads an einem einzigen adressierbaren Speicherort speichert.
Computerimplementiertes Verfahren nach Anspruch 10, wobei die Synchronisationsinformationen als ein Bitfeld gespeichert sind, wobei unterschiedliche Gruppen von Bits eine Synchronisation einzelner Gruppen von Threads anzeigen.
Computerimplementiertes Verfahren nach Anspruch 11, wobei einzelne Bits des Bitfelds eine Untergruppe von Threads repräsentieren, die auf einem symmetrischen Multiprozessor parallel ausgeführt werden können.
Computerimplementiertes Verfahren nach einem der Ansprüche 9 bis 12, wobei die Synchronisationsinformationen unter Verwendung einer atomaren logischen Operation manipuliert werden.
Computerimplementiertes Verfahren nach einem der Ansprüche 9 bis 13, wobei die Speicherbarrierenoperation veranlasst, dass die Vielzahl von Gruppen von Threads parallel ausgeführt werden.
Computerimplementiertes Verfahren nach Anspruch 14, wobei eine einzelne Gruppe der Vielzahl von Gruppen von Threads eine kooperative Threadgruppe ist.
Computerimplementiertes Verfahren nach Anspruch 15, wobei sich die kooperative Threadgruppe über eine Vielzahl von Warps erstreckt.
Computersystem mit einem oder mehreren Prozessoren und Speicher, der ausführbare Anweisungen speichert, die als Ergebnis ihrer Ausführung durch den einen oder die mehreren Prozessoren das Computersystem veranlassen, eine Speicherbarrierenoperation durchzuführen, die veranlasst, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird.
Computersystem nach Anspruch 17, wobei die Speicherbarrierenoperation Synchronisationsinformationen für die Vielzahl von Gruppen von Threads an einem einzigen adressierbaren Speicherort speichert.
Computersystem nach Anspruch 18, wobei die Synchronisationsinformationen als ein Bitfeld gespeichert sind, wobei unterschiedliche Gruppen von Bits eine Synchronisation einzelner Gruppen von Threads anzeigen.
Computersystem nach Anspruch 19, wobei einzelne Bits des Bitfelds eine Untergruppe von Threads repräsentieren, die auf einem symmetrischen Multiprozessor parallel ausgeführt werden können.
Computersystem nach einem der Ansprüche 17 bis 20, wobei die Synchronisationsinformationen unter Verwendung einer atomaren logischen Operation manipuliert werden.
Computersystem nach einem der Ansprüche 17 bis 21, wobei die Speicherbarrierenoperation veranlasst, dass die Vielzahl von Gruppen von Threads parallel ausgeführt werden.
Computersystem nach Anspruch 22, wobei eine einzelne Gruppe der Vielzahl von Gruppen von Threads eine kooperative Threadgruppe ist.
Computersystem nach Anspruch 23, wobei sich die kooperative Threadgruppe über eine Vielzahl von Warps erstreckt.
Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, eine Speicherbarrierenoperation auszuführen, die veranlasst, dass Zugriffe auf Speicher durch eine Vielzahl von Gruppen von Threads in einer Reihenfolge erfolgen, die durch die Speicherbarrierenoperation angegeben wird.
Maschinenlesbares Medium nach Anspruch 25, wobei die Speicherbarrierenoperation Synchronisationsinformationen für die Vielzahl von Gruppen von Threads an einem einzigen adressierbaren Speicherort speichert.
Maschinenlesbares Medium nach Anspruch 26, wobei die Synchronisationsinformationen als ein Bitfeld gespeichert sind, wobei unterschiedliche Gruppen von Bits eine Synchronisation einzelner Gruppen von Threads anzeigen.
Maschinenlesbares Medium nach Anspruch 27, wobei einzelne Bits des Bitfelds eine Untergruppe von Threads repräsentieren, die auf einem symmetrischen Multiprozessor parallel ausgeführt werden können.
Maschinenlesbares Medium nach einem der Ansprüche 26 bis 28, wobei die Synchronisationsinformationen unter Verwendung einer atomaren logischen Operation manipuliert werden.
Maschinenlesbares Medium nach einem der Ansprüche 25 bis 29, wobei die Speicherbarrierenoperation veranlasst, dass die Vielzahl von Gruppen von Threads parallel ausgeführt werden.
Maschinenlesbares Medium nach Anspruch 30, wobei eine einzelne Gruppe der Vielzahl von Gruppen von Threads eine kooperative Threadgruppe ist.
Maschinenlesbares Medium nach Anspruch 31, wobei sich die kooperative Threadgruppe über eine Vielzahl von Warps erstreckt.