DE102023101893A1

DE102023101893A1 - Graphenbasierter speicher

Info

Publication number: DE102023101893A1
Application number: DE102023101893.0A
Authority: DE
Inventors: Alexander James Collins; Vinod Grover
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2022-01-31
Filing date: 2023-01-26
Publication date: 2023-08-03
Also published as: CN116521254A; US20230244391A1

Abstract

Vorrichtungen, Systeme und Verfahren werden offenbart, die bewirken, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden. Bei mindestens einer Ausführungsform analysiert ein Compiler den einen oder die mehreren Graphen, um einen oder mehrere Sätze von Datenelementen zu bestimmen, die an einem oder mehreren aufeinanderfolgenden Speicherplätzen zu speichern sind.

Description

Gebiet
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die dazu verwendet werden, um Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen zu speichern. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Computersysteme, die verwendet werden, um einen Compiler zu veranlassen, einen oder mehrere Graphen zu analysieren, um einen Satz von Datenelementen zu bestimmen, die in einem oder mehreren aufeinanderfolgenden Speicherplätzen zu speichern sind.
Hintergrund
Bei der Durchführung von Deep Learning und anderen Arten von Software werden viele identische Berechnungen mit verschiedenen Datensätzen durchgeführt. Da GPUs eine große Anzahl von Prozessoren zur Durchführung dieser identischen Berechnungen enthalten, können viele Operationen parallel durchgeführt werden. Wenn Berechnungen gruppiert werden, um parallel durchgeführt zu werden, werden die Daten, mit denen sie berechnet werden, normalerweise aus dem Speicher geladen und die Ergebnisse für jede parallele Berechnung wieder im Speicher abgelegt. Wenn diese Daten aus dem Speicher geladen und an verschiedenen Stellen im Speicher gespeichert werden, kann das Laden und Speichern zu Verzögerungen bei der Ausführung der Software führen.
Figurenliste

1 ist gemäß mindestens einer Ausführungsform ein Blockdiagramm zur Veranschaulichung eines Compilers, der einen oder mehrere Kernels zumindest teilweise basierend auf einem oder mehreren Graphen erzeugt;
2A ist gemäß mindestens einer Ausführungsform ein Blockdiagramm, das einen Graphen veranschaulicht, der von einem Compiler verwendet wird, um einen oder mehrere Kernels zu erzeugen;
2B ist gemäß mindestens einer Ausführungsform ein Blockdiagramm, das einen Graphen veranschaulicht, der Koordinatensatzinformationen umfasst, die von einem Compiler zur Erzeugung eines oder mehrerer Kernels zu verwenden sind;
3 veranschaulicht gemäß mindestens einer Ausführungsform ein Verfahren zur Erzeugung eines Kernels auf der Grundlage eines in einem Graphen angegebenen Datenflusses;
4 veranschaulicht ein Verfahren zum Definieren und/oder Erzeugen anfänglicher Constraints auf der Grundlage eines Graphen gemäß mindestens einer Ausführungsform;
5 illustriert ein Verfahren zur Erzeugung von Koordinatensätzen gemäß mindestens einer Ausführungsform;
6 veranschaulicht gemäß mindestens einer Ausführungsform ein beispielhaftes Rechenzentrum;
7 veranschaulicht gemäß mindestens einer Ausführungsform ein Verarbeitungssystem;
8 veranschaulicht gemäß mindestens einer Ausführungsform ein Computersystem;
9 veranschaulicht gemäß mindestens einer Ausführungsform ein System;
10 veranschaulicht gemäß mindestens einer Ausführungsform eine beispielhafte integrierte Schaltung;
11 veranschaulicht gemäß mindestens einer Ausführungsform ein Computersystem;
12 veranschaulicht gemäß mindestens einer Ausführungsform eine APU;
13 veranschaulicht gemäß mindestens einer Ausführungsform eine CPU;
14 veranschaulicht gemäß mindestens einer Ausführungsform ein beispielhaftes Beschleunigerintegrations-Slice;
15A und 15B veranschaulichen gemäß mindestens einer Ausführungsform beispielhafte Grafikprozessoren;
16A veranschaulicht gemäß mindestens einer Ausführungsform einen Grafikkern;
16B veranschaulicht gemäß mindestens einer Ausführungsform eine GPGPU;
17A veranschaulicht gemäß mindestens einer Ausführungsform einen Parallelprozessor;
17B veranschaulicht gemäß mindestens einer Ausführungsform einen Verarbeitungscluster;
17C veranschaulicht gemäß mindestens einer Ausführungsform einen Grafik-Multiprozessor;
18 veranschaulicht gemäß mindestens einer Ausführungsform einen Grafikprozessor;
19 veranschaulicht gemäß mindestens einer Ausführungsform einen Prozessor;
20 veranschaulicht gemäß mindestens einer Ausführungsform einen Prozessor;
21 veranschaulicht gemäß mindestens einer Ausführungsform einen Grafikprozessorkern;
22 veranschaulicht gemäß mindestens einer Ausführungsform eine PPU;
23 veranschaulicht gemäß mindestens einer Ausführungsform einen GPC;
24 veranschaulicht gemäß mindestens einer Ausführungsform einen Streaming-Multiprozessor;
25 veranschaulicht gemäß mindestens einer Ausführungsform einen Software-Stack einer Programmierplattform;
26 veranschaulicht gemäß mindestens einer Ausführungsform eine CUDA-Implementierung eines Software-Stacks aus 25;
27 veranschaulicht gemäß mindestens einer Ausführungsform eine ROCm-lmplementierung eines Software-Stacks aus 25;
28 veranschaulicht gemäß mindestens einer Ausführungsform eine O-penCL-Implementierung eines Software-Stacks aus 25;
29 veranschaulicht gemäß mindestens einer Ausführungsform Software, die von einer Programmierplattform unterstützt wird;
30 veranschaulicht gemäß mindestens einer Ausführungsform die Kompilierung von Code zur Ausführung auf den Programmierplattformen der 25-28;
31 veranschaulicht gemäß mindestens einer Ausführungsform ausführlicher die Kompilierung von Code zur Ausführung auf den Programmierplattformen der 25-28;
32 veranschaulicht gemäß mindestens einer Ausführungsform die Übersetzung von Quellcode vor der Kompilierung des Quellcodes;
33A veranschaulicht gemäß mindestens einer Ausführungsform ein System, das ausgestaltet ist, um CUDA-Quellcode unter Verwendung verschiedener Typen von Verarbeitungseinheiten zu kompilieren und auszuführen;
33B veranschaulicht gemäß mindestens einer Ausführungsform ein System, das ausgestaltet ist, um den CUDA-Quellcode von 33A unter Verwendung einer CPU und eines CUDA-fähigen Grafikprozessors zu kompilieren und auszuführen;
33C veranschaulicht gemäß mindestens einer Ausführungsform ein System, das ausgestaltet ist, um den CUDA-Quellcode von 33A unter Verwendung einer CPU und einer nicht CUDA-fähigen GPU zu kompilieren und auszuführen;
34 veranschaulicht gemäß mindestens einer Ausführungsform einen beispielhaften Kernel, der durch das CUDA-zu-HIP-Übersetzungswerkzeug von 33C übersetzt wurde;
35 veranschaulicht gemäß mindestens einer Ausführungsform die nicht-CUDA-fähige GPU von 33C mit mehr Details;
36 veranschaulicht gemäß mindestens einer Ausführungsform, wie Threads eines beispielhaften CUDA-Grids auf verschiedene Recheneinheiten von 35 abgebildet werden; und
37 veranschaulicht gemäß mindestens einer Ausführungsform, wie bestehender CUDA-Code zu Data Parallel C++-Code zu migrieren ist.

Detaillierte Beschreibung
1 ist ein Blockdiagramm, das einen Compiler 104 veranschaulicht, der gemäß mindestens einer Ausführungsform einen oder mehrere Kernel 112 zumindest teilweise basierend auf einem oder mehreren Graphen erzeugt. Bei mindestens einer Ausführungsform ist ein Compiler 104 ein Satz von Softwareanweisungen, die, wenn sie von einem oder mehreren Prozessoren, wie den nachstehend erörterten Prozessoren, ausgeführt werden, eine oder mehrere Eingabedateien, die den Quellcode 102 umfassen, nehmen und eine oder mehrere Ausgaben, wie einen oder mehrere Kernels 112, erzeugen. Bei mindestens einer Ausführungsform nimmt ein Compiler 104 als Eingabe den Quellcode 102 und erzeugt eine oder mehrere Ausgabedateien, wie z. B. Kernels 112, Objektdateien oder andere Dateien, die eine Low-Level-Programmiersprache wie eine Assemblersprache oder eine andere Low-Level-Programmiersprache, wie sie hier weiter beschrieben ist, und Symbole zur Darstellung einer oder mehrerer Speicherstellen oder anderer Daten umfassen. Bei einer Ausführungsform erzeugt der Compiler 104 unter Verwendung dieser einen oder mehreren Objektdateien und aller anderen Codebibliotheken, die dem Compiler 104 während der Kompilierung zur Verfügung gestellt werden, eine oder mehrere ausführbare Ausgabedateien, wie einen oder mehrere Kernels 112.
Bei mindestens einer Ausführungsform ist ein Kernel 112 eine Datei, die Binärdaten umfasst, die einen oder mehrere ausführbare Befehle darstellen, die von einer oder mehreren Parallelverarbeitungseinheiten (PPUs) 114, wie beispielsweise Grafikverarbeitungseinheiten (GPUs), auszuführen sind. Bei mindestens einer Ausführungsform ist ein Kernel 112 eine Datei, die ausführbare Befehle und einen oder mehrere Verweise auf einen Speicher umfasst, die zur Durchführung einer oder mehrerer Rechenoperationen unter Verwendung einer oder mehrerer PPUs verwendbar sind. Bei mindestens einer Ausführungsform umfasst ein Kernel 112 ausführbare Befehle und einen oder mehrere Verweise auf einen Speicher, der zur Durchführung einer oder mehrerer Rechenoperationen unter Verwendung eines anderen Typs von Prozessor oder Verarbeitungseinheit, wie z. B. integrierte Schaltungen, wie sie hier weiter beschrieben sind, verwendbar ist. Bei mindestens einer Ausführungsform hat ein Kernel 112 oder eine andere von einem Compiler 104 ausgegebene Datei ein beliebiges ausführbares Dateiformat, das hier weiter beschrieben ist. Bei mindestens einer Ausführungsform umfasst ein Kernel 112 Anweisungen, die von einem oder mehreren Parallelprozessoren oder einer oder mehreren PPUs, wie GPUs, wie es hier weiter beschrieben ist, auszuführen sind.
Bei mindestens einer Ausführungsform erzeugt ein Compiler 104 zumindest teilweise basierend auf einem in den Compiler 104 eingegebenen Quellcode 102 eine oder mehrere Ausgabedateien, wie z. B. Kernels 112. Bei mindestens einer Ausführungsform handelt es sich bei dem Quellcode 102 um Textdaten, die eine oder mehrere Beschreibungen einer oder mehrerer Rechenoperationen umfassen, die, wenn sie von dem Compiler 104 in ausführbaren Code kompiliert und von einem oder mehreren Prozessoren ausgeführt werden, die eine oder die mehreren Rechenoperationen durchführen. Bei mindestens einer Ausführungsform handelt es sich bei dem Quellcode 102 um Textdaten, die Softwareanweisungen umfassen, die in einer Programmierhochsprache wie C++, Python oder einer anderen Programmiersprache geschrieben sind, einschließlich, aber nicht beschränkt auf die hier weiter beschriebenen Sprachen. Bei mindestens einer Ausführungsform handelt es sich bei dem Quellcode 102 um Textdaten, die Softwareanweisungen umfassen, die in einer Low-Level-Programmiersprache geschrieben sind, wie z. B. eine oder mehrere Arten von Assembler-Code oder eine andere Programmiersprache, einschließlich, aber nicht beschränkt auf die hier weiter beschriebenen. Bei mindestens einer Ausführungsform weist der Quellcode 102 Softwareanweisungen auf, die von einem Interpreter zu interpretieren sind. Bei mindestens einer Ausführungsform weist der Quellcode 102 Softwarebefehle auf, die von einem Compiler 104 in eine ausführbare Ausgabe, wie z. B. einen Kernel 112, kompiliert werden, wie es vorab beschrieben ist.
Bei mindestens einer Ausführungsform umfasst der Compiler 104 einen Graphengenerator 106. Bei mindestens einer Ausführungsform ist ein Graphengenerator 106 eine Hardware und/oder Software, die Befehle umfasst, die, wenn sie ausgeführt werden, einen oder mehrere Graphen erzeugen, um Quellcode 102 darzustellen, der in einen Compiler 104 eingegeben wird, wie es nachstehend in Verbindung mit den 2A und 2B beschrieben ist. Bei mindestens einer Ausführungsform erzeugt der Graphengenerator 106 einen oder mehrere Graphen, wie z. B. einen CUDA-Graphen (Compute Uniform Device Architecture), wie es hier weiter beschrieben ist. Bei mindestens einer Ausführungsform erzeugt der Graphengenerator 106 einen oder mehrere Graphen, der/die eine interne Darstellung (internal Representation (IR)) eines Compilers umfasst/en, um den Kontroll- und/oder Datenfluss darzustellen, der zumindest teilweise von einer oder mehreren Quellcodedateien 102 bestimmt wird, die in den Compiler 104 eingegeben werden. Bei mindestens einer Ausführungsform erzeugt der Graphengenerator 106 einen oder mehrere Graphen, die alle anderen Informationen umfassen, die hier weiter beschrieben sind.
Bei mindestens einer Ausführungsform umfassen ein oder mehrere von dem Graphengenerator 106 erzeugte Graphen Informationen über eine oder mehrere Quellcodedateien 102, die in den Compiler 104 eingegeben werden. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren Graphen, die von dem Graphengenerator 106 erzeugt werden, Kontrollflussinformationen über die eine oder die mehreren Quellcodedateien 102, die in den Compiler 104 eingegeben werden. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren von dem Graphengenerator 106 erzeugten Graphen Datenflussinformationen über die eine oder die mehreren Quellcodedateien 102, die in den Compiler 104 eingegeben werden. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren von dem Graphengenerator 106 erzeugten Graphen einen Satz von Knoten, die Rechenoperationen oder andere Operationen darstellen, die von einem oder mehreren von dem Compiler 104 ausgegebenen Kernels 112 durchzuführen sind, wenn sie von einem oder mehreren Prozessoren, wie einer oder mehreren PPUs, ausgeführt werden, und die zumindest teilweise auf der Grundlage von der einen oder den mehreren Quellcodedateien 102 bestimmt werden. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren Graphen, die von dem Graphengenerator 106 erzeugt werden, Kanten zwischen einem oder mehreren Sätzen von Knoten, die den Datenfluss zwischen den Knoten darstellen, wenn sie von dem einen oder den mehreren Kernels 112 ausgeführt werden, die von dem Compiler 104 ausgegeben werden, wenn sie von einem oder mehreren Prozessoren, wie z. B. einer oder mehreren PPUs, ausgeführt werden, und zumindest teilweise auf der Grundlage der einen oder der mehreren Quellcodedateien 102 bestimmt werden. Bei mindestens einer Ausführungsform geben der eine oder die mehreren Graphen, die von dem Graphengenerator 106 erzeugt werden, direkt physikalische Adressen an, an denen Daten zur Verwendung durch einen oder mehrere Knoten des einen oder der mehreren Graphen zu speichern und/oder aus dem Speicher abzurufen sind. Bei mindestens einer Ausführungsform zeigen der eine oder die mehreren von dem Graphengenerator 106 erzeugten Graphen direkt virtuelle Adressen an, an denen Daten zur Verwendung durch einen oder mehrere Knoten des einen oder der mehreren Graphen zu speichern und/oder aus dem Speicher abzurufen sind. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren von dem Graphengenerator 106 erzeugten Graphen Abhängigkeitsinformationen, die zur Erzeugung eines oder mehrerer Datensätze verwendbar sind, die Informationen angeben, die als vektorisierte Datensätze zu speichern sind, wie es nachstehend und weiter in Verbindung mit den 2A und 2B beschrieben ist. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren Graphen, die von dem Graphengenerator 106 erzeugt werden, Abhängigkeitsinformationen, die zur Erzeugung eines oder mehrerer Datensätze verwendbar sind, die Informationen angeben, die an einem oder mehreren Speicherplätzen 118 zu speichern sind. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren von dem Graphengenerator 106 erzeugten Graphen Datenflussinformationen, die zur Bestimmung eines oder mehrerer Datensätze verwendbar sind, die Elemente von Tensoren angeben, die von einem oder mehreren Knoten des einen oder der mehreren Graphen zu verwenden sind, wie es im Folgenden in Verbindung mit den 2A und 2B beschrieben ist. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren Graphen, die von dem Graphengenerator 106 erzeugt werden, jede andere Information, die dazu geeignet ist, Daten anzugeben, die an einem oder mehreren Speicherplätzen zu speichern sind.
Bei mindestens einer Ausführungsform bestimmt der Compiler 104 einen oder mehrere Speicher-Constraints, die Informationen darüber umfassen, wie Daten an einer oder mehreren Stellen im Speicher zu speichern sind, wobei ein Speicher-Constraints-Rechner 108 verwendet wird. Bei mindestens einer Ausführungsform ist der Speicher-Constraints-Rechner 108 ein Satz von Anweisungen, die, wenn sie ausgeführt werden, einen oder mehrere Constraints berechnen oder anderweitig bestimmen, die angeben, wie Daten von einem oder mehreren Graphen verwendet werden. Bei mindestens einer Ausführungsform nimmt der Speicher-Constraints-Rechner 108 Daten, die als der eine oder die mehreren Graphen dargestellt sind, die von dem Graphengenerator 106 des Compilers 104 ausgegeben werden, und bestimmt einen oder mehrere Sätze von Constraints, die angeben, wie ein oder mehrere Sätze von Daten während der Ausführung eines oder mehrerer Kernel 112, die von dem Compiler ausgegeben werden, zu verwenden sind. Bei mindestens einer Ausführungsform erzeugt der Speicher-Constraints-Rechner 108 ein oder mehrere Sätze von Constraints, was symbolische Daten sind, die einen oder mehrere Sätze von Daten darstellen, die in einen oder mehrere Knoten des einen oder der mehreren Graphen einzugeben sind. Bei mindestens einer Ausführungsform werden der eine oder die mehreren Sätze von Constraints von dem Speicher-Constraints-Rechner 108 unter Verwendung eines oder mehrerer Algorithmen zur Ableitung des Datenflusses zwischen Knoten eines Graphen erzeugt, wie es im Folgenden in Verbindung mit den 3-5 beschrieben ist.
Bei mindestens einer Ausführungsform erzeugt der Compiler 104 unter Verwendung des einen oder der mehreren Graphen, die zumindest teilweise auf der Grundlage der einen oder der mehreren Dateien von Quellcode 102 erzeugt werden, die in den Compiler 104 eingegeben werden, sowie eines oder mehrerer Sätze von Constraints, die angeben, wie Daten von dem einen oder den mehreren Graphen zu verwenden sind, eine oder mehrere Ausgabedateien, wie den einen oder die mehreren Kernel 112, wie es vorab beschrieben ist, wobei ein Codegenerator 110 verwendet wird. Bei mindestens einer Ausführungsform ist der Codegenerator 110 ein Satz von Softwareanweisungen, die, wenn sie ausgeführt werden, eine oder mehrere Ausgabedateien auf der Grundlage einer oder mehrerer Graphendarstellungen der einen oder der mehreren Dateien von Quellcode 102 erzeugen, die in den Compiler 104 eingegeben werden. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 den einen oder die mehreren Kernel 112, wie es vorab beschrieben ist. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 einen oder mehrere ausführbare Graphen, wie es hier weiter beschrieben ist. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 eine oder mehrere Objektdateien, wie es hier weiter beschrieben ist. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 beliebige andere Dateien beliebigen Typs, die von dem Compiler ausgegeben werden, wie es hier weiter beschrieben ist. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 eine oder mehrere Ausgabedateien des Compilers 104, wie z. B. den einen oder die mehreren Kernel 112, die Daten umfassen, die angeben, wie Informationen während der Ausführung des einen oder der mehreren Kernel 112 an einer oder mehreren Stellen des Speichers 118 zu speichern sind. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 zumindest teilweise auf der Grundlage des einen oder der mehreren Graphen Daten, die angeben, wie Informationen in einem oder mehreren Speicherplätzen 118 zu speichern sind. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 zumindest teilweise auf der Grundlage des einen oder der mehreren Graphen, die von dem Graphengenerator 106 erzeugt werden, Daten, die angeben, wie Informationen in einem oder mehreren Plätzen des Speichers 118 zu speichern sind. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 Daten, die angeben, wie Informationen in einem oder mehreren Plätzen des Speichers 118 zu speichern sind, und zwar zumindest teilweise auf der Grundlage des einen oder der mehreren Graphen und des einen oder der mehreren Speicher-Constraints, wie z. B. Koordinatensätzen, wie es im Folgenden in Verbindung mit 2B beschrieben ist, die von dem Speicher-Constraint-Rechner 108 erzeugt werden. Bei mindestens einer Ausführungsform handelt es sich bei dem einen oder den mehreren Plätzen des Speichers 118 um aufeinanderfolgende Speicherplätze, die zur Speicherung vektorisierter Daten 120 verwendbar sind, wie es im Folgenden beschrieben ist. Bei mindestens einer Ausführungsform handelt es sich bei dem einen oder den mehreren Speicherplätzen 118 um andere Speicherplätze, die zum Speichern von nicht vektorisierten Daten 122 verwendbar sind, wie es im Folgenden beschrieben ist.
Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 eine oder mehrere Ausgabedateien zumindest teilweise basierend auf dem einen oder den mehreren Graphen, die von dem Graphengenerator 106 erzeugt werden. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 die eine oder die mehreren Ausgabedateien zumindest teilweise basierend auf dem einen oder den mehreren Graphen, die von dem Graphengenerator 106 erzeugt werden, sowie auf anderen Informationen über den einen oder die mehreren Graphen, wie einem oder mehreren Sätzen von Speicher-Constraints, die von dem Speicher-Constraints-Rechner 108 erzeugt werden. Bei mindestens einer Ausführungsform erzeugt der Codegenerator 110 unter Verwendung des einen oder der mehreren Graphen und der von dem Speicher-Constraints-Rechner 108 ausgegebenen Informationen, die angeben, wie die Daten von dem einen oder den mehreren Kernels 112 zu verwenden sind, die eine oder die mehreren Ausgabedateien, die von einem oder mehreren Prozessoren und/oder PPUs 114 auszuführen sind.
Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren Kernels 112, die von dem Compiler 104 ausgegeben werden, Informationen über vektorisierte und nicht-vektorisierte Daten, die von dem einen oder den mehreren Kernels 112 während der Ausführung durch einen oder mehrere Prozessoren 116 einer oder mehrerer PPUs 114, wie z.B. jedem Prozessor, der hier weiter beschrieben ist, zu verwenden sind. Bei mindestens einer Ausführungsform handelt es sich bei vektorisierten Daten um einen oder mehrere Datensätze, die im Speicher 118 einer PPU 114, beispielsweise einer GPU, in sequentiellen oder aufeinanderfolgenden Bereichen oder Adressen innerhalb eines Bereichs gespeichert sind. Bei mindestens einer Ausführungsform handelt es sich bei vektorisierten Daten um einen oder mehrere Datensätze, die im Speicher 118 einer PPU 114 in sequentiellen oder aufeinanderfolgenden Bereichen oder Adressen innerhalb eines Bereichs gespeichert sind, so dass sie in großen Mengen aus den sequentiellen Bereichen oder Adressen innerhalb des Bereichs geladen werden können. Bei mindestens einer Ausführungsform handelt es sich bei den vektorisierten Daten um einen oder mehrere Datensätze, die im Speicher 118 so gespeichert sind, dass sie unter Verwendung eines oder mehrerer Ladebefehle in großen Mengen aus dem Speicher geladen werden können. Bei mindestens einer Ausführungsform sind nicht-vektorisierte Daten jede andere Art von Daten, die während der Ausführung des einen oder der mehreren Kernels 112 oder anderer ausführbarer Dateien durch einen oder mehrere Prozessoren 116 einer oder mehrerer PPUs 114 verwendet werden, wie z.B. jedem Prozessor, der hier weiter beschrieben ist.
2A ist ein Blockdiagramm, das einen Graphen veranschaulicht, der von einem Compiler verwendet wird, um einen oder mehrere Kernels gemäß mindestens einer Ausführungsform zu erzeugen. Bei mindestens einer Ausführungsform ist ein Graph eine Datenstruktur, die einen oder mehrere Datensätze umfasst, um eine oder mehrere Rechenoperationen eines Softwareprogramms darzustellen. Bei mindestens einer Ausführungsform stellt der Graph ein gesamtes Softwareprogramm dar. Bei mindestens einer Ausführungsform umfasst der Graph zwei oder mehr Teilgraphen, die Abschnitte bzw. Teile eines Softwareprogramms darstellen. Bei mindestens einer Ausführungsform ist ein Graph ein Teilgraph eines anderen Graphen. Bei mindestens einer Ausführungsform wird der Graph intern von dem Compiler erzeugt, beispielsweise durch Parsing oder ein anderes Verfahren, wie es hier weiter beschrieben ist. Bei mindestens einer Ausführungsform wird der Graph mit dem Graphengenerator des Compilers erzeugt, wie es vorab in Verbindung mit 1 beschrieben ist.
Bei mindestens einer Ausführungsform umfasst der Graph Knoten 202, 204, 210, 214, 218 und/oder Kanten 206, 208, 212, 216. Bei mindestens einer Ausführungsform ist ein Knoten 202, 204, 210, 214, 218 eine Datenstruktur, die eine Rechenoperation des Graphen darstellt. Bei mindestens einer Ausführungsform handelt es sich bei einem Knoten 202, 204, 210, 214, 218 um eine Datenstruktur, die eine beliebige andere Operation des Graphen darstellt. Bei mindestens einer Ausführungsform umfasst ein Knoten 202, 204, 210, 214, 218 Informationen über eine auszuführende Rechenoperation. Bei mindestens einer Ausführungsform umfasst ein Knoten 202, 204, 210, 214, 218 Informationen über ein oder mehrere Datenelemente und/oder Datenstrukturen, die in den genannten Knoten 202, 204, 210, 214, 218 einzugeben sind. Bei mindestens einer Ausführungsform umfasst ein Knoten 202, 204, 210, 214, 218 Informationen über ein oder mehrere Datenelemente und/oder Datenstrukturen, die von diesem Knoten 202, 204, 210, 214, 218 auszugeben sind. Bei mindestens einer Ausführungsform sind eine oder mehrere Rechenoperationen, die durch den einen oder die mehreren Knoten 202, 204, 210, 214, 218 des Graphen dargestellt werden, von dem Codegenerator zu verwenden, um den einen oder die mehreren Kernels oder andere Ausgabedateien durch den Compiler zu erzeugen, wie es vorab in Verbindung mit 1 beschrieben ist.
Bei mindestens einer Ausführungsform werden Daten oder andere Informationen, die von einem Knoten 202, 204, 210, 214, 218 ausgegeben und in einen anderen Knoten 202, 204, 210, 214, 218 in dem Graphen eingegeben werden, durch eine oder mehrere Kanten 206, 208, 212, 216 dargestellt. Bei mindestens einer Ausführungsform handelt es sich bei einer Kante 206, 208, 212, 216 um Daten und/oder andere Informationen, die darstellen, wie sich Daten zwischen den Knoten 202, 204, 210, 214, 218 des Graphen bewegen. Bei mindestens einer Ausführungsform umfasst eine Kante 206, 208, 212, 216 Informationen über eine oder mehrere Datenstrukturen und/oder Datenelemente. Bei mindestens einer Ausführungsform umfasst eine Kante 206, 208, 212, 216 Informationen über Größe, Form, Typ und/oder andere Informationen über den Datenfluss zwischen zwei oder mehreren Knoten 202, 204, 210, 214, 218 des Graphen, wie es hier beschrieben ist. Bei mindestens einer Ausführungsform umfasst eine Kante 206, 208, 212, 216 Informationen über Tensordaten, die zwischen zwei oder mehr Knoten 202, 204, 210, 214, 218 des Graphen zu übertragen sind. Bei mindestens einer Ausführungsform umfasst eine Kante 206, 208, 212, 216 Informationen über jede andere Art von Daten, wie es hier weiter beschrieben ist, die zwischen zwei oder mehreren Knoten 202, 204, 210, 214, 218 des Graphen zu übertragen sind.
Bei mindestens einer Ausführungsform umfasst eine Kante 206, 208, 212, 216 Informationen über einen oder mehrere Tensoren, die als Daten zwischen zwei oder mehr Knoten 202, 204, 210, 214, 218 laufen sollen. Bei mindestens einer Ausführungsform handelt es sich bei einem Tensor um eine Datenstruktur, die einen Satz bzw. eine Menge von Daten repräsentiert. Bei mindestens einer Ausführungsform umfasst der Tensor Informationen über einen Satz von Daten, den der Tensor darstellt. Bei mindestens einer Ausführungsform umfasst der Tensor ein einzelnes Datenelement. Bei mindestens einer Ausführungsform umfasst der Tensor eine Vielzahl von Datenelementen. Bei mindestens einer Ausführungsform ist der Tensor eine Datenstruktur, die einen eindimensionalen Datensatz, wie z. B. einen Vektor, darstellt. Bei mindestens einer Ausführungsform ist der Tensor eine Datenstruktur, die einen mehrdimensionalen Datensatz, z. B. eine Matrix und/oder einen Satz von Matrizen, darstellt. Bei mindestens einer Ausführungsform umfasst der Tensor Informationen über die von ihm repräsentierten Daten. Bei mindestens einer Ausführungsform umfasst der Tensor Form- oder Dimensionsinformationen, die die Größe eines durch den Tensor dargestellten Datensatzes angeben. Bei mindestens einer Ausführungsform umfasst der Tensor Stride-Informationen bzw. Schrittinformationen, die die Abstände zwischen den von ihm dargestellten Datenelementen angeben. Bei mindestens einer Ausführungsform umfasst der Tensor jede andere Information über Daten, die er darstellt, wie es hier weiter beschrieben ist.
Bei mindestens einer Ausführungsform wird ein Tensor wie folgt bezeichnet: $Typ [Form] [Struktur]$
wobei der Typ ein Datentyp der Daten ist, die durch den Tensor repräsentiert werden, die Form Dimensionen und/oder andere Größeninformationen über die Daten des Tensors darstellt, und die Struktur eine oder mehrere strukturelle Eigenschaften der Daten des Tensors darstellt. In einer Ausführungsform wird ein Tensor zum Beispiel wie folgt beschrieben: $f 32 [64, 8] [8, 1]$
wobei f32 anzeigt, dass Datenelemente, die durch den Tensor dargestellt werden, einen 32-Bit-Gleitkommadatentyp haben, der Tensor eine Form oder Dimensionen von 64×8 hat und [8,1] eine Anzahl von Speicherplätzen zwischen Elementen des Tensors darstellt.
Bei mindestens einer Ausführungsform erzeugt ein Compiler zumindest teilweise basierend auf Informationen, die durch die Knoten 202, 204, 210, 214, 218 und/oder Kanten 206, 208, 212, 216 eines Graphen angegeben werden, wie es vorab in Verbindung mit 1 beschrieben ist, eine oder mehrere Ausgabedateien. Bei mindestens einer Ausführungsform umfassen die Kanten 206, 208, 212, 216 des Graphen zusätzliche Informationen, die angeben, wie Daten von dem einen oder den mehreren Knoten 202, 204, 210, 214, 218 des Graphen verwendet werden, wie es nachstehend in Verbindung mit 2B beschrieben ist. Bei mindestens einer Ausführungsform erzeugt der Compiler die eine oder die mehreren Ausgabedateien, wie z. B. Kernels, zumindest teilweise auf der Grundlage von Informationen, die durch den einen oder die mehreren Knoten 202, 204, 210, 214, 218 des Graphen angegeben werden, sowie von zusätzlichen Informationen, wie z. B. Koordinatensätzen, die durch die eine oder die mehreren Kanten 206, 208, 212, 216 des Graphen angegeben werden, wie es weiter in Verbindung mit 2B beschrieben ist.
2B ist ein Blockdiagramm, das einen Graphen veranschaulicht, der Koordinatensatzinformationen 228, 230, 236, 242 umfasst, die von einem Compiler gemäß mindestens einer Ausführungsform zur Erzeugung eines oder mehrerer Kernels verwendet werden. Bei mindestens einer Ausführungsform ist der Graph ein Graph, wie er vorab in Verbindung mit 2A beschrieben ist, der zwei oder mehr Knoten 220, 222, 232, 238, 244 und eine oder mehrere Kanten 224, 226, 234, 240 umfasst. Bei mindestens einer Ausführungsform ist der Graph ein beliebiger anderer Typ von Graph, wie er hier weiter beschrieben ist. Bei mindestens einer Ausführungsform umfassen die Knoten 220, 222, 232, 238, 244 des Graphen Informationen über eine oder mehrere Rechenoperationen, wie es vorab in Verbindung mit 2A beschrieben ist. Bei mindestens einer Ausführungsform umfassen die Kanten 224, 226, 234, 240 des Graphen Informationen über Daten, um zwischen dem einen oder den mehreren Knoten 220, 222, 232, 238, 244 des Graphen während der Ausführung des einen oder der mehreren Kernels und/oder anderer ausführbarer Dateien, die den Graphen darstellen, zu laufen, wie beispielsweise Tensordaten, wie es vorab in Verbindung mit 2A beschrieben ist.
Bei mindestens einer Ausführungsform umfassen die Kanten 224, 226, 234, 240 des Graphen darüber hinaus Informationen darüber, wie die Daten während der Ausführung des einen oder der mehreren Kernels und/oder der anderen ausführbaren Dateien, die den Graphen darstellen und von dem Compiler erzeugt werden, zu verwenden sind, wie es vorab in Verbindung mit 1 beschrieben ist. Bei mindestens einer Ausführungsform umfassen die Kanten 224, 226, 234, 240 des Graphen Informationen über einen Koordinatensatz 228, 230, 236, 242, um anzuzeigen, wie die Daten während der Ausführung des einen oder der mehreren Kernels und/oder anderen ausführbaren Dateien, die den Graphen darstellen, zu verwenden sind. Bei mindestens einer Ausführungsform ist ein Koordinatensatz 228, 230, 236, 242 ein Satz von Daten, der Informationen umfasst, die angeben, wie Daten von dem einen oder den mehreren Knoten des Graphen zu verwenden sind. Bei mindestens einer Ausführungsform wird ein Koordinatensatz 228, 230, 236, 242 als ein Koordinatenraum bezeichnet. Bei mindestens einer Ausführungsform umfasst ein Koordinatensatz 228, 230, 236, 242 eine oder mehrere Koordinaten. Bei mindestens einer Ausführungsform ist eine Koordinate ein Datenelement oder eine Kachel (Tile) von Datenelementen innerhalb eines Tensors, wie es vorab beschrieben ist. Bei mindestens einer Ausführungsform ist die Kachel eine Untergruppe der Datenelemente innerhalb des Tensors, wie es hier weiter beschrieben ist. Bei mindestens einer Ausführungsform ist eine Koordinate, die ein einzelnes Datenelement darstellt, eine Punktkoordinate.
Bei mindestens einer Ausführungsform umfasst ein Koordinatensatz 228, 230, 236, 242 oder ein Koordinatenraum Informationen, die einen Startausdruck, eine Größe und ein oder mehrere Prädikate angeben. Bei mindestens einer Ausführungsform definiert der Startausdruck eine Position für eine Koordinate in einem Tensor. Bei mindestens einer Ausführungsform definiert der Startausdruck, wenn es sich bei der Koordinate um eine Kachel handelt, die Position eines ersten oder [0,0]-Elements in einem Tensor. Bei mindestens einer Ausführungsform definiert oder beschreibt die Größe eine Größe einer Koordinate. Bei mindestens einer Ausführungsform ist die Größe des Koordinatensatzes 228, 230, 236, 242 gleich 1, wenn eine Koordinate ein einzelnes Datenelement darstellt. Bei mindestens einer Ausführungsform ist die Größe des Koordinatensatzes 228, 230, 236, 242 > 1 bzw. größer 1, wenn die Koordinate eine Kachel darstellt. Bei mindestens einer Ausführungsform definiert ein Prädikat einen Bereich einer Variablen, über den eine Koordinate definiert ist. In einer Ausführungsform ist zum Beispiel für einen gegebenen 2D-Tensor mit der Form [m,n], wie es vorab in Verbindung mit 2A beschrieben ist, eine Punktkoordinate bei (x,y) wie folgt gegeben: $[x, y] [1, 1], x {0 : m}, y {0 : n}$
wobei x{0:m} einen Bereich 0 ≤ x < m und y{0:n} einen Bereich 0 ≤ y < n bezeichnet. Bei mindestens einer Ausführungsform ist eine 1×2-Kachel, die aus Elementen bei (x,2y) und (x,2y+1) besteht, wie folgt gegeben: $[x, y] [1, 2], x {0 : m}, y {0 : n / 2}$
wobei x{0:m} einen Bereich 0 ≤ x < m und y{0:n/2} einen Bereich 0 ≤ y < n/2 bezeichnet.
Bei mindestens einer Ausführungsform verwendet der Compiler Informationen, die durch einen oder mehrere Koordinatensätze 228, 230, 236, 242 in einem Graphen angegeben sind, um zu bestimmen, wie Daten in einem oder mehreren Speicherplätzen des Speichers zur Verwendung durch den einen oder die mehreren Kernels zu speichern sind, die von dem Compiler unter Verwendung eines oder mehrerer Graphen erzeugt werden, die die Koordinatensätze 228, 230, 236, 242 enthalten. Daten, die durch den einen oder die mehreren Koordinatensätze 228, 230, 236, 242 angegeben werden, sind in einer Ausführungsform als vektorisierte Daten in dem Speicher zur Verwendung durch den einen oder die mehreren Kernels, die von dem Compiler erzeugt werden, während der Ausführung durch eine oder mehrere Parallelverarbeitungseinheiten (PPUs), wie z. B. Grafikverarbeitungseinheiten (GPUs), zu speichern, wie es vorab in Verbindung mit 1 beschrieben ist,. Bei mindestens einer Ausführungsform werden der eine oder die mehreren Koordinatensätze 228, 230, 236, 242 von einem oder mehreren Speicher-Constraints-Rechnern des Compilers erzeugt, wie es vorab im Zusammenhang mit 1 beschrieben ist. Bei mindestens einer Ausführungsform werden der eine oder die mehreren Koordinatensätze 228, 230, 236, 242 durch beliebige andere ausführbare oder interpretierte Softwareprogramme zumindest teilweise basierend auf dem Graphen erzeugt, was die Softwareprogramme, wie sie hier beschrieben sind, einschließt.
Bei mindestens einer Ausführungsform sind der eine oder die mehreren Koordinatensätze 228, 230, 236, 242 unter Verwendung eines Algorithmus zu berechnen, um einen oder mehrere Speicher-Constraints von Daten zwischen den Knoten des Graphen zu bestimmen. Bei mindestens einer Ausführungsform werden der eine oder die mehreren Koordinatensätze 228, 230, 236, 242 unter Verwendung eines Koordinateninferenzalgorithmus berechnet, wie z. B. eines Koordinateninferenzalgorithmus, der nachstehend in Verbindung mit den 3-5 beschrieben wird. Bei mindestens einer Ausführungsform werden der eine oder die mehreren Koordinatensätze 228, 230, 236, 242 unter Verwendung eines beliebigen anderen Algorithmus berechnet, der geeignet ist, zu bestimmen, wie Daten von dem einen oder den mehreren Knoten 220, 222, 232, 238, 244 des Graphen verwendet werden.
3 veranschaulicht ein Verfahren 300 zur Erzeugung eines Kernels auf der Grundlage eines in einem Graphen angegebenen Datenflusses gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform wird der Datenfluss in dem Graphen durch einen oder mehrere Koordinatensätze sowie durch andere Informationen angegeben, die durch Kanten des Graphen dargestellt werden, wie z.B. die oben in Verbindung mit 2B beschriebenen Tensorinformationen. Bei mindestens einer Ausführungsform führt ein Compiler das Verfahren 300 durch, um den Kernel unter Verwendung des einen oder der mehreren Koordinatensätze des von dem Compiler erzeugten Graphen zu erzeugen, wie es vorab in Verbindung mit den 1 und 2B beschrieben ist.
Bei mindestens einer Ausführungsform beginnt das Verfahren bei 302, wenn der Compiler, wie der Compiler, der oben in Verbindung mit 1 beschrieben wurde, oder ein anderer Compiler, der darüber hinaus hier beschrieben ist, den Graphen in Teilgraphen segmentiert 304. Bei mindestens einer Ausführungsform segmentiert 304 der Compiler den Graphen in Teilgraphen auf der Grundlage von Lade- und Speicheroperationen, die durch den Graphen angegeben werden. Bei mindestens einer Ausführungsform segmentiert der Compiler den Graphen 304 in Teilgraphen auf der Grundlage von Gruppen von Rechenoperationen, die durch Knoten jedes Teilgraphen angegeben werden, unter Verwendung von Daten, die als Ergebnis von Lade- und Speicheroperationen aus dem Speicher geladen und dort gespeichert werden.
Bei mindestens einer Ausführungsform unterteilt bzw. segmentiert 304 der Compiler den Graphen 304 in Teilgraphen auf der Grundlage von Operationen, die durch den Graphen angegeben werden und die Berechnungen mit einem Satz von Daten durchführen. Bei mindestens einer Ausführungsform segmentiert 304 der Compiler den Graphen 304 in Teilgraphen auf der Grundlage einer beliebigen anderen Bedingung. Bei mindestens einer Ausführungsform segmentiert 304 der Compiler den Graphen 304 während des Verfahrens 300 nicht, um einen Kernel auf der Grundlage des in dem Graphen angegebenen Datenflusses zu erzeugen.
Bei mindestens einer Ausführungsform erzeugt der Compiler für den Graphen oder für jeden aus dem Graphen segmentierten 304 Teilgraphen anfängliche Constraints 306. Bei mindestens einer Ausführungsform handelt es sich bei den anfänglichen Constraints um einen Anfangssatz von Informationen über Daten, die dazu dienen, zu bestimmen, wie die Daten von Knoten in dem Graphen oder einem Teilgraphen erzeugt werden. Bei mindestens einer Ausführungsform erzeugt der Compiler die anfänglichen Constraints 306, indem er Daten bestimmt, die von einem Endknoten in dem Graphen oder einem der Teilgraphen ausgegeben oder als Eingabe für diesen verwendet werden. Bei mindestens einer Ausführungsform erzeugt der Compiler die anfänglichen Constraints 306, indem er einen Algorithmus anwendet, um Daten zu bestimmen, die von einem Endknoten in dem Graphen oder jedem Teilgraphen, der als Ergebnis der Segmentierung 304 bestimmt wurde, auszugeben oder als Eingabe für diesen zu verwenden sind. Bei mindestens einer Ausführungsform wendet der Compiler einen Algorithmus für die anfänglichen Constraints an, wie es im Folgenden in Verbindung mit 4 beschrieben ist. Bei mindestens einer Ausführungsform wendet der Compiler einen beliebigen anderen Algorithmus an, der zur Bestimmung von Informationen über Daten verwendet werden kann, die von einem Endknoten in dem Graphen oder jedem Teilgraphen, der als Ergebnis der Segmentierung 304 bestimmt wurde, auszugeben oder als Eingabe für diesen zu verwenden sind.
Bei mindestens einer Ausführungsform verwendet der Compiler, sobald er die anfänglichen Constraints für den Graphen oder für jeden Teilgraphen des Graphen bestimmt oder anderweitig erzeugt hat 306, einen Koordinateninferenzalgorithmus, um Koordinatensätze zu bestimmen, wie z. B. den Koordinateninferenzalgorithmus, der in Verbindung mit 5 beschrieben ist. Bei mindestens einer Ausführungsform verwendet der Compiler einen beliebigen anderen Algorithmus zur Bestimmung der Koordinatensätze von dem Graphen, der angibt, wie Daten in einem oder mehreren Speicherplätzen zu speichern sind, wie es vorab in Verbindung mit 2B beschrieben ist. Bei mindestens einer Ausführungsform verwendet der Compiler einen Koordinateninferenzalgorithmus 308 oder einen anderen Algorithmus, um einen oder mehrere Sätze von Daten zu bestimmen, die Informationen umfassen, wie z. B. Koordinatensätze, die angeben, wie die Daten von jedem Knoten in dem Graphen für jeden Zwischentensor und jede Eingabe in dem Graphen und/oder Teilgraphen des Graphen zu verwenden sind.
Bei mindestens einer Ausführungsform erzeugt der Compiler unter Verwendung der Koordinatensatzinformationen oder anderen Informationen, die angeben, wie die Daten von jedem Knoten in dem Graphen und/oder den Teilgraphen des Graphen zu verwenden sind, den einen oder die mehreren vektorisierten Kernels 310. Bei mindestens einer Ausführungsform ist ein vektorisierter Kernel ein Kernel, wie er vorab in Verbindung mit 1 beschrieben ist und weiter hier beschrieben ist, der Informationen umfasst, die einen oder mehrere Speicherplätze angeben, um nacheinander Sätze von Daten zur Verwendung durch eine oder mehrere Rechenoperationen zu speichern, die während der Ausführung des vektorisierten Kernels auszuführen sind. Bei mindestens einer Ausführungsform erzeugt der Compiler den einen oder die mehreren vektorisierten Kernels 310 unter Verwendung von Informationen aus dem einen oder den mehreren Graphen, wie es vorab in Verbindung mit den 1, 2A und 2B beschrieben ist. Bei mindestens einer Ausführungsform erzeugt der Compiler den einen oder die mehreren vektorisierten Kernels 310 unter Verwendung der Koordinatensätze, die als Ergebnis eines Koordinateninferenzalgorithmus bestimmt werden 308, wie es weiter in Verbindung mit 5 beschrieben wird. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren vektorisierten Kernels 310, die von dem Compiler während des Verfahrens 300 erzeugt werden, jeweils Informationen, die angeben, wie Informationen in dem einen oder den mehreren Speicherplätzen zu speichern sind. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren von dem Compiler während des Verfahrens 300 zu erzeugenden vektorisierten Kernels jeweils Informationen, die angeben, wie Informationen zumindest teilweise basierend auf dem einen oder den mehreren Graphen und/oder den Teilgraphen in dem einen oder den mehreren Speicherplätzen zu speichern sind. Bei mindestens einer Ausführungsform umfassen der eine oder die mehreren vektorisierten Kernels, die von dem Compiler während des Verfahrens 300 zu erzeugen sind, jeweils Informationen, die angeben, wie Informationen nacheinander zumindest teilweise basierend auf dem einen oder den mehreren Graphen und/oder Teilgraphen in dem einen oder den mehreren Speicherplätzen zu speichern sind.
Bei mindestens einer Ausführungsform endet das Verfahren 300, sobald der Compiler den einen oder die mehreren vektorisierten Kernels 310 erzeugt hat, und jeder des einen oder der mehreren vektorisierten Kernels kann unter Verwendung einer oder mehrerer Parallelverarbeitungseinheiten (PPUs), wie z. B. Grafikverarbeitungseinheiten (GPUs), ausgeführt werden, wie es vorab in Verbindung mit 1 beschrieben ist. Bei mindestens einer Ausführungsform endet, sobald der Compiler den einen oder die mehreren vektorisierten Kernels 310 erzeugt hat, das Verfahren bei 312, und jeder des einen oder der mehreren vektorisierten Kernels kann unter Verwendung eines oder mehrerer Prozessoren und/oder anderer integrierter Schaltungen ausgeführt werden, wie es hier beschrieben ist.
4 veranschaulicht ein Verfahren 400 zur Bestimmung der anfänglichen Constraints auf der Grundlage des Graphen gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform bestimmt das Verfahren 400 die anfänglichen Constraints, die von einem Koordinateninferenzalgorithmus verwendet werden, um einen oder mehrere Koordinatensätze zu bestimmen, die angeben, wie Daten von einem oder mehreren Graphen zu verwenden sind, wie es im Folgenden in Verbindung mit 5 beschrieben ist, und die darüber hinaus von dem Compiler verwendet werden, um den einen oder die mehreren Kernels zu erzeugen, die von einer oder mehreren Parallelverarbeitungseinheiten (PPUs), wie z. B. Grafikverarbeitungseinheiten (GPUs), ausgeführt werden, wie es vorab in Verbindung mit 1 beschrieben und hier weiter beschrieben ist. Bei mindestens einer Ausführungsform handelt es sich bei den anfänglichen Constraints um Daten, die Informationen über die eine oder die mehreren Kanten in dem Graphen angeben, wie es vorab im Zusammenhang mit den 2A und 2B beschrieben ist. Bei mindestens einer Ausführungsform geben die anfänglichen Constraints einen anfänglichen Datensatz an, der als Eingabe für einen Endknoten in dem Graphen oder als Ausgabe von einem Endknoten in dem Graphen zu verwenden ist.
Bei mindestens einer Ausführungsform beginnt das Verfahren 400 zur Bestimmung anfänglicher Constraints eines Graphen bei 402 und damit, dass der Compiler eine größte gültige Größe für einen Vektor von Daten findet 404. Bei mindestens einer Ausführungsform wird die größte gültige Vektorgröße von dem Compiler auf der Grundlage von Eigenschaften des Graphen bestimmt 404. Bei mindestens einer Ausführungsform bestimmt der Compiler die größte gültige Vektorgröße 404 auf der Grundlage der Größe der Daten, die in einen Endknoten in dem Graphen eingegeben oder von ihm ausgegeben werden. Bei mindestens einer Ausführungsform ist die größte gültige Vektorgröße die größte Vektorgröße für eine äußere Dimension einer Ausgabe von einem Endknoten in dem Graphen. Zum Beispiel ist in einer Ausführungsform bei einem Ausgabetensor von einem Endknoten in einem Graphen mit dem Elementtyp f32 und der Form [2,18] die größte gültige Vektorgröße 2, da die größte gültige Vektorgröße für f32, die sich durch 18 teilt, 2 ist.
Bei mindestens einer Ausführungsform bestimmt der Compiler, sobald er die größte gültige Vektorgröße 404 ermittelt hat, eine Thread-Anzahl 406 für den Graphen. Das heißt, in einer Ausführungsform bestimmt der Compiler, wie viele Threads erforderlich sind, um einen Vektor mit einer bestimmten Größe 404 zu erzeugen. Bei mindestens einer Ausführungsform wählt der Compiler zur Bestimmung der Thread-Anzahl 406 eine Anzahl von Threads, die gleich einer Größe des größten Ausgangstensors ist, der durch die Kanten des Graphen angegeben wird, und teilt diese Anzahl durch die größte gültige Vektorgröße, so dass, wenn ein aus dem Graphen erzeugter Kernel, wie es vorab in Verbindung mit den 1 und 3 beschrieben ist, mit dieser Anzahl von Threads ausgeführt wird, der Kernel alle Elemente in dem Ausgangstensor berechnet.
Bei mindestens einer Ausführungsform beginnt ein Compiler bei gegebener Vektorgröße 404 und Thread-Anzahl 406 mit dem Aufbau eines Satzes anfänglicher Constraints 412 für jede Koordinate einer Endkante des Graphen (z. B. einer Kante, die einen Tensor darstellt, wie es vorab im Zusammenhang mit den 2A und 2B beschrieben ist). Um den anfänglichen Satz von Constraints 412 zu erstellen, erzeugt der Compiler in einer Ausführungsform eine Koordinate 408, wie es vorab in Verbindung mit 2B beschrieben ist, für jedes Element eines Tensors, das eine Endkante des Graphen oder eine Ausgabe von dem Graphen darstellt. Bei mindestens einer Ausführungsform berechnet der Compiler eine Koordinate für jeden Thread t 408, der zur Berechnung jedes Datenwertes bei einem Tensor verwendet wird. Bei mindestens einer Ausführungsform erzeugt der Compiler angesichts jeder von dem Compiler berechneten anfänglichen Koordinate einen Koordinatensatz, der jedes Datenelement eines Ausgangtensors oder einer Tensoreingabe zu einem Endknoten des Graphen darstellt, wie es vorab in Verbindung mit 2B beschrieben ist.
Bei mindestens einer Ausführungsform fügt der Compiler, sobald er einen anfänglichen Koordinatensatz durch Berechnen einer Koordinate 408 für jedes Datenelement eines Ausgangstensors oder einer Tensoreingabe zu einem Endknoten des Graphen erzeugt hat, strukturelle Constraints 410 hinzu, die angeben, wie jede Koordinate von einem Endknoten in dem Graphen zu verwenden ist. Bei mindestens einer Ausführungsform geben die strukturellen Constraints die Constraints einer Operation an, die von einem Endknoten des Graphen auszuführen ist. In einer Ausführungsform ist beispielsweise eine Eingangskoordinate für eine punktweise Quadratwurzeloperation, die durch einen Endknoten in dem Graphen dargestellt wird, äquivalent zu einer Ausgangskoordinate. Bei mindestens einer Ausführungsform hat der Compiler, sobald er strukturelle Constraints eines Endknotens oder anderer Knoten des Graphen zu einem anfänglichen Satz von Constraints 410 hinzugefügt hat, den anfänglichen Satz von Constraints aufgebaut 412, und das Verfahren 400 zur Bestimmung anfänglicher Constraints endet 414.
5 veranschaulicht ein Verfahren 500 zur Erzeugung eines oder mehrerer Koordinatensätze gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform erzeugt das Verfahren 500 einen oder mehrere Koordinatensätze, wie es vorab in Verbindung mit 2B beschrieben ist, die den Datenfluss in einem Graphen darstellen. Bei mindestens einer Ausführungsform erzeugt der Compiler unter Verwendung dieser Koordinatensätze, die zumindest teilweise auf der Grundlage des Graphen bestimmt werden, einen oder mehrere Kernels, die angeben, wo oder an welchen Speicherplätzen Informationen zu speichern sind, wie es vorab in Verbindung mit den 1 und 3 beschrieben ist. Bei mindestens einer Ausführungsform führt das Verfahren 500 einen Koordinateninferenzalgorithmus aus, um einen oder mehrere Koordinatensätze zu erzeugen. Bei mindestens einer Ausführungsform werden ein oder mehrere Koordinatensätze unter Verwendung eines beliebigen anderen Algorithmus erzeugt, um den einen oder die mehreren Koordinatensätze zu bestimmen, die von dem Compiler zu verwenden sind, um einen oder mehrere Kernels zu erzeugen, wie es vorab in Verbindung mit den 1 und 3 beschrieben ist.
Bei mindestens einer Ausführungsform beginnt das Verfahren 500 zur Erzeugung des einen oder der mehreren Koordinatensätze 502 damit, dass der Compiler Eingangs-Constraints 504 empfängt, die mit dem vorab in Verbindung mit 4 beschriebenen Verfahren erzeugt werden. Bei mindestens einer Ausführungsform erhält der Compiler den Graphen, der aus Knoten, die Tensoroperationen darstellen, und aus Kanten zwischen diesen Operationen, die mit einem anfänglichen Koordinatensatz versehen sind, bestehen. Bei mindestens einer Ausführungsform handelt es sich bei dem anfänglichen Koordinatensatz um anfängliche Constraints, die mit Hilfe des oben in Verbindung mit 4 beschriebenen Verfahrens bestimmt werden. Bei mindestens einer Ausführungsform umfasst der anfängliche Koordinatensatz einen Satz von Constraints C der Form: $C = {e_{1} = e_{1}^{'}, \dots, e_{n} = e_{n}^{'}}$
wobei jedes e_i ein Koordinatensatzausdruck oder ein mathematischer Ausdruck ist, der einen Koordinatensatz beschreibt. Bei mindestens einer Ausführungsform umfasst ein Koordinatensatzausdruck Informationen, die angeben, wie ein durch jede Koordinate in einem Satz dargestellter Wert zu berechnen ist. Bei mindestens einer Ausführungsform umfasst ein Koordinatensatzausdruck Koordinatensatzoperatoren. Bei mindestens einer Ausführungsform ist ein Koordinatensatzoperator ein mathematischer Ausdruck, der eine an einem Tensor auszuführende Operation angibt. Bei mindestens einer Ausführungsform ist ein Koordinatensatzoperator ein Vorwärtsoperator, der einen Ausdruck angibt, um eine Eingabe für eine bestimmte Tensoroperation in eine Ausgabe der bestimmten Tensoroperation zu übersetzen ist. Bei mindestens einer Ausführungsform ist ein Koordinatensatzoperator ein Rückwärtsoperator, der einen Ausdruck angibt, um einen Koordinatensatz an einem bestimmten Ausgang einer Tensoroperation zu übersetzen und um ihn in einen entsprechenden Koordinatensatz an einem bestimmten Eingang der Tensoroperation zu übersetzen.
Bei mindestens einer Ausführungsform versucht der Koordinateninferenzalgorithmus des Verfahrens 500, einen Satz von Constraints C zu nehmen und Koordinatensatzausdrücke auf einen festen Bereich von Datenwerten zu reduzieren, die durch jeden Koordinatensatz des Graphen darzustellen sind, wie es vorab in Verbindung mit 2B beschrieben ist. Bei mindestens einer Ausführungsform gilt ein Koordinatensatzausdruck als gelöst, wenn er durch einen festen Punkt oder eine Menge von Punkten dargestellt werden kann. In einer Ausführungsform gilt für einen bestimmten Satz von Constraints C, wenn jeder Koordinatensatzausdruck in C auf einen festen Punkt oder eine Menge von Punkten reduziert ist, die Datenwerte und/oder Koordinatenbereiche in einem Tensor darstellen, dieser Satz von Constraints C als gelöst.
Bei mindestens einer Ausführungsform versucht der Compiler, sobald er, wie es vorab beschrieben ist, die durch den Satz C angegebenen Eingangs-Constraints 504 erhält, den Satz C durch wiederholtes Anwenden von Constraint-Regeln auf jeden Koordinatensatzausdruck e_i zu lösen, indem er einen Koordinateninferenzalgorithmus des Verfahrens 500 durchführt. Bei mindestens einer Ausführungsform handelt es sich bei den Regeln um Rechenoperationen zum Entfernen von Constraints, die Tautologien sind, zum Ersetzen von Koordinatensatzvariablen, für die ein bestimmter Wert ermittelt wurde, und zum Ausgeben von Fehlern, wenn unterschiedliche konstante Datenwerte in einem Constraint einander gleichgesetzt werden oder ein anderer unzulässiger Constraint auftritt. Bei mindestens einer Ausführungsform versucht der Compiler zu bestimmen, ob ein Satz C gelöst ist 506, wie es vorab beschrieben ist. Bei mindestens einer Ausführungsform bestimmt der Compiler, wenn ein Satz C nicht gelöst ist, ob dieser Satz irgendwelche fehlerhaften Constraints umfasst 508. Bei mindestens einer Ausführungsform ist ein fehlerhafter Constraint ein Constraint in einem Satz C, der nicht auf einen konkreten Satz von Werten reduziert werden kann, oder ein Constraint, der eine ungültige Operation verwendet, wie z. B. die Zuweisung eines konstanten Wertes auf einen anderen konstanten Wert. Bei mindestens einer Ausführungsform endet das Verfahren bei 518, wenn ein Satz C einen fehlerhaften Constraint enthält 508, und es können keine Daten in dem Graphen vektorisiert werden, wie es vorab in Zusammenhang mit 1 beschrieben ist. Bei mindestens einer Ausführungsform wendet der Compiler, wenn ein Satz C keine fehlerhaften Constraints 508 enthält, eine oder mehrere Constraint-Regeln 510 an, wie es vorab beschrieben ist. Bei mindestens einer Ausführungsform umfassen eine oder mehrere anzuwendende Constraint-Regeln 510 Grundregeln, die Tautologien aufweisen: $C \cup {e_{1} = e_{2}} \Rightarrow C, w e n n e_{1} \equiv e_{2}$
wobei ≡ die syntaktische Äquivalenz zwischen Ausdrücken bezeichnet. Bei mindestens einer Ausführungsform umfassen eine oder mehrere anzuwendende Constraint-Regeln 510 Grundregeln, die ein Ersetzen von ermittelten Variablen eines Koordinatensatzes aufweisen: $C \cup {x = e} \Rightarrow C [x / e] \cup {x = e}, w e n n x \in ƒ v (C) u n d x n i c h t \in ƒ v (\dot{e})$
wobei fv(e) eine Menge von Koordinatensatzvariablen bezeichnet, die im Ausdruck e frei sind, und C[c/x] einen Constraint-Satz bezeichnet, bei dem alle Instanzen der Variablen x durch das Koordinatensatzliteral c ersetzt werden. Bei mindestens einer Ausführungsform weisen eine oder mehrere anzuwendende Constraint-Regeln 510 Grundregeln auf, die einen Fehler enthalten, wenn verschiedene Konstanten in einem Constraint einer anderen gleichgesetzt werden: $C \cup {c_{1} = c_{2}} \Rightarrow f e h l e r h a f t, w e n n c_{1} n i c h t \equiv c_{2}$
Bei mindestens einer Ausführungsform umfassen eine oder mehrere anzuwendende Constraints-Regeln 510 Umordnungsregeln. Bei mindestens einer Ausführungsform ordnen die Umordnungsregeln Constraints mit einem Koordinatensatzliteral auf einer Seite so um, dass es auf einer rechten Seite liegt. Bei mindestens einer Ausführungsform erübrigen sich durch die Umordnungsregeln symmetrische Versionen anderer Regeln: $C \cup {c = x} \Rightarrow C \cup {x = c}$
$C \cup {(o p e_{1} e_{2}) = x} \Rightarrow C \cup {x = (o p e_{1} e_{2})}$
Bei mindestens einer Ausführungsform umfassen eine oder mehrere anzuwendende Constraint-Regeln 510 Vereinigungs-Vereinfachungsregeln. Bei mindestens einer Ausführungsform vereinfachen die Vereinigungs-Vereinfachungsregeln einen Vereinigungsoperator: $C \cup {u n i o n (x_{1}, \dots, x_{n}) = c} \Rightarrow C \cup {x_{1} = c, \dots, x_{n} = c}$
Bei mindestens einer Ausführungsform umfassen eine oder mehrere anzuwendende Constraint-Regeln 510 Transponierungsinversionsregeln. Bei mindestens einer Ausführungsform ist ein Transponierungsoperator invertierbar, und diese Regel ermöglicht eine Vereinfachung, wenn eine Transponierte eines Ausdrucks einem Koordinatenliteral gleich ist: $C \cup {transpose (e) = c} \Rightarrow C \cup {e = transpose (c)}$
Bei mindestens einer Ausführungsform umfassen eine oder mehrere anzuwendende Constraint-Regeln 510 Broadcastinversionsregeln. Bei mindestens einer Ausführungsform kann ein Broadcast-Operator in einen Forward-Broadcast invertiert werden, um zu ermöglichen, dass Koordinatenliterale durch einen broadcasted punktweisen Operator vorwärts gefolgert (inferred forward) werden können: $C \cup {broadcast_rev (e) = c} \Rightarrow C \cup {e = broadcast (c)}$
Bei mindestens einer Ausführungsform umfassen eine oder mehrere anzuwendende Constraint-Regeln 510 Vereinfachungsregeln (simplification rules). Bei mindestens einer Ausführungsform vereinfachen die Vereinfachungsregeln Koordinatenausdrucksoperatoren mit Hilfe einer simp-Funktion: $C \cup {e_{1} = e_{2}} \Rightarrow C \cup {e_{1}^{'} = e_{2}^{'}}$
wobei $e_{1}^{'} = simp (e_{1}), e_{2}^{'} = simp (e_{2})$
wenn $e_{1} n i c h t \equiv e_{1}^{'} oder e_{2} n i c h t \equiv e_{2}^{'}$
wobei eine simp-Funktion einen Koordinatensatzausdruck nimmt und seine vereinfachte kanonische Form zurückgibt. Bei mindestens einer Ausführungsform ist ein simp-Funktionsalgorithmus rekursiv über eine Syntax von Koordinatensatzausdrücken. Bei mindestens einer Ausführungsform vereinfacht eine simp-Funktion Ausdrücke durch Berechnung von Operatoren, die auf Koordinatenliterale angewandt werden, durch Vereinfachung arithmetischer Ausdrücke und durch Vereinfachung von Vereinigungen und anderen Operationen.
Bei mindestens einer Ausführungsform prüft der Compiler nach der Anwendung einer oder mehrerer Constraint-Regeln 510 erneut, ob ein Satz C gelöst ist 506, wie es vorab beschrieben ist. Wenn ein Constraint-Satz C gelöst ist 506, entspricht der Constraint-Satz der Form: $C = {x_{1} = c_{1}, \dots x_{n} = c_{n}, \dots, e_{1} = e_{1}^{'}, \dots, e_{n} = e_{n}^{'}}$
wobei x_i\ Koordinatensatzvariablen und c_n die Koordinatensatzliterale sind.
Bei mindestens einer Ausführungsform extrahiert der Compiler, sobald ein Constraint-Satz C gelöst ist 506, Variablenzuweisungen aus dem Constraint-Satz C 514. Bei mindestens einer Ausführungsform extrahiert der Compiler die Variablenzuweisungen $e_{i} = e_{i}^{'}$
aus dem Constraint-Satz C 514, um folgende Substitution zu bilden: $S = {x_{1} = c_{1}, \dots, x_{n} = c_{n}}$
Bei mindestens einer Ausführungsform wendet der Compiler, sobald er die Variablenzuweisungen aus dem Constraint-Satz C extrahiert hat 514, um eine Menge von Substitutionen S zu erzeugen, die Menge von Substitutionen S auf einen Koordinatensatz in dem Graphen an, um Variablen in diesem Koordinatensatz von anfänglichen Constraints 504 durch Koordinatensatzliterale zu ersetzen, die konkrete Werte für jede Koordinate in dem Koordinatensatz angeben, wie z.B. den Koordinatensätzen, die vorab in Verbindung mit 2B beschrieben sind. Bei mindestens einer Ausführungsform endet das Verfahren 500 zur Durchführung eines Koordinateninferenzalgorithmus bei 518, sobald der Compiler die Koordinatensatzliterale in den Koordinatensatz eingegeben hat.
Bei mindestens einer Ausführungsform führt der Compiler die Koordinateninferenz des Verfahrens 500 für jeden Knoten in dem Graphen, wie einem Teilgraphen, wie es vorab in Verbindung mit 3 beschrieben ist, durch. Bei mindestens einer Ausführungsform führt der Compiler zunächst eine Koordinateninferenz des Verfahrens 500 durch, um einen Koordinatensatz für eine Endkante des Graphen zu bestimmen, die den Datenfluss zu einem Ausgangsknoten des Graphen darstellt. Unter Verwendung dieses Koordinatensatzes führt der Compiler in einer Ausführungsform die Koordinateninferenz des Verfahrens 500 für jeden Zwischenknoten in dem Graphen durch, bis ein Eingangsknoten erreicht ist.
Bei mindestens einer Ausführungsform kommentiert der Compiler, sobald ein Koordinatensatz von dem Compiler für jede Kante in dem Graphen bestimmt wurde, den Graphen 516 und erzeugt eine oder mehrere Ausgaben, wie z. B. Kernels, die Daten umfassen, die auf der Grundlage dieser Koordinatensätze in einem oder mehreren Speicherplätzen zu speichern sind. Bei mindestens einer Ausführungsform kommentiert der Compiler den Graphen 516, indem er an den Kanten des Graphen einen oder mehrere Koordinatensätze angibt. Bei mindestens einer Ausführungsform sind der eine oder die mehreren Koordinatensätze, die durch eine oder mehrere Kanten des Graphen angegeben werden, von dem Compiler verwendbar, um einen oder mehrere Kernels zu erzeugen. Bei mindestens einer Ausführungsform geben die Koordinatensätze Daten oder Sätze von Daten an, die in einem oder mehreren Speicherbereichen zur Verwendung während der Ausführung des einen oder der mehreren Kernels oder anderer ausführbarer Dateien zu speichern sind. Bei mindestens einer Ausführungsform geben die Koordinatensätze Daten oder Sätze von Daten an, die in einem oder mehreren aufeinanderfolgenden Speicherbereichen zur Verwendung während der Ausführung des einen oder der mehreren Kernels oder anderer ausführbarer Dateien zu speichern sind. Bei mindestens einer Ausführungsform geben die Koordinatensätze Daten oder Sätze von Daten an, die als vektorisierte Daten in einem oder mehreren Speicherbereichen zur Verwendung während der Ausführung des einen oder der mehreren Kernels oder anderer ausführbarer Dateien zu speichern sind, wie es vorab in Verbindung mit 1 beschrieben ist.
In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, um ein gründlicheres Verständnis von mindestens einer Ausführungsform zu ermöglichen. Dem Fachmann ist jedoch klar, dass die erfindungsgemäßen Konzepte auch ohne eines oder mehrere dieser spezifischen Details ausgeführt werden können.
Rechenzentrum
6 veranschaulicht ein beispielhaftes Rechenzentrum 600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 600, ohne darauf beschränkt zu sein, eine Rechenzentrum-Infrastrukturschicht 610, eine Frameworkschicht 620, eine Softwareschicht 630 und eine Anwendungsschicht 640.
In mindestens einer Ausführungsform, wie in 6 gezeigt, kann die Rechenzentrum-Infrastrukturschicht 610 einen Ressourcenorchestrator 612, gruppierte Rechenressourcen 614 und Knoten-Rechenressourcen („Knoten-C.R.s“) 616(1)-616(N) beinhalten, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 616(1)-616(N), ohne darauf beschränkt zu sein, eine beliebige Anzahl von Zentralverarbeitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays („FPGAs“), Datenverarbeitungseinheiten bzw. Data Processing Units („DPUs“) in Netzwerkeinrichtungen, Grafikprozessoren usw.), Speichervorrichtungen (z.B. dynamischer Festspeicher), Speichervorrichtungen (z.B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabe-Geräte („NW E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Leistungsmodule und Kühlmodule usw. beinhalten. In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 616(1)-616(N) ein Server mit einer oder mehreren der vorstehend erwähnten Rechenressourcen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 614 separate Gruppierungen von Knoten-C.R.s beinhalten, die in einem oder mehreren Racks (nicht dargestellt) untergebracht sind, oder in vielen Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht dargestellt). Separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 614 können gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen beinhalten, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s mit CPUs oder Prozessoren in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungs- bzw. Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcenorchestrator 612 einen oder mehrere Knoten-CRs 616(1)-616(N) und/oder gruppierte Rechenressourcen 614 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 612 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 600 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 612 Hardware, Software oder eine Kombination davon umfassen.
In mindestens einer Ausführungsform, wie in 6 gezeigt, beinhaltet die Frameworkschicht 620, ohne Beschränkung darauf, einen Job-Scheduler 632, einen Konfigurationsmanager 634, einen Ressourcen-Manager 636 und ein verteiltes Dateisystem 638. In mindestens einer Ausführungsform kann die Frameworkschicht 620 ein Framework zur Unterstützung der Software 652 der Softwareschicht 630 und/oder einer oder mehrerer Anwendung(en) 642 der Anwendungsschicht 640 beinhalten. In mindestens einer Ausführungsform können die Software 652 oder die Anwendung(en) 642 jeweils webbasierte Dienstsoftware oder Anwendungen beinhalten, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Frameworkschicht 620 eine Art von freiem und quelloffenem Software-Webanwendungs-Framework wie Apache SparkTM (nachstehend „Spark“) sein, das ein verteiltes Dateisystem 638 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) verwenden kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Job-Scheduler 632 einen Spark-Treiber enthalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 600 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 634 in der Lage sein, verschiedene Schichten zu konfigurieren, wie beispielsweise die Softwareschicht 630 und die Frameworkschicht 620, einschließlich Spark und das verteilte Dateisystem 638 zur Unterstützung der Verarbeitung großer Datenmengen. In mindestens einer Ausführungsform kann der Ressourcen-Manager 636 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 638 und des Job-Schedulers 632 gemappt oder zugeordnet sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen die gruppierten Rechenressourcen 614 auf der Rechenzentrums-Infrastrukturschicht 610 umfassen. In mindestens einer Ausführungsform kann sich der Ressourcen-Manager 636 mit dem Ressourcenorchestrator 612 koordinieren, um diese gemappten oder zugeordneten Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 630 enthaltene Software 652 Software enthalten, die von mindestens Teilen der Knoten C.R.s 616(1)-616(N), den gruppierten Rechenressourcen 614 und/oder dem verteilten Dateisystem 638 der Frameworkschicht 620 verwendet wird. Eine oder mehrere Arten von Software können Internet-Webseiten-Suchsoftware, E-Mail-Virenscan-Software, Datenbanksoftware und Software für Streaming-Videoinhalte umfassen, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 640 enthaltene(n) Anwendung(en) 642 eine oder mehrere Arten von Anwendungen beinhalten, die von mindestens Teilen der Knoten C.R.s 616(1)-616(N), den gruppierten Rechenressourcen 614 und/oder dem verteilten Dateisystem 638 der Frameschicht 620 verwendet werden. Mindestens eine oder mehrere Arten von Anwendungen können, ohne Beschränkung darauf, CUDA-Anwendungen beinhalten.
In mindestens einer Ausführungsform können der Konfigurationsmanager 634, der Ressourcen-Manager 636 und der Ressourcenorchestrator 612 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch mögliche Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 600 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht leistende Teile eines Rechenzentrums zu vermeiden.
Computergestützte Systeme
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte computergestützte Systeme, die zur Implementierung mindestens einer Ausführungsform verwendet werden können.
7 veranschaulicht ein Verarbeitungssystem 700, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Verarbeitungssystem 700 einen oder mehrere Prozessoren 702 und einen oder mehrere Grafikprozessoren 708, und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Serversystem mit einer großen Anzahl von Prozessoren 702 oder Prozessorkernen 707 sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 700 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip („SoC“)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Geräten integriert ist.
Bei mindestens einer Ausführungsform weist ein Verarbeitungssystem 700, das einen oder mehrere Prozessoren 702 und/oder einen oder mehrere Grafikprozessoren 708 enthält, eine Logik auf, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform kann das Verarbeitungssystem 700 eine serverbasierte Spielplattform, eine Spielkonsole, eine Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole beinhalten oder in diese integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 700 ein Mobiltelefon, ein Smartphone, ein Tablet-Computergerät oder ein mobiles Internetgerät. In mindestens einer Ausführungsform kann das Verarbeitungssystem 700 auch ein Wearable-Gerät, wie z.B. ein Smart Watch-Wearable-Gerät, eine intelligente Brille, ein Augmented-Reality-Gerät oder ein Virtual-Reality-Gerät beinhalten, mit diesem gekoppelt oder in dieses integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 700 ein Fernseh- oder Set-Top-Box-Gerät mit einem oder mehreren Prozessoren 702 und einer grafischen Oberfläche, die von einem oder mehreren Grafikprozessoren 708 erzeugt wird.
In mindestens einer Ausführungsform enthalten ein oder mehrere Prozessoren 702 jeweils einen oder mehrere Prozessorkerne 707 zur Verarbeitung von Anweisungen, die bei ihrer Ausführung Operationen für System- und Anwendersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 707 so konfiguriert, dass er einen bestimmten Befehlssatz 709 verarbeitet. In mindestens einer Ausführungsform kann der Befehlssatz 709 Complex Instruction Set Computing („CISC“), Reduced Instruction Set Computing („RISC“) oder das Rechnen über Very Long Instruction Word („VLIW“) erleichtern. In mindestens einer Ausführungsform können die Prozessorkerne 707 jeweils einen anderen Befehlssatz 709 verarbeiten, der Anweisungen enthalten kann, um die Emulation anderer Befehlssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 707 auch andere Verarbeitungsvorrichtungen enthalten, wie z.B. einen digitalen Signalprozessor („DSP“).
In mindestens einer Ausführungsform beinhaltet der Prozessor 702 einen Cachespeicher („Cache“) 704. In mindestens einer Ausführungsform kann der Prozessor 702 einen einzigen internen Cache oder mehrere Ebenen von internem Cache haben. In mindestens einer Ausführungsform wird der Cachespeicher von verschiedenen Komponenten des Prozessors 702 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 702 auch einen externen Cache (z.B. einen Level 3 („L3“)-Cache oder Last Level Cache („LLC“)) (nicht dargestellt), der von den Prozessorkernen 707 unter Verwendung bekannter Cache-Kohärenztechniken gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 706 in dem Prozessor 702 enthalten, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister) enthalten kann. In mindestens einer Ausführungsform kann die Registerdatei 706 Universalregister oder andere Register enthalten.
In mindestens einer Ausführungsform ist/sind ein oder mehrere Prozessor(en) 702 mit einem oder mehreren Schnittstellenbus(en) 710 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 702 und anderen Komponenten in dem Verarbeitungssystem 700 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 710 ein Prozessorbus sein, wie z.B. eine Version eines Direct Media Interface („DMI“)-Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 710 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. „PCI“, PCI Express („PCIe“)), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten der/die Prozessor(en) 702 eine integrierte Speichersteuerung 716 und einen Plattformsteuerungs-Hub 730. In mindestens einer Ausführungsform erleichtert die Speichersteuerung 716 die Kommunikation zwischen einem Speichervorrichtung und anderen Komponenten des Verarbeitungssystems 700, während der Plattformsteuerungs-Hub („PCH“) 730 Verbindungen zu Eingabe/Ausgabe-Geräten („I/O“) über einen lokalen I/O-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 720 eine dynamische Direktzugriffsspeicher („DRAM“)-Vorrichtung, eine statische Direktzugriffsspeicher („SRAM“)-Vorrichtung, eine Flash-Speicher-Vorrichtung, eine Phasenwechsel-Speicher-Vorrichtung oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessorspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 720 als Systemspeicher für das Verarbeitungssystem 700 arbeiten, um Daten 722 und Anweisungen 721 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 702 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform koppelt die Speichersteuerung 716 auch mit einem optionalen externen Grafikprozessor 712, der mit einem oder mehreren Grafikprozessoren 708 in den Prozessoren 702 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 711 mit dem/den Prozessoren) 702 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 711 eine oder mehrere interne Anzeigevorrichtungen, wie in einem mobilen elektronischen Gerät oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) angeschlossen ist, beinhalten. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 711 eine kopfmontierte Anzeige („HMD“), wie beispielsweise eine stereoskopische Anzeigevorrichtung zur Verwendung in Anwendungen der virtuellen Realität („VR“) oder der erweiterten Realität („AR“), beinhalten.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 730 die Verbindung von Peripheriegeräten mit der Speichervorrichtung 720 und dem Prozessor 702 über einen Hochgeschwindigkeits-I/O-Bus. In mindestens einer Ausführungsform beinhalten die I/O-Peripheriegeräte, ohne darauf beschränkt zu sein, eine Audiosteuerung 746, eine Netzwerksteuerung 734, eine Firmware-Schnittstelle 728, einen drahtlosen Transceiver 726, Berührungssensoren 725 und eine Datenspeichervorrichtung 724 (z.B. ein Festplattenlaufwerk, einen Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 724 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie PCI oder PCIe, verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 725 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Transceiver 726 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie beispielsweise ein 3G-, 4G- oder Long Term Evolution („LTE“)-Transceiver sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 728 eine Kommunikation mit System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle („UEFI“) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 734 eine Netzwerkverbindung zu einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform koppelt eine Hochleistungs-Netzwerksteuerung (nicht dargestellt) mit dem Schnittstellenbus 710. In mindestens einer Ausführungsform ist die Audiosteuerung 746 eine Mehrkanal-High-Definition-Audiosteuerung. In mindestens einer Ausführungsform enthält das Verarbeitungssystem 700 einen optionalen Legacy-I/O-Controller 740 zur Kopplung von Legacy-Geräten (z.B. Personal System 2 („PS/2“)) mit dem Verarbeitungssystem 700. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 730 auch mit einem oder mehreren Universal Serial Bus („USB“)-Controllern 742 verbinden, die Eingabevorrichtungen, wie z.B. Tastatur- und Mauskombinationen 743, eine Kamera 744 oder andere USB-Eingabevorrichtungen verbinden.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 716 und des Plattformsteuerungs-Hubs 730 in einen diskreten externen Grafikprozessor, wie beispielsweise den externen Grafikprozessor 712, integriert sein. In mindestens einer Ausführungsform können der Plattformsteuerungs-Hub 730 und/oder die Speichersteuerung 716 extern zu einem oder mehreren Prozessor(en) 702 sein. In mindestens einer Ausführungsform kann das Verarbeitungssystem 700 beispielsweise eine externe Speichersteuerung 716 und einen Plattformsteuerungs-Hub 730 enthalten, der als ein Speichersteuerungs-Hub und Peripheriesteuerungs-Hub innerhalb eines System-Chipsatzes konfiguriert sein kann, der mit dem/den Prozessor(en) 702 in Verbindung steht.
8 veranschaulicht ein Computersystem 800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 800 ein System mit miteinander verbundenen Vorrichtungen und Komponenten, ein SOC oder eine Kombination davon sein. In mindestens einer Ausführungsform ist das Computersystem 800 mit einem Prozessor 802 ausgebildet, der Ausführungseinheiten zum Ausführen einer Anweisung enthalten kann. In mindestens einer Ausführungsform kann das Computersystem 800, ohne Beschränkung darauf, eine Komponente, wie beispielsweise den Prozessor 802, beinhalten, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten einzusetzen. In mindestens einer Ausführungsform kann das Computersystem 800 Prozessoren beinhalten, wie z.B. die PENTIUM®-Prozessorfamilie, XeonTM, Itanium®, XScaleTM und/oder StrongARMTM, Intel® Core™ oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation aus Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 800 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Bei mindestens einer Ausführungsform umfasst das Computersystem 800, das einen Prozessoren 802 aufweist, eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform kann das Computersystem 800 in anderen Vorrichtungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für Handheld-Geräte sind Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor (DSP), ein SoC, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network („WAN“)-Switches oder jedes andere System umfassen, das eine oder mehrere Anweisungen ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 800, ohne Beschränkung darauf, einen Prozessor 802 enthalten, der, ohne Beschränkung darauf, eine oder mehrere Ausführungseinheiten 808 enthalten kann, die so konfiguriert sein können, dass sie ein Compute Unified Device Architecture („CUDA“)-Programm (CUDA® wird von der NVIDIA Corporation in Santa Clara, CA, entwickelt) ausführen. In mindestens einer Ausführungsform ist ein CUDA-Programm mindestens ein Teil einer Softwareanwendung, die in einer CUDA-Programmiersprache geschrieben ist. In mindestens einer Ausführungsform ist das Computersystem 800 ein Einzelprozessor-Desktop- oder ein Serversystem. In mindestens einer Ausführungsform kann das Computersystem 800 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 802, ohne Beschränkung darauf, einen CISC-Mikroprozessor, einen RISC-Mikroprozessor, einen VLIW-Mikroprozessor, einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessoreinheit, wie z.B. einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 802 mit einem Prozessorbus 810 gekoppelt sein, der Datensignale zwischen dem Prozessor 802 und anderen Komponenten in dem Computersystem 800 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 802, ohne Beschränkung darauf, einen internen Level 1 („L1“)-Cachespeicher („Cache“) 804 enthalten. In mindestens einer Ausführungsform kann der Prozessor 802 einen einzigen internen Cache oder mehrere Ebenen von internem Cache haben. In mindestens einer Ausführungsform kann sich der Cachespeicher außerhalb des Prozessors 802 befinden. In mindestens einer Ausführungsform kann der Prozessor 802 auch eine Kombination aus sowohl internen als auch externen Caches enthalten. In mindestens einer Ausführungsform kann eine Registerdatei 806 verschiedene Arten von Daten in verschiedenen Registern, einschließlich, ohne Beschränkung darauf, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister, speichern.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 808, einschließlich, ohne Beschränkung darauf, von Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 802. Der Prozessor 802 kann auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) enthalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 808 Logik zur Verarbeitung eines gepackten Befehlssatzes 809 enthalten. In mindestens einer Ausführungsform können durch Aufnahme des gepackten Befehlssatzes 809 in einen Befehlssatz eines Universalprozessors 802 zusammen mit zugehörigen Schaltkreisen zur Ausführung von Anweisungen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung gepackter Daten in einem Universalprozessor 802 durchgeführt werden. In mindestens einer Ausführungsform können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Ausführung von Operationen mit gepackten Daten genutzt wird, welches die Notwendigkeit eliminieren kann, kleinere Dateneinheiten über den Datenbus eines Prozessors zu übertragen, um eine oder mehrere Operationen auf bzw. mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 808 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 800, ohne Beschränkung darauf, einen Speicher 820 enthalten. In mindestens einer Ausführungsform kann der Speicher 820 als eine DRAM-Vorrichtung, eine SRAM-Vorrichtung, eine Flash-Speicher-Vorrichtung oder eine andere Speichervorrichtung implementiert sein. Der Speicher 820 kann Anweisung(en) 819 und/oder Daten 821 speichern, die durch Datensignale repräsentiert werden, die von dem Prozessor 802 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogikchip mit dem Prozessorbus 810 und dem Speicher 820 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip, ohne Beschränkung darauf, einen Speichersteuerungs-Hub („MCH“) 816 enthalten, und kann der Prozessor 802 mit dem MCH 816 über den Prozessorbus 810 kommunizieren. In mindestens einer Ausführungsform kann der MCH 816 einen Speicherpfad 818 mit hoher Bandbreite zu dem Speicher 820 zur Befehls- und Datenspeicherung und zur Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 Datensignale zwischen dem Prozessor 802, dem Speicher 820 und anderen Komponenten in dem Computersystem 800 leiten und Datensignale zwischen dem Prozessorbus 810, dem Speicher 820 und einer System-I/O 822 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafik-Port zur Kopplung mit einer Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 816 über einen Speicherpfad 818 mit hoher Bandbreite mit dem Speicher 820 gekoppelt sein, und kann die Grafik-/ Videokarte 812 über eine Accelerated Graphics Port („AGP“)-Verbindung bzw. Zwischenverbindung bzw. Interconnect 814 mit dem MCH 816 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 800 einen System-I/O-Bus 822 verwenden, der ein proprietärer Hub-Schnittstellenbus ist, um den MCH 816 mit dem I/O-Controller-Hub („ICH“) 830 zu koppeln. In mindestens einer Ausführungsform kann der ICH 830 direkte Verbindungen zu einigen I/O-Geräten über einen lokalen I/O-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale I/O-Bus, ohne Beschränkung darauf, einen Hochgeschwindigkeits-I/O-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 820, einem Chipsatz und dem Prozessor 802 umfassen. Beispiele können, ohne Beschränkung darauf, eine Audiosteuerung 829, einen Firmware-Hub („Flash-BIOS“) 828, einen drahtlosen Transceiver 826, einen Datenspeicher 824, einen Legacy-I/O-Controller 823, der eine Benutzereingabeschnittstelle 825 und eine Tastaturschnittstelle enthält, einen seriellen Erweiterungs-Port 827, wie z.B. ein USB, und eine Netzwerksteuerung 834 beinhalten. Der Datenspeicher 824 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, ein CD-ROM-Gerät, eine Flash-Speicher-Vorrichtung oder eine andere Massenspeichervorrichtung beinhalten.
In mindestens einer Ausführungsform veranschaulicht 8 ein System, das miteinander verbundene Hardwaregeräte oder „Chips“ enthält. In mindestens einer Ausführungsform kann 8 ein beispielhaftes SoC veranschaulichen. In mindestens einer Ausführungsform können in 8 dargestellte Vorrichtungen mit proprietären Zwischenverbindungen bzw. Interconnects, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Systems 800 unter Verwendung von Compute-Express-Link („CXL“)-Interconnects miteinander verbunden.
9 veranschaulicht ein System 900, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das System 900 eine elektronische Vorrichtung, das einen Prozessor 910 verwendet. In mindestens einer Ausführungsform kann das System 900 zum Beispiel, und ohne Beschränkung darauf, ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, eine Edge-Einrichtung, die kommunikativ mit einem oder mit mehreren On-Premise- oder Cloud-Dienstanbietern gekoppelt ist, ein Laptop, ein Desktop, ein Tablet, eine mobile Vorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
Bei mindestens einer Ausführungsform umfasst das System 900 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform kann das System 900, ohne Beschränkung darauf, einen Prozessor 910 enthalten, der mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Geräten bzw. Vorrichtungen kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 910 unter Verwendung eines Busses oder einer Schnittstelle, wie z.B. ein I2C-Bus, ein System Management-Bus („SMBus“), ein Low Pin Count-Bus („LPC“), ein Serial Peripheral Interface („SPI“), ein High Definition Audio-Bus („HDA“), ein Serial Advance Technology Attachment-Bus („SATA“), ein USB-Bus (Versionen 1, 2, 3) oder ein Universal Asynchronous Receiver/Transmitter-Bus („UART“), gekoppelt. In mindestens einer Ausführungsform veranschaulicht 9 ein System, das miteinander verbundene Hardwaregeräte oder „Chips“ enthält. In mindestens einer Ausführungsform kann 9 ein beispielhaftes SoC darstellen. In mindestens einer Ausführungsform können die in 9 dargestellten Vorrichtungen mit proprietären Interconnects, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 9 unter Verwendung von CXL-Interconnects miteinander verbunden.
In mindestens einer Ausführungsform kann 9 eine Anzeige 924, einen Touchscreen 925, ein Touchpad 930, eine Near Field Communications („NFC“)-Einheit 945, einen Sensor-Hub 940, einen Wärmesensor 946, einen Express-Chipsatz („EC“) 935, ein Trusted Platform Module („TPM“) 938, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 922, einen DSP 960, eine Solid State Disk („SSD“) oder eine Festplatte („HDD“) 920, eine Wireless Local Area Network („WLAN“)-Einheit 950, eine Bluetooth-Einheit 952, eine Wireless Wide Area Network („WWAN“)-Einheit 956, ein Global Positioning System („GPS“) 955, eine Kamera („USB 3.0-Kamera“) 954, wie z.B. eine USB 3.0-Kamera, oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 915, die z.B. in dem LPDDR3-Standard implementiert ist, beinhalten. Jede dieser Komponenten kann in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten über die vorstehend beschriebenen Komponenten kommunikativ mit dem Prozessor 910 verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 941, ein Umgebungslichtsensor („ALS“) 942, ein Kompass 943 und ein Gyroskop 944 kommunikativ mit dem Sensor-Hub 940 gekoppelt sein. In mindestens einer Ausführungsform können ein Wärmesensor 939, ein Lüfter 937, eine Tastatur 946 und ein Touchpad 930 kommunikativ mit dem EC 935 gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 963, ein Kopfhörer 964 und ein Mikrofon („mic“) 965 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“) 964 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 960 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 964 beispielsweise, und ohne Beschränkung darauf, einen Audio-Kodierer/-Dekodierer („codec“) und einen Verstärker der Klasse D beinhalten. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 957 kommunikativ mit der WWAN-Einheit 956 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie beispielsweise die WLAN-Einheit 950 und die Bluetooth-Einheit 952 sowie die WWAN-Einheit 956 in einem Next Generation Form Factor („NGFF“) implementiert sein.
10 veranschaulicht eine beispielhafte integrierte Schaltung 1000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die beispielhafte integrierte Schaltung 1000 ein SoC, das unter Verwendung eines oder mehrerer IP-Cores hergestellt sein kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1000 einen oder mehrere Anwendungsprozessor(en) 1005 (z.B. CPUs), mindestens einen Grafikprozessor 1010 und kann zusätzlich einen Bildprozessor 1015 und/oder einen Videoprozessor 1020 enthalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 1000 eine Peripherie- oder Bus-Logik einschließlich eines USB-Controllers 1025, eines UART-Controllers 1030, eines SPI/SDIO-Controllers 1035 und eines I2S/I2C-Controllers 1040. In mindestens einer Ausführungsform kann die integrierte Schaltung 1000 eine Anzeigevorrichtung 1045 enthalten, die mit einem oder mehreren eines High-Definition Multimedia Interface („HDMI“)-Controllers 1050 und einer Mobile Industry Processor Interface („MIPI“)-Anzeigeschnittstelle 1055 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1060 mit Flash-Speicher und einer Flash-Speichersteuerung bereitgestellt sein. In mindestens einer Ausführungsform kann eine Speicherschnittstelle über eine Speichersteuerung 1065 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform enthalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 1070.
Bei mindestens einer Ausführungsform umfasst die integrierte Schaltung 1000 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
11 veranschaulicht ein Computer- bzw. Rechensystem 1100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Rechensystem 1100 ein Verarbeitungssubsystem 1101 mit einem oder mehreren Prozessor(en) 1102 und einem Systemspeicher 1104, der über einen Zwischenverbindungspfad bzw. Verbindungspfad kommuniziert, der einen Speicher-Hub 1105 enthalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1105 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1102 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1105 mit einem I/O-Subsystem 1111 über eine Kommunikationsverbindung 1106 gekoppelt. In mindestens einer Ausführungsform beinhaltet das I/O-Subsystem 1111 einen I/O-Hub 1107, der es dem Rechensystem 1100 ermöglichen kann, Eingaben von einer oder mehreren Eingabevorrichtung(en) 1108 zu empfangen. In mindestens einer Ausführungsform kann der I/O-Hub 1107 eine Anzeigesteuerung, der in einem oder mehreren Prozessor(en) 1102 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigevorrichtung(en) 1110A zu liefern. In mindestens einer Ausführungsform kann/können ein oder mehrere Anzeigevorrichtung(en) 1110A, die mit dem I/O-Hub 1107 gekoppelt sind, eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
Bei mindestens einer Ausführungsform umfasst das Computersystem 1100, das das Verarbeitungssubsystem 1101 aufweist, eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungssubsystem 1101 einen oder mehrere Parallelprozessor(en) 1112, der/die über einen Bus oder eine andere Kommunikationsverbindung 1113 mit dem Speicher-Hub 1105 verbunden ist/sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1113 eine einer beliebigen Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen sein, wie z.B., aber nicht beschränkt auf, PCIe, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder eine Kommunikationsstruktur bzw. ein Kommunikations-Fabric sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1112 ein rechnerisch fokussiertes Parallel- oder Vektor-Verarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern umfassen kann, wie z.B. einen Prozessor mit vielen integrierten Kernen. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1112 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 1110A ausgeben kann, die über den I/O-Hub 1107 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessor(en) 1112 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht dargestellt) enthalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtung(en) 1110B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1114 mit dem I/O-Hub 1107 verbunden sein, um einen Speichermechanismus für das Rechensystem 1100 bereitzustellen. In mindestens einer Ausführungsform kann ein I/O-Switch 1116 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem I/O-Hub 1107 und anderen Komponenten ermöglicht, wie z.B. einem Netzwerkadapter 1118 und/oder einem drahtlosen Netzwerkadapter 1119, der in eine Plattform integriert sein kann, und verschiedenen anderen Vorrichtungen, die über ein oder mehrere Add-in-Vorrichtungen 1120 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1118 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1119 ein oder mehrere Wi-Fi-, Bluetooth-, NFC- oder andere Netzwerkvorrichtungen umfassen, die ein oder mehrere drahtlose Funkvorrichtungen enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 1100 weitere, nicht explizit dargestellte Komponenten enthalten, darunter USB- oder andere Portverbindungen, optische Speicherlaufwerke, Videoaufnahmevorrichtungen und dergleichen, die ebenfalls mit dem I/O-Hub 1107 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 11 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z.B. PCI-basierte Protokolle (z.B. PCIe) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z.B. ein NVLink-Hochgeschwindigkeits-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform integrieren ein oder mehrere Parallelprozessor(en) 1112 Schaltkreise, die für Grafik- und Videoverarbeitung optimiert sind, einschließlich z.B. Videoausgabeschaltungen, und bilden eine Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform integrieren ein oder mehrere Parallelprozessor(en) 1112 Schaltkreise, die für allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1100 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 1112, der Speicher-Hub 1105, der/die Prozessor(en) 1102 und der I/O-Hub 1107 in eine integrierte SoC-Schaltung integriert sein. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1100 in ein einziges Gehäuse integriert sein, um eine System-in-Package-Konfiguration („SIP“) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Rechensystems 1100 in ein Multi-Chip-Modul („MCM“) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann. In mindestens einer Ausführungsform sind das I/O-Subsystem 1111 und die Anzeigevorrichtungen 1110B nicht in dem Rechensystem 1100 enthalten.
Verarbeitungssysteme
Die folgenden Figuren stellen, ohne Beschränkung darauf, beispielhafte Verarbeitungssysteme dar, die zur Implementierung mindestens einer Ausführungsform verwendet werden können.
12 veranschaulicht eine beschleunigte Verarbeitungseinheit („APU“; accelerated processing unit) 1200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die APU 1200 von der AMD Corporation aus Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform kann die APU 1200 so konfiguriert sein, dass sie ein Anwendungsprogramm, wie z.B. ein CUDA-Programm, ausführt. In mindestens einer Ausführungsform umfasst die APU 1200, ohne Beschränkung darauf, einen Kernkomplex 1210, einen Grafikkomplex 1240, eine Struktur bzw. ein Fabric 1260, I/O-Schnittstellen 1270, Speichersteuerungen 1280, eine Anzeigesteuerung 1292 und eine Multimedia-Engine 1294. In mindestens einer Ausführungsform kann die APU 1200, ohne Beschränkung darauf, eine beliebige Anzahl von Kernkomplexen 1210, eine beliebige Anzahl von Grafikkomplexen 1250, eine beliebige Anzahl von Anzeigesteuerungen 1292 und eine beliebige Anzahl von Multimedia-Engines 1294 in beliebiger Kombination enthalten. Zu Erklärungszwecken sind hierin mehrere Instanzen gleicher Objekte bedarfsweise mit Bezugszeichen bezeichnet, die das Objekt identifizieren, und mit Zahlen in Klammern, die die Instanz identifizieren.
Bei mindestens einer Ausführungsform umfasst die API 1200 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform ist der Kernkomplex 1210 eine CPU, ist der Grafikkomplex 1240 eine GPU und ist die APU 1200 eine Verarbeitungseinheit, die, ohne Beschränkung darauf, 1210 und 1240 auf einem einzigen Chip integriert. In mindestens einer Ausführungsform können einige Aufgaben dem Kernkomplex 1210 und andere Aufgaben dem Grafikkomplex 1240 zugewiesen werden. In mindestens einer Ausführungsform ist der Kernkomplex 1210 so konfiguriert, dass er eine Hauptsteuerungssoftware ausführt, die der APU 1200 zugeordnet ist, wie z.B. ein Betriebssystem. In mindestens einer Ausführungsform ist der Kernkomplex 1210 der Hauptprozessor der APU 1200, der Operationen bzw. Betriebsabläufe der anderen Prozessoren steuert und koordiniert. In mindestens einer Ausführungsform gibt der Kernkomplex 1210 Befehle aus, die den Betrieb des Grafikkomplexes 1240 steuern. In mindestens einer Ausführungsform kann der Kernkomplex 1210 so konfiguriert sein, dass er von dem CUDA-Quellcode abgeleiteten ausführbaren Host-Code ausführt, und kann der Grafikkomplex 1240 so konfiguriert sein, dass er von dem CUDA-Quellcode abgeleiteten ausführbaren Geräte-Code ausführt.
In mindestens einer Ausführungsform beinhaltet der Kernkomplex 1210, ohne Beschränkung darauf, Kerne 1220(1)-1220(4) und einen L3-Cache 1230. In mindestens einer Ausführungsform kann der Kernkomplex 1210, ohne Beschränkung darauf, eine beliebige Anzahl von Kernen 1220 und eine beliebige Anzahl und Art von Caches in beliebiger Kombination enthalten. In mindestens einer Ausführungsform sind die Kerne 1220 so konfiguriert, dass sie Anweisungen einer bestimmten Befehlssatzarchitektur („ISA“) ausführen. In mindestens einer Ausführungsform ist jeder Kern 1220 ein CPU-Kern.
In mindestens einer Ausführungsform enthält jeder Kern 1220, ohne Beschränkung darauf, eine Abhol-/Dekodier-Einheit 1222, eine Ganzzahlausführungsmaschine 1224, eine Gleitkommaausführungsmaschine 1226 und einen L2-Cache 1228. In mindestens einer Ausführungsform holt die Abhol-/Dekodier-Einheit 1222 Anweisungen ab, dekodiert solche Anweisungen, erzeugt Mikrooperationen und sendet separate Mikroanweisungen an die Ganzzahlausführungsmaschine 1224 und die Gleitkommaausführungsmaschine 1226. In mindestens einer Ausführungsform kann die Abhol-/Dekodier-Einheit 1222 gleichzeitig eine Mikroanweisung an die Ganzzahlausführungsmaschine 1224 und eine andere Mikroanweisung an die Gleitkommaausführungsmaschine 1226 senden. In mindestens einer Ausführungsform führt die Ganzzahlausführungsmaschine 1224, ohne Beschränkung darauf, Ganzzahl- und Speicheroperationen aus. In mindestens einer Ausführungsform führt die Gleitkommamaschine 1226, ohne Beschränkung darauf, Gleitkomma- und Vektoroperationen aus. In mindestens einer Ausführungsform sendet die Abhol-/Dekodier-Einheit 1222 Mikroanweisungen an eine einzige Ausführungsmaschine, die sowohl die Ganzzahlausführungsmaschine 1224 als auch die Gleitkommaausführungsmaschine 1226 ersetzt.
In mindestens einer Ausführungsform kann jeder Kern 1220(i), wobei i eine ganze Zahl ist, die eine bestimmte Instanz des Kerns 1220 repräsentiert, auf den L2-Cache 1228(i) zugreifen, der in dem Kern 1220(i) enthalten ist. In mindestens einer Ausführungsform ist jeder in dem Kernkomplex 1210(j) enthaltene Kern 1220, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1210 repräsentiert, mit anderen in dem Kernkomplex 1210(j) enthaltenen Kernen 1220 über den in dem Kernkomplex 1210(j) enthaltenen L3-Cache 1230(j) verbunden. In mindestens einer Ausführungsform können die in dem Kernkomplex 1210(j) enthaltenen Kerne 1220, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1210 repräsentiert, auf den gesamten L3-Cache 1230(j) zugreifen, der in dem Kernkomplex 1210(j) enthalten ist. In mindestens einer Ausführungsform kann der L3-Cache 1230, ohne Beschränkung darauf, eine beliebige Anzahl von Slices enthalten.
In mindestens einer Ausführungsform kann der Grafikkomplex 1240 so konfiguriert sein, dass er Rechenoperationen hochparallel ausführt. In mindestens einer Ausführungsform ist der Grafikkomplex 1240 so konfiguriert, dass er Grafikpipelineoperationen wie beispielsweise Zeichenbefehle, Pixeloperationen, geometrische Berechnungen und andere Operationen im Zusammenhang mit dem Rendern eines Frames auf einer Anzeige ausführt. In mindestens einer Ausführungsform ist der Grafikkomplex 1240 so konfiguriert, dass er Operationen ausführt, die nichts mit Grafik zu tun haben. In mindestens einer Ausführungsform ist der Grafikkomplex 1240 so konfiguriert, dass er sowohl grafikbezogene als auch grafikfremde Operationen ausführt.
In mindestens einer Ausführungsform beinhaltet der Grafikkomplex 1240, ohne Beschränkung darauf, eine beliebige Anzahl von Recheneinheiten 1250 und einen L2-Cache 1242. In mindestens einer Ausführungsform teilen sich die Recheneinheiten 1250 den L2-Cache 1242. In mindestens einer Ausführungsform ist der L2-Cache 1242 partitioniert. In mindestens einer Ausführungsform umfasst der Grafikkomplex 1240, ohne Beschränkung darauf, eine beliebige Anzahl von Recheneinheiten 1250 und eine beliebige Anzahl (einschließlich Null) und Art von Caches. In mindestens einer Ausführungsform beinhaltet der Grafikkomplex 1240, ohne Beschränkung darauf, eine beliebige Menge an dedizierter Grafikhardware.
In mindestens einer Ausführungsform beinhaltet jede Recheneinheit 1250, ohne Beschränkung darauf, eine beliebige Anzahl von SIMD-Einheiten 1252 und einen gemeinsamen Speicher 1254. In mindestens einer Ausführungsform implementiert jede SIMD-Einheit 1252 eine SIMD-Architektur und ist für die parallele Ausführung von Operationen konfiguriert. In mindestens einer Ausführungsform kann jede Recheneinheit 1250 eine beliebige Anzahl von Thread-Blöcken ausführen, aber jeder Thread-Block wird auf einer einzigen Recheneinheit 1250 ausgeführt. In mindestens einer Ausführungsform beinhaltet ein Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Ausführungs-Threads. In mindestens einer Ausführungsform ist eine Arbeitsgruppe bzw. eine Workgroup ein Thread-Block. In mindestens einer Ausführungsform führt jede SIMD-Einheit 1252 einen anderen Warp aus. In mindestens einer Ausführungsform ist ein Warp eine Gruppe von Threads (z.B. 19 Threads), wobei jeder Thread im Warp zu einem einzigen Thread-Block gehört und so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage eines einzigen Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform kann eine Prädikation verwendet werden, um einen oder mehrere Threads in einem Warp zu deaktivieren. In mindestens einer Ausführungsform ist eine Spur bzw. eine Lane ein Thread. In mindestens einer Ausführungsform ist ein Arbeitselement bzw. Workitem ein Thread. In mindestens einer Ausführungsform ist eine Wellenfront ein Warp. In mindestens einer Ausführungsform können sich verschiedene Wellenfronten in einem Thread-Block miteinander synchronisieren und über den gemeinsamen Speicher 1254 kommunizieren.
In mindestens einer Ausführungsform ist die Struktur 1260 eine Systemverbindung bzw. ein System-Interconnect, die bzw. der Daten- und Steuerungs-Übertragungen zwischen dem Kernkomplex 1210, dem Grafikkomplex 1240, den I/O-Schnittstellen 1270, den Speichersteuerungen 1280, der Anzeigesteuerung 1292 und der Multimedia-Engine 1294 ermöglicht. In mindestens einer Ausführungsform kann die APU 1200, ohne Beschränkung darauf, eine beliebige Menge und Art von Systemverbindungen zusätzlich zu oder anstelle des Fabric 1260 enthalten, die Daten- und Steuerungs-Übertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten ermöglicht, die intern oder extern zur APU 1200 sein können. In mindestens einer Ausführungsform sind die I/O-Schnittstellen 1270 repräsentativ für eine beliebige Anzahl und Art von I/O-Schnittstellen (z.B. PCI, PCI-Extended („PCI-X“), PCIe, Gigabit-Ethernet („GBE“), USB usw.). In mindestens einer Ausführungsform sind verschiedene Arten von Peripheriegeräten mit den I/O-Schnittstellen 1270 gekoppelt. Die Peripheriegeräte, die mit den I/O-Schnittstellen 1270 gekoppelt sind, können, ohne Beschränkung darauf, Tastaturen, Mäuse, Drucker, Scanner, Joysticks oder andere Arten von Spielsteuerungen, Medienaufzeichnungsvorrichtungen, externe Speichervorrichtungen, Netzwerkschnittstellenkarten usw. beinhalten.
In mindestens einer Ausführungsform zeigt die Anzeigesteuerung AMD92 Bilder auf einer oder mehreren Anzeigevorrichtungen an, z.B. auf einer Flüssigkristallanzeige („LCD“). In mindestens einer Ausführungsform umfasst die Multimedia-Engine 240, ohne Beschränkung darauf, eine beliebige Menge und Art von Schaltkreisen, die sich auf Multimedia beziehen, wie z.B. einen Video-Dekoder, einen Video-Enkoder, einen Bildsignalprozessor usw. In mindestens einer Ausführungsform erleichtern Speichersteuerungen 1280 die Datenübertragung zwischen der APU 1200 und einem einheitlichen Systemspeicher 1290. In mindestens einer Ausführungsform teilen sich der Kernkomplex 1210 und der Grafikkomplex 1240 den vereinheitlichten Systemspeicher 1290.
In mindestens einer Ausführungsform implementiert die APU 1200 ein Speicher-Subsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Speichersteuerungen 1280 und Speichervorrichtungen (z.B. den gemeinsam genutzten Speicher 1254) enthält, die einer Komponente zugeordnet oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die APU 1200 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Caches 1328, L3-Cache 1230 und L2-Cache 1242) beinhaltet, die jeweils für eine beliebige Anzahl von Komponenten (z.B. Kerne 1220, Kernkomplex 1210, SIMD-Einheiten 1252, Recheneinheiten 1250 und Grafikkomplex 1240) reserviert sein oder von diesen gemeinsam genutzt werden können.
13 zeigt eine CPU 1300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die CPU 1300 von der AMD Corporation aus Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform kann die CPU 1300 so konfiguriert sein, dass sie ein Anwendungsprogramm ausführt. In mindestens einer Ausführungsform ist die CPU 1300 so konfiguriert, dass sie eine Hauptsteuerungssoftware, wie z.B. ein Betriebssystem, ausführt. In mindestens einer Ausführungsform gibt die CPU 1300 Befehle aus, die den Betrieb einer externen GPU (nicht dargestellt) steuern. In mindestens einer Ausführungsform kann die CPU 1300 so konfiguriert sein, dass sie ausführbaren Host-Code ausführt, der von CUDA-Quellcode abgeleitet ist, und kann eine externe GPU so konfiguriert sein, dass sie ausführbaren Geräte-Code ausführt, der von einem solchen CUDA-Quellcode abgeleitet ist. In mindestens einer Ausführungsform beinhaltet die CPU 1300, ohne Beschränkung darauf, eine beliebige Anzahl von Kernkomplexen 1310, ein Fabric 1360, I/O-Schnittstellen 1370 und Speichersteuerungen 1380.
Bei mindestens einer Ausführungsform umfasst die CPU 1300 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform beinhaltet der Kernkomplex 1310, ohne Beschränkung darauf, Kerne 1320(1)-1320(4) und einen L3-Cache 1330. In mindestens einer Ausführungsform kann der Kernkomplex 1310, ohne Beschränkung darauf, eine beliebige Anzahl von Kernen 1320 und eine beliebige Anzahl und Art von Caches in beliebiger Kombination enthalten. In mindestens einer Ausführungsform sind die Kerne 1320 so konfiguriert, dass sie Anweisungen eines bestimmten ISA ausführen. In mindestens einer Ausführungsform ist jeder Kern 1320 ein CPU-Kern.
In mindestens einer Ausführungsform beinhaltet jeder Kern 1320, ohne Beschränkung darauf, eine Abhol-/Dekodier-Einheit 1322, eine Ganzzahlausführungsmaschine 1324, eine Gleitkommaausführungsmaschine 1326 und einen L2-Cache 1328. In mindestens einer Ausführungsform holt die Abhol-/Dekodier-Einheit 1322 Anweisungen ab, dekodiert solche Anweisungen, erzeugt Mikrooperationen und sendet separate Mikroanweisungen an die Ganzzahlausführungs-Engine 1324 und die Gleitkommaausführungsmaschine 1326. In mindestens einer Ausführungsform kann die Abhol-/Dekodier-Einheit 1322 gleichzeitig eine Mikroanweisung an die Ganzzahlausführungsmaschine 1324 und eine andere Mikroanweisung an die Gleitkommaausführungsmaschine 1326 senden. In mindestens einer Ausführungsform führt die Ganzzahlausführungsmaschine 1324, ohne Beschränkung darauf, Ganzzahl- und Speicheroperationen aus. In mindestens einer Ausführungsform führt die Gleitkommamaschine 1326, ohne Beschränkung darauf, Gleitkomma- und Vektoroperationen aus. In mindestens einer Ausführungsform sendet die Abhol-/Dekodier-Einheit 1322 Mikroanweisungen an eine einzige Ausführungsmaschine, die sowohl die Ganzzahlausführungsmaschine 1324 als auch die Gleitkommaausführungsmaschine 1326 ersetzt.
In mindestens einer Ausführungsform kann jeder Kern 1320(i), wobei i eine ganze Zahl ist, die eine bestimmte Instanz des Kerns 1320 repräsentiert, auf den L2-Cache 1328(i) zugreifen, der in dem Kern 1320(i) enthalten ist. In mindestens einer Ausführungsform ist jeder in dem Kernkomplex 1310(j) enthaltene Kern 1320, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1310 repräsentiert, mit anderen Kernen 1320 in dem Kernkomplex 1310(j) über den in dem Kernkomplex 1310(j) enthaltenen L3-Cache 1330(j) verbunden. In mindestens einer Ausführungsform können die in dem Kernkomplex 1310(j) enthaltenen Kerne 1320, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1310 repräsentiert, auf den gesamten in dem Kernkomplex 1310(j) enthaltenen L3-Cache 1330(j) zugreifen. In mindestens einer Ausführungsform kann der L3-Cache 1330, ohne Beschränkung darauf, eine beliebige Anzahl von Slices enthalten.
In mindestens einer Ausführungsform ist das Fabric 1360 eine Systemverbindung, die Daten- und Steuerungs-Übertragungen über die Kernkomplexe 1310(1)-1310(N) (wobei N eine ganze Zahl größer als Null ist), I/O-Schnittstellen 1370 und Speichersteuerungen 1380 erleichtert. In mindestens einer Ausführungsform kann die CPU 1300, ohne Beschränkung darauf, eine beliebige Menge und Art von Systemverbindungen zusätzlich zu oder anstelle des Fabric 1360 enthalten, die Daten- und Steuerungs-Übertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten erleichtern, die intern oder extern zur CPU 1300 sein können. In mindestens einer Ausführungsform sind die I/O-Schnittstellen 1370 repräsentativ für eine beliebige Anzahl und Art von I/O-Schnittstellen (z.B. PCI , PCI-X, PCIe, GBE, USB usw.). In mindestens einer Ausführungsform sind verschiedene Arten von Peripheriegeräten mit den I/O-Schnittstellen 1370 gekoppelt. Zu den Peripheriegeräten, die mit den I/O-Schnittstellen 1370 gekoppelt sind, gehören unter anderem Bildschirme, Tastaturen, Mäuse, Drucker, Scanner, Joysticks oder andere Arten von Spielsteuerungen, Medienaufzeichnungsvorrichtungen, externe Speichervorrichtungen, Netzwerkschnittstellenkarten usw.
In mindestens einer Ausführungsform erleichtern die Speichersteuerung 1380 Datenübertragungen zwischen der CPU 1300 und einem Systemspeicher 1390. In mindestens einer Ausführungsform teilen sich der Kernkomplex 1310 und der Grafikkomplex 1340 den Systemspeicher 1390. In mindestens einer Ausführungsform implementiert die CPU 1300 ein Speichersubsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Speichersteuerungen 1380 und Speichervorrichtungen beinhaltet, die einer Komponente zugeordnet sein oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die CPU 1300 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Caches 1328 und L3-Caches 1330) beinhaltet, die jeweils für eine beliebige Anzahl von Komponenten (z.B. Kerne 1320 und Kernkomplexe 1310) reserviert sein oder von diesen gemeinsam genutzt werden können.
14 veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice 1490, gemäß mindestens einer Ausführungsform. Wie hierin verwendet, umfasst ein „Slice“ einen bestimmten Teil von Verarbeitungsressourcen einer Beschleunigerintegrationsschaltung. In mindestens einer Ausführungsform stellt die Beschleunigerintegrationsschaltung Cache-Verwaltung, Speicherzugriff, Kontextverwaltung und Interruptverwaltungsdienste für mehrere Grafikverarbeitungsmodule in einem Grafikbeschleunigungsmodul bereit. Die Grafikverarbeitungs-Engines können jeweils eine separate GPU umfassen. Alternativ können die Grafikverarbeitungs-Engines verschiedene Arten von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie z.B. Grafikausführungseinheiten, Medienverarbeitungs-Engines (z.B. Video-Enkoder/Dekoder), Sampler und Blit-Engines. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul eine GPU mit mehreren Grafikverarbeitungs-Engines sein. In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines einzelne GPUs sein, die auf einem gemeinsamen Package, einer Linecard oder einem Chip integriert sind.
Bei mindestens einer Ausführungsform umfasst das Beschleunigerintegrations-Slice 1490 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
Ein anwendungswirksamer Adressraum 1482 innerhalb eines Systemspeichers 1414 speichert Prozesselemente 1483. In einer Ausführungsform werden die Prozesselemente 1483 im Ansprechen auf GPU-Aufrufe 1481 von Anwendungen 1480, die auf dem Prozessor 1407 ausgeführt werden, gespeichert. Ein Prozesselement 1483 enthält den Prozessstatus für die entsprechende Anwendung 1480. Ein in dem Prozesselement 1483 enthaltener Arbeits- bzw. Workdeskriptor („WD“) 1484 kann ein einzelner, von einer Anwendung angeforderter Auftrag bzw. Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. In mindestens einer Ausführungsform ist der WD 1484 ein Zeiger auf eine Auftragsanforderungswarteschlange in dem effektiven Adressraum 1482 der Anwendung.
Das Grafikbeschleunigungsmodul 1446 und/oder einzelne Grafikverarbeitungs-Engines können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten eines Prozessstatus und zum Senden des WD 1484 an das Grafikbeschleunigungsmodul 1446 zum Starten eines Auftrags in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Dedizierter-Prozess-Programmiermodell implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1446 oder eine individuelle Grafikverarbeitungs-Engine. Weil das Grafikbeschleunigungsmodul 1446 einem einzelnen Prozess gehört, initialisiert ein Hypervisor eine Beschleunigerintegrationsschaltung für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleunigerintegrationsschaltung für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1446 zugewiesen wird.
Im Betrieb holt eine WD-Abholeinheit 1491 in dem Beschleunigerintegrations-Slice 1490 den nächsten WD 1484 ab, der eine Angabe der Arbeit enthält, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 1446 zu erledigen ist. Daten aus dem WD 1484 können in Registern 1445 gespeichert und von einer Speicherverwaltungseinheit („MMU“) 1439, einer Unterbrechungs- bzw. Interrupt-Verwaltungsschaltung 1447 und/oder einer Kontextverwaltungsschaltung 1448 verwendet werden, wie dargestellt. Eine Ausführungsform der MMU 1439 beinhaltet beispielsweise einen Segment-/Seitenlauf-Schaltkreis für den Zugriff auf Segment-/Seitentabellen 1486 innerhalb des virtuellen Betriebssystemadressraums 1485. Die Interrupt-Verwaltungsschaltung 1447 kann von dem Grafikbeschleunigungsmodul 1446 empfangene Interrupt-Ereignisse („INT“) 1492 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine von einer Grafikverarbeitungsmaschine erzeugte effektive Adresse 1493 von der MMU 1439 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungs-Engine und/oder jedes Grafikbeschleunigungsmodul 1446 ein gleicher Satz von Registern 1445 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in dem Beschleunigerintegrations-Slice 1490 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 gezeigt. Tabelle 1 -Hypervisor-initialisierte Register

1	Slicesteuerregister
2	Realadresse (RA)-Geplantprozesse-Bereichszeiger
3	Autoritätsmasken-Überschreibungsregister
4	Interruptvektor-Tabelleneintragsversatz
5	Interruptvektor-Tabelleneintragsgrenze
6	Zustandsregister
7	Logische Partitions-ID
8	Realadresse (RA)-Hypervisorbeschleunigernutzungsaufzeichnungs-Zeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - Betriebssystem-initialisierte Register

1	Prozess- und Thread-Identifikation
2	Effektivadresse (EA) Kontextspeicherungs-/Wiederherstellungs-Zeiger
3	Virtuelladresse (VA)-Beschleunigernutzungsaufzeichnungs-Zeiger
4	Virtuelladresse (VA)-Speichersegmenttabellenzeiger
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1484 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1446 und/oder eine bestimmte Grafikverarbeitungs-Engine. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von abzuschließender Arbeit eingerichtet hat.
15A und 15B veranschaulichen beispielhafte Grafikprozessoren, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann jeder der beispielhaften Grafikprozessoren unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkerne. In mindestens einer Ausführungsform sind die beispielhaften Grafikprozessoren zur Verwendung innerhalb eines SoC vorgesehen.
Bei mindestens einer Ausführungsform umfassen die beispielhaften Grafikprozessoren der 15A-15B jeweils eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
15A veranschaulicht einen beispielhaften Grafikprozessor 1510 eines integrierten SoC-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. 15B veranschaulicht einen weiteren beispielhaften Grafikprozessor 1540 eines integrierten SoC-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1510 von 15A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1540 von 15B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1510, 1540 eine Variante des Grafikprozessors 1010 von 10 sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1510 einen Vertex-Prozessor 1505 und einen oder mehrere Fragment-Prozessoren) 1515A-1515N (z.B. 1515A, 1515B, 1515C, 1515D, bis 1515N-1 und 1515N). In mindestens einer Ausführungsform kann der Grafikprozessor 1510 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1505 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1515A-1515N Fragment- (z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1505 eine Vertex-Verarbeitungsstufe einer 3D-GrafikPipeline aus und erzeugt Primitive und Vertex-Daten. In mindestens einer Ausführungsform verwenden Fragmentprozessor(en) 1515A-1515N die von dem Vertexprozessor 1505 erzeugten Primitiv- und Vertexdaten, um einen Framebuffer bzw. Bildpuffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1515A-1515N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API bereitgestellt sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API bereitgestellt sind.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1510 zusätzlich eine oder mehrere MMU(s) 1520A-1520B, Cache(s) 1525A-1525B und Schaltungsverbindung(en) bzw. Interconnect(s) 1530A-1530B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1520A-1520B für die Zuordnung von virtuellen zu physikalischen Adressen für den Grafikprozessor 1510, einschließlich für den Vertex-Prozessor 1505 und/oder den/die Fragment-Prozessoren) 1515A-1515N, der/die auf in dem Speicher gespeicherte Vertex- oder Bild/Textur-Daten verweisen kann/können, zusätzlich zu Vertex- oder Bild/Textur-Daten, die in einem oder mehreren Cache(s) 1525A-1525B gespeichert sind. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1520A-1520B mit anderen MMUs innerhalb eines Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 1005, Bildprozessor(en) 1015 und/oder Videoprozessor(en) 1020 von 10 zugeordnet sind, so dass jeder Prozessor 1005-1020 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem teilhaben kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1530A-1530B dem Grafikprozessor 1510 die Verbindung mit anderen IP-Kernen innerhalb eines SoCs, entweder über einen internen Bus des SoCs oder über eine direkte Verbindung.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1540 eine oder mehrere MMU(s) 1520A-1520B, Caches 1525A-1525B und Schaltungsverbindungen 1530A-1530B des Grafikprozessors 1510 von 15A. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1540 einen oder mehrere Shader-Kerne 1555A-1555N (z.B. 1555A, 1555B, 1555C, 1555D, 1555E, 1555F bis 1555N-1 und 1555N), die eine einheitliche Shader-Kern-Architektur bereitstellen, in der ein einziger Kern oder Art oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform enthält der Grafikprozessor 1540 einen Zwischenkern-Task-Manager bzw. Intercore-Task-Manager 1545, der als ein Thread-Dispatcher bzw. -Versender fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1555A-1555N zu verteilen, und eine Kacheleinheit 1558, um Kacheloperationen für kachelbasiertes Rendering zu beschleunigen, bei denen Renderingoperationen für eine Szene in den Bildraum unterteilt werden, um beispielsweise lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
16A veranschaulicht einen Grafikkern 1600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Grafikkern 1600 in dem Grafikprozessor 1010 von 10 enthalten sein. In mindestens einer Ausführungsform kann der Grafikkern 1600 ein einheitlicher Shader-Kern 1555A-1555N wie in 15B sein. In mindestens einer Ausführungsform beinhaltet der Grafikkern 1600 einen gemeinsam genutzten Befehlscache 1602, eine Textureinheit 1632 und einen Cache/gemeinsamen Speicher 1620, die den Ausführungsressourcen innerhalb des Grafikkerns 1600 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1600 mehrere Slices 1601A-1601N oder Partitionen für jeden Kern enthalten, und kann ein Grafikprozessor mehrere Instanzen des Grafikkerns 1600 enthalten. Die Slices 1601A-1601N können eine Unterstützungslogik enthalten, die einen lokalen Befehlscache 1604A-1604N, einen Thread-Planer bzw. Thread-Scheduler 1606A-1606N, einen Thread-Versender bzw. Thread-Dispatcher 1608A-1608N und einen Satz von Registern 1610A-1610N beinhaltet. In mindestens einer Ausführungsform können die Slices 1601A-1601N einen Satz zusätzlicher Funktionseinheiten („AFUs“) 1612A-1612N, Gleitkommaeinheiten („FPUs“) 1614A-1614N, ganzzahlige arithmetische Logikeinheiten („ALUs“) 1616-1616N, Adressberechnungseinheiten („ACUs“) 1613A-1613N, doppeltpräzise Gleitkommaeinheiten („DPFPUs“) 1615A-1615N und Matrixverarbeitungseinheiten („MPUs“) 1617A-1617N beinhalten.
Bei mindestens einer Ausführungsform umfasst der Grafikkern 1600 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform können die FPUs 1614A-1614N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1615A-1615N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1616A-1616N Ganzzahloperationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision ausführen und für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1617A-1617N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 1617-1617N eine Vielzahl von Matrixoperationen durchführen, um CUDA-Programme zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation („GEMM“). In mindestens einer Ausführungsform können die AFUs 1612A-1612N zusätzliche logische Operationen durchführen, die nicht von Gleitkomma- oder Ganzzahleinheiten unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Cosinus usw.).
16B veranschaulicht eine Universal-Grafikverarbeitungseinheit („GPGPU“) 1630, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die GPGPU 1630 hochparallel und für den Einsatz auf einem Multi-Chip-Modul geeignet. In mindestens einer Ausführungsform kann die GPGPU 1630 so konfiguriert sein, dass hochparallele Rechenoperationen von einem Array von GPUs durchgeführt werden können. In mindestens einer Ausführungsform kann die GPGPU 1630 direkt mit anderen Instanzen der GPGPU 1630 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Ausführungszeit für CUDA-Programme zu verbessern. In mindestens einer Ausführungsform enthält die GPGPU 1630 eine Host-Schnittstelle 1632, um eine Verbindung mit einem Hostprozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 1632 eine PCIe-Schnittstelle. In mindestens einer Ausführungsform kann die Host-Schnittstelle 1632 eine herstellerspezifische Kommunikationsschnittstelle oder ein Kommunikations-Fabric sein. In mindestens einer Ausführungsform empfängt die GPGPU 1630 Befehle von einem Hostprozessor und verwendet einen globalen Planer bzw. Scheduler 1634, um Ausführungs-Threads, die mit diesen Befehlen verbunden sind, an einen Satz von Rechenclustern 1636A-1636H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 1636A-1636H einen Cachespeicher 1638. In mindestens einer Ausführungsform kann der Cachespeicher 1638 als ein übergeordneter Cache für Cachespeicher innerhalb von Rechenclustern 1636A-1636H dienen.
Bei mindestens einer Ausführungsform umfasst die GPGPU 1630 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform umfasst die GPGPU 1630 einen Speicher 1644A-1644B, der über eine Reihe von Speichersteuerungen 1642A-1642B mit den Rechenclustern 1636A-1636H verbunden ist. In mindestens einer Ausführungsform kann der Speicher 1644A-1644B verschiedene Arten von Speichervorrichtungen umfassen, darunter DRAM oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher („SGRAM“), einschließlich Grafik-Doppeldatenraten-Speicher („GDDR“).
In mindestens einer Ausführungsform enthalten die Rechencluster 1636A-1636H jeweils einen Satz von Grafikkernen, wie z.B. den Grafikkern 1600 von 16A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten enthalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen im Zusammenhang mit CUDA-Programmen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 1636A-1636H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge der Gleitkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1630 so konfiguriert sein, dass sie als Rechencluster arbeiten. Die Rechencluster 1636A-1636H können beliebige technisch machbare Kommunikationstechniken zur Synchronisation und zum Datenaustausch implementieren. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1630 über die Host-Schnittstelle 1632. In mindestens einer Ausführungsform enthält die GPGPU 1630 einen I/O-Hub 1639, der die GPGPU 1630 mit einer GPU-Verbindung 1640 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 1630 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1640 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation die zwischen mehreren Instanzen der GPGPU 1630 ermöglicht. In mindestens einer Ausführungsform koppelt die GPU-Verbindung 1640 mit einem Hochgeschwindigkeits-Interconnect, um Daten an andere GPGPUs 1630 oder Parallelprozessoren zu senden und von diesen zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1630 in separaten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkvorrichtung, die über die Host-Schnittstelle 1632 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 1640 so konfiguriert sein, dass sie zusätzlich oder alternativ zu der Host-Schnittstelle 1632 eine Verbindung zu einem Hostprozessor ermöglicht. In mindestens einer Ausführungsform kann die GPGPU 1630 so konfiguriert sein, dass sie ein CUDA-Programm ausführt.
17A veranschaulicht einen Parallelprozessor 1700, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1700 mit einem oder mehreren integrierten Schaltkreisen, wie z.B. programmierbaren Prozessoren, anwendungsspezifischen integrierten Schaltkreisen („ASICs“) oder FPGAs, implementiert sein.
Bei mindestens einer Ausführungsform umfasst der Parallelprozessor 1700 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform enthält der Parallelprozessor 1700 eine Parallelverarbeitungseinheit 1702. In mindestens einer Ausführungsform enthält die Parallelverarbeitungseinheit 1702 eine I/O-Einheit 1704, die die Kommunikation mit anderen Vorrichtungen ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 1702. In mindestens einer Ausführungsform kann die I/O-Einheit 1704 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform ist die I/O-Einheit 1704 über eine Hub- oder Switch-Schnittstelle, wie z.B. den Speicher-Hub 1705, mit anderen Vorrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 1705 und der I/O-Einheit 1704 eine Kommunikationsverbindung. In mindestens einer Ausführungsform ist die I/O-Einheit 1704 mit einer Host-Schnittstelle 1706 und einer Speicherkreuzschiene 1716 verbunden, wobei die Host-Schnittstelle 1706 Befehle zur Durchführung von Verarbeitungsvorgängen und die Speicherkreuzschiene 1716 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform kann die Host-Schnittstelle 1706 dann, wenn die Host-Schnittstelle einen Befehlspuffer über die I/O-Einheit 1704 empfängt, Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 1708 leiten. In mindestens einer Ausführungsform ist das Frontend 1708 mit einem Planer bzw. Scheduler 1710 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungsfeld bzw. Verarbeitungs-Array 1712 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 1710 sicher, dass das Verarbeitungs-Array 1712 richtig konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungs-Array 1712 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 1710 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Scheduler 1710 so konfigurierbar, dass er komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Bevorrechtigung und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 1712 ausgeführt werden. In mindestens einer Ausführungsform kann die Hostsoftware Arbeitslasten für die Planung auf dem Verarbeitungs-Array 1712 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch über das Verarbeitungs-Array 1712 durch die Logik des Schedulers 1710 in einem Mikrocontroller mit Scheduler 1710 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 1712 bis zu „N“ Cluster umfassen (z.B. Cluster 1714A, Cluster 1714B bis Cluster 1714N). In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N des Verarbeitungs-Arrays 1712 eine große Anzahl gleichzeitiger Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 1710 den Clustern 1714A-1714N des Verarbeitungs-Arrays 1712 durch Verwenden verschiedener Planungs- und/oder Arbeitsverteilungsalgorithmen, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht, Arbeit zuweisen. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 1710 gehandhabt werden, oder kann teilweise durch die Compilerlogik während der Kompilierung der Programmlogik, die für die Ausführung durch das Verarbeitungs-Array 1712 konfiguriert ist, unterstützt werden. In mindestens einer Ausführungsform können verschiedene Cluster 1714A-1714N des Verarbeitungs-Arrays 1712 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 1712 so konfiguriert sein, dass es verschiedene Arten von parallelen Verarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungs-Array 1712 so konfiguriert, dass es parallele Universalrechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform das Verarbeitungs-Array 1712 Logik zur Ausführung von Verarbeitungs-Tasks enthalten, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungs-Array 1712 so konfiguriert, dass es parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungsarray 1712 zusätzliche Logik enthalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und anderer Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungs-Array 1712 so konfiguriert sein, dass es auf die Grafikverarbeitung bezogene Shader-Programme ausführt, wie z.B. Vertex-Shader, Tesselations-Shader, Geometrie-Shader und Pixel-Shader, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1702 Daten aus dem Systemspeicher über die I/O-Einheit 1704 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung in dem On-Chip-Speicher (z.B. einem Parallelprozessorspeicher 1722) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform kann dann, wenn die Parallelverarbeitungseinheit 1702 zur Durchführung der Grafikverarbeitung verwendet wird, der Scheduler 1710 so konfiguriert sein, dass er eine Verarbeitungslast in ungefähr gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1714A-1714N des Verarbeitungsarrays 1712 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungs-Arrays 1712 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Teil so konfiguriert sein, dass er ein Vertexshading und eine Topologieerzeugung durchführt, ein kann zweiter Teil so konfiguriert sein, dass er Tesselation und Geometrieshading durchführt, und kann ein dritter Teil so konfiguriert sein, dass er Pixelshading oder andere Bildschirmraumoperationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1714A-1714N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zur weiteren Verarbeitung zwischen den Clustern 1714A-1714N übertragen werden können.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 1712 Verarbeitungs-Tasks empfangen, die über den Scheduler 1710 auszuführen sind, der Befehle zur Definition von Verarbeitungs-Tasks von dem Frontend 1708 empfängt. In mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten enthalten, z.B. Oberflächen-(Patch-)Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z.B. welches Programm auszuführen ist). In mindestens einer Ausführungsform kann der Scheduler 1710 so konfiguriert sein, dass er den Aufgaben entsprechende Indizes abruft oder Indizes von dem Frontend 1708 empfängt. In mindestens einer Ausführungsform kann das Frontend 1708 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungs-Array 1712 in einen gültigen Zustand versetzt wird, bevor eine durch eingehende Befehlspuffer (z.B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1702 mit dem Parallelprozessorspeicher 1722 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1722 über eine Speicherkreuzschiene 1716 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungs-Array 1712 sowie von der I/O-Einheit 1704 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1716 über eine Speicherschnittstelle 1718 auf den Parallelprozessorspeicher 1722 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1718 mehrere Partitionseinheiten (z.B. eine Partitionseinheit 1720A, eine Partitionseinheit 1720B bis eine Partitionseinheit 1720N) beinhalten, die jeweils mit einem Teil (z.B. einer Speichereinheit) des Parallelprozessorspeichers 1722 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1720A-1720N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 1720A eine entsprechende erste Speichereinheit 1724A hat, eine zweite Partitionseinheit 1720B eine entsprechende Speichereinheit 1724B hat und eine N-te Partitionseinheit 1720N eine entsprechende N-te Speichereinheit 1724N hat. In mindestens einer Ausführungsform kann die Anzahl der Partitionseinheiten 1720A-1720N nicht gleich der Anzahl der Speichereinheiten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N verschiedene Arten von Speichervorrichtungen enthalten, einschließlich DRAM oder Grafik-Direktzugriffsspeicher, wie SGRAM, einschließlich GDDR-Speicher. In mindestens einer Ausführungsform können die Speichereinheiten 1724A-1724N auch 3D-Stapelspeicher enthalten, einschließlich, aber nicht beschränkt auf, Speicher mit hoher Bandbreite („HBM“). In mindestens einer Ausführungsform können Renderingziele, wie z.B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 1724A-1724N hinweg gespeichert werden, so dass die Partitionseinheiten 1720A-1720N Teile jedes Renderingziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 1722 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 1722 zugunsten eines einheitlichen Speicherdesigns, das den Systemspeicher in Verbindung mit dem lokalen Cachespeicher nutzt, ausgeschlossen sein.
In mindestens einer Ausführungsform kann jeder der Cluster 1714A-1714N des Verarbeitungs-Arrays 1712 Daten verarbeiten, die in jede der Speichereinheiten 1724A-1724N in dem Parallelprozessorspeicher 1722 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1716 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 1714A-1714N an eine beliebige Partitionseinheit 1720A-1720N oder an einen anderen Cluster 1714A-1714N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 1714A-1714N mit der Speicherschnittstelle 1718 über die Speicherkreuzschiene 1716 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat die Speicherkreuzschiene 1716 eine Verbindung zu der Speicherschnittstelle 1718, um mit der I/O-Einheit 1704 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1722, so dass die Verarbeitungseinheiten in den verschiedenen Clustern 1714A-1714N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 1702 ist. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1716 virtuelle Kanäle verwenden, um Verkehrsstreams zwischen Clustern 1714A-1714N und Partitionseinheiten 1720A-1720N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1702 auf einer einzigen Steckkarte bzw. Add-in-Karte bereitgestellt sein, oder es können mehrere Add-in-Karten miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 1702 so konfiguriert sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1702 im Vergleich zu anderen Instanzen Gleitkommaeinheiten mit höherer Präzision enthalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1702 oder des Parallelprozessors 1700 enthalten, in einer Vielzahl von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder Handheld-Personal Computer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
17B zeigt einen Verarbeitungscluster 1794, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Verarbeitungscluster 1794 in einer Parallelverarbeitungseinheit enthalten. In mindestens einer Ausführungsform ist der Verarbeitungscluster 1794 einer der Verarbeitungscluster 1714A-1714N von 17. In mindestens einer Ausführungsform kann der Verarbeitungscluster 1794 so konfiguriert sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD („Single Instruction, Multiple Data“)-Befehlsausgabetechniken verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden SIMT („Single Instruction, Multiple Thread“)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die so konfiguriert ist, dass sie Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes Verarbeitungsclusters 1794 ausgibt.
Bei mindestens einer Ausführungsform umfasst der Verarbeitungscluster 1794 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1794 über einen Pipeline-Manager 1732 gesteuert werden, der Verarbeitungs-Tasks auf parallele SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 1732 Anweisungen von dem Scheduler 1710 von 17 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1734 und/oder eine Textureinheit 1736. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1734 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen in dem Verarbeitungscluster 1794 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 1734 in dem Verarbeitungscluster 1794 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 Daten verarbeiten und kann eine Datenkreuzschiene 1740 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Manager 1732 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über die Datenkreuzschiene 1740 zu verteilen sind.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1734 innerhalb des Verarbeitungsclusters 1794 einen identischen Satz an funktioneller Ausführungslogik (z.B. arithmetische Logikeinheiten, Lade-/Speichereinheiten („LSUs“) usw.) enthalten. In mindestens einer Ausführungsform kann die funktionelle Ausführungslogik in einer Pipeline konfiguriert sein, in der neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionelle Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit funktionellen Einheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von funktionellen Einheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1794 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt eine Thread-Gruppe ein Programm auf unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb des Grafik-Multiprozessors 1734 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads umfassen als die Anzahl der Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1734. In mindestens einer Ausführungsform können dann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines beinhaltet, eine oder mehrere der Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1734 enthalten. Wenn eine Thread-Gruppe mehr Threads umfasst als die Anzahl der Verarbeitungs-Engines in dem Grafik-Multiprozessor 1734, kann die Verarbeitung in mindestens einer Ausführungsform über aufeinanderfolgende Taktzyklen hinweg durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf dem Grafik-Multiprozessor 1734 ausgeführt werden.
In mindestens einer Ausführungsform enthält der Grafik-Multiprozessor 1734 einen internen Cachespeicher, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 auf einen internen Cache verzichten und einen Cachespeicher (z.B. L1-Cache 1748) innerhalb des Verarbeitungsclusters 1794 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1734 auch Zugriff auf Level-2 („L2“)-Caches innerhalb von Partitionseinheiten (z.B. den Partitionseinheiten 1720A-1720N von 17A), die von allen Verarbeitungsclustern 1794 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1734 auch auf den globalen Off-Chip-Speicher zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher umfassen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 1702 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform umfasst der Verarbeitungscluster 1794 mehrere Instanzen des Grafik-Multiprozessors 1734, die sich gemeinsame Anweisungen und Daten teilen können, die in dem L1-Cache 1748 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1794 eine MMU 1745 enthalten, die so konfiguriert ist, dass sie virtuelle Adressen auf physische Adressen abbildet. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1745 innerhalb der Speicherschnittstelle 1718 von 17 befinden. In mindestens einer Ausführungsform enthält die MMU 1745 einen Satz von Seitentabelleneinträgen („PTEs“), die verwendet werden, um eine virtuelle Adresse auf eine physische Adresse einer Tile bzw. Kachel abzubilden, und optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 1745 Adressübersetzungs-Lookaside-Puffer („TLBs“) oder Caches enthalten, die sich in dem Grafik-Multiprozessor 1734 oder in dem L1-Cache 1748 oder in dem Verarbeitungscluster 1794 befinden können. In mindestens einer Ausführungsform wird eine physische Adresse verarbeitet, um die Lokalität des Oberflächendatenzugriffs zu verteilen, um ein effizientes Request Interleaving zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cachezeile ein Hit oder ein Miss ist.
In mindestens einer Ausführungsform kann der Verarbeitungscluster 1794 so konfiguriert sein, dass jeder Grafik-Multiprozessor 1734 mit einer Textureinheit 1736 gekoppelt ist, um Texturabbildungsoperationen, z.B. ein Bestimmen von Texturabtastpositionen, ein Lesen von Texturdaten und ein Filtern von Texturdaten. durchzuführen. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht dargestellt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 1734 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 1734 eine verarbeitete Aufgabe an die Datenkreuzschiene 1740 aus, um die verarbeitete Aufgabe einem anderen Verarbeitungscluster 1794 zur weiteren Verarbeitung bereitzustellen oder um die verarbeitete Aufgabe in einem L2-Cache, einem lokalen Parallelprozessorspeicher oder einem Systemspeicher über die Speicherkreuzschiene 1716 zu speichern. In mindestens einer Ausführungsform ist eine Pre-Raster-Operations-Einheit („preROP“) 1742 so konfiguriert, dass sie Daten von dem Grafik-Multiprozessor 1734 empfängt und Daten an ROP-Einheiten weiterleitet, die sich bei den hierin beschriebenen Partitionseinheiten (z.B. den Partitionseinheiten 1720A-1720N in 17) befinden können. In mindestens einer Ausführungsform kann die PreROP 1742 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
17C veranschaulicht einen Grafik-Multiprozessor 1796, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1796 der Grafik-Multiprozessor 1734 von 17B. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1796 mit dem Pipeline-Manager 1732 des Verarbeitungsclusters 1794 gekoppelt. In mindestens einer Ausführungsform hat der Grafik-Multiprozessor 1796 eine Ausführungs-Pipeline, die unter anderem einen Anweisungscache 1752, eine Anweisungseinheit 1754, eine Adressabbildungseinheit 1756, eine Registerdatei 1758, einen oder mehrere GPGPU-Kerne 1762 und eine oder mehrere LSUs 1766 beinhaltet. Die GPGPU-Kerne 1762 und die LSUs 1766 sind über eine Speicher- und Cache-Verbindung 1768 mit dem Cachespeicher 1772 und dem gemeinsamen Speicher 1770 gekoppelt.
Bei mindestens einer Ausführungsform umfasst der Grafik-Multiprozessor 1796 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform empfängt der Anweisungscache 1752 einen Stream bzw. Strom von auszuführenden Befehlen von dem Pipeline-Manager 1732. In mindestens einer Ausführungsform werden die Befehle in dem Anweisungscache 1752 zwischengespeichert und von der Anweisungseinheit 1754 zur Ausführung bereitgestellt. In mindestens einer Ausführungsform kann die Anweisungseinheit 1754 Anweisungen als Thread-Gruppen (z.B. Warps) versenden, wobei jeder Thread einer Thread-Gruppe einer anderen Ausführungseinheit innerhalb des GPGPU-Kerns 1762 zugewiesen ist. In mindestens einer Ausführungsform kann ein Befehl durch Spezifizieren einer Adresse in einem einheitlichen Adressraum auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 1756 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die LSUs 1766 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 1796 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1758 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 1762, LSUs 1766) des Grafik-Multiprozessors 1796 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 1758 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 1758 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 1758 zwischen verschiedenen Thread-Gruppen aufgeteilt, die von dem Grafik-Multiprozessor 1796 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 jeweils FPUs und/oder Integer-ALUs enthalten, die zur Ausführung von Anweisungen des Grafik-Multiprozessors 1796 verwendet werden. Die GPGPU-Kerne 1762 können eine ähnliche Architektur aufweisen oder sich in der Architektur unterscheiden. In mindestens einer Ausführungsform enthält ein erster Teil der GPGPU-Kerne 1762 eine FPU mit einfacher Genauigkeit und eine Integer-ALU, während ein zweiter Teil der GPGPU-Kerne 1762 eine FPU mit doppelter Genauigkeit enthält. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1796 zusätzlich eine oder mehrere Funktionseinheiten mit fester Funktion oder mit Sonderfunktion enthalten, um spezifische Funktionen wie Kopierrechteck- oder Pixelmischoperationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne 1762 auch eine Logik mit fester oder spezieller Funktion enthalten.
In mindestens einer Ausführungsform enthalten die GPGPU-Kerne 1762 SIMD-Logik, die in der Lage ist, einen einzigen Befehl auf mehreren Datensätzen auszuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 1762 physisch SIMD4-, SIMD8- und SIMD16-Anweisungen und logisch SIMD1-, SIMD2- und SIMD32-Anweisungen ausführen. In mindestens einer Ausführungsform können SIMD-Befehle für die GPGPU-Kerne 1762 zur Kompilierzeit von einem Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single Program Multiple Data („SPMD“) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzige SIMD-Anweisung ausgeführt werden. Zum Beispiel können in mindestens einer Ausführungsform acht SIMT-Threads, die die gleichen oder ähnliche Operationen ausführen, parallel über eine einzige SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 1796 mit der Registerdatei 1758 und dem gemeinsamen Speicher 1770 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1768 eine Kreuzschienenverbindung, die es der LSU 1766 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 1770 und der Registerdatei 1758 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 1758 mit derselben Frequenz arbeiten wie die GPGPU-Kerne 1762, so dass die Datenübertragung zwischen den GPGPU-Kernen 1762 und der Registerdatei 1758 eine sehr geringe Latenz aufweist. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1796 ausgeführt werden. In mindestens einer Ausführungsform kann der Cachespeicher 1772 z.B. als Datencache verwendet werden, um Texturdaten zu cachen, die zwischen Funktionseinheiten und der Textureinheit 1736 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1770 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf den GPGPU-Kernen 1762 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die in dem Cachespeicher 1772 gespeichert sind, programmatisch Daten in dem gemeinsam genutzten Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit einem Hostprozessor/mit Kernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyse-operationen und verschiedene Universal-GPU-Funktionen (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann eine GPU über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie beispielsweise PCIe oder NVLink) mit dem Hostprozessor/mit Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann ein Grafikprozessor auf demselben Gehäuse oder Chip wie die Kerne integriert sein und mit den Kernen über einen Prozessorbus/einen Interconnect kommunizieren, der sich innerhalb eines Gehäuses oder eines Chips befindet. In mindestens einer Ausführungsform können Prozessorkerne unabhängig von der Art und Weise, in der ein Grafikprozessor verbunden ist, dem Grafikprozessor Arbeit in Form von Sequenzen von Befehlen/Anweisungen, die in einem WD enthalten sind, zuweisen. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logik zur effizienten Verarbeitung dieser Befehle/Anweisungen.
18 zeigt einen Grafikprozessor 1800, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst der Grafikprozessor 1800 eine Ringverbindung 1802, ein Pipeline-Frontend 1804, eine Media Engine 1837 und Grafikkerne 1880A-1880N. In mindestens einer Ausführungsform verbindet die Ringverbindung 1802 den Grafikprozessor 1800 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 1800 einer von vielen Prozessoren, die in ein Multikern-Verarbeitungssystem integriert sind.
Bei mindestens einer Ausführungsform umfasst der Grafikprozessor 1800 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 1800 Stapel von Befehlen über die Ringverbindung 1802. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 1803 in dem Pipeline-Frontend 1804 interpretiert. In mindestens einer Ausführungsform enthält der Grafikprozessor 1800 eine skalierbare Ausführungslogik zur Durchführung der 3D-Geometrieverarbeitung und der Medienverarbeitung über den/die Grafikkern(e) 1880A-1880N. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1803 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 1836. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1803 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 1834, das mit einer Medien-Engine 1837 gekoppelt ist. In mindestens einer Ausführungsform umfasst die Medien-Engine 1837 eine Video Quality Engine („VQE“) 1830 für die Video- und Bildnachbearbeitung und eine Multiformat-Kodier-/ Dekodier-Engine („MFX“) 1833 für die hardwarebeschleunigte Kodierung und Dekodierung von Mediendaten. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 1836 und die Medien-Engine 1837 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 1880A bereitgestellt werden.
In mindestens einer Ausführungsform enthält der Grafikprozessor 1800 skalierbare Thread-Ausführungsressourcen mit modularen Grafikkernen 1880A-1880N (manchmal als Kern-Slices bezeichnet), die jeweils mehrere Subkerne 1850A-1850N, 1860A-1860N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 1800 eine beliebige Anzahl von Grafikkernen 1880A bis 1880N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1800 einen Grafikkern 1880A mit mindestens einem ersten Subkern 1850A und einem zweiten Subkern 1860A. In mindestens einer Ausführungsform ist der Grafikprozessor 1800 ein Prozessor mit geringem Stromverbrauch und einem einzigen Subkern (z.B. dem Subkern 1850A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1800 mehrere Grafikkerne 1880A-1880N, die jeweils einen Satz erster Subkerne 1850A-1850N und einen Satz zweiter Subkerne 1860A-1860N umfassen. In mindestens einer Ausführungsform enthält jeder Subkern in den ersten Subkernen 1850A-1850N mindestens einen ersten Satz von Ausführungseinheiten („EUs“) 1852A-1852N und Medien-/Textur-Sampler 1854A-1854N. In mindestens einer Ausführungsform enthält jeder Subkern in den zweiten Subkernen 1860A-1860N mindestens einen zweiten Satz von Ausführungseinheiten 1862A-1862N und Samplern 1864A-1864N. In mindestens einer Ausführungsform teilt sich jeder Subkern 1850A-1850N, 1860A-1860N einen Satz von gemeinsam genutzten Ressourcen 1870A-1870N. In mindestens einer Ausführungsform umfassen die gemeinsam genutzten Ressourcen 1870 den gemeinsam genutzten Cachespeicher und die Pixeloperationslogik.
19 veranschaulicht einen Prozessor 1900, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 1900, ohne Beschränkung darauf, Logikschaltungen zur Ausführung von Befehlen enthalten. In mindestens einer Ausführungsform kann der Prozessor 1900 Befehle ausführen, einschließlich x86-Befehle, ARM-Befehle, spezielle Befehle für ASICs usw. In mindestens einer Ausführungsform kann der Prozessor 1910 Register enthalten, um gepackte Daten zu speichern, wie z.B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Ganzzahl- als auch in Gleitkommaform verfügbar sind, mit gepackten Datenelementen arbeiten, die SIMD- und Streaming-SIMD-Erweiterungsbefehle („SSE“) begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden aufnehmen. In mindestens einer Ausführungsform können die Prozessoren 1910 Anweisungen zur Beschleunigung von CUDA-Programmen ausführen.
Bei mindestens einer Ausführungsform umfasst der Prozessor 1900 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform enthält der Prozessor 1900 ein In-Order-Front-End („Front-End“) 1901 zum Abrufen von auszuführenden Anweisungen und zur Vorbereitung von Anweisungen, die später in der Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Front-End 1901 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform holt ein Anweisungs-Vorabrufer bzw. -Prefetcher 1926 Anweisungen aus dem Speicher und leitet sie an einen Anweisungs-Dekodierer 1928 weiter, der seinerseits Anweisungen dekodiert oder interpretiert. In mindestens einer Ausführungsform dekodiert der Anweisungs-Dekodierer 1928 beispielsweise eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ (auch „mikro-ops“ oder „uops“ genannt) bezeichnet werden, um sie auszuführen. In mindestens einer Ausführungsform zerlegt der Anweisungs-Dekodierer 1928 die Anweisung in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Ausführung von Operationen verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 1930 dekodierte Uops in programmgeordnete Sequenzen oder Traces in einer Uop-Warteschlange 1934 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform stellt dann, wenn der Trace-Cache 1930 auf eine komplexe Anweisung stößt, ein Mikrocode-ROM 1932 Uops bereit, die zum Abschluss einer Operation benötigt werden.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzige Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um den vollen Betriebsablauf abzuschließen. In mindestens einer Ausführungsform kann der Anweisungs-Dekodierer 1928 auf den Mikrocode-ROM 1932 zugreifen, wenn mehr als vier Mikro-Ops für die Ausführung einer Anweisung erforderlich sind. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops für die Verarbeitung in dem Anweisungs-Dekodierer 1928 dekodiert werden. In mindestens einer Ausführungsform kann eine Anweisung in dem Mikrocode-ROM 1932 gespeichert werden, falls eine Anzahl von Mikro-Ops zur Ausführung der Operation benötigt wird. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 1930 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um einen oder mehrere Anweisungen aus dem Mikrocode-ROM 1932 zu vervollständigen. In mindestens einer Ausführungsform kann das Front-End 1901 der Maschine, nachdem der Mikrocode-ROM 1932 die Sequenzierung von Mikro-Ops für eine Anweisung beendet hat, das Abrufen von Mikro-Ops aus dem Trace-Cache 1930 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Engine („Out of Order Engine“) 1903 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss von Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie eine Pipeline durchlaufen und für die Ausführung geplant werden. Die Out-of-Order-Ausführungslogik 1903 beinhaltet, ohne darauf beschränkt zu sein, einen Allokator/Register-Umbenenner 1940, eine Speicher-Uop-Warteschlange 1942, eine Ganzzahl-/Gleitkomma-Uop-Warteschlange 1944, einen Speicher-Scheduler 1946, einen schnellen Scheduler 1902, einen langsamen/allgemeinen Gleitkomma-Scheduler („langsamer/allgemeiner FP-Scheduler“) 1904 und einen einfachen Gleitkomma-Scheduler („einfacher FP-Scheduler“) 1906. In mindestens einer Ausführungsform werden der schnelle Scheduler 1902, der langsame/allgemeine Gleitkomma-Scheduler 1904 und der einfache Gleitkomma-Scheduler 1906 hierin auch gemeinsam als „Uop-Scheduler 1902, 1904, 1906“ bezeichnet. Der Allocator/Register-Umbenenner 1940 weist Maschinenpuffer und Ressourcen zu, die jede Uop zur Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allocator/Register-Umbenenner 1940 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allocator/Register-Umbenenner 1940 auch einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 1942 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 1944 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 1946 und den Uop-Schedulern 1902, 1904, 1906. In mindestens einer Ausführungsform bestimmen die Uop-Scheduler 1902, 1904, 1906, wann eine Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungs-ressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Scheduler 1902 in jeder Hälfte des Haupttaktzyklus terminieren, während der langsame/allgemeine Gleitkomma-Scheduler 1904 und der einfache Gleitkomma-Scheduler 1906 einmal pro Hauptprozessortaktzyklus terminieren können. In mindestens einer Ausführungsform arbitrieren die Uop-Scheduler 1902, 1904, 1906 für Versende- bzw. Dispatch-Ports, um Uops für die Ausführung zu planen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 1911, ohne Beschränkung darauf, eine Ganzzahl-Registerdatei/ein Bypass-Netzwerk 1908, eine Gleitkommaregisterdatei/ein Bypass-Netzwerk („FP-Registerdatei/ein Bypass-Netzwerk“) 1910, Adressgenerierungseinheiten („AGUs“) 1912 und 1914, schnelle ALUs bzw. S-ALUSs 1916 und 1918, eine langsame ALU bzw. L-ALU 1920, eine Gleitkomma-ALU („FP“) 1922 und eine Gleitkomma-Bewegungseinheit („FP-Move“) 1924. In mindestens einer Ausführungsform werden die Ganzzahl-Registerdatei/das Bypass-Netzwerk 1908 und die Gleitkomma-Registerdatei/das Bypass-Netzwerk 1910 hierin auch als „Registerdateien 1908, 1910“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 1912 und 1914, die schnellen ALUs 1916 und 1918, die langsame ALU 1920, die Gleitkomma-ALU 1922 und die Gleitkomma-Bewegungseinheit 1924 hierin auch als „Ausführungseinheiten 1912, 1914, 1916, 1918, 1920, 1922 und 1924“ bezeichnet. In mindestens einer Ausführungsform kann ein Ausführungsblock, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform können die Registerdateien 1908, 1910 zwischen den Uop-Schedulern 1902, 1904, 1906 und den Ausführungseinheiten 1912, 1914, 1916, 1918, 1920, 1922 und 1924 angeordnet sein. In mindestens einer Ausführungsform führt das Ganzzahl-Registerdatei/das Bypass-Netzwerk 1908 Ganzzahloperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Bypass-Netzwerk 1910 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 1908, 1910, ohne Beschränkung darauf, ein Bypass-Netzwerk beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 1908, 1910 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Ganzzahl-Registerdatei/das Bypass-Netzwerk 1908, ohne Beschränkung darauf, zwei separate Registerdateien beinhalten, eine Registerdatei für Daten niedriger Ordnung mit 32 Bits und eine zweite Registerdatei für Daten hoher Ordnung mit 32 Bits. In mindestens einer Ausführungsform kann die Gleitkomma-Registerdatei/das Bypass-Netzwerk 1910, ohne Beschränkung darauf, 128 Bit breite Einträge enthalten, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 1912, 1914, 1916, 1918, 1920, 1922, 1924 Anweisungen ausführen. In mindestens einer Ausführungsform speichern Registerdateien 1908, 1910 Ganzzahl- und Gleitkomma-Daten-Operandenwerte, die Mikroanweisungen ausführen müssen. In mindestens einer Ausführungsform kann der Prozessor 1900, ohne Beschränkung darauf, eine beliebige Anzahl und Kombination von Ausführungseinheiten 1912, 1914, 1916, 1918, 1920, 1922, 1924 enthalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1922 und die Gleitkomma-Bewegungseinheit 1924 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 1922, ohne Beschränkung darauf, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Dividieren, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Anweisungen, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 1916, 1918 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUS 1916, 1918 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahloperationen an die langsame ALU 1920, da die langsame ALU 1920, ohne Beschränkung darauf, Ganzzahl-Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z.B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicher-Lade-/Speicher-Operationen von den AGUs 1912, 1914 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 1916, die schnelle ALU 1918 und die langsame ALU 1920 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 1916, die schnelle ALU 1918 und die langsame ALU 1920 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1922 und die Gleitkomma-Bewegungseinheit („FP MOVE“) 1924 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1922 und die Gleitkomma-Bewegungseinheit 1924 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform versenden die Uop-Scheduler 1902, 1904, 1906 abhängige Operationen, bevor die Ausführung der übergeordneten Last beendet ist. Da in mindestens einer Ausführungsform UOPs spekulativ geplant und in dem Prozessor 1900 ausgeführt werden können, kann der Prozessor 1900 auch Logik zur Behandlung von Speicherfehlern enthalten. In mindestens einer Ausführungsform kann es dann, wenn eine Datenlast in einem Datencache fehlschlägt, abhängige Operationen in der Pipeline geben, die einen Scheduler mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut abgespielt werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Scheduler und Wiedergabemechanismen von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Anweisungen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb eines Prozessors (aus der Sicht eines Programmierers) nutzbar sein können. In mindestens einer Ausführungsform brauchen die Register nicht auf einen bestimmten Schaltungstyp beschränkt zu sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Ganzzahlregister 32-Bit-Ganzzahl-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
20 zeigt einen Prozessor 2000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet der Prozessor 2000, ohne Beschränkung darauf, einen oder mehrere Prozessorkerne („Kerne“) 2002A-2002N, eine integrierte Speichersteuerung 2014 und einen integrierten Grafikprozessor 2008. In mindestens einer Ausführungsform kann der Prozessor 2000 zusätzliche Kerne bis hin zu und einschließlich des zusätzlichen Prozessorkerns 2002N enthalten, der durch gestrichelte, linierte Kästen dargestellt ist. In mindestens einer Ausführungsform enthält jeder der Prozessorkerne 2002A-2002N eine oder mehrere interne Cacheeinheiten 2004A-2004N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cacheeinheiten 2006.
Bei mindestens einer Ausführungsform umfasst der Prozessor 2000 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform repräsentieren die internen Cacheeinheiten 2004A-2004N und die gemeinsam genutzten Cacheeinheiten 2006 eine Cachespeicherhierarchie innerhalb des Prozessors 2000. In mindestens einer Ausführungsform können die Cachespeichereinheiten 2004A-2004N mindestens eine Ebene von Befehls- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie z.B. L2, L3, Ebene 4 („L4“) oder andere Cacheebenen, beinhalten, wobei eine höchste Cacheebene vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cacheeinheiten 2006 und 2004A-2004N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2000 auch einen Satz von einer oder mehreren Bussteuereinheiten 2016 und einen Systemagent-Kern 2010 enthalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuereinheiten 2016 einen Satz von Peripheriebussen, wie z.B. einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagent-Kern 2010 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform enthält der Systemagent-Kern 2010 einen oder mehrere integrierte Speichersteuerungen 2014 zur Verwaltung des Zugriffs auf verschiedene externe Speichervorrichtungen (nicht gezeigt).
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 2002A-2002N Unterstützung für gleichzeitiges Multithreading. In mindestens einer Ausführungsform enthält der Systemagent-Kern 2010 Komponenten zum Koordinieren und Betreiben der Prozessorkerne 2002A-2002N während der Multithreading-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagent-Kern 2010 zusätzlich eine Leistungssteuerungseinheit („PCU“) enthalten, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2002A-2002N und des Grafikprozessors 2008 beinhaltet.
In mindestens einer Ausführungsform enthält der Prozessor 2000 zusätzlich einen Grafikprozessor 2008 zur Ausführung von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 2008 mit gemeinsam genutzten Cacheeinheiten 2006 und dem Systemagent-Kern 2010 gekoppelt, einschließlich einer oder mehrerer integrierter Speichersteuerungen 2014. In mindestens einer Ausführungsform enthält der Systemagent-Kern 2010 auch eine Anzeigesteuerung 2011, um die Ausgabe des Grafikprozessors an ein oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann die Anzeigesteuerung 2011 auch ein separates Modul sein, das über mindestens eine Verbindung bzw. einen Interconnect mit dem Grafikprozessor 2008 gekoppelt ist, oder kann in den Grafikprozessor 2008 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2012 verwendet, um interne Komponenten des Prozessors 2000 zu koppeln. In mindestens einer Ausführungsform kann auch eine alternative Verbindungseinheit verwendet werden, z.B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2008 über eine I/O-Verbindung 2013 mit der Ringverbindung 2012 gekoppelt.
In mindestens einer Ausführungsform repräsentiert die I/O-Verbindung 2013 mindestens eine von mehreren Arten von I/O-Verbindungen, einschließlich einer On-Package-I/O-Verbindung, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2018, wie z.B. einem eDRAM-Modul, erleichtert. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2002A-2002N und der Grafikprozessor 2008 eingebettete Speichermodule 2018 als gemeinsame LLC.
In mindestens einer Ausführungsform sind die Prozessorkerne 2002A-2002N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2002A-2002N heterogen in Bezug auf die ISA, wobei ein oder mehrere Prozessorkerne 2002A-2002N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2002A-2002N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2002A-2002N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2000 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
21 veranschaulicht einen Grafikprozessorkern 2100, gemäß mindestens einer beschriebenen Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2100 in einem Grafikkern-Array enthalten. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2100, der manchmal auch als ein Core Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2100 beispielhaft für ein Grafikkern-Slice, und ein Grafikprozessor, wie hierin beschrieben, kann mehrere Grafikkern-Slices enthalten, die auf den angestrebten Energie- und Leistungsumfängen basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 2100 einen Festfunktionsblock 2130 enthalten, der mit mehreren Subkernen 2101A-2101 F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke von Logik allgemeiner und fester Funktion enthalten.
Bei mindestens einer Ausführungsform umfasst der Grafikprozessorkern 2100 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2130 eine Geometrie/Festfunktions-Pipeline 2136, die von allen Subkernen in dem Grafikprozessor 2100, z.B. in Grafikprozessor-Implementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch, gemeinsam genutzt werden kann. In mindestens einer Ausführungsform beinhaltet die Geometrie/Festfunktions-Pipeline 2136 eine 3D-Festfunktions-Pipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified Return Puffer-Manager, der Unified Return Puffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2130 darüber hinaus eine Grafik-SoC-Schnittstelle 2137, einen Grafik-Mikrocontroller 2138 und eine Medienpipeline 2139. Die Grafik-SoC-Schnittstelle 2137 stellt eine Schnittstelle zwischen dem Grafikkern 2100 und anderen Prozessorkernen innerhalb einer integrierten SoC-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2138 ein programmierbarer Subprozessor, der so konfiguriert werden kann, dass er verschiedene Funktionen des Grafikprozessors 2100 verwaltet, einschließlich Thread-Versendung, Planung und Präemption. In mindestens einer Ausführungsform enthält die Medienpipeline 2139 Logik zur Erleichterung der Dekodierung, Kodierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medienpipeline 2139 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Subkerne 2101-2101F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2137 dem Grafikkern 2100 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten LLC-Speicher, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2137 auch Kommunikation mit Vorrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z.B. Kamera-Bildgebungs-Pipelines, und ermöglicht sie die Verwendung von und/oder implementiert globale(n) Speicheratome(n), die von einem Grafikkern 2100 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2137 auch Energieverwaltungssteuerungen für den Grafikkern 2100 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2100 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2137 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so konfiguriert sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2139 gesendet werden, wenn Medienoperationen durchzuführen sind, oder an eine Geometrie- und Festfunktions-Pipeline (z.B. die Geometrie- und Festfunktions-Pipeline 2136, die Geometrie- und Festfunktions-Pipeline 2114), wenn Grafikverarbeitungsoperationen durchzuführen sind.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2138 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungs-Tasks für den Grafikkern 2100 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2138 die Planung von Grafik- und/oder Rechenlasten auf verschiedenen parallelen Grafik-Engines in den Arrays 2102A-2102F, 2104A-2104F der Ausführungseinheiten (EU) in den Subkernen 2101A-2101 F durchführen. In mindestens einer Ausführungsform kann Hostsoftware, die auf einem CPU-Kern eines SoC mit Grafikkern 2100 ausgeführt wird, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform umfassen die Planungsvorgänge ein Bestimmen, welche Arbeitslast als nächstes auszuführen ist, ein Übermitteln einer Arbeitslast an einen Befehlsstreamer, ein Vorziehen bestehender Arbeitslasten, die auf einer Engine laufen, ein Überwachen des Fortschritts einer Arbeitslast und ein Benachrichtigen der Hostsoftware, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2138 auch Stromsparzustände oder Leerlaufzustände für den Grafikkern 2100 erleichtern, indem er dem Grafikkern 2100 eine Fähigkeit bereitstellt, Register innerhalb des Grafikkerns 2100 über Stromsparzustandsübergänge hinweg unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2100 mehr oder weniger als die dargestellten Subkerne 2101A-2101F haben, bis hin zu N modularen Subkernen. Für jeden Satz von N Subkernen kann der Grafikkern 2100 in mindestens einer Ausführungsform auch eine gemeinsam genutzte Funktionslogik 2110, einen gemeinsam genutzten Speicher und/oder Cachespeicher 2112, eine Geometrie-/ Festfunktions-Pipeline 2114 sowie eine zusätzliche Festfunktionslogik 2116 zur Beschleunigung verschiedener Grafik- und Rechenverarbeitungsvorgänge beinhalten. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2110 Logikeinheiten (z.B. Sampler-, Mathematik- und/oder Inter-Thread-Kommunikationslogik) umfassen, die von allen N Subkernen innerhalb des Grafikkerns 2100 gemeinsam genutzt werden können. Der gemeinsam genutzte Speicher und/oder Cachespeicher 2112 kann ein LLC für N Subkerne 2101A-2101F innerhalb des Grafikkerns 2100 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Subkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktions-Pipeline 2114 anstelle der Geometrie-/Festfunktions-Pipeline 2136 innerhalb des Festfunktionsblocks 2130 enthalten sein und kann gleiche oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2100 zusätzliche feste Funktionslogik 2116, die verschiedene feste Funktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 2100 enthalten kann. In mindestens einer Ausführungsform umfasst die zusätzliche Festfunktionslogik 2116 eine zusätzliche Geometrie-Pipeline für die Verwendung im positionsabhängigen Shading. Bei positionsabhängigem Shading existieren mindestens zwei Geometrie-Pipelines, d.h. eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2116, 2136, und eine Cull-Pipeline, bei der es sich um eine zusätzliche Geometrie-Pipeline handelt, die in der zusätzlichen Festfunktionslogik 2116 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext hat. In mindestens einer Ausführungsform kann positionsabhängiges Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2116 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da eine Cull-Pipeline ein Positionsattribut von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen FrameBuffer durchzuführen. In mindestens einer Ausführungsform kann eine Cull-Pipeline generierte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt sind. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Replay-Pipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um gecullte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2116 auch eine allgemeine Verarbeitungsbeschleunigungslogik, wie z.B. eine Festfunktions-Matrixmultiplikationslogik, zur Beschleunigung von CUDA-Programmen beinhalten.
In mindestens einer Ausführungsform enthält jeder Grafiksubkern 2101A-2101 F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen im Ansprechen auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafiksubkerne 2101A-2101F mehrere EU-Arrays 2102A-2102F, 2104A-2104F, Thread-Dispatch- und Inter-Thread-Kommunikationslogik („TD/IC“) 2103A-2103F, einen 3D (z.B. Textur-)-Sampler 2105A-2105F, einen Media-Sampler 2106A-2106F, einen Shader-Prozessor 2107A-2107F und gemeinsam genutzten lokalen Speicher („SLM“) 2108A-2108F. Die EU-Arrays 2102A-2102F, 2104A-2104F enthalten jeweils mehrere Ausführungseinheiten, welche GPGPUs sind, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation durchzuführen, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2103A-2103F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Subkerns durch und erleichtert Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Subkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Sampler 2105A-2105F Textur- oder andere auf 3D-Grafik bezogene Daten in den Speicher einlesen. In mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines Texturformats, das mit einer bestimmten Textur verbunden ist, unterschiedlich lesen. In mindestens einer Ausführungsform kann der Media-Sampler 2106A-2106F ähnliche Lesevorgänge auf der Grundlage eines Typs und eines Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Subkern 2101A-2101F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler enthalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Subkerne 2101A-2101 F ausgeführt werden, den gemeinsamen lokalen Speicher 2108A-2108F innerhalb jedes Subkerns nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher ausgeführt werden können.
22 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 2200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2200 mit maschinenlesbarem Code konfiguriert, der, wenn er von der PPU 2200 ausgeführt wird, die PPU 2200 veranlasst, einige oder alle der hierin beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 2200 ein Multi-Thread-Prozessor, der auf einer oder mehreren Vorrichtungen mit integrierten Schaltkreisen implementiert ist und der Multithreading als eine latenzverbergende Technik nutzt, um computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2200 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 2200 eine GPU, die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten zur Anzeige auf einer Anzeigevorrichtung, wie z.B. einer LCD-Vorrichtung, zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2200 verwendet, um Berechnungen wie lineare Algebra-Operationen und Machine-Learning-Operationen durchzuführen. 22 veranschaulicht ein Beispiel für einen Parallelprozessor nur zu darstellenden Zwecken und ist als nicht ein beschränkendes Beispiel für eine Prozessorarchitektur zu verstehen, die in mindestens einer Ausführungsform implementiert sein kann.
Bei mindestens einer Ausführungsform umfasst die PPU 2200 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2200 so konfiguriert, dass sie High Performance Computing („HPC“)-, Rechenzentrums- und Machine Learning-Anwendungen beschleunigen. In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2200 für die Beschleunigung von CUDA-Programmen konfiguriert. In mindestens einer Ausführungsform beinhaltet die PPU 2200, ohne Beschränkung darauf, eine I/O-Einheit 2206, eine Frontend-Einheit 2210, eine Scheduler-Einheit 2212, eine Arbeitsverteilungseinheit 2214, einen Hub 2216, eine Kreuzschiene bzw. Crossbar („Xbar“) 2220, einen oder mehrere Universalverarbeitungscluster („GPCs“) 2218 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2222. In mindestens einer Ausführungsform ist die PPU 2200 mit einem Hostprozessor oder anderen PPUs 2200 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 2208 verbunden. In mindestens einer Ausführungsform ist die PPU 2200 über eine Zwischenverbindung bzw. einen Interconnect 2202 mit einem Hostprozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform ist die PPU 2200 mit einem lokalen Speicher verbunden, der ein oder mehrere Speichervorrichtungen („Speicher“) 2204 umfasst. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 2204, ohne Beschränkung darauf, eine oder mehrere DRAM-Vorrichtungen (Dynamic Random Access Memory). In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Hochbandbreitenspeicher („HBM“)-Subsysteme konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Chips innerhalb jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 2208 auf eine drahtgebundene Mehrspur-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, um zu skalieren und die eine oder mehrere PPUs 2200 in Kombination mit einer oder mehreren CPUs umfassen, die Cache-Kohärenz zwischen PPUs 2200 und CPUs sowie CPU-Mastering unterstützen. In mindestens einer Ausführungsform werden Daten und/oder Befehle über die Hochgeschwindigkeits-GPU-Verbindung 2208 durch den Hub 2216 zu/von anderen Einheiten der PPU 2200, wie z.B. einer oder mehreren Kopiermaschinen, Videokodierern, Video-Dekodierern, Energieverwaltungs-einheiten und anderen Komponenten, die in 22 möglicherweise nicht explizit dargestellt sind, übertragen.
In mindestens einer Ausführungsform ist die I/O-Einheit 2206 so konfiguriert, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Hostprozessor (in 22 nicht dargestellt) über den Systembus 2202 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die I/O-Einheit 2206 mit dem Hostprozessor direkt über den Systembus 2202 oder über ein oder mehrere Zwischenvorrichtungen, wie z.B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die I/O-Einheit 2206 über den Systembus 2202 mit einem oder mehreren anderen Prozessoren kommunizieren, z.B. mit einer oder mehreren der PPUs 2200. In mindestens einer Ausführungsform implementiert die I/O-Einheit 2206 eine PCIe-Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die I/O-Einheit 2206 Schnittstellen für die Kommunikation mit externen Geräten.
In mindestens einer Ausführungsform dekodiert die I/O-Einheit 2206 über den Systembus 2202 empfangene Pakete. In mindestens einer Ausführungsform repräsentieren mindestens einige Pakete Befehle, die so konfiguriert sind, dass sie die PPU 2200 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform sendet die I/O-Einheit 2206 dekodierte Befehle an verschiedene andere Einheiten der PPU 2200, wie durch Befehle vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 2210 und/oder an den Hub 2216 oder andere Einheiten der PPU 2200, wie z.B. eine oder mehrere Kopiermaschinen, einen Videokodierer, einen Video-Dekodierer, eine Energieverwaltungseinheit usw., (in 22 nicht explizit dargestellt) übertragen. In mindestens einer Ausführungsform ist die I/O-Einheit 2206 so konfiguriert, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2200 routet bzw. leitet.
In mindestens einer Ausführungsform kodiert ein von dem Hostprozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2200 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist der Puffer eine Region in einem Speicher, auf die sowohl ein Hostprozessor als auch die PPU 2200 zugreifen können (z.B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf einen Puffer in einem mit dem Systembus 2202 verbundenen Systemspeicher über Speicheranforderungen zugreift, die über den Systembus 2202 von der I/O-Einheit 2206 übertragen werden. In mindestens einer Ausführungsform schreibt ein Hostprozessor einen Befehlsstrom in einen Puffer und überträgt dann einen Zeiger auf den Anfang des Befehlsstroms an die PPU 2200, so dass die Frontend-Einheit 2210 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, wobei sie Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2200 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 2210 mit der Scheduler-Einheit 2212 gekoppelt, die verschiedene GPCs 2218 zur Verarbeitung von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Scheduler-Einheit 2212 so konfiguriert, dass sie Zustandsinformationen mit Bezug zu verschiedenen Aufgaben nachverfolgt, die von der Scheduler-Einheit 2212 verwaltet werden, wobei die Zustandsinformationen angeben können, welchem der GPCs 2218 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 2212 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 2218.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 2212 mit der Arbeitsverteilungseinheit 2214 gekoppelt, die so konfiguriert ist, dass sie Aufgaben zur Ausführung auf den GPCs 2218 versendet. In mindestens einer Ausführungsform nachverfolgt die Arbeitsverteilungseinheit 2214 eine Anzahl geplanter Aufgaben, die von der Scheduler-Einheit 2212 empfangen wurden, und verwaltet die Arbeitsverteilungseinheit 2214 einen Pool ausstehender Aufgaben und einen Pool aktiver Aufgaben für jeden GPC 2218. In mindestens einer Ausführungsform umfasst der Pool anstehender Aufgaben eine Anzahl von Slots (z.B. 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 2218 zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Slots (z.B. 4 Slots) für Aufgaben umfassen, die aktiv von den GPCs 2218 verarbeitet werden, so dass dann, wenn einer der GPCs 2218 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool aktiver Aufgaben für den GPC 2218 entfernt wird und eine der anderen Aufgaben aus dem Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2218 eingeplant wird. In mindestens einer Ausführungsform wird dann, wenn eine aktive Aufgabe auf dem GPC 2218 im Leerlauf ist, z.B. während auf die Auflösung einer Datenabhängigkeit gewartet wird, die aktive Aufgabe aus dem GPC 2218 entfernt und in einen Pool anstehender Aufgaben zurückgegeben, während eine andere Aufgabe im Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2218 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2214 mit einem oder mehreren GPCs 2218 über die Kreuzschiene bzw. XBar 2220. In mindestens einer Ausführungsform ist die XBar 2220 ein Interconnect- bzw. Verbindungsnetzwerk, das viele Einheiten der PPU 2200 mit anderen Einheiten der PPU 2200 koppelt und so konfiguriert sein kann, dass es die Arbeitsverteilungseinheit 2214 mit einem bestimmten GPC 2218 koppelt. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2200 über den Hub 2216 mit der XBar 2220 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben von der Scheduler-Einheit 2212 verwaltet und von der Arbeitsverteilungseinheit 2214 an einen der GPCs 2218 weitergeleitet. Der GPC 2218 ist so konfiguriert, dass er die Aufgabe verarbeitet und Ergebnisse erzeugt. In mindestens einer Ausführungsform können die Ergebnisse von anderen Aufgaben innerhalb des GPC 2218 verbraucht, über die XBar 2220 an einen anderen GPC 2218 weitergeleitet oder in dem Speicher 2204 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse in den Speicher 2204 über Partitionseinheiten 2222 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2204 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Verbindung 2208 an eine andere PPU 2204 oder CPU übertragen werden. In mindestens einer Ausführungsform umfasst die PPU 2200, ohne Beschränkung darauf, eine Anzahl U von Partitionseinheiten 2222, die gleich der Anzahl der mit der PPU 2200 verbundenen separaten und unterschiedlichen Speichervorrichtungen 2204 ist.
In mindestens einer Ausführungsform führt ein Hostprozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Hostprozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2200 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2200 ausgeführt und stellt die PPU 2200 Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die einen Treiberkern veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 2200 zu generieren, und gibt der Treiberkern Aufgaben an einen oder mehrere Streams aus, die von der PPU 2200 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Durchführung einer Aufgabe enthalten und die Daten über einen gemeinsamen Speicher austauschen.
23 veranschaulicht einen GPC 2300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 2300 der GPC 2218 von 22. In mindestens einer Ausführungsform beinhaltet jeder GPC 2300, ohne Beschränkung darauf, eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben, und beinhaltet jeder GPC 2300, ohne Beschränkung darauf, einen Pipeline-Manager 2302, eine Pre-Raster-Operationseinheit („PROP“) 2304, eine Raster-Engine 2308, eine Arbeitsverteilungs-Kreuzschiene („WDX“) 2316, eine MMU 2318, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2306 und jede geeignete Kombination von Teilen.
Bei mindestens einer Ausführungsform umfasst der GPC 2300 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform wird der Betriebsablauf des GPC 2300 von dem Pipeline-Manager 2302 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 2302 die Konfiguration eines oder mehrerer DPCs 2306 zur Verarbeitung von Aufgaben, die dem GPC 2300 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2302 mindestens eine des einen oder der mehreren DPCs 2306, um mindestens einen Teil einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 2306 so konfiguriert, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2314 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Manager 2302 so konfiguriert, dass er von einer Arbeitsverteilungseinheit empfangene Pakete an entsprechende logische Einheiten innerhalb des GPC 2300 weiterleitet, und in mindestens einer Ausführungsform können einige Pakete an Hardwareeinheiten mit fester Funktion in dem PROP 2304 und/oder in der Raster-Engine 2308 weitergeleitet werden, während andere Pakete an die DPCs 2306 zur Verarbeitung durch eine Primitiv-Engine 2312 oder den SM 2314 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2302 mindestens einen der DPCs 2306, um eine Rechenpipeline zu implementieren. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2302 mindestens einen der DPCs 2306, um mindestens einen Teil eines CUDA-Programms auszuführen.
In mindestens einer Ausführungsform ist die PROP-Einheit 2304 so konfiguriert, dass sie von der Raster-Engine 2308 und den DPCs 2306 erzeugte Daten an eine Raster Operations („ROP“)-Einheit in einer Partitionseinheit weiterleitet, wie z.B. die vorstehend in Verbindung mit 22 näher beschriebene Speicherpartitionseinheit 2222. In mindestens einer Ausführungsform ist die PROP-Einheit 2304 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen durchführt, und mehr. In mindestens einer Ausführungsform beinhaltet die Raster-Engine 2308, ohne Beschränkung darauf, eine Reihe von Hardwareeinheiten mit fester Funktion, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und in mindestens einer Ausführungsform beinhaltet die Raster-Engine 2308, ohne Beschränkung darauf, eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachelkoaleszenz-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt eine Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einem durch Vertices definierten geometrischen Primitiv verbunden sind; die Ebenengleichungen werden an eine Grobraster-Engine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für ein Primitiv zu erzeugen; wird die Ausgabe der Grobraster-Engine an eine Culling-Engine übertragen, in der Fragmente, die mit einem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, in der Fragmente, die außerhalb eines Sichtkegelstumpfs liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von einer Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2308 Fragmente, die von einer geeigneten Einheit zu verarbeiten sind, z.B. von einem in dem DPC 2306 implementierten Fragment-Shader.
In mindestens einer Ausführungsform umfasst jeder in dem GPC 2300 enthaltene DPC 2306, ohne Beschränkung darauf, einen M-Pipe-Controller („MPC“) 2310, eine Primitiv-Engine 2312, einen oder mehrere SMs 2314 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert der MPC 2310 den Betriebsablauf des DPC 2306, indem er von dem Pipeline-Manager 2302 empfangene Pakete an entsprechende Einheiten in dem DPC 2306 weiterleitet. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitive Engine 2312 weitergeleitet, die so konfiguriert ist, dass sie Vertexattribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; demgegenüber können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2314 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 2314, ohne Beschränkung darauf, einen programmierbaren Streamingprozessor, der so konfiguriert ist, dass er Aufgaben verarbeitet, die durch eine Anzahl von Threads repräsentiert werden. In mindestens einer Ausführungsform ist der SM 2314 mit mehreren Threads ausgestattet und so konfiguriert, dass er mehrere Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so konfiguriert ist, dass er einen anderen Satz von Daten auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 2314 eine SIMT-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet, wobei jedoch einzelne Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp beibehalten, was Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread beibehalten, wodurch gleiche Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird ein Ausführungsstatus für jeden einzelnen Thread beibehalten, und können Threads, die die gleichen Anweisungen ausführen, zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2314 wird in Verbindung mit 24 ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 2318 eine Schnittstelle zwischen dem GPC 2300 und einer Speicherpartitionseinheit (z.B. der Partitionseinheit 2222 in 22) bereit, und stellt die MMU 2318 eine Übersetzung virtueller Adressen in physische Adressen, einen Speicherschutz und eine Arbitrierung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt die MMU 2318 einen oder mehrere Übersetzungs-Lookaside-Puffer (TLBs) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
24 veranschaulicht einen Streaming-Multiprozessor („SM“) 2400, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 2400 der SM 2314 von 23. In mindestens einer Ausführungsform beinhaltet der SM 2400, ohne Beschränkung darauf, einen Anweisungscache 2402; eine oder mehrere Schedulereinheiten 2404; eine Registerdatei 2408; einen oder mehrere Verarbeitungskerne („Cores“) 2410; eine oder mehrere Spezialfunktionseinheiten („SFUs“) 2412; eine oder mehrere LSUs 2414; ein Verbindungsnetzwerk 2416; einen gemeinsamen Speicher/L1-Cache 2418; und jede geeignete Kombination davon. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf GPCs von Parallelverarbeitungseinheiten (PPUs), und wird jede Aufgabe einem bestimmten Datenverarbeitungscluster (DPC) innerhalb eines GPCs zugewiesen, und wenn eine Aufgabe mit einem Shader-Programm verbunden ist, dann wird die Aufgabe einem der SMs 2400 zugewiesen. In mindestens einer Ausführungsform empfängt die Schedulereinheit 2404 Aufgaben von einer Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 2400 zugewiesen sind. In mindestens einer Ausführungsform plant die Schedulereinheit 2404 Thread-Blöcke zur Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Schedulereinheit 2404 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann Anweisungen von einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 2410, SFUs 2412 und LSUs 2414) während jedes Taktzyklus verteilt.
Bei mindestens einer Ausführungsform umfasst der SM 2400 eine Logik, um zu veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder um andere Operationen durchzuführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform kann sich „kooperative Gruppen“ auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, Granularität auszudrücken, mit der Threads kommunizieren, und so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs eine Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten APIs herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt zur Synchronisierung kooperierender Threads: eine Sperre über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads( )). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb definierter Gruppen synchronisieren, um höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- und Multiblock-Granularität zu definieren und kollektive Operationen wie beispielsweise Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform ist eine Subblock-Granularität so klein wie ein einzelner Thread. In mindestens einer Ausführungsform unterstützt ein Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Utility-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen kooperative Gruppenprimitive neue Muster kooperativer Parallelität, einschließlich, ohne Beschränkung darauf, Produzenten-Verbraucher-Parallelität, opportunistischer Parallelität und globaler Synchronisierung über ein gesamtes Gitter bzw. Grid von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Dispatcheinheit 2406 so konfiguriert, dass sie Befehle an eine oder mehrere Funktionseinheiten überträgt, und beinhaltet die Schedulereinheit 2404, ohne Beschränkung darauf, zwei Dispatcheinheiten 2406, die es ermöglichen, dass zwei verschiedene Befehle aus demselben Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform umfasst jede Schedulereinheit 2404 eine einzelne Dispatcheinheit 2406 oder zusätzliche Dispatcheinheiten 2406.
In mindestens einer Ausführungsform enthält jeder SM 2400, ohne Beschränkung darauf, eine Registerdatei 2408, die einen Satz von Registern für Funktionseinheiten des SM 2400 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 2408 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 2408 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 2408 zwischen verschiedenen Warps aufgeteilt, die von dem SM 2400 ausgeführt werden, und stellt die Registerdatei 2408 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 2400, ohne Beschränkung darauf, eine Vielzahl von L Verarbeitungskernen 2410. In mindestens einer Ausführungsform beinhaltet der SM 2400, ohne Beschränkung darauf, eine große Anzahl (z.B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 2410. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 2410, ohne Beschränkung darauf, eine voll gepipelte, einfachpräzise, doppeltpräzise und/oder gemischtpräzise Verarbeitungseinheit, die, ohne Beschränkung darauf, eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 2410, ohne Beschränkung darauf, 64 Gleitkommakerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahlkerne, 32 Gleitkommakerne mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
In mindestens einer Ausführungsform sind Tensorkerne so konfiguriert, dass sie Matrixoperationen durchführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 2410 enthalten. In mindestens einer Ausführungsform sind Tensorkerne so konfiguriert, dass sie eine Deep-Learning-Matrixarithmetik durchführen, wie z.B. Faltungsoperationen für das Training und die Inferenzierung neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern auf einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und sind die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne auf 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann unter Verwendung einer 32-Bit-Gleitkomma-Addition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API, wie z.B. eine CUDA-C++ API, spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen und zum Speichern von Matrizen bereit, um Tensorkerne aus einem CUDA-C++ Programm heraus effizient zu nutzen. In mindestens einer Ausführungsform geht, auf der CUDA-Ebene, eine Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads eines Warps erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 2400, ohne Beschränkung darauf, M SFUs 2412, die spezielle Funktionen ausführen (z.B. Attributauswertung, reziproke Quadratwurzel und dergleichen). In mindestens einer Ausführungsform beinhalten die SFUs 2412, ohne Beschränkung darauf, eine Baumdurchlaufeinheit, die so konfiguriert ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. In mindestens einer Ausführungsform beinhalten die SFUs 2412, ohne Beschränkung darauf, eine Textureinheit, die so konfiguriert ist, dass sie Texturabbildungsfilterungsoperationen durchführt. In mindestens einer Ausführungsform sind Textureinheiten so konfiguriert, dass sie Texturkarten (z.B. ein 2D-Array von Texeln) aus dem Speicher laden und die Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu erzeugen, die von dem SM 2400 ausgeführt werden. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsamen Speicher/L1-Cache 2418 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie z.B. Filteroperationen unter Verwendung von Mip-Maps (z.B. Texturkarten mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform umfasst jeder SM 2400, ohne Beschränkung darauf, zwei Textureinheiten.
In mindestens einer Ausführungsform umfasst jeder SM 2400, ohne Beschränkung darauf, N LSUs 2414, die Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 2418 und der Registerdatei 2408 implementieren. In mindestens einer Ausführungsform umfasst jeder SM 2400, ohne Beschränkung darauf, ein Verbindungsnetzwerk 2416, das jede der Funktionseinheiten mit der Registerdatei 2408 und die LSU 2414 mit der Registerdatei 2408 und dem gemeinsamen Speicher/L1-Cache 2418 verbindet. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 2416 eine Kreuzschiene, die so konfiguriert werden kann, dass sie jede der Funktionseinheiten mit jedem der Register in der Registerdatei 2408 verbindet und die LSUs 2414 mit der Registerdatei 2408 und Speicherplätzen in dem gemeinsamen Speicher/L1-Cache 2418 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 2418 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 2400 und einer Primitiv-Engine sowie zwischen Threads in dem SM 2400 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 2418, ohne Beschränkung darauf, 128 KB Speicherkapazität und befindet sich in einem Pfad von dem SM 2400 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 2418 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 2418, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
In mindestens einer Ausführungsform stellt die Kombination von Datencache- und Shared-Memory-Funktionalität in einem einzigen Speicherblock eine verbesserte Leistung für beide Arten von Speicherzugriffen bereit. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder ist dazu nutzbar, derart, dass beispielsweise dann, wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte der Kapazität nutzt, Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen können. In mindestens einer Ausführungsform ermöglicht die Integration in den gemeinsam genutzten Speicher/L1-Cache 2418, dass der gemeinsam genutzte Speicher/L1-Cache 2418 als eine Leitung mit hohem Durchsatz für Streaming-Daten fungiert und gleichzeitig einen Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten ermöglicht. In mindestens einer Ausführungsform kann bei der Konfiguration für parallele Universalberechnungen eine einfachere Konfiguration als bei der Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden GPUs mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In mindestens einer Ausführungsform und in einer Konfiguration für parallele Berechnungen für allgemeine Zwecke weist eine Arbeitsverteilungseinheit Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in einer Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 2400 zur Ausführung eines Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 2418 zur Kommunikation zwischen Threads und die LSU 2414 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 2418 und eine Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 2400, wenn er für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Schedulereinheit 2404 verwenden kann, um neue Arbeit auf DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einem drahtlosen Handheld-Gerät), einem PDA, einer Digitalkamera, einem Fahrzeug, einer kopfmontierten Anzeige, einem elektronischen Handheld-Gerät usw. enthalten oder mit diesen gekoppelt. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist die PPU in einem SoC zusammen mit einer oder mehreren anderen Vorrichtungen wie zusätzlichen PPUs, Speicher, einer RISC-CPU, einer MMU, einem Digital-AnalogWandler („DAC“) und dergleichen enthalten.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die ein oder mehrere Speichervorrichtungen enthält. In mindestens einer Ausführungsform kann eine Grafikkarte so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einer Hauptplatine eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann die PPU eine integrierte GPU („iGPU“) sein, die im Chipsatz der Hauptplatine enthalten ist.
Softwarekonstruktionen für Universalcomputing
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte Softwarekonstrukte zur Implementierung mindestens einer Ausführungsform.
25 veranschaulicht einen Software-Stack einer Programmierplattform, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine Programmierplattform eine Plattform zur Nutzung von Hardware auf einem Rechen- bzw. Computersystem, um Berechnungs-Tasks zu beschleunigen. In mindestens einer Ausführungsform kann eine Programmierplatt-form für Softwareentwickler über Bibliotheken, Compilerdirektiven und/oder Erweiterungen von Programmiersprachen zugänglich sein. In mindestens einer Ausführungsform kann eine Programmierplattform CUDA, Radeon Open Compute Platform („ROCm“), OpenCL (OpenCL™ wird von der Khronos-Gruppe entwickelt), SYCL oder Intel One API sein, ist aber nicht darauf beschränkt.
Bei mindestens einer Ausführungsform umfasst der Software-Stack von 25 eine Logik und/oder Anweisungen, die, wenn sie ausgeführt werden, veranlassen, dass Informationen zumindest teilweise basierend auf einem oder mehreren Graphen in einem oder mehreren Speicherplätzen gespeichert werden, und/oder andere Operationen durchführen, um die hier in Verbindung mit den 1-5 beschriebene Funktionalität bereitzustellen.
In mindestens einer Ausführungsform stellt ein Software-Stack 2500 einer Programmierplattform eine Ausführungsumgebung für eine Anwendung 2501 bereit. In mindestens einer Ausführungsform kann die Anwendung 2501 jede beliebige Computersoftware umfassen, die auf dem Software-Stack 2500 gestartet werden kann. In mindestens einer Ausführungsform kann die Anwendung 2501 eine Anwendung für künstliche Intelligenz („Kl“)/maschinelles Lernen („ML“), eine Anwendung für Hochleistungsrechnen („HPC“), eine virtuelle Desktop-Infrastruktur („VDI“) oder einen Rechenzentrums-Arbeitslast umfassen, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform laufen die Anwendung 2501 und der Software-Stack 2500 auf Hardware 2507. Die Hardware 2507 kann in mindestens einer Ausführungsform eine oder mehrere GPUs, CPUs, FPGAs, Kl-Engines und/oder andere Arten von Rechenvorrichtungen umfassen, die eine Programmierplattform unterstützen. In mindestens einer Ausführungsform, wie beispielsweise bei CUDA, kann der Software-Stack 2500 herstellerspezifisch und nur mit Vorrichtungen bestimmter Hersteller kompatibel sein. In mindestens einer Ausführungsform, wie beispielsweise bei OpenCL, kann der Softwarestack 2500 mit Vorrichtungen verschiedener Hersteller verwendet werden. In mindestens einer Ausführungsform umfasst die Hardware 2507 einen Host, der mit einer oder mehreren Vorrichtungen verbunden ist, auf die zugegriffen werden kann, um Berechnungs-Tasks über API (Application Programming Interface)-Aufrufe durchzuführen. Eine Vorrichtung innerhalb der Hardware 2507 kann eine GPU, ein FPGA, eine Kl-Engine oder eine andere Rechenvorrichtung (aber auch eine CPU) und dessen Speicher umfassen, im Gegensatz zu einem Host innerhalb der Hardware 2507, der in mindestens einer Ausführungsform eine CPU (aber auch eine Rechenvorrichtung) und dessen Speicher umfassen kann, aber nicht darauf beschränkt ist.
In mindestens einer Ausführungsform umfasst der Software-Stack 2500 einer Programmierplattform, ohne Beschränkung darauf, eine Reihe von Bibliotheken 2503, eine Laufzeit 2505 und einen Gerätekerneltreiber 2506. Jede der Bibliotheken 2503 kann in mindestens einer Ausführungsform Daten und Programmiercode enthalten, die von Computerprogrammen verwendet und während der Softwareentwicklung genutzt werden können. In mindestens einer Ausführungsform können die Bibliotheken 2503 vorgefertigten Code und Unterprogramme, Klassen, Werte, Typspezifikationen, Konfigurationsdaten, Dokumentation, Hilfsdaten und/oder Nachrichtenvorlagen enthalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform enthalten die Bibliotheken 2503 Funktionen, die für die Ausführung auf einer oder mehreren Vorrichtungsarten optimiert sind. In mindestens einer Ausführungsform können die Bibliotheken 2503 Funktionen zur Durchführung von mathematischen, Deep-Learning- und/oder anderen Arten von Operationen auf Vorrichtungen enthalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform sind Bibliotheken 2603 entsprechenden APIs 2602 zugeordnet, die eine oder mehrere APIs enthalten können, die in den Bibliotheken 2603 implementierte Funktionen offenlegen.
In mindestens einer Ausführungsform ist die Anwendung 2501 als Quellcode geschrieben, der in ausführbaren Code kompiliert wird, wie nachstehend in Verbindung mit 30 - 32 näher erläutert wird. In mindestens einer Ausführungsform kann ausführbarer Code der Anwendung 2501 zumindest teilweise auf einer Ausführungsumgebung laufen, die von dem Software-Stack 2500 bereitgestellt wird. In mindestens einer Ausführungsform kann während der Ausführung der Anwendung 2501 Code erreicht werden, der auf einem Gerät bzw. einer Vorrichtung, im Gegensatz zu einem Host, ausgeführt werden muss. In einem solchen Fall kann in mindestens einer Ausführungsform die Laufzeit 2505 aufgerufen werden, um den erforderlichen Code auf das Gerät zu laden und zu starten. In mindestens einer Ausführungsform kann die Laufzeit 2505 jedes technisch machbare Laufzeitsystem umfassen, das die Ausführung der Anwendung S01 unterstützen kann.
In mindestens einer Ausführungsform ist die Laufzeit 2505 als eine oder mehrere Laufzeitbibliotheken implementiert, die mit entsprechenden APIs verbunden sind, die als API(s) 2504 dargestellt sind. Eine oder mehrere solcher Laufzeitbibliotheken können in mindestens einer Ausführungsform, ohne Beschränkung darauf, Funktionen zur Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehand-lung und/oder Synchronisation enthalten. In mindestens einer Ausführungsform können die Speicherverwaltungsfunktionen. Ohne Beschränkung darauf, Funktionen zum Zuweisen, Freigeben und Kopieren von Gerätespeicher sowie zum Übertragen von Daten zwischen dem Hostspeicher und dem Gerätespeicher umfassen. In mindestens einer Ausführungsform können Ausführungssteuerungsfunktionen Funktionen zum Starten einer Funktion (manchmal als ein „Kernel“ bezeichnet, wenn eine Funktion eine globale Funktion ist, die von einem Host aus aufgerufen werden kann) auf einem Gerät und zum Festlegen von Attributwerten in einem Puffer, der von einer Laufzeitbibliothek für eine gegebene, auf einem Gerät auszuführende Funktion verwaltet wird, enthalten, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können Laufzeitbibliotheken und entsprechende API(s) 2504 auf jede technisch machbare Weise implementiert sein. In mindestens einer Ausführungsform kann eine (oder eine beliebige Anzahl von) API(s) einen Low-Level-Satz von Funktionen für eine feinkörnige Steuerung eines Geräts bereitstellen, während eine andere (oder eine beliebige Anzahl von) API(s) einen Higher-Level-Satz solcher Funktionen bereitstellen kann. In mindestens einer Ausführungsform kann eine High-Level-Laufzeit-API auf einer Low-Level-API aufgebaut sein. In mindestens einer Ausführungsform können eine oder mehrere Laufzeit-APIs sprachspezifische APIs sein, die auf eine sprachunabhängige Laufzeit-API aufgesetzt sind.
In mindestens einer Ausführungsform ist der Gerätekerneltreiber 2506 so konfiguriert, dass er Kommunikation mit einem zugrunde liegenden Gerät erleichtert. In mindestens einer Ausführungsform kann der Gerätekerneltreiber 2506 Low-Level-Funktionalitäten bereitstellen, auf die sich APIs, wie z.B. die API(s) 2504, und/oder andere Software stützen. In mindestens einer Ausführungsform kann der Gerätekerneltreiber 2506 so konfiguriert sein, dass er zur Laufzeit Intermediate Representation („IR“) Code in Binärcode kompiliert. In mindestens einer Ausführungsform kann für CUDA der Gerätekerneltreiber 2506 IR-Code für parallele Thread-Ausführung („PTX“), der nicht hardwarespezifisch ist, zur Laufzeit in Binärcode für ein bestimmtes Zielgerät kompilieren (mit Zwischenspeicherung kompilierten Binärcodes), was manchmal auch als „finalisierter“ Code bezeichnet wird. Dadurch kann in mindestens einer Ausführungsform finalisierter Code auf einem Zielgerät ausgeführt werden, das möglicherweise nicht existierte, als der Quellcode ursprünglich in PTX-Code kompiliert wurde. Alternativ kann in mindestens einer Ausführungsform der Gerätequellcode offline in Binärcode kompiliert werden, ohne dass der Gerätekerneltreiber 2506 den IR-Code zur Laufzeit kompilieren muss.
26 veranschaulicht eine CUDA-Implementierung des Software-Stacks 2500 von 25, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein CUDA-Software-Stack 2600, auf dem eine Anwendung 2601 gestartet werden kann, CUDA-Bibliotheken 2603, eine CUDA-Laufzeit 2605, einen CUDA-Treiber 2607 und einen Gerätekerneltreiber 2608. In mindestens einer Ausführungsform wird der CUDA-Software-Stack 2600 auf der Hardware 2609 ausgeführt, die eine GPU umfassen kann, die CUDA unterstützt und von der NVIDIA Corporation in Santa Clara, CA, entwickelt wird.
In mindestens einer Ausführungsform können die Anwendung 2601, die CUDA-Laufzeit 2605 und der Gerätekerneltreiber 2608 ähnliche Funktionalitäten wie die Anwendung 2501, die Laufzeit 2505 bzw. der Gerätekerneltreiber 2506 ausführen, die vorstehend in Verbindung mit 25 beschrieben sind. In mindestens einer Ausführungsform umfasst der CUDA-Treiber 2607 eine Bibliothek (libcuda.so), die eine CUDA-Treiber-API 2606 implementiert. Ähnlich zu einer CUDA-Laufzeit-API 2604, die von einer CUDA-Laufzeitbibliothek (cudart) implementiert wird, kann die CUDA-Treiber-API 2606 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Funktionen für Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung, Synchronisierung und/oder Grafik-Interoperabilität bereitstellen. In mindestens einer Ausführungsform unterscheidet sich die CUDA-Treiber-API 2606 von der CUDA-Laufzeit-API 2604 dadurch, dass die CUDA-Laufzeit-API 2604 die Geräte-Codeverwaltung vereinfacht, indem sie eine implizite Initialisierung, eine Kontextverwaltung (analog zu einem Prozess) und eine Modulverwaltung (analog zu dynamisch geladenen Bibliotheken) bereitstellt. Im Gegensatz zu der High-Level-CUDA-Laufzeit-API 2604 ist die CUDA-Treiber-API 2606 eine Low-Level-API, die eine feinkörnigere Steuerung des Geräts ermöglicht, insbesondere in Bezug auf Kontexte und das Laden von Modulen, in mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die CUDA-Treiber-API 2606 Funktionen zur Kontextverwaltung bereitstellen, die von der CUDA-Laufzeit-API 2604 nicht bereitgestellt werden. In mindestens einer Ausführungsform ist die CUDA-Treiber-API 2606 auch sprachunabhängig und unterstützt z.B. OpenCL zusätzlich zu der CUDA-Laufzeit-API 2604. Ferner können in mindestens einer Ausführungsform die Entwicklungsbibliotheken, einschließlich der CUDA-Laufzeit 2605, als getrennt von den Treiberkomponenten betrachtet werden, einschließlich des Benutzermodus-CUDA-Treibers 2607 und des Kernelmodus-Gerätetreibers 2608 (manchmal auch als „Anzeige“-Treiber bezeichnet).
In mindestens einer Ausführungsform können die CUDA-Bibliotheken 2603 mathematische Bibliotheken, Deep-Learning-Bibliotheken, Bibliotheken paralleler Algorithmen und/oder Bibliotheken für Signal-/Bild-/Videoverarbeitung beinhalten, die von parallelen Rechenanwendungen wie der Anwendung 2601 verwendet werden können, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform können die CUDA-Bibliotheken 2603 mathematische Bibliotheken wie beispielsweise eine cuBLAS-Bibliothek, die eine Implementierung von Basic Linear Algebra Subprograms („BLAS“) zur Durchführung linearer Algebraoperationen ist, eine cuFFT-Bibliothek zur Berechnung schneller Fourier-Transformationen („FFTs“) und eine cuRAND-Bibliothek zum Erzeugen von Zufallszahlen usw. beinhalten. In mindestens einer Ausführungsform können die CUDA-Bibliotheken 2603 unter anderem Deep-Learning-Bibliotheken wie eine cuDNN-Bibliothek mit Primitiven für tiefe neuronale Netze und eine TensorRT-Plattform für hochleistungsfähige Deep-Learning-Inferenz umfassen.
27 veranschaulicht eine ROCm-lmplementierung des Software-Stacks 2500 von 25, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein ROCm-Software-Stack 2700, auf dem eine Anwendung 2701 gestartet werden kann, eine Laufzeitumgebung 2703, eine Systemlaufzeit 2705, einen Thunk 2707, einen ROCm-Kerneltreiber 2708 und einen Gerätekerneltreiber. In mindestens einer Ausführungsform wird der ROCm-Software-Stack 2700 auf der Hardware 2709 ausgeführt, die eine GPU umfassen kann, die ROCm unterstützt und von der AMD Corporation in Santa Clara, CA, entwickelt wird.
In mindestens einer Ausführungsform kann eine Anwendung 2701 ähnliche Funktionalitäten ausführen wie die vorstehend in Verbindung mit 25 besprochene Anwendung 2501. Darüber hinaus können die Laufzeitumgebung 2703 und das Laufzeitsystem 2705 in mindestens einer Ausführungsform ähnliche Funktionalitäten ausführen wie die vorstehend in Verbindung mit 25 beschriebene Laufzeit 2505. In mindestens einer Ausführungsform unterscheiden sich die Laufzeitumgebung 2703 und das Laufzeitsystem 2705 dadurch, dass das Laufzeitsystem 2705 eine sprachunabhängige Laufzeitumgebung ist, die eine ROCr-Systemlaufzeit-API 2704 implementiert und eine Heterogeneous System Architecture („HAS“) Laufzeit-API verwendet. Die H28-Laufzeit-API ist eine schlanke API für den Benutzermodus, die Schnittstellen für den Zugriff auf und die Interaktion mit einer AMD-GPU bereitstellt, einschließlich Funktionen für die Speicherverwaltung, die Ausführungssteuerung über architektonisches Dispatch von Kernels, die Fehlerbehandlung, System- und Agenteninformationen sowie die Laufzeitinitialisierung und das Herunterfahren, unter anderem, in mindestens einer Ausführungsform. Im Gegensatz zum Laufzeitsystem 2705 ist die Laufzeitumgebung 2703 in mindestens einer Ausführungsform eine Implementierung einer sprachspezifischen Laufzeitumgebungs-API 2702, die auf der ROCr-Laufzeitsystem-API 2704 aufliegt. In mindestens einer Ausführungsform kann die Laufzeitsystem-API unter anderem eine Heterogeneous Compute Interface for Portability („HIP“)-Laufzeitsystem-API, eine Heterogeneous Compute Compiler („HCC“)-Laufzeitumgebungs-API oder eine OpenCL-API umfassen, ist aber nicht darauf beschränkt. HIP-Sprache ist insbesondere eine Erweiterung der C++-Programmiersprache mit funktionell ähnlichen Versionen der CUDA-Mechanismen, und in mindestens einer Ausführungsform umfasst eine HIP-Sprach-Laufzeit-API Funktionen, die denen der vorstehend in Verbindung mit 26 besprochenen CUDA-Laufzeit-API 2604 ähnlich sind, wie z.B. Funktionen für die Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung und Synchronisierung.
In mindestens einer Ausführungsform ist der Thunk (ROCt) 2707 eine Schnittstelle, die zur Interaktion mit dem zugrunde liegenden ROCm-Treiber 2708 verwendet werden kann. In mindestens einer Ausführungsform ist der ROCm-Treiber 2708 ein ROCk-Treiber, der eine Kombination aus einem AMDGPU-Treiber und einem HSA-Kerneltreiber (amdkfd) ist. In mindestens einer Ausführungsform ist der AMDGPU-Treiber ein von AMD entwickelter Gerätekerneltreiber für GPUs, der ähnliche Funktionalitäten wie der vorstehend in Verbindung mit 25 besprochene Gerätekerneltreiber 2506 ausführt. In mindestens einer Ausführungsform ist der HSA-Kerneltreiber ein Treiber, der es verschiedenen Typen von Prozessoren ermöglicht, Systemressourcen über Hardwarefunktionen effektiver gemeinsam zu nutzen.
In mindestens einer Ausführungsform können verschiedene Bibliotheken (nicht gezeigt) in dem ROCm-Software-Stack 2700 oberhalb der Laufzeitumgebung 2703 enthalten sein und eine ähnliche Funktionalität wie die CUDA-Bibliotheken 2603, die vorstehend in Verbindung mit 26 besprochen wurden, bereitstellen. In mindestens einer Ausführungsform können verschiedene Bibliotheken mathematische, Deep-Learning- und/oder andere Bibliotheken enthalten, wie z.B. eine hipBLAS-Bibliothek, die Funktionen ähnlich denen von CUDA cuBLAS implementiert, eine rocFFT-Bibliothek zur Berechnung von FFTs, die CUDA cuFFT ähnlich ist, und andere.
28 veranschaulicht eine OpenCL-Implementierung des Software-Stacks 2500 von 25, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein OpenCL-Software-Stack 2800, auf dem eine Anwendung 2801 gestartet werden kann, ein OpenCL-Framework 2810, eine OpenCL-Laufzeitumgebung 2806 und einen Treiber 2807. In mindestens einer Ausführungsform wird der OpenCL-Software-Stack 2800 auf der Hardware 2609 ausgeführt, die nicht herstellerspezifisch ist. Da OpenCL von Geräten unterstützt wird, die von verschiedenen Anbietern entwickelt wurden, können in mindestens einer Ausführungsform spezifische OpenCL-Treiber erforderlich sein, um mit Hardware von solchen Anbietern zusammenzuarbeiten.
In mindestens einer Ausführungsform können die Anwendung 2801, die OpenCL-Laufzeitumgebung 2806, der Gerätekerneltreiber 2807 und die Hardware 2808 ähnliche Funktionen ausführen wie die Anwendung 2501, die Laufzeit 2505, der Gerätekerneltreiber 2506 bzw. die Hardware 2507, die vorstehend in Verbindung mit 25 beschrieben sind. In mindestens einer Ausführungsform enthält die Anwendung 2801 außerdem einen OpenCL-Kernel 2802 mit Code, der auf einem Gerät auszuführen ist.
In mindestens einer Ausführungsform definiert OpenCL eine „Plattform“, die es einem Host ermöglicht, mit dem Host verbundene Geräte zu steuern. In mindestens einer Ausführungsform stellt ein OpenCL-Framework eine Plattformschicht-API und eine Laufzeit-API, dargestellt als Plattform-API 2803 und Laufzeit-API 2805, bereit. In mindestens einer Ausführungsform verwendet die Laufzeit-API 2805 Kontexte, um die Ausführung von Kernels auf Geräten zu verwalten. In mindestens einer Ausführungsform kann jedes identifizierte Gerät mit einem entsprechenden Kontext assoziiert sein, den die Laufzeit-API 2805 verwenden kann, um Befehlswarteschlangen, Programmobjekte und Kernelobjekte, gemeinsam genutzte Speicherobjekte usw. für dieses Gerät zu verwalten. In mindestens einer Ausführungsform stellt die Plattform-API 2803 Funktionen zur Verfügung, die es ermöglichen, Gerätekontexte zu verwenden, um Geräte auszuwählen und zu initialisieren, Arbeit über Befehlswarteschlangen an Geräte zu übermitteln und den Datentransfer zu und von Geräten zu ermöglichen, um nur einige Beispiele zu nennen. Darüber hinaus stellt das OpenCL-Framework in mindestens einer Ausführungsform verschiedene integrierte Funktionen (nicht dargestellt), darunter mathematische Funktionen, relationale Funktionen und Bildverarbeitungsfunktionen, bereit.
In mindestens einer Ausführungsform ist darüber hinaus ein Compiler 2804 in dem OpenCL-Framewerk 2810 enthalten. Der Quellcode kann in mindestens einer Ausführungsform offline vor der Ausführung einer Anwendung oder online während der Ausführung einer Anwendung kompiliert werden. Im Gegensatz zu CUDA und ROCm können OpenCL-Anwendungen in mindestens einer Ausführungsform online durch den Compiler 2804 kompiliert werden, der stellvertretend für eine beliebige Anzahl von Compilern steht, die zum Kompilieren von Quellcode und/oder IR-Code, wie Standard Portable Intermediate Representation („SPIR-V“) Code, in Binärcode verwendet werden können. Alternativ können in mindestens einer Ausführungsform OpenCL-Anwendungen offline kompiliert werden, bevor solche Anwendungen ausgeführt werden.
29 veranschaulicht Software, die von einer Programmierplattform unterstützt wird, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine Programmierplattform 2904 so konfiguriert, dass sie verschiedene Programmiermodelle 2903, Middlewares und/oder Bibliotheken 2902 und Frameworks 2901 unterstützt, auf die sich eine Anwendung 2900 stützen kann. In mindestens einer Ausführungsform kann die Anwendung 2900 eine KI/ML-Anwendung sein, die unter Verwendung beispielsweise eines Deep-Learning-Frameworks wie MXNet, PyTorch oder TensorFlow implementiert ist, das sich auf Bibliotheken wie cuDNN, NVIDIA Collective Communications Library („NCCL“) und/oder NVIDA Developer Data Loading Library („DALI“) CUDA-Bibliotheken stützen kann, um beschleunigte Berechnungen auf zugrunde liegender Hardware bereitzustellen.
In mindestens einer Ausführungsform kann die Programmierplattform 2904 eine der vorstehend in Verbindung mit 26, 27 bzw. 28 beschriebenen CUDA-, ROCm- oder OpenCL-Plattformen sein. In mindestens einer Ausführungsform unterstützt die Programmierplattform 2904 mehrere Programmiermodelle 2903, die Abstraktionen eines zugrunde liegenden Rechensystems sind, die Ausdrücke von Algorithmen und Datenstrukturen erlauben. In mindestens einer Ausführungsform können Programmiermodelle 2903 Merkmale zugrunde liegender Hardware offenlegen, um die Leistung zu verbessern. In mindestens einer Ausführungsform können die Programmiermodelle 2903 CUDA, HIP, OpenCL, C++ Accelerated Massive Parallelism („C++AMP“), Open Multi-Processing („OpenMP“), Open Accelerators („OpenACC“) und/oder Vulcan Compute umfassen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform stellen Bibliotheken und/oder Middlewares 2902 Implementierungen von Abstraktionen von Programmiermodellen 2904 bereit. In mindestens einer Ausführungsform enthalten solche Bibliotheken Daten und Programmiercode, die von Computerprogrammen verwendet und während der Softwareentwicklung genutzt werden können. In mindestens einer Ausführungsform umfassen solche Middlewares Software, die Anwendungen Dienste zur Verfügung stellt, die über die von der Programmierplattform 2904 verfügbaren Dienste hinausgehen. In mindestens einer Ausführungsform können die Bibliotheken und/oder Middlewares 2902 cuBLAS, cuFFT, cuRAND und andere CUDA-Bibliotheken oder rocBLAS, rocFFT, rocRAND und andere ROCm-Bibliotheken umfassen, sind aber nicht darauf beschränkt. Darüber hinaus können die Bibliotheken und/oder Middlewares 2902 in mindestens einer Ausführungsform NCCL- und ROCm Communication Collectives Library („RCCL“)-Bibliotheken, die Kommunikationsroutinen für GPUs bereitstellen, eine MIOpen-Bibliothek zur Deep-Learning-Beschleunigung und/oder eine Eigen-Bibliothek für lineare Algebra, Matrix- und Vektoroperationen, geometrische Transformationen, numerische Solver und verwandte Algorithmen umfassen.
In mindestens einer Ausführungsform hängen die Anwendungsframeworks 2901 von Bibliotheken und/oder Middlewares 2902 ab. In mindestens einer Ausführungsform ist jedes der Anwendungsframeworks 2901 ein Softwareframework, das zur Implementierung einer Standardstruktur von Anwendungssoftware verwendet wird. Um auf das vorstehend besprochene KI/ML-Beispiel zurückzukommen, kann eine KI/ML-Anwendung in mindestens einer Ausführungsform unter Verwendung von eines Frameworks wie Caffe, Caffe2, TensorFlow, Keras, PyTorch oder MxNet Deep Learning Frameworks implementiert sein.
30 veranschaulicht die Kompilierung von Code zur Ausführung auf einer der Programmierplattformen von 25 - 28, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform empfängt ein Compiler 3001 Quellcode 3000, der sowohl Host-Code als auch Geräte-Code enthält. In mindestens einer Ausführungsform ist der Compiler 3001 so konfiguriert, dass er den Quellcode 3000 in einen ausführbaren Host-Code 3002 zur Ausführung auf einem Host und einen ausführbaren Geräte-Code 3003 zur Ausführung auf einem Gerät umwandelt. In mindestens einer Ausführungsform kann der Quellcode 3000 entweder offline vor der Ausführung einer Anwendung oder online während der Ausführung einer Anwendung kompiliert werden.
In mindestens einer Ausführungsform kann der Quellcode 3000 Code in einer beliebigen, von dem Compiler 3001 unterstützten Programmiersprache enthalten, wie z.B. C++, C, Fortran usw. In mindestens einer Ausführungsform kann der Quellcode 3000 in einer Einquellen- bzw. Single-Source-Datei enthalten sein, die eine Mischung aus Host-Code und Geräte-Code enthält, wobei Positionen des Geräte-Codes darin angegeben sind. In mindestens einer Ausführungsform kann eine Single-Source-Datei eine .cu-Datei sein, die CUDA-Code enthält, oder eine .hip.cpp-Datei, die HIP-Code enthält. Alternativ kann der Quellcode 3000 in mindestens einer Ausführungsform mehrere Quellcodedateien anstelle einer einzigen Quellcodedatei beinhalten, in denen Host-Code und Geräte-Code getrennt sind.
In mindestens einer Ausführungsform ist der Compiler 3001 so konfiguriert, dass er den Quellcode 3000 in einen ausführbaren Host-Code 3002 zur Ausführung auf einem Host und einen ausführbaren Geräte-Code 3003 zur Ausführung auf einem Gerät kompiliert. In mindestens einer Ausführungsform führt der Compiler 3001 Operationen durch, darunter ein Parsen des Quellcodes 3000 in einen abstrakten Systembaum (AST), ein Durchführen von Optimierungen und ein Erzeugen von ausführbarem Code. In mindestens einer Ausführungsform, in der der Quellcode 3000 eine Single-Source-Datei enthält, kann der Compiler 3001 den Geräte-Code von dem Host-Code in einer solchen Single-Source-Datei trennen, den Geräte-Code und den Host-Code in den ausführbaren Geräte-Code 3003 bzw. den ausführbaren Host-Code 3002 kompilieren und den ausführbaren Geräte-Code 3003 und den ausführbaren Host-Code 3002 in einer einzigen Datei miteinander verknüpfen, wie nachstehend unter Bezugnahme auf 31 ausführlicher erläutert.
In mindestens einer Ausführungsform können der ausführbare Host-Code 3002 und der ausführbare Geräte-Code 3003 in jedem geeigneten Format vorliegen, z.B. als Binärcode und/oder IR-Code. Im Fall von CUDA kann der ausführbare Host-Code 3002 in mindestens einer Ausführungsform nativen Objektcode beinhalten und kann der ausführbare Geräte-Code 3003 Code in PTX-Zwischendarstellung beinhalten. Im Fall von ROCm können sowohl der ausführbare Host-Code 3002 als auch der ausführbare Geräte-Code 3003 in mindestens einer Ausführungsform einen Ziel-Binärcode enthalten.
31 ist eine detailliertere Darstellung der Kompilierung von Code zur Ausführung auf einer der Programmierplattformen von 25 - 28, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Compiler 3101 so konfiguriert, dass er Quellcode 3100 empfängt, Quellcode 3100 kompiliert und eine ausführbare Datei 3108 ausgibt. In mindestens einer Ausführungsform ist der Quellcode 3100 eine Single-Source-Datei, wie z.B. eine .cu-Datei, eine .hip.cpp-Datei oder eine Datei in einem anderen Format, die sowohl Host- als auch Geräte-Code enthält. In mindestens einer Ausführungsform kann der Compiler 3101 ein NVIDIA CUDA Compiler („NVCC“) zum Kompilieren von CUDA-Code in .cu-Dateien oder ein HCC-Compiler zum Kompilieren von HIP-Code in .hip.cpp-Dateien sein, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform beinhaltet der Compiler 3101 ein Compiler-Frontend 3102, einen Host-Compiler 3105, einen Geräte-Compiler 3106 und einen Linker 3109. In mindestens einer Ausführungsform ist das Compiler-Frontend 3102 so konfiguriert, dass es den Geräte-Code 3104 von dem Host-Code 3103 in dem Quellcode 3100 trennt. Geräte-Code 3104 wird von dem Gerätecompiler 3106 in ausführbaren Geräte-Code 3108 kompiliert, der, wie beschrieben wurde, in mindestens einer Ausführungsform Binärcode oder IR-Code enthalten kann. In mindestens einer Ausführungsform wird getrennt davon Host-Code 3103 von dem Host-Compiler 3105 in ausführbaren Host-Code 3107 kompiliert. In mindestens einer Ausführungsform kann für NVCC der Host-Compiler 3105, ohne darauf beschränkt zu sein, ein universeller C/C++-Compiler sein, der nativen Objektcode ausgibt, während der Geräte-Compiler 3106, ohne darauf beschränkt zu sein, ein auf einer Low Level Virtual Machine („LLVM“) basierender Compiler sein kann, der eine LLVM-Compiler-Infrastruktur aufspaltet und PTX-Code oder Binärcode ausgibt. In mindestens einer Ausführungsform können für den HCC sowohl der Host-Compiler 3105 als auch der Geräte-Compiler 3106 LLVM-basierte Compiler sein, die Ziel-Binärcode ausgeben, sind aber nicht darauf beschränkt.
Nach der Kompilierung des Quellcodes 3100 in einen ausführbaren Host-Code 3107 und einen ausführbaren Geräte-Code 3108 verknüpft der Linker 3109 in mindestens einer Ausführungsform den ausführbaren Host- und Geräte-Code 3107 und 3108 in einer ausführbaren Datei 3110. In mindestens einer Ausführungsform können nativer Objektcode für einen Host und PTX- oder Binärcode für ein Gerät in einer Executable and Linkable Format („ELF“)-Datei miteinander verknüpft werden, die ein Containerformat zum Speichern von Objektcode ist.
32 veranschaulicht ein Übersetzen von Quellcode vor der Kompilierung des Quellcodes, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird Quellcode 3200 durch ein Übersetzungswerkzeug 3201 geleitet, das den Quellcode 3200 in übersetzten Quellcode 3202 übersetzt. In mindestens einer Ausführungsform wird ein Compiler 3203 verwendet, um den übersetzten Quellcode 3202 in einen ausführbaren Host-Code 3204 und einen ausführbaren Geräte-Code 3205 zu kompilieren, in einem Prozess, der der Kompilierung des Quellcodes 3000 durch den Compiler 3001 in einen ausführbaren Host-Code 3002 und einen ausführbaren Geräte-Code 3003 ähnelt, wie vorstehend in Verbindung mit 30 beschrieben wurde.
In mindestens einer Ausführungsform wird eine von dem Übersetzungswerkzeug 3201 durchgeführte Übersetzung verwendet, um den Quellcode 3200 für die Ausführung in einer anderen Umgebung als der, in der er ursprünglich ausgeführt werden sollte, zu portieren. In mindestens einer Ausführungsform kann das Übersetzungswerkzeug 3201 einen HIP-Übersetzer umfassen, der verwendet wird, um CUDA-Code, der für eine CUDA-Plattform vorgesehen ist, in HIP-Code zu „hipifizieren“, der auf einer ROCm-Plattform kompiliert und ausgeführt werden kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Übersetzung des Quellcodes 3200 ein Parsen des Quellcodes 3200 und ein Konvertieren von Aufrufen zu API(s), die von einem Programmiermodell (z.B. CUDA) bereitgestellt werden, in entsprechende Aufrufe zu API(s), die von einem anderen Programmiermodell (z.B. HIP) bereitgestellt werden, beinhalten, wie nachstehend in Verbindung mit den 33A und 34 ausführlicher erläutert wird. Um auf das Beispiel des Hipifying von CUDA-Code zurückzukommen, können in mindestens einer Ausführungsform Aufrufe der CUDA-Laufzeit-API, der CUDA-Treiber-API und/oder der CUDA-Bibliotheken in entsprechende HIP-API-Aufrufe konvertiert werden. In mindestens einer Ausführungsform können automatisierte Übersetzungen, die von dem Übersetzungswerkzeug 3201 durchgeführt werden, manchmal unvollständig sein, so dass zusätzlicher, manueller Aufwand erforderlich ist, um den Quellcode 3200 vollständig zu portieren.
Konfigurieren von GPUs für Universalberechnungen
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte Architekturen für die Kompilierung und Ausführung von Rechen-Quellcode, gemäß mindestens einer Ausführungsform.
33A veranschaulicht ein System 3300, das so konfiguriert ist, dass es CUDA-Quellcode 3310 unter Verwendung verschiedener Arten von Verarbeitungseinheiten kompiliert und ausführt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das System 3300, ohne Beschränkung darauf, CUDA-Quellcode 3310, einen CUDA-Compiler 3350, ausführbaren Host-Code 3370(1), ausführbaren Host-Code 3370(2), ausführbaren CUDA-Geräte-Code 3384, eine CPU 3390, eine CUDA-fähige GPU 3394, eine GPU 3392, ein CUDA-zu-HIP-Übersetzungswerkzeug 3320, HIP-Quellcode 3330, einen HIP-Compilertreiber 3340, einen HCC 3360 und ausführbaren HCC-Geräte-Code 3382.
In mindestens einer Ausführungsform ist der CUDA-Quellcode 3310 eine Sammlung von Menschen lesbarer Code in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist der CUDA-Code ein von Menschen lesbarer Code in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist eine CUDA-Programmiersprache eine Erweiterung der Programmiersprache C++, die, ohne Beschränkung darauf, Mechanismen zur Definition von Geräte-Code und zur Unterscheidung zwischen Geräte-Code und Host-Code beinhaltet. In mindestens einer Ausführungsform ist der Geräte-Code ein Quellcode, der nach der Kompilierung parallel auf einem Gerät ausführbar ist. In mindestens einer Ausführungsform kann ein Gerät ein Prozessor sein, der für parallele Befehlsverarbeitung optimiert ist, wie z.B. eine CUDA-fähige GPU 3390, eine GPU 3392 oder eine andere GPGPU, usw. In mindestens einer Ausführungsform ist der Host-Code ein Quellcode, der nach der Kompilierung auf einem Host ausführbar ist. In mindestens einer Ausführungsform ist ein Host ein Prozessor, der für die sequenzielle Befehlsverarbeitung optimiert ist, wie z.B. die CPU 3390.
In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3310, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3312, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3314, eine beliebige Anzahl (einschließlich Null) von Hostfunktionen 3316 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3318. In mindestens einer Ausführungsform können globale Funktionen 3312, Gerätefunktionen 3314, Hostfunktionen 3316 und Host/Geräte-Funktionen 3318 in dem CUDA-Quellcode 3310 gemischt sein. In mindestens einer Ausführungsform ist jede der globalen Funktionen 3312 auf einem Gerät ausführbar und von einem Host aus aufrufbar. In mindestens einer Ausführungsform können daher eine oder mehrere der globalen Funktionen 3312 als Einstiegspunkte zu einem Gerät dienen. In mindestens einer Ausführungsform ist jede der globalen Funktionen 3312 ein Kernel. In mindestens einer Ausführungsform und in einer Technik, die als dynamische Parallelität bekannt ist, definiert eine oder mehrere der globalen Funktionen 3312 einen Kernel, der auf einem Gerät ausführbar ist und von einem solchen Gerät aus aufgerufen werden kann. In mindestens einer Ausführungsform wird ein Kernel während der Ausführung N (wobei N eine beliebige positive ganze Zahl ist) Mal parallel von N verschiedenen Threads auf einem Gerät ausgeführt.
In mindestens einer Ausführungsform wird jede von Gerätefunktionen 3314 auf einem Gerät ausgeführt und kann nur von einem solchen Gerät aus aufgerufen werden. In mindestens einer Ausführungsform wird jede von Host-Funktionen 3316 auf einem Host ausgeführt und ist nur von einem solchen Host aus aufrufbar. In mindestens einer Ausführungsform definiert jede der Host-/Geräte-Funktionen 3316 sowohl eine Host-Version einer Funktion, die auf einem Host ausführbar und nur von einem solchen Host aufrufbar ist, als auch eine Geräteversion der Funktion, die auf einem Gerät ausführbar und nur von einem solchen Gerät aufrufbar ist.
In mindestens einer Ausführungsform kann der CUDA-Quellcode 3310 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die über eine CUDA-Laufzeit-API 3302 definiert sind. In mindestens einer Ausführungsform kann die CUDA-Laufzeit-API 3302, ohne Beschränkung darauf, eine beliebige Anzahl von Funktionen enthalten, die auf einem Host ausgeführt werden, um Gerätespeicher zuzuweisen und freizugeben, Daten zwischen Hostspeicher und Gerätespeicher zu übertragen, Systeme mit mehreren Geräten zu verwalten usw. In mindestens einer Ausführungsform kann der CUDA-Quellcode 3310 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer beliebigen Anzahl von anderen CUDA-APIs angegeben sind. In mindestens einer Ausführungsform kann eine CUDA-API eine beliebige API sein, die für die Verwendung durch CUDA-Code vorgesehen ist. In mindestens einer Ausführungsform umfassen CUDA-APIs, ohne Beschränkung darauf, eine CUDA-Laufzeit-API 3302, eine CUDA-Treiber-API, APIs für eine beliebige Anzahl von CUDA-Bibliotheken, usw. In mindestens einer Ausführungsform und im Vergleich zu der CUDA-Laufzeit-API 3302 ist eine CUDA-Treiber-API eine API auf niedrigerer Ebene, die jedoch eine feinkörnigere Steuerung eines Geräts ermöglicht. In mindestens einer Ausführungsform umfassen Beispiele für CUDA-Bibliotheken, ohne Beschränkung darauf, cuBLAS, cuFFT, cuRAND, cuDNN usw.
In mindestens einer Ausführungsform kompiliert der CUDA-Compiler 3350 den eingegebenen CUDA-Code (z.B. den CUDA-Quellcode 3310), um den ausführbaren Host-Code 3370(1) und den ausführbaren CUDA-Geräte-Code 3384 zu erzeugen. In mindestens einer Ausführungsform ist der CUDA-Compiler 3350 ein NVCC. In mindestens einer Ausführungsform ist der ausführbare Host-Code 3370(1) eine kompilierte Version des Host-Codes, der in dem Eingabe-Quellcode enthalten ist, der auf der CPU 3390 ausführbar ist. In mindestens einer Ausführungsform kann die CPU 3390 ein beliebiger Prozessor sein, der für die sequenzielle Befehlsverarbeitung optimiert ist.
In mindestens einer Ausführungsform ist der ausführbare CUDA-Geräte-Code 3384 eine kompilierte Version des Geräte-Codes, der in dem Eingabe-Quellcode enthalten ist, der auf der CUDA-fähigen GPU 3394 ausführbar ist. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3384, ohne Beschränkung darauf, Binärcode. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3384, ohne Beschränkung darauf, IR-Code, wie z.B. PTX-Code, der zur Laufzeit von einem Gerätetreiber weiter in Binärcode für ein bestimmtes Zielgerät (z.B. CUDA-fähige GPU 3394) kompiliert wird. In mindestens einer Ausführungsform kann der CUDA-fähige Grafikprozessor 3394 ein beliebiger Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist und CUDA unterstützt. In mindestens einer Ausführungsform wird der CUDA-fähige Grafikprozessor 3394 von der NVIDIA Corporation in Santa Clara, CA, entwickelt.
In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3320 so konfiguriert, dass es den CUDA-Quellcode 3310 in einen funktionell ähnlichen HIP-Quellcode 3330 übersetzt. In mindestens einer Ausführungsform ist der HIP-Quellcode 3330 eine Sammlung von von Menschen lesbarem Code in einer HIP-Programmiersprache. In mindestens einer Ausführungsform ist der HIP-Code ein von Menschen lesbarer Code in einer HIP-Programmiersprache. In mindestens einer Ausführungsform ist eine HIP-Programmiersprache eine Erweiterung der C++-Programmiersprache, die, ohne Beschränkung darauf, funktionell ähnliche Versionen von CUDA-Mechanismen enthält, um Geräte-Code zu definieren und zwischen Geräte-Code und Host-Code zu unterscheiden. In mindestens einer Ausführungsform kann eine HIP-Programmiersprache eine Teilmenge der Funktionalität einer CUDA-Programmiersprache enthalten. In mindestens einer Ausführungsform enthält eine HIP-Programmiersprache beispielsweise, ohne Beschränkung darauf, Mechanismen zum Definieren globaler Funktionen 3312, aber einer solchen HIP-Programmiersprache kann die Unterstützung für dynamische Parallelität fehlen, und daher können in dem HIP-Code definierte globale Funktionen 3312 nur von einem Host aus aufrufbar sein.
In mindestens einer Ausführungsform enthält der HIP-Quellcode 3330, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3312, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3314, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3316 und eine beliebige Anzahl (einschließlich Null) von Host/GeräteFunktionen 3318. In mindestens einer Ausführungsform kann der HIP-Quellcode 3330 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer HIP-Laufzeit-API 3332 angegeben sind. In mindestens einer Ausführungsform enthält die HIP-Laufzeit-API 3332, ohne Beschränkung darauf, funktionell ähnliche Versionen einer Teilmenge von Funktionen, die in der CUDA-Laufzeit-API 3302 enthalten sind. In mindestens einer Ausführungsform kann der HIP-Quellcode 3330 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer beliebigen Anzahl von anderen HIP-APls angegeben sind. In mindestens einer Ausführungsform kann eine HIP-API eine beliebige API sein, die für die Verwendung durch HIP-Code und/oder ROCm vorgesehen ist. In mindestens einer Ausführungsform umfassen HIP-APIs, ohne Beschränkung darauf, die HIP-Laufzeit-API 3332, eine HIP-Treiber-API, APIs für eine beliebige Anzahl von HIP-Bibliotheken, APIs für eine beliebige Anzahl von ROCm-Bibliotheken, usw.
In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3320 jeden Kernel-Aufruf in dem CUDA-Code von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem CUDA-Code in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe. In mindestens einer Ausführungsform ist ein CUDA-Aufruf ein Aufruf einer Funktion, die in einer CUDA-API angegeben ist, und ist ein HIP-Aufruf ein Aufruf einer Funktion, die in einer HIP-API angegeben ist. In mindestens einer Ausführungsform wandelt das CUDA-zu-HIP-Übersetzungswerkzeug 3320 eine beliebige Anzahl von Aufrufen zu Funktionen, die in der CUDA-Laufzeit-API 3302 angegeben sind, in eine beliebige Anzahl von Aufrufen zu Funktionen, die in der HIP-Laufzeit-API 3332 angegeben sind, um.
In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3320 ein als hipify-perl bekanntes Werkzeug, das einen textbasierten Übersetzungsprozess ausführt. In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3320 ein als hipify-clang bekanntes Werkzeug, das im Vergleich zu hipify-perl einen komplexeren und robusteren Übersetzungsprozess ausführt, der das Parsen von CUDA-Code unter Verwendung von clang (einem Compiler-Frontend) und die anschließende Übersetzung der resultierenden Symbole umfasst. In mindestens einer Ausführungsform kann die ordnungsgemäße Konvertierung von CUDA-Code in HIP-Code Modifikationen (z.B. manuelle Bearbeitungen) zusätzlich zu denjenigen, die von dem CUDA-zu-HIP-Übersetzungswerkzeug 3320 durchgeführt werden, erfordern.
In mindestens einer Ausführungsform ist der HIP-Compilertreiber 3340 ein Frontend, das ein Zielgerät 3346 bestimmt und dann einen mit dem Zielgerät 3346 kompatiblen Compiler konfiguriert, um den HIP-Quellcode 3330 zu kompilieren. In mindestens einer Ausführungsform ist das Zielgerät 3346 ein Prozessor, der für die parallele Befehlsverarbeitung optimiert ist. In mindestens einer Ausführungsform kann der HIP-Compilertreiber 3340 das Zielgerät 3346 auf jede technisch machbare Weise bestimmen.
In mindestens einer Ausführungsform erzeugt dann, wenn das Zielgerät 3346 mit CUDA kompatibel ist (z.B. die CUDA-fähige GPU 3394), der HIP-Compilertreiber 3340 einen HIP/NVCC-Kompilierungsbefehl 3342. In mindestens einer Ausführungsform und wie in Verbindung mit 33B ausführlicher beschrieben, konfiguriert der HIP/NVCC-Kompilierungsbefehl 3342 den CUDA-Compiler 3350 zum Kompilieren des HIP-Quellcodes 3330 unter Verwendung eines HIP-zu-CUDA-Übersetzungsheaders und einer CUDA-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/NVCC-Kompilierungsbefehl 3342 erzeugt der CUDA-Compiler 3350 den ausführbaren Host-Code 3370(1) und den ausführbaren CUDA-Geräte-Code 3384.
In mindestens einer Ausführungsform erzeugt dann, wenn das Zielgerät 3346 nicht mit CUDA kompatibel ist, der HIP-Compilertreiber 3340 einen HIP/HCC-Kompilierungsbefehl 3344. In mindestens einer Ausführungsform und wie in Verbindung mit 33C ausführlicher beschrieben, konfiguriert der HIP/HCC-Kompilierungsbefehl 3344 den HCC 3360 zum Kompilieren von HIP-Quellcode 3330 unter Verwendung eines HCC-Headers und einer HIP/HCC-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/HCC-Kompilierungsbefehl 3344 erzeugt der HCC 3360 ausführbaren Host-Code 3370(2) und ausführbaren HCC-Geräte-Code 3382. In mindestens einer Ausführungsform ist der ausführbare HCC-Geräte-Code 3382 eine kompilierte Version des in dem HIP-Quellcode 3330 enthaltenen Geräte-Codes, der auf der GPU 3392 ausführbar ist. In mindestens einer Ausführungsform kann die GPU 3392 ein beliebiger Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist, nicht mit CUDA kompatibel ist und mit dem HCC kompatibel ist. In mindestens einer Ausführungsform wird der Grafikprozessor 3392 von der AMD Corporation in Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform ist GPU, 3392 eine nicht CUDA-fähige GPU 3392.
Nur zu Erläuterungszwecken sind in 33A drei verschiedene Abläufe dargestellt, die in mindestens einer Ausführungsform implementiert sein können, um den CUDA-Quellcode 3310 für die Ausführung auf der CPU 3390 und verschiedenen Geräten zu kompilieren. In mindestens einer Ausführungsform kompiliert ein direkter CUDA-Ablauf den CUDA-Quellcode 3310 für die Ausführung auf der CPU 3390 und der CUDA-fähigen GPU 3394, ohne den CUDA-Quellcode 3310 in den HIP-Quellcode 3330 zu übersetzen. In mindestens einer Ausführungsform übersetzt ein indirekter CUDA-Ablauf den CUDA-Quellcode 3310 in den HIP-Quellcode 3330 und kompiliert dann den HIP-Quellcode 3330 zur Ausführung auf der CPU 3390 und der CUDA-fähigen GPU 3394. In mindestens einer Ausführungsform übersetzt ein CUDA/HCC-Ablauf den CUDA-Quellcode 3310 in HIP-Quellcode 3330 und kompiliert dann den HIP-Quellcode 3330 für die Ausführung auf der CPU 3390 und der GPU 3392.
Ein direkter CUDA-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, ist durch gestrichelte Linien und eine Reihe von Blasen mit Bezeichnungen A1-A3 dargestellt. In mindestens einer Ausführungsform und wie in der mit A1 bezeichneten Blase dargestellt, empfängt der CUDA-Compiler 3350 den CUDA-Quellcode 3310 und einen CUDA-Kompilierbefehl 3348, der den CUDA-Compiler 3350 für die Kompilierung des CUDA-Quellcodes 3310 konfiguriert. In mindestens einer Ausführungsform ist der CUDA-Quellcode 3310, der in einem direkten CUDA-Ablauf verwendet wird, in einer CUDA-Programmiersprache geschrieben, die auf einer anderen Programmiersprache als C++ (z.B. C, Fortran, Python, Java usw.) basiert. In mindestens einer Ausführungsform und im Ansprechen auf den CUDA-Kompilierbefehl 3348 generiert der CUDA-Compiler 3350 den ausführbaren Host-Code 3370(1) und den ausführbaren CUDA-Geräte-Code 3384 (dargestellt mit der Blase mit der Bezeichnung A2). In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung A3 dargestellt, können der ausführbare Host-Code 3370(1) und der ausführbare CUDA-Geräte-Code 3384 auf der CPU 3390 bzw. der CUDA-fähigen GPU 3394 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3384 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3384, ohne darauf beschränkt zu sein, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
Ein indirekter CUDA-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, ist durch gestrichelte Linien und eine Reihe von Blasen mit der Bezeichnung B1-B6 dargestellt. In mindestens einer Ausführungsform und wie in der mit B1 gekennzeichneten Blase dargestellt, empfängt das CUDA-HIP-Übersetzungswerkzeug 3320 den CUDA-Quellcode 3310. In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung B2 dargestellt, übersetzt das CUDA-HIP-Übersetzungswerkzeug 3320 den CUDA-Quellcode 3310 in den HIP-Quellcode 3330. In mindestens einer Ausführungsform und wie in der mit B3 bezeichneten Blase dargestellt, empfängt der HIP-Compilertreiber 3340 den HIP-Quellcode 3330 und bestimmt, dass das Zielgerät 3346 CUDA-fähig ist.
In mindestens einer Ausführungsform und wie mit der mit B4 bezeichneten Blase dargestellt, erzeugt der HIP-Compilertreiber 3340 den HIP/NVCC-Kompilierbefehl 3342 und überträgt sowohl den HIP/NVCC-Kompilierbefehl 3342 als auch den HIP-Quellcode 3330 an den CUDA-Compiler 3350. In mindestens einer Ausführungsform und wie in Verbindung mit 33B ausführlicher beschrieben, konfiguriert der HIP/NVCC-Kompilierungsbefehl 3342 den CUDA-Compiler 3350 zum Kompilieren des HIP-Quellcodes 3330 unter Verwendung eines HIP-zu-CUDA-Übersetzungsheaders und einer CUDA-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/NVCC-Kompilierungsbefehl 3342 erzeugt der CUDA-Compiler 3350 den ausführbaren Host-Code 3370(1) und den ausführbaren CUDA-Geräte-Code 3384 (dargestellt mit der Blase mit der Bezeichnung B5). In mindestens einer Ausführungsform und wie in der mit B6 bezeichneten Blase dargestellt, können der ausführbare Host-Code 3370(1) und der ausführbare CUDA-Geräte-Code 3384 auf der CPU 3390 bzw. der CUDA-fähigen GPU 3394 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3384 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3384, ohne darauf beschränkt zu sein, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
Ein CUDA/HCC-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, wird durch durchgezogene Linien und eine Reihe von Blasen mit der Bezeichnung C1-C6 dargestellt. In mindestens einer Ausführungsform und wie in der Blase mit der Bezeichnung C1 dargestellt, empfängt das CUDA-HIP-Übersetzungswerkzeug 3320 den CUDA-Quellcode 3310. In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung C2 dargestellt, übersetzt das CUDA-HIP-Übersetzungswerkzeug 3320 den CUDA-Quellcode 3310 in den HIP-Quellcode 3330. In mindestens einer Ausführungsform und wie mit der Blase C3 dargestellt, empfängt der HIP-Compilertreiber 3340 den HIP-Quellcode 3330 und bestimmt, dass das Zielgerät 3346 nicht CUDA-fähig ist.
In mindestens einer Ausführungsform erzeugt der HIP-Compilertreiber 3340 den HIP/HCC-Kompilierbefehl 3344 und überträgt sowohl den HIP/HCC-Kompilierbefehl 3344 als auch den HIP-Quellcode 3330 an den HCC 3360 (dargestellt durch die mit C4 bezeichnete Blase). In mindestens einer Ausführungsform und wie in Verbindung mit 33C ausführlicher beschrieben, konfiguriert der HIP/HCC-Kompilierungsbefehl 3344 den HCC 3360, um den HIP-Quellcode 3330 zu kompilieren, wobei, ohne Beschränkung darauf, ein HCC-Header und eine HIP/HCC-Laufzeitbibliothek verwendet werden. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/HCC-Kompilierungsbefehl 3344 erzeugt der HCC 3360 einen ausführbaren Host-Code 3370(2) und einen ausführbaren HCC-Geräte-Code 3382 (dargestellt mit einer Blase mit der Bezeichnung C5). In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung C6 dargestellt, können der ausführbare Host-Code 3370(2) und der ausführbare HCC-Geräte-Code 3382 auf der CPU 3390 bzw. der GPU 3392 ausgeführt werden.
In mindestens einer Ausführungsform kann, nachdem der CUDA-Quellcode 3310 in HIP-Quellcode 3330 übersetzt wurde, der HIP-Compilertreiber 3340 anschließend verwendet werden, um ausführbaren Code entweder für die CUDA-fähige GPU 3394 oder die GPU 3392 zu erzeugen, ohne CUDA-HIP-Übersetzungswerkzeug 3320 erneut auszuführen. In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3320 den CUDA-Quellcode 3310 in HIP-Quellcode 3330, der dann im Speicher abgelegt wird. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3340 dann den HCC 3360, um den ausführbaren Host-Code 3370(2) und den ausführbaren HCC-Geräte-Code 3382 basierend auf dem HIP-Quellcode 3330 zu erzeugen. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3340 anschließend den CUDA-Compiler 3350, um auf der Grundlage des gespeicherten HIP-Quellcodes 3330 den ausführbaren Host-Code 3370(1) und den ausführbaren CUDA-Geräte-Code 3384 zu erzeugen.
33B veranschaulicht ein System 3304, das so konfiguriert ist, dass es den CUDA-Quellcode 3310 von 33A unter Verwendung der CPU 3390 und der CUDA-fähigen GPU 3394 gemäß mindestens einer Ausführungsform kompiliert und ausführt. In mindestens einer Ausführungsform umfasst das System 3304, ohne Beschränkung darauf, den CUDA-Quellcode 3310, das CUDA-HIP-Übersetzungswerkzeug 3320, den HIP-Quellcode 3330, den HIP-Compilertreiber 3340, den CUDA-Compiler 3350, den ausführbaren Host-Code 3370(1), den ausführbaren CUDA-Geräte-Code 3384, die CPU 3390 und die CUDA-fähige GPU 3394.
In mindestens einer Ausführungsform und wie zuvor hierin in Verbindung mit 33A beschrieben, enthält der CUDA-Quellcode 3310, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3312, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3314, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3316 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3318. In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3310 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind.
In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3320 den CUDA-Quellcode 3310 in den HIP-Quellcode 3330. In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3320 jeden Kernel-Aufruf in dem CUDA-Quellcode 3310 von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem CUDA-Quellcode 3310 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe.
In mindestens einer Ausführungsform bestimmt HIP-Compilertreiber 3340, dass das Zielgerät 3346 CUDA-fähig ist, und erzeugt den HIP/NVCC-Kompilierungsbefehl 3342. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3340 dann den CUDA-Compiler 3350 über den HIP/NVCC-Kompilierbefehl 3342, um den HIP-Quellcode 3330 zu kompilieren. In mindestens einer Ausführungsform stellt der HIP-Compilertreiber 3340 Zugriff auf einen HIP-zu-CUDA-Übersetzungsheader 3352 als Teil der Konfiguration des CUDA-Compilers 3350 bereit. In mindestens einer Ausführungsform übersetzt der HIP-zu-CUDA-Übersetzungsheader 3352 eine beliebige Anzahl von Mechanismen (z.B. Funktionen), die in einer beliebigen Anzahl von HIP-APls spezifiziert sind, in eine beliebige Anzahl von Mechanismen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind. In mindestens einer Ausführungsform verwendet der CUDA-Compiler 3350 den HIP-zu-CUDA-Übersetzungsheader 3352 in Verbindung mit einer CUDA-Laufzeitbibliothek 3354, die der CUDA-Laufzeit-API 3302 entspricht, um den ausführbaren Host-Code 3370(1) und den ausführbaren CUDA-Geräte-Code 3384 zu erzeugen. In mindestens einer Ausführungsform können der ausführbare Host-Code 3370(1) und der ausführbare CUDA-Geräte-Code 3384 dann auf der CPU 3390 bzw. der CUDA-fähigen GPU 3394 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3384 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3384, ohne Beschränkung darauf, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
33C zeigt ein System 3306, das so konfiguriert ist, dass es den CUDA-Quellcode 3310 von 33A unter Verwendung einer CPU 3390 und einer nicht-CUDA-fähigen GPU 3392 kompiliert und ausführt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 3306, ohne Beschränkung darauf, den CUDA-Quellcode 3310, das CUDA-zu-HIP-Übersetzungswerkzeug 3320, den HIP-Quellcode 3330, den HIP-Compilertreiber 3340, den HCC 3360, den ausführbaren Host-Code 3370(2), den ausführbaren HCC-Geräte-Code 3382, die CPU 3390 und die GPU 3392.
In mindestens einer Ausführungsform und wie zuvor hierin in Verbindung mit 33A beschrieben, enthält der CUDA-Quellcode 3310, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3312, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3314, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3316 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3318. In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3310 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind.
In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3320 den CUDA-Quellcode 3310 in den HIP-Quellcode 3330. In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3320 jeden Kernel-Aufruf in dem CUDA-Quellcode 3310 von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem Quellcode 3310 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe.
In mindestens einer Ausführungsform bestimmt der HIP-Compilertreiber 3340 anschließend, dass das Zielgerät 3346 nicht CUDA-fähig ist, und erzeugt den HIP/HCC-Kompilierbefehl 3344. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3340 dann den HCC 3360, um den HIP/HCC-Kompilierbefehl 3344 auszuführen, um den HIP-Quellcode 3330 zu kompilieren. In mindestens einer Ausführungsform konfiguriert der HIP/HCC-Kompilierbefehl 3344 den HCC 3360 so, dass er, ohne Beschränkung darauf, eine HIP/HCC-Laufzeitbibliothek 3358 und einen HCC-Header 3356 verwendet, um ausführbaren Host-Code 3370(2) und ausführbaren HCC-Geräte-Code 3382 zu erzeugen. In mindestens einer Ausführungsform entspricht die HIP/HCC-Laufzeitbibliothek 3358 der HIP-Laufzeit-API 3332. In mindestens einer Ausführungsform enthält der HCC-Header 3356, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Interoperabilitätsmechanismen für HIP und HCC. In mindestens einer Ausführungsform können der ausführbare Host-Code 3370(2) und der ausführbare HCC-Geräte-Code 3382 auf der CPU 3390 bzw. der GPU 3392 ausgeführt werden.
34 veranschaulicht einen beispielhaften Kernel, der von dem CUDA-zu-HIP-Übersetzungswerkzeug 3320 von 33C übersetzt wurde, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform unterteilt der CUDA-Quellcode 3310 ein Gesamtproblem, das ein bestimmter Kernel lösen soll, in relativ grobe Teilprobleme, die unabhängig voneinander unter Verwendung von Thread-Blöcken gelöst werden können. In mindestens einer Ausführungsform umfasst jeder Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Threads. In mindestens einer Ausführungsform wird jedes Teilproblem in relativ feine Teile partitioniert, die kooperativ parallel von Threads innerhalb eines Thread-Blocks gelöst werden können. In mindestens einer Ausführungsform können Threads innerhalb eines Thread-Blocks zusammenarbeiten, indem sie Daten über einen gemeinsam genutzten Speicher gemeinsam nutzen und die Ausführung synchronisieren, um Speicherzugriffe zu koordinieren.
In mindestens einer Ausführungsform organisiert der CUDA-Quellcode 3310 Thread-Blöcke, die einem bestimmten Kernel zugeordnet sind, in ein eindimensionales, zweidimensionales oder dreidimensionales Gitter bzw. Grid von Thread-Blöcken. In mindestens einer Ausführungsform beinhaltet jeder Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Threads, und beinhaltet ein Gitter bzw. Grid, ohne Beschränkung darauf, eine beliebige Anzahl von Thread-Blöcken.
In mindestens einer Ausführungsform ist ein Kernel eine Funktion in dem Geräte-Code, die unter Verwendung eines „_global_“-Deklarationsbezeichners definiert ist. In mindestens einer Ausführungsform werden die Dimension eines Gitters bzw. Grids, das einen Kernel für einen bestimmten Kernelaufruf ausführt, und zugehörige Streams unter Verwendung einer CUDA-Kernel-Startsyntax 3410 spezifiziert. In mindestens einer Ausführungsform wird die CUDA-Kernel-Start-Syntax 3410 als „Kernelsame«<GridSize, BlockSize, SharedMemorySize, Stream»> (KernelArguments);“ spezifiziert. In mindestens einer Ausführungsform ist eine Ausführungskonfigurationssyntax ein „<<<...>>>“-Konstrukt, das zwischen einem Kernelsamen („Kernelsame“) und einer eingeklammerten Liste von Kernelargumenten („KernelArguments“) eingefügt wird. In mindestens einer Ausführungsform umfasst die CUDA-Kernel-Startsyntax 3410, ohne Beschränkung darauf, eine CUDA-Startfunktionssyntax anstelle einer Ausführungskonfigurations-syntax.
In mindestens einer Ausführungsform ist „GridSize“ von einem Typ dim3 und spezifiziert die Dimension und die Größe eines Gitters bzw. Grids. In mindestens einer Ausführungsform ist der Typ dim3 eine CUDA-definierte Struktur, die, ohne Beschränkung darauf, vorzeichenlose Ganzzahlen x, y und z beinhaltet. In mindestens einer Ausführungsform ist z standardmäßig gleich eins, falls z nicht spezifiziert ist. In mindestens einer Ausführungsform ist y standardmäßig gleich eins, falls y nicht spezifiziert ist. In mindestens einer Ausführungsform ist die Anzahl von Thread-Blöcken in einem Gitter bzw. Grid gleich dem Produkt aus GridSize.x, GridSize.y und GridSize.z. In mindestens einer Ausführungsform ist „BlockSize“ vom Typ dim3 und gibt die Dimension und die Größe jedes Thread-Blocks an. In mindestens einer Ausführungsform ist die Anzahl der Threads pro Thread-Block gleich dem Produkt aus BlockSize.x, BlockSize.y und BlockSize.z. In mindestens einer Ausführungsform erhält jeder Thread, der einen Kernel ausführt, eine eindeutige Thread-ID, die innerhalb des Kernels über eine eingebaute Variable (z.B. „threadldx“) zugänglich ist.
In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 3410 ist „SharedMemorySize“ ein optionales Argument, das eine Anzahl von Bytes in einem gemeinsam genutzten Speicher spezifiziert, der pro Thread-Block für einen bestimmten Kernel-Aufruf zusätzlich zu statisch zugewiesenem Speicher dynamisch zugewiesen wird. In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 3410 ist „SharedMemorySize“ standardmäßig auf null gesetzt. In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 3410 ist „Stream“ ein optionales Argument, das einen zugehörigen Stream angibt und standardmäßig auf null gesetzt ist, um einen Standardstream zu spezifizieren. In mindestens einer Ausführungsform ist ein Stream eine Folge von Befehlen (möglicherweise von verschiedenen Host-Threads ausgegeben), die der Reihe nach ausgeführt werden. In mindestens einer Ausführungsform können verschiedene Streams Befehle außerhalb der Reihe in Bezug aufeinander oder gleichzeitig ausführen.
In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3310, ohne Beschränkung darauf, eine Kerneldefinition für einen beispielhaften Kernel „MatAdd“ und eine Hauptfunktion. In mindestens einer Ausführungsform ist die Hauptfunktion ein Host-Code, der auf einem Host ausgeführt wird und, ohne Beschränkung darauf, einen Kernelaufruf enthält, der die Ausführung des Kernels „MatAdd“ auf einem Gerät bewirkt. In mindestens einer Ausführungsform und wie gezeigt, addiert der Kernel MatAdd zwei Matrizen A und B der Größe NxN, wobei N eine positive ganze Zahl ist, und speichert das Ergebnis in einer Matrix C. In mindestens einer Ausführungsform definiert die Hauptfunktion eine Variable threadsPerBlock als 16 mal 16 und eine Variable numBlocks als N/16 mal N/16. In mindestens einer Ausführungsform spezifiziert die Hauptfunktion dann den Kernelaufruf „MatAdd«<numBlocks, threadsPerBlock»(A, B, C);“. In mindestens einer Ausführungsform und gemäß der CUDA-Kernel-Start-Syntax 3410 wird der Kernel MatAdd unter Verwendung eines Gitters bzw. Grids von Thread-Blöcken mit einer Dimension N/16 mal N/16 ausgeführt, wobei jeder Thread-Block eine Dimension von 16 mal 16 hat. In mindestens einer Ausführungsform umfasst jeder Thread-Block 256 Threads, wird ein Gitter bzw. Grid mit genügend Blöcken erstellt, um einen Thread pro Matrixelement zu haben, und führt jeder Thread in einem solchen Gitter bzw. Grid den Kernel MatAdd aus, um eine paarweise Addition durchzuführen.
In mindestens einer Ausführungsform übersetzt das CUDA-HIP-Übersetzungswerkzeug 3320 während des Übersetzens von CUDA-Quellcode 3310 in HIP-Quellcode 3330 jeden Kernelaufruf in dem CUDA-Quellcode 3310 von der CUDA-Kernel-Start-Syntax 3410 in eine HIP-Kernel-Start-Syntax 3420 und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem Quellcode 3310 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe. In mindestens einer Ausführungsform ist die HIP-Kernel-Start-Syntax 3420 als „hipLaunchKerneIGGL(Kernelsame,GridSize, BlockSize, SharedMemorySize, Stream, KernelArguments);“ spezifiziert. In mindestens einer Ausführungsform hat jeder der Parameter Kernelsame, GridSize, BlockSize, ShareMemorySize, Stream und KernelArguments in der HIP-Kernel-Start-Syntax 3420 die gleiche Bedeutung wie in der CUDA-Kernel-Start-Syntax 3410 (hierin zuvor beschrieben). In mindestens einer Ausführungsform sind die Argumente SharedMemorySize und Stream in der HIP-Kernel-Startsyntax 3420 erforderlich und in der CUDA-Kernel-Startsyntax 3410 optional.
In mindestens einer Ausführungsform ist ein Teil des in 34 dargestellten HIP-Quellcodes 3330 identisch mit einem Teil des in 34 dargestellten CUDA-Quellcodes 3310, mit Ausnahme eines Kernelaufrufs, der die Ausführung des Kernels MatAdd auf einem Gerät bewirkt. In mindestens einer Ausführungsform ist der Kernel MatAdd in dem HIP-Quellcode 3330 mit demselben Deklarationsbezeichner „_global_“ definiert, mit dem der Kernel MatAdd in dem CUDA-Quellcode 3310 definiert ist. In mindestens einer Ausführungsform lautet ein Kernelaufruf in dem HIP-Quellcode 3330 „hipLaunchKerneIGGL(MatAdd, numBlocks, threadsPerBlock, 0, 0, A, B, C);“, während ein entsprechender Kernelaufruf in dem CUDA-Quellcode 3310 „MatAdd«<numBlocks, threadsPerBlock»(A, B, C);“ lautet.
35 veranschaulicht die nicht-CUDA-fähige GPU 3392 von 33C in größerem Detail, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird die GPU 3392 von der AMD Corporation in Santa Clara entwickelt. In mindestens einer Ausführungsform kann die GPU 3392 so konfiguriert sein, dass sie Rechenoperationen hochparallel durchführt. In mindestens einer Ausführungsform ist die GPU 3392 so konfiguriert, dass sie Grafikpipelineoperationen wie Zeichenbefehle, Pixeloperationen, geometrische Berechnungen und andere Operationen ausführt, die mit dem Rendern eines Frames auf einer Anzeige verbunden sind. In mindestens einer Ausführungsform ist die GPU 3392 so konfiguriert, dass sie Operationen ausführt, die nichts mit Grafik zu tun haben. In mindestens einer Ausführungsform ist die GPU 3392 so konfiguriert, dass sie sowohl grafikbezogene als auch grafikfremde Operationen ausführt. In mindestens einer Ausführungsform kann die GPU 3392 so konfiguriert sein, dass sie Geräte-Code ausführt, der in dem HIP-Quellcode 3330 enthalten ist.
In mindestens einer Ausführungsform umfasst die GPU 3392, ohne Beschränkung darauf, eine beliebige Anzahl von programmierbaren Verarbeitungseinheiten 3520, einen Befehlsprozessor 3510, einen L2-Cache 3522, Speichersteuerungen 3570, DMA-Engines 3580(1), Systemspeichersteuerungen 3582, DMA-Engines 3580(2) und GPU-Controller 3584. In mindestens einer Ausführungsform beinhaltet jede programmierbare Verarbeitungseinheit 3520, ohne Beschränkung darauf, einen Arbeitslast-Manager 3530 und eine beliebige Anzahl von Recheneinheiten 3540. In mindestens einer Ausführungsform liest der Befehlsprozessor 3510 Befehle aus einer oder mehreren Befehlswarteschlangen (nicht dargestellt) und verteilt die Befehle an Arbeitslast-Manager 3530. In mindestens einer Ausführungsform verteilt der zugehörige Arbeitslast-Manager 3530 für jede programmierbare Verarbeitungseinheit 3520 Arbeit an in der programmierbaren Verarbeitungseinheit 3520 enthaltene Recheneinheiten 3540. In mindestens einer Ausführungsform kann jede Recheneinheit 3540 eine beliebige Anzahl von Thread-Blöcken ausführen, aber jeder Thread-Block wird auf einer einzigen Recheneinheit 3540 ausgeführt. In mindestens einer Ausführungsform ist eine Arbeitsgruppe ein Thread-Block.
In mindestens einer Ausführungsform beinhaltet jede Recheneinheit 3540, ohne Beschränkung darauf, eine beliebige Anzahl von SIMD-Einheiten 3550 und einen gemeinsamen Speicher 3560. In mindestens einer Ausführungsform implementiert jede SIMD-Einheit 3550 eine SIMD-Architektur und ist zur parallelen Ausführung von Operationen konfiguriert. In mindestens einer Ausführungsform beinhaltet jede SIMD-Einheit 3550, ohne Beschränkung darauf, eine Vektor-ALU 3552 und eine Vektorregisterdatei 3554. In mindestens einer Ausführungsform führt jede SIMD-Einheit 3550 einen anderen Warp aus. In mindestens einer Ausführungsform ist ein Warp eine Gruppe von Threads (z.B. 16 Threads), wobei jeder Thread in dem Warp zu einem einzelnen Thread-Block gehört und so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage eines einzelnen Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform kann Prädikation verwendet werden, um einen oder mehrere Threads in einem Warp zu deaktivieren. In mindestens einer Ausführungsform ist eine Spur ein Thread. In mindestens einer Ausführungsform ist ein Arbeitselement bzw. Workitem ein Thread. In mindestens einer Ausführungsform ist eine Wellenfront ein Thread. In mindestens einer Ausführungsform können verschiedene Wellenfronten in einem Thread-Block miteinander synchronisieren und über den gemeinsam genutzten Speicher 3560 kommunizieren.
In mindestens einer Ausführungsform werden programmierbare Verarbeitungseinheiten 3520 als „Shader-Engines“ bezeichnet. In mindestens einer Ausführungsform umfasst jede programmierbare Verarbeitungseinheit 3520, ohne Beschränkung darauf, eine beliebige Menge an dedizierter Grafikhardware zusätzlich zu Recheneinheiten 3540. In mindestens einer Ausführungsform umfasst jede programmierbare Verarbeitungseinheit 3520, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich null) von Geometrieprozessoren, eine beliebige Anzahl (einschließlich null) von Rasterisierern, eine beliebige Anzahl (einschließlich null) von Render-Backends, einen Arbeitslast-Manager 3530 und eine beliebige Anzahl von Recheneinheiten 3540.
In mindestens einer Ausführungsform teilen sich die Recheneinheiten 3540 einen L2-Cache 3522. In mindestens einer Ausführungsform ist der L2-Cache 3522 partitioniert. In mindestens einer Ausführungsform ist ein GPU-Speicher 3590 für alle Recheneinheiten 3540 in der GPU 3392 zugänglich. In mindestens einer Ausführungsform erleichtern Speichersteuerungen 3570 und Systemspeichersteuerungen 3582 die Datenübertragung zwischen der GPU 3392 und einem Host, und ermöglichen die DMA-Engines 3580(1) asynchrone Speicherübertragungen zwischen der GPU 3392 und einem solchen Host. In mindestens einer Ausführungsform erleichtern Speichersteuerungen 3570 und GPU-Controller 3584 Datenübertragungen zwischen der GPU 3392 und anderen GPUs 3392, und ermöglichen DMA-Engines 3580(2) asynchrone Speicherübertragungen zwischen der GPU 3392 und anderen GPUs 3392.
In mindestens einer Ausführungsform beinhaltet die GPU 3392, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Systemverbindungen, die Daten- und Steuerübertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten, die intern oder extern zur GPU 3392 sein können, hinweg erleichtern. In mindestens einer Ausführungsform beinhaltet die GPU 3392, ohne Beschränkung darauf, eine beliebige Anzahl und Art von I/O-Schnittstellen (z.B. PCIe), die mit einer beliebigen Anzahl und Art von Peripheriegeräten gekoppelt sind. In mindestens einer Ausführungsform kann die GPU 3392, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von Display-Engines und eine beliebige Anzahl (einschließlich Null) von Multimedia-Engines enthalten. In mindestens einer Ausführungsform implementiert die GPU 3392 ein Speicher-Subsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und eine beliebige Art von Speichersteuerungen (z.B. Speichersteuerung 3570 und Systemspeichersteuerung 3582) und Speichervorrichtungen (z.B. gemeinsam genutzte Speicher 3560) umfasst, die einer Komponente zugeordnet oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die GPU 3392 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Cache 3522) umfasst, die jeweils für eine beliebige Anzahl von Komponenten (z.B. SIMD-Einheiten 3550, Recheneinheiten 3540 und programmierbare Verarbeitungseinheiten 3520) reserviert oder von diesen gemeinsam genutzt werden können.
36 veranschaulicht, wie Threads eines beispielhaften CUDA-Grids 3620 gemäß mindestens einer Ausführungsform auf verschiedene Recheneinheiten 3540 von 35 abgebildet werden. In mindestens einer Ausführungsform und nur zu Erläuterungszwecken hat das Raster 3620 eine Gittergröße bzw. GridSize von BX mal BY mal 1 und eine Blockgröße bzw. BlockSize von TX mal TY mal 1. In mindestens einer Ausführungsform umfasst das Raster 3620 daher, ohne Beschränkung darauf, (BX * BY) Thread-Blöcke 3630 und umfasst jeder Thread-Block 3630, ohne Beschränkung darauf, (TX * TY) Threads 3640. Die Threads 3640 sind in 36 als verschnörkelte Pfeile dargestellt.
In mindestens einer Ausführungsform wird das Raster 3620 auf die programmierbare Verarbeitungseinheit 3520(1) abgebildet, die, ohne Beschränkung darauf, die Recheneinheiten 3540(1)-3540(C) umfasst. In mindestens einer Ausführungsform und wie gezeigt werden (BJ * BY) Thread-Blöcke 3630 auf die Recheneinheit 3540(1) abgebildet, und werden die restlichen Thread-Blöcke 3630 auf die Recheneinheit 3540(2) abgebildet. In mindestens einer Ausführungsform kann jeder Thread-Block 3630, ohne Beschränkung darauf, eine beliebige Anzahl von Warps enthalten, und ist jeder Warp einer anderen SIMD-Einheit 3550 von 35 zugeordnet.
In mindestens einer Ausführungsform können Warps in einem gegebenen Thread-Block 3630 zusammen synchronisieren und über gemeinsam genutzten Speicher 3560 in der zugeordneten Recheneinheit 3540 kommunizieren. Zum Beispiel und in mindestens einer Ausführungsform können Warps in dem Thread-Block 3630(BJ,1) zusammen synchronisieren und über den gemeinsam genutzten Speicher 3560(1) kommunizieren. Zum Beispiel und in mindestens einer Ausführungsform können Warps in dem Thread-Block 3630(BJ+1,1) zusammen synchronisieren und über den gemeinsam genutzten Speicher 3560(2) kommunizieren.
37 veranschaulicht die Migration von bestehendem CUDA-Code zu Data Parallel C++-Code, gemäß mindestens einer Ausführungsform. Data Parallel C++ (DPC++) kann sich auf eine offene, auf Standards basierende Alternative zu proprietären Sprachen mit nur einer Architektur beziehen, die es Entwicklern ermöglicht, Code für verschiedene Hardwareziele (CPUs und Beschleuniger wie GPUs und FPGAs) wiederzuverwenden und auch eine benutzerdefinierte Abstimmung für einen bestimmten Beschleuniger vorzunehmen. DPC++ verwendet ähnliche und/oder identische C- und C++-Konstrukte in Übereinstimmung mit ISO C++, mit denen Entwickler vertraut sein dürften. DPC++ beinhaltet den Standard SYCL von The Khronos Group zur Unterstützung von Datenparallelität und heterogener Programmierung. SYCL bezieht sich auf eine plattformübergreifende Abstraktionsschicht, die auf den zugrundeliegenden Konzepten, der Portabilität und der Effizienz von OpenCL aufbaut und es ermöglicht, Code für heterogene Prozessoren in einem „Single-Source“-Stil mit Standard-C++ zu schreiben. SYCL kann eine Single-Source-Entwicklung ermöglichen, bei der C++-Vorlagenfunktionen sowohl Host- als auch Gerätecode enthalten können, um komplexe Algorithmen zu konstruieren, die die OpenCL-Beschleunigung nutzen, und diese dann in ihrem gesamten Quellcode für verschiedene Datentypen wiederverwenden.
In mindestens einer Ausführungsform wird ein DPC++-Compiler verwendet, um DPC++-Quellcode zu kompilieren, der auf verschiedenen Hardware-Zielen eingesetzt werden kann. In mindestens einer Ausführungsform wird ein DPC++-Compiler verwendet, um DPC++-Anwendungen zu erzeugen, die auf verschiedenen Hardwarezielen eingesetzt werden können, und kann ein DPC++-Kompatibilitätswerkzeug verwendet werden, um CUDA-Anwendungen in ein Multiplattformprogramm in DPC++ zu migrieren. In mindestens einer Ausführungsform umfasst ein DPC++-Basis-Toolkit einen DPC++-Compiler zum Einsatz von Anwendungen auf verschiedenen Hardwarezielen, eine DPC++-Bibliothek zur Steigerung der Produktivität und Leistung auf CPUs, GPUs und FPGAs, ein DPC++-Kompatibilitätstool zur Migration von CUDA-Anwendungen in Multiplattform-Anwendungen und eine beliebige geeignete Kombination davon.
In mindestens einer Ausführungsform wird ein DPC++-Programmiermodell verwendet, um einen oder mehrere Aspekte im Zusammenhang mit der Programmierung von CPUs und Beschleunigern zu vereinfachen, indem moderne C++-Funktionen verwendet werden, um Parallelität mit einer Programmiersprache namens Data Parallel C++ auszudrücken. Die DPC++-Programmiersprache kann zur Code-Wiederverwendung für Hosts (z.B. eine CPU) und Beschleuniger (z.B. eine GPU oder FPGA) unter Verwendung einer einzigen Quellsprache verwendet werden, wobei Ausführungs- und Speicherabhängigkeiten klar kommuniziert werden. Mappings innerhalb des DPC++-Codes können verwendet werden, um eine Anwendung auf einer Hardware oder einem Satz von Hardwaregeräten laufen zu lassen, die eine Arbeitslast am besten beschleunigen. Ein Host kann verfügbar sein, um die Entwicklung und das Debugging von Gerätecode zu vereinfachen, selbst auf Plattformen, die keinen Beschleuniger zur Verfügung haben.
In mindestens einer Ausführungsform wird der CUDA-Quellcode 3700 als Eingabe für ein DPC++-Kompatibilitätstool 3702 bereitgestellt, um menschenlesbares DPC++ 3704 zu erzeugen. In mindestens einer Ausführungsform enthält der für den Menschen lesbare DPC++ 3704 Inline-Kommentare, die vom DPC++-Kompatibilitätstool 3702 generiert werden und den Entwickler anleiten, wie und/oder wo er den DPC++-Code modifizieren muss, um die Codierung und Abstimmung auf die gewünschte Leistung 3706 abzuschließen und dadurch den DPC++-Quellcode 3708 zu erzeugen.
In mindestens einer Ausführungsform ist oder enthält der CUDA-Quellcode 3700 eine Sammlung von menschenlesbarem Quellcode in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist der CUDA-Quellcode 3700 ein von Menschen lesbarer Quellcode in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist eine CUDA-Programmiersprache eine Erweiterung der Programmiersprache C++, die ohne Einschränkung Mechanismen zur Definition von Gerätecode und zur Unterscheidung zwischen Gerätecode und Hostcode enthält. In mindestens einer Ausführungsform ist der Gerätecode ein Quellcode, der nach der Kompilierung auf einem Gerät (z.B. einer GPU oder einem FPGA) ausführbar ist und mehrere parallelisierbare Arbeitsabläufe bzw. Workflows enthalten kann, die auf einem oder mehreren Prozessorkernen eines Geräts ausgeführt werden können. In mindestens einer Ausführungsform kann ein Gerät ein Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist, z.B. eine CUDA-fähige GPU, GPU oder eine andere GPGPU usw. In mindestens einer Ausführungsform ist der Hostcode ein Quellcode, der nach der Kompilierung auf einem Host ausführbar ist. In mindestens einer Ausführungsform können ein Teil oder der gesamte Hostcode und Gerätecode parallel auf einer CPU und einer GPU/FPGA ausgeführt werden. In mindestens einer Ausführungsform ist ein Host ein Prozessor, der für die sequentielle Anweisungsverarbeitung optimiert ist, wie beispielsweise eine CPU. Der in Verbindung mit 37 beschriebene CUDA-Quellcode 3700 kann mit den an anderer Stelle in diesem Dokument beschriebenen Quellcodes übereinstimmen.
In mindestens einer Ausführungsform bezieht sich das DPC++-Kompatibilitätswerkzeug 3702 auf ein ausführbares Werkzeug, ein Programm, eine Anwendung oder eine andere geeignete Art von Werkzeug, das zur Erleichterung der Migration von CUDA-Quellcode 3700 zu DPC++-Quellcode 3708 verwendet wird. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätswerkzeug 3702 ein befehlszeilenbasiertes Code-Migrationswerkzeug, das als Teil eines DPC++-Toolkits verfügbar ist und zur Portierung bestehender CUDA-Quellen auf DPC++ verwendet wird. In mindestens einer Ausführungsform konvertiert das DPC++-Kompatibilitätswerkzeug 3702 einen Teil oder den gesamten Quellcode einer CUDA-Anwendung von CUDA nach DPC++ und erzeugt eine resultierende Datei, die zumindest teilweise in DPC++ geschrieben ist und als menschenlesbares DPC++ 3704 bezeichnet wird. In mindestens einer Ausführungsform enthält das menschenlesbare DPC++ 3704 Kommentare, die vom DPC++-Kompatibilitätswerkzeug 3702 erzeugt werden, um anzuzeigen, wo ein Benutzereingriff erforderlich sein kann. In mindestens einer Ausführungsform ist ein Benutzereingriff erforderlich, wenn der CUDA-Quellcode 3700 eine CUDA-API aufruft, für die es keine analoge DPC++-API gibt; andere Beispiele, bei denen ein Benutzereingriff erforderlich ist, werden später ausführlicher behandelt.
In mindestens einer Ausführungsform umfasst ein Arbeitsablauf zum Migrieren von CUDA-Quellcode 3700 (z.B. einer Anwendung oder eines Teils davon) das Erstellen einer oder mehrerer Kompilierungsdatenbankdateien; das Migrieren von CUDA zu DPC++ unter Verwendung eines DPC++-Kompatibilitätswerkzeugs 3702; das Abschließen der Migration und das Überprüfen der Korrektheit, wodurch DPC++-Quellcode 3708 erzeugt wird; und das Kompilieren von DPC++-Quellcode 3708 mit einem DPC++-Compiler zum Erzeugen einer DPC++-Anwendung. In mindestens einer Ausführungsform stellt ein Kompatibilitätswerkzeug ein Dienstprogramm bereit, das Befehle abfängt, die bei der Ausführung von Makefile verwendet werden, und sie in einer Kompilierungsdatenbankdatei speichert. In mindestens einer Ausführungsform wird eine Datei im JSON-Format gespeichert. In mindestens einer Ausführungsform wandelt ein abgefangener Befehl den Makefile-Befehl in einen DPC-Kompatibilitätsbefehl um.
In mindestens einer Ausführungsform ist intercept-build ein Hilfsskript, das einen Build-Prozess abfängt, um Kompilierungsoptionen, Makrodefinitionen und Include-Pfade zu erfassen, und diese Daten in eine Kompilierungsdatenbankdatei schreibt. In mindestens einer Ausführungsform handelt es sich bei der Kompilierungsdatenbankdatei um eine JSON-Datei. In mindestens einer Ausführungsform analysiert das DPC++-Kompatibilitätswerkzeug 3702 eine Kompilierungsdatenbank und wendet Optionen an, wenn Eingabequellen migriert werden. In mindestens einer Ausführungsform ist die Verwendung von intercept-build optional, wird aber für Make- oder CMake-basierte Umgebungen dringend empfohlen. In mindestens einer Ausführungsform enthält eine Migrationsdatenbank Befehle, Verzeichnisse und Dateien: Der Befehl kann die erforderlichen Kompilierungsflags enthalten; das Verzeichnis kann Pfade zu Header-Dateien enthalten; die Datei kann Pfade zu CUDA-Dateien enthalten.
In mindestens einer Ausführungsform migriert das DPC++-Kompatibilitätswerkzeug 3702 CUDA-Code (z.B. Anwendungen), der in CUDA geschrieben wurde, nach DPC++, indem es, wo immer möglich, DPC++ generiert. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätstool 3702 als Teil eines Toolkits erhältlich. In mindestens einer Ausführungsform umfasst ein DPC++-Toolkit ein Intercept-Build-Tool. In mindestens einer Ausführungsform erstellt ein Intercept-Build-Tool eine Kompilierungsdatenbank, die Kompilierungsbefehle zur Migration von CUDA-Dateien erfasst. In mindestens einer Ausführungsform wird eine von einem Intercept-Built-Werkzeug erzeugte Kompilierungsdatenbank vom DPC++-Kompatibilitätswerkzeug 3702 verwendet, um CUDA-Code nach DPC++ zu migrieren. In mindestens einer Ausführungsform werden Nicht-CUDA-C++-Code und -Dateien unverändert migriert. In mindestens einer Ausführungsform generiert das DPC++-Kompatibilitätstool 3702 menschenlesbaren DPC++ 3704, bei dem es sich um DPC++-Code handeln kann, der in der vom DPC++-Kompatibilitätstool 3702 generierten Form nicht vom DPC++-Compiler kompiliert werden kann und zusätzliches Ausloten erfordert, um Teile des Codes, die nicht korrekt migriert wurden, zu verifizieren, und der manuelle Eingriffe, beispielsweise durch einen Entwickler, erfordern kann. In mindestens einer Ausführungsform bietet das DPC++-Kompatibilitätstool 3702 in den Code eingebettete Hinweise oder Werkzeuge, die dem Entwickler helfen, zusätzlichen Code, der nicht automatisch migriert werden konnte, manuell zu migrieren. In mindestens einer Ausführungsform ist die Migration ein einmaliger Vorgang für eine Quelldatei, ein Projekt oder eine Anwendung.
In mindestens einer Ausführungsform ist das DPC++ Kompatibilitätswerkzeug 3702 in der Lage, alle Teile des CUDA-Codes erfolgreich nach DPC++ zu migrieren, und es kann lediglich ein optionaler Schritt zur manuellen Überprüfung und Abstimmung der Leistung des erzeugten DPC++ Quellcodes erfolgen. In mindestens einer Ausführungsform erzeugt das DPC++-Kompatibilitätswerkzeug 3702 direkt DPC++-Quellcode 3708, der von einem DPC++-Compiler kompiliert wird, ohne dass ein menschliches Eingreifen erforderlich ist oder genutzt wird, um den vom DPC++-Kompatibilitätswerkzeug 3702 erzeugten DPC++-Code zu ändern. In mindestens einer Ausführungsform erzeugt das DPC++-Kompatibilitätswerkzeug kompilierbaren DPC++-Code, der optional von einem Entwickler auf Leistung, Lesbarkeit, Wartbarkeit, andere verschiedene Überlegungen oder eine beliebige Kombination davon abgestimmt werden kann.
In mindestens einer Ausführungsform werden eine oder mehrere CUDA-Quelldateien zumindest teilweise mit dem DPC++-Kompatibilitätswerkzeug 3702 in DPC++-Quelldateien migriert. In mindestens einer Ausführungsform enthält der CUDA-Quellcode eine oder mehrere Header-Dateien, die auch CUDA-Header-Dateien enthalten können. In mindestens einer Ausführungsform enthält eine CUDA-Quelldatei eine <cuda.h>-Header-Datei und eine <stdio.h>-Header-Datei, die zum Drucken von Text verwendet werden kann. In mindestens einer Ausführungsform kann ein Teil einer Vektoradditionskern-CUDA-Quelldatei geschrieben werden als oder mit Bezug zu:

 #include <cuda.h>
 #include <stdio.h>
 #define VECTOR_SIZE 256

 [] global- void VectorAddKernel(float* A, float* B, float* C)
 {
 A[threadldx.x] = threadldx.x + 1.0f;
 B[threadldx.x] = threadldx.x + 1.0f;
 C[threadldx.x] = A[threadldx.x] + B[threadldx.x];
 }


 int main()
 {
 float *d_A, *d_B, *d_C;


 cudaMalloc(& d_A, VECTOR SIZE"`sizeof(float));
 cudaMalloc(& d_B, VECTOR_SIZE*sizeof(float));
 cudaMalloc(& d_C, VECTOR_SIZE*sizeof(float));
 VectorAddKernel<<<1, VECTOR SIZE>> >(d_A, d_B, d_C);
 float Result[VECTOR_SIZE] = { };
 cudaMemcpy(Result, d_C, VECTOR_SIZE*sizeof(float),
 cudaMemcpyDeviceToHost);


 cudaFree(d_A);
 cudaFree(d_B);
 cudaFree(d_C);


 for (int i=0; i<VECTOR_SIZE; i++ {
 wenn (i % 16 == 0) {
  printf("\n"); 
}
  printf("%f ", Result[i]); 

 }


 Return 0;
 }

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei analysiert das DPC++-Kompatibilitätswerkzeug 3702 einen CUDA-Quellcode und ersetzt die Header-Dateien durch geeignete DPC++- und SYCL-Header-Dateien. In mindestens einer Ausführungsform enthalten die DPC++-Header-Dateien Hilfsdeklarationen. In CUDA gibt es das Konzept einer Thread-ID, und dementsprechend gibt es in DPC++ oder SYCL für jedes Element einen lokalen Bezeichner.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei gibt es zwei Vektoren A und B, die initialisiert werden, und wird ein Vektoradditionsergebnis als Teil von VectorAddKernel() in den Vektor C gestellt. In mindestens einer Ausführungsform konvertiert das DPC++-Kompatibilitätswerkzeug 3702 CUDA-Thread-IDs, die zur Indexierung von Arbeitselementen verwendet werden, in eine SYCL-Standardadressierung für Arbeitselemente über eine lokale ID als Teil der Migration von CUDA-Code in DPC++-Code. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätswerkzeug 3702 erzeugte DPC++-Code optimiert werden, z.B. durch Verringerung der Dimensionalität eines nd_item, wodurch die Speicher- und/oder Prozessorauslastung erhöht wird.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei wird die Speicherzuweisung migriert. In mindestens einer Ausführungsform wird cudaMalloc() zu einem einheitlichen SYCL-Aufruf malloc_device() mit gemeinsamem Speicher migriert, dem ein Gerät und ein Kontext übergeben wird, wobei SYCL-Konzepte wie Plattform, Gerät, Kontext und Warteschlange verwendet werden. In mindestens einer Ausführungsform kann eine SYCL-Plattform mehrere Geräte haben (z.B. Host- und GPU-Geräte); kann ein Gerät mehrere Warteschlangen haben, an die Aufträge übermittelt werden können; kann jedes Gerät einen Kontext haben; und kann ein Kontext mehrere Geräte haben und gemeinsam genutzte Speicherobjekte verwalten.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei ruft eine main()-Funktion VectorAddKernel() auf, um zwei Vektoren A und B zu addieren und das Ergebnis in Vektor C zu speichern. In mindestens einer Ausführungsform wird der CUDA-Code zum Aufrufen von VectorAddKernel() durch DPC++-Code ersetzt, um einen Kernel zur Ausführung an eine Befehlswarteschlange zu übergeben. In mindestens einer Ausführungsform übergibt ein Befehlsgruppen-Handler cgh Daten, Synchronisierung und Berechnungen, die an die Warteschlange übermittelt werden, wird parallel_for für eine Anzahl globaler Elemente und eine Anzahl von Arbeitselementen in dieser Arbeitsgruppe aufgerufen, in der VectorAdd-Kernel() aufgerufen wird.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei werden CUDA-Aufrufe zum Kopieren von Gerätespeicher und zum anschließenden Freigeben von Speicher für die Vektoren A, B und C in entsprechende DPC++-Aufrufe migriert. In mindestens einer Ausführungsform wird der C++-Code (z.B. der Standard-ISO-C++-Code zum Drucken eines Vektors von Gleitkommavariablen) unverändert migriert, ohne vom DPC++-Kompatibilitätswerkzeug 3702 geändert zu werden. In mindestens einer Ausführungsform modifiziert das DPC++-Kompatibilitätswerkzeug 3702 die CUDA-APIs für die Speichereinrichtung und/oder Host-Aufrufe, um den Kernel auf dem Beschleunigungsgerät auszuführen. In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei wird ein entsprechendes, für den Menschen lesbares DPC++ 3704 (das z.B. kompiliert werden kann) geschrieben als oder mit Bezug zu:

 #include <CL/sycl.hpp>
 #include <dpct/dpct.hpp>
 #define VECTOR_SIZE 256


 void VectorAddKernel(float* A, float* B, float* C,
           sycl::nd_item<3> item_ct1)
 {
 A[item_ct1.get_local_id(2)]=item_ct1.get_local_id(2)+1.0f;
 B[item_ct1.getlocal_id(2)]=item_ct1.get_local_id(2)+1.0f;
 C[item_ct1.get_local_id(2)] =
  A[item_ct1.get_local_id(2)]+B[item_ct1.get_local_id(2)];
 }

 int main()
 {
 Float *d_A, *d_B, *d_C; 


 d_A = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
                                       dpct::get_current_device(),
                                       dpct::get_default_context());
 d_B = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
                                       dpct::get_current_device(),
                                       dpct::get_default_context());
 d_C = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
                                       dpct::get_current_device(),
                                       dpct::get_default_context());
 dpct::get_default_queue_wait().submit([&](sycl::handler & cgh) {
 cgh.parallel_for(
  sycl::nd_range<3>(sycl::range<3>(1, 1, 1) *
            sycl::range<3>(1, 1, VECTOR_SIZE) *
            sycl::range<3>(1, 1, VECTOR_SIZE)),
    [=](sycl::nd_items<3> item_ct1) {
  VectorAddKernel(d_A, d_B, d_C, item_ct1);
  });
 });


 float Result [VECTOR_SIZE] = {};
 dpct::get_default_queue_wait()
   .memcpy(Result, d_C, VECTOR_SIZE * sizeof(float))
   .wait(); 


 sycl::free(d_A, dpct::get_default_context());
 sycl::free(d_B, dpct::get_default_context());
 sycl::free(d_C, dpct::get_default_context());


 for (int i=0; i<VECTOR_SIZE; i++ {
 if (i % 16 == 0) {
  printf("\n");
 }
 printf("%f ", Result [i]);
 }


 return 0;
 }

In mindestens einer Ausführungsform bezieht sich das für den Menschen lesbare DPC++ 3704 auf die vom DPC++-Kompatibilitätswerkzeug 3702 erzeugte Ausgabe und kann auf die eine oder andere Weise optimiert werden. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätstool 3702 erzeugte, für den Menschen lesbare DPC++ 3704 von einem Entwickler nach der Migration manuell bearbeitet werden, um ihn wartbarer zu machen, die Leistung zu verbessern oder andere Aspekte zu berücksichtigen. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätstool 43002 erzeugte DPC++-Code, wie z.B. DPC++ disclosed, durch Entfernen der wiederholten Aufrufe von get_current_device() und/oder get_default_context() für jeden malloc_device()-Aufruf optimiert werden. In mindestens einer Ausführungsform verwendet der oben erzeugte DPC++-Code einen dreidimensionalen nd_range, der so umgestaltet werden kann, dass er nur eine einzige Dimension verwendet, wodurch die Speichernutzung reduziert wird. In mindestens einer Ausführungsform kann ein Entwickler den vom DPC++-Kompatibilitätstool 3702 erzeugten DPC++-Code manuell bearbeiten und die Verwendung von gemeinsam genutztem Speicher durch Accessoren ersetzen. In mindestens einer Ausführungsform verfügt das DPC++-Kompatibilitätswerkzeug 3702 über eine Option zum Ändern der Art und Weise, wie es CUDA-Code in DPC++-Code migriert. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätswerkzeug 3702 sehr ausführlich, da es eine allgemeine Vorlage für die Migration von CUDA-Code in DPC++-Code verwendet, die für eine große Anzahl von Fällen funktioniert.

In mindestens einer Ausführungsform umfasst ein Arbeitsablauf für die Migration von CUDA zu DPC++ folgende Schritte: Vorbereitung der Migration mithilfe des Intercept-Build-Skripts; Durchführung der Migration von CUDA-Projekten zu DPC++ mithilfe des DPC++-Kompatibilitätswerkzeugs 3702; manuelle Überprüfung und Bearbeitung der migrierten Quelldateien auf Vollständigkeit und Korrektheit; und Kompilierung des endgültigen DPC++-Codes zur Erzeugung einer DPC++-Anwendung. In mindestens einer Ausführungsform kann eine manuelle Überprüfung des DPC++-Quellcodes in einem oder mehreren Szenarien erforderlich sein, einschließlich, aber nicht beschränkt auf: migrierte API gibt keinen Fehlercode zurück (CUDA-Code kann einen Fehlercode zurückgeben, der dann von der Anwendung verwendet werden kann, aber SYCL verwendet Ausnahmen, um Fehler zu melden, und verwendet daher keine Fehlercodes, um Fehler aufzudecken); CUDA-Compute-Capability-abhängige Logik wird von DPC++ nicht unterstützt; Anweisung konnte nicht entfernt werden. In mindestens einer Ausführungsform können Szenarien, in denen DPC++-Code ein manuelles Eingreifen erfordert, ohne Einschränkung Folgendes umfassen: Ersetzen der Fehlercodelogik durch (*,0)-Code oder Auskommentieren; keine äquivalente DPC++-API verfügbar; CUDA-Compute-Capability-abhängige Logik; hardwareabhängige API (clock()); fehlende Funktionen, nicht unterstützte API; Logik zur Messung der Ausführungszeit; Umgang mit eingebauten Vektortypkonflikten; Migration der cuBLAS-API; und mehr.

Zumindest eine Ausführungsform der Erfindung kann im Hinblick auf die nachstehenden Sätze beschrieben werden:

1. Prozessor umfassend:
- eine oder mehrere Schaltungen, um die Speicherung von Informationen in einem oder mehreren Speicherplätzen zumindest teilweise basierend auf einem oder mehreren Graphen zu veranlassen.
2. Prozessor nach Satz 1, wobei die eine oder die mehreren Schaltungen ausgestaltet sind, um einen Compiler auszuführen, um einen oder mehrere Kernels zu erzeugen, um die Informationen zumindest teilweise auf der Grundlage, dass der Compiler den einen oder die mehreren Graphen in einen oder mehrere Teilgraphen partitioniert und einen oder mehrere Koordinatensätze für jeden des einen oder der mehreren Teilgraphen berechnet, in dem einen oder den mehreren Speicherplätzen zu speichern, wobei der eine oder die mehreren Koordinatensätze angeben, wie die Informationen durch eine oder mehrere Operationen zu verwenden sind, die durch den einen oder die mehreren Teilgraphen angegeben werden, und wobei der eine oder die mehreren Koordinatensätze angeben, wie die Informationen in dem einen oder den mehreren Speicherplätzen zu speichern sind.
3. Prozessor nach Satz 1 oder 2, wobei die Informationen als Ergebnis eines Anwendens einer oder mehrerer Regeln auf ein oder mehrere Datenelemente, die Kanten des einen oder der mehreren Graphen darstellen, zu bestimmen sind.
4. Prozessor nach einem der Sätze 1-3, wobei der eine oder die mehreren Speicherplätze aufeinanderfolgende Speicherplätze sind, um die Informationen zur Verwendung durch eine oder mehrere Rechenoperationen zu speichern, die von einem oder mehreren Kernels durchzuführen sind.
5. Prozessor nach einem der Sätze 1-4, wobei der eine oder die mehreren Graphen Knoten, die eine oder mehrere entsprechende Rechenoperationen an einem oder mehreren Datensätzen angeben, und Kanten, die den einen oder die mehreren entsprechenden Datensätze angeben, die von der einen oder den mehreren Rechenoperationen zu verwenden sind, umfassen.
6. Prozessor nach einem der Sätze 1-5, wobei die eine oder die mehreren Schaltungen ausgestaltet sind, um einen Compiler zu veranlassen, eine oder mehrere Regeln auf den einen oder die mehreren Graphen anzuwenden, um einen oder mehrere Sätze von Daten zu bestimmen, die von einer oder mehreren Rechenoperationen verwendet werden, die durch den einen oder die mehreren Graphen angegeben werden, wobei der eine oder die mehreren Sätze von Daten die Informationen umfassen, die in dem einen oder den mehreren Speicherplätzen zu speichern sind.
7. Prozessor nach einem der Sätze 1-6, wobei die eine oder die mehreren Schaltungen ausgestaltet sind, um einen Compiler zu veranlassen, einen oder mehrere Koordinatensätze zumindest teilweise basierend auf einem Anwenden von einem oder mehreren Sätzen von Regeln auf eine oder mehrere Kanten des einen oder der mehreren Graphen zu berechnen, wobei der eine oder die mehreren Koordinatensätze zumindest teilweise angeben, wie die Informationen in dem einen oder den mehreren Speicherplätzen zu speichern sind.
8. System umfassend:
- einen oder mehrere Prozessoren, um zu veranlassen, dass Informationen in einem oder mehreren Speicherplätzen zumindest teilweise basierend auf einem oder mehreren Graphen zu speichern sind.
9. System nach Satz 8, wobei der eine oder die mehreren Speicherplätze aufeinanderfolgende Speicherplätze sind, die verwendbar sind, um einen oder mehrere Sätze von Daten, die die Informationen umfassen, zu speichern.
10. System nach Satz 8 oder 9, wobei der eine oder die mehreren Prozessoren ausgestaltet sind, um einen Compiler zu veranlassen, einen oder mehrere Koordinatensätze zu berechnen, die angeben, wie die Informationen von dem einen oder den mehreren Graphen zu verwenden sind, wobei der eine oder die mehreren Koordinatensätze von dem Compiler verwendbar sind, um einen oder mehrere Kernels zu erzeugen, um die Informationen an dem einen oder den mehreren Speicherplätzen zu speichern.
11. System nach einem der Sätze 8-10, wobei die Informationen einen oder mehrere Sätze von Tensordaten umfassen, die in dem einen oder den mehreren Speicherplätzen zu speichern sind.
12. System nach einem der Sätze 8-11, wobei der eine oder die mehreren Prozessoren ausgestaltet sind, um einen Compiler zu veranlassen, den einen oder die mehreren Graphen in einen oder mehrere Teilgraphen zu partitionieren und eine oder mehrere Regeln auf den einen oder die mehreren Teilgraphen anzuwenden, um einen oder mehrere Koordinatensätze zu bestimmen, die die Informationen angeben, wobei der Compiler konfiguriert ist, um einen oder mehrere Kernels unter Verwendung zumindest des einen oder der mehreren Teilgraphen und des einen oder der mehreren Koordinatensätze zu erzeugen.
13. System nach einem der Sätze 8-12, wobei der eine oder die mehreren Graphen Knoten, die eine oder mehrere Rechenoperationen angeben, und Kanten, die einen oder mehrere Sätze von Daten angeben, die von der einen oder den mehreren Rechenoperationen zu verwenden sind, umfassen, und wobei die Informationen zumindest teilweise auf der Grundlage der Knoten und Kanten zu bestimmen sind.
14. System nach einem der Sätze 8-13, wobei die Informationen in dem einen oder den mehreren Speicherplätzen als Ergebnis einer oder mehrerer Grafikverarbeitungseinheiten (GPUs) zu speichern sind, die einen oder mehrere Kernels ausführen, die zumindest teilweise auf der Grundlage des einen oder der mehreren Graphen erzeugt werden.
15. Maschinenlesbares Medium, auf dem eine oder mehrere Anweisungen gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, um:
- zu bewirken, dass Informationen in einem oder mehreren Speicherplätzen zumindest teilweise basierend auf einem oder mehreren Graphen zu speichern sind.
16. Maschinenlesbares Medium nach Satz 15, wobei der eine oder die mehreren Graphen von einem Compiler zumindest teilweise basierend auf einem Quellcode zu erzeugen sind, der dem Compiler angegeben wird und eine oder mehrere Rechenoperationen umfasst, die unter Verwendung der Informationen durchzuführen sind.
17. Maschinenlesbares Medium nach Satz 15 oder 16, das darüber hinaus Anweisungen umfasst, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, einen Compiler zu veranlassen, einen oder mehrere Kernels zumindest teilweise basierend auf dem einen oder den mehreren Graphen und einem oder mehreren Koordinatensätzen, die die Informationen angeben, zu erzeugen, wobei der eine oder die mehreren Kernels ausgestaltet sind, um, wenn sie ausgeführt werden, zu veranlassen, dass die Informationen an dem einen oder den mehreren Speicherplätzen zu speichern sind.
18. Maschinenlesbare Medium nach einem der Sätze 15-17, das darüber hinaus Anweisungen umfasst, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, eine oder mehrere Regeln auf den einen oder die mehreren Graphen anzuwenden, wobei die eine oder die mehreren Regeln einen oder mehrere Koordinatensätze bestimmen, die die in dem einen oder den mehreren Speicherplätzen zu speichernden Informationen angeben.
19. Maschinenlesbares Medium nach einem der Sätze 15-18, wobei der eine oder die mehreren Speicherplätze aufeinanderfolgende Speicherplätze in einem Speicher einer Grafikverarbeitungseinheit (GPU) sind, die von einem oder mehreren Kernels zu verwenden sind, um vektorisierte Daten zu speichern, die die Informationen als Ergebnis einer oder mehrerer Berechnungen darstellen, die durch den einen oder die mehreren Graphen angegeben werden.
20. Maschinenlesbares Medium nach einem der Sätze 15-19, wobei die Informationen einen oder mehrere Sätze von vektorisierten Daten umfassen, die in dem einen oder den mehreren Speicherplätzen zu speichern sind.
21. Maschinenlesbares Medium nach einem der Sätze 15-20, das darüber hinaus Anweisungen umfasst, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, einen Compiler zu veranlassen, den einen oder die mehreren Graphen in einen oder mehrere Teilgraphen zu partitionieren und eine oder mehrere Regeln auf den einen oder die mehreren Teilgraphen anzuwenden, um einen oder mehrere Koordinatensätze zu erzeugen, die die Informationen angeben, wobei der eine oder die mehreren Koordinatensätze und der eine oder die mehreren Graphen verwendbar sind, um einen oder mehrere Kernels zu erzeugen, um die Informationen in dem einen oder den mehreren Speicherplätzen zu speichern.
22. Maschinenlesbares Medium nach einem der Sätze 15-21, wobei der eine oder die mehreren Graphen einen oder mehrere Knoten, die eine oder mehrere Rechenoperationen angeben, und eine oder mehrere Kanten, die einen oder mehrere Datensätze angeben, umfassen und wobei die Informationen von einem Compiler zumindest teilweise auf der Grundlage des einen oder der mehreren Knoten und der einen oder der mehreren Kanten zu bestimmen sind.
23. Maschinenlesbares Medium nach einem der Sätze 15-22, das darüber hinaus Anweisungen umfasst, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, einen oder mehrere Sätze von Daten zu bestimmen, die die Informationen angeben, wobei der eine oder die mehreren Sätze von Daten in Reaktion auf ein Anwenden einer oder mehrerer Regeln auf eine oder mehrere Kanten des einen oder der mehreren Graphen bestimmt werden.
24. Verfahren umfassend:
- Veranlassen, dass Informationen in einem oder mehreren Speicherplätzen zumindest teilweise basierend auf einem oder mehreren Graphen zu speichern sind.
25. Verfahren nach Satz 24, das darüber hinaus ein Bestimmen eines oder mehrerer Teilgraphen des einen oder der mehreren Graphen und, für jeden Teilgraphen, ein Anwenden einer oder mehrerer Regeln umfasst, um einen oder mehrere Koordinatensätze zu bestimmen, die die an dem einen oder den mehreren Speicherplätzen zu speichernden Informationen angeben.
26. Verfahren nach Satz 24 oder 25, das darüber hinaus ein Bestimmen der Informationen zumindest teilweise auf der Grundlage eines Anwendens einer oder mehrerer Regeln auf einen oder mehrere Sätze von Daten, die von dem einen oder den mehreren Graphen angegeben werden, umfasst, wobei der eine oder die mehreren Sätze von Daten Daten angeben, die von einer oder mehreren Berechnungsoperationen des einen oder der mehreren Graphen zu verwenden sind.
27. Verfahren nach einem der Sätze 24-26 das darüber hinaus ein Erzeugen eines oder mehrerer Kernels, umfasst, die, wenn sie ausgeführt werden, die Informationen in dem einen oder den mehreren Speicherplätzen speichern, wobei der eine oder die mehreren Kernels zumindest teilweise auf der Grundlage des einen oder der mehreren Graphen erzeugt werden.
28. Verfahren nach einem der Sätze 24-27, das darüber hinaus ein Erzeugen eines oder mehrerer Sätze von Daten basierend zumindest teilweise auf einer oder mehreren Rechenoperationen, die durch den einen oder die mehreren Graphen angegeben werden, und ein Erzeugen eines oder mehrerer Kernels zumindest teilweise basierend auf dem einen oder den mehreren Datensätzen und dem einen oder den mehreren Graphen umfasst.
29. Verfahren nach einem der Sätze 24-28, das darüber hinaus ein Erzeugen des einen oder der mehreren Graphen zumindest teilweise auf der Grundlage einer oder mehrerer Quellcodedateien umfasst, die in einen Compiler eingegeben werden, wobei die Quellcodedateien eine oder mehrere Rechenoperationen angeben, die unter Verwendung der Informationen durchzuführen sind.
30. Verfahren nach einem der Sätze 24-29, wobei es sich bei dem einen oder den mehreren Speicherplätzen um Speicherplätze einer Grafikverarbeitungseinheit, GPU, zum Speichern von vektorisierten Daten handelt, und die GPU ausgestaltet ist, um die Informationen in dem einen oder den mehreren Speicherplätzen als Ergebnis eines Ausführens eines oder mehrerer Kernels zu speichern, die zumindest teilweise auf der Grundlage des einen oder der mehreren Graphen erzeugt werden.
31.Verfahren nach einem der Sätze 24-30, wobei der eine oder die mehreren Speicherplätze aufeinanderfolgende Speicherplätze sind, um einen Satz von Daten zu speichern, die die Informationen darstellen.

Andere Variationen sind im Sinne der Erfindung. Während die offenbarten Techniken verschiedenen Modifikationen und alternativen Konstruktionen zugänglich sind, sind bestimmte dargestellte Ausführungsformen derselben in Zeichnungen gezeigt und wurden vorstehend im Detail beschrieben. Es versteht sich jedoch, dass nicht beabsichtigt ist, die Erfindung auf eine bestimmte Form oder bestimmte Formen zu beschränken, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Gedanken und den Frame der Erfindung fallen, wie er in den beigefügten Ansprüchen definiert ist.

Die Verwendung der Begriffe „ein“ und „eine“ und „der“ und ähnlicher Bezeichnungen im Kontext der Beschreibung offenbarter Ausführungsformen (insbesondere im Kontext der nachfolgenden Ansprüche) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern hierin nicht anders angegeben oder durch Kontext eindeutig widerlegt, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „mit“, „beinhaltend“ und „enthaltend“ sind, sofern nicht anders angegeben, als nicht abschließende Begriffe (d.h. „einschließlich, aber nicht beschränkt auf“) zu verstehen. Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, als teilweise oder ganz in einem Bauteil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Wiedergabe von Wertebereichen ist lediglich als ein verkürzendes Verfahren des individuellen Bezugnehmens auf jeden einzelnen Wert, der in den Bereich fällt, beabsichtigt, sofern hierin nichts anderes angegeben ist, und jeder einzelne Wert ist in die Spezifikation aufgenommen, als wäre er hierin einzeln aufgeführt. Die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Gegenständen“) oder „Teilmenge“ ist, sofern nicht anders angegeben oder durch Kontext widerlegt, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Sofern außerdem nicht anders vermerkt oder durch Kontext widerlegt, bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge nicht notwendigerweise eine echte Teilmenge der entsprechenden Menge, sondern Teilmenge und entsprechende Menge können gleich sein.

Konjunktive Sprache, wie z.B. Phrasen der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, wird, sofern nicht ausdrücklich anders angegeben oder anderweitig eindeutig durch Kontext widersprochen ist, im Allgemeinen so verstanden, dass damit ausgedrückt wird, dass ein Element, ein Begriff usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z.B. in dem veranschaulichenden Beispiel einer Menge mit drei Elementen die konjunktiven Ausdrücke „mindestens eines von A, B und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Eine solche konjunktivische Sprache soll also nicht generell bedeuten, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Darüber hinaus, sofern nicht anders angegeben oder durch Kontext widerlegt, zeigt der Begriff „Mehrzahl“ einen Zustand an, in dem er plural ist (z.B. „eine Mehrzahl von Elementen“ zeigt mehrere Elemente an). Die Anzahl der Elemente in einer Mehrzahl ist mindestens zwei, kann aber mehr sein, wenn dies entweder explizit oder durch Kontext angegeben wird. Sofern nicht anders angegeben oder aus Kontext ersichtlich ist, bedeutet „basierend auf“ „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.

Operationen hierin beschriebener Prozesse können in jeder geeigneten Reihenfolge ausgeführt werden, sofern hierin nicht anders angegeben oder durch den Kontext eindeutig widerlegt ist. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen derselben) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren und/oder maschinenlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. Bei mindestens einer Ausführungsform ist der Code auf einem computerlesbaren und/oder maschinenlesbaren Speichermedium gespeichert, beispielsweise in Form einer oder mehrerer Anwendungsprogrammierschnittstellen (APIs), die eine Vielzahl von Anweisungen umfassen, die von einem oder mehreren Prozessoren ausführbar sind. Bei mindestens einer Ausführungsform ist der Code auf einem computerlesbaren und/oder maschinenlesbaren Speichermedium gespeichert, beispielsweise in Form einer oder mehrerer APIs, die eine oder mehrere Schnittstellen umfassen, die, wenn sie aufgerufen werden, die Ausführung einer Vielzahl von Anweisungen durch einen oder mehrere Prozessoren bewirken. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nichttransitorisches computerlesbares Speichermedium, das transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht-transitorische Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb der Transceiver von transitorischen Signalen enthält. Bei mindestens einer Ausführungsform handelt es sich bei einem maschinenlesbaren Speichermedium um ein nicht transitorisches, computerlesbares Speichermedium, das transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, jedoch nicht transitorische Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb der Transceiver für transitorische Signale einschließt. In mindestens einer Ausführungsform ist der Code (z.B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht-transitorischen computerlesbaren und/oder maschinenlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen (oder ein anderer Speicher zum Speichern von ausführbaren Anweisungen) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d.h. als Ergebnis der Ausführung), das Computersystem veranlassen, hierin beschriebene Operationen durchzuführen. In mindestens einer Ausführungsform umfasst der Satz nicht-transitorischer computerlesbarer und/oder maschinenlesbarer Speichermedien mehrere nicht-transitorische computerlesbare und/oder maschinenlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien der mehreren nicht-transitorischen computerlesbaren und/oder maschinenlesbaren Speichermedien fehlt der gesamte Code, während die mehreren nicht-transitorischen computerlesbaren und/oder maschinenlesbaren Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nichttransitorisches computerlesbares und/oder maschinenlesbares Speichermedium Befehle und führt eine zentrale Verarbeitungseinheit („CPU“) einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform haben verschiedene Komponenten eines Computersystems separate Prozessoren und verschiedene Prozessoren führen verschiedene Teilmengen von Anweisungen aus.

Demgemäß sind in mindestens einer Ausführungsform Computersysteme dazu konfiguriert, einen oder mehrere Dienste zu implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Prozesse durchführen, und sind solche Computersysteme mit anwendbarer Hardware und/oder Software konfiguriert, die die Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der Erfindung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und eine einzelne Vorrichtung nicht alle Operationen durchführt.

Die Verwendung von Beispielen oder beispielhaften Ausdrücken (z.B. „wie beispielsweise“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Offenbarung und stellt keine Einschränkung des Umfangs der Offenbarung dar, sofern nicht anders angegeben. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Praxis der Offenbarung angesehen wird.

Alle hierin zitierten Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, werden hiermit durch Verweis in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Verweis einbezogen angegeben wäre und hierin in ihrer Gesamtheit wiedergegeben würde.

In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie ihre Ableitungen verwendet werden. Es ist zu verstehen, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander zusammenarbeiten oder interagieren.

Sofern nicht ausdrücklich anders angegeben, beziehen sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ o. ä. in der gesamten Spezifikation auf Aktionen und/oder Prozesse eines Computers oder eines Computersystems oder eines ähnlichen elektronischen Rechengeräts, die Daten, die als physikalische, z.B. elektronische, Größen in den Registern und/oder Speichern des Computersystems dargestellt werden, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen Informationsspeicher-, Übertragungs- oder Anzeigegeräten des Computersystems dargestellt werden.

In ähnlicher Weise kann sich der Begriff „Prozessor“ auf ein Gerät oder einen Teil eines Geräts beziehen, das elektronische Daten aus Registern und/oder einem Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder einem Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Der hierin verwendete Begriff „Software“-Prozesse kann z.B. Software- und/oder Hardware-Einheiten umfassen, die im Laufe der Zeit Arbeit verrichten, wie z.B. Aufgaben, Threads und intelligente Agenten. Jeder Prozess kann sich auch auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Methode“ werden hierin insofern synonym verwendet, als ein System eine oder mehrere Methoden umfassen kann und Methoden als System betrachtet werden können.

Bei mindestens einer Ausführungsform handelt es sich bei einer arithmetischen Logikeinheit um einen Satz kombinatorischer Logikschaltungen, die eine oder mehrere Eingaben verarbeiten, um ein Ergebnis zu erzeugen. Bei mindestens einer Ausführungsform wird eine arithmetische Logikeinheit von einem Prozessor verwendet, um mathematische Operationen wie Addition, Subtraktion oder Multiplikation auszuführen. Bei mindestens einer Ausführungsform wird eine arithmetische Logikeinheit verwendet, um logische Operationen wie logisches UND/ODER oder XOR zu implementieren. Bei mindestens einer Ausführungsform ist eine arithmetische Logikeinheit zustandslos und besteht aus physikalischen Schaltkomponenten wie Halbleitertransistoren, die zur Ausbildung logischer Gatter angeordnet sind. Bei mindestens einer Ausführungsform kann eine arithmetische Logikeinheit intern als zustandsabhängige logische Schaltung mit einem zugehörigen Taktgeber arbeiten. Bei mindestens einer Ausführungsform kann eine arithmetische Logikeinheit als asynchrone logische Schaltung aufgebaut sein, deren interner Zustand nicht in einem zugehörigen Registersatz gehalten wird. Bei mindestens einer Ausführungsform wird eine arithmetische Logikeinheit von einem Prozessor verwendet, um in einem oder mehreren Registern des Prozessors gespeicherte Operanden zu kombinieren und eine Ausgabe zu erzeugen, die vom Prozessor in einem anderen Register oder einem Speicherplatz gespeichert werden kann.

Bei mindestens einer Ausführungsform übergibt der Prozessor als Ergebnis der Verarbeitung eines vom Prozessor abgerufenen Befehls einen oder mehrere Eingaben oder Operanden an eine arithmetische Logikeinheit, wodurch die arithmetische Logikeinheit veranlasst wird, ein Ergebnis zu erzeugen, das zumindest teilweise auf einem Befehlscode basiert, der den Eingängen der arithmetischen Logikeinheit bereitgestellt wird. Bei mindestens einer Ausführungsform basieren die vom Prozessor an die ALU gelieferten Befehlscodes zumindest teilweise auf dem vom Prozessor ausgeführten Befehl. Bei mindestens einer Ausführungsform verarbeitet die kombinatorische Logik in der ALU die Eingaben und erzeugt eine Ausgabe, die auf einen Bus innerhalb des Prozessors gelegt wird. Bei mindestens einer Ausführungsform wählt der Prozessor ein Zielregister, einen Speicherplatz, eine Ausgabeeinrichtung oder einen Ausgabespeicherplatz auf dem Ausgangsbus aus, so dass die Taktung des Prozessors bewirkt, dass die von der ALU erzeugten Ergebnisse an den gewünschten Ort gesendet werden.

Im vorliegenden Dokument kann auf das Beschaffen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens analoger und digitaler Daten kann auf verschiedene Weise erfolgen, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens analoger oder digitaler Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.

Obwohl die obige Diskussion Beispielimplementierungen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen in den Anwendungsbereich dieser Offenlegung fallen. Darüber hinaus können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden, auch wenn oben zu Diskussionszwecken eine bestimmte Verteilung der Verantwortlichkeiten definiert wurde.

Auch wenn der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, versteht sich ferner, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden die spezifischen Merkmale und Handlungen als beispielhafte Formen der Umsetzung der Ansprüche offenbart.

Claims

Prozessor umfassend: eine oder mehrere Schaltungen, um die Speicherung von Informationen in einem oder mehreren Speicherplätzen zumindest teilweise basierend auf einem oder mehreren Graphen zu veranlassen.
Prozessor nach Anspruch 1, wobei die eine oder die mehreren Schaltungen ausgestaltet sind, um einen Compiler auszuführen, um einen oder mehrere Kernels zu erzeugen, um die Informationen zumindest teilweise auf der Grundlage, dass der Compiler den einen oder die mehreren Graphen in einen oder mehrere Teilgraphen partitioniert und einen oder mehrere Koordinatensätze für jeden des einen oder der mehreren Teilgraphen berechnet, in dem einen oder den mehreren Speicherplätzen zu speichern, wobei der eine oder die mehreren Koordinatensätze angeben, wie die Informationen durch eine oder mehrere Operationen zu verwenden sind, die durch den einen oder die mehreren Teilgraphen angegeben werden, und wobei der eine oder die mehreren Koordinatensätze angeben, wie die Informationen in dem einen oder den mehreren Speicherplätzen zu speichern sind.
Prozessor nach Anspruch 1 oder 2, wobei die Informationen als Ergebnis eines Anwendens einer oder mehrerer Regeln auf ein oder mehrere Datenelemente, die Kanten des einen oder der mehreren Graphen darstellen, zu bestimmen sind.
Prozessor nach einem der vorhergehenden Ansprüche, wobei der eine oder die mehreren Speicherplätze aufeinanderfolgende Speicherplätze sind, um die Informationen zur Verwendung durch eine oder mehrere Rechenoperationen zu speichern, die von einem oder mehreren Kernels durchzuführen sind.
Prozessor nach einem der vorhergehenden Ansprüche, wobei der eine oder die mehreren Graphen Knoten, die eine oder mehrere entsprechende Rechenoperationen an einem oder mehreren Datensätzen angeben, und Kanten, die den einen oder die mehreren entsprechenden Datensätze angeben, die von der einen oder den mehreren Rechenoperationen zu verwenden sind, umfassen.
Prozessor nach einem der vorhergehenden Ansprüche, wobei die eine oder die mehreren Schaltungen ausgestaltet sind, um einen Compiler zu veranlassen, eine oder mehrere Regeln auf den einen oder die mehreren Graphen anzuwenden, um einen oder mehrere Sätze von Daten zu bestimmen, die von einer oder mehreren Rechenoperationen verwendet werden, die durch den einen oder die mehreren Graphen angegeben werden, wobei der eine oder die mehreren Sätze von Daten die Informationen umfassen, die in dem einen oder den mehreren Speicherplätzen zu speichern sind.
Prozessor nach einem der vorhergehenden Ansprüche, wobei die eine oder die mehreren Schaltungen ausgestaltet sind, um einen Compiler zu veranlassen, einen oder mehrere Koordinatensätze zumindest teilweise basierend auf einem Anwenden von einem oder mehreren Sätzen von Regeln auf eine oder mehrere Kanten des einen oder der mehreren Graphen zu berechnen, wobei der eine oder die mehreren Koordinatensätze zumindest teilweise angeben, wie die Informationen in dem einen oder den mehreren Speicherplätzen zu speichern sind.
System umfassend: einen oder mehrere Prozessoren, um zu veranlassen, dass Informationen in einem oder mehreren Speicherplätzen zumindest teilweise basierend auf einem oder mehreren Graphen zu speichern sind.
System nach Anspruch 8, wobei der eine oder die mehreren Speicherplätze aufeinanderfolgende Speicherplätze sind, die verwendbar sind, um einen oder mehrere Sätze von Daten, die die Informationen umfassen, zu speichern.
System nach Anspruch 8 oder 9, wobei der eine oder die mehreren Prozessoren ausgestaltet sind, um einen Compiler zu veranlassen, einen oder mehrere Koordinatensätze zu berechnen, die angeben, wie die Informationen von dem einen oder den mehreren Graphen zu verwenden sind, wobei der eine oder die mehreren Koordinatensätze von dem Compiler verwendbar sind, um einen oder mehrere Kernels zu erzeugen, um die Informationen an dem einen oder den mehreren Speicherplätzen zu speichern.
System nach einem der Ansprüche 8 bis 10, wobei die Informationen einen oder mehrere Sätze von Tensordaten umfassen, die in dem einen oder den mehreren Speicherplätzen zu speichern sind.
System nach einem der Ansprüche 8 bis 11, wobei der eine oder die mehreren Prozessoren ausgestaltet sind, um einen Compiler zu veranlassen, den einen oder die mehreren Graphen in einen oder mehrere Teilgraphen zu partitionieren und eine oder mehrere Regeln auf den einen oder die mehreren Teilgraphen anzuwenden, um einen oder mehrere Koordinatensätze zu bestimmen, die die Informationen angeben, wobei der Compiler konfiguriert ist, um einen oder mehrere Kernels unter Verwendung zumindest des einen oder der mehreren Teilgraphen und des einen oder der mehreren Koordinatensätze zu erzeugen.
System nach einem der Ansprüche 8 bis 12, wobei der eine oder die mehreren Graphen Knoten, die eine oder mehrere Rechenoperationen angeben, und Kanten, die einen oder mehrere Sätze von Daten angeben, die von der einen oder den mehreren Rechenoperationen zu verwenden sind, umfassen, und wobei die Informationen zumindest teilweise auf der Grundlage der Knoten und Kanten zu bestimmen sind.
System nach einem der Ansprüche 8 bis 13, wobei die Informationen in dem einen oder den mehreren Speicherplätzen als Ergebnis einer oder mehrerer Grafikverarbeitungseinheiten (GPUs) zu speichern sind, die einen oder mehrere Kernels ausführen, die zumindest teilweise auf der Grundlage des einen oder der mehreren Graphen erzeugt werden.
Maschinenlesbares Medium, auf dem eine oder mehrere Anweisungen gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, um: zu bewirken, dass Informationen in einem oder mehreren Speicherplätzen zumindest teilweise basierend auf einem oder mehreren Graphen zu speichern sind.
Maschinenlesbares Medium nach Anspruch 15, wobei der eine oder die mehreren Graphen von einem Compiler zumindest teilweise basierend auf einem Quellcode zu erzeugen sind, der dem Compiler angegeben wird und eine oder mehrere Rechenoperationen umfasst, die unter Verwendung der Informationen durchzuführen sind.
Maschinenlesbares Medium nach Anspruch 15 oder 16, das darüber hinaus Anweisungen umfasst, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, einen Compiler zu veranlassen, einen oder mehrere Kernels zumindest teilweise basierend auf dem einen oder den mehreren Graphen und einem oder mehreren Koordinatensätzen, die die Informationen angeben, zu erzeugen, wobei der eine oder die mehreren Kernels ausgestaltet sind, um, wenn sie ausgeführt werden, zu veranlassen, dass die Informationen an dem einen oder den mehreren Speicherplätzen zu speichern sind.
Maschinenlesbare Medium nach einem der Ansprüche 15 bis 17, das darüber hinaus Anweisungen umfasst, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, eine oder mehrere Regeln auf den einen oder die mehreren Graphen anzuwenden, wobei die eine oder die mehreren Regeln einen oder mehrere Koordinatensätze bestimmen, die die in dem einen oder den mehreren Speicherplätzen zu speichernden Informationen angeben.
Maschinenlesbares Medium nach einem der Ansprüche 15 bis 18, wobei der eine oder die mehreren Speicherplätze aufeinanderfolgende Speicherplätze in einem Speicher einer Grafikverarbeitungseinheit (GPU) sind, die von einem oder mehreren Kernels zu verwenden sind, um vektorisierte Daten zu speichern, die die Informationen als Ergebnis einer oder mehrerer Berechnungen darstellen, die durch den einen oder die mehreren Graphen angegeben werden.
Maschinenlesbares Medium nach einem der Ansprüche 15 bis 19, wobei die Informationen einen oder mehrere Sätze von vektorisierten Daten umfassen, die in dem einen oder den mehreren Speicherplätzen zu speichern sind.
Maschinenlesbares Medium nach einem der Ansprüche 15 bis 20, das darüber hinaus Anweisungen umfasst, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, einen Compiler zu veranlassen, den einen oder die mehreren Graphen in einen oder mehrere Teilgraphen zu partitionieren und eine oder mehrere Regeln auf den einen oder die mehreren Teilgraphen anzuwenden, um einen oder mehrere Koordinatensätze zu erzeugen, die die Informationen angeben, wobei der eine oder die mehreren Koordinatensätze und der eine oder die mehreren Graphen verwendbar sind, um einen oder mehrere Kernels zu erzeugen, um die Informationen in dem einen oder den mehreren Speicherplätzen zu speichern.
Maschinenlesbares Medium nach einem der Ansprüche 15 bis 21, wobei der eine oder die mehreren Graphen einen oder mehrere Knoten, die eine oder mehrere Rechenoperationen angeben, und eine oder mehrere Kanten, die einen oder mehrere Datensätze angeben, umfassen und wobei die Informationen von einem Compiler zumindest teilweise auf der Grundlage des einen oder der mehreren Knoten und der einen oder der mehreren Kanten zu bestimmen sind.
Maschinenlesbares Medium nach einem der Ansprüche 15 bis 22, das darüber hinaus Anweisungen umfasst, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, einen oder mehrere Sätze von Daten zu bestimmen, die die Informationen angeben, wobei der eine oder die mehreren Sätze von Daten in Reaktion auf ein Anwenden einer oder mehrerer Regeln auf eine oder mehrere Kanten des einen oder der mehreren Graphen bestimmt werden.
Verfahren umfassend: Veranlassen, dass Informationen in einem oder mehreren Speicherplätzen zumindest teilweise basierend auf einem oder mehreren Graphen zu speichern sind.
Verfahren nach Anspruch 24, das darüber hinaus ein Bestimmen eines oder mehrerer Teilgraphen des einen oder der mehreren Graphen und, für jeden Teilgraphen, ein Anwenden einer oder mehrerer Regeln umfasst, um einen oder mehrere Koordinatensätze zu bestimmen, die die an dem einen oder den mehreren Speicherplätzen zu speichernden Informationen angeben.
Verfahren nach Anspruch 24 oder 25, das darüber hinaus ein Bestimmen der Informationen zumindest teilweise auf der Grundlage eines Anwendens einer oder mehrerer Regeln auf einen oder mehrere Sätze von Daten, die von dem einen oder den mehreren Graphen angegeben werden, umfasst, wobei der eine oder die mehreren Sätze von Daten Daten angeben, die von einer oder mehreren Berechnungsoperationen des einen oder der mehreren Graphen zu verwenden sind.
Verfahren nach einem der Ansprüche 24 bis 26 das darüber hinaus ein Erzeugen eines oder mehrerer Kernels, umfasst, die, wenn sie ausgeführt werden, die Informationen in dem einen oder den mehreren Speicherplätzen speichern, wobei der eine oder die mehreren Kernels zumindest teilweise auf der Grundlage des einen oder der mehreren Graphen erzeugt werden.
Verfahren nach einem der Ansprüche 24 bis 27, das darüber hinaus ein Erzeugen eines oder mehrerer Sätze von Daten basierend zumindest teilweise auf einer oder mehreren Rechenoperationen, die durch den einen oder die mehreren Graphen angegeben werden, und ein Erzeugen eines oder mehrerer Kernels zumindest teilweise basierend auf dem einen oder den mehreren Datensätzen und dem einen oder den mehreren Graphen umfasst.
Verfahren nach einem der Ansprüche 24 bis 28, das darüber hinaus ein Erzeugen des einen oder der mehreren Graphen zumindest teilweise auf der Grundlage einer oder mehrerer Quellcodedateien umfasst, die in einen Compiler eingegeben werden, wobei die Quellcodedateien eine oder mehrere Rechenoperationen angeben, die unter Verwendung der Informationen durchzuführen sind.
Verfahren nach einem der Ansprüche 24 bis 29, wobei es sich bei dem einen oder den mehreren Speicherplätzen um Speicherplätze einer Grafikverarbeitungseinheit, GPU, zum Speichern von vektorisierten Daten handelt, und die GPU ausgestaltet ist, um die Informationen in dem einen oder den mehreren Speicherplätzen als Ergebnis eines Ausführens eines oder mehrerer Kernels zu speichern, die zumindest teilweise auf der Grundlage des einen oder der mehreren Graphen erzeugt werden.
Verfahren nach einem der Ansprüche 24 bis 30, wobei der eine oder die mehreren Speicherplätze aufeinanderfolgende Speicherplätze sind, um einen Satz von Daten zu speichern, die die Informationen darstellen.