DE112022000425T5

DE112022000425T5 - Gleichzeitiges einführen von code

Info

Publication number: DE112022000425T5
Application number: DE112022000425.8T
Authority: DE
Inventors: Andrew Robert Foote; Sebastian Piotr Jodlowski
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2021-04-15
Filing date: 2022-04-14
Publication date: 2023-10-26
Also published as: JP2024513617A; GB202207085D0; KR20220144354A; GB2617867A; CN116097224A

Abstract

Vorrichtungen, Systeme und Verfahren zum gleichzeitigen Ausführen mindestens eines Softwaremoduls durch einen Prozessor werden offenbart. Bei mindestens einer Ausführungsform führt mindestens ein Prozessor mindestens einen Softwaretreiber aus, um die gleichzeitige Ausführung von mindestens zwei Grafikkernels zu veranlassen. Bei mindestens einer Ausführungsform weist das Veranlassen des gleichzeitigen Ausführens der mindestens zwei Grafikkernels eine Durchführung von Operationen auf, um die mindestens zwei Grafikkernels für den Start auf mindestens einem Grafikverarbeitungskern vorzubereiten. Bei mindestens einer Ausführungsform erhält der mindestens eine Softwaretreiber Anweisungen von einer Anwendungsprogrammierschnittstelle (API), um die mindestens zwei Grafikkernels für das gleichzeitige Ausführen vorzubereiten.

Description

ANSPRUCH AUF PRIORITÄT
Diese Anmeldung beruft sich auf die provisional US-Anmeldung Nr. 63/175,211 (Attorney Docket No. 0112912-277PR0) mit dem Titel „ASYNCHRONOUS WORK SUBMISSION TRACKING WITH FINE-GRAINED SERIALIZATION“, die am 15. April 2021 eingereicht wurde und deren gesamter Inhalt hier durch Inbezugnahme aufgenommen ist.
BEREICH
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die verwendet werden, um einen oder mehrere Softwaretreiber auszuführen, um gleichzeitig zwei oder mehr Softwaremodule zu veranlassen, von einem Prozessor ausgeführt zu werden. Beispielsweise weist ein Softwaretreiber, der die gleichzeitige Ausführung von zwei oder mehr Grafikkernels veranlasst, die gleichzeitige Durchführung von Operationen zur Vorbereitung der zwei oder mehr Grafikkernels auf, die auf einem oder mehreren Grafikverarbeitungskernen zu starten sind.
HINTERGRUND
Während verschiedene Verbesserungen auf dem Gebiet der Datenverarbeitung im Allgemeinen eine schnellere und effizientere Ausführung von Anwendungen ermöglicht haben, können Ineffizienzen die Leistung immer noch negativ beeinflussen. Beispielsweise kann die Fähigkeit, verschiedene Rechenaufgaben zu parallelisieren, durch verschiedene Systembeschränkungen beeinträchtigt werden, wie z. B. durch Operationen, die typischerweise seriell ausgeführt werden, was zu Verzögerungen führt, während eine Operation ausgeführt wird, bevor eine andere Operation beginnt.
KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 ist ein Blockdiagramm, das eine Rechenumgebung veranschaulicht, die gemäß mindestens einer Ausführungsform die gleichzeitige Ausführung eines oder mehrerer Softwaremodule durch einen Prozessor bewirkt;
2 ist ein Blockdiagramm, das CUDA-Anwendungsanforderungen veranschaulicht, die von einem Computersystem gemäß mindestens einer Ausführungsform verarbeitet werden;
3 ist ein Stromflussdiagramm, das CUDA-Ströme gemäß mindestens einer Ausführungsform veranschaulicht;
4 ist ein Verfahrensflussdiagramm, das ein Verfahren veranschaulicht, bei dem ein Softwaretreiber Kernels zum Starten auf einem oder mehreren Grafikverarbeitungskernen vorbereitet, gemäß mindestens einer Ausführungsform;
5 veranschaulicht gemäß mindestens einer Ausführungsform ein beispielhaftes Rechenzentrum;
6 veranschaulicht gemäß mindestens einer Ausführungsform ein Verarbeitungssystem;
7 veranschaulicht gemäß mindestens einer Ausführungsform ein Computersystem;
8 veranschaulicht gemäß mindestens einer Ausführungsform ein System;
9 veranschaulicht gemäß mindestens einer Ausführungsform eine beispielhafte integrierte Schaltung;
10 veranschaulicht gemäß mindestens einer Ausführungsform ein Computersystem;
11 veranschaulicht gemäß mindestens einer Ausführungsform eine APU;
12 veranschaulicht gemäß mindestens einer Ausführungsform eine CPU;
13 veranschaulicht gemäß mindestens einer Ausführungsform ein beispielhaftes Beschleunigerintegrations-Slice;
14A-14B veranschaulichen gemäß mindestens einer Ausführungsform beispielhafte Grafikprozessoren;
15A veranschaulicht gemäß mindestens einer Ausführungsform einen Grafikkern;
15B veranschaulicht gemäß mindestens einer Ausführungsform eine GPGPU;
16A veranschaulicht gemäß mindestens einer Ausführungsform einen Parallelprozessor;
16B veranschaulicht gemäß mindestens einer Ausführungsform einen Verarbeitungscluster;
16C veranschaulicht gemäß mindestens einer Ausführungsform einen Grafik-Multiprozessor;
17 veranschaulicht gemäß mindestens einer Ausführungsform einen Grafikprozessor;
18 veranschaulicht gemäß mindestens einer Ausführungsform einen Prozessor;
19 veranschaulicht gemäß mindestens einer Ausführungsform einen Prozessor;
20 veranschaulicht gemäß mindestens einer Ausführungsform einen Grafikprozessorkern;
21 veranschaulicht gemäß mindestens einer Ausführungsform eine PPU;
22 veranschaulicht gemäß mindestens einer Ausführungsform einen GPC;
23 veranschaulicht gemäß mindestens einer Ausführungsform einen Streaming-Multiprozessor;
24 veranschaulicht gemäß mindestens einer Ausführungsform einen Software-Stack einer Programmierplattform;
25 veranschaulicht gemäß mindestens einer Ausführungsform eine CUDA-Implementierung eines Software-Stacks aus 24;
26 veranschaulicht gemäß mindestens einer Ausführungsform eine ROCm-Implementierung eines Software-Stacks aus 24;
27 veranschaulicht gemäß mindestens einer Ausführungsform eine O-penCL-Implementierung eines Software-Stacks aus 24;
28 veranschaulicht gemäß mindestens einer Ausführungsform Software, die von einer Programmierplattform unterstützt wird;
29 veranschaulicht gemäß mindestens einer Ausführungsform die Kompilierung von Code zur Ausführung auf den Programmierplattformen der 24-27;
30 veranschaulicht gemäß mindestens einer Ausführungsform ausführlicher die Kompilierung von Code zur Ausführung auf den Programmierplattformen der 24-27;
31 veranschaulicht gemäß mindestens einer Ausführungsform die Übersetzung von Quellcode vor der Kompilierung des Quellcodes;
32A veranschaulicht gemäß mindestens einer Ausführungsform ein System, das ausgestaltet ist, um CUDA-Quellcode unter Verwendung verschiedener Typen von Verarbeitungseinheiten zu kompilieren und auszuführen;
32B veranschaulicht gemäß mindestens einer Ausführungsform ein System, das ausgestaltet ist, um den CUDA-Quellcode von 32A unter Verwendung einer CPU und eines CUDA-fähigen Grafikprozessors zu kompilieren und auszuführen;
32C veranschaulicht gemäß mindestens einer Ausführungsform ein System, das ausgestaltet ist, um den CUDA-Quellcode von 32A unter Verwendung einer CPU und einer nicht CUDA-fähigen GPU zu kompilieren und auszuführen;
33 veranschaulicht gemäß mindestens einer Ausführungsform einen beispielhaften Kernel, der durch das CUDA-zu-HIP-Übersetzungswerkzeug von 32C übersetzt wurde;
34 veranschaulicht gemäß mindestens einer Ausführungsform die nicht-CUDA-fähige GPU von 32C mit mehr Details;
35 veranschaulicht gemäß mindestens einer Ausführungsform, wie Threads eines beispielhaften CUDA-Grids auf verschiedene Recheneinheiten von 34 abgebildet werden; und
36 veranschaulicht gemäß mindestens einer Ausführungsform, wie bestehender CUDA-Code zu Data Parallel C++-Code zu migrieren ist.

DETAILLIERTE BESCHREIBUNG
In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, um ein gründlicheres Verständnis von mindestens einer Ausführungsform zu ermöglichen. Dem Fachmann ist jedoch klar, dass die erfindungsgemäßen Konzepte auch ohne eines oder mehrere dieser spezifischen Details ausgeführt werden können.
Bei mindestens einer Ausführungsform kann ein Softwaretreiber für eine GPU mehrere Anfragen erhalten, um die Ausführung von Arbeitslasten auf einer oder mehreren GPUs zu veranlassen. Bei mindestens einer Ausführungsform übermitteln mehrere CPUs oder mehrere CPU-Kerne mehrere Anforderungen, um Kernels auf einer GPU zu starten. Bei mindestens einer Ausführungsform führen die CPU-Kerne auch einen oder mehrere Softwaretreiber aus. Beispielsweise ruft eine Mehr-Kern-CPU eine Anwendungsprogrammierschnittstelle (API) auf, um mehrere Kernels auf einer einzigen GPU zu starten (z. B. vorzubereiten). Bei mindestens einer Ausführungsform empfängt ein Treiber diese Anforderungen und führt Operationen zum Starten der Kernels durch, wie z. B. das Kopieren von Daten zur Ausführung der Kernels aus dem CPU-Speicher in den GPU-Speicher. Bei mindestens einer Ausführungsform werden diese Operationen sequentiell in der Reihenfolge durchgeführt, in der die Kernels zu starten sind, wobei dieser sequentielle Ansatz einen Engpass darstellt, da, obwohl das Starten eines Kernels nicht alle CPU-Ressourcen in Anspruch nimmt, Operationen zum Starten eines Kernels blockiert werden, bis Operationen zum Starten eines anderen Kernels abgeschlossen sind.
Bei mindestens einer Ausführungsform weist die Vorbereitung eines zu startenden Grafikkernels die Durchführung von Operationen auf, die durchgeführt werden müssen, damit eine oder mehrere GPUs den Kernel zur Laufzeit ausführen können (z. B. Daten bereitstellen, überprüfen, ob der Kernel korrekt eingerichtet wurde). Bei mindestens einer Ausführungsform ist ein Grafikkernel ein von einem Grafikprozessor auszuführender Kernel, der nicht notwendigerweise Operationen umfasst, die Computergrafik beinhalten, sondern ein Kernel für Operationen der künstlichen Intelligenz (z. B. Deep Learning, neuronale Netze), Operationen für ein Fifth Generation (5G) New Radio Netz(werk) und andere Anwendungen sein kann.
Bei mindestens einer Ausführungsform werden zur Verringerung des Engpasses, zur Verringerung der Latenz und zur Erhöhung des Durchsatzes eine oder mehrere Schaltungen, Prozessoren oder Systeme Operationen durchführen, um zwei oder mehr Kernels parallel (z. B. gleichzeitig) zu starten. Bei mindestens einer Ausführungsform überwacht, wenn zwei oder mehr Kernels auf einer GPU zu starten sind, ein Softwaretreiber für die GPU die Leistung der Operationen zum Starten der Kernels und identifiziert Operationen, die parallel ausgeführt werden können. Bei mindestens einer Ausführungsform führt, wenn Operationen zum Starten eines ersten Kernels parallel zu Operationen zum Starten eines zweiten Kernels ausgeführt werden können, ein Treiber diese Operationen parallel aus. Bei mindestens einer Ausführungsform bewirkt, wenn Operationen zum Starten eines zweiten Kernels nicht parallel zu Operationen zum Starten eines ersten Kernels ausgeführt werden können, der Treiber, dass die Ausführung der Operationen zum Starten des zweiten Kernels blockiert, angehalten oder synchronisiert wird, so dass die Operationen in einer Reihenfolge ausgeführt werden, die zum Ausführen der Operationen erforderlich ist. Einige Beispiele für Operationen, die bei der Vorbereitung eines Kernels zum Starten gleichzeitig ausgeführt werden können, schließen ein Bestimmen einer Block- und Griddimension für den Kernel, ein Speichern von Parametern, die von dem Kernel verwendet werden, ein Überprüfen, ob der Kernel korrekt eingerichtet ist, und ein Codieren des Kernels mit Code zur Ausführung des Kernels zur Laufzeit ein. Bei mindestens einer Ausführungsform umfasst ein Prozessor eine oder mehrere Schaltungen, die solche Operationen veranlassen, um zwei oder mehr Computerprogramme zu starten, die parallel (z. B. gleichzeitig) ausgeführt werden. Bei mindestens einer Ausführungsform veranlassen eine oder mehrere Schaltungen die gleichzeitige Ausführung eines oder mehrerer Softwaremodule durch einen Prozessor. Bei mindestens einer Ausführungsform weist ein Softwaremodul eine Komponente oder einen Teil eines Programms auf, das eine oder mehrere Routinen enthält. Bei mindestens einer Ausführungsform weist ein Softwaremodul Operationen zur Durchführung von Routinen für eine Anwendung auf, wie z. B. Operationen für eine virtuelle Maschine oder ein virtuelles System (z. B. zum Einrichten oder Vorbereiten einer virtuellen Maschine für den Start). Bei mindestens einer Ausführungsform weist ein Softwaremodul Operationen für ein neuronales Netz, eine schnelle Fourier-Transformation oder ein Software-Grafikmodul auf.
Bei mindestens einer Ausführungsform weist ein Softwaretreiber für eine GPU oder mehrere GPUs eine Tracking-Struktur auf, um den Fortschritt von Operationen zu überwachen, die parallel ausgeführt werden können, wobei die Tracking-Struktur Semaphoren und Wertschwellen aufweist, um den Fortschritt verschiedener Operationen zu überwachen. Bei mindestens einer Ausführungsform wird die Tracking-Struktur nacheinander aktualisiert und kann als Thread fungieren, der andere Threads blockiert, während er aktualisiert wird. Bei mindestens einer Ausführungsform können APIs, die von mehreren CPU-Threads aufgerufen werden, ohne Behinderungen bzw. Beeinflussungen ablaufen, indem das Nachverfolgen bzw. Tracking in isolierten Objekten enthalten ist (z. B. indem ein Blockieren und Warten nur für kleine Codeabschnitte erfolgt, die auszuführen sind und die Tracking-Objekte aktualisieren).
Bei mindestens einer Ausführungsform weist ein Grafikkernel einen Kernel (z. B. eine Funktion) auf, der auf einer oder mehreren GPUs ausgeführt wird. Bei mindestens einer Ausführungsform wird eine Operation, die parallel zu einer anderen Operation zum Starten eines Kernels durchgeführt oder ausgeführt werden kann, als „unabhängige“ Operation bezeichnet, da sie nicht von einer anderen Kernel-Startoperation abhängt, um unabhängig durchgeführt werden zu können, und eine Operation, die von einer anderen Kernel-Startoperation abhängt, wird als „abhängige“ Operation bezeichnet, da sie von anderen Kerneloperationen abhängt und nacheinander oder in einer Reihenfolge durchgeführt werden muss (z. B. blockiert eine Kerneloperation eine andere).
1 ist ein Blockdiagramm, das eine Computerumgebung 100 veranschaulicht, um gemäß mindestens einer Ausführungsform gleichzeitig ein oder mehrere Softwaremodule (z. B. Grafikkernels) zu veranlassen oder vorzubereiten, um auf einer GPU gestartet zu werden. Bei mindestens einer Ausführungsform weist 1 eine CPU 102 mit einem oder mehreren CPU-Kernen 103 und 104, eine Anwendung 105, eine Anwendungsprogrammierschnittstelle 110, einen Treiber 115, eine Grafikverarbeitungseinheit 120, einen oder mehrere Grafikverarbeitungseinheits-(GPU-) Kerne 125, 130, 135 und einen oder mehrere Grafikkernels 140 und 145 auf. Bei mindestens einer Ausführungsform weist 1 auch erste Startoperationen 150 und zweite Startoperationen 155 auf, die sich zeitlich überlappen können 160 (z.B. parallel oder gleichzeitig ausgeführt werden), wie es hier und in 2-4 offenbart ist.
Bei mindestens einer Ausführungsform übermitteln mehrere CPU-Kerne 103 und 104, auf denen die Anwendung 105 läuft, Anforderungen an die API 110, um Operationen auf der GPU 120 zu starten, um Arbeitslasten zu beschleunigen (z. B. Operationen, die auf der GPU zu verarbeiten oder zu berechnen sind). Bei mindestens einer Ausführungsform ist die Anwendung 105 ein Softwareprogramm oder ein Quellcode, der die API 110 aufruft, um Operationen durchzuführen. Bei mindestens einer Ausführungsform weist die Anwendung 105 ein oder mehrere Softwaremodule auf. Bei mindestens einer Ausführungsform kann die API 110 eine CUDA-API von NVIDIA sein (siehe z. B. 2). Beispielsweise kann ein Grafikverarbeitungsprogramm oder eine mathematische Bibliotheksanwendung, die auf der CPU 102 läuft, mehrere Anforderungen an die API 110 senden, um Operationen unter Verwendung der GPU 120 durchzuführen, um die Verarbeitung mehrerer Operationen zu beschleunigen (z. B. eine Faltung, Fast-Fourier-Transformationen, allgemeine mathematische Matrixoperationen wie eine Matrixmultiplikation, die dünnbesetzte Matrizen aufweist); die API 110 kommuniziert mit dem Treiber 115, um Grafikkernels zur Durchführung solcher Operationen vorzubereiten. Bei mindestens einer Ausführungsform ist der Treiber 115 ein CUDA-Treiber (siehe z. B. 2). Bei mindestens einer Ausführungsform ist der Treiber 115 ein Softwaretreiber. Bei mindestens einer Ausführungsform kann der Treiber 115 in einer oder mehreren Schaltungen fest codiert oder fest verdrahtet sein. Bei mindestens einer Ausführungsform weist die Computerumgebung 100 mehr als einen Treiber 115 auf, z. B. mehrere CUDA-Treiber. Bei mindestens einer Ausführungsform ist der Treiber 115 eine Bibliothek, eine Bibliothek von APIs oder eine einzelne API, die die GPU 120 steuert und sie auf die Durchführung von Operationen vorbereitet. Bei mindestens einer Ausführungsform kann der Treiber 112 bestimmen, welche Operationen beim Starten eines Grafikkernels 140 und 150 parallel ausgeführt werden können und welche Operationen nacheinander ausgeführt werden müssen. Einige Beispiele für Operationen, die bei der Vorbereitung des Starts eines Kernels gleichzeitig ausgeführt werden können, schließen das Bestimmen der Block- und Gridabmessungen für den Kernel, das Speichern von Parametern, die von dem Kernel verwendet werden, das Überprüfen, ob der Kernel korrekt eingerichtet ist, und das Codieren des Kernels mit Code zur Ausführung des Kernels zur Laufzeit ein. Bei mindestens einer Ausführungsform umfasst ein Prozessor eine oder mehrere Schaltungen, die solche Operationen veranlassen, um zwei oder mehr Computerprogramme zu starten, die parallel (z. B. gleichzeitig) ausgeführt werden.
Bei mindestens einer Ausführungsform kann die GPU 120 eine Parallelverarbeitungseinheit sein oder mehrere Parallelverarbeitungseinheiten aufweisen. Bei mindestens einer Ausführungsform ist die GPU 120 Teil eines Systems, z. B. eines SoC mit einem Host-Prozessor (z. B. einer CPU) und einem Geräteprozessor (z. B. einer GPU 120), der eine Zwischenverbindung (z. B. Peripheral Component Interconnect Express (PCI-e)) aufweist.
Bei mindestens einer Ausführungsform können der CPU-Kern 103 und der CPU-Kern 104 Threads ausführen, die Arbeitslastanforderungen an die API 110 übermitteln, die als „CPU-Threads“ bezeichnet werden, und ein Treiber 115 kann die Anforderungen von diesen verschiedenen CPU-Threads empfangen und den Fortschritt der Arbeitslastanforderungen von diesen verschiedenen CPU-Threads in einem Strom überwachen (siehe z. B. 2).
2 ist ein Blockdiagramm, das CUDA-Anwendungsanfragen illustriert, die gemäß mindestens einer Ausführungsform in einem Computersystem 200 verarbeitet werden. Bei mindestens einer Ausführungsform weist die Computerumgebung 100 in 1 das in 2 offenbarte Computersystem 200 auf. Beispielsweise kann die Anwendung 105 aus 1 eine Arbeitslastanforderung an einen CUDA-Software-Stack übermitteln, wie er in 2 gezeigt ist.
Bei mindestens einer Ausführungsform weist 2 die Softwareanwendung 105 (z. B. wie sie in 1 offenbart ist), einen CUDA-Software-Stack 206, der eine CUDA-API 208 und einen CUDA-Treiber 210 aufweist (z. B. wie es in 1 offenbart ist, entspricht die API 110 dem CUDA-API-Treiber). Bei mindestens einer Ausführungsform wird zwar CUDA zur Veranschaulichung verwendet, aber die hier beschriebenen Verfahren sind auch auf andere Parallelrechenplattformen und API-Modelle anwendbar, wie z. B. HIP und OneAPI.
Bei mindestens einer Ausführungsform stellt die Softwareanwendung 105 zur effizienten Erzielung einer Reihe von Ergebnissen unter Verwendung des Computersystems 200 CUDA-Anwendungsanforderungen 204 an den CUDA-Software-Stack 206 bereit. Bei mindestens einer Ausführungsform weist der CUDA Software-Stack 206 die CUDA-API 208 und den CUDA-Treiber 210 auf. Bei mindestens einer Ausführungsform weist die CUDA-API 208 Aufrufe und Bibliotheken auf, die eine Funktionalität der GPU 120 für Anwendungsentwickler zugänglich machen. Bei mindestens einer Ausführungsform ist der CUDA-Treiber 210 so ausgestaltet, dass er die von der CUDA-API 208 empfangenen CUDA-Anforderungen 204 der Anwendung in Befehle auf niedrigerer Ebene übersetzt, die auf Komponenten innerhalb der GPU 120 ausgeführt werden. Bei mindestens einer Ausführungsform ist der CUDA-Treiber 210 eine Bibliothek, eine Bibliothek von APIs oder eine einzelne API, die die GPU 120 steuert und sie auf die Durchführung von Operationen vorbereitet. Bei mindestens einer Ausführungsform bestimmt der CUDA-Treiber 210, welche Operationen beim Starten eines Grafikkernels parallel ausgeführt werden können und welche Operationen nacheinander ausgeführt werden müssen. Einige Beispiele für Operationen, die bei der Vorbereitung des Starts eines Kernels gleichzeitig ausgeführt werden können, schließen das Bestimmen der Block- und Gridabmessungen für einen Kernel, das Speichern von Parametern, die von einem Kernel verwendet werden, das Überprüfen, ob ein Kernel korrekt eingerichtet ist, und das Codieren eines Kernels mit Code zur Ausführung des Kernels zur Laufzeit ein. Bei mindestens einer Ausführungsform umfasst ein Prozessor eine oder mehrere Schaltungen, die solche Operationen veranlassen, um zwei oder mehr Computerprogramme zu starten, die parallel (z. B. gleichzeitig) ausgeführt werden.
Bei mindestens einer Ausführungsform überwacht der CUDA-Treiber 210 einen oder mehrere CUDA-Streams bzw. CUDA-Ströme 212, und der eine oder die mehreren CUDA-Ströme übermitteln Operationen an die GPU 120 zur Ausführung innerhalb der GPU 120. Bei mindestens einer Ausführungsform weist jeder CUDA-Strom 212 eine beliebige Anzahl, einschließlich Null, von Kernels (z. B. Funktionen) auf, die mit einer beliebigen Anzahl, einschließlich Null, von anderen Arbeitskomponenten, wie z. B. Speicheroperationen, verschachtelt sind. Bei mindestens einer Ausführungsform hat jeder Kernel einen definierten Eingang und Ausgang und führt typischerweise eine Berechnung an jedem Element einer Eingabeliste durch. Bei mindestens einer Ausführungsform werden die Kernels innerhalb jedes CUDA-Stroms 212 in der Reihenfolge der Anforderungen auf der GPU 120 ausgeführt. Bei mindestens einer Ausführungsform können die Kernels, die in verschiedenen CUDA-Strömen 212 enthalten sind, gleichzeitig laufen und miteinander verschachtelt sein. Bei mindestens einer Ausführungsform können CUDA-Ströme verwendet werden, aber auch Intel-Warteschlangen und/oder AMD-Warteschlangen oder Ströme von Operationen können mit den hierin offenbarten Systemen ausgeführt oder zum Start vorbereitet werden.
3 ist ein Flussdiagramm, das Streams bzw. Ströme (z. B. CUDA-Streams bzw. CUDA-Ströme) in einer Computerumgebung 300 gemäß mindestens einer Ausführungsform darstellt. Bei mindestens einer Ausführungsform stellt das Stromflussdiagramm Arbeitsströme dar, die in der Computerumgebung 100 von 1 oder von dem Computersystem 200 von 2 ausgeführt werden, z. B. Arbeitsströme, die von dem Treiber 115 aus 1 oder von dem CUDA-Treiber 210 aus 2 ausgeführt werden. Bei mindestens einer Ausführungsform weist 3 eine Tracking-Struktur 305, einen CPU-Thread 310, einen anderen CPU-Thread 315, Signalpfeile 320 und 325 und eine Referenzzeit 330 (z. B. in Mikrosekunden, Millisekunden oder einer anderen Zeiteinheit zur Messung der Verarbeitung einer Arbeitslast) auf. Bei mindestens einer Ausführungsform ist die Tracking-Struktur 305 ein Strom, der von einem Treiber wie dem Treiber 115 aus 1 oder dem CUDA-Treiber 210 aus 2 verwaltet wird. Bei mindestens einer Ausführungsform handelt es sich bei der Tracking-Struktur 305 um einen Strom, der Arbeitseingaben aufweist, die von einem Treiber von einer API empfangen werden, wobei der Strom parallel verarbeitet wird und als blockierender Strom fungiert, indem er andere Ströme am Fortschreiten hindert, bis er signalisiert, dass einer der anderen Ströme beginnen kann. Bei mindestens einer Ausführungsform weist die Tracking-Struktur 305 Semaphoren und Werte für jede Semaphore auf, wobei ein Treiber, der den Strom verarbeitet, bestimmen kann, ob ein bestimmter Wert einer Semaphore erreicht wurde, so dass ein Wert erreicht werden kann. Bei mindestens einer Ausführungsform kann die Tracking-Struktur 305 als Markierung für ausstehende Arbeit bezeichnet werden, da eine Operation in dem Strom in einer bestimmten Folge (z.B. in einer Reihenfolge) abgearbeitet werden muss, damit andere Operationen durchgeführt werden können. Zum Beispiel kann, wie dargestellt ist, bei einem Strom auf der rechten Seite der Tracking-Struktur 305 ein Strom eine Warteoperation aufweisen, bei der darauf gewartet wird, dass serielle Operationen ausgeführt werden (was auch als „Serialisierung“ bezeichnet wird), um die Tracking-Struktur zu aktualisieren, bevor ein oder mehrere Softwaretreiber die Ausführung anderer Ströme veranlassen. Bei mindestens einer Ausführungsform entspricht jeder CPU-Thread einem Strom in einem Treiber, wie es in 3 gezeigt ist.
Bei mindestens einer Ausführungsform können sich der CPU-Thread 310 und der CPU-Thread 315 auf Anforderungen von der Anwendung 105 (1) beziehen, um Operationen auf einer GPU auszuführen, wobei ein Treiber solche Anforderungen in einem Strom überwacht und steuert und den Strom verwendet, um den Grafikkernel auf die Ausführung von Operationen vorzubereiten, wobei die Operationen nicht von den Ergebnissen anderer auszuführender Operationen abhängen, z. B. sind dies unabhängige Operationen und können gleichzeitig oder parallel ausgeführt werden. Beispielsweise kann der CPU Thread 310 eine Operation aufweisen, die zu verifizieren hat, dass ein Grafikkernel korrekt eingerichtet wurde oder dass eine Datenspeicherübertragung von einem Host-Speicher zu einem Gerätespeicher abgeschlossen wurde; da die Verifizierungsoperation oder die Speicherübertragungsoperation nicht von einem Ergebnis einer anderen Operation (z. B. Operationen in dem CPU Thread 315) abhängt, kann sie unabhängig durchgeführt werden.
4 ist gemäß mindestens einer Ausführungsform ein Verfahrensablaufdiagramm, das ein Verfahren veranschaulicht, mit dem ein Softwaretreiber Softwaremodule oder -kernels vorbereitet, um sie auf einem oder mehreren Grafikverarbeitungskernen zu starten. Bei mindestens einer Ausführungsform führt ein Prozessor, der eine oder mehrere Schaltungen umfasst, oder ein System, das einen oder mehrere Prozessoren umfasst, das Verfahren 400 durch, um Kernels für den Start auf einem oder mehreren Grafikverarbeitungskernen vorzubereiten. Beispielsweise führt ein System, das eine Vielzahl von CPU-Kernen umfasst, das Verfahren 400 aus, wobei ein Host-Prozessor (z. B. eine CPU) Anweisungen zur Ausführung eines Teils oder aller Schritte des Verfahrens 400 bereitstellt. Bei mindestens einer Ausführungsform können die in den 1-3 offenbarten Systeme einen Teil oder alle Schritte des Verfahrens 400 ausführen.
Bei mindestens einer Ausführungsform wird ein Teil oder das gesamte Verfahren 400 (oder andere hier beschriebene Verfahren oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit computerausführbaren Anweisungen ausgestaltet sind und als Code (z. B. computerausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren durch Hardware, Software oder Kombinationen davon ausgeführt werden. Bei mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium in Form eines Computerprogramms gespeichert, das eine Vielzahl von computerlesbaren Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. Bei mindestens einer Ausführungsform handelt es sich bei dem computerlesbaren Speichermedium um ein nicht-flüchtiges computerlesbares Medium. Bei mindestens einer Ausführungsform werden zumindest einige computerlesbare Anweisungen, die zur Durchführung des Verfahrens 400 verwendet werden können, nicht ausschließlich unter Verwendung von flüchtigen Signalen (z. B. einer sich ausbreitenden flüchtigen elektrischen oder elektromagnetischen Übertragung) gespeichert. Bei mindestens einer Ausführungsform weist ein nicht-flüchtiges computerlesbares Medium nicht notwendigerweise nicht-flüchtige Datenspeicherschaltungen (z. B. Puffer, Caches und Warteschlangen) innerhalb von Transceivern für flüchtige Signale auf. Bei mindestens einer Ausführungsform wird das Verfahren 400 zumindest teilweise auf einem Computersystem ausgeführt, wie es an anderer Stelle in dieser Offenbarung beschrieben ist. Bei mindestens einer Ausführungsform führt eine Logik (z. B. Hardware, Software oder eine Kombination aus Hardware und Software) das Verfahren 400 aus. Bei mindestens einer Ausführungsform kann das Verfahren 400 mit einer Anforderungsoperation 405 beginnen und mit einem Erzeugungsoperation 410 fortfahren.
Bei der Anforderungsoperation 405 übermitteln eine oder mehrere CPUs oder ein oder mehrere CPU-Kerne, auf denen eine Anwendung läuft, eine Anforderung an eine API oder einen Software-Stack, um Operationen, wie beispielsweise Operationen für ein Softwaremodul, auf einer GPU durchzuführen. Beispielsweise fordert ein Grafikverarbeitungsprogramm oder ein Wetterprogramm, dass Berechnungsoperationen (z. B. eine Faltung, Fast-Fourier-Transformationen, allgemeine mathematische Matrixoperationen, wie eine Matrixmultiplikation mit dünn besetzten Matrizen) auf einer GPU oder einer oder mehreren GPUs beschleunigt werden. Bei mindestens einer Ausführungsform handelt es sich bei der Anwendung um ein Softwareprogramm oder einen Quellcode, das bzw. der die API aufruft, um Operationen auszuführen, und die API bereitet die Anforderung vor, damit sie von einem Treiber für eine GPU verarbeitet wird. Bei mindestens einer Ausführungsform kann die API eine CUDA-API von NVIDIA sein (siehe z. B. 2). Bei mindestens einer Ausführungsform kommuniziert die API mit einem Treiber, um Grafikkernels vorzubereiten, die solche Operationen auf der Grundlage der empfangenen Anforderungen durchführen.
Bei der Erzeugungsoperation 410 erzeugt ein Treiber bei mindestens einer Ausführungsform eine Tracking-Struktur, um Startoperationen für Grafikkernels zu verfolgen. Bei mindestens einer Ausführungsform ist die Tracking-Struktur eine Datenstruktur in einem Treiber, die alle ausstehenden Operationen zum Starten von Kernels verfolgt, die Anforderungen von der Anforderungsoperation 405 entsprechen. Bei mindestens einer Ausführungsform weist die Tracking-Struktur Semaphoren und Werte auf, die erreicht oder überschritten werden können. Bei mindestens einer Ausführungsform kann ein Treiber die Tracking-Struktur der Reihe nach aktualisieren, so dass eine Reihenfolge von Operationen in der richtigen Reihenfolge ausgeführt wird, um keine Fehler zu erzeugen. Bei mindestens einer Ausführungsform weist die Tracking-Struktur eine Verfolgung des Fortschritts verschiedener Ströme oder Threads auf, die Operationen zum Starten eines Kernels durchführen.
Bei mindestens einer Ausführungsform bereitet ein Softwaretreiber (der von einem oder mehreren Prozessoren ausgeführt wird) bei einer Vorbereitungsoperation 415 einen oder mehrere Grafikkernels vor, die auf einer oder mehreren GPUs durch das Ausführen der Operationen zu starten sind. Bei mindestens einer Ausführungsform kann der Treiber bestimmen, welche Operationen beim Starten eines Grafikkernels parallel ausgeführt werden können und welche Operationen nacheinander ausgeführt werden müssen. Einige Beispiele für Operationen, die bei der Vorbereitung des Starts des Kernels parallel ausgeführt werden können, schließen das Bestimmen einer Blockabmessung und einer Gridabmessung für den Kernel, das Speichern von Parametern, die von dem Kernel verwendet werden, das Verifizieren, ob der Kernel korrekt eingerichtet ist, das Codieren des Kernels mit Code, um den Kernel zur Laufzeit auszuführen, ein. Bei mindestens einer Ausführungsform umfasst ein Prozessor eine oder mehrere Schaltungen, die solche Operationen veranlassen, um zwei oder mehr Computerprogramme zu starten, die parallel (z. B. gleichzeitig) ausgeführt werden. Bei mindestens einer Ausführungsform führt der Treiber diese parallel auszuführenden Operationen durch, wenn Operationen zum Starten eines ersten Kernels parallel zu Operationen zum Starten eines zweiten Kernels ausgeführt werden können. Bei mindestens einer Ausführungsform veranlasst der Treiber, wenn Operationen zum Starten des zweiten Kernels nicht parallel mit Operationen zum Starten des ersten Kernels ausgeführt werden können, dass die Ausführung der Operationen zum Starten des zweiten Kerns blockiert, angehalten oder synchronisiert wird, so dass die Operationen in einer Reihenfolge ausgeführt werden, die zum Ausführen der Operationen erforderlich ist. Einige Beispiele für Operationen, die bei der Vorbereitung eines Kernels zum Starten gleichzeitig ausgeführt werden können, schließen das Bestimmen der Blockabmessung und der Gridabmessung für einen Kernel, das Speichern von Parametern, die von dem Kernel verwendet werden, das Verifizieren, ob der Kernel korrekt eingerichtet ist, und das Codieren des Kernels mit Code zur Ausführung des Kernels zur Laufzeit ein. Bei mindestens einer Ausführungsform umfasst ein Prozessor eine oder mehrere Schaltungen, die solche Operationen veranlassen, um zwei oder mehr Computerprogramme zu starten, die parallel (z. B. gleichzeitig) ausgeführt werden.
Bei einer Abschlussbestimmungsoperation 420 bestimmen eine oder mehrere CPUs oder CPU-Kerne, die eine Anwendungsanforderung ausführen, ob alle Operationen zum Starten eines oder mehrerer Grafikkernels ausgeführt wurden. Wenn noch andere Operationen durchzuführen sind oder wenn ein Treiber eine neue Anforderung erhält, die der Einrichtung weiterer Grafikkernels entspricht, wiederholen eine oder mehrere Schaltungen die Durchführung der Vorbereitungsoperationen in der Vorbereitungsoperation 415. Wenn alle Operationen zum Einrichten, Inbetriebnahme oder Starten des einen oder der mehreren Grafikkernels auf der Grundlage der Anforderung von der Anwendung abgeschlossen sind, können die eine oder die mehreren Schaltungen das Verfahren 400 beenden.
Bei mindestens einer Ausführungsform können die eine oder die mehreren Schaltungen nach der Abschlussbestimmungsoperation 420 das Verfahren 400 oder Teile des Verfahrens 400 wiederholen, z. B. für eine andere Anwendung oder für andere Anwendungen, die die Durchführung von Operationen in einer Parallelverarbeitungseinheit (z. B. GPU) anfordern. Bei mindestens einer Ausführungsform kann die GPU nach der Abschlussbestimmungsoperation 420 die Kernels ausführen, die von der einen oder den mehreren Schaltungen, die das Verfahren 400 ausgeführt haben, eingerichtet wurden.
Rechenzentrum
5 veranschaulicht ein beispielhaftes Rechenzentrum 500, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das Rechenzentrum 500, ohne darauf beschränkt zu sein, eine Rechenzentrum-Infrastrukturschicht 510, eine Frameworkschicht 520, eine Softwareschicht 530 und eine Anwendungsschicht 540. Bei mindestens einer Ausführungsform weist das Rechenzentrum die in 1-3 offenbarten Systeme auf und führt Teile des in 4 offenbarten Verfahrens 400 aus.
In mindestens einer Ausführungsform, wie in 5 gezeigt, kann die Rechenzentrum-Infrastrukturschicht 510 einen Ressourcenorchestrator 512, gruppierte Rechenressourcen 514 und Knoten-Rechenressourcen („Knoten-C.R.s“) 516(1)-516(N) beinhalten, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 516(1)-516(N), ohne darauf beschränkt zu sein, eine beliebige Anzahl von Zentralverarbeitungseinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays („FPGAs“), Datenverarbeitungseinheiten bzw. Data Processing Units („DPUs“) in Netzwerkeinrichtungen, Grafikprozessoren usw.), Speichervorrichtungen (z.B. dynamischer Festspeicher), Speichervorrichtungen (z.B. Solid-State- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabe-Geräte („NW E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Leistungsmodule und Kühlmodule usw. beinhalten. In mindestens einer Ausführungsform können ein oder mehrere Knoten-C.R.s unter den Knoten-C.R.s 516(1 )-516(N) ein Server mit einer oder mehreren der vorstehend erwähnten Rechenressourcen sein.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 514 separate Gruppierungen von Knoten-C.R.s beinhalten, die in einem oder mehreren Racks (nicht dargestellt) untergebracht sind, oder in vielen Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht dargestellt). Separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 514 können gruppierte Rechen-, Netzwerk, Speicher- oder Speicherressourcen beinhalten, die zur Unterstützung einer oder mehrerer Arbeitslasten konfiguriert oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s mit CPUs oder Prozessoren in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Leistungs- bzw. Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination beinhalten.
In mindestens einer Ausführungsform kann der Ressourcenorchestrator 512 einen oder mehrere Knoten-CRs 516(1)-516(N) und/oder gruppierte Rechenressourcen 514 konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 512 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 500 beinhalten. In mindestens einer Ausführungsform kann der Ressourcenorchestrator 512 Hardware, Software oder eine Kombination davon umfassen.
In mindestens einer Ausführungsform, wie in 5 gezeigt, beinhaltet die Frameworkschicht 520, ohne Beschränkung darauf, einen Job-Scheduler 532, einen Konfigurationsmanager 534, einen Ressourcen-Manager 536 und ein verteiltes Dateisystem 538. In mindestens einer Ausführungsform kann die Frameworkschicht 520 ein Framework zur Unterstützung der Software 552 der Softwareschicht 530 und/oder einer oder mehrerer Anwendung(en) 542 der Anwendungsschicht 540 beinhalten. In mindestens einer Ausführungsform können die Software 552 oder die Anwendung(en) 542 jeweils webbasierte Dienstsoftware oder Anwendungen beinhalten, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Frameworkschicht 520 eine Art von freiem und quelloffenem Software-Webanwendungs-Framework wie Apache SparkTM (nachstehend „Spark“) sein, das ein verteiltes Dateisystem 538 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) verwenden kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann der Job-Scheduler 532 einen Spark-Treiber enthalten, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 500 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 534 in der Lage sein, verschiedene Schichten zu konfigurieren, wie beispielsweise die Softwareschicht 530 und die Frameworkschicht 520, einschließlich Spark und das verteilte Dateisystem 538 zur Unterstützung der Verarbeitung großer Datenmengen. In mindestens einer Ausführungsform kann der Ressourcen-Manager 536 in der Lage sein, geclusterte oder gruppierte Rechenressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 538 und des Job-Schedulers 532 gemappt oder zugeordnet sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen die gruppierten Rechenressourcen 514 auf der Rechenzentrums-Infrastrukturschicht 510 umfassen. In mindestens einer Ausführungsform kann sich der Ressourcen-Manager 536 mit dem Ressourcenorchestrator 512 koordinieren, um diese gemappten oder zugeordneten Rechenressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 530 enthaltene Software 552 Software enthalten, die von mindestens Teilen der Knoten C.R.s 516(1)-516(N), den gruppierten Rechenressourcen 514 und/oder dem verteilten Dateisystem 538 der Frameworkschicht 520 verwendet wird. Eine oder mehrere Arten von Software können Internet-Webseiten-Suchsoftware, E-Mail-Virenscan-Software, Datenbanksoftware und Software für Streaming-Videoinhalte umfassen, ohne darauf beschränkt zu sein.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 540 enthaltene(n) Anwendung(en) 542 eine oder mehrere Arten von Anwendungen beinhalten, die von mindestens Teilen der Knoten C.R.s 516(1 )-516(N), den gruppierten Rechenressourcen 514 und/oder dem verteilten Dateisystem 538 der Frameschicht 520 verwendet werden. Mindestens eine oder mehrere Arten von Anwendungen können, ohne Beschränkung darauf, CUDA-Anwendungen beinhalten.
In mindestens einer Ausführungsform können der Konfigurationsmanager 534, der Ressourcen-Manager 536 und der Ressourcenorchestrator 512 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch mögliche Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 500 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht leistende Teile eines Rechenzentrums zu vermeiden.
Computergestützte Systeme
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte computergestützte Systeme, die zur Implementierung mindestens einer Ausführungsform verwendet werden können.
6 veranschaulicht ein Verarbeitungssystem 600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Verarbeitungssystem 600 in den in 1-3 offenbarten Systemen enthalten und kann Teile des in 4 offenbarten Systems ausführen. In mindestens einer Ausführungsform weist das Verarbeitungssystem einen oder mehrere Prozessoren 602 und einen oder mehrere Grafikprozessoren 608 auf, und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Serversystem mit einer großen Anzahl von Prozessoren 602 oder Prozessorkernen 607 sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 600 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip („SoC“)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Geräten integriert ist.
In mindestens einer Ausführungsform kann das Verarbeitungssystem 600 eine serverbasierte Spielplattform, eine Spielkonsole, eine Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole beinhalten oder in diese integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 600 ein Mobiltelefon, ein Smartphone, ein Tablet-Computergerät oder ein mobiles Internetgerät. In mindestens einer Ausführungsform kann das Verarbeitungssystem 600 auch ein Wearable-Gerät, wie z.B. ein Smart Watch-Wearable-Gerät, eine intelligente Brille, ein Augmented-Reality-Gerät oder ein Virtual-Reality-Gerät beinhalten, mit diesem gekoppelt oder in dieses integriert sein. In mindestens einer Ausführungsform ist das Verarbeitungssystem 600 ein Fernseh- oder Set-Top-Box-Gerät mit einem oder mehreren Prozessoren 602 und einer grafischen Oberfläche, die von einem oder mehreren Grafikprozessoren 608 erzeugt wird.
In mindestens einer Ausführungsform enthalten ein oder mehrere Prozessoren 602 jeweils einen oder mehrere Prozessorkerne 607 zur Verarbeitung von Anweisungen, die bei ihrer Ausführung Operationen für System- und Anwendersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 607 so konfiguriert, dass er einen bestimmten Befehlssatz 609 verarbeitet. In mindestens einer Ausführungsform kann der Befehlssatz 609 Complex Instruction Set Computing („CISC“), Reduced Instruction Set Computing („RISC“) oder das Rechnen über Very Long Instruction Word („VLIW”) erleichtern. In mindestens einer Ausführungsform können die Prozessorkerne 607 jeweils einen anderen Befehlssatz 609 verarbeiten, der Anweisungen enthalten kann, um die Emulation anderer Befehlssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 607 auch andere Verarbeitungsvorrichtungen enthalten, wie z.B. einen digitalen Signalprozessor („DSP“).
In mindestens einer Ausführungsform beinhaltet der Prozessor 602 einen Cachespeicher („Cache“) 604. In mindestens einer Ausführungsform kann der Prozessor 602 einen einzigen internen Cache oder mehrere Ebenen von internem Cache haben. In mindestens einer Ausführungsform wird der Cachespeicher von verschiedenen Komponenten des Prozessors 602 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 602 auch einen externen Cache (z.B. einen Level 3 („L3“)-Cache oder Last Level Cache („LLC“)) (nicht dargestellt), der von den Prozessorkernen 607 unter Verwendung bekannter Cache-Kohärenztechniken gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 606 in dem Prozessor 602 enthalten, die verschiedene Arten von Registern zum Speichern unterschiedlicher Datentypen (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister) enthalten kann. In mindestens einer Ausführungsform kann die Registerdatei 606 Universalregister oder andere Register enthalten.
In mindestens einer Ausführungsform ist/sind ein oder mehrere Prozessor(en) 602 mit einem oder mehreren Schnittstellenbus(en) 610 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 602 und anderen Komponenten in dem Verarbeitungssystem 600 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 610 ein Prozessorbus sein, wie z.B. eine Version eines Direct Media Interface („DMI“)-Busses. In mindestens einer Ausführungsform ist der Schnittstellenbus 610 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. „PCI“, PCI Express („PCIe“)), Speicherbusse oder andere Arten von Schnittstellenbussen beinhalten. In mindestens einer Ausführungsform beinhalten der/die Prozessor(en) 602 eine integrierte Speichersteuerung 616 und einen Plattformsteuerungs-Hub 630. In mindestens einer Ausführungsform erleichtert die Speichersteuerung 616 die Kommunikation zwischen einem Speichervorrichtung und anderen Komponenten des Verarbeitungssystems 600, während der Plattformsteuerungs-Hub („PCH“) 630 Verbindungen zu Eingabe/Ausgabe-Geräten („I/O“) über einen lokalen I/O-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichervorrichtung 620 eine dynamische Direktzugriffsspeicher („DRAM“)-Vorrichtung, eine statische Direktzugriffsspeicher („SRAM“)-Vorrichtung, eine Flash-Speicher-Vorrichtung, eine Phasenwechsel-Speicher-Vorrichtung oder eine andere Speichervorrichtung mit geeigneter Leistung sein, um als Prozessorspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichervorrichtung 620 als Systemspeicher für das Verarbeitungssystem 600 arbeiten, um Daten 622 und Anweisungen 621 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 602 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform koppelt die Speichersteuerung 616 auch mit einem optionalen externen Grafikprozessor 612, der mit einem oder mehreren Grafikprozessoren 608 in den Prozessoren 602 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigevorrichtung 611 mit dem/den Prozessor(en) 602 verbunden sein. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 611 eine oder mehrere interne Anzeigevorrichtungen, wie in einem mobilen elektronischen Gerät oder einem Laptop, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) angeschlossen ist, beinhalten. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 611 eine kopfmontierte Anzeige („HMD“), wie beispielsweise eine stereoskopische Anzeigevorrichtung zur Verwendung in Anwendungen der virtuellen Realität („VR“) oder der erweiterten Realität („AR“), beinhalten.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 630 die Verbindung von Peripheriegeräten mit der Speichervorrichtung 620 und dem Prozessor 602 über einen Hochgeschwindigkeits-I/O-Bus. In mindestens einer Ausführungsform beinhalten die I/O-Peripheriegeräte, ohne darauf beschränkt zu sein, eine Audiosteuerung 646, eine Netzwerksteuerung 634, eine Firmware-Schnittstelle 628, einen drahtlosen Transceiver 626, Berührungssensoren 625 und eine Datenspeichervorrichtung 624 (z.B. ein Festplattenlaufwerk, einen Flash-Speicher usw.). In mindestens einer Ausführungsform kann die Datenspeichervorrichtung 624 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie PCI oder PCIe, verbunden sein. In mindestens einer Ausführungsform können die Berührungssensoren 625 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren beinhalten. In mindestens einer Ausführungsform kann der drahtlose Transceiver 626 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie beispielsweise ein 3G-, 4G- oder Long Term Evolution („LTE“)-Transceiver sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 628 eine Kommunikation mit System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle („UEFI“) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 634 eine Netzwerkverbindung zu einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform koppelt eine Hochleistungs-Netzwerksteuerung (nicht dargestellt) mit dem Schnittstellenbus 610. In mindestens einer Ausführungsform ist die Audiosteuerung 646 eine Mehrkanal-High-Definition-Audiosteuerung. In mindestens einer Ausführungsform enthält das Verarbeitungssystem 600 einen optionalen Legacy-I/O-Controller 640 zur Kopplung von Legacy-Geräten (z.B. Personal System 2 („PS/2“)) mit dem Verarbeitungssystem 600. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 630 auch mit einem oder mehreren Universal Serial Bus („USB“)-Controllern 642 verbinden, die Eingabevorrichtungen, wie z.B. Tastatur- und Mauskombinationen 643, eine Kamera 644 oder andere USB-Eingabevorrichtungen verbinden.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 616 und des Plattformsteuerungs-Hubs 630 in einen diskreten externen Grafikprozessor, wie beispielsweise den externen Grafikprozessor 612, integriert sein. In mindestens einer Ausführungsform können der Plattformsteuerungs-Hub 630 und/oder die Speichersteuerung 616 extern zu einem oder mehreren Prozessor(en) 602 sein. In mindestens einer Ausführungsform kann das Verarbeitungssystem 600 beispielsweise eine externe Speichersteuerung 616 und einen Plattformsteuerungs-Hub 630 enthalten, der als ein Speichersteuerungs-Hub und Peripheriesteuerungs-Hub innerhalb eines System-Chipsatzes konfiguriert sein kann, der mit dem/den Prozessor(en) 602 in Verbindung steht.
7 veranschaulicht ein Computersystem 700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 700 in den in 1-3 offenbarten Systemen enthalten und kann Teile des in 4 offenbarten Systems ausführen. Zum Beispiel kann das Computersystem 700 die CPU 102 von 1 sein. In mindestens einer Ausführungsform kann das Computersystem 700 ein System mit miteinander verbundenen Vorrichtungen und Komponenten, ein SOC oder eine Kombination davon sein. In mindestens einer Ausführungsform ist das Computersystem 700 mit einem Prozessor 702 ausgebildet, der Ausführungseinheiten zum Ausführen einer Anweisung enthalten kann. In mindestens einer Ausführungsform kann das Computersystem 700, ohne Beschränkung darauf, eine Komponente, wie beispielsweise den Prozessor 702, beinhalten, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten einzusetzen. In mindestens einer Ausführungsform kann das Computersystem 700 Prozessoren beinhalten, wie z.B. die PENTIUMO-Prozessorfamilie, XeonTM, Itanium®, XScaleTM und/oder StrongARMTM, Intel® Core™ oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation aus Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 700 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
In mindestens einer Ausführungsform kann das Computersystem 700 in anderen Vorrichtungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für Handheld-Geräte sind Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor (DSP), ein SoC, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network („WAN“)-Switches oder jedes andere System umfassen, das eine oder mehrere Anweisungen ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 700, ohne Beschränkung darauf, einen Prozessor 702 enthalten, der, ohne Beschränkung darauf, eine oder mehrere Ausführungseinheiten 708 enthalten kann, die so konfiguriert sein können, dass sie ein Compute Unified Device Architecture („CUDA“)-Programm (CUDA® wird von der NVIDIA Corporation in Santa Clara, CA, entwickelt) ausführen. In mindestens einer Ausführungsform ist ein CUDA-Programm mindestens ein Teil einer Softwareanwendung, die in einer CUDA-Programmiersprache geschrieben ist. In mindestens einer Ausführungsform ist das Computersystem 700 ein Einzelprozessor-Desktop- oder ein Serversystem. In mindestens einer Ausführungsform kann das Computersystem 700 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 702, ohne Beschränkung darauf, einen CISC-Mikroprozessor, einen RISC-Mikroprozessor, einen VLIW-Mikroprozessor, einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Prozessoreinheit, wie z.B. einen digitalen Signalprozessor, beinhalten. In mindestens einer Ausführungsform kann der Prozessor 702 mit einem Prozessorbus 710 gekoppelt sein, der Datensignale zwischen dem Prozessor 702 und anderen Komponenten in dem Computersystem 700 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 702, ohne Beschränkung darauf, einen internen Level 1 („L1“)-Cachespeicher („Cache“) 704 enthalten. In mindestens einer Ausführungsform kann der Prozessor 702 einen einzigen internen Cache oder mehrere Ebenen von internem Cache haben. In mindestens einer Ausführungsform kann sich der Cachespeicher außerhalb des Prozessors 702 befinden. In mindestens einer Ausführungsform kann der Prozessor 702 auch eine Kombination aus sowohl internen als auch externen Caches enthalten. In mindestens einer Ausführungsform kann eine Registerdatei 706 verschiedene Arten von Daten in verschiedenen Registern, einschließlich, ohne Beschränkung darauf, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister, speichern.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 708, einschließlich, ohne Beschränkung darauf, von Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen, ebenfalls in dem Prozessor 702. Der Prozessor 702 kann auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) enthalten, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 708 Logik zur Verarbeitung eines gepackten Befehlssatzes 709 enthalten. In mindestens einer Ausführungsform können durch Aufnahme des gepackten Befehlssatzes 709 in einen Befehlssatz eines Universalprozessors 702 zusammen mit zugehörigen Schaltkreisen zur Ausführung von Anweisungen Operationen, die von vielen Multimedia-Anwendungen verwendet werden, unter Verwendung gepackter Daten in einem Universalprozessor 702 durchgeführt werden. In mindestens einer Ausführungsform können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Ausführung von Operationen mit gepackten Daten genutzt wird, welches die Notwendigkeit eliminieren kann, kleinere Dateneinheiten über den Datenbus eines Prozessors zu übertragen, um eine oder mehrere Operationen auf bzw. mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 708 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikvorrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 700, ohne Beschränkung darauf, einen Speicher 720 enthalten. In mindestens einer Ausführungsform kann der Speicher 720 als eine DRAM-Vorrichtung, eine SRAM-Vorrichtung, eine Flash-Speicher-Vorrichtung oder eine andere Speichervorrichtung implementiert sein. Der Speicher 720 kann Anweisung(en) 719 und/oder Daten 721 speichern, die durch Datensignale repräsentiert werden, die von dem Prozessor 702 ausgeführt werden können.
In mindestens einer Ausführungsform kann ein Systemlogikchip mit dem Prozessorbus 710 und dem Speicher 720 gekoppelt sein. In mindestens einer Ausführungsform kann der Systemlogikchip, ohne Beschränkung darauf, einen Speichersteuerungs-Hub („MCH“) 716 enthalten, und kann der Prozessor 702 mit dem MCH 716 über den Prozessorbus 710 kommunizieren. In mindestens einer Ausführungsform kann der MCH 716 einen Speicherpfad 718 mit hoher Bandbreite zu dem Speicher 720 zur Befehls- und Datenspeicherung und zur Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 716 Datensignale zwischen dem Prozessor 702, dem Speicher 720 und anderen Komponenten in dem Computersystem 700 leiten und Datensignale zwischen dem Prozessorbus 710, dem Speicher 720 und einer System-I/O 722 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafik-Port zur Kopplung mit einer Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 716 über einen Speicherpfad 718 mit hoher Bandbreite mit dem Speicher 720 gekoppelt sein, und kann die Grafik-/ Videokarte 712 über eine Accelerated Graphics Port („AGP“)-Verbindung bzw. Zwischenverbindung bzw. Interconnect 714 mit dem MCH 716 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 700 einen System-I/O-Bus 722 verwenden, der ein proprietärer Hub-Schnittstellenbus ist, um den MCH 716 mit dem I/O-Controller-Hub („ICH“) 730 zu koppeln. In mindestens einer Ausführungsform kann der ICH 730 direkte Verbindungen zu einigen I/O-Geräten über einen lokalen I/O-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale I/O-Bus, ohne Beschränkung darauf, einen Hochgeschwindigkeits-I/O-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 720, einem Chipsatz und dem Prozessor 702 umfassen. Beispiele können, ohne Beschränkung darauf, eine Audiosteuerung 729, einen Firmware-Hub („Flash-BIOS“) 728, einen drahtlosen Transceiver 726, einen Datenspeicher 724, einen Legacy-I/O-Controller 723, der eine Benutzereingabeschnittstelle 725 und eine Tastaturschnittstelle enthält, einen seriellen Erweiterungs-Port 727, wie z.B. ein USB, und eine Netzwerksteuerung 734 beinhalten. Der Datenspeicher 724 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, ein CD-ROM-Gerät, eine Flash-Speicher-Vorrichtung oder eine andere Massenspeichervorrichtung beinhalten.
In mindestens einer Ausführungsform veranschaulicht 7 ein System, das miteinander verbundene Hardwaregeräte oder „Chips“ enthält. In mindestens einer Ausführungsform kann 7 ein beispielhaftes SoC veranschaulichen. In mindestens einer Ausführungsform können in 7 dargestellte Vorrichtungen mit proprietären Zwischenverbindungen bzw. Interconnects, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Systems 700 unter Verwendung von Compute-Express-Link („CXL“)-Interconnects miteinander verbunden.
8 veranschaulicht ein System 800, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das System 800 in den in 1-3 offenbarten Systemen enthalten und kann Teile des in 4 offenbarten Systems ausführen. Zum Beispiel kann das System 800 die CPU 102 von 1 sein. In mindestens einer Ausführungsform ist das System 800 eine elektronische Vorrichtung, das einen Prozessor 810 verwendet. In mindestens einer Ausführungsform kann das System 800 zum Beispiel, und ohne Beschränkung darauf, ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, eine Edge-Einrichtung, die kommunikativ mit einem oder mit mehreren On-Premise- oder Cloud-Dienstanbietern gekoppelt ist, ein Laptop, ein Desktop, ein Tablet, eine mobile Vorrichtung, ein Telefon, ein eingebetteter Computer oder eine beliebige andere geeignete elektronische Vorrichtung sein.
In mindestens einer Ausführungsform kann das System 800, ohne Beschränkung darauf, einen Prozessor 810 enthalten, der mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Geräten bzw. Vorrichtungen kommunikativ gekoppelt ist. In mindestens einer Ausführungsform ist der Prozessor 810 unter Verwendung eines Busses oder einer Schnittstelle, wie z.B. ein l²C-Bus, ein System Management-Bus („SMBus“), ein Low Pin Count-Bus („LPC“), ein Serial Peripheral Interface („SPI“), ein High Definition Audio-Bus („HDA“), ein Serial Advance Technology Attachment-Bus („SATA“), ein USB-Bus (Versionen 1, 2, 3) oder ein Universal Asynchronous Receiver/Transmitter-Bus („UART“), gekoppelt. In mindestens einer Ausführungsform veranschaulicht 8 ein System, das miteinander verbundene Hardwaregeräte oder „Chips“ enthält. In mindestens einer Ausführungsform kann 8 ein beispielhaftes SoC darstellen. In mindestens einer Ausführungsform können die in 8 dargestellten Vorrichtungen mit proprietären Interconnects, standardisierten Interconnects (z.B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 8 unter Verwendung von CXL-Interconnects miteinander verbunden.
In mindestens einer Ausführungsform kann 8 eine Anzeige 824, einen Touchscreen 825, ein Touchpad 830, eine Near Field Communications („NFC“)-Einheit 845, einen Sensor-Hub 840, einen Wärmesensor 846, einen Express-Chipsatz („EC“) 835, ein Trusted Platform Module („TPM“) 838, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 822, einen DSP 860, eine Solid State Disk („SSD“) oder eine Festplatte („HDD“) 820, eine Wireless Local Area Network („WLAN“)-Einheit 850, eine Bluetooth-Einheit 852, eine Wireless Wide Area Network („WWAN“)-Einheit 856, ein Global Positioning System („GPS“) 855, eine Kamera („USB 3.0-Kamera“) 854, wie z.B. eine USB 3.0-Kamera, oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 815, die z.B. in dem LPDDR3-Standard implementiert ist, beinhalten. Jede dieser Komponenten kann in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten über die vorstehend beschriebenen Komponenten kommunikativ mit dem Prozessor 810 verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 841, ein Umgebungslichtsensor („ALS“) 842, ein Kompass 843 und ein Gyroskop 844 kommunikativ mit dem Sensor-Hub 840 gekoppelt sein. In mindestens einer Ausführungsform können ein Wärmesensor 839, ein Lüfter 837, eine Tastatur 846 und ein Touchpad 830 kommunikativ mit dem EC 835 gekoppelt sein. In mindestens einer Ausführungsform können ein Lautsprecher 863, ein Kopfhörer 864 und ein Mikrofon („mic“) 865 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“) 864 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 860 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 864 beispielsweise, und ohne Beschränkung darauf, einen Audio-Codierer/-Decodierer („codec“) und einen Verstärker der Klasse D beinhalten. In mindestens einer Ausführungsform kann eine SIM-Karte („SIM“) 857 kommunikativ mit der \MNAN-Einheit 856 gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie beispielsweise die WLAN-Einheit 850 und die Bluetooth-Einheit 852 sowie die WWAN-Einheit 856 in einem Next Generation Form Factor („NGFF“) implementiert sein.
9 veranschaulicht eine beispielhafte integrierte Schaltung 900, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die integrierte Schaltung 900 in den in 1-3 offenbarten Systemen enthalten und kann Teile des in 4 offenbarten Systems ausführen. Zum Beispiel kann die integrierte Schaltung 900 die CPU 102 von 1 sein. In mindestens einer Ausführungsform ist die beispielhafte integrierte Schaltung 900 ein SoC, das unter Verwendung eines oder mehrerer IP-Cores hergestellt sein kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 900 einen oder mehrere Anwendungsprozessor(en) 905 (z.B. CPUs), mindestens einen Grafikprozessor 910 und kann zusätzlich einen Bildprozessor 915 und/oder einen Videoprozessor 920 enthalten, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform enthält die integrierte Schaltung 900 eine Peripherie- oder Bus-Logik einschließlich eines USB-Controllers 925, eines UART-Controllers 930, eines SPI/SDIO-Controllers 935 und eines I²S/I²C-Controllers 940. In mindestens einer Ausführungsform kann die integrierte Schaltung 900 eine Anzeigevorrichtung 945 enthalten, die mit einem oder mehreren eines High-Definition Multimedia Interface („HDMI“)-Controllers 950 und einer Mobile Industry Processor Interface („MIPI“)-Anzeigeschnittstelle 955 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 960 mit Flash-Speicher und einer Flash-Speichersteuerung bereitgestellt sein. In mindestens einer Ausführungsform kann eine Speicherschnittstelle über eine Speichersteuerung 965 für den Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. In mindestens einer Ausführungsform enthalten einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 970.
10 veranschaulicht ein Computer- bzw. Rechensystem 1000, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Rechensystem 1000 in den in 1-3 offenbarten Systemen enthalten und kann Teile des in 4 offenbarten Systems ausführen. Zum Beispiel kann das Rechensystem 1000 die CPU 102 von 1 sein. In mindestens einer Ausführungsform umfasst das Rechensystem 1000 ein Verarbeitungssubsystem 1001 mit einem oder mehreren Prozessor(en) 1002 und einem Systemspeicher 1004, der über einen Zwischenverbindungspfad bzw. Verbindungspfad kommuniziert, der einen Speicher-Hub 1005 enthalten kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1005 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1002 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1005 mit einem I/O-Subsystem 1011 über eine Kommunikationsverbindung 1006 gekoppelt. In mindestens einer Ausführungsform beinhaltet das I/O-Subsystem 1011 einen I/O-Hub 1007, der es dem Rechensystem 1000 ermöglichen kann, Eingaben von einer oder mehreren Eingabevorrichtung(en) 1008 zu empfangen. In mindestens einer Ausführungsform kann der I/O-Hub 1007 eine Anzeigesteuerung, der in einem oder mehreren Prozessor(en) 1002 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigevorrichtung(en) 1010A zu liefern. In mindestens einer Ausführungsform kann/können ein oder mehrere Anzeigevorrichtung(en) 1010A, die mit dem I/O-Hub 1007 gekoppelt sind, eine lokale, interne oder eingebettete Anzeigevorrichtung beinhalten.
In mindestens einer Ausführungsform beinhaltet das Verarbeitungssubsystem 1001 einen oder mehrere Parallelprozessor(en) 1012, der/die über einen Bus oder eine andere Kommunikationsverbindung 1013 mit dem Speicher-Hub 1005 verbunden ist/sind. In mindestens einer Ausführungsform kann die Kommunikationsverbindung 1013 eine einer beliebigen Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen sein, wie z.B., aber nicht beschränkt auf, PCIe, oder kann eine herstellerspezifische Kommunikationsschnittstelle oder eine Kommunikationsstruktur bzw. ein Kommunikations-Fabric sein. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1012 ein rechnerisch fokussiertes Parallel- oder Vektor-Verarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern umfassen kann, wie z.B. einen Prozessor mit vielen integrierten Kernen. In mindestens einer Ausführungsform bilden ein oder mehrere Parallelprozessor(en) 1012 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere Anzeigevorrichtung(en) 1010A ausgeben kann, die über den I/O-Hub 1007 gekoppelt sind. In mindestens einer Ausführungsform können ein oder mehrere Parallelprozessor(en) 1012 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht dargestellt) enthalten, um eine direkte Verbindung zu einer oder mehreren Anzeigevorrichtung(en) 1010B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1014 mit dem I/O-Hub 1007 verbunden sein, um einen Speichermechanismus für das Rechensystem 1000 bereitzustellen. In mindestens einer Ausführungsform kann ein I/O-Switch 1016 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, der Verbindungen zwischen dem I/O-Hub 1007 und anderen Komponenten ermöglicht, wie z.B. einem Netzwerkadapter 1018 und/oder einem drahtlosen Netzwerkadapter 1019, der in eine Plattform integriert sein kann, und verschiedenen anderen Vorrichtungen, die über ein oder mehrere Add-in-Vorrichtungen 1020 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1018 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1019 ein oder mehrere Wi-Fi-, Bluetooth-, NFC- oder andere Netzwerkvorrichtungen umfassen, die ein oder mehrere drahtlose Funkvorrichtungen enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 1000 weitere, nicht explizit dargestellte Komponenten enthalten, darunter USB- oder andere Portverbindungen, optische Speicherlaufwerke, Videoaufnahmevorrichtungen und dergleichen, die ebenfalls mit dem I/O-Hub 1007 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 10 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z.B. PCI-basierte Protokolle (z.B. PCIe) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z.B. ein NVLink-Hochgeschwindigkeits-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform integrieren ein oder mehrere Parallelprozessoren) 1012 Schaltkreise, die für Grafik- und Videoverarbeitung optimiert sind, einschließlich z.B. Videoausgabeschaltungen, und bilden eine Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform integrieren ein oder mehrere Parallelprozessor(en) 1012 Schaltkreise, die für allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1000 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Zum Beispiel können in mindestens einer Ausführungsform ein oder mehrere Parallelprozessor(en) 1012, der Speicher-Hub 1005, der/die Prozessor(en) 1002 und der I/O-Hub 1007 in eine integrierte SoC-Schaltung integriert sein. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1000 in ein einziges Gehäuse integriert sein, um eine System-in-Package-Konfiguration („SIP“) zu bilden. In mindestens einer Ausführungsform kann mindestens ein Teil der Komponenten des Rechensystems 1000 in ein Multi-Chip-Modul („MCM“) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann. In mindestens einer Ausführungsform sind das I/O-Subsystem 1011 und die Anzeigevorrichtungen 1010B nicht in dem Rechensystem 1000 enthalten.
Verarbeitungssysteme
Die folgenden Figuren stellen, ohne Beschränkung darauf, beispielhafte Verarbeitungssysteme dar, die zur Implementierung mindestens einer Ausführungsform verwendet werden können.
11 veranschaulicht eine beschleunigte Verarbeitungseinheit („APU“; accelerated processing unit) 1100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die APU 1100 in den in 1-3 offenbarten Systemen enthalten und kann Teile des in 4 offenbarten Systems ausführen. Zum Beispiel kann die APU 1100 in der GPU 120 von 1 enthalten sein. In mindestens einer Ausführungsform ist die APU 1100 von der AMD Corporation aus Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform kann die APU 1100 so konfiguriert sein, dass sie ein Anwendungsprogramm, wie z.B. ein CUDA-Programm, ausführt. In mindestens einer Ausführungsform umfasst die APU 1100, ohne Beschränkung darauf, einen Kernkomplex 1110, einen Grafikkomplex 1140, eine Struktur bzw. ein Fabric 1160, I/O-Schnittstellen 1170, Speichersteuerungen 1180, eine Anzeigesteuerung 1192 und eine Multimedia-Engine 1194. In mindestens einer Ausführungsform kann die APU 1100, ohne Beschränkung darauf, eine beliebige Anzahl von Kernkomplexen 1110, eine beliebige Anzahl von Grafikkomplexen 1150, eine beliebige Anzahl von Anzeigesteuerungen 1192 und eine beliebige Anzahl von Multimedia-Engines 1194 in beliebiger Kombination enthalten. Zu Erklärungszwecken sind hierin mehrere Instanzen gleicher Objekte bedarfsweise mit Bezugszeichen bezeichnet, die das Objekt identifizieren, und mit Zahlen in Klammern, die die Instanz identifizieren.
In mindestens einer Ausführungsform ist der Kernkomplex 1110 eine CPU, ist der Grafikkomplex 1140 eine GPU und ist die APU 1100 eine Verarbeitungseinheit, die, ohne Beschränkung darauf, 1110 und 1140 auf einem einzigen Chip integriert. In mindestens einer Ausführungsform können einige Aufgaben dem Kernkomplex 1110 und andere Aufgaben dem Grafikkomplex 1140 zugewiesen werden. In mindestens einer Ausführungsform ist der Kernkomplex 1110 so konfiguriert, dass er eine Hauptsteuerungssoftware ausführt, die der APU 1100 zugeordnet ist, wie z.B. ein Betriebssystem. In mindestens einer Ausführungsform ist der Kernkomplex 1110 der Hauptprozessor der APU 1100, der Operationen bzw. Betriebsabläufe der anderen Prozessoren steuert und koordiniert. In mindestens einer Ausführungsform gibt der Kernkomplex 1110 Befehle aus, die den Betrieb des Grafikkomplexes 1140 steuern. In mindestens einer Ausführungsform kann der Kernkomplex 1110 so konfiguriert sein, dass er von dem CUDA-Quellcode abgeleiteten ausführbaren Host-Code ausführt, und kann der Grafikkomplex 1140 so konfiguriert sein, dass er von dem CUDA-Quellcode abgeleiteten ausführbaren Geräte-Code ausführt.
In mindestens einer Ausführungsform beinhaltet der Kernkomplex 1110, ohne Beschränkung darauf, Kerne 1120(1)-1120(4) und einen L3-Cache 1130. In mindestens einer Ausführungsform kann der Kernkomplex 1110, ohne Beschränkung darauf, eine beliebige Anzahl von Kernen 1120 und eine beliebige Anzahl und Art von Caches in beliebiger Kombination enthalten. In mindestens einer Ausführungsform sind die Kerne 1120 so konfiguriert, dass sie Anweisungen einer bestimmten Befehlssatzarchitektur („ISA“) ausführen. In mindestens einer Ausführungsform ist jeder Kern 1120 ein CPU-Kern.
In mindestens einer Ausführungsform enthält jeder Kern 1120, ohne Beschränkung darauf, eine Abhol-/Decodier-Einheit 1122, eine Ganzzahlausführungsmaschine 1124, eine Gleitkommaausführungsmaschine 1126 und einen L2-Cache 1128. In mindestens einer Ausführungsform holt die Abhol-/Decodier-Einheit 1122 Anweisungen ab, decodiert solche Anweisungen, erzeugt Mikrooperationen und sendet separate Mikroanweisungen an die Ganzzahlausführungsmaschine 1124 und die Gleitkommaausführungsmaschine 1126. In mindestens einer Ausführungsform kann die Abhol-/Decodier-Einheit 1122 gleichzeitig eine Mikroanweisung an die Ganzzahlausführungsmaschine 1124 und eine andere Mikroanweisung an die Gleitkommaausführungsmaschine 1126 senden. In mindestens einer Ausführungsform führt die Ganzzahlausführungsmaschine 1124, ohne Beschränkung darauf, Ganzzahl- und Speicheroperationen aus. In mindestens einer Ausführungsform führt die Gleitkommamaschine 1126, ohne Beschränkung darauf, Gleitkomma- und Vektoroperationen aus. In mindestens einer Ausführungsform sendet die Abhol-/Decodier-Einheit 1122 Mikroanweisungen an eine einzige Ausführungsmaschine, die sowohl die Ganzzahlausführungsmaschine 1124 als auch die Gleitkommaausführungsmaschine 1126 ersetzt.
In mindestens einer Ausführungsform kann jeder Kern 1120(i), wobei i eine ganze Zahl ist, die eine bestimmte Instanz des Kerns 1120 repräsentiert, auf den L2-Cache 1128(i) zugreifen, der in dem Kern 1120(i) enthalten ist. In mindestens einer Ausführungsform ist jeder in dem Kernkomplex 1110(j) enthaltene Kern 1120, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1110 repräsentiert, mit anderen in dem Kernkomplex 1110(j) enthaltenen Kernen 1120 über den in dem Kernkomplex 1110(j) enthaltenen L3-Cache 1130(j) verbunden. In mindestens einer Ausführungsform können die in dem Kernkomplex 1110(j) enthaltenen Kerne 1120, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1110 repräsentiert, auf den gesamten L3-Cache 1130(j) zugreifen, der in dem Kernkomplex 1110(j) enthalten ist. In mindestens einer Ausführungsform kann der L3-Cache 1130, ohne Beschränkung darauf, eine beliebige Anzahl von Slices enthalten.
In mindestens einer Ausführungsform kann der Grafikkomplex 1140 so konfiguriert sein, dass er Rechenoperationen hochparallel ausführt. In mindestens einer Ausführungsform ist der Grafikkomplex 1140 so konfiguriert, dass er Grafikpipelineoperationen wie beispielsweise Zeichenbefehle, Pixeloperationen, geometrische Berechnungen und andere Operationen im Zusammenhang mit dem Rendern eines Frames auf einer Anzeige ausführt. In mindestens einer Ausführungsform ist der Grafikkomplex 1140 so konfiguriert, dass er Operationen ausführt, die nichts mit Grafik zu tun haben. In mindestens einer Ausführungsform ist der Grafikkomplex 1140 so konfiguriert, dass er sowohl grafikbezogene als auch grafikfremde Operationen ausführt.
In mindestens einer Ausführungsform beinhaltet der Grafikkomplex 1140, ohne Beschränkung darauf, eine beliebige Anzahl von Recheneinheiten 1150 und einen L2-Cache 1142. In mindestens einer Ausführungsform teilen sich die Recheneinheiten 1150 den L2-Cache 1142. In mindestens einer Ausführungsform ist der L2-Cache 1142 partitioniert. In mindestens einer Ausführungsform umfasst der Grafikkomplex 1140, ohne Beschränkung darauf, eine beliebige Anzahl von Recheneinheiten 1150 und eine beliebige Anzahl (einschließlich Null) und Art von Caches. In mindestens einer Ausführungsform beinhaltet der Grafikkomplex 1140, ohne Beschränkung darauf, eine beliebige Menge an dedizierter Grafikhardware.
In mindestens einer Ausführungsform beinhaltet jede Recheneinheit 1150, ohne Beschränkung darauf, eine beliebige Anzahl von SIMD-Einheiten 1152 und einen gemeinsamen Speicher 1154. In mindestens einer Ausführungsform implementiert jede SIMD-Einheit 1152 eine SIMD-Architekturund ist für die parallele Ausführung von Operationen konfiguriert. In mindestens einer Ausführungsform kann jede Recheneinheit 1150 eine beliebige Anzahl von Thread-Blöcken ausführen, aber jeder Thread-Block wird auf einer einzigen Recheneinheit 1150 ausgeführt. In mindestens einer Ausführungsform beinhaltet ein Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Ausführungs-Threads. In mindestens einer Ausführungsform ist eine Arbeitsgruppe bzw. eine Workgroup ein Thread-Block. In mindestens einer Ausführungsform führt jede SIMD-Einheit 1152 einen anderen Warp aus. In mindestens einer Ausführungsform ist ein Warp eine Gruppe von Threads (z.B. 19 Threads), wobei jeder Thread im Warp zu einem einzigen Thread-Block gehört und so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage eines einzigen Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform kann eine Prädikation verwendet werden, um einen oder mehrere Threads in einem Warp zu deaktivieren. In mindestens einer Ausführungsform ist eine Spur bzw. eine Lane ein Thread. In mindestens einer Ausführungsform ist ein Arbeitselement bzw. Workitem ein Thread. In mindestens einer Ausführungsform ist eine Wellenfront ein Warp. In mindestens einer Ausführungsform können sich verschiedene Wellenfronten in einem Thread-Block miteinander synchronisieren und über den gemeinsamen Speicher 1154 kommunizieren.
In mindestens einer Ausführungsform ist die Struktur 1160 eine Systemverbindung bzw. ein System-Interconnect, die bzw. der Daten- und Steuerungs-Übertragungen zwischen dem Kernkomplex 1110, dem Grafikkomplex 1140, den I/O-Schnittstellen 1170, den Speichersteuerungen 1180, der Anzeigesteuerung 1192 und der Multimedia-Engine 1194 ermöglicht. In mindestens einer Ausführungsform kann die APU 1100, ohne Beschränkung darauf, eine beliebige Menge und Art von Systemverbindungen zusätzlich zu oder anstelle des Fabric 1160 enthalten, die Daten- und Steuerungs-Übertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten ermöglicht, die intern oder extern zur APU 1100 sein können. In mindestens einer Ausführungsform sind die I/O-Schnittstellen 1170 repräsentativ für eine beliebige Anzahl und Art von I/O-Schnittstellen (z.B. PCI, PCI-Extended („PCI-X“), PCIe, Gigabit-Ethernet („GBE“), USB usw.). In mindestens einer Ausführungsform sind verschiedene Arten von Peripheriegeräten mit den I/O-Schnittstellen 1170 gekoppelt. Die Peripheriegeräte, die mit den I/O-Schnittstellen 1170 gekoppelt sind, können, ohne Beschränkung darauf, Tastaturen, Mäuse, Drucker, Scanner, Joysticks oder andere Arten von Spielsteuerungen, Medienaufzeichnungsvorrichtungen, externe Speichervorrichtungen, Netzwerkschnittstellenkarten usw. beinhalten.
In mindestens einer Ausführungsform zeigt die Anzeigesteuerung AMD92 Bilder auf einer oder mehreren Anzeigevorrichtungen an, z.B. auf einer Flüssigkristallanzeige („LCD“). In mindestens einer Ausführungsform umfasst die Multimedia-Engine 1194, ohne Beschränkung darauf, eine beliebige Menge und Art von Schaltkreisen, die sich auf Multimedia beziehen, wie z.B. einen Video-Dekoder, einen Video-Enkoder, einen Bildsignalprozessor usw. In mindestens einer Ausführungsform erleichtern Speichersteuerungen 1180 die Datenübertragung zwischen der APU 1100 und einem einheitlichen Systemspeicher 1190. In mindestens einer Ausführungsform teilen sich der Kernkomplex 1110 und der Grafikkomplex 1140 den vereinheitlichten Systemspeicher 1190.
In mindestens einer Ausführungsform implementiert die APU 1100 ein Speicher-Subsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Speichersteuerungen 1180 und Speichervorrichtungen (z.B. den gemeinsam genutzten Speicher 1154) enthält, die einer Komponente zugeordnet oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die APU 1100 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Caches 1228, L3-Cache 1130 und L2-Cache 1142) beinhaltet, die jeweils für eine beliebige Anzahl von Komponenten (z.B. Kerne 1120, Kernkomplex 1110, SIMD-Einheiten 1152, Recheneinheiten 1150 und Grafikkomplex 1140) reserviert sein oder von diesen gemeinsam genutzt werden können.
12 zeigt eine CPU 1200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die CPU 1200 von der AMD Corporation aus Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform kann die CPU 1200 so konfiguriert sein, dass sie ein Anwendungsprogramm ausführt. In mindestens einer Ausführungsform ist die CPU 1200 so konfiguriert, dass sie eine Hauptsteuerungssoftware, wie z.B. ein Betriebssystem, ausführt. In mindestens einer Ausführungsform gibt die CPU 1200 Befehle aus, die den Betrieb einer externen GPU (nicht dargestellt) steuern. In mindestens einer Ausführungsform kann die CPU 1200 so konfiguriert sein, dass sie ausführbaren Host-Code ausführt, der von CUDA-Quellcode abgeleitet ist, und kann eine externe GPU so konfiguriert sein, dass sie ausführbaren Geräte-Code ausführt, der von einem solchen CUDA-Quellcode abgeleitet ist. In mindestens einer Ausführungsform beinhaltet die CPU 1200, ohne Beschränkung darauf, eine beliebige Anzahl von Kernkomplexen 1210, ein Fabric 1260, I/O-Schnittstellen 1270 und Speichersteuerungen 1280.
In mindestens einer Ausführungsform beinhaltet der Kernkomplex 1210, ohne Beschränkung darauf, Kerne 1220(1 )-1220(4) und einen L3-Cache 1230. In mindestens einer Ausführungsform kann der Kernkomplex 1210, ohne Beschränkung darauf, eine beliebige Anzahl von Kernen 1220 und eine beliebige Anzahl und Art von Caches in beliebiger Kombination enthalten. In mindestens einer Ausführungsform sind die Kerne 1220 so konfiguriert, dass sie Anweisungen eines bestimmten ISA ausführen. In mindestens einer Ausführungsform ist jeder Kern 1220 ein CPU-Kern.
In mindestens einer Ausführungsform beinhaltet jeder Kern 1220, ohne Beschränkung darauf, eine Abhol-/Decodier-Einheit 1222, eine Ganzzahlausführungsmaschine 1224, eine Gleitkommaausführungsmaschine 1226 und einen L2-Cache 1228. In mindestens einer Ausführungsform holt die Abhol-/Decodier-Einheit 1222 Anweisungen ab, decodiert solche Anweisungen, erzeugt Mikrooperationen und sendet separate Mikroanweisungen an die Ganzzahlausführungs-Engine 1224 und die Gleitkommaausführungsmaschine 1226. In mindestens einer Ausführungsform kann die Abhol-/Decodier-Einheit 1222 gleichzeitig eine Mikroanweisung an die Ganzzahlausführungsmaschine 1224 und eine andere Mikroanweisung an die Gleitkommaausführungsmaschine 1226 senden. In mindestens einer Ausführungsform führt die Ganzzahlausführungsmaschine 1224, ohne Beschränkung darauf, Ganzzahl- und Speicheroperationen aus. In mindestens einer Ausführungsform führt die Gleitkommamaschine 1226, ohne Beschränkung darauf, Gleitkomma- und Vektoroperationen aus. In mindestens einer Ausführungsform sendet die Abhol-/Decodier-Einheit 1222 Mikroanweisungen an eine einzige Ausführungsmaschine, die sowohl die Ganzzahlausführungsmaschine 1224 als auch die Gleitkommaausführungsmaschine 1226 ersetzt.
In mindestens einer Ausführungsform kann jeder Kern 1220(i), wobei i eine ganze Zahl ist, die eine bestimmte Instanz des Kerns 1220 repräsentiert, auf den L2-Cache 1228(i) zugreifen, der in dem Kern 1220(i) enthalten ist. In mindestens einer Ausführungsform ist jeder in dem Kernkomplex 1210(j) enthaltene Kern 1220, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1210 repräsentiert, mit anderen Kernen 1220 in dem Kernkomplex 1210(j) über den in dem Kernkomplex 1210(j) enthaltenen L3-Cache 1230(j) verbunden. In mindestens einer Ausführungsform können die in dem Kernkomplex 1210(j) enthaltenen Kerne 1220, wobei j eine ganze Zahl ist, die eine bestimmte Instanz des Kernkomplexes 1210 repräsentiert, auf den gesamten in dem Kernkomplex 1210(j) enthaltenen L3-Cache 1230(j) zugreifen. In mindestens einer Ausführungsform kann der L3-Cache 1230, ohne Beschränkung darauf, eine beliebige Anzahl von Slices enthalten.
In mindestens einer Ausführungsform ist das Fabric 1260 eine Systemverbindung, die Daten- und Steuerungs-Übertragungen über die Kernkomplexe 1210(1)-1210(N) (wobei N eine ganze Zahl größer als Null ist), I/O-Schnittstellen 1270 und Speichersteuerungen 1280 erleichtert. In mindestens einer Ausführungsform kann die CPU 1200, ohne Beschränkung darauf, eine beliebige Menge und Art von Systemverbindungen zusätzlich zu oder anstelle des Fabric 1260 enthalten, die Daten- und Steuerungs-Übertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten erleichtern, die intern oder extern zur CPU 1200 sein können. In mindestens einer Ausführungsform sind die I/O-Schnittstellen 1270 repräsentativ für eine beliebige Anzahl und Art von I/O-Schnittstellen (z.B. PCI , PCI-X, PCIe, GBE, USB usw.). In mindestens einer Ausführungsform sind verschiedene Arten von Peripheriegeräten mit den I/O-Schnittstellen 1270 gekoppelt. Zu den Peripheriegeräten, die mit den I/O-Schnittstellen 1270 gekoppelt sind, gehören unter anderem Bildschirme, Tastaturen, Mäuse, Drucker, Scanner, Joysticks oder andere Arten von Spielsteuerungen, Medienaufzeichnungsvorrichtungen, externe Speichervorrichtungen, Netzwerkschnittstellenkarten usw.
In mindestens einer Ausführungsform erleichtern die Speichersteuerung 1280 Datenübertragungen zwischen der CPU 1200 und einem Systemspeicher 1290. In mindestens einer Ausführungsform teilen sich der Kernkomplex 1210 und der Grafikkomplex 1240 den Systemspeicher 1290. In mindestens einer Ausführungsform implementiert die CPU 1200 ein Speichersubsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Speichersteuerungen 1280 und Speichervorrichtungen beinhaltet, die einer Komponente zugeordnet sein oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die CPU 1200 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Caches 1228 und L3-Caches 1230) beinhaltet, die jeweils für eine beliebige Anzahl von Komponenten (z.B. Kerne 1220 und Kernkomplexe 1210) reserviert sein oder von diesen gemeinsam genutzt werden können.
13 veranschaulicht ein beispielhaftes Beschleunigerintegrations-Slice 1390, gemäß mindestens einer Ausführungsform. Wie hierin verwendet, umfasst ein „Slice“ einen bestimmten Teil von Verarbeitungsressourcen einer Beschleunigerintegrationsschaltung. In mindestens einer Ausführungsform stellt die Beschleunigerintegrationsschaltung Cache-Verwaltung, Speicherzugriff, Kontextverwaltung und Interruptverwaltungsdienste für mehrere Grafikverarbeitungsmodule in einem Grafikbeschleunigungsmodul bereit. Die Grafikverarbeitungs-Engines können jeweils eine separate GPU umfassen. Alternativ können die Grafikverarbeitungs-Engines verschiedene Arten von Grafikverarbeitungs-Engines innerhalb einer GPU umfassen, wie z.B. Grafikausführungseinheiten, Medienverarbeitungs-Engines (z.B. Video-Enkoder/Dekoder), Sampler und Blit-Engines. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul eine GPU mit mehreren Grafikverarbeitungs-Engines sein. In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines einzelne GPUs sein, die auf einem gemeinsamen Package, einer Linecard oder einem Chip integriert sind.
Ein anwendungswirksamer Adressraum 1382 innerhalb eines Systemspeichers 1314 speichert Prozesselemente 1383. In einer Ausführungsform werden die Prozesselemente 1383 im Ansprechen auf GPU-Aufrufe 1381 von Anwendungen 1380, die auf dem Prozessor 1307 ausgeführt werden, gespeichert. Ein Prozesselement 1383 enthält den Prozessstatus für die entsprechende Anwendung 1380. Ein in dem Prozesselement 1383 enthaltener Arbeits- bzw. Workdeskriptor („WD“) 1384 kann ein einzelner, von einer Anwendung angeforderter Auftrag bzw. Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. In mindestens einer Ausführungsform ist der WD 1384 ein Zeiger auf eine Auftragsanforderungswarteschlange in dem effektiven Adressraum 1382 der Anwendung.
Das Grafikbeschleunigungsmodul 1346 und/oder einzelne Grafikverarbeitungs-Engines können von allen oder einer Teilmenge von Prozessen in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten eines Prozessstatus und zum Senden des WD 1384 an das Grafikbeschleunigungsmodul 1346 zum Starten eines Auftrags in einer virtualisierten Umgebung enthalten sein.
In mindestens einer Ausführungsform ist ein Dedizierter-Prozess-Programmiermodell implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1346 oder eine individuelle Grafikverarbeitungs-Engine. Weil das Grafikbeschleunigungsmodul 1346 einem einzelnen Prozess gehört, initialisiert ein Hypervisor eine Beschleunigerintegrationsschaltung für eine besitzende Partition und initialisiert ein Betriebssystem die Beschleunigerintegrationsschaltung für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1346 zugewiesen wird.
Im Betrieb holt eine WD-Abholeinheit 1391 in dem Beschleunigerintegrations-Slice 1390 den nächsten WD 1384 ab, der eine Angabe der Arbeit enthält, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 1346 zu erledigen ist. Daten aus dem WD 1384 können in Registern 1345 gespeichert und von einer Speicherverwaltungseinheit („MMU“) 1339, einer Unterbrechungs- bzw. Interrupt-Verwaltungsschaltung 1347 und/oder einer Kontextverwaltungsschaltung 1348 verwendet werden, wie dargestellt. Eine Ausführungsform der MMU 1339 beinhaltet beispielsweise einen Segment-/Seitenlauf-Schaltkreis für den Zugriff auf Segment-/Seitentabellen 1386 innerhalb des virtuellen Betriebssystemadressraums 1385. Die Interrupt-Verwaltungsschaltung 1347 kann von dem Grafikbeschleunigungsmodul 1346 empfangene Interrupt-Ereignisse („INT“) 1392 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine von einer Grafikverarbeitungsmaschine erzeugte effektive Adresse 1393 von der MMU 1339 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungs-Engine und/oder jedes Grafikbeschleunigungsmodul 1346 ein gleicher Satz von Registern 1345 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in dem Beschleunigerintegrations-Slice 1390 enthalten sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 gezeigt. Tabelle 1 -Hypervisor-initialisierte Register

1	Slicesteuerregister
2	Realadresse (RA)-Geplantprozesse-Bereichszeiger
3	Autoritätsmasken-Überschreibungsregister
4	Interruptvektor-Tabelleneintragsversatz
5	Interruptvektor-Tabelleneintragsgrenze
6	Zustandsregister
7	Logische Partitions-ID
8	Realadresse (RA)-Hypervisorbeschleunigernutzungsaufzeichnungs-Zeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 gezeigt. Tabelle 2 - Betriebssystem-initialisierte Register

1	Prozess- und Thread-Identifikation
2	Effektivadresse (EA) Kontextspeicherungs-/Wiederherstellungs-Zeiger
3	Virtuelladresse (VA)-Beschleunigernutzungsaufzeichnungs-Zeiger
4	Virtuelladresse (VA)-Speichersegmenttabellenzeiger
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1384 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1346 und/oder eine bestimmte Grafikverarbeitungs-Engine. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von abzuschließender Arbeit eingerichtet hat.
14A und 14B veranschaulichen beispielhafte Grafikprozessoren, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann jeder der beispielhaften Grafikprozessoren unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein. Zusätzlich zu dem, was dargestellt ist, können andere Logik und Schaltungen in mindestens einer Ausführungsform enthalten sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Peripherieschnittstellensteuerungen oder Universalprozessorkerne. In mindestens einer Ausführungsform sind die beispielhaften Grafikprozessoren zur Verwendung innerhalb eines SoC vorgesehen.
14A zeigt einen beispielhaften Grafikprozessor 1410 einer integrierten SoC-Schaltung, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. Bei mindestens einer Ausführungsform ist der Grafikprozessor 1410 in den in den 1-3 offenbarten Systemen vorhanden oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens 400 auszuführen. Zum Beispiel kann der Grafikprozessor 1410 in der GPU 120 aus 1 vorhanden sein.
14B veranschaulicht einen weiteren beispielhaften Grafikprozessor 1410 eines integrierten SoC-Schaltkreises, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1410 von 14A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1440 von 14B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1410, 1440 eine Variante des Grafikprozessors 910 von 9 sein.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1410 einen Vertex-Prozessor 1405 und einen oder mehrere Fragment-Prozessor(en) 1415A-1415N (z.B. 1415A, 1415B, 1415C, 1415D, bis 1415N-1 und 1415N). In mindestens einer Ausführungsform kann der Grafikprozessor 1410 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1405 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1415A-1415N Fragment-(z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1405 eine Vertex-Verarbeitungsstufe einer 3D-Grafik-Pipeline aus und erzeugt Primitive und Vertex-Daten. In mindestens einer Ausführungsform verwenden Fragmentprozessor(en) 1415A-1415N die von dem Vertexprozessor 1405 erzeugten Primitiv- und Vertexdaten, um einen Framebuffer bzw. Bildpuffer zu erzeugen, der auf einer Anzeigevorrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1415A-1415N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API bereitgestellt sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API bereitgestellt sind.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1410 zusätzlich eine oder mehrere MMU(s) 1420A-1420B, Cache(s) 1425A-1425B und Schaltungsverbindung(en) bzw. Interconnect(s) 1430A-1430B. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1420A-1420B für die Zuordnung von virtuellen zu physikalischen Adressen für den Grafikprozessor 1410, einschließlich für den Vertex-Prozessor 1405 und/oder den/die Fragment-Prozessor(en) 1415A-1415N, der/die auf in dem Speicher gespeicherte Vertex- oder Bild/Textur-Daten verweisen kann/können, zusätzlich zu Vertex- oder Bild/Textur-Daten, die in einem oder mehreren Cache(s) 1425A-1425B gespeichert sind. In mindestens einer Ausführungsform können eine oder mehrere MMU(s) 1420A-1420B mit anderen MMUs innerhalb eines Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessor(en) 905, Bildprozessor(en) 915 und/oder Videoprozessor(en) 920 von 9 zugeordnet sind, so dass jeder Prozessor 905-920 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem teilhaben kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1430A-1430B dem Grafikprozessor 1410 die Verbindung mit anderen IP-Kernen innerhalb eines SoCs, entweder über einen internen Bus des SoCs oder über eine direkte Verbindung.
In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1440 eine oder mehrere MMU(s) 1420A-1420B, Caches 1425A-1425B und Schaltungsverbindungen 1430A-1430B des Grafikprozessors 1410 von 14A. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1440 einen oder mehrere Shader-Kerne 1455A-1455N (z.B. 1455A, 1455B, 1455C, 1455D, 1455E, 1455F bis 1455N-1 und 1455N), die eine einheitliche Shader-Kern-Architektur bereitstellen, in der ein einziger Kern oder Art oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern. In mindestens einer Ausführungsform kann eine Anzahl von Shader-Kernen variieren. In mindestens einer Ausführungsform enthält der Grafikprozessor 1440 einen Zwischenkern-Task-Manager bzw. Intercore-Task-Manager 1445, der als ein Thread-Dispatcher bzw. -Versender fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1455A-1455N zu verteilen, und eine Kacheleinheit 1458, um Kacheloperationen für kachelbasiertes Rendering zu beschleunigen, bei denen Renderingoperationen für eine Szene in den Bildraum unterteilt werden, um beispielsweise lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
15A veranschaulicht einen Grafikkern 1500, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der Grafikkern 1500 in den in den 1-3 offenbarten Systemen vorhanden oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens 400 auszuführen. Der Grafikkern 1500 kann zum Beispiel der in 1 gezeigte GPU-Kern 125, 130 und 135 sein. In mindestens einer Ausführungsform kann der Grafikkern 1500 in dem Grafikprozessor 910 von 9 enthalten sein. In mindestens einer Ausführungsform kann der Grafikkern 1500 ein einheitlicher Shader-Kern 1455A-1455N wie in 14B sein. In mindestens einer Ausführungsform beinhaltet der Grafikkern 1500 einen gemeinsam genutzten Befehlscache 1502, eine Textureinheit 1532 und einen Cache/gemeinsamen Speicher 1520, die den Ausführungsressourcen innerhalb des Grafikkerns 1500 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1500 mehrere Slices 1501A-1501 N oder Partitionen für jeden Kern enthalten, und kann ein Grafikprozessor mehrere Instanzen des Grafikkerns 1500 enthalten. Die Slices 1501A-1501 N können eine Unterstützungslogik enthalten, die einen lokalen Befehlscache 1504A-1504N, einen Thread-Planer bzw. Thread-Scheduler 1506A-1506N, einen Thread-Versender bzw. Thread-Dispatcher 1508A-1508N und einen Satz von Registern 1510A-1510N beinhaltet. In mindestens einer Ausführungsform können die Slices 1501A-1501 N einen Satz zusätzlicher Funktionseinheiten („AFUs“) 1512A-1512N, Gleitkommaeinheiten („FPUs“) 1514A-1514N, ganzzahlige arithmetische Logikeinheiten („ALUs“) 1516-1516N, Adressberechnungseinheiten („ACUs“) 1513A-1513N, doppeltpräzise Gleitkommaeinheiten („DPFPUs“) 1515A-1515N und Matrixverarbeitungseinheiten („MPUs“) 1517A-1517N beinhalten.
In mindestens einer Ausführungsform können die FPUs 1514A-1514N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1515A-1515N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1516A-1516N Ganzzahloperationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision ausführen und für Operationen mit gemischter Präzision konfiguriert sein. In mindestens einer Ausführungsform können die MPUs 1517A-1517N auch für Matrixoperationen mit gemischter Genauigkeit konfiguriert sein, einschließlich Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit. In mindestens einer Ausführungsform können die MPUs 1517-1517N eine Vielzahl von Matrixoperationen durchführen, um CUDA-Programme zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-zu-Matrix-Multiplikation („GEMM“). In mindestens einer Ausführungsform können die AFUs 1512A-1512N zusätzliche logische Operationen durchführen, die nicht von Gleitkomma- oder Ganzzahleinheiten unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Cosinus usw.).
15B veranschaulicht eine Universal-Grafikverarbeitungseinheit („GPGPU“) 1530, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die GPGPU 1530 hochparallel und für den Einsatz auf einem Multi-Chip-Modul geeignet. In mindestens einer Ausführungsform kann die GPGPU 1530 so konfiguriert sein, dass hochparallele Rechenoperationen von einem Array von GPUs durchgeführt werden können. In mindestens einer Ausführungsform kann die GPGPU 1530 direkt mit anderen Instanzen der GPGPU 1530 verbunden sein, um einen Multi-GPU-Cluster zu erstellen, um die Ausführungszeit für CUDA-Programme zu verbessern. In mindestens einer Ausführungsform enthält die GPGPU 1530 eine Host-Schnittstelle 1532, um eine Verbindung mit einem Hostprozessor zu ermöglichen. In mindestens einer Ausführungsform ist die Host-Schnittstelle 1532 eine PCIe-Schnittstelle. In mindestens einer Ausführungsform kann die Host-Schnittstelle 1532 eine herstellerspezifische Kommunikationsschnittstelle oder ein Kommunikations-Fabric sein. In mindestens einer Ausführungsform empfängt die GPGPU 1530 Befehle von einem Hostprozessor und verwendet einen globalen Planer bzw. Scheduler 1534, um Ausführungs-Threads, die mit diesen Befehlen verbunden sind, an einen Satz von Rechenclustern 1536A-1536H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechencluster 1536A-1536H einen Cachespeicher 1538. In mindestens einer Ausführungsform kann der Cachespeicher 1538 als ein übergeordneter Cache für Cachespeicher innerhalb von Rechenclustern 1536A-1536H dienen.
In mindestens einer Ausführungsform umfasst die GPGPU 1530 einen Speicher 1544A-1544B, der über eine Reihe von Speichersteuerungen 1542A-1542B mit den Rechenclustern 1536A-1536H verbunden ist. In mindestens einer Ausführungsform kann der Speicher 1544A-1544B verschiedene Arten von Speichervorrichtungen umfassen, darunter DRAM oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher („SGRAM“), einschließlich Grafik-Doppeldatenraten-Speicher („GDDR“).
In mindestens einer Ausführungsform enthalten die Rechencluster 1536A-1536H jeweils einen Satz von Grafikkernen, wie z.B. den Grafikkern 1500 von 15A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten enthalten kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen im Zusammenhang mit CUDA-Programmen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge der Gleitkommaeinheiten in jedem der Rechencluster 1536A-1536H so konfiguriert sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge der Gleitkommaeinheiten so konfiguriert sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1530 so konfiguriert sein, dass sie als Rechencluster arbeiten. Die Rechencluster 1536A-1536H können beliebige technisch machbare Kommunikationstechniken zur Synchronisation und zum Datenaustausch implementieren. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1530 über die Host-Schnittstelle 1532. In mindestens einer Ausführungsform enthält die GPGPU 1530 einen I/O-Hub 1539, der die GPGPU 1530 mit einer GPU-Verbindung 1540 koppelt, die eine direkte Verbindung zu anderen Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1540 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation die zwischen mehreren Instanzen der GPGPU 1530 ermöglicht. In mindestens einer Ausführungsform koppelt die GPU-Verbindung 1540 mit einem Hochgeschwindigkeits-Interconnect, um Daten an andere GPGPUs 1530 oder Parallelprozessoren zu senden und von diesen zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1530 in separaten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkvorrichtung, die über die Host-Schnittstelle 1532 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 1540 so konfiguriert sein, dass sie zusätzlich oder alternativ zu der Host-Schnittstelle 1532 eine Verbindung zu einem Hostprozessor ermöglicht. In mindestens einer Ausführungsform kann die GPGPU 1530 so konfiguriert sein, dass sie ein CUDA-Programm ausführt.
16A veranschaulicht einen Parallelprozessor 1600, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Parallelprozessor 1600 in den in 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des in 4 offenbarten Systems ausführen. Zum Beispiel kann der Parallelprozessor die GPU 120 von 1 sein. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1600 mit einem oder mehreren integrierten Schaltkreisen, wie z.B. programmierbaren Prozessoren, anwendungsspezifischen integrierten Schaltkreisen („ASICs“) oder FPGAs, implementiert sein.
In mindestens einer Ausführungsform enthält der Parallelprozessor 1600 eine Parallelverarbeitungseinheit 1602. In mindestens einer Ausführungsform enthält die Parallelverarbeitungseinheit 1602 eine I/O-Einheit 1604, die die Kommunikation mit anderen Vorrichtungen ermöglicht, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 1602. In mindestens einer Ausführungsform kann die I/O-Einheit 1604 direkt mit anderen Vorrichtungen verbunden sein. In mindestens einer Ausführungsform ist die I/O-Einheit 1604 über eine Hub- oder Switch-Schnittstelle, wie z.B. den Speicher-Hub 1605, mit anderen Vorrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen dem Speicher-Hub 1605 und der I/O-Einheit 1604 eine Kommunikationsverbindung. In mindestens einer Ausführungsform ist die I/O-Einheit 1604 mit einer Host-Schnittstelle 1606 und einer Speicherkreuzschiene 1616 verbunden, wobei die Host-Schnittstelle 1606 Befehle zur Durchführung von Verarbeitungsvorgängen und die Speicherkreuzschiene 1616 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform kann die Host-Schnittstelle 1606 dann, wenn die Host-Schnittstelle einen Befehlspuffer über die I/O-Einheit 1604 empfängt, Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 1608 leiten. In mindestens einer Ausführungsform ist das Frontend 1608 mit einem Planer bzw. Scheduler 1610 gekoppelt, der so konfiguriert ist, dass er Befehle oder andere Arbeitselemente an ein Verarbeitungsfeld bzw. Verarbeitungs-Array 1612 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 1610 sicher, dass das Verarbeitungs-Array 1612 richtig konfiguriert ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an das Verarbeitungs-Array 1612 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 1610 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der in einem Mikrocontroller implementierte Scheduler 1610 so konfigurierbar, dass er komplexe Planungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Bevorrechtigung und Kontextumschaltung von Threads ermöglicht, die auf dem Verarbeitungs-Array 1612 ausgeführt werden. In mindestens einer Ausführungsform kann die Hostsoftware Arbeitslasten für die Planung auf dem Verarbeitungs-Array 1612 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch über das Verarbeitungs-Array 1612 durch die Logik des Schedulers 1610 in einem Mikrocontroller mit Scheduler 1610 verteilt werden.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 1612 bis zu „N“ Cluster umfassen (z.B. Cluster 1614A, Cluster 1614B bis Cluster 1614N). In mindestens einer Ausführungsform kann jeder Cluster 1614A-1614N des Verarbeitungs-Arrays 1612 eine große Anzahl gleichzeitiger Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 1610 den Clustern 1614A-1614N des Verarbeitungs-Arrays 1612 durch Verwenden verschiedener Planungs- und/oder Arbeitsverteilungsalgorithmen, die in Abhängigkeit von der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht, Arbeit zuweisen. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 1610 gehandhabt werden, oder kann teilweise durch die Compilerlogik während der Kompilierung der Programmlogik, die für die Ausführung durch das Verarbeitungs-Array 1612 konfiguriert ist, unterstützt werden. In mindestens einer Ausführungsform können verschiedene Cluster 1614A-1614N des Verarbeitungs-Arrays 1612 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 1612 so konfiguriert sein, dass es verschiedene Arten von parallelen Verarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist das Verarbeitungs-Array 1612 so konfiguriert, dass es parallele Universalrechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform das Verarbeitungs-Array 1612 Logik zur Ausführung von Verarbeitungs-Tasks enthalten, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist das Verarbeitungs-Array 1612 so konfiguriert, dass es parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann das Verarbeitungsarray 1612 zusätzliche Logik enthalten, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf, Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und anderer Vertex-Verarbeitungslogik. In mindestens einer Ausführungsform kann das Verarbeitungs-Array 1612 so konfiguriert sein, dass es auf die Grafikverarbeitung bezogene Shader-Programme ausführt, wie z.B. Vertex-Shader, Tesselations-Shader, Geometrie-Shader und Pixel-Shader, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1602 Daten aus dem Systemspeicher über die I/O-Einheit 1604 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung in dem On-Chip-Speicher (z.B. einem Parallelprozessorspeicher 1622) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform kann dann, wenn die Parallelverarbeitungseinheit 1602 zur Durchführung der Grafikverarbeitung verwendet wird, der Scheduler 1610 so konfiguriert sein, dass er eine Verarbeitungslast in ungefähr gleich große Aufgaben aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1614A-1614N des Verarbeitungsarrays 1612 zu ermöglichen. In mindestens einer Ausführungsform können Teile des Verarbeitungs-Arrays 1612 so konfiguriert sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Teil so konfiguriert sein, dass er ein Vertexshading und eine Topologieerzeugung durchführt, ein kann zweiter Teil so konfiguriert sein, dass er Tesselation und Geometrieshading durchführt, und kann ein dritter Teil so konfiguriert sein, dass er Pixelshading oder andere Bildschirmraumoperationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren der Cluster 1614A-1614N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zur weiteren Verarbeitung zwischen den Clustern 1614A-1614N übertragen werden können.
In mindestens einer Ausführungsform kann das Verarbeitungs-Array 1612 Verarbeitungs-Tasks empfangen, die über den Scheduler 1610 auszuführen sind, der Befehle zur Definition von Verarbeitungs-Tasks von dem Frontend 1608 empfängt. In mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten enthalten, z.B. Oberflächen-(Patch-)Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z.B. welches Programm auszuführen ist). In mindestens einer Ausführungsform kann der Scheduler 1610 so konfiguriert sein, dass er den Aufgaben entsprechende Indizes abruft oder Indizes von dem Frontend 1608 empfängt. In mindestens einer Ausführungsform kann das Frontend 1608 so konfiguriert sein, dass es sicherstellt, dass das Verarbeitungs-Array 1612 in einen gültigen Zustand versetzt wird, bevor eine durch eingehende Befehlspuffer (z.B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast initiiert wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1602 mit dem Parallelprozessorspeicher 1622 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1622 über eine Speicherkreuzschiene 1616 zugegriffen werden, die Speicheranforderungen von dem Verarbeitungs-Array 1612 sowie von der I/O-Einheit 1604 empfangen kann. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1616 über eine Speicherschnittstelle 1618 auf den Parallelprozessorspeicher 1622 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1618 mehrere Partitionseinheiten (z.B. eine Partitionseinheit 1620A, eine Partitionseinheit 1620B bis eine Partitionseinheit 1620N) beinhalten, die jeweils mit einem Teil (z.B. einer Speichereinheit) des Parallelprozessorspeichers 1622 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1620A-1620N so konfiguriert, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 1620A eine entsprechende erste Speichereinheit 1624A hat, eine zweite Partitionseinheit 1620B eine entsprechende Speichereinheit 1624B hat und eine N-te Partitionseinheit 1620N eine entsprechende N-te Speichereinheit 1624N hat. In mindestens einer Ausführungsform kann die Anzahl der Partitionseinheiten 1620A-1620N nicht gleich der Anzahl der Speichereinheiten sein.
In mindestens einer Ausführungsform können die Speichereinheiten 1624A-1624N verschiedene Arten von Speichervorrichtungen enthalten, einschließlich DRAM oder Grafik-Direktzugriffsspeicher, wie SGRAM, einschließlich GDDR-Speicher. In mindestens einer Ausführungsform können die Speichereinheiten 1624A-1624N auch 3D-Stapelspeicher enthalten, einschließlich, aber nicht beschränkt auf, Speicher mit hoher Bandbreite („HBM“). In mindestens einer Ausführungsform können Renderingziele, wie z.B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 1624A-1624N hinweg gespeichert werden, so dass die Partitionseinheiten 1620A-1620N Teile jedes Renderingziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 1622 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 1622 zugunsten eines einheitlichen Speicherdesigns, das den Systemspeicher in Verbindung mit dem lokalen Cachespeicher nutzt, ausgeschlossen sein.
In mindestens einer Ausführungsform kann jeder der Cluster 1614A-1614N des Verarbeitungs-Arrays 1612 Daten verarbeiten, die in jede der Speichereinheiten 1624A-1624N in dem Parallelprozessorspeicher 1622 geschrieben werden. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1616 so konfiguriert sein, dass sie eine Ausgabe jedes Clusters 1614A-1614N an eine beliebige Partitionseinheit 1620A-1620N oder an einen anderen Cluster 1614A-1614N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 1614A-1614N mit der Speicherschnittstelle 1618 über die Speicherkreuzschiene 1616 kommunizieren, um von verschiedenen externen Speichervorrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat die Speicherkreuzschiene 1616 eine Verbindung zu der Speicherschnittstelle 1618, um mit der I/O-Einheit 1604 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1622, so dass die Verarbeitungseinheiten in den verschiedenen Clustern 1614A-1614N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 1602 ist. In mindestens einer Ausführungsform kann die Speicherkreuzschiene 1616 virtuelle Kanäle verwenden, um Verkehrsstreams zwischen Clustern 1614A-1614N und Partitionseinheiten 1620A-1620N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1602 auf einer einzigen Steckkarte bzw. Add-in-Karte bereitgestellt sein, oder es können mehrere Add-in-Karten miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 1602 so konfiguriert sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Prozessorkernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1602 im Vergleich zu anderen Instanzen Gleitkommaeinheiten mit höherer Präzision enthalten. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1602 oder des Parallelprozessors 1600 enthalten, in einer Vielzahl von Konfigurationen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf, Desktop-, Laptop- oder Handheld-Personal Computer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
16B zeigt einen Verarbeitungscluster 1694, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Verarbeitungscluster 1694 in den in den 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens auszuführen. In mindestens einer Ausführungsform ist der Verarbeitungscluster 1694 in einer Parallelverarbeitungseinheit enthalten. In mindestens einer Ausführungsform ist der Verarbeitungscluster 1694 einer der Verarbeitungscluster 1614A-1614N von 16. In mindestens einer Ausführungsform kann der Verarbeitungscluster 1694 so konfiguriert sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingangsdaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD („Single Instruction, Multiple Data“)-Befehlsausgabetechniken verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Anweisungseinheiten bereitzustellen. In mindestens einer Ausführungsform werden SIMT („Single Instruction, Multiple Thread“)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Anweisungseinheit verwendet wird, die so konfiguriert ist, dass sie Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes Verarbeitungsclusters 1694 ausgibt.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1694 über einen Pipeline-Manager 1632 gesteuert werden, der Verarbeitungs-Tasks auf parallele SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 1632 Anweisungen von dem Scheduler 1610 von 16 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1634 und/oder eine Textureinheit 1636. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1634 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen in dem Verarbeitungscluster 1694 enthalten sein. In mindestens einer Ausführungsform können eine oder mehrere Instanzen des Grafik-Multiprozessors 1634 in dem Verarbeitungscluster 1694 enthalten sein. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1634 Daten verarbeiten und kann eine Datenkreuzschiene 1640 verwendet werden, um verarbeitete Daten an eines von mehreren möglichen Zielen, einschließlich anderer Shader-Einheiten, zu verteilen. In mindestens einer Ausführungsform kann der Pipeline-Manager 1632 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über die Datenkreuzschiene 1640 zu verteilen sind.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1634 innerhalb des Verarbeitungsclusters 1694 einen identischen Satz an funktioneller Ausführungslogik (z.B. arithmetische Logikeinheiten, Lade-/Speichereinheiten („LSUs“) usw.) enthalten. In mindestens einer Ausführungsform kann die funktionelle Ausführungslogik in einer Pipeline konfiguriert sein, in der neue Anweisungen ausgegeben werden können, bevor vorherige Anweisungen abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionelle Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit funktionellen Einheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von funktionellen Einheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1694 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt eine Thread-Gruppe ein Programm auf unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb des Grafik-Multiprozessors 1634 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads umfassen als die Anzahl der Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1634. In mindestens einer Ausführungsform können dann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines beinhaltet, eine oder mehrere der Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads als eine Anzahl von Verarbeitungs-Engines innerhalb des Grafik-Multiprozessors 1634 enthalten. Wenn eine Thread-Gruppe mehr Threads umfasst als die Anzahl der Verarbeitungs-Engines in dem Grafik-Multiprozessor 1634, kann die Verarbeitung in mindestens einer Ausführungsform über aufeinanderfolgende Taktzyklen hinweg durchgeführt werden. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf dem Grafik-Multiprozessor 1634 ausgeführt werden.
In mindestens einer Ausführungsform enthält der Grafik-Multiprozessor 1634 einen internen Cachespeicher, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1634 auf einen internen Cache verzichten und einen Cachespeicher (z.B. L1-Cache 1648) innerhalb des Verarbeitungsclusters 1694 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1634 auch Zugriff auf Level-2 („L2“)-Caches innerhalb von Partitionseinheiten (z.B. den Partitionseinheiten 1620A-1620N von 16A), die von allen Verarbeitungsclustern 1694 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1634 auch auf den globalen Off-Chip-Speicher zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher umfassen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 1602 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform umfasst der Verarbeitungscluster 1694 mehrere Instanzen des Grafik-Multiprozessors 1634, die sich gemeinsame Anweisungen und Daten teilen können, die in dem L1-Cache 1648 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1694 eine MMU 1645 enthalten, die so konfiguriert ist, dass sie virtuelle Adressen auf physische Adressen abbildet. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1645 innerhalb der Speicherschnittstelle 1618 von 16 befinden. In mindestens einer Ausführungsform enthält die MMU 1645 einen Satz von Seitentabelleneinträgen („PTEs“), die verwendet werden, um eine virtuelle Adresse auf eine physische Adresse einer Tile bzw. Kachel abzubilden, und optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 1645 Adressübersetzungs-Lookaside-Puffer („TLBs“) oder Caches enthalten, die sich in dem Grafik-Multiprozessor 1634 oder in dem L1-Cache 1648 oder in dem Verarbeitungscluster 1694 befinden können. In mindestens einer Ausführungsform wird eine physische Adresse verarbeitet, um die Lokalität des Oberflächendatenzugriffs zu verteilen, um ein effizientes Request Interleaving zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann ein Cache-Zeilenindex verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cachezeile ein Hit oder ein Miss ist.
In mindestens einer Ausführungsform kann der Verarbeitungscluster 1694 so konfiguriert sein, dass jeder Grafik-Multiprozessor 1634 mit einer Textureinheit 1636 gekoppelt ist, um Texturabbildungsoperationen, z.B. ein Bestimmen von Texturabtastpositionen, ein Lesen von Texturdaten und ein Filtern von Texturdaten. durchzuführen. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1 -Cache (nicht dargestellt) oder aus einem L1 -Cache innerhalb des Grafik-Multiprozessors 1634 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafik-Multiprozessor 1634 eine verarbeitete Aufgabe an die Datenkreuzschiene 1640 aus, um die verarbeitete Aufgabe einem anderen Verarbeitungscluster 1694 zur weiteren Verarbeitung bereitzustellen oder um die verarbeitete Aufgabe in einem L2-Cache, einem lokalen Parallelprozessorspeicher oder einem Systemspeicher über die Speicherkreuzschiene 1616 zu speichern. In mindestens einer Ausführungsform ist eine Pre-Raster-Operations-Einheit („preROP“) 1642 so konfiguriert, dass sie Daten von dem Grafik-Multiprozessor 1634 empfängt und Daten an ROP-Einheiten weiterleitet, die sich bei den hierin beschriebenen Partitionseinheiten (z.B. den Partitionseinheiten 1620A-1620N in 16) befinden können. In mindestens einer Ausführungsform kann die PreROP 1642 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
16C veranschaulicht einen Grafik-Multiprozessor 1696, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1696 der Grafik-Multiprozessor 1634 von 16B. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1696 mit dem Pipeline-Manager 1632 des Verarbeitungsclusters 1694 gekoppelt. In mindestens einer Ausführungsform hat der Grafik-Multiprozessor 1696 eine Ausführungs-Pipeline, die unter anderem einen Anweisungscache 1652, eine Anweisungseinheit 1654, eine Adressabbildungseinheit 1656, eine Registerdatei 1658, einen oder mehrere GPGPU-Kerne 1662 und eine oder mehrere LSUs 1666 beinhaltet. Die GPGPU-Kerne 1662 und die LSUs 1666 sind über eine Speicher- und Cache-Verbindung 1668 mit dem Cachespeicher 1672 und dem gemeinsamen Speicher 1670 gekoppelt.
In mindestens einer Ausführungsform empfängt der Anweisungscache 1652 einen Stream bzw. Strom von auszuführenden Befehlen von dem Pipeline-Manager 1632. In mindestens einer Ausführungsform werden die Befehle in dem Anweisungscache 1652 zwischengespeichert und von der Anweisungseinheit 1654 zur Ausführung bereitgestellt. In mindestens einer Ausführungsform kann die Anweisungseinheit 1654 Anweisungen als Thread-Gruppen (z.B. Warps) versenden, wobei jeder Thread einer Thread-Gruppe einer anderen Ausführungseinheit innerhalb des GPGPU-Kerns 1662 zugewiesen ist. In mindestens einer Ausführungsform kann ein Befehl durch Spezifizieren einer Adresse in einem einheitlichen Adressraum auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 1656 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die LSUs 1666 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 1658 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 1696 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1658 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 1662, LSUs 1666) des Grafik-Multiprozessors 1696 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 1658 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 1658 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 1658 zwischen verschiedenen Thread-Gruppen aufgeteilt, die von dem Grafik-Multiprozessor 1696 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 1662 jeweils FPUs und/oder Integer-ALUs enthalten, die zur Ausführung von Anweisungen des Grafik-Multiprozessors 1696 verwendet werden. Die GPGPU-Kerne 1662 können eine ähnliche Architektur aufweisen oder sich in der Architektur unterscheiden. In mindestens einer Ausführungsform enthält ein erster Teil der GPGPU-Kerne 1662 eine FPU mit einfacher Genauigkeit und eine Integer-ALU, während ein zweiter Teil der GPGPU-Kerne 1662 eine FPU mit doppelter Genauigkeit enthält. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1696 zusätzlich eine oder mehrere Funktionseinheiten mit fester Funktion oder mit Sonderfunktion enthalten, um spezifische Funktionen wie Kopierrechteck- oder Pixelmischoperationen durchzuführen. In mindestens einer Ausführungsform können einer oder mehrere der GPGPU-Kerne 1662 auch eine Logik mit fester oder spezieller Funktion enthalten.
In mindestens einer Ausführungsform enthalten die GPGPU-Kerne 1662 SIMD-Logik, die in der Lage ist, einen einzigen Befehl auf mehreren Datensätzen auszuführen. In mindestens einer Ausführungsform können die GPGPU-Kerne 1662 physisch SIMD4-, SIMD8- und SIMD16-Anweisungen und logisch SIMD1-, SIMD2- und SIMD32-Anweisungen ausführen. In mindestens einer Ausführungsform können SIMD-Befehle für die GPGPU-Kerne 1662 zur Kompilierzeit von einem Shader-Compiler generiert werden oder automatisch generiert werden, wenn Programme ausgeführt werden, die für Single Program Multiple Data („SPMD“) oder SIMT-Architekturen geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines für ein SIMT-Ausführungsmodell konfigurierten Programms über eine einzige SIMD-Anweisung ausgeführt werden. Zum Beispiel können in mindestens einer Ausführungsform acht SIMT-Threads, die die gleichen oder ähnliche Operationen ausführen, parallel über eine einzige SIMD8-Logikeinheit ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1668 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 1696 mit der Registerdatei 1658 und dem gemeinsamen Speicher 1670 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1668 eine Kreuzschienenverbindung, die es der LSU 1666 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 1670 und der Registerdatei 1658 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 1658 mit derselben Frequenz arbeiten wie die GPGPU-Kerne 1662, so dass die Datenübertragung zwischen den GPGPU-Kernen 1662 und der Registerdatei 1658 eine sehr geringe Latenz aufweist. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1670 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1696 ausgeführt werden. In mindestens einer Ausführungsform kann der Cachespeicher 1672 z.B. als Datencache verwendet werden, um Texturdaten zu cachen, die zwischen Funktionseinheiten und der Textureinheit 1636 kommuniziert werden. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1670 auch als programmverwalteter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf den GPGPU-Kernen 1662 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die in dem Cachespeicher 1672 gespeichert sind, programmatisch Daten in dem gemeinsam genutzten Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie hierin beschrieben, kommunikativ mit einem Hostprozessor/mit Kernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyse-operationen und verschiedene Universal-GPU-Funktionen (GPGPU) zu beschleunigen. In mindestens einer Ausführungsform kann eine GPU über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie beispielsweise PCIe oder NVLink) mit dem Hostprozessor/mit Kernen kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann ein Grafikprozessor auf demselben Gehäuse oder Chip wie die Kerne integriert sein und mit den Kernen über einen Prozessorbus/einen Interconnect kommunizieren, der sich innerhalb eines Gehäuses oder eines Chips befindet. In mindestens einer Ausführungsform können Prozessorkerne unabhängig von der Art und Weise, in der ein Grafikprozessor verbunden ist, dem Grafikprozessor Arbeit in Form von Sequenzen von Befehlen/Anweisungen, die in einem WD enthalten sind, zuweisen. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logik zur effizienten Verarbeitung dieser Befehle/Anweisungen.
17 zeigt einen Grafikprozessor 1700, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafikprozessor 1700 in den in den 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens auszuführen. Zum Beispiel kann kann der Grafikprozessor 1700 die GPU 120 von 1 sein. In mindestens einer Ausführungsform umfasst der Grafikprozessor 1700 eine Ringverbindung 1702, ein Pipeline-Frontend 1704, eine Medien Engine 1737 und Grafikkerne 1780A-1780N. In mindestens einer Ausführungsform verbindet die Ringverbindung 1702 den Grafikprozessor 1700 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 1700 einer von vielen Prozessoren, die in ein Multikern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 1700 Stapel von Befehlen über die Ringverbindung 1702. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehlsstreamer 1703 in dem Pipeline-Frontend 1704 interpretiert. In mindestens einer Ausführungsform enthält der Grafikprozessor 1700 eine skalierbare Ausführungslogik zur Durchführung der 3D-Geometrieverarbeitung und der Medienverarbeitung über den/die Grafikkern(e) 1780A-1780N. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1703 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 1736. In mindestens einer Ausführungsform liefert der Befehlsstreamer 1703 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 1734, das mit einer Medien-Engine 1737 gekoppelt ist. In mindestens einer Ausführungsform umfasst die Medien-Engine 1737 eine Video Quality Engine („VQE“) 1730 für die Video- und Bildnachbearbeitung und eine Multiformat-Codier-/ Decodier-Engine („MFX“) 1733 für die hardwarebeschleunigte Codierung und Decodierung von Mediendaten. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 1736 und die Medien-Engine 1737 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 1780A bereitgestellt werden.
In mindestens einer Ausführungsform enthält der Grafikprozessor 1700 skalierbare Thread-Ausführungsressourcen mit modularen Grafikkernen 1780A-1780N (manchmal als Kern-Slices bezeichnet), die jeweils mehrere Subkerne 1750A-1750N, 1760A-1760N (manchmal als Kern-Sub-Slices bezeichnet) aufweisen. In mindestens einer Ausführungsform kann der Grafikprozessor 1700 eine beliebige Anzahl von Grafikkernen 1780A bis 1780N aufweisen. In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1700 einen Grafikkern 1780A mit mindestens einem ersten Subkern 1750A und einem zweiten Subkern 1760A. In mindestens einer Ausführungsform ist der Grafikprozessor 1700 ein Prozessor mit geringem Stromverbrauch und einem einzigen Subkern (z.B. dem Subkern 1750A). In mindestens einer Ausführungsform beinhaltet der Grafikprozessor 1700 mehrere Grafikkerne 1780A-1780N, die jeweils einen Satz erster Subkerne 1750A-1750N und einen Satz zweiter Subkerne 1760A-1760N umfassen. In mindestens einer Ausführungsform enthält jeder Subkern in den ersten Subkernen 1750A-1750N mindestens einen ersten Satz von Ausführungseinheiten („EUs“) 1752A-1752N und Medien-/Textur-Sampler 1754A-1754N. In mindestens einer Ausführungsform enthält jeder Subkern in den zweiten Subkernen 1760A-1760N mindestens einen zweiten Satz von Ausführungseinheiten 1762A-1762N und Samplern 1764A-1764N. In mindestens einer Ausführungsform teilt sich jeder Subkern 1750A-1750N, 1760A-1760N einen Satz von gemeinsam genutzten Ressourcen 1770A-1770N. In mindestens einer Ausführungsform umfassen die gemeinsam genutzten Ressourcen 1770 den gemeinsam genutzten Cachespeicher und die Pixeloperationslogik.
18 veranschaulicht einen Prozessor 1800, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 1800, ohne Beschränkung darauf, Logikschaltungen zur Ausführung von Befehlen enthalten. In mindestens einer Ausführungsform ist der Prozessor 1800 in den in den 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens auszuführen. Zum Beispiel kann der Prozessor 1800 die CPU 102 von 1 sein. In mindestens einer Ausführungsform kann der Prozessor 1800 Befehle ausführen, einschließlich x86-Befehle, ARM-Befehle, spezielle Befehle für ASICs usw. In mindestens einer Ausführungsform kann der Prozessor 1810 Register enthalten, um gepackte Daten zu speichern, wie z.B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl in Ganzzahl- als auch in Gleitkommaform verfügbar sind, mit gepackten Datenelementen arbeiten, die SIMD- und Streaming-SIMD-Erweiterungsbefehle („SSE“) begleiten. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden aufnehmen. In mindestens einer Ausführungsform können die Prozessoren 1810 Anweisungen zur Beschleunigung von CUDA-Programmen ausführen.
In mindestens einer Ausführungsform enthält der Prozessor 1800 ein In-Order-Front-End („Front-End“) 1801 zum Abrufen von auszuführenden Anweisungen und zur Vorbereitung von Anweisungen, die später in der Prozessor-Pipeline zu verwenden sind. In mindestens einer Ausführungsform kann das Front-End 1801 mehrere Einheiten beinhalten. In mindestens einer Ausführungsform holt ein Anweisungs-Vorabrufer bzw. -Prefetcher 1826 Anweisungen aus dem Speicher und leitet sie an einen Anweisungs-Decodierer 1828 weiter, der seinerseits Anweisungen decodiert oder interpretiert. In mindestens einer Ausführungsform decodiert der Anweisungs-Decodierer 1828 beispielsweise eine empfangene Anweisung in eine oder mehrere Operationen, die als „Mikroanweisungen“ oder „Mikrooperationen“ (auch „mikro-ops“ oder „uops“ genannt) bezeichnet werden, um sie auszuführen. In mindestens einer Ausführungsform zerlegt der Anweisungs-Decodierer 1828 die Anweisung in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Ausführung von Operationen verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 1830 decodierte Uops in programmgeordnete Sequenzen oder Traces in einer Uop-Warteschlange 1834 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform stellt dann, wenn der Trace-Cache 1830 auf eine komplexe Anweisung stößt, ein Mikrocode-ROM 1832 Uops bereit, die zum Abschluss einer Operation benötigt werden.
In mindestens einer Ausführungsform können einige Anweisungen in eine einzige Mikro-Op umgewandelt werden, während andere mehrere Mikro-Ops benötigen, um den vollen Betriebsablauf abzuschließen. In mindestens einer Ausführungsform kann der Anweisungs-Decodierer 1828 auf den Mikrocode-ROM 1832 zugreifen, wenn mehr als vier Mikro-Ops für die Ausführung einer Anweisung erforderlich sind. In mindestens einer Ausführungsform kann eine Anweisung in eine kleine Anzahl von Mikro-Ops für die Verarbeitung in dem Anweisungs-Decodierer 1828 decodiert werden. In mindestens einer Ausführungsform kann eine Anweisung in dem Mikrocode-ROM 1832 gespeichert werden, falls eine Anzahl von Mikro-Ops zur Ausführung der Operation benötigt wird. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 1830 auf ein programmierbares Logik-Array („PLA“) als Einstiegspunkt, um einen korrekten Mikroanweisungszeiger zum Lesen von Mikrocode-Sequenzen zu bestimmen, um einen oder mehrere Anweisungen aus dem Mikrocode-ROM 1832 zu vervollständigen. In mindestens einer Ausführungsform kann das Front-End 1801 der Maschine, nachdem der Mikrocode-ROM 1832 die Sequenzierung von Mikro-Ops für eine Anweisung beendet hat, das Abrufen von Mikro-Ops aus dem Trace-Cache 1830 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Engine („Out of Order Engine“) 1803 Anweisungen für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss von Anweisungen zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie eine Pipeline durchlaufen und für die Ausführung geplant werden. Die Out-of-Order-Ausführungslogik 1803 beinhaltet, ohne darauf beschränkt zu sein, einen Allokator/Register-Umbenenner 1840, eine Speicher-Uop-Warteschlange 1842, eine Ganzzahl-/Gleitkomma-Uop-Warteschlange 1844, einen Speicher-Scheduler 1846, einen schnellen Scheduler 1802, einen langsamen/allgemeinen Gleitkomma-Scheduler („langsamer/allgemeiner FP-Scheduler“) 1804 und einen einfachen Gleitkomma-Scheduler („einfacher FP-Scheduler“) 1806. In mindestens einer Ausführungsform werden der schnelle Scheduler 1802, der langsame/allgemeine Gleitkomma-Scheduler 1804 und der einfache Gleitkomma-Scheduler 1806 hierin auch gemeinsam als „Uop-Scheduler 1802, 1804, 1806“ bezeichnet. Der Allocator/Register-Umbenenner 1840 weist Maschinenpuffer und Ressourcen zu, die jede Uop zur Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allocator/Register-Umbenenner 1840 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allocator/Register-Umbenenner 1840 auch einen Eintrag für jede Uop in einer von zwei Uop-Warteschlangen zu, der Speicher-Uop-Warteschlange 1842 für Speicheroperationen und der Ganzzahl-/Gleitkomma-Uop-Warteschlange 1844 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 1846 und den Uop-Schedulern 1802, 1804, 1806. In mindestens einer Ausführungsform bestimmen die Uop-Scheduler 1802, 1804, 1806, wann eine Uop zur Ausführung bereit ist, basierend auf der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungs-ressourcen, die Uops benötigen, um ihre Operation abzuschließen. In mindestens einer Ausführungsform kann der schnelle Scheduler 1802 in jeder Hälfte des Haupttaktzyklus terminieren, während der langsame/allgemeine Gleitkomma-Scheduler 1804 und der einfache Gleitkomma-Scheduler 1806 einmal pro Hauptprozessortaktzyklus terminieren können. In mindestens einer Ausführungsform arbitrieren die Uop-Scheduler 1802, 1804, 1806 für Versende- bzw. Dispatch-Ports, um Uops für die Ausführung zu planen.
In mindestens einer Ausführungsform beinhaltet der Ausführungsblock 1811, ohne Beschränkung darauf, eine Ganzzahl-Registerdatei/ein Bypass-Netzwerk 1808, eine Gleitkommaregisterdatei/ein Bypass-Netzwerk („FP-Registerdatei/ein Bypass-Netzwerk“) 1810, Adressgenerierungseinheiten („AGUs“) 1812 und 1814, schnelle ALUs bzw. S-ALUSs 1816 und 1818, eine langsame ALU bzw. L-ALU 1820, eine Gleitkomma-ALU („FP“) 1822 und eine Gleitkomma-Bewegungseinheit („FP-Move“) 1824. In mindestens einer Ausführungsform werden die Ganzzahl-Registerdatei/das Bypass-Netzwerk 1808 und die Gleitkomma-Registerdatei/das Bypass-Netzwerk 1810 hierin auch als „Registerdateien 1808, 1810“ bezeichnet. In mindestens einer Ausführungsform werden die AGUs 1812 und 1814, die schnellen ALUs 1816 und 1818, die langsame ALU 1820, die Gleitkomma-ALU 1822 und die Gleitkomma-Bewegungseinheit 1824 hierin auch als „Ausführungseinheiten 1812, 1814, 1816, 1818, 1820, 1822 und 1824“ bezeichnet. In mindestens einer Ausführungsform kann ein Ausführungsblock, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Bypass-Netzwerken, Adressgenerierungseinheiten und Ausführungseinheiten in beliebiger Kombination enthalten.
In mindestens einer Ausführungsform können die Registerdateien 1808, 1810 zwischen den Uop-Schedulern 1802, 1804, 1806 und den Ausführungseinheiten 1812, 1814, 1816, 1818, 1820, 1822 und 1824 angeordnet sein. In mindestens einer Ausführungsform führt das Ganzzahl-Registerdatei/das Bypass-Netzwerk 1808 Ganzzahloperationen durch. In mindestens einer Ausführungsform führt die Gleitkommaregisterdatei/das Bypass-Netzwerk 1810 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 1808, 1810, ohne Beschränkung darauf, ein Bypass-Netzwerk beinhalten, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umgehen oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 1808, 1810 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Ganzzahl-Registerdatei/das Bypass-Netzwerk 1808, ohne Beschränkung darauf, zwei separate Registerdateien beinhalten, eine Registerdatei für Daten niedriger Ordnung mit 32 Bits und eine zweite Registerdatei für Daten hoher Ordnung mit 32 Bits. In mindestens einer Ausführungsform kann die Gleitkomma-Registerdatei/das Bypass-Netzwerk 1810, ohne Beschränkung darauf, 128 Bit breite Einträge enthalten, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit haben.
In mindestens einer Ausführungsform können die Ausführungseinheiten 1812, 1814, 1816, 1818, 1820, 1822, 1824 Anweisungen ausführen. In mindestens einer Ausführungsform speichern Registerdateien 1808, 1810 Ganzzahl- und Gleitkomma-Daten-Operandenwerte, die Mikroanweisungen ausführen müssen. In mindestens einer Ausführungsform kann der Prozessor 1800, ohne Beschränkung darauf, eine beliebige Anzahl und Kombination von Ausführungseinheiten 1812, 1814, 1816, 1818, 1820, 1822, 1824 enthalten. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1822 und die Gleitkomma-Bewegungseinheit 1824 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 1822, ohne Beschränkung darauf, einen 64-Bit-mal-64-Bit-Gleitkomma-Teiler enthalten, um die Mikrooperationen Dividieren, Quadratwurzel und Rest auszuführen. In mindestens einer Ausführungsform können Anweisungen, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an die schnellen ALUs 1816, 1818 übergeben werden. In mindestens einer Ausführungsform können die schnellen ALUS 1816, 1818 schnelle Operationen mit einer effektiven Latenz von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen Ganzzahloperationen an die langsame ALU 1820, da die langsame ALU 1820, ohne Beschränkung darauf, Ganzzahl-Ausführungshardware für Operationen mit langer Latenzzeit enthalten kann, wie z.B. einen Multiplizierer, Verschiebungen, Flag-Logik und Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicher-Lade-/Speicher-Operationen von den AGUs 1812, 1814 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 1816, die schnelle ALU 1818 und die langsame ALU 1820 Ganzzahloperationen an 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 1816, die schnelle ALU 1818 und die langsame ALU 1820 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, einschließlich sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1822 und die Gleitkomma-Bewegungseinheit („FP MOVE“) 1824 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 1822 und die Gleitkomma-Bewegungseinheit 1824 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform versenden die Uop-Scheduler 1802, 1804, 1806 abhängige Operationen, bevor die Ausführung der übergeordneten Last beendet ist. Da in mindestens einer Ausführungsform UOPs spekulativ geplant und in dem Prozessor 1800 ausgeführt werden können, kann der Prozessor 1800 auch Logik zur Behandlung von Speicherfehlern enthalten. In mindestens einer Ausführungsform kann es dann, wenn eine Datenlast in einem Datencache fehlschlägt, abhängige Operationen in der Pipeline geben, die einen Scheduler mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiedergabemechanismus Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform müssen abhängige Operationen möglicherweise erneut abgespielt werden, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Scheduler und Wiedergabemechanismen von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Anweisungen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb eines Prozessors (aus der Sicht eines Programmierers) nutzbar sein können. In mindestens einer Ausführungsform brauchen die Register nicht auf einen bestimmten Schaltungstyp beschränkt zu sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und die hierin beschriebenen Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform speichern Ganzzahlregister 32-Bit-Ganzzahl-Daten. Eine Registerdatei von mindestens einer Ausführungsform enthält auch acht Multimedia-SIMD-Register für gepackte Daten.
19 zeigt einen Prozessor 1900, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Prozessor 1900 in den in den 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens auszuführen. Zum Beispiel kann der Prozessor 1900 die CPU 102 von 1 sein. In mindestens einer Ausführungsform beinhaltet der Prozessor 1900, ohne Beschränkung darauf, einen oder mehrere Prozessorkerne („Kerne“) 1902A-1902N, eine integrierte Speichersteuerung 1914 und einen integrierten Grafikprozessor 1908. In mindestens einer Ausführungsform kann der Prozessor 1900 zusätzliche Kerne bis hin zu und einschließlich des zusätzlichen Prozessorkerns 1902N enthalten, der durch gestrichelte, linierte Kästen dargestellt ist. In mindestens einer Ausführungsform enthält jeder der Prozessorkerne 1902A-1902N eine oder mehrere interne Cacheeinheiten 1904A-1904N. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cacheeinheiten 1906.
In mindestens einer Ausführungsform repräsentieren die internen Cacheeinheiten 1904A-1904N und die gemeinsam genutzten Cacheeinheiten 1906 eine Cachespeicherhierarchie innerhalb des Prozessors 1900. In mindestens einer Ausführungsform können die Cachespeichereinheiten 1904A-1904N mindestens eine Ebene von Befehls- und Daten-Cache innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen von gemeinsam genutztem Mid-Level-Cache, wie z.B. L2, L3, Ebene 4 („L4“) oder andere Cacheebenen, beinhalten, wobei eine höchste Cacheebene vor dem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cacheeinheiten 1906 und 1904A-1904N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 1900 auch einen Satz von einer oder mehreren Bussteuereinheiten 1916 und einen Systemagent-Kern 1910 enthalten. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuereinheiten 1916 einen Satz von Peripheriebussen, wie z. B. einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform stellt der Systemagent-Kern 1910 Verwaltungsfunktionen für verschiedene Prozessorkomponenten bereit. In mindestens einer Ausführungsform enthält der Systemagent-Kern 1910 einen oder mehrere integrierte Speichersteuerungen 1914 zur Verwaltung des Zugriffs auf verschiedene externe Speichervorrichtungen (nicht gezeigt).
In mindestens einer Ausführungsform beinhalten einer oder mehrere der Prozessorkerne 1902A-1902N Unterstützung für gleichzeitiges Multithreading. In mindestens einer Ausführungsform enthält der Systemagent-Kern 1910 Komponenten zum Koordinieren und Betreiben der Prozessorkerne 1902A-1902N während der Multithreading-Verarbeitung. In mindestens einer Ausführungsform kann der Systemagent-Kern 1910 zusätzlich eine Leistungssteuerungseinheit („PCU“) enthalten, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 1902A-1902N und des Grafikprozessors 1908 beinhaltet.
In mindestens einer Ausführungsform enthält der Prozessor 1900 zusätzlich einen Grafikprozessor 1908 zur Ausführung von Grafikverarbeitungsoperationen. In mindestens einer Ausführungsform ist der Grafikprozessor 1908 mit gemeinsam genutzten Cacheeinheiten 1906 und dem Systemagent-Kern 1910 gekoppelt, einschließlich einer oder mehrerer integrierter Speichersteuerungen 1914. In mindestens einer Ausführungsform enthält der Systemagent-Kern 1910 auch eine Anzeigesteuerung 1911, um die Ausgabe des Grafikprozessors an ein oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann die Anzeigesteuerung 1911 auch ein separates Modul sein, das über mindestens eine Verbindung bzw. einen Interconnect mit dem Grafikprozessor 1908 gekoppelt ist, oder kann in den Grafikprozessor 1908 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 1912 verwendet, um interne Komponenten des Prozessors 1900 zu koppeln. In mindestens einer Ausführungsform kann auch eine alternative Verbindungseinheit verwendet werden, z.B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 1908 über eine I/O-Verbindung 1913 mit der Ringverbindung 1912 gekoppelt.
In mindestens einer Ausführungsform repräsentiert die I/O-Verbindung 1913 mindestens eine von mehreren Arten von I/O-Verbindungen, einschließlich einer On-Package-I/O-Verbindung, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 1918, wie z.B. einem eDRAM-Modul, erleichtert. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 1902A-1902N und der Grafikprozessor 1908 eingebettete Speichermodule 1918 als gemeinsame LLC.
In mindestens einer Ausführungsform sind die Prozessorkerne 1902A-1902N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 1902A-1902N heterogen in Bezug auf die ISA, wobei ein oder mehrere Prozessorkerne 1902A-1902N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 1902A-1902N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 1902A-1902N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einer relativ höheren Leistungsaufnahme mit einem oder mehreren Kernen mit einer niedrigeren Leistungsaufnahme gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 1900 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
20 veranschaulicht einen Grafikprozessorkern 2000, gemäß mindestens einer beschriebenen Ausführungsform. Bei mindestens einer Ausführungsform ist der Grafikprozessorkern 2000 in den in den 1-3 offenbarten Systemen vorhanden oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens 400 auszuführen. Der Grafikprozessorkern 2000 kann zum Beispiel der in 1 gezeigte GPU-Kern 125, 130 und 135 sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2000 in einem Grafikkern-Array enthalten. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2000, der manchmal auch als ein Core Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2000 beispielhaft für ein Grafikkern-Slice, und ein Grafikprozessor, wie hierin beschrieben, kann mehrere Grafikkern-Slices enthalten, die auf den angestrebten Energie- und Leistungsumfängen basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 2000 einen Festfunktionsblock 2030 enthalten, der mit mehreren Subkernen 2001A-2001 F gekoppelt ist, die auch als Sub-Slices bezeichnet werden und modulare Blöcke von Logik allgemeiner und fester Funktion enthalten.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2030 eine Geometrie/Festfunktions-Pipeline 2036, die von allen Subkernen in dem Grafikprozessor 2000, z.B. in Grafikprozessor-Implementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch, gemeinsam genutzt werden kann. In mindestens einer Ausführungsform beinhaltet die Geometrie/Festfunktions-Pipeline 2036 eine 3D-Festfunktions-Pipeline, eine Video-Frontend-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified Return Puffer-Manager, der Unified Return Puffer verwaltet.
In mindestens einer Ausführungsform beinhaltet der Festfunktionsblock 2030 darüber hinaus eine Grafik-SoC-Schnittstelle 2037, einen Grafik-Mikrocontroller 2038 und eine Medienpipeline 2039. Die Grafik-SoC-Schnittstelle 2037 stellt eine Schnittstelle zwischen dem Grafikkern 2000 und anderen Prozessorkernen innerhalb einer integrierten SoC-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2038 ein programmierbarer Subprozessor, der so konfiguriert werden kann, dass er verschiedene Funktionen des Grafikprozessors 2000 verwaltet, einschließlich Thread-Versendung, Planung und Präemption. In mindestens einer Ausführungsform enthält die Medienpipeline 2039 Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten. In mindestens einer Ausführungsform implementiert die Medienpipeline 2039 Medienoperationen über Anforderungen an die Rechen- oder Abtastlogik innerhalb der Subkerne 2001-2001F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2037 dem Grafikkern 2000 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten LLC-Speicher, System-RAM und/oder eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2037 auch Kommunikation mit Vorrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z.B. Kamera-Bildgebungs-Pipelines, und ermöglicht sie die Verwendung von und/oder implementiert globale(n) Speicheratome(n), die von einem Grafikkern 2000 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2037 auch Energieverwaltungssteuerungen für den Grafikkern 2000 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2000 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2037 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so konfiguriert sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2039 gesendet werden, wenn Medienoperationen durchzuführen sind, oder an eine Geometrie- und Festfunktions-Pipeline (z.B. die Geometrie- und Festfunktions-Pipeline 2036, die Geometrie- und Festfunktions-Pipeline 2014), wenn Grafikverarbeitungsoperationen durchzuführen sind.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2038 so konfiguriert sein, dass er verschiedene Planungs- und Verwaltungs-Tasks für den Grafikkern 2000 durchführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2038 die Planung von Grafik- und/oder Rechenlasten auf verschiedenen parallelen Grafik-Engines in den Arrays 2002A-2002F, 2004A-2004F der Ausführungseinheiten (EU) in den Subkernen 2001A-2001 F durchführen. In mindestens einer Ausführungsform kann Hostsoftware, die auf einem CPU-Kern eines SoC mit Grafikkern 2000 ausgeführt wird, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform umfassen die Planungsvorgänge ein Bestimmen, welche Arbeitslast als nächstes auszuführen ist, ein Übermitteln einer Arbeitslast an einen Befehlsstreamer, ein Vorziehen bestehender Arbeitslasten, die auf einer Engine laufen, ein Überwachen des Fortschritts einer Arbeitslast und ein Benachrichtigen der Hostsoftware, wenn eine Arbeitslast abgeschlossen ist. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2038 auch Stromsparzustände oder Leerlaufzustände für den Grafikkern 2000 erleichtern, indem er dem Grafikkern 2000 eine Fähigkeit bereitstellt, Register innerhalb des Grafikkerns 2000 über Stromsparzustandsübergänge hinweg unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2000 mehr oder weniger als die dargestellten Subkerne 2001A-2001 F haben, bis hin zu N modularen Subkernen. Für jeden Satz von N Subkernen kann der Grafikkern 2000 in mindestens einer Ausführungsform auch eine gemeinsam genutzte Funktionslogik 2010, einen gemeinsam genutzten Speicher und/oder Cachespeicher 2012, eine Geometrie-/ Festfunktions-Pipeline 2014 sowie eine zusätzliche Festfunktionslogik 2016 zur Beschleunigung verschiedener Grafik- und Rechenverarbeitungsvorgänge beinhalten. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2010 Logikeinheiten (z.B. Sampler-, Mathematik- und/oder Inter-Thread-Kommunikationslogik) umfassen, die von allen N Subkernen innerhalb des Grafikkerns 2000 gemeinsam genutzt werden können. Der gemeinsam genutzte Speicher und/oder Cachespeicher 2012 kann ein LLC für N Subkerne 2001 A-2001 F innerhalb des Grafikkerns 2000 sein und kann auch als gemeinsam genutzter Speicher dienen, auf den mehrere Subkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktions-Pipeline 2014 anstelle der Geometrie-/Festfunktions-Pipeline 2036 innerhalb des Festfunktionsblocks 2030 enthalten sein und kann gleiche oder ähnliche Logikeinheiten beinhalten.
In mindestens einer Ausführungsform beinhaltet der Grafikkern 2000 zusätzliche feste Funktionslogik 2016, die verschiedene feste Funktionsbeschleunigungslogik zur Verwendung durch den Grafikkern 2000 enthalten kann. In mindestens einer Ausführungsform umfasst die zusätzliche Festfunktionslogik 2016 eine zusätzliche Geometrie-Pipeline für die Verwendung im positionsabhängigen Shading. Bei positionsabhängigem Shading existieren mindestens zwei Geometrie-Pipelines, d.h. eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2016, 2036, und eine Cull-Pipeline, bei der es sich um eine zusätzliche Geometrie-Pipeline handelt, die in der zusätzlichen Festfunktionslogik 2016 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline unterschiedliche Instanzen einer Anwendung ausführen, wobei jede Instanz einen separaten Kontext hat. In mindestens einer Ausführungsform kann positionsabhängiges Shading lange Cull-Läufe von verworfenen Dreiecken ausblenden, wodurch das Shading in einigen Fällen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2016 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da eine Cull-Pipeline ein Positionsattribut von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Buffer durchzuführen. In mindestens einer Ausführungsform kann eine Cull-Pipeline generierte kritische Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke gecullt sind. In mindestens einer Ausführungsform kann eine vollständige Pipeline (die in diesem Fall als eine Replay-Pipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um gecullte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2016 auch eine allgemeine Verarbeitungsbeschleunigungslogik, wie z.B. eine Festfunktions-Matrixmultiplikationslogik, zur Beschleunigung von CUDA-Programmen beinhalten.
In mindestens einer Ausführungsform enthält jeder Grafiksubkern 2001A-2001 F einen Satz von Ausführungsressourcen, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen im Ansprechen auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform beinhalten die Grafiksubkerne 2001A-2001 F mehrere EU-Arrays 2002A-2002F, 2004A-2004F, Thread-Dispatch- und Inter-Thread-Kommunikationslogik („TD/IC“) 2003A-2003F, einen 3D (z.B. Textur-)- Sampler 2005A-2005F, einen Media-Sampler 2006A-2006F, einen Shader-Prozessor 2007A-2007F und gemeinsam genutzten lokalen Speicher („SLM“) 2008A-2008F. Die EU-Arrays 2002A-2002F, 2004A-2004F enthalten jeweils mehrere Ausführungseinheiten, welche GPGPUs sind, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen im Dienste einer Grafik-, Medien- oder Rechenoperation durchzuführen, einschließlich Grafik-, Medien- oder Rechen-Shader-Programmen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2003A-2003F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Subkerns durch und erleichtert Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Subkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Sampler 2005A-2005F Textur- oder andere auf 3D-Grafik bezogene Daten in den Speicher einlesen. In mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines Texturformats, das mit einer bestimmten Textur verbunden ist, unterschiedlich lesen. In mindestens einer Ausführungsform kann der Media-Sampler 2006A-2006F ähnliche Lesevorgänge auf der Grundlage eines Typs und eines Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Subkern 2001A-2001F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler enthalten. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Subkerne 2001A-2001 F ausgeführt werden, den gemeinsamen lokalen Speicher 2008A-2008F innerhalb jedes Subkerns nutzen, damit Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher ausgeführt werden können.
21 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 2100, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2100 in den in den 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens auszuführen. Zum Beispiel kann die PPU 2100 die GPU 120 von 1 sein. In mindestens einer Ausführungsform ist die PPU 2100 mit maschinenlesbarem Code konfiguriert, der, wenn er von der PPU 2100 ausgeführt wird, die PPU 2100 veranlasst, einige oder alle der hierin beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 2100 ein Multi-Thread-Prozessor, der auf einer oder mehreren Vorrichtungen mit integrierten Schaltkreisen implementiert ist und der Multithreading als eine latenzverbergende Technik nutzt, um computerlesbare Anweisungen (auch als maschinenlesbare Anweisungen oder einfach Anweisungen bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungs-Thread und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2100 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 2100 eine GPU, die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten zur Anzeige auf einer Anzeigevorrichtung, wie z.B. einer LCD-Vorrichtung, zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2100 verwendet, um Berechnungen wie lineare Algebra-Operationen und Machine-Learning-Operationen durchzuführen. 21 veranschaulicht ein Beispiel für einen Parallelprozessor nur zu darstellenden Zwecken und ist als nicht ein beschränkendes Beispiel für eine Prozessorarchitektur zu verstehen, die in mindestens einer Ausführungsform implementiert sein kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2100 so konfiguriert, dass sie High Performance Computing („HPC“)-, Rechenzentrums- und Machine Learning-Anwendungen beschleunigen. In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2100 für die Beschleunigung von CUDA-Programmen konfiguriert. In mindestens einer Ausführungsform beinhaltet die PPU 2100, ohne Beschränkung darauf, eine I/O-Einheit 2106, eine Frontend-Einheit 2110, eine Scheduler-Einheit 2112, eine Arbeitsverteilungseinheit 2114, einen Hub 2116, eine Kreuzschiene bzw. Crossbar („Xbar“) 2120, einen oder mehrere Universalverarbeitungscluster („GPCs“) 2118 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2122. In mindestens einer Ausführungsform ist die PPU 2100 mit einem Hostprozessor oder anderen PPUs 2100 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 2108 verbunden. In mindestens einer Ausführungsform ist die PPU 2100 über eine Zwischenverbindung bzw. einen Interconnect 2102 mit einem Hostprozessor oder anderen Peripheriegeräten verbunden. In mindestens einer Ausführungsform ist die PPU 2100 mit einem lokalen Speicher verbunden, der ein oder mehrere Speichervorrichtungen („Speicher“) 2104 umfasst. In mindestens einer Ausführungsform beinhalten die Speichervorrichtungen 2104, ohne Beschränkung darauf, eine oder mehrere DRAM-Vorrichtungen (Dynamic Random Access Memory). In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Hochbandbreitenspeicher („HBM“)-Subsysteme konfiguriert und/oder konfigurierbar, wobei mehrere DRAM-Chips innerhalb jeder Vorrichtung gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 2108 auf eine drahtgebundene Mehrspur-Kommunikations-verbindung beziehen, die von Systemen verwendet wird, um zu skalieren und die eine oder mehrere PPUs 2100 in Kombination mit einer oder mehreren CPUs umfassen, die Cache-Kohärenz zwischen PPUs 2100 und CPUs sowie CPU-Mastering unterstützen. In mindestens einer Ausführungsform werden Daten und/oder Befehle über die Hochgeschwindigkeits-GPU-Verbindung 2108 durch den Hub 2116 zu/von anderen Einheiten der PPU 2100, wie z.B. einer oder mehreren Kopiermaschinen, Videocodierern, Video-Decodierern, Energieverwaltungs-einheiten und anderen Komponenten, die in 21 möglicherweise nicht explizit dargestellt sind, übertragen.
In mindestens einer Ausführungsform ist die I/O-Einheit 2106 so konfiguriert, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Hostprozessor (in 21 nicht dargestellt) über den Systembus 2102 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die I/O-Einheit 2106 mit dem Hostprozessor direkt über den Systembus 2102 oder über ein oder mehrere Zwischenvorrichtungen, wie z.B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die I/O-Einheit 2106 über den Systembus 2102 mit einem oder mehreren anderen Prozessoren kommunizieren, z.B. mit einer oder mehreren der PPUs 2100. In mindestens einer Ausführungsform implementiert die I/O-Einheit 2106 eine PCIe-Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die I/O-Einheit 2106 Schnittstellen für die Kommunikation mit externen Geräten.
In mindestens einer Ausführungsform decodiert die I/O-Einheit 2106 über den Systembus 2102 empfangene Pakete. In mindestens einer Ausführungsform repräsentieren mindestens einige Pakete Befehle, die so konfiguriert sind, dass sie die PPU 2100 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform sendet die I/O-Einheit 2106 decodierte Befehle an verschiedene andere Einheiten der PPU 2100, wie durch Befehle vorgegeben. In mindestens einer Ausführungsform werden Befehle an die Frontend-Einheit 2110 und/oder an den Hub 2116 oder andere Einheiten der PPU 2100, wie z.B. eine oder mehrere Kopiermaschinen, einen Videocodierer, einen Video-Decodierer, eine Energieverwaltungseinheit usw., (in 21 nicht explizit dargestellt) übertragen. In mindestens einer Ausführungsform ist die I/O-Einheit 2106 so konfiguriert, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2100 routet bzw. leitet.
In mindestens einer Ausführungsform codiert ein von dem Hostprozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2100 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Anweisungen und Daten, die von diesen Anweisungen zu verarbeiten sind. In mindestens einer Ausführungsform ist der Puffer eine Region in einem Speicher, auf die sowohl ein Hostprozessor als auch die PPU 2100 zugreifen können (z.B. Lesen/Schreiben) - eine Host-Schnittstelleneinheit kann so konfiguriert sein, dass sie auf einen Puffer in einem mit dem Systembus 2102 verbundenen Systemspeicher über Speicheranforderungen zugreift, die über den Systembus 2102 von der I/O-Einheit 2106 übertragen werden. In mindestens einer Ausführungsform schreibt ein Hostprozessor einen Befehlsstrom in einen Puffer und überträgt dann einen Zeiger auf den Anfang des Befehlsstroms an die PPU 2100, so dass die Frontend-Einheit 2110 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, wobei sie Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2100 weiterleitet.
In mindestens einer Ausführungsform ist die Frontend-Einheit 2110 mit der Scheduler-Einheit 2112 gekoppelt, die verschiedene GPCs 2118 zur Verarbeitung von Aufgaben konfiguriert, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Scheduler-Einheit 2112 so konfiguriert, dass sie Zustandsinformationen mit Bezug zu verschiedenen Aufgaben nachverfolgt, die von der Scheduler-Einheit 2112 verwaltet werden, wobei die Zustandsinformationen angeben können, welchem der GPCs 2118 eine Aufgabe zugewiesen ist, ob die Aufgabe aktiv oder inaktiv ist, welche Prioritätsstufe der Aufgabe zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 2112 die Ausführung einer Vielzahl von Aufgaben auf einem oder mehreren GPCs 2118.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 2112 mit der Arbeitsverteilungseinheit 2114 gekoppelt, die so konfiguriert ist, dass sie Aufgaben zur Ausführung auf den GPCs 2118 versendet. In mindestens einer Ausführungsform nachverfolgt die Arbeitsverteilungseinheit 2114 eine Anzahl geplanter Aufgaben, die von der Scheduler-Einheit 2112 empfangen wurden, und verwaltet die Arbeitsverteilungseinheit 2114 einen Pool ausstehender Aufgaben und einen Pool aktiver Aufgaben für jeden GPC 2118. In mindestens einer Ausführungsform umfasst der Pool anstehender Aufgaben eine Anzahl von Slots (z.B. 32 Slots), die Aufgaben enthalten, die zur Verarbeitung durch einen bestimmten GPC 2118 zugewiesen sind; der Pool aktiver Aufgaben kann eine Anzahl von Slots (z.B. 4 Slots) für Aufgaben umfassen, die aktiv von den GPCs 2118 verarbeitet werden, so dass dann, wenn einer der GPCs 2118 die Ausführung einer Aufgabe abschließt, diese Aufgabe aus dem Pool aktiver Aufgaben für den GPC 2118 entfernt wird und eine der anderen Aufgaben aus dem Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2118 eingeplant wird. In mindestens einer Ausführungsform wird dann, wenn eine aktive Aufgabe auf dem GPC 2118 im Leerlauf ist, z.B. während auf die Auflösung einer Datenabhängigkeit gewartet wird, die aktive Aufgabe aus dem GPC 2118 entfernt und in einen Pool anstehender Aufgaben zurückgegeben, während eine andere Aufgabe im Pool anstehender Aufgaben ausgewählt und zur Ausführung auf dem GPC 2118 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2114 mit einem oder mehreren GPCs 2118 über die Kreuzschiene bzw. XBar 2120. In mindestens einer Ausführungsform ist die XBar 2120 ein Interconnect- bzw. Verbindungsnetzwerk, das viele Einheiten der PPU 2100 mit anderen Einheiten der PPU 2100 koppelt und so konfiguriert sein kann, dass es die Arbeitsverteilungseinheit 2114 mit einem bestimmten GPC 2118 koppelt. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2100 über den Hub 2116 mit der XBar 2120 verbunden sein.
In mindestens einer Ausführungsform werden Aufgaben von der Scheduler-Einheit 2112 verwaltet und von der Arbeitsverteilungseinheit 2114 an einen der GPCs 2118 weitergeleitet. Der GPC 2118 ist so konfiguriert, dass er die Aufgabe verarbeitet und Ergebnisse erzeugt. In mindestens einer Ausführungsform können die Ergebnisse von anderen Aufgaben innerhalb des GPC 2118 verbraucht, über die XBar 2120 an einen anderen GPC 2118 weitergeleitet oder in dem Speicher 2104 gespeichert werden. In mindestens einer Ausführungsform können Ergebnisse in den Speicher 2104 über Partitionseinheiten 2122 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2104 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über die Hochgeschwindigkeits-GPU-Verbindung 2108 an eine andere PPU 2104 oder CPU übertragen werden. In mindestens einer Ausführungsform umfasst die PPU 2100, ohne Beschränkung darauf, eine Anzahl U von Partitionseinheiten 2122, die gleich der Anzahl der mit der PPU 2100 verbundenen separaten und unterschiedlichen Speichervorrichtungen 2104 ist.
In mindestens einer Ausführungsform führt ein Hostprozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Hostprozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2100 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2100 ausgeführt und stellt die PPU 2100 Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen bereit. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die einen Treiberkern veranlassen, eine oder mehrere Aufgaben zur Ausführung durch die PPU 2100 zu generieren, und gibt der Treiberkern Aufgaben an einen oder mehrere Streams aus, die von der PPU 2100 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Aufgabe eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl von zusammenhängenden Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Durchführung einer Aufgabe enthalten und die Daten über einen gemeinsamen Speicher austauschen.
22 veranschaulicht einen GPC 2200, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der GPC 2200 in den in den 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens auszuführen. In mindestens einer Ausführungsform ist der GPC 2200 der GPC 2118 von 21. In mindestens einer Ausführungsform beinhaltet jeder GPC 2200, ohne Beschränkung darauf, eine Anzahl von Hardware-Einheiten zur Verarbeitung von Aufgaben, und beinhaltet jeder GPC 2200, ohne Beschränkung darauf, einen Pipeline-Manager 2202, eine Pre-Raster-Operationseinheit („PROP“) 2204, eine Raster-Engine 2208, eine Arbeitsverteilungs-Kreuzschiene („WDX“) 2216, eine MMU 2218, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2206 und jede geeignete Kombination von Teilen.
In mindestens einer Ausführungsform wird der Betriebsablauf des GPC 2200 von dem Pipeline-Manager 2202 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 2202 die Konfiguration eines oder mehrerer DPCs 2206 zur Verarbeitung von Aufgaben, die dem GPC 2200 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2202 mindestens eine des einen oder der mehreren DPCs 2206, um mindestens einen Teil einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 2206 so konfiguriert, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2214 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Manager 2202 so konfiguriert, dass er von einer Arbeitsverteilungseinheit empfangene Pakete an entsprechende logische Einheiten innerhalb des GPC 2200 weiterleitet, und in mindestens einer Ausführungsform können einige Pakete an Hardwareeinheiten mit fester Funktion in dem PROP 2204 und/oder in der Raster-Engine 2208 weitergeleitet werden, während andere Pakete an die DPCs 2206 zur Verarbeitung durch eine Primitiv-Engine 2212 oder den SM 2214 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2202 mindestens einen der DPCs 2206, um eine Rechenpipeline zu implementieren. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2202 mindestens einen der DPCs 2206, um mindestens einen Teil eines CUDA-Programms auszuführen.
In mindestens einer Ausführungsform ist die PROP-Einheit 2204 so konfiguriert, dass sie von der Raster-Engine 2208 und den DPCs 2206 erzeugte Daten an eine Raster Operations („ROP“)-Einheit in einer Partitionseinheit weiterleitet, wie z.B. die vorstehend in Verbindung mit 21 näher beschriebene Speicherpartitionseinheit 2122. In mindestens einer Ausführungsform ist die PROP-Einheit 2204 so konfiguriert, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen durchführt, und mehr. In mindestens einer Ausführungsform beinhaltet die Raster-Engine 2208, ohne Beschränkung darauf, eine Reihe von Hardwareeinheiten mit fester Funktion, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und in mindestens einer Ausführungsform beinhaltet die Raster-Engine 2208, ohne Beschränkung darauf, eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Kachelkoaleszenz-Engine und jede geeignete Kombination davon. In mindestens einer Ausführungsform empfängt eine Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einem durch Vertices definierten geometrischen Primitiv verbunden sind; die Ebenengleichungen werden an eine Grobraster-Engine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für ein Primitiv zu erzeugen; wird die Ausgabe der Grobraster-Engine an eine Culling-Engine übertragen, in der Fragmente, die mit einem Primitiv verbunden sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, in der Fragmente, die außerhalb eines Sichtkegelstumpfs liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage von Ebenengleichungen zu erzeugen, die von einer Setup-Engine generiert werden. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 2208 Fragmente, die von einer geeigneten Einheit zu verarbeiten sind, z.B. von einem in dem DPC 2206 implementierten Fragment-Shader.
In mindestens einer Ausführungsform umfasst jeder in dem GPC 2200 enthaltene DPC 2206, ohne Beschränkung darauf, einen M-Pipe-Controller („MPC“) 2210, eine Primitiv-Engine 2212, einen oder mehrere SMs 2214 und jede geeignete Kombination davon. In mindestens einer Ausführungsform steuert der MPC 2210 den Betriebsablauf des DPC 2206, indem er von dem Pipeline-Manager 2202 empfangene Pakete an entsprechende Einheiten in dem DPC 2206 weiterleitet. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitive Engine 2212 weitergeleitet, die so konfiguriert ist, dass sie Vertexattribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; demgegenüber können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2214 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 2214, ohne Beschränkung darauf, einen programmierbaren Streamingprozessor, der so konfiguriert ist, dass er Aufgaben verarbeitet, die durch eine Anzahl von Threads repräsentiert werden. In mindestens einer Ausführungsform ist der SM 2214 mit mehreren Threads ausgestattet und so konfiguriert, dass er mehrere Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine SIMD-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so konfiguriert ist, dass er einen anderen Satz von Daten auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Anweisungen aus. In mindestens einer Ausführungsform implementiert der SM 2214 eine SIMT-Architektur, bei der jeder Thread in einer Gruppe von Threads so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet, wobei jedoch einzelne Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden Warp beibehalten, was Gleichzeitigkeit zwischen Warps und serielle Ausführung innerhalb von Warps ermöglicht, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstapel und ein Ausführungsstatus für jeden einzelnen Thread beibehalten, wodurch gleiche Gleichzeitigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht wird. In mindestens einer Ausführungsform wird ein Ausführungsstatus für jeden einzelnen Thread beibehalten, und können Threads, die die gleichen Anweisungen ausführen, zur besseren Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2214 wird in Verbindung mit 23 ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 2218 eine Schnittstelle zwischen dem GPC 2200 und einer Speicherpartitionseinheit (z.B. der Partitionseinheit 2122 in 21) bereit, und stellt die MMU 2218 eine Übersetzung virtueller Adressen in physische Adressen, einen Speicherschutz und eine Arbitrierung von Speicheranforderungen bereit. In mindestens einer Ausführungsform stellt die MMU 2218 einen oder mehrere Übersetzungs-Lookaside-Puffer (TLBs) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
23 veranschaulicht einen Streaming-Multiprozessor („SM“) 2300, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 2300 in den in den 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens auszuführen. Zum Beispiel kann der SM 2300 Teil der GPU 120 von 1 sein. In mindestens einer Ausführungsform ist der SM 2300 der SM 2214 von 22. In mindestens einer Ausführungsform beinhaltet der SM 2300, ohne Beschränkung darauf, einen Anweisungscache 2302; eine oder mehrere Schedulereinheiten 2304; eine Registerdatei 2308; einen oder mehrere Verarbeitungskerne („Cores“) 2310; eine oder mehrere Spezialfunktionseinheiten („SFUs“) 2312; eine oder mehrere LSUs 2314; ein Verbindungsnetzwerk 2316; einen gemeinsamen Speicher/L1-Cache 2318; und jede geeignete Kombination davon. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Aufgaben zur Ausführung auf GPCs von Parallelverarbeitungseinheiten (PPUs), und wird jede Aufgabe einem bestimmten Datenverarbeitungscluster (DPC) innerhalb eines GPCs zugewiesen, und wenn eine Aufgabe mit einem Shader-Programm verbunden ist, dann wird die Aufgabe einem der SMs 2300 zugewiesen. In mindestens einer Ausführungsform empfängt die Schedulereinheit 2304 Aufgaben von einer Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 2300 zugewiesen sind. In mindestens einer Ausführungsform plant die Schedulereinheit 2304 Thread-Blöcke zur Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Schedulereinheit 2304 eine Vielzahl verschiedener Thread-Blöcke, indem sie verschiedenen Thread-Blöcken Warps zuweist und dann Anweisungen von einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 2310, SFUs 2312 und LSUs 2314) während jedes Taktzyklus verteilt.
In mindestens einer Ausführungsform kann sich „kooperative Gruppen“ auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, Granularität auszudrücken, mit der Threads kommunizieren, und so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs eine Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten APIs herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt zur Synchronisierung kooperierender Threads: eine Sperre über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads( )). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb definierter Gruppen synchronisieren, um höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen es kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- und Multiblock-Granularität zu definieren und kollektive Operationen wie beispielsweise Synchronisation auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform ist eine Subblock-Granularität so klein wie ein einzelner Thread. In mindestens einer Ausführungsform unterstützt ein Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Utility-Funktionen innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne Annahmen über Konvergenz treffen zu müssen. In mindestens einer Ausführungsform ermöglichen kooperative Gruppenprimitive neue Muster kooperativer Parallelität, einschließlich, ohne Beschränkung darauf, Produzenten-Verbraucher-Parallelität, opportunistischer Parallelität und globaler Synchronisierung über ein gesamtes Gitter bzw. Grid von Thread-Blöcken.
In mindestens einer Ausführungsform ist eine Dispatcheinheit 2306 so konfiguriert, dass sie Befehle an eine oder mehrere Funktionseinheiten überträgt, und beinhaltet die Schedulereinheit 2304, ohne Beschränkung darauf, zwei Dispatcheinheiten 2306, die es ermöglichen, dass zwei verschiedene Befehle aus demselben Warp während jedes Taktzyklus versendet werden. In mindestens einer Ausführungsform umfasst jede Schedulereinheit 2304 eine einzelne Dispatcheinheit 2306 oder zusätzliche Dispatcheinheiten 2306.
In mindestens einer Ausführungsform enthält jeder SM 2300, ohne Beschränkung darauf, eine Registerdatei 2308, die einen Satz von Registern für Funktionseinheiten des SM 2300 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 2308 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein dedizierter Teil der Registerdatei 2308 zugeordnet ist. In mindestens einer Ausführungsform ist die Registerdatei 2308 zwischen verschiedenen Warps aufgeteilt, die von dem SM 2300 ausgeführt werden, und stellt die Registerdatei 2308 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 2300, ohne Beschränkung darauf, eine Vielzahl von L Verarbeitungskernen 2310. In mindestens einer Ausführungsform beinhaltet der SM 2300, ohne Beschränkung darauf, eine große Anzahl (z.B. 128 oder mehr) von unterschiedlichen Verarbeitungskernen 2310. In mindestens einer Ausführungsform beinhaltet jeder Verarbeitungskern 2310, ohne Beschränkung darauf, eine voll gepipelte, einfachpräzise, doppeltpräzise und/oder gemischtpräzise Verarbeitungseinheit, die, ohne Beschränkung darauf, eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die Gleitkomma-Arithmetik-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform beinhalten die Verarbeitungskerne 2310, ohne Beschränkung darauf, 64 Gleitkommakerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahlkerne, 32 Gleitkommakerne mit doppelter Genauigkeit (64 Bit) und 8 Tensorkerne.
In mindestens einer Ausführungsform sind Tensorkerne so konfiguriert, dass sie Matrixoperationen durchführen. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 2310 enthalten. In mindestens einer Ausführungsform sind Tensorkerne so konfiguriert, dass sie eine Deep-Learning-Matrixarithmetik durchführen, wie z.B. Faltungsoperationen für das Training und die Inferenzierung neuronaler Netze. In mindestens einer Ausführungsform arbeitet jeder Tensorkern auf einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und sind die Akkumulationsmatrizen C und D 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne auf 16-Bit-Gleitkomma-Eingangsdaten mit 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform verwendet die 16-Bit-Gleitkommamultiplikation 64 Operationen und ergibt ein Produkt mit voller Genauigkeit, das dann unter Verwendung einer 32-Bit-Gleitkomma-Addition mit anderen Zwischenprodukten für eine 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensorkerne verwendet, um viel grö-ßere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API, wie z.B. eine CUDA-C++ API, spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen und zum Speichern von Matrizen bereit, um Tensorkerne aus einem CUDA-C++ Programm heraus effizient zu nutzen. In mindestens einer Ausführungsform geht, auf der CUDA-Ebene, eine Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads eines Warps erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 2300, ohne Beschränkung darauf, M SFUs 2312, die spezielle Funktionen ausführen (z.B. Attributauswertung, reziproke Quadratwurzel und dergleichen). In mindestens einer Ausführungsform beinhalten die SFUs 2312, ohne Beschränkung darauf, eine Baumdurchlaufeinheit, die so konfiguriert ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. In mindestens einer Ausführungsform beinhalten die SFUs 2312, ohne Beschränkung darauf, eine Textureinheit, die so konfiguriert ist, dass sie Texturabbildungsfilterungsoperationen durchführt. In mindestens einer Ausführungsform sind Textureinheiten so konfiguriert, dass sie Texturkarten (z.B. ein 2D-Array von Texeln) aus dem Speicher laden und die Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in Shader-Programmen zu erzeugen, die von dem SM 2300 ausgeführt werden. In mindestens einer Ausführungsform werden die Texturkarten in dem gemeinsamen Speicher/L1-Cache 2318 gespeichert. In mindestens einer Ausführungsform implementieren Textureinheiten Texturoperationen, wie z.B. Filteroperationen unter Verwendung von Mip-Maps (z.B. Texturkarten mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform umfasst jeder SM 2300, ohne Beschränkung darauf, zwei Textureinheiten.
In mindestens einer Ausführungsform umfasst jeder SM 2300, ohne Beschränkung darauf, N LSUs 2314, die Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/Ll -Cache 2318 und der Registerdatei 2308 implementieren. In mindestens einer Ausführungsform umfasst jeder SM 2300, ohne Beschränkung darauf, ein Verbindungsnetzwerk 2316, das jede der Funktionseinheiten mit der Registerdatei 2308 und die LSU 2314 mit der Registerdatei 2308 und dem gemeinsamen Speicher/L1-Cache 2318 verbindet. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 2316 eine Kreuzschiene, die so konfiguriert werden kann, dass sie jede der Funktionseinheiten mit jedem der Register in der Registerdatei 2308 verbindet und die LSUs 2314 mit der Registerdatei 2308 und Speicherplätzen in dem gemeinsamen Speicher/L1-Cache 2318 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 2318 ein Array von On-Chip-Speicher, der die Datenspeicherung und Kommunikation zwischen dem SM 2300 und einer Primitiv-Engine sowie zwischen Threads in dem SM 2300 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 2318, ohne Beschränkung darauf, 128 KB Speicherkapazität und befindet sich in einem Pfad von dem SM 2300 zu einer Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 2318 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 2318, L2-Cache und Arbeitsspeicher Sicherungsspeicher.
In mindestens einer Ausführungsform stellt die Kombination von Datencache- und Shared-Memory-Funktionalität in einem einzigen Speicherblock eine verbesserte Leistung für beide Arten von Speicherzugriffen bereit. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder ist dazu nutzbar, derart, dass beispielsweise dann, wenn der gemeinsam genutzte Speicher so konfiguriert ist, dass er die Hälfte der Kapazität nutzt, Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen können. In mindestens einer Ausführungsform ermöglicht die Integration in den gemeinsam genutzten Speicher/L1-Cache 2318, dass der gemeinsam genutzte Speicher/L1-Cache 2318 als eine Leitung mit hohem Durchsatz für Streaming-Daten fungiert und gleichzeitig einen Zugriff mit hoher Bandbreite und niedriger Latenz auf häufig wiederverwendete Daten ermöglicht. In mindestens einer Ausführungsform kann bei der Konfiguration für parallele Universalberechnungen eine einfachere Konfiguration als bei der Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden GPUs mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In mindestens einer Ausführungsform und in einer Konfiguration für parallele Berechnungen für allgemeine Zwecke weist eine Arbeitsverteilungseinheit Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in einer Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 2300 zur Ausführung eines Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 2318 zur Kommunikation zwischen Threads und die LSU 2314 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 2318 und eine Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 2300, wenn er für allgemeine parallele Berechnungen konfiguriert ist, Befehle, die die Schedulereinheit 2304 verwenden kann, um neue Arbeit auf DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einem drahtlosen Handheld-Gerät), einem PDA, einer Digitalkamera, einem Fahrzeug, einer kopfmontierten Anzeige, einem elektronischen Handheld-Gerät usw. enthalten oder mit diesen gekoppelt. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat verkörpert. In mindestens einer Ausführungsform ist die PPU in einem SoC zusammen mit einer oder mehreren anderen Vorrichtungen wie zusätzlichen PPUs, Speicher, einer RISC-CPU, einer MMU, einem Digital-Analog-Wandler („DAC“) und dergleichen enthalten.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte enthalten sein, die ein oder mehrere Speichervorrichtungen enthält. In mindestens einer Ausführungsform kann eine Grafikkarte so konfiguriert sein, dass sie mit einem PCIe-Steckplatz auf einer Hauptplatine eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann die PPU eine integrierte GPU („iGPU“) sein, die im Chipsatz der Hauptplatine enthalten ist.
Softwarekonstruktionen für Universalcomputing
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte Softwarekonstrukte zur Implementierung mindestens einer Ausführungsform.
24 veranschaulicht einen Software-Stack einer Programmierplattform, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Software-Stack einer Programmierplattform in den in den 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens auszuführen. Zum Beispiel kann der Software-Stack einer Programmierplattform der CUDA-Software-Stack von 2 sein. In mindestens einer Ausführungsform ist eine Programmierplattform eine Plattform zur Nutzung von Hardware auf einem Rechen- bzw. Computersystem, um Berechnungs-Tasks zu beschleunigen. In mindestens einer Ausführungsform kann eine Programmierplatt-form für Softwareentwickler über Bibliotheken, Compilerdirektiven und/oder Erweiterungen von Programmiersprachen zugänglich sein. In mindestens einer Ausführungsform kann eine Programmierplattform CUDA, Radeon Open Compute Platform („ROCm“), OpenCL (OpenCL™ wird von der Khronos-Gruppe entwickelt), SYCL oder Intel One API sein, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform stellt ein Software-Stack 2400 einer Programmierplattform eine Ausführungsumgebung für eine Anwendung 2401 bereit. In mindestens einer Ausführungsform kann die Anwendung 2401 jede beliebige Computersoftware umfassen, die auf dem Software-Stack 2400 gestartet werden kann. In mindestens einer Ausführungsform kann die Anwendung 2401 eine Anwendung für künstliche Intelligenz („KI“)/maschinelles Lernen („ML“), eine Anwendung für Hochleistungsrechnen („HPC“), eine virtuelle Desktop-Infrastruktur („VDI“) oder einen Rechenzentrums-Arbeitslast umfassen, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform laufen die Anwendung 2401 und der Software-Stack 2400 auf Hardware 2407. Die Hardware 2407 kann in mindestens einer Ausführungsform eine oder mehrere GPUs, CPUs, FPGAs, KI-Engines und/oder andere Arten von Rechenvorrichtungen umfassen, die eine Programmierplattform unterstützen. In mindestens einer Ausführungsform, wie beispielsweise bei CUDA, kann der Software-Stack 2400 herstellerspezifisch und nur mit Vorrichtungen bestimmter Hersteller kompatibel sein. In mindestens einer Ausführungsform, wie beispielsweise bei OpenCL, kann der Softwarestack 2400 mit Vorrichtungen verschiedener Hersteller verwendet werden. In mindestens einer Ausführungsform umfasst die Hardware 2407 einen Host, der mit einer oder mehreren Vorrichtungen verbunden ist, auf die zugegriffen werden kann, um Berechnungs-Tasks über API (Application Programming Interface)-Aufrufe durchzuführen. Eine Vorrichtung innerhalb der Hardware 2407 kann eine GPU, ein FPGA, eine KI-Engine oder eine andere Rechenvorrichtung (aber auch eine CPU) und dessen Speicher umfassen, im Gegensatz zu einem Host innerhalb der Hardware 2407, der in mindestens einer Ausführungsform eine CPU (aber auch eine Rechenvorrichtung) und dessen Speicher umfassen kann, aber nicht darauf beschränkt ist.
In mindestens einer Ausführungsform umfasst der Software-Stack 2400 einer Programmierplattform, ohne Beschränkung darauf, eine Reihe von Bibliotheken 2403, eine Laufzeit 2405 und einen Gerätekerneltreiber 2406. Jede der Bibliotheken 2403 kann in mindestens einer Ausführungsform Daten und Programmiercode enthalten, die von Computerprogrammen verwendet und während der Softwareentwicklung genutzt werden können. In mindestens einer Ausführungsform können die Bibliotheken 2403 vorgefertigten Code und Unterprogramme, Klassen, Werte, Typspezifikationen, Konfigurationsdaten, Dokumentation, Hilfsdaten und/oder Nachrichtenvorlagen enthalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform enthalten die Bibliotheken 2403 Funktionen, die für die Ausführung auf einer oder mehreren Vorrichtungsarten optimiert sind. In mindestens einer Ausführungsform können die Bibliotheken 2403 Funktionen zur Durchführung von mathematischen, Deep-Learning- und/oder anderen Arten von Operationen auf Vorrichtungen enthalten, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform sind Bibliotheken 2503 entsprechenden APIs 2502 zugeordnet, die eine oder mehrere APIs enthalten können, die in den Bibliotheken 2503 implementierte Funktionen offenlegen.
In mindestens einer Ausführungsform ist die Anwendung 2401 als Quellcode geschrieben, der in ausführbaren Code kompiliert wird, wie nachstehend in Verbindung mit 27 - 29 näher erläutert wird. In mindestens einer Ausführungsform kann ausführbarer Code der Anwendung 2401 zumindest teilweise auf einer Ausführungsumgebung laufen, die von dem Software-Stack 2400 bereitgestellt wird. In mindestens einer Ausführungsform kann während der Ausführung der Anwendung 2401 Code erreicht werden, der auf einem Gerät bzw. einer Vorrichtung , im Gegensatz zu einem Host, ausgeführt werden muss. In einem solchen Fall kann in mindestens einer Ausführungsform die Laufzeit 2405 aufgerufen werden, um den erforderlichen Code auf das Gerät zu laden und zu starten. In mindestens einer Ausführungsform kann die Laufzeit 2405 jedes technisch machbare Laufzeitsystem umfassen, das die Ausführung der Anwendung S01 unterstützen kann.
In mindestens einer Ausführungsform ist die Laufzeit 2405 als eine oder mehrere Laufzeitbibliotheken implementiert, die mit entsprechenden APIs verbunden sind, die als API(s) 2404 dargestellt sind. Eine oder mehrere solcher Laufzeitbibliotheken können in mindestens einer Ausführungsform, ohne Beschränkung darauf, Funktionen zur Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehand-lung und/oder Synchronisation enthalten. In mindestens einer Ausführungsform können die Speicherverwaltungsfunktionen. Ohne Beschränkung darauf, Funktionen zum Zuweisen, Freigeben und Kopieren von Gerätespeicher sowie zum Übertragen von Daten zwischen dem Hostspeicher und dem Gerätespeicher umfassen. In mindestens einer Ausführungsform können Ausführungssteuerungsfunktionen Funktionen zum Starten einer Funktion (manchmal als ein „Kernel“ bezeichnet, wenn eine Funktion eine globale Funktion ist, die von einem Host aus aufgerufen werden kann) auf einem Gerät und zum Festlegen von Attributwerten in einem Puffer, der von einer Laufzeitbibliothek für eine gegebene, auf einem Gerät auszuführende Funktion verwaltet wird, enthalten, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können Laufzeitbibliotheken und entsprechende API(s) 2404 auf jede technisch machbare Weise implementiert sein. In mindestens einer Ausführungsform kann eine (oder eine beliebige Anzahl von) API(s) einen Low-Level-Satz von Funktionen für eine feinkörnige Steuerung eines Geräts bereitstellen, während eine andere (oder eine beliebige Anzahl von) API(s) einen Higher-Level-Satz solcher Funktionen bereitstellen kann. In mindestens einer Ausführungsform kann eine High-Level-Laufzeit-API auf einer Low-Level-API aufgebaut sein. In mindestens einer Ausführungsform können eine oder mehrere Laufzeit-APIs sprachspezifische APIs sein, die auf eine sprachunabhängige Laufzeit-API aufgesetzt sind.
In mindestens einer Ausführungsform ist der Gerätekerneltreiber 2406 so konfiguriert, dass er Kommunikation mit einem zugrunde liegenden Gerät erleichtert. In mindestens einer Ausführungsform kann der Gerätekerneltreiber 2406 Low-Level-Funktionalitäten bereitstellen, auf die sich APIs, wie z.B. die API(s) 2404, und/oder andere Software stützen. In mindestens einer Ausführungsform kann der Gerätekerneltreiber 2406 so konfiguriert sein, dass er zur Laufzeit Intermediate Representation („IR“) Code in Binärcode kompiliert. In mindestens einer Ausführungsform kann für CUDA der Gerätekerneltreiber 2406 IR-Code für parallele Thread-Ausführung („PTX“), der nicht hardwarespezifisch ist, zur Laufzeit in Binärcode für ein bestimmtes Zielgerät kompilieren (mit Zwischenspeicherung kompilierten Binärcodes), was manchmal auch als „finalisierter“ Code bezeichnet wird. Dadurch kann in mindestens einer Ausführungsform finalisierter Code auf einem Zielgerät ausgeführt werden, das möglicherweise nicht existierte, als der Quellcode ursprünglich in PTX-Code kompiliert wurde. Alternativ kann in mindestens einer Ausführungsform der Gerätequellcode offline in Binärcode kompiliert werden, ohne dass der Gerätekerneltreiber 2406 den IR-Code zur Laufzeit kompilieren muss.
25 veranschaulicht eine CUDA-Implementierung des Software-Stacks 2400 von 24, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein CUDA-Software-Stack 2500, auf dem eine Anwendung 2501 gestartet werden kann, CUDA-Bibliotheken 2503, eine CUDA-Laufzeit 2505, einen CUDA-Treiber 2507 und einen Gerätekerneltreiber 2508. In mindestens einer Ausführungsform wird der CUDA-Software-Stack 2500 auf der Hardware 2509 ausgeführt, die eine GPU umfassen kann, die CUDA unterstützt und von der NVIDIA Corporation in Santa Clara, CA, entwickelt wird.
In mindestens einer Ausführungsform können die Anwendung 2501, die CUDA-Laufzeit 2505 und der Gerätekerneltreiber 2508 ähnliche Funktionalitäten wie die Anwendung 2401, die Laufzeit 2405 bzw. der Gerätekerneltreiber 2406 ausführen, die vorstehend in Verbindung mit 24 beschrieben sind. In mindestens einer Ausführungsform umfasst der CUDA-Treiber 2507 eine Bibliothek (libcuda.so), die eine CUDA-Treiber-API 2506 implementiert. Ähnlich zu einer CUDA-Laufzeit-API 2504, die von einer CUDA-Laufzeitbibliothek (cudart) implementiert wird, kann die CUDA-Treiber-API 2506 in mindestens einer Ausführungsform, ohne darauf beschränkt zu sein, Funktionen für Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung, Synchronisierung und/oder Grafik-Interoperabilität bereitstellen. In mindestens einer Ausführungsform unterscheidet sich die CUDA-Treiber-API 2506 von der CUDA-Laufzeit-API 2504 dadurch, dass die CUDA-Laufzeit-API 2504 die Geräte-Codeverwaltung vereinfacht, indem sie eine implizite Initialisierung, eine Kontextverwaltung (analog zu einem Prozess) und eine Modulverwaltung (analog zu dynamisch geladenen Bibliotheken) bereitstellt. Im Gegensatz zu der High-Level-CUDA-Laufzeit-API 2504 ist die CUDA-Treiber-API 2506 eine Low-Level-API, die eine feinkörnigere Steuerung des Geräts ermöglicht, insbesondere in Bezug auf Kontexte und das Laden von Modulen, in mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die CUDA-Treiber-API 2506 Funktionen zur Kontextverwaltung bereitstellen, die von der CUDA-Laufzeit-API 2504 nicht bereitgestellt werden. In mindestens einer Ausführungsform ist die CUDA-Treiber-API 2506 auch sprachunabhängig und unterstützt z.B. OpenCL zusätzlich zu der CUDA-Laufzeit-API 2504. Ferner können in mindestens einer Ausführungsform die Entwicklungsbibliotheken, einschließlich der CUDA-Laufzeit 2505, als getrennt von den Treiberkomponenten betrachtet werden, einschließlich des Benutzermodus-CUDA-Treibers 2507 und des Kernelmodus-Gerätetreibers 2508 (manchmal auch als „Anzeige“-Treiber bezeichnet).
In mindestens einer Ausführungsform können die CUDA-Bibliotheken 2503 mathematische Bibliotheken, Deep-Learning-Bibliotheken, Bibliotheken paralleler Algorithmen und/oder Bibliotheken für Signal-/Bild-/Videoverarbeitung beinhalten, die von parallelen Rechenanwendungen wie der Anwendung 2501 verwendet werden können, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform können die CUDA-Bibliotheken 2503 mathematische Bibliotheken wie beispielsweise eine cuBLAS-Bibliothek, die eine Implementierung von Basic Linear Algebra Subprograms („BLAS“) zur Durchführung linearer Algebraoperationen ist, eine cuFFT-Bibliothek zur Berechnung schneller Fourier-Transformationen („FFTs“) und eine cuRAND-Bibliothek zum Erzeugen von Zufallszahlen usw. beinhalten. In mindestens einer Ausführungsform können die CUDA-Bibliotheken 2503 unter anderem Deep-Learning-Bibliotheken wie eine cuDNN-Bibliothek mit Primitiven für tiefe neuronale Netze und eine TensorRT-Plattform für hochleistungsfähige Deep-Learning-Inferenz umfassen.
26 veranschaulicht eine ROCm-Implementierung des Software-Stacks 2400 von 24, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein ROCm-Software-Stack 2600, auf dem eine Anwendung 2601 gestartet werden kann, eine Laufzeitumgebung 2603, eine Systemlaufzeit 2605, einen Thunk 2607, einen ROCm-Kerneltreiber 2608 und einen Gerätekerneltreiber. In mindestens einer Ausführungsform wird der ROCm-Software-Stack 2600 auf der Hardware 2609 ausgeführt, die eine GPU umfassen kann, die ROCm unterstützt und von der AMD Corporation in Santa Clara, CA, entwickelt wird.
In mindestens einer Ausführungsform kann eine Anwendung 2601 ähnliche Funktionalitäten ausführen wie die vorstehend in Verbindung mit 24 besprochene Anwendung 2401. Darüber hinaus können die Laufzeitumgebung 2603 und das Laufzeitsystem 2605 in mindestens einer Ausführungsform ähnliche Funktionalitäten ausführen wie die vorstehend in Verbindung mit 24 beschriebene Laufzeit 2405. In mindestens einer Ausführungsform unterscheiden sich die Laufzeitumgebung 2603 und das Laufzeitsystem 2605 dadurch, dass das Laufzeitsystem 2605 eine sprachunabhängige Laufzeitumgebung ist, die eine ROCr-Systemlaufzeit-API 2604 implementiert und eine Heterogeneous System Architecture („HAS“) Laufzeit-API verwendet. Die H28-Laufzeit-API ist eine schlanke API für den Benutzermodus, die Schnittstellen für den Zugriff auf und die Interaktion mit einer AMD-GPU bereitstellt, einschließlich Funktionen für die Speicherverwaltung, die Ausführungssteuerung über architektonisches Dispatch von Kerneln, die Fehlerbehandlung, System- und Agenteninformationen sowie die Laufzeitinitialisierung und das Herunterfahren, unter anderem, in mindestens einer Ausführungsform. Im Gegensatz zum Laufzeitsystem 2605 ist die Laufzeitumgebung 2603 in mindestens einer Ausführungsform eine Implementierung einer sprachspezifischen Laufzeitumgebungs-API 2602, die auf der ROCr-Laufzeitsystem-API 2604 aufliegt. In mindestens einer Ausführungsform kann die Laufzeitsystem-API unter anderem eine Heterogeneous Compute Interface for Portability („HIP“)-Laufzeitsystem-API, eine Heterogeneous Compute Compiler („HCC“)-Laufzeitumgebungs-API oder eine OpenCL-API umfassen, ist aber nicht darauf beschränkt. HIP-Sprache ist insbesondere eine Erweiterung der C++-Programmiersprache mit funktionell ähnlichen Versionen der CUDA-Mechanismen, und in mindestens einer Ausführungsform umfasst eine HIP-Sprach-
Laufzeit-API Funktionen, die denen der vorstehend in Verbindung mit 25 besprochenen CUDA-Laufzeit-API 2504 ähnlich sind, wie z.B. Funktionen für die Speicherverwaltung, Ausführungssteuerung, Geräteverwaltung, Fehlerbehandlung und Synchronisierung.
In mindestens einer Ausführungsform ist der Thunk (ROCt) 2607 eine Schnittstelle, die zur Interaktion mit dem zugrunde liegenden ROCm-Treiber 2608 verwendet werden kann. In mindestens einer Ausführungsform ist der ROCm-Treiber 2608 ein ROCk-Treiber, der eine Kombination aus einem AMDGPU-Treiber und einem HSA-Kerneltreiber (amdkfd) ist. In mindestens einer Ausführungsform ist der AMDGPU-Treiber ein von AMD entwickelter Gerätekerneltreiber für GPUs, der ähnliche Funktionalitäten wie der vorstehend in Verbindung mit 24 besprochene Gerätekerneltreiber 2406 ausführt. In mindestens einer Ausführungsform ist der HSA-Kerneltreiber ein Treiber, der es verschiedenen Typen von Prozessoren ermöglicht, Systemressourcen über Hardwarefunktionen effektiver gemeinsam zu nutzen.
In mindestens einer Ausführungsform können verschiedene Bibliotheken (nicht gezeigt) in dem ROCm-Software-Stack 2600 oberhalb der Laufzeitumgebung 2603 enthalten sein und eine ähnliche Funktionalität wie die CUDA-Bibliotheken 2503, die vorstehend in Verbindung mit 25 besprochen wurden, bereitstellen. In mindestens einer Ausführungsform können verschiedene Bibliotheken mathematische, Deep-Learning- und/oder andere Bibliotheken enthalten, wie z.B. eine hip-BLAS-Bibliothek, die Funktionen ähnlich denen von CUDA cuBLAS implementiert, eine rocFFT-Bibliothek zur Berechnung von FFTs, die CUDA cuFFT ähnlich ist, und andere.
27 veranschaulicht eine OpenCL-Implementierung des Software-Stacks 2400 von 24, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst ein OpenCL-Software-Stack 2700, auf dem eine Anwendung 2701 gestartet werden kann, ein OpenCL-Framework 2710, eine OpenCL-Laufzeitumgebung 2706 und einen Treiber 2707. In mindestens einer Ausführungsform wird der OpenCL-Software-Stack 2700 auf der Hardware 2509 ausgeführt, die nicht herstellerspezifisch ist. Da OpenCL von Geräten unterstützt wird, die von verschiedenen Anbietern entwickelt wurden, können in mindestens einer Ausführungsform spezifische OpenCL-Treiber erforderlich sein, um mit Hardware von solchen Anbietern zusammenzuarbeiten.
In mindestens einer Ausführungsform können die Anwendung 2701, die OpenCL-Laufzeitumgebung 2706, der Gerätekerneltreiber 2707 und die Hardware 2708 ähnliche Funktionen ausführen wie die Anwendung 2401, die Laufzeit 2405, der Gerätekerneltreiber 2406 bzw. die Hardware 2407, die vorstehend in Verbindung mit 24 beschrieben sind. In mindestens einer Ausführungsform enthält die Anwendung 2701 außerdem einen OpenCL-Kernel 2702 mit Code, der auf einem Gerät auszuführen ist.
In mindestens einer Ausführungsform definiert OpenCL eine „Plattform“, die es einem Host ermöglicht, mit dem Host verbundene Geräte zu steuern. In mindestens einer Ausführungsform stellt ein OpenCL-Framework eine Plattformschicht-API und eine Laufzeit-API, dargestellt als Plattform-API 2703 und Laufzeit-API 2705, bereit. In mindestens einer Ausführungsform verwendet die Laufzeit-API 2705 Kontexte, um die Ausführung von Kerneln auf Geräten zu verwalten. In mindestens einer Ausführungsform kann jedes identifizierte Gerät mit einem entsprechenden Kontext assoziiert sein, den die Laufzeit-API 2705 verwenden kann, um Befehlswarteschlangen, Programmobjekte und Kernelobjekte, gemeinsam genutzte Speicherobjekte usw. für dieses Gerät zu verwalten. In mindestens einer Ausführungsform stellt die Plattform-API 2703 Funktionen zur Verfügung, die es ermöglichen, Gerätekontexte zu verwenden, um Geräte auszuwählen und zu initialisieren, Arbeit über Befehlswarteschlangen an Geräte zu übermitteln und den Datentransfer zu und von Geräten zu ermöglichen, um nur einige Beispiele zu nennen. Darüber hinaus stellt das OpenCL-Framework in mindestens einer Ausführungsform verschiedene integrierte Funktionen (nicht dargestellt), darunter mathematische Funktionen, relationale Funktionen und Bildverarbeitungsfunktionen, bereit.
In mindestens einer Ausführungsform ist darüber hinaus ein Compiler 2704 in dem OpenCL-Framewerk 2710 enthalten. Der Quellcode kann in mindestens einer Ausführungsform offline vor der Ausführung einer Anwendung oder online während der Ausführung einer Anwendung kompiliert werden. Im Gegensatz zu CUDA und ROCm können OpenCL-Anwendungen in mindestens einer Ausführungsform online durch den Compiler 2704 kompiliert werden, der stellvertretend für eine beliebige Anzahl von Compilern steht, die zum Kompilieren von Quellcode und/oder IR-Code, wie Standard Portable Intermediate Representation („SPIR-V“) Code, in Binärcode verwendet werden können. Alternativ können in mindestens einer Ausführungsform OpenCL-Anwendungen offline kompiliert werden, bevor solche Anwendungen ausgeführt werden.
28 veranschaulicht Software, die von einer Programmierplattform unterstützt wird, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine Programmierplattform 2804 so konfiguriert, dass sie verschiedene Programmiermodelle 2803, Middlewares und/oder Bibliotheken 2802 und Frameworks 2801 unterstützt, auf die sich eine Anwendung 2800 stützen kann. In mindestens einer Ausführungsform kann die Anwendung 2800 eine KI/ML-Anwendung sein, die unter Verwendung beispielsweise eines Deep-Learning-Frameworks wie MXNet, PyTorch oder TensorFlow implementiert ist, das sich auf Bibliotheken wie cuDNN, NVIDIA Collective Communications Library („NCCL“) und/oder NVIDA Developer Data Loading Library („DALI“) CUDA-Bibliotheken stützen kann, um beschleunigte Berechnungen auf zugrunde liegender Hardware bereitzustellen.
In mindestens einer Ausführungsform kann die Programmierplattform 2804 eine der vorstehend in Verbindung mit 25, 26 bzw. 27 beschriebenen CUDA-, ROCm- oder OpenCL-Plattformen sein. In mindestens einer Ausführungsform unterstützt die Programmierplattform 2804 mehrere Programmiermodelle 2803, die Abstraktionen eines zugrunde liegenden Rechensystems sind, die Ausdrücke von Algorithmen und Datenstrukturen erlauben. In mindestens einer Ausführungsform können Programmiermodelle 2803 Merkmale zugrunde liegender Hardware offenlegen, um die Leistung zu verbessern. In mindestens einer Ausführungsform können die Programmiermodelle 2803 CUDA, HIP, OpenCL, C++ Accelerated Massive Parallelism („C++AMP“), Open Multi-Processing („OpenMP“), Open Accelerators („OpenACC“) und/oder Vulcan Compute umfassen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform stellen Bibliotheken und/oder Middlewares 2802 Implementierungen von Abstraktionen von Programmiermodellen 2804 bereit. In mindestens einer Ausführungsform enthalten solche Bibliotheken Daten und Programmiercode, die von Computerprogrammen verwendet und während der Softwareentwicklung genutzt werden können. In mindestens einer Ausführungsform umfassen solche Middlewares Software, die Anwendungen Dienste zur Verfügung stellt, die über die von der Programmierplattform 2804 verfügbaren Dienste hinausgehen. In mindestens einer Ausführungsform können die Bibliotheken und/oder Middlewares 2802 cuBLAS, cuFFT, cuRAND und andere CUDA-Bibliotheken oder rocBLAS, rocFFT, rocRAND und andere ROCm-Bibliotheken umfassen, sind aber nicht darauf beschränkt. Darüber hinaus können die Bibliotheken und/oder Middlewares 2802 in mindestens einer Ausführungsform NCCL- und ROCm Communication Collectives Library („RCCL“)-Bibliotheken, die Kommunikationsroutinen für GPUs bereitstellen, eine MIOpen-Bibliothek zur Deep-Learning-Beschleunigung und/oder eine Eigen-Bibliothek für lineare Algebra, Matrix- und Vektoroperationen, geometrische Transformationen, numerische Solver und verwandte Algorithmen umfassen.
In mindestens einer Ausführungsform hängen die Anwendungsframeworks 2801 von Bibliotheken und/oder Middlewares 2802 ab. In mindestens einer Ausführungsform ist jedes der Anwendungsframeworks 2801 ein Softwareframework, das zur Implementierung einer Standardstruktur von Anwendungssoftware verwendet wird. Um auf das vorstehend besprochene KI/ML-Beispiel zurückzukommen, kann eine KI/ML-Anwendung in mindestens einer Ausführungsform unter Verwendung von eines Frameworks wie Caffe, Caffe2, TensorFlow, Keras, PyTorch oder MxNet Deep Learning Frameworks implementiert sein.
29 veranschaulicht die Kompilierung von Code zur Ausführung auf einer der Programmierplattformen von 24 - 27, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform empfängt ein Compiler 2901 Quellcode 2900, der sowohl Host-Code als auch Geräte-Code enthält. In mindestens einer Ausführungsform ist der Compiler 2901 so konfiguriert, dass er den Quellcode 2900 in einen ausführbaren Host-Code 2902 zur Ausführung auf einem Host und einen ausführbaren Geräte-Code 2903 zur Ausführung auf einem Gerät umwandelt. In mindestens einer Ausführungsform kann der Quellcode 2900 entweder offline vor der Ausführung einer Anwendung oder online während der Ausführung einer Anwendung kompiliert werden.
In mindestens einer Ausführungsform kann der Quellcode 2900 Code in einer beliebigen, von dem Compiler 2901 unterstützten Programmiersprache enthalten, wie z.B. C++, C, Fortran usw. In mindestens einer Ausführungsform kann der Quellcode 2900 in einer Einquellen- bzw. Single-Source-Datei enthalten sein, die eine Mischung aus Host-Code und Geräte-Code enthält, wobei Positionen des Geräte-Codes darin angegeben sind. In mindestens einer Ausführungsform kann eine Single-Source-Datei eine .cu-Datei sein, die CUDA-Code enthält, oder eine .hip.cpp-Datei, die HIP-Code enthält. Alternativ kann der Quellcode 2900 in mindestens einer Ausführungsform mehrere Quellcodedateien anstelle einer einzigen Quellcodedatei beinhalten, in denen Host-Code und Geräte-Code getrennt sind.
In mindestens einer Ausführungsform ist der Compiler 2901 so konfiguriert, dass er den Quellcode 2900 in einen ausführbaren Host-Code 2902 zur Ausführung auf einem Host und einen ausführbaren Geräte-Code 2903 zur Ausführung auf einem Gerät kompiliert. In mindestens einer Ausführungsform führt der Compiler 2901 Operationen durch, darunter ein Parsen des Quellcodes 2900 in einen abstrakten Systembaum (AST), ein Durchführen von Optimierungen und ein Erzeugen von ausführbarem Code. In mindestens einer Ausführungsform, in der der Quellcode 2900 eine Single-Source-Datei enthält, kann der Compiler 2901 den Geräte-Code von dem Host-Code in einer solchen Single-Source-Datei trennen, den Geräte-Code und den Host-Code in den ausführbaren Geräte-Code 2903 bzw. den ausführbaren Host-Code 2902 kompilieren und den ausführbaren Geräte-Code 2903 und den ausführbaren Host-Code 2902 in einer einzigen Datei miteinander verknüpfen, wie nachstehend unter Bezugnahme auf 30 ausführlicher erläutert.
In mindestens einer Ausführungsform können der ausführbare Host-Code 2902 und der ausführbare Geräte-Code 2903 in jedem geeigneten Format vorliegen, z.B. als Binärcode und/oder IR-Code. Im Fall von CUDA kann der ausführbare Host-Code 2902 in mindestens einer Ausführungsform nativen Objektcode beinhalten und kann der ausführbare Geräte-Code 2903 Code in PTX-Zwischendarstellung beinhalten. Im Fall von ROCm können sowohl der ausführbare Host-Code 2902 als auch der ausführbare Geräte-Code 2903 in mindestens einer Ausführungsform einen Ziel-Binärcode enthalten.
30 ist eine detailliertere Darstellung der Kompilierung von Code zur Ausführung auf einer der Programmierplattformen von 24 - 27, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Compiler 3001 so konfiguriert, dass er Quellcode 3000 empfängt, Quellcode 3000 kompiliert und eine ausführbare Datei 3008 ausgibt. In mindestens einer Ausführungsform ist der Quellcode 3000 eine Single-Source-Datei, wie z.B. eine .cu-Datei, eine .hip.cpp-Datei oder eine Datei in einem anderen Format, die sowohl Host- als auch Geräte-Code enthält. In mindestens einer Ausführungsform kann der Compiler 3001 ein NVIDIA CUDA Compiler („NVCC“) zum Kompilieren von CUDA-Code in .cu-Dateien oder ein HCC-Compiler zum Kompilieren von HIP-Code in .hip.cpp-Dateien sein, ist aber nicht darauf beschränkt.
In mindestens einer Ausführungsform beinhaltet der Compiler 3001 ein Compiler-Frontend 3002, einen Host-Compiler 3005, einen Geräte-Compiler 3006 und einen Linker 3009. In mindestens einer Ausführungsform ist das Compiler-Frontend 3002 so konfiguriert, dass es den Geräte-Code 3004 von dem Host-Code 3003 in dem Quellcode 3000 trennt. Geräte-Code 3004 wird von dem Gerätecompiler 3006 in ausführbaren Geräte-Code 3008 kompiliert, der, wie beschrieben wurde, in mindestens einer Ausführungsform Binärcode oder IR-Code enthalten kann. In mindestens einer Ausführungsform wird getrennt davon Host-Code 3003 von dem Host-Compiler 3005 in ausführbaren Host-Code 3007 kompiliert. In mindestens einer Ausführungsform kann für NVCC der Host-Compiler 3005, ohne darauf beschränkt zu sein, ein universeller C/C++-Compiler sein, der nativen Objektcode ausgibt, während der Geräte-Compiler 3006, ohne darauf beschränkt zu sein, ein auf einer Low Level Virtual Machine („LLVM“) basierender Compiler sein kann, der eine LLVM-Compiler-Infrastruktur aufspaltet und PTX-Code oder Binärcode ausgibt. In mindestens einer Ausführungsform können für den HCC sowohl der Host-Compiler 3005 als auch der Geräte-Compiler 3006 LLVM-basierte Compiler sein, die Ziel-Binärcode ausgeben, sind aber nicht darauf beschränkt.
Nach der Kompilierung des Quellcodes 3000 in einen ausführbaren Host-Code 3007 und einen ausführbaren Geräte-Code 3008 verknüpft der Linker 3009 in mindestens einer Ausführungsform den ausführbaren Host- und Geräte-Code 3007 und 3008 in einer ausführbaren Datei 3010. In mindestens einer Ausführungsform können nativer Objektcode für einen Host und PTX- oder Binärcode für ein Gerät in einer Executable and Linkable Format („ELF“)-Datei miteinander verknüpft werden, die ein Containerformat zum Speichern von Objektcode ist.
31 veranschaulicht ein Übersetzen von Quellcode vor der Kompilierung des Quellcodes, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird Quellcode 3100 durch ein Übersetzungswerkzeug 3101 geleitet, das den Quellcode 3100 in übersetzten Quellcode 3102 übersetzt. In mindestens einer Ausführungsform wird ein Compiler 3103 verwendet, um den übersetzten Quellcode 3102 in einen ausführbaren Host-Code 3104 und einen ausführbaren Geräte-Code 3105 zu kompilieren, in einem Prozess, der der Kompilierung des Quellcodes 2900 durch den Compiler 2901 in einen ausführbaren Host-Code 2902 und einen ausführbaren Geräte-Code 2903 ähnelt, wie vorstehend in Verbindung mit 29 beschrieben wurde.
In mindestens einer Ausführungsform wird eine von dem Übersetzungswerkzeug 3101 durchgeführte Übersetzung verwendet, um den Quellcode 3100 für die Ausführung in einer anderen Umgebung als der, in der er ursprünglich ausgeführt werden sollte, zu portieren. In mindestens einer Ausführungsform kann das Übersetzungswerkzeug 3101 einen HIP-Übersetzer umfassen, der verwendet wird, um CUDA-Code, der für eine CUDA-Plattform vorgesehen ist, in HIP-Code zu „hipifizieren“, der auf einer ROCm-Plattform kompiliert und ausgeführt werden kann, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Übersetzung des Quellcodes 3100 ein Parsen des Quellcodes 3100 und ein Konvertieren von Aufrufen zu API(s), die von einem Programmiermodell (z.B. CUDA) bereitgestellt werden, in entsprechende Aufrufe zu API(s), die von einem anderen Programmiermodell (z.B. HIP) bereitgestellt werden, beinhalten, wie nachstehend in Verbindung mit den 32A und 33 ausführlicher erläutert wird. Um auf das Beispiel des Hipifying von CUDA-Code zurückzukommen, können in mindestens einer Ausführungsform Aufrufe der CUDA-Laufzeit-API, der CUDA-Treiber-API und/oder der CUDA-Bibliotheken in entsprechende HIP-API-Aufrufe konvertiert werden. In mindestens einer Ausführungsform können automatisierte Übersetzungen, die von dem Übersetzungswerkzeug 3101 durchgeführt werden, manchmal unvollständig sein, so dass zusätzlicher, manueller Aufwand erforderlich ist, um den Quellcode 3100 vollständig zu portieren.
Konfigurieren von GPUs für Universalberechnungen
Die folgenden Figuren zeigen, ohne Beschränkung darauf, beispielhafte Architekturen für die Kompilierung und Ausführung von Rechen-Quellcode, gemäß mindestens einer Ausführungsform.
32A veranschaulicht ein System 3200, das so konfiguriert ist, dass es CUDA-Quellcode 3210 unter Verwendung verschiedener Arten von Verarbeitungseinheiten kompiliert und ausführt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das System 3200, ohne Beschränkung darauf, CUDA-Quellcode 3210, einen CUDA-Compiler 3250, ausführbaren Host-Code 3270(1 ), ausführbaren Host-Code 3270(2), ausführbaren CUDA-Geräte-Code 3284, eine CPU 3290, eine CUDA-fähige GPU 3294, eine GPU 3292, ein CUDA-zu-HIP-Übersetzungswerkzeug 3220, HIP-Quellcode 3230, einen HIP-Compilertreiber 3240, einen HCC 3260 und ausführbaren HCC-Geräte-Code 3282.
In mindestens einer Ausführungsform ist der CUDA-Quellcode 3210 eine Sammlung von Menschen lesbarer Code in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist der CUDA-Code ein von Menschen lesbarer Code in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist eine CUDA-Programmiersprache eine Erweiterung der Programmiersprache C++, die, ohne Beschränkung darauf, Mechanismen zur Definition von Geräte-Code und zur Unterscheidung zwischen Geräte-Code und Host-Code beinhaltet. In mindestens einer Ausführungsform ist der Geräte-Code ein Quellcode, der nach der Kompilierung parallel auf einem Gerät ausführbar ist. In mindestens einer Ausführungsform kann ein Gerät ein Prozessor sein, der für parallele Befehlsverarbeitung optimiert ist, wie z.B. eine CUDA-fähige GPU 3290, eine GPU 3292 oder eine andere GPGPU, usw. In mindestens einer Ausführungsform ist der Host-Code ein Quellcode, der nach der Kompilierung auf einem Host ausführbar ist. In mindestens einer Ausführungsform ist ein Host ein Prozessor, der für die sequenzielle Befehlsverarbeitung optimiert ist, wie z.B. die CPU 3290.
In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3210, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3212, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3214, eine beliebige Anzahl (einschließlich Null) von Hostfunktionen 3216 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3218. In mindestens einer Ausführungsform können globale Funktionen 3212, Gerätefunktionen 3214, Hostfunktionen 3216 und Host/Geräte-Funktionen 3218 in dem CUDA-Quellcode 3210 gemischt sein. In mindestens einer Ausführungsform ist jede der globalen Funktionen 3212 auf einem Gerät ausführbar und von einem Host aus aufrufbar. In mindestens einer Ausführungsform können daher eine oder mehrere der globalen Funktionen 3212 als Einstiegspunkte zu einem Gerät dienen. In mindestens einer Ausführungsform ist jede der globalen Funktionen 3212 ein Kernel. In mindestens einer Ausführungsform und in einer Technik, die als dynamische Parallelität bekannt ist, definiert eine oder mehrere der globalen Funktionen 3212 einen Kernel, der auf einem Gerät ausführbar ist und von einem solchen Gerät aus aufgerufen werden kann. In mindestens einer Ausführungsform wird ein Kernel während der Ausführung N (wobei N eine beliebige positive ganze Zahl ist) Mal parallel von N verschiedenen Threads auf einem Gerät ausgeführt.
In mindestens einer Ausführungsform wird jede von Gerätefunktionen 3214 auf einem Gerät ausgeführt und kann nur von einem solchen Gerät aus aufgerufen werden. In mindestens einer Ausführungsform wird jede von Host-Funktionen 3216 auf einem Host ausgeführt und ist nur von einem solchen Host aus aufrufbar. In mindestens einer Ausführungsform definiert jede der Host-/Geräte-Funktionen 3216 sowohl eine Host-Version einer Funktion, die auf einem Host ausführbar und nur von einem solchen Host aufrufbar ist, als auch eine Geräteversion der Funktion, die auf einem Gerät ausführbar und nur von einem solchen Gerät aufrufbar ist.
In mindestens einer Ausführungsform kann der CUDA-Quellcode 3210 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die über eine CUDA-Laufzeit-API 3202 definiert sind. In mindestens einer Ausführungsform kann die CUDA-Laufzeit-API 3202, ohne Beschränkung darauf, eine beliebige Anzahl von Funktionen enthalten, die auf einem Host ausgeführt werden, um Gerätespeicher zuzuweisen und freizugeben, Daten zwischen Hostspeicher und Gerätespeicher zu übertragen, Systeme mit mehreren Geräten zu verwalten usw. In mindestens einer Ausführungsform kann der CUDA-Quellcode 3210 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer beliebigen Anzahl von anderen CUDA-APIs angegeben sind. In mindestens einer Ausführungsform kann eine CUDA-API eine beliebige API sein, die für die Verwendung durch CUDA-Code vorgesehen ist. In mindestens einer Ausführungsform umfassen CUDA-APIs, ohne Beschränkung darauf, eine CUDA-Laufzeit-API 3202, eine CUDA-Treiber-API, APIs für eine beliebige Anzahl von CUDA-Bibliotheken, usw. In mindestens einer Ausführungsform und im Vergleich zu der CUDA-Laufzeit-API 3202 ist eine CUDA-Treiber-API eine API auf niedrigerer Ebene, die jedoch eine feinkörnigere Steuerung eines Geräts ermöglicht. In mindestens einer Ausführungsform umfassen Beispiele für CUDA-Bibliotheken, ohne Beschränkung darauf, cuBLAS, cuFFT, cuRAND, cuDNN usw.
In mindestens einer Ausführungsform kompiliert der CUDA-Compiler 3250 den eingegebenen CUDA-Code (z.B. den CUDA-Quellcode 3210), um den ausführbaren Host-Code 3270(1) und den ausführbaren CUDA-Geräte-Code 3284 zu erzeugen. In mindestens einer Ausführungsform ist der CUDA-Compiler 3250 ein NVCC. In mindestens einer Ausführungsform ist der ausführbare Host-Code 3270(1) eine kompilierte Version des Host-Codes, der in dem Eingabe-Quellcode enthalten ist, der auf der CPU 3290 ausführbar ist. In mindestens einer Ausführungsform kann die CPU 3290 ein beliebiger Prozessor sein, der für die sequenzielle Befehlsverarbeitung optimiert ist.
In mindestens einer Ausführungsform ist der ausführbare CUDA-Geräte-Code 3284 eine kompilierte Version des Geräte-Codes, der in dem Eingabe-Quellcode enthalten ist, der auf der CUDA-fähigen GPU 3294 ausführbar ist. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3284, ohne Beschränkung darauf, Binärcode. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3284, ohne Beschränkung darauf, IR-Code, wie z.B. PTX-Code, der zur Laufzeit von einem Gerätetreiber weiter in Binärcode für ein bestimmtes Zielgerät (z.B. CUDA-fähige GPU 3294) kompiliert wird. In mindestens einer Ausführungsform kann der CUDA-fähige Grafikprozessor 3294 ein beliebiger Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist und CUDA unterstützt. In mindestens einer Ausführungsform wird der CUDA-fähige Grafikprozessor 3294 von der NVIDIA Corporation in Santa Clara, CA, entwickelt.
In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3220 so konfiguriert, dass es den CUDA-Quellcode 3210 in einen funktionell ähnlichen HIP-Quellcode 3230 übersetzt. In mindestens einer Ausführungsform ist der HIP-Quellcode 3230 eine Sammlung von von Menschen lesbarem Code in einer HIP-Programmiersprache. In mindestens einer Ausführungsform ist der HIP-Code ein von Menschen lesbarer Code in einer HIP-Programmiersprache. In mindestens einer Ausführungsform ist eine HIP-Programmiersprache eine Erweiterung der C++-Programmiersprache, die, ohne Beschränkung darauf, funktionell ähnliche Versionen von CUDA-Mechanismen enthält, um Geräte-Code zu definieren und zwischen Geräte-Code und Host-Code zu unterscheiden. In mindestens einer Ausführungsform kann eine HIP-Programmiersprache eine Teilmenge der Funktionalität einer CUDA-Programmiersprache enthalten. In mindestens einer Ausführungsform enthält eine HIP-Programmiersprache beispielsweise, ohne Beschränkung darauf, Mechanismen zum Definieren globaler Funktionen 3212, aber einer solchen HIP-Programmiersprache kann die Unterstützung für dynamische Parallelität fehlen, und daher können in dem HIP-Code definierte globale Funktionen 3212 nur von einem Host aus aufrufbar sein.
In mindestens einer Ausführungsform enthält der HIP-Quellcode 3230, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3212, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3214, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3216 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3218. In mindestens einer Ausführungsform kann der HIP-Quellcode 3230 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer HIP-Laufzeit-API 3232 angegeben sind. In mindestens einer Ausführungsform enthält die HIP-Laufzeit-API 3232, ohne Beschränkung darauf, funktionell ähnliche Versionen einer Teilmenge von Funktionen, die in der CUDA-Laufzeit-API 3202 enthalten sind. In mindestens einer Ausführungsform kann der HIP-Quellcode 3230 auch eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen enthalten, die in einer beliebigen Anzahl von anderen HIP-APIs angegeben sind. In mindestens einer Ausführungsform kann eine HIP-API eine beliebige API sein, die für die Verwendung durch HIP-Code und/oder ROCm vorgesehen ist. In mindestens einer Ausführungsform umfassen HIP-APIs, ohne Beschränkung darauf, die HIP-Laufzeit-API 3232, eine HIP-Treiber-API, APIs für eine beliebige Anzahl von HIP-Bibliotheken, APIs für eine beliebige Anzahl von ROCm-Bibliotheken, usw.
In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3220 jeden Kernel-Aufruf in dem CUDA-Code von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem CUDA-Code in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe. In mindestens einer Ausführungsform ist ein CUDA-Aufruf ein Aufruf einer Funktion, die in einer CUDA-API angegeben ist, und ist ein HIP-Aufruf ein Aufruf einer Funktion, die in einer HIP-API angegeben ist. In mindestens einer Ausführungsform wandelt das CUDA-zu-HIP-Übersetzungswerkzeug 3220 eine beliebige Anzahl von Aufrufen zu Funktionen, die in der CUDA-Laufzeit-API 3202 angegeben sind, in eine beliebige Anzahl von Aufrufen zu Funktionen, die in der HIP-Laufzeit-API 3232 angegeben sind, um.
In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3220 ein als hipify-perl bekanntes Werkzeug, das einen textbasierten Übersetzungsprozess ausführt. In mindestens einer Ausführungsform ist das CUDA-zu-HIP-Übersetzungswerkzeug 3220 ein als hipify-clang bekanntes Werkzeug, das im Vergleich zu hipify-perl einen komplexeren und robusteren Übersetzungsprozess ausführt, der das Parsen von CUDA-Code unter Verwendung von clang (einem Compiler-Frontend) und die anschließende Übersetzung der resultierenden Symbole umfasst. In mindestens einer Ausführungsform kann die ordnungsgemäße Konvertierung von CUDA-Code in HIP-Code Modifikationen (z.B. manuelle Bearbeitungen) zusätzlich zu denjenigen, die von dem CUDA-zu-HIP-Übersetzungswerkzeug 3220 durchgeführt werden, erfordern.
In mindestens einer Ausführungsform ist der HIP-Compilertreiber 3240 ein Frontend, das ein Zielgerät 3246 bestimmt und dann einen mit dem Zielgerät 3246 kompatiblen Compiler konfiguriert, um den HIP-Quellcode 3230 zu kompilieren. In mindestens einer Ausführungsform ist das Zielgerät 3246 ein Prozessor, der für die parallele Befehlsverarbeitung optimiert ist. In mindestens einer Ausführungsform kann der HIP-Compilertreiber 3240 das Zielgerät 3246 auf jede technisch machbare Weise bestimmen.
In mindestens einer Ausführungsform erzeugt dann, wenn das Zielgerät 3246 mit CUDA kompatibel ist (z.B. die CUDA-fähige GPU 3294), der HIP-Compilertreiber 3240 einen HIP/NVCC-Kompilierungsbefehl 3242. In mindestens einer Ausführungsform und wie in Verbindung mit 32B ausführlicher beschrieben, konfiguriert der HIP/NVCC-Kompilierungsbefehl 3242 den CUDA-Compiler 3250 zum Kompilieren des HIP-Quellcodes 3230 unter Verwendung eines HIP-zu-CUDA-Übersetzungsheaders und einer CUDA-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/NVCC-Kompilierungsbefehl 3242 erzeugt der CUDA-Compiler 3250 den ausführbaren Host-Code 3270(1) und den ausführbaren CUDA-Geräte-Code 3284.
In mindestens einer Ausführungsform erzeugt dann, wenn das Zielgerät 3246 nicht mit CUDA kompatibel ist, der HIP-Compilertreiber 3240 einen HIP/HCC-Kompilierungsbefehl 3244. In mindestens einer Ausführungsform und wie in Verbindung mit 32C ausführlicher beschrieben, konfiguriert der HIP/HCC-Kompilierungsbefehl 3244 den HCC 3260 zum Kompilieren von HIP-Quellcode 3230 unter Verwendung eines HCC-Headers und einer HIP/HCC-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/HCC-Kompilierungsbefehl 3244 erzeugt der HCC 3260 ausführbaren Host-Code 3270(2) und ausführbaren HCC-Geräte-Code 3282. In mindestens einer Ausführungsform ist der ausführbare HCC-Geräte-Code 3282 eine kompilierte Version des in dem HIP-Quellcode 3230 enthaltenen Geräte-Codes, der auf der GPU 3292 ausführbar ist. In mindestens einer Ausführungsform kann die GPU 3292 ein beliebiger Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist, nicht mit CUDA kompatibel ist und mit dem HCC kompatibel ist. In mindestens einer Ausführungsform wird der Grafikprozessor 3292 von der AMD Corporation in Santa Clara, CA, entwickelt. In mindestens einer Ausführungsform ist GPU, 3292 eine nicht CUDA-fähige GPU 3292.
Nur zu Erläuterungszwecken sind in 32A drei verschiedene Abläufe dargestellt, die in mindestens einer Ausführungsform implementiert sein können, um den CUDA-Quellcode 3210 für die Ausführung auf der CPU 3290 und verschiedenen Geräten zu kompilieren. In mindestens einer Ausführungsform kompiliert ein direkter CUDA-Ablauf den CUDA-Quellcode 3210 für die Ausführung auf der CPU 3290 und der CUDA-fähigen GPU 3294, ohne den CUDA-Quellcode 3210 in den HIP-Quellcode 3230 zu übersetzen. In mindestens einer Ausführungsform übersetzt ein indirekter CUDA-Ablauf den CUDA-Quellcode 3210 in den HIP-Quellcode 3230 und kompiliert dann den HIP-Quellcode 3230 zur Ausführung auf der CPU 3290 und der CUDA-fähigen GPU 3294. In mindestens einer Ausführungsform übersetzt ein CUDA/HCC-Ablauf den CUDA-Quellcode 3210 in HIP-Quellcode 3230 und kompiliert dann den HIP-Quellcode 3230 für die Ausführung auf der CPU 3290 und der GPU 3292.
Ein direkter CUDA-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, ist durch gestrichelte Linien und eine Reihe von Blasen mit Bezeichnungen A1-A3 dargestellt. In mindestens einer Ausführungsform und wie in der mit A1 bezeichneten Blase dargestellt, empfängt der CUDA-Compiler 3250 den CUDA-Quellcode 3210 und einen CUDA-Kompilierbefehl 3248, der den CUDA-Compiler 3250 für die Kompilierung des CUDA-Quellcodes 3210 konfiguriert. In mindestens einer Ausführungsform ist der CUDA-Quellcode 3210, der in einem direkten CUDA-Ablauf verwendet wird, in einer CUDA-Programmiersprache geschrieben, die auf einer anderen Programmiersprache als C++ (z.B. C, Fortran, Python, Java usw.) basiert. In mindestens einer Ausführungsform und im Ansprechen auf den CUDA-Kompilierbefehl 3248 generiert der CUDA-Compiler 3250 den ausführbaren Host-Code 3270(1) und den ausführbaren CUDA-Geräte-Code 3284 (dargestellt mit der Blase mit der Bezeichnung A2). In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung A3 dargestellt, können der ausführbare Host-Code 3270(1) und der ausführbare CUDA-Geräte-Code 3284 auf der CPU 3290 bzw. der CUDA-fähigen GPU 3294 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3284 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3284, ohne darauf beschränkt zu sein, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
Ein indirekter CUDA-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, ist durch gestrichelte Linien und eine Reihe von Blasen mit der Bezeichnung B1-B6 dargestellt. In mindestens einer Ausführungsform und wie in der mit B1 gekennzeichneten Blase dargestellt, empfängt das CUDA-HIP-Übersetzungswerkzeug 3220 den CUDA-Quellcode 3210. In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung B2 dargestellt, übersetzt das CUDA-HIP-Übersetzungswerkzeug 3220 den CUDA-Quellcode 3210 in den HIP-Quellcode 3230. In mindestens einer Ausführungsform und wie in der mit B3 bezeichneten Blase dargestellt, empfängt der HIP-Compilertreiber 3240 den HIP-Quellcode 3230 und bestimmt, dass das Zielgerät 3246 CUDA-fähig ist.
In mindestens einer Ausführungsform und wie mit der mit B4 bezeichneten Blase dargestellt, erzeugt der HIP-Compilertreiber 3240 den HIP/NVCC-Kompilierbefehl 3242 und überträgt sowohl den HIP/NVCC-Kompilierbefehl 3242 als auch den HIP-Quellcode 3230 an den CUDA-Compiler 3250. In mindestens einer Ausführungsform und wie in Verbindung mit 32B ausführlicher beschrieben, konfiguriert der HIP/NVCC-Kompilierungsbefehl 3242 den CUDA-Compiler 3250 zum Kompilieren des HIP-Quellcodes 3230 unter Verwendung eines HIP-zu-CUDA-Übersetzungsheaders und einer CUDA-Laufzeitbibliothek, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/NVCC-Kompilierungsbefehl 3242 erzeugt der CUDA-Compiler 3250 den ausführbaren Host-Code 3270(1) und den ausführbaren CUDA-Geräte-Code 3284 (dargestellt mit der Blase mit der Bezeichnung B5). In mindestens einer Ausführungsform und wie in der mit B6 bezeichneten Blase dargestellt, können der ausführbare Host-Code 3270(1) und der ausführbare CUDA-Geräte-Code 3284 auf der CPU 3290 bzw. der CUDA-fähigen GPU 3294 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3284 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3284, ohne darauf beschränkt zu sein, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
Ein CUDA/HCC-Ablauf, der in mindestens einer Ausführungsform implementiert sein kann, wird durch durchgezogene Linien und eine Reihe von Blasen mit der Bezeichnung C1-C6 dargestellt. In mindestens einer Ausführungsform und wie in der Blase mit der Bezeichnung C1 dargestellt, empfängt das CUDA-HIP-Übersetzungswerkzeug 3220 den CUDA-Quellcode 3210. In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung C2 dargestellt, übersetzt das CUDA-HIP-Übersetzungswerkzeug 3220 den CUDA-Quellcode 3210 in den HIP-Quellcode 3230. In mindestens einer Ausführungsform und wie mit der Blase C3 dargestellt, empfängt der HIP-Compilertreiber 3240 den HIP-Quellcode 3230 und bestimmt, dass das Zielgerät 3246 nicht CUDA-fähig ist.
In mindestens einer Ausführungsform erzeugt der HIP-Compilertreiber 3240 den HIP/HCC-Kompilierbefehl 3244 und überträgt sowohl den HIP/HCC-Kompilierbefehl 3244 als auch den HIP-Quellcode 3230 an den HCC 3260 (dargestellt durch die mit C4 bezeichnete Blase). In mindestens einer Ausführungsform und wie in Verbindung mit 32C ausführlicher beschrieben, konfiguriert der HIP/HCC-Kompilierungsbefehl 3244 den HCC 3260, um den HIP-Quellcode 3230 zu kompilieren, wobei, ohne Beschränkung darauf, ein HCC-Header und eine HIP/HCC-Laufzeitbibliothek verwendet werden. In mindestens einer Ausführungsform und im Ansprechen auf den HIP/HCC-Kompilierungsbefehl 3244 erzeugt der HCC 3260 einen ausführbaren Host-Code 3270(2) und einen ausführbaren HCC-Geräte-Code 3282 (dargestellt mit einer Blase mit der Bezeichnung C5). In mindestens einer Ausführungsform und wie mit der Blase mit der Bezeichnung C6 dargestellt, können der ausführbare Host-Code 3270(2) und der ausführbare HCC-Geräte-Code 3282 auf der CPU 3290 bzw. der GPU 3292 ausgeführt werden.
In mindestens einer Ausführungsform kann, nachdem der CUDA-Quellcode 3210 in HIP-Quellcode 3230 übersetzt wurde, der HIP-Compilertreiber 3240 anschließend verwendet werden, um ausführbaren Code entweder für die CUDA-fähige GPU 3294 oder die GPU 3292 zu erzeugen, ohne CUDA-HIP-Übersetzungswerkzeug 3220 erneut auszuführen. In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3220 den CUDA-Quellcode 3210 in HIP-Quellcode 3230, der dann im Speicher abgelegt wird. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3240 dann den HCC 3260, um den ausführbaren Host-Code 3270(2) und den ausführbaren HCC-Geräte-Code 3282 basierend auf dem HIP-Quellcode 3230 zu erzeugen. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3240 anschließend den CUDA-Compiler 3250, um auf der Grundlage des gespeicherten HIP-Quellcodes 3230 den ausführbaren Host-Code 3270(1) und den ausführbaren CUDA-Geräte-Code 3284 zu erzeugen.
32B veranschaulicht ein System 3204, das so konfiguriert ist, dass es den CUDA-Quellcode 3210 von 32A unter Verwendung der CPU 3290 und der CUDA-fähigen GPU 3294 gemäß mindestens einer Ausführungsform kompiliert und ausführt. In mindestens einer Ausführungsform umfasst das System 3204, ohne Beschränkung darauf, den CUDA-Quellcode 3210, das CUDA-HIP-Übersetzungswerkzeug 3220, den HIP-Quellcode 3230, den HIP-Compilertreiber 3240, den CUDA-Compiler 3250, den ausführbaren Host-Code 3270(1), den ausführbaren CUDA-Geräte-Code 3284, die CPU 3290 und die CUDA-fähige GPU 3294.
In mindestens einer Ausführungsform und wie zuvor hierin in Verbindung mit 32A beschrieben, enthält der CUDA-Quellcode 3210, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3212, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3214, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3216 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3218. In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3210 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind.
In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3220 den CUDA-Quellcode 3210 in den HIP-Quellcode 3230. In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3220 jeden Kernel-Aufruf in dem CUDA-Quellcode 3210 von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem CUDA-Quellcode 3210 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe.
In mindestens einer Ausführungsform bestimmt HIP-Compilertreiber 3240, dass das Zielgerät 3246 CUDA-fähig ist, und erzeugt den HIP/NVCC-Kompilierungsbefehl 3242. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3240 dann den CUDA-Compiler 3250 über den HIP/NVCC-Kompilierbefehl 3242, um den HIP-Quellcode 3230 zu kompilieren. In mindestens einer Ausführungsform stellt der HIP-Compilertreiber 3240 Zugriff auf einen HIP-zu-CUDA-Übersetzungsheader 3252 als Teil der Konfiguration des CUDA-Compilers 3250 bereit. In mindestens einer Ausführungsform übersetzt der HIP-zu-CUDA-Übersetzungsheader 3252 eine beliebige Anzahl von Mechanismen (z.B. Funktionen), die in einer beliebigen Anzahl von HIP-APIs spezifiziert sind, in eine beliebige Anzahl von Mechanismen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind. In mindestens einer Ausführungsform verwendet der CUDA-Compiler 3250 den HIP-zu-CUDA-Übersetzungsheader 3252 in Verbindung mit einer CUDA-Laufzeitbibliothek 3254, die der CUDA-Laufzeit-API 3202 entspricht, um den ausführbaren Host-Code 3270(1) und den ausführbaren CUDA-Geräte-Code 3284 zu erzeugen. In mindestens einer Ausführungsform können der ausführbare Host-Code 3270(1) und der ausführbare CUDA-Geräte-Code 3284 dann auf der CPU 3290 bzw. der CUDA-fähigen GPU 3294 ausgeführt werden. In mindestens einer Ausführungsform umfasst der ausführbare CUDA-Geräte-Code 3284 Binärcode, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform enthält der ausführbare CUDA-Geräte-Code 3284, ohne Beschränkung darauf, PTX-Code und wird zur Laufzeit weiter in Binärcode für ein bestimmtes Zielgerät kompiliert.
32C zeigt ein System 3206, das so konfiguriert ist, dass es den CUDA-Quellcode 3210 von 32A unter Verwendung einer CPU 3290 und einer nicht-CUDA-fähigen GPU 3292 kompiliert und ausführt, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beinhaltet das System 3206, ohne Beschränkung darauf, den CUDA-Quellcode 3210, das CUDA-zu-HIP-Übersetzungswerkzeug 3220, den HIP-Quellcode 3230, den HIP-Compilertreiber 3240, den HCC 3260, den ausführbaren Host-Code 3270(2), den ausführbaren HCC-Geräte-Code 3282, die CPU 3290 und die GPU 3292.
In mindestens einer Ausführungsform und wie zuvor hierin in Verbindung mit 32A beschrieben, enthält der CUDA-Quellcode 3210, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von globalen Funktionen 3212, eine beliebige Anzahl (einschließlich Null) von Gerätefunktionen 3214, eine beliebige Anzahl (einschließlich Null) von Host-Funktionen 3216 und eine beliebige Anzahl (einschließlich Null) von Host/Geräte-Funktionen 3218. In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3210 auch, ohne Beschränkung darauf, eine beliebige Anzahl von Aufrufen zu einer beliebigen Anzahl von Funktionen, die in einer beliebigen Anzahl von CUDA-APIs spezifiziert sind.
In mindestens einer Ausführungsform übersetzt das CUDA-zu-HIP-Übersetzungswerkzeug 3220 den CUDA-Quellcode 3210 in den HIP-Quellcode 3230. In mindestens einer Ausführungsform konvertiert das CUDA-zu-HIP-Übersetzungswerkzeug 3220 jeden Kernel-Aufruf in dem CUDA-Quellcode 3210 von einer CUDA-Syntax in eine HIP-Syntax und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem Quellcode 3210 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe.
In mindestens einer Ausführungsform bestimmt der HIP-Compilertreiber 3240 anschließend, dass das Zielgerät 3246 nicht CUDA-fähig ist, und erzeugt den HIP/HCC-Kompilierbefehl 3244. In mindestens einer Ausführungsform konfiguriert der HIP-Compilertreiber 3240 dann den HCC 3260, um den HIP/HCC-Kompilierbefehl 3244 auszuführen, um den HIP-Quellcode 3230 zu kompilieren. In mindestens einer Ausführungsform konfiguriert der HIP/HCC-Kompilierbefehl 3244 den HCC 3260 so, dass er, ohne Beschränkung darauf, eine HIP/HCC-Laufzeitbibliothek 3258 und einen HCC-Header 3256 verwendet, um ausführbaren Host-Code 3270(2) und ausführbaren HCC-Geräte-Code 3282 zu erzeugen. In mindestens einer Ausführungsform entspricht die HIP/HCC-Laufzeitbibliothek 3258 der HIP-Laufzeit-API 3232. In mindestens einer Ausführungsform enthält der HCC-Header 3256, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Interoperabilitätsmechanismen für HIP und HCC. In mindestens einer Ausführungsform können der ausführbare Host-Code 3270(2) und der ausführbare HCC-Geräte-Code 3282 auf der CPU 3290 bzw. der GPU 3292 ausgeführt werden.
33 veranschaulicht einen beispielhaften Kernel, der von dem CUDA-zu-HIP-Übersetzungswerkzeug 3220 von 32C übersetzt wurde, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform unterteilt der CUDA-Quellcode 3210 ein Gesamtproblem, das ein bestimmter Kernel lösen soll, in relativ grobe Teilprobleme, die unabhängig voneinander unter Verwendung von Thread-Blöcken gelöst werden können. In mindestens einer Ausführungsform umfasst jeder Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Threads. In mindestens einer Ausführungsform wird jedes Teilproblem in relativ feine Teile partitioniert, die kooperativ parallel von Threads innerhalb eines Thread-Blocks gelöst werden können. In mindestens einer Ausführungsform können Threads innerhalb eines Thread-Blocks zusammenarbeiten, indem sie Daten über einen gemeinsam genutzten Speicher gemeinsam nutzen und die Ausführung synchronisieren, um Speicherzugriffe zu koordinieren.
In mindestens einer Ausführungsform organisiert der CUDA-Quellcode 3210 Thread-Blöcke, die einem bestimmten Kernel zugeordnet sind, in ein eindimensionales, zweidimensionales oder dreidimensionales Gitter bzw. Grid von Thread-Blöcken. In mindestens einer Ausführungsform beinhaltet jeder Thread-Block, ohne Beschränkung darauf, eine beliebige Anzahl von Threads, und beinhaltet ein Gitter bzw. Grid, ohne Beschränkung darauf, eine beliebige Anzahl von Thread-Blöcken.
In mindestens einer Ausführungsform ist ein Kernel eine Funktion in dem Geräte-Code, die unter Verwendung eines „_global_“-Deklarationsbezeichners definiert ist. In mindestens einer Ausführungsform werden die Dimension eines Gitters bzw. Grids, das einen Kernel für einen bestimmten Kernelaufruf ausführt, und zugehörige Streams unter Verwendung einer CUDA-Kernel-Startsyntax 3310 spezifiziert. In mindestens einer Ausführungsform wird die CUDA-Kernel-Start-Syntax 3310 als „KernelName«<GridSize, BlockSize, SharedMemorySize, Stream>» (KernelArguments);“ spezifiziert. In mindestens einer Ausführungsform ist eine Ausführungskonfigurationssyntax ein „<<<...>>>“-Konstrukt, das zwischen einem Kernelnamen („KernelName“) und einer eingeklammerten Liste von Kernelparametern („KernelArguments“) eingefügt wird. In mindestens einer Ausführungsform umfasst die CUDA-Kernel-Startsyntax 3310, ohne Beschränkung darauf, eine CUDA-Startfunktionssyntax anstelle einer Ausführungskonfigurations-syntax.
In mindestens einer Ausführungsform ist „GridSize“ von einem Typ dim3 und spezifiziert die Dimension und die Größe eines Gitters bzw. Grids. In mindestens einer Ausführungsform ist der Typ dim3 eine CUDA-definierte Struktur, die, ohne Beschränkung darauf, vorzeichenlose Ganzzahlen x, y und z beinhaltet. In mindestens einer Ausführungsform ist z standardmäßig gleich eins, falls z nicht spezifiziert ist. In mindestens einer Ausführungsform ist y standardmäßig gleich eins, falls y nicht spezifiziert ist. In mindestens einer Ausführungsform ist die Anzahl von Thread-Blöcken in einem Gitter bzw. Grid gleich dem Produkt aus GridSize.x, GridSize.y und GridSize.z. In mindestens einer Ausführungsform ist „BlockSize“ vom Typ dim3 und gibt die Dimension und die Größe jedes Thread-Blocks an. In mindestens einer Ausführungsform ist die Anzahl der Threads pro Thread-Block gleich dem Produkt aus BlockSize.x, BlockSize.y und BlockSize.z. In mindestens einer Ausführungsform erhält jeder Thread, der einen Kernel ausführt, eine eindeutige Thread-ID, die innerhalb des Kernels über eine eingebaute Variable (z.B. „threadldx“) zugänglich ist.
In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 3310 ist „SharedMemorySize“ ein optionales Argument, das eine Anzahl von Bytes in einem gemeinsam genutzten Speicher spezifiziert, der pro Thread-Block für einen bestimmten Kernel-Aufruf zusätzlich zu statisch zugewiesenem Speicher dynamisch zugewiesen wird. In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 3310 ist „SharedMemorySize“ standardmäßig auf null gesetzt. In mindestens einer Ausführungsform und in Bezug auf die CUDA-Kernel-Start-Syntax 3310 ist „Stream“ ein optionales Argument, das einen zugehörigen Stream angibt und standardmäßig auf null gesetzt ist, um einen Standardstream zu spezifizieren. In mindestens einer Ausführungsform ist ein Stream eine Folge von Befehlen (möglicherweise von verschiedenen Host-Threads ausgegeben), die der Reihe nach ausgeführt werden. In mindestens einer Ausführungsform können verschiedene Streams Befehle außerhalb der Reihe in Bezug aufeinander oder gleichzeitig ausführen.
In mindestens einer Ausführungsform enthält der CUDA-Quellcode 3210, ohne Beschränkung darauf, eine Kerneldefinition für einen beispielhaften Kernel „MatAdd“ und eine Hauptfunktion. In mindestens einer Ausführungsform ist die Hauptfunktion ein Host-Code, der auf einem Host ausgeführt wird und, ohne Beschränkung darauf, einen Kernelaufruf enthält, der die Ausführung des Kernels „MatAdd“ auf einem Gerät bewirkt. In mindestens einer Ausführungsform und wie gezeigt, addiert der Kernel MatAdd zwei Matrizen A und B der Größe NxN, wobei N eine positive ganze Zahl ist, und speichert das Ergebnis in einer Matrix C. In mindestens einer Ausführungsform definiert die Hauptfunktion eine Variable threadsPerBlock als 16 mal 16 und eine Variable numBlocks als N/16 mal N/16. In mindestens einer Ausführungsform spezifiziert die Hauptfunktion dann den Kernelaufruf „MatAdd«<numBlocks, threadsPerBlock»(A, B, C);“. In mindestens einer Ausführungsform und gemäß der CUDA-Kernel-Start-Syntax 3310 wird der Kernel MatAdd unter Verwendung eines Gitters bzw. Grids von Thread-Blöcken mit einer Dimension N/16 mal N/16 ausgeführt, wobei jeder Thread-Block eine Dimension von 16 mal 16 hat. In mindestens einer Ausführungsform umfasst jeder Thread-Block 256 Threads, wird ein Gitter bzw. Grid mit genügend Blöcken erstellt, um einen Thread pro Matrixelement zu haben, und führt jeder Thread in einem solchen Gitter bzw. Grid den Kernel MatAdd aus, um eine paarweise Addition durchzuführen.
In mindestens einer Ausführungsform übersetzt das CUDA-HIP-Übersetzungswerkzeug 3220 während des Übersetzens von CUDA-Quellcode 3210 in HIP-Quellcode 3230 jeden Kernelaufruf in dem CUDA-Quellcode 3210 von der CUDA-Kernel-Start-Syntax 3310 in eine HIP-Kernel-Start-Syntax 3320 und konvertiert eine beliebige Anzahl anderer CUDA-Aufrufe in dem Quellcode 3210 in eine beliebige Anzahl anderer funktionell ähnlicher HIP-Aufrufe. In mindestens einer Ausführungsform ist die HIP-Kernel-Start-Syntax 3320 als „hipLaunch-KernelGGL(KernelName,GridSize, BlockSize, SharedMemorySize, Stream, KernelArguments);“ spezifiziert. In mindestens einer Ausführungsform hat jeder der Parameter KernelName, GridSize, BlockSize, ShareMemorySize, Stream und KernelArguments in der HIP-Kernel-Start-Syntax 3320 die gleiche Bedeutung wie in der CUDA-Kernel-Start-Syntax 3310 (hierin zuvor beschrieben). In mindestens einer Ausführungsform sind die Argumente SharedMemorySize und Stream in der HIP-Kernel-Startsyntax 3320 erforderlich und in der CUDA-Kernel-Startsyntax 3310 optional.
In mindestens einer Ausführungsform ist ein Teil des in 33 dargestellten HIP-Quellcodes 3230 identisch mit einem Teil des in 33 dargestellten CUDA-Quellcodes 3210, mit Ausnahme eines Kernelaufrufs, der die Ausführung des Kernels MatAdd auf einem Gerät bewirkt. In mindestens einer Ausführungsform ist der Kernel MatAdd in dem HIP-Quellcode 3230 mit demselben Deklarationsbezeichner „_global_“ definiert, mit dem der Kernel MatAdd in dem CUDA-Quellcode 3210 definiert ist. In mindestens einer Ausführungsform lautet ein Kernelaufruf in dem HIP-Quellcode 3230 „hipLaunchKernelGGL(MatAdd, numBlocks, threadsPerBlock, 0, 0, A, B, C);“, während ein entsprechender Kernelaufruf in dem CUDA-Quellcode 3210 „MatAdd«<numBlocks, threadsPerBlock»(A, B, C);“ lautet.
34 veranschaulicht die nicht-CUDA-fähige GPU 3292 von 32C in größerem Detail, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform wird die GPU 3292 von der AMD Corporation in Santa Clara entwickelt. In mindestens einer Ausführungsform kann die GPU 3292 so konfiguriert sein, dass sie Rechenoperationen hochparallel durchführt. In mindestens einer Ausführungsform ist die GPU 3292 so konfiguriert, dass sie Grafikpipelineoperationen wie Zeichenbefehle, Pixeloperationen, geometrische Berechnungen und andere Operationen ausführt, die mit dem Rendern eines Frames auf einer Anzeige verbunden sind. In mindestens einer Ausführungsform ist die GPU 3292 so konfiguriert, dass sie Operationen ausführt, die nichts mit Grafik zu tun haben. In mindestens einer Ausführungsform ist die GPU 3292 so konfiguriert, dass sie sowohl grafikbezogene als auch grafikfremde Operationen ausführt. In mindestens einer Ausführungsform kann die GPU 3292 so konfiguriert sein, dass sie Geräte-Code ausführt, der in dem HIP-Quellcode 3230 enthalten ist.
In mindestens einer Ausführungsform umfasst die GPU 3292, ohne Beschränkung darauf, eine beliebige Anzahl von programmierbaren Verarbeitungseinheiten 3420, einen Befehlsprozessor 3410, einen L2-Cache 3422, Speichersteuerungen 3470, DMA-Engines 3480(1), Systemspeichersteuerungen 3482, DMA-Engines 3480(2) und GPU-Controller 3484. In mindestens einer Ausführungsform beinhaltet jede programmierbare Verarbeitungseinheit 3420, ohne Beschränkung darauf, einen Arbeitslast-Manager 3430 und eine beliebige Anzahl von Recheneinheiten 3440. In mindestens einer Ausführungsform liest der Befehlsprozessor 3410 Befehle aus einer oder mehreren Befehlswarteschlangen (nicht dargestellt) und verteilt die Befehle an Arbeitslast-Manager 3430. In mindestens einer Ausführungsform verteilt der zugehörige Arbeitslast-Manager 3430 für jede programmierbare Verarbeitungseinheit 3420 Arbeit an in der programmierbaren Verarbeitungseinheit 3420 enthaltene Recheneinheiten 3440. In mindestens einer Ausführungsform kann jede Recheneinheit 3440 eine beliebige Anzahl von Thread-Blöcken ausführen, aber jeder Thread-Block wird auf einer einzigen Recheneinheit 3440 ausgeführt. In mindestens einer Ausführungsform ist eine Arbeitsgruppe ein Thread-Block.
In mindestens einer Ausführungsform beinhaltet jede Recheneinheit 3440, ohne Beschränkung darauf, eine beliebige Anzahl von SIMD-Einheiten 3450 und einen gemeinsamen Speicher 3460. In mindestens einer Ausführungsform implementiert jede SIMD-Einheit 3450 eine SIMD-Architektur und ist zur parallelen Ausführung von Operationen konfiguriert. In mindestens einer Ausführungsform beinhaltet jede SIMD-Einheit 3450, ohne Beschränkung darauf, eine Vektor-ALU 3452 und eine Vektorregisterdatei 3454. In mindestens einer Ausführungsform führt jede SIMD-Einheit 3450 einen anderen Warp aus. In mindestens einer Ausführungsform ist ein Warp eine Gruppe von Threads (z. B. 16 Threads), wobei jeder Thread in dem Warp zu einem einzelnen Thread-Block gehört und so konfiguriert ist, dass er einen anderen Datensatz auf der Grundlage eines einzelnen Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform kann Prädikation verwendet werden, um einen oder mehrere Threads in einem Warp zu deaktivieren. In mindestens einer Ausführungsform ist eine Spur ein Thread. In mindestens einer Ausführungsform ist ein Arbeitselement bzw. Workitem ein Thread. In mindestens einer Ausführungsform ist eine Wellenfront ein Thread. In mindestens einer Ausführungsform können verschiedene Wellenfronten in einem Thread-Block miteinander synchronisieren und über den gemeinsam genutzten Speicher 3460 kommunizieren.
In mindestens einer Ausführungsform werden programmierbare Verarbeitungseinheiten 3420 als „Shader-Engines“ bezeichnet. In mindestens einer Ausführungsform umfasst jede programmierbare Verarbeitungseinheit 3420, ohne Beschränkung darauf, eine beliebige Menge an dedizierter Grafikhardware zusätzlich zu Recheneinheiten 3440. In mindestens einer Ausführungsform umfasst jede programmierbare Verarbeitungseinheit 3420, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich null) von Geometrieprozessoren, eine beliebige Anzahl (einschließlich null) von Rasterisierern, eine beliebige Anzahl (einschließlich null) von Render-Backends, einen Arbeitslast-Manager 3430 und eine beliebige Anzahl von Recheneinheiten 3440.
In mindestens einer Ausführungsform teilen sich die Recheneinheiten 3440 einen L2-Cache 3422. In mindestens einer Ausführungsform ist der L2-Cache 3422 partitioniert. In mindestens einer Ausführungsform ist ein GPU-Speicher 3490 für alle Recheneinheiten 3440 in der GPU 3292 zugänglich. In mindestens einer Ausführungsform erleichtern Speichersteuerungen 3470 und Systemspeichersteuerungen 3482 die Datenübertragung zwischen der GPU 3292 und einem Host, und ermöglichen die DMA-Engines 3480(1) asynchrone Speicherübertragungen zwischen der GPU 3292 und einem solchen Host. In mindestens einer Ausführungsform erleichtern Speichersteuerungen 3470 und GPU-Controller 3484 Datenübertragungen zwischen der GPU 3292 und anderen GPUs 3292, und ermöglichen DMA-Engines 3480(2) asynchrone Speicherübertragungen zwischen der GPU 3292 und anderen GPUs 3292.
In mindestens einer Ausführungsform beinhaltet die GPU 3292, ohne Beschränkung darauf, eine beliebige Anzahl und Art von Systemverbindungen, die Daten- und Steuerübertragungen über eine beliebige Anzahl und Art von direkt oder indirekt verbundenen Komponenten, die intern oder extern zur GPU 3292 sein können, hinweg erleichtern. In mindestens einer Ausführungsform beinhaltet die GPU 3292, ohne Beschränkung darauf, eine beliebige Anzahl und Art von I/O-Schnittstellen (z.B. PCIe), die mit einer beliebigen Anzahl und Art von Peripheriegeräten gekoppelt sind. In mindestens einer Ausführungsform kann die GPU 3292, ohne Beschränkung darauf, eine beliebige Anzahl (einschließlich Null) von Display-Engines und eine beliebige Anzahl (einschließlich Null) von Multimedia-Engines enthalten. In mindestens einer Ausführungsform implementiert die GPU 3292 ein Speicher-Subsystem, das, ohne Beschränkung darauf, eine beliebige Anzahl und eine beliebige Art von Speichersteuerungen (z.B. Speichersteuerung 3470 und Systemspeichersteuerung 3482) und Speichervorrichtungen (z.B. gemeinsam genutzte Speicher 3460) umfasst, die einer Komponente zugeordnet oder von mehreren Komponenten gemeinsam genutzt werden können. In mindestens einer Ausführungsform implementiert die GPU 3292 ein Cache-Subsystem, das, ohne Beschränkung darauf, einen oder mehrere Cachespeicher (z.B. L2-Cache 3422) umfasst, die jeweils für eine beliebige Anzahl von Komponenten (z.B. SIMD-Einheiten 3450, Recheneinheiten 3440 und programmierbare Verarbeitungseinheiten 3420) reserviert oder von diesen gemeinsam genutzt werden können.
35 veranschaulicht, wie Threads eines beispielhaften CUDA-Grids 3520 gemäß mindestens einer Ausführungsform auf verschiedene Recheneinheiten 3440 von 34 abgebildet werden. In mindestens einer Ausführungsform und nur zu Erläuterungszwecken hat das Raster 3520 eine Gittergröße bzw. GridSize von BX mal BY mal 1 und eine Blockgröße bzw. BlockSize von TX mal TY mal 1. In mindestens einer Ausführungsform umfasst das Raster 3520 daher, ohne Beschränkung darauf, (BX * BY) Thread-Blöcke 3530 und umfasst jeder Thread-Block 3530, ohne Beschränkung darauf, (TX * TY) Threads 3540. Die Threads 3540 sind in 35 als verschnörkelte Pfeile dargestellt.
In mindestens einer Ausführungsform wird das Raster 3520 auf die programmierbare Verarbeitungseinheit 3420(1) abgebildet, die, ohne Beschränkung darauf, die Recheneinheiten 3440(1)-3440(C) umfasst. In mindestens einer Ausführungsform und wie gezeigt werden (BJ * BY) Thread-Blöcke 3530 auf die Recheneinheit 3440(1) abgebildet, und werden die restlichen Thread-Blöcke 3530 auf die Recheneinheit 3440(2) abgebildet. In mindestens einer Ausführungsform kann jeder Thread-Block 3530, ohne Beschränkung darauf, eine beliebige Anzahl von Warps enthalten, und ist jeder Warp einer anderen SIMD-Einheit 3450 von 34 zugeordnet.
In mindestens einer Ausführungsform können Warps in einem gegebenen Thread-Block 3530 zusammen synchronisieren und über gemeinsam genutzten Speicher 3460 in der zugeordneten Recheneinheit 3440 kommunizieren. Zum Beispiel und in mindestens einer Ausführungsform können Warps in dem Thread-Block 3530(BJ,1) zusammen synchronisieren und über den gemeinsam genutzten Speicher 3460(1) kommunizieren. Zum Beispiel und in mindestens einer Ausführungsform können Warps in dem Thread-Block 3530(BJ+1, 1) zusammen synchronisieren und über den gemeinsam genutzten Speicher 3460(2) kommunizieren.
36 veranschaulicht die Migration von bestehendem CUDA-Code zu Data Parallel C++-Code, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Migration von bestehendem CUDA-Code zu Data Parallel C++-Code in den in den 1-3 offenbarten Systemen enthalten oder kann mit diesen Systemen kommunizieren, um einen Teil des gesamten in 4 offenbarten Verfahrens auszuführen. Data Parallel C++ (DPC++) kann sich auf eine offene, auf Standards basierende Alternative zu proprietären Sprachen mit nur einer Architektur beziehen, die es Entwicklern ermöglicht, Code für verschiedene Hardwareziele (CPUs und Beschleuniger wie GPUs und FPGAs) wiederzuverwenden und auch eine benutzerdefinierte Abstimmung für einen bestimmten Beschleuniger vorzunehmen. DPC++ verwendet ähnliche und/oder identische C- und C++-Konstrukte in Übereinstimmung mit ISO C++, mit denen Entwickler vertraut sein dürften. DPC++ beinhaltet den Standard SYCL von The Khronos Group zur Unterstützung von Datenparallelität und heterogener Programmierung. SYCL bezieht sich auf eine plattformübergreifende Abstraktionsschicht, die auf den zugrundeliegenden Konzepten, der Portabilität und der Effizienz von OpenCL aufbaut und es ermöglicht, Code für heterogene Prozessoren in einem „Single-Source“-Stil mit Standard-C++ zu schreiben. SYCL kann eine Single-Source-Entwicklung ermöglichen, bei der C++-Vorlagenfunktionen sowohl Host- als auch Gerätecode enthalten können, um komplexe Algorithmen zu konstruieren, die die OpenCL-Beschleunigung nutzen, und diese dann in ihrem gesamten Quellcode für verschiedene Datentypen wiederverwenden.
In mindestens einer Ausführungsform wird ein DPC++-Compiler verwendet, um DPC++-Quellcode zu kompilieren, der auf verschiedenen Hardware-Zielen eingesetzt werden kann. In mindestens einer Ausführungsform wird ein DPC++-Compiler verwendet, um DPC++-Anwendungen zu erzeugen, die auf verschiedenen Hardwarezielen eingesetzt werden können, und kann ein DPC++-Kompatibilitätswerkzeug verwendet werden, um CUDA-Anwendungen in ein Multiplattformprogramm in DPC++ zu migrieren. In mindestens einer Ausführungsform umfasst ein DPC++-Basis-Toolkit einen DPC++-Compiler zum Einsatz von Anwendungen auf verschiedenen Hardwarezielen, eine DPC++-Bibliothek zur Steigerung der Produktivität und Leistung auf CPUs, GPUs und FPGAs, ein DPC++-Kompatibilitätstool zur Migration von CUDA-Anwendungen in Multiplattform-Anwendungen und eine beliebige geeignete Kombination davon.
In mindestens einer Ausführungsform wird ein DPC++-Programmiermodell verwendet, um einen oder mehrere Aspekte im Zusammenhang mit der Programmierung von CPUs und Beschleunigern zu vereinfachen, indem moderne C++-Funktionen verwendet werden, um Parallelität mit einer Programmiersprache namens Data Parallel C++ auszudrücken. Die DPC++-Programmiersprache kann zur Code-Wiederverwendung für Hosts (z.B. eine CPU) und Beschleuniger (z.B. eine GPU oder FPGA) unter Verwendung einer einzigen Quellsprache verwendet werden, wobei Ausführungs- und Speicherabhängigkeiten klar kommuniziert werden. Mappings innerhalb des DPC++-Codes können verwendet werden, um eine Anwendung auf einer Hardware oder einem Satz von Hardwaregeräten laufen zu lassen, die eine Arbeitslast am besten beschleunigen. Ein Host kann verfügbar sein, um die Entwicklung und das Debugging von Gerätecode zu vereinfachen, selbst auf Plattformen, die keinen Beschleuniger zur Verfügung haben.
In mindestens einer Ausführungsform wird der CUDA-Quellcode 3600 als Eingabe für ein DPC++-Kompatibilitätstool 3602 bereitgestellt, um menschenlesbares DPC++ 3604 zu erzeugen. In mindestens einer Ausführungsform enthält der für den Menschen lesbare DPC++ 3604 Inline-Kommentare, die vom DPC++-Kompatibilitätstool 3602 generiert werden und den Entwickler anleiten, wie und/oder wo er den DPC++-Code modifizieren muss, um die Codierung und Abstimmung auf die gewünschte Leistung 3606 abzuschließen und dadurch den DPC++-Quellcode 3608 zu erzeugen.
In mindestens einer Ausführungsform ist oder enthält der CUDA-Quellcode 3600 eine Sammlung von menschenlesbarem Quellcode in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist der CUDA-Quellcode 3600 ein von Menschen lesbarer Quellcode in einer CUDA-Programmiersprache. In mindestens einer Ausführungsform ist eine CUDA-Programmiersprache eine Erweiterung der Programmiersprache C++, die ohne Einschränkung Mechanismen zur Definition von Gerätecode und zur Unterscheidung zwischen Gerätecode und Hostcode enthält. In mindestens einer Ausführungsform ist der Gerätecode ein Quellcode, der nach der Kompilierung auf einem Gerät (z.B. einer GPU oder einem FPGA) ausführbar ist und mehrere parallelisierbare Arbeitsabläufe bzw. Workflows enthalten kann, die auf einem oder mehreren Prozessorkernen eines Geräts ausgeführt werden können. In mindestens einer Ausführungsform kann ein Gerät ein Prozessor sein, der für die parallele Befehlsverarbeitung optimiert ist, z.B. eine CUDA-fähige GPU, GPU oder eine andere GPGPU usw. In mindestens einer Ausführungsform ist der Hostcode ein Quellcode, der nach der Kompilierung auf einem Host ausführbar ist. In mindestens einer Ausführungsform können ein Teil oder der gesamte Hostcode und Gerätecode parallel auf einer CPU und einer GPU/FPGA ausgeführt werden. In mindestens einer Ausführungsform ist ein Host ein Prozessor, der für die sequentielle Anweisungsverarbeitung optimiert ist, wie beispielsweise eine CPU. Der in Verbindung mit 36 beschriebene CUDA-Quellcode 3600 kann mit den an anderer Stelle in diesem Dokument beschriebenen Quellcodes übereinstimmen.
In mindestens einer Ausführungsform bezieht sich das DPC++-Kompatibilitätswerkzeug 3602 auf ein ausführbares Werkzeug, ein Programm, eine Anwendung oder eine andere geeignete Art von Werkzeug, das zur Erleichterung der Migration von CUDA-Quellcode 3600 zu DPC++-Quellcode 3608 verwendet wird. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätswerkzeug 3602 ein befehlszeilenbasiertes Code-Migrationswerkzeug, das als Teil eines DPC++-Toolkits verfügbar ist und zur Portierung bestehender CUDA-Quellen auf DPC++ verwendet wird. In mindestens einer Ausführungsform konvertiert das DPC++-Kompatibilitätswerkzeug 3602 einen Teil oder den gesamten Quellcode einer CUDA-Anwendung von CUDA nach DPC++ und erzeugt eine resultierende Datei, die zumindest teilweise in DPC++ geschrieben ist und als menschenlesbares DPC++ 3604 bezeichnet wird. In mindestens einer Ausführungsform enthält das menschenlesbare DPC++ 3604 Kommentare, die vom DPC++-Kompatibilitätswerkzeug 3602 erzeugt werden, um anzuzeigen, wo ein Benutzereingriff erforderlich sein kann. In mindestens einer Ausführungsform ist ein Benutzereingriff erforderlich, wenn der CUDA-Quellcode 3600 eine CUDA-API aufruft, für die es keine analoge DPC++-API gibt; andere Beispiele, bei denen ein Benutzereingriff erforderlich ist, werden später ausführlicher behandelt.
In mindestens einer Ausführungsform umfasst ein Arbeitsablauf zum Migrieren von CUDA-Quellcode 3600 (z.B. einer Anwendung oder eines Teils davon) das Erstellen einer oder mehrerer Kompilierungsdatenbankdateien; das Migrieren von CUDA zu DPC++ unter Verwendung eines DPC++-Kompatibilitätswerkzeugs 3602; das Abschließen der Migration und das Überprüfen der Korrektheit, wodurch DPC++-Quellcode 3608 erzeugt wird; und das Kompilieren von DPC++-Quellcode 3608 mit einem DPC++-Compiler zum Erzeugen einer DPC++-Anwendung. In mindestens einer Ausführungsform stellt ein Kompatibilitätswerkzeug ein Dienstprogramm bereit, das Befehle abfängt, die bei der Ausführung von Makefile verwendet werden, und sie in einer Kompilierungsdatenbankdatei speichert. In mindestens einer Ausführungsform wird eine Datei im JSON-Format gespeichert. In mindestens einer Ausführungsform wandelt ein abgefangener Befehl den Makefile-Befehl in einen DPC-Kompatibilitätsbefehl um.
In mindestens einer Ausführungsform ist intercept-build ein Hilfsskript, das einen Build-Prozess abfängt, um Kompilierungsoptionen, Makrodefinitionen und Include-Pfade zu erfassen, und diese Daten in eine Kompilierungsdatenbankdatei schreibt. In mindestens einer Ausführungsform handelt es sich bei der Kompilierungsdatenbankdatei um eine JSON-Datei. In mindestens einer Ausführungsform analysiert das DPC++-Kompatibilitätswerkzeug 3602 eine Kompilierungsdatenbank und wendet Optionen an, wenn Eingabequellen migriert werden. In mindestens einer Ausführungsform ist die Verwendung von intercept-build optional, wird aber für Make- oder CMake-basierte Umgebungen dringend empfohlen. In mindestens einer Ausführungsform enthält eine Migrationsdatenbank Befehle, Verzeichnisse und Dateien: Der Befehl kann die erforderlichen Kompilierungsflags enthalten; das Verzeichnis kann Pfade zu Header-Dateien enthalten; die Datei kann Pfade zu CUDA-Dateien enthalten.
In mindestens einer Ausführungsform migriert das DPC++-Kompatibilitätswerkzeug 3602 CUDA-Code (z.B. Anwendungen), der in CUDA geschrieben wurde, nach DPC++, indem es, wo immer möglich, DPC++ generiert. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätstool 3602 als Teil eines Toolkits erhältlich. In mindestens einer Ausführungsform umfasst ein DPC++-Toolkit ein Intercept-Build-Tool. In mindestens einer Ausführungsform erstellt ein Intercept-Build-Tool eine Kompilierungsdatenbank, die Kompilierungsbefehle zur Migration von CUDA-Dateien erfasst. In mindestens einer Ausführungsform wird eine von einem Intercept-Built-Werkzeug erzeugte Kompilierungsdatenbank vom DPC++-Kompatibilitätswerkzeug 3602 verwendet, um CUDA-Code nach DPC++ zu migrieren. In mindestens einer Ausführungsform werden Nicht-CUDA-C++-Code und -Dateien unverändert migriert. In mindestens einer Ausführungsform generiert das DPC++-Kompatibilitätstool 3602 menschenlesbaren DPC++ 3604, bei dem es sich um DPC++-Code handeln kann, der in der vom DPC++-Kompatibilitätstool 3602 generierten Form nicht vom DPC++-Compiler kompiliert werden kann und zusätzliches Ausloten erfordert, um Teile des Codes, die nicht korrekt migriert wurden, zu verifizieren, und der manuelle Eingriffe, beispielsweise durch einen Entwickler, erfordern kann. In mindestens einer Ausführungsform bietet das DPC++-Kompatibilitätstool 3602 in den Code eingebettete Hinweise oder Werkzeuge, die dem Entwickler helfen, zusätzlichen Code, der nicht automatisch migriert werden konnte, manuell zu migrieren. In mindestens einer Ausführungsform ist die Migration ein einmaliger Vorgang für eine Quelldatei, ein Projekt oder eine Anwendung.
In mindestens einer Ausführungsform ist das DPC++ Kompatibilitätswerkzeug 3602 in der Lage, alle Teile des CUDA-Codes erfolgreich nach DPC++ zu migrieren, und es kann lediglich ein optionaler Schritt zur manuellen Überprüfung und Abstimmung der Leistung des erzeugten DPC++ Quellcodes erfolgen. In mindestens einer Ausführungsform erzeugt das DPC++-Kompatibilitätswerkzeug 3602 direkt DPC++-Quellcode 3608, der von einem DPC++-Compiler kompiliert wird, ohne dass ein menschliches Eingreifen erforderlich ist oder genutzt wird, um den vom DPC++-Kompatibilitätswerkzeug 3602 erzeugten DPC++-Code zu ändern. In mindestens einer Ausführungsform erzeugt das DPC++-Kompatibilitätswerkzeug kompilierbaren DPC++-Code, der optional von einem Entwickler auf Leistung, Lesbarkeit, Wartbarkeit, andere verschiedene Überlegungen oder eine beliebige Kombination davon abgestimmt werden kann.
In mindestens einer Ausführungsform werden eine oder mehrere CUDA-Quelldateien zumindest teilweise mit dem DPC++-Kompatibilitätswerkzeug 3602 in DPC++-Quelldateien migriert. In mindestens einer Ausführungsform enthält der CUDA-Quellcode eine oder mehrere Header-Dateien, die auch CUDA-Header-Dateien enthalten können. In mindestens einer Ausführungsform enthält eine CUDA-Quelldatei eine <cuda.h>-Header-Datei und eine <stdio.h>-Header-Datei, die zum Drucken von Text verwendet werden kann. In mindestens einer Ausführungsform kann ein Teil einer Vektoradditionskern-CUDA-Quelldatei geschrieben werden als oder mit Bezug zu:

       #include <cuda.h>
       #include <stdio.h>
       #define VECTOR_SIZE 256


       [] global_ void VectorAddKernel(float* A, float* B, float* C)
       {
       A[threadldx.x] = threadldx.x + 1.0f;

        B[threadldx.x] = threadldx.x + 1.0f;

       C[threadldx.x] = A[threadldx.x] + B[threadldx.x];
       }






       int main()
       {
       float *d A, *d_B, *d_C; 





       cudaMalloc(& d_A, VECTOR_SIZE*sizeof(float));
       cudaMalloc(& d_B, VECTOR_SIZE*sizeof(float));
       cudaMalloc(& d_C, VECTOR_SIZE*sizeof(float));




       VectorAddKernel«<1, VECTOR_SIZE» >(d_A, d_B, d_C);

 
       float Result[VECTOR_SIZE] = { };
       cudaMemcpy(Result, d_C, VECTOR_SIZE*sizeof(float),
       cudaMemcpyDeviceToHost);


       cudaFree(d_A);
       cudaFree(d_B);
       cudaFree(d_C);


       for (int i=0; i<VECTOR_SIZE; i++ {

        wenn (i % 16 == 0) {
        printf("\n");

        }


        printf("%f ", Result[i]);

       }



       Return 0;
       }

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei analysiert das DPC++-Kompatibilitätswerkzeug 3602 einen CUDA-Quellcode und ersetzt die Header-Dateien durch geeignete DPC++- und SYCL-Header-Dateien. In mindestens einer Ausführungsform enthalten die DPC++-Header-Dateien Hilfsdeklarationen. In CUDA gibt es das Konzept einer Thread-ID, und dementsprechend gibt es in DPC++ oder SYCL für jedes Element einen lokalen Bezeichner.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei gibt es zwei Vektoren A und B, die initialisiert werden, und wird ein Vektoradditionsergebnis als Teil von VectorAddKernel() in den Vektor C gestellt. In mindestens einer Ausführungsform konvertiert das DPC++-Kompatibilitätswerkzeug 3602 CUDA-Thread-IDs, die zur Indexierung von Arbeitselementen verwendet werden, in eine SYCL-Standardadressierung für Arbeitselemente über eine lokale ID als Teil der Migration von CUDA-Code in DPC++-Code. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätswerkzeug 3602 erzeugte DPC++-Code optimiert werden, z.B. durch Verringerung der Dimensionalität eines nd_item, wodurch die Speicher- und/oder Prozessorauslastung erhöht wird.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei wird die Speicherzuweisung migriert. In mindestens einer Ausführungsform wird cudaMalloc() zu einem einheitlichen SYCL-Aufruf malloc_device() mit gemeinsamem Speicher migriert, dem ein Gerät und ein Kontext übergeben wird, wobei SYCL-Konzepte wie Plattform, Gerät, Kontext und Warteschlange verwendet werden. In mindestens einer Ausführungsform kann eine SYCL-Plattform mehrere Geräte haben (z.B. Host- und GPU-Geräte); kann ein Gerät mehrere Warteschlangen haben, an die Aufträge übermittelt werden können; kann jedes Gerät einen Kontext haben; und kann ein Kontext mehrere Geräte haben und gemeinsam genutzte Speicherobjekte verwalten.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei ruft eine main()-Funktion VectorAddKernel() auf, um zwei Vektoren A und B zu addieren und das Ergebnis in Vektor C zu speichern. In mindestens einer Ausführungsform wird der CUDA-Code zum Aufrufen von VectorAddKernel() durch DPC++-Code ersetzt, um einen Kernel zur Ausführung an eine Befehlswarteschlange zu übergeben. In mindestens einer Ausführungsform übergibt ein Befehlsgruppen-Handler cgh Daten, Synchronisierung und Berechnungen, die an die Warteschlange übermittelt werden, wird parallel_for für eine Anzahl globaler Elemente und eine Anzahl von Arbeitselementen in dieser Arbeitsgruppe aufgerufen, in der VectorAdd-Kernel() aufgerufen wird.

In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei werden CUDA-Aufrufe zum Kopieren von Gerätespeicher und zum anschließenden Freigeben von Speicher für die Vektoren A, B und C in entsprechende DPC++-Aufrufe migriert. In mindestens einer Ausführungsform wird der C++-Code (z.B. der Standard-ISO-C++-Code zum Drucken eines Vektors von Gleitkommavariablen) unverändert migriert, ohne vom DPC++-Kompatibilitätswerkzeug 3602 geändert zu werden. In mindestens einer Ausführungsform modifiziert das DPC++-Kompatibilitätswerkzeug 3602 die CUDA-APIs für die Speichereinrichtung und/oder Host-Aufrufe, um den Kernel auf dem Beschleunigungsgerät auszuführen. In mindestens einer Ausführungsform und in Verbindung mit der oben vorgestellten CUDA-Quelldatei wird ein entsprechendes, für den Menschen lesbares DPC++ 3604 (das z.B. kompiliert werden kann) geschrieben als oder mit Bezug zu:

       #include <CL/sycl.hpp>
       #include <dpct/dpct.hpp>
       #define VECTOR_SIZE 256


       void VectorAddKernel(float* A, float* B, float* C,
       sycl::nd_item<3> item_ct1)
       {

       A[item ct1.get_local_id(2)] = item_ct1.get_local_id(2) + 1.0f;
       B[item ct1.get_local_id(2)] = item_ct1.get_local_id(2) + 1.0f;
       C[item_ct1.get_local_id(2)] =
        A[item ct1.get_local_id(2)] + B[item ct1.get_local_id(2)];
       }


       int main()
       {

       {Float *d_A, *d_B, *d_C;


       d_A = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float), 





                                        dpct::get_current_device(),
                                        dpct::get_default_context());
       d_B = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
                                        dpct::get_current_device(),
                                        dpct::get_default_context());
       d_C = (float *)sycl::malloc_device(VECTOR_SIZE * sizeof(float),
                                        dpct::get_current_device(),
                                        dpct::get_default context());
       dpct::get_default_queue_wait().submit([&](sycl::handler & cgh) {

        cgh.parallel_for(

         sycl::nd_range<3>(sycl::range<3>(1, 1, 1) *
                   sycl::range<3>(1, 1, VECTOR_SIZE) *
                   sycl::range<3>(1, 1, VECTOR_SIZE)),
           [=](sycl::nd_items<3> item_ct1) {
         VectorAddKernel(d_A, d_B, d_C, item_ct1);
         });
       });
       float Result [VECTOR_SIZE] = { };
       dpct::get_default_queue_wait()
         . memcpy(Result, d_C, VECTOR_SIZE * sizeof(float))
         . wait();


       sycl::free(d_A, dpct::get_default_context());
       sycl::free(d_B, dpct::get_default_context());
       sycl::free(d_C, dpct::get_default_context());


       for (int i=0; i<VECTOR_SIZE; i++ {
        if (i % 16== 0){
          printf("\n");
        }
        printf("%f ", Result [i]); 






       }


       return 0;
       }

In mindestens einer Ausführungsform bezieht sich das für den Menschen lesbare DPC++ 3604 auf die vom DPC++-Kompatibilitätswerkzeug 3602 erzeugte Ausgabe und kann auf die eine oder andere Weise optimiert werden. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätstool 3602 erzeugte, für den Menschen lesbare DPC++ 3604 von einem Entwickler nach der Migration manuell bearbeitet werden, um ihn wartbarer zu machen, die Leistung zu verbessern oder andere Aspekte zu berücksichtigen. In mindestens einer Ausführungsform kann der vom DPC++-Kompatibilitätstool 43002 erzeugte DPC++-Code, wie z.B. DPC++ disclosed, durch Entfernen der wiederholten Aufrufe von get_current_device() und/oder get_default_context() für jeden malloc_device()-Aufruf optimiert werden. In mindestens einer Ausführungsform verwendet der oben erzeugte DPC++-Code einen dreidimensionalen nd_range, der so umgestaltet werden kann, dass er nur eine einzige Dimension verwendet, wodurch die Speichernutzung reduziert wird. In mindestens einer Ausführungsform kann ein Entwickler den vom DPC++-Kompatibilitätstool 3602 erzeugten DPC++-Code manuell bearbeiten und die Verwendung von gemeinsam genutztem Speicher durch Accessoren ersetzen. In mindestens einer Ausführungsform verfügt das DPC++-Kompatibilitätswerkzeug 3602 über eine Option zum Ändern der Art und Weise, wie es CUDA-Code in DPC++-Code migriert. In mindestens einer Ausführungsform ist das DPC++-Kompatibilitätswerkzeug 3602 sehr ausführlich, da es eine allgemeine Vorlage für die Migration von CUDA-Code in DPC++-Code verwendet, die für eine große Anzahl von Fällen funktioniert.

In mindestens einer Ausführungsform umfasst ein Arbeitsablauf für die Migration von CUDA zu DPC++ folgende Schritte: Vorbereitung der Migration mithilfe des Intercept-Build-Skripts; Durchführung der Migration von CUDA-Projekten zu DPC++ mithilfe des DPC++-Kompatibilitätswerkzeugs 3602; manuelle Überprüfung und Bearbeitung der migrierten Quelldateien auf Vollständigkeit und Korrektheit; und Kompilierung des endgültigen DPC++-Codes zur Erzeugung einer DPC++-Anwendung. In mindestens einer Ausführungsform kann eine manuelle Überprüfung des DPC++-Quellcodes in einem oder mehreren Szenarien erforderlich sein, einschließlich, aber nicht beschränkt auf: migrierte API gibt keinen Fehlercode zurück (CUDA-Code kann einen Fehlercode zurückgeben, der dann von der Anwendung verwendet werden kann, aber SYCL verwendet Ausnahmen, um Fehler zu melden, und verwendet daher keine Fehlercodes, um Fehler aufzudecken); CUDA-Compute-Capability-abhängige Logik wird von DPC++ nicht unterstützt; Anweisung konnte nicht entfernt werden. In mindestens einer Ausführungsform können Szenarien, in denen DPC++-Code ein manuelles Eingreifen erfordert, ohne Einschränkung Folgendes umfassen: Ersetzen der Fehlercodelogik durch (*,0)-Code oder Auskommentieren; keine äquivalente DPC++-API verfügbar; CUDA-Compute-Capability-abhängige Logik; hardwareabhängige API (clock()); fehlende Funktionen, nicht unterstützte API; Logik zur Messung der Ausführungszeit; Umgang mit eingebauten Vektortypkonflikten; Migration der cuBLAS-API; und mehr.

Bei mindestens einer Ausführungsform verwenden ein oder mehrere hier beschriebene Verfahren ein oneAPI-Programmiermodell. Bei mindestens einer Ausführungsform bezieht sich ein oneAPI-Programmiermodell auf ein Programmiermodell für die Interaktion mit verschiedenen Rechenbeschleunigungs-Architekturen. Bei mindestens einer Ausführungsform bezieht sich oneAPI auf eine Anwendungsprogrammierschnittstelle (API), die für die Interaktion mit verschiedenen Rechenbeschleunigungs-Architekturen entwickelt wurde. Bei mindestens einer Ausführungsform verwendet das oneAPI-Programmiermodell eine DPC++-Programmiersprache. Bei mindestens einer Ausführungsform bezieht sich eine DPC++-Programmiersprache auf eine Hochsprache für eine produktive datenparallele Programmierung. Bei mindestens einer Ausführungsform basiert eine DPC++-Programmiersprache zumindest teilweise auf den Programmiersprachen C und/oder C++. Bei mindestens einer Ausführungsform ist ein oneAPI-Programmiermodell ein Programmiermodell, wie es von der Intel Corporation in Santa Clara, CA, entwickelt wurde.

Bei mindestens einer Ausführungsform wird die oneAPI und/oder das oneAPI-Programmiermodell verwendet, um mit verschiedenen Beschleuniger-, GPU-, Prozessor-Architekturen und/oder Varianten davon zu interagieren. Bei mindestens einer Ausführungsform weist die oneAPI eine Reihe von Bibliotheken auf, die verschiedene Funktionalitäten implementieren. Bei mindestens einer Ausführungsform weist die oneAPI mindestens eine oneAPI-DPC++-Bibliothek, eine oneAPI-Mathe-Kernel-Bibliothek, eine oneAPI-Datenanalyse-Bibliothek, eine oneAPI-Bibliothek für tiefe neuronale Netze, eine oneAPI-Bibliothek für kollektive Kommunikation, eine oneAPI-Bibliothek für Threading-Bausteine, eine oneAPI-Bibliothek für Videoverarbeitung und/oder Variationen davon auf.

Bei mindestens einer Ausführungsform ist eine oneAPI-DPC++-Bibliothek, die auch als oneDPL bezeichnet wird, eine Bibliothek, die Algorithmen und Funktionen zur Beschleunigung der DPC++-Kernelprogrammierung implementiert. Bei mindestens einer Ausführungsform implementiert die oneDPL eine oder mehrere Funktionen der Standard Template Library (STL). Bei mindestens einer Ausführungsform implementiert die oneDPL eine oder mehrere parallele STL-Funktionen. Bei mindestens einer Ausführungsform stellt die oneDPL eine Reihe von Bibliotheksklassen und -funktionen, wie z. B. parallele Algorithmen, Iteratoren, Funktionsobjektklassen, eine bereichsbasierte API und/oder Variationen davon bereit. Bei mindestens einer Ausführungsform implementiert die oneDPL eine oder mehrere Klassen und/oder Funktionen einer C++-Standardbibliothek. Bei mindestens einer Ausführungsform implementiert die oneDPL eine oder mehrere Zufallszahlengeneratorfunktionen.

Bei mindestens einer Ausführungsform ist eine oneAPI-Mathe-Kernel-Bibliothek, die auch als oneMKL bezeichnet wird, eine Bibliothek, die verschiedene optimierte und parallelisierte Routinen für verschiedene mathematische Funktionen und/oder Operationen implementiert. Bei mindestens einer Ausführungsform implementiert die oneMKL ein oder mehrere Basic Linear Algebra Subprograms (BLAS) und/oder Linear Algebra Package (LAPACK) Dense Linear Algebra Routines. Bei mindestens einer Ausführungsform implementiert die oneMKL eine oder mehrere dünn besetzte (sparse) BLAS-Routinen für lineare Algebra. Bei mindestens einer Ausführungsform implementiert die oneMKL einen oder mehrere Zufallszahlengeneratoren (Random Number Generators (RNGs)). Bei mindestens einer Ausführungsform implementiert die oneMKL eine oder mehrere Vektormathematik (VM)-Routinen für mathematische Operationen mit Vektoren. Bei mindestens einer Ausführungsform implementiert die oneMKL eine oder mehrere schnelle Fouriertransformations- (Fast Fourier Transform- (FFT-)) Funktionen.

Bei mindestens einer Ausführungsform ist eine oneAPI-Datenanalysebibliothek, auch oneDAL genannt, eine Bibliothek, die verschiedene Datenanalyseanwendungen und verteilte Berechnungen implementiert. Bei mindestens einer Ausführungsform implementiert die oneDAL verschiedene Algorithmen für die Vorverarbeitung, Transformation, Analyse, Modellierung, Validierung und Entscheidungsfindung für die Datenanalyse in Batch-, Online- und verteilten Verarbeitungsmodi der Berechnung. Bei mindestens einer Ausführungsform implementiert die oneDAL verschiedene C++ und/oder Java APIs und verschiedene Konnektoren zu einer oder mehreren Datenquellen. Bei mindestens einer Ausführungsform implementiert die oneDAL DPC++ API-Erweiterungen zu einer herkömmlichen C++-Schnittstelle und ermöglicht die Nutzung einer GPU für verschiedene Algorithmen.

Bei mindestens einer Ausführungsform ist eine oneAPI-Bibliothek für tiefe neuronale Netze, die auch als oneDNN bezeichnet wird, eine Bibliothek, die verschiedene Funktionen für Deep Learning implementiert. Bei mindestens einer Ausführungsform implementiert die oneDNN verschiedene Funktionen, Algorithmen und/oder Variationen für neuronale Netze, maschinelles Lernen und Deep Learning.

Bei mindestens einer Ausführungsform ist eine oneAPI-Bibliothek für kollektive Kommunikation, die auch als oneCCL bezeichnet wird, eine Bibliothek, die verschiedene Anwendungen für Deep-Learning- und Machine-Learning-Workloads implementiert. Bei mindestens einer Ausführungsform baut die oneCCL auf Kommunikations-Middleware auf niedrigerer Ebene auf, wie z. B. Message Passing Interface (MPI) und libfabrics. Bei mindestens einer Ausführungsform ermöglicht die oneCCL eine Reihe von Deep-Learning-spezifischen Optimierungen, wie z. B. Priorisierung, persistente Operationen, Ausführen außerhalb der Reihenfolge und/oder Variationen davon. Bei mindestens einer Ausführungsform implementiert die oneCCL verschiedene CPU- und GPU-Funktionen.

Bei mindestens einer Ausführungsform ist eine oneAPI-Threading-Bausteinbibliothek, auch als oneTBB bezeichnet, eine Bibliothek, die verschiedene parallelisierte Prozesse für verschiedene Anwendungen implementiert. Bei mindestens einer Ausführungsform wird die oneTBB für die Task-basierte, gemeinsame parallele Programmierung auf einem Host verwendet. Bei mindestens einer Ausführungsform implementiert die oneTBB generische parallele Algorithmen. Bei mindestens einer Ausführungsform implementiert die oneTBB nebenläufige Container. Bei mindestens einer Ausführungsform implementiert die oneTBB einen skalierbaren Speicherallokator. Bei mindestens einer Ausführungsform implementiert die oneTBB einen Work-Stealing-Task-Scheduler. Bei mindestens einer Ausführungsform implementiert die oneTBB Low-Level-Synchronisationsprimitive. Bei mindestens einer Ausführungsform ist die oneTBB compilerunabhängig und auf verschiedenen Prozessoren, wie GPUs, PPUs, CPUs und/oder Variationen davon, verwendbar.

Bei mindestens einer Ausführungsform ist eine oneAPI-Bibliothek zur Videoverarbeitung, die auch als oneVPL bezeichnet wird, eine Bibliothek, die zur Beschleunigung der Videoverarbeitung in einer oder mehreren Anwendungen verwendet wird. Bei mindestens einer Ausführungsform implementiert die oneVPL verschiedene Videodecodierungs-, -codierungs- und -verarbeitungsfunktionen. Bei mindestens einer Ausführungsform implementiert die oneVPL verschiedene Funktionen für Medienpipelines auf CPUs, GPUs und anderen Beschleunigern. Bei mindestens einer Ausführungsform implementiert die oneVPL die Erkennung und Auswahl von Einrichtungen in medienzentrierten und videoanalytischen Arbeitslasten. Bei mindestens einer Ausführungsform implementiert die oneVPL API-Primitive für die gemeinsame Nutzung von Pufferspeicher mit Zero-Copy.

Bei mindestens einer Ausführungsform verwendet ein oneAPI-Programmiermodell eine DPC++-Programmiersprache. Bei mindestens einer Ausführungsform ist eine DPC++-Programmiersprache eine Programmiersprache, die ohne Einschränkung funktional ähnliche Versionen von CUDA-Mechanismen aufweist, um Gerätecode zu definieren und zwischen Gerätecode und Hostcode zu unterscheiden. Bei mindestens einer Ausführungsform kann eine DPC++-Programmiersprache eine Teilmenge der Funktionalität einer CUDA-Programmiersprache aufweisen. Bei mindestens einer Ausführungsform werden eine oder mehrere CUDA-Programmiermodelloperationen unter Verwendung eines oneAPI-Programmiermodells mit einer DPC++-Programmiersprache durchgeführt.

Es sollte beachtet werden, dass sich die hier beschriebenen Ausführungsformen zwar auf ein CUDA-Programmiermodell beziehen können, die hier beschriebenen Verfahren jedoch mit jedem geeigneten Programmiermodell, wie HIP, oneAPI (z.B. kann eine oneAPI-basierte Programmierung eingesetzt werden, um ein hier offenbartes Verfahren auszuführen oder zu implementieren) und/oder Variationen davon, verwendet werden können.

Bei mindestens einer Ausführungsform können eine oder mehrere Komponenten der oben offenbarten Systeme und/oder Prozessoren mit einer oder mehreren CPUs, ASICs, GPUs, FPGAs oder anderen Hardware-, Schaltungs- oder integrierten Schaltungskomponenten kommunizieren, die z. B. einen Upscaler oder Upsampler zum Hochskalieren eines Bildes, einen Image Blender oder eine Image Blender-Komponente zum Überblenden, Mischen oder Zusammenfügen von Bildern, einen Sampler zum Abtasten eines Bildes (z. B, als Teil eines DSP), eine Schaltung eines neuronalen Netzes, die so ausgestaltet ist, dass sie einen Upscaler ausführt, um ein Bild hochzuskalieren (z. B. von einem Bild mit niedriger Auflösung zu einem Bild mit hoher Auflösung), oder andere Hardware, um ein Bild, ein Frame oder ein Video zu modifizieren oder zu erzeugen, um seine Auflösung, Größe oder Pixel einzustellen; eine oder mehrere Komponenten von Systemen und/oder Prozessoren, die vorab offenbart werden, können Komponenten verwenden, die in dieser Offenbarung beschrieben sind, um Verfahren, Operationen oder Anweisungen auszuführen, die ein Bild erzeugen oder modifizieren.

Zumindest eine Ausführungsform der Erfindung kann im Hinblick auf die nachstehenden Sätze beschrieben werden:

1. Prozessor umfassend: mindestens eine Schaltung, um mindestens zwei Softwaremodule gleichzeitig von einem Prozessor ausführen zu lassen.
2. Prozessor nach Satz 1, wobei die mindestens eine Schaltung ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um gleichzeitig zu veranlassen, dass die mindestens zwei Softwaremodule von dem Prozessor ausgeführt werden.
3. Prozessor nach Satz 1 oder 2, wobei die mindestens eine Schaltung ausgestaltet ist, um gleichzeitig zu veranlassen, dass mindestens eine Operation zum Starten eines ersten der mindestens zwei Softwaremodule gleichzeitig mit mindestens einer Operation zum Starten eines zweiten der mindestens zwei Softwaremodule ausgeführt wird.
4. Prozessor nach einem der Sätze 1-3, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer einzigen Grafikverarbeitungseinheit auszuführen sind.
5. Prozessor nach einem der Sätze 1-4, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer Vielzahl von Grafikverarbeitungseinheiten auszuführen sind.
6. Prozessor nach einem der Sätze 1-5, wobei eine Anwendungsprogrammierschnittstelle, API, ausgestaltet ist, um mindestens einen Softwaretreiber zu veranlassen, um gleichzeitig Operationen durchzuführen, um die mindestens zwei Softwaremodule für einen gleichzeitigen Start vorzubereiten.
7. Prozessor nach einem der Sätze 1-6, wobei das gleichzeitige Veranlassen, dass die mindestens zwei Softwaremodule von einem Prozessor ausgeführt werden, ein gleichzeitiges Durchführen von Operationen aufweist, um die mindestens zwei Softwaremodule für eine Ausführung durch mindestens einen Grafikverarbeitungskern vorzubereiten.
8. Prozessor nach einem der Sätze 1-7, wobei das gleichzeitige Veranlassen, dass die mindestens zwei Softwaremodule ausgeführt werden, ein gleichzeitiges Durchführen von Operationen aufweist, um zu verifizieren, dass die mindestens zwei Softwaremodule für die Ausführung durch mindestens eine Grafikverarbeitungseinheit eingerichtet sind.
9. Prozessor nach einem der Sätze 1-8, wobei die mindestens eine Schaltung ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um eine Daten-Tracking-Struktur aufzuweisen, um eine oder mehrere Operationen zu synchronisieren, die parallel und nacheinander auszuführen sind, um mindestens zwei zu startende Grafikkernels vorzubereiten.
10. Prozessor nach einem der Sätze 1-9, wobei die mindestens eine Schaltung ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um Operationen zur Codierung von Arbeitseingaben von mindestens einem Zentralverarbeitungskern auszuführen, die von mindestens einem Grafikverarbeitungskern auszuführen sind.
11. System, das einen Speicher zum Speichern von Anweisungen umfasst, die, wenn sie von mindestens einem Prozessor ausgeführt werden, das System veranlassen,: um gleichzeitig zu veranlassen, dass mindestens zwei Softwaremodule durch einen Prozessor ausgeführt werden.
12. System nach Satz 11, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um gleichzeitig zu veranlassen, dass die mindestens zwei Softwaremodule von dem Prozessor ausgeführt werden.
13. System nach Satz 11 oder 12, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um zu veranlassen, dass mindestens zwei Grafikkernels gleichzeitig ausgeführt werden, indem zumindest ein erster Grafikkernel und ein zweiter Grafikkernel zur Ausführung veranlasst werden.
14. System nach einem der Sätze 11-13, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer einzigen Grafikverarbeitungseinheit auszuführen sind.
15. System nach einem der Sätze 11-14, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer Vielzahl von Grafikverarbeitungseinheiten auszuführen sind.
16. System nach einem der Sätze 11-15, wobei das gleichzeitige Veranlassen der Ausführung der mindestens zwei Softwaremodule ein gleichzeitiges Durchführen von Operationen aufweist, um zu verifizieren, ob die mindestens zwei Softwaremodule für die Ausführung durch mindestens eine Grafikverarbeitungseinheit eingerichtet sind.
17. System nach einem der Sätze 11-16, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um eine Daten-Tracking-Struktur aufzuweisen, um eine oder mehrere Operationen zu synchronisieren, die parallel und nacheinander auszuführen sind, um den Start von mindestens zwei Grafikkernels vorzubereiten.
18. System nach einem der Sätze 11-17, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um Operationen zur Codierung von Arbeitseingaben von mindestens einem Zentralverarbeitungskern auszuführen, die von mindestens einem Grafikverarbeitungskern auszuführen sind.
19. System nach einem der Sätze 11-18, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber eine Daten-Tracking-Struktur aufweist, um einen Fortschritt von Operationen zu verfolgen, die parallel und nacheinander auszuführen sind, um mindestens einen Grafikkernel für den Start vorzubereiten.
20. System nach einem der Sätze 11-19, wobei das gleichzeitige Veranlassen der Ausführung der mindestens zwei Softwaremodule ein Durchführen von Operationen zum Codieren von Arbeitseingaben von verschiedenen Zentralverarbeitungskernen aufweist, die durch mindestens einen Grafikverarbeitungskern auszuführen sind.
21. Maschinenlesbares Medium, auf dem ein oder mehrere Anweisungen gespeichert sind, die, wenn sie von mindestens einem Prozessor ausgeführt werden, den mindestens einen Prozessor veranlassen, zumindest:
- mindestens zwei Softwaremodule gleichzeitig von einem Prozessor ausführen zu lassen.
22. Maschinenlesbares Medium nach Satz 21, wobei die mindestens eine Schaltung ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um gleichzeitig zu veranlassen, dass die mindestens zwei Softwaremodule von dem Prozessor ausgeführt werden.
23. Maschinenlesbares Medium nach Satz 21 oder 22, wobei die mindestens eine Schaltung ausgestaltet ist, um gleichzeitig zu veranlassen, dass mindestens eine Operation zum Starten eines ersten der mindestens zwei Softwaremodule gleichzeitig mit mindestens einer Operation zum Starten eines zweiten der mindestens zwei Softwaremodule ausgeführt wird.
24. Maschinenlesbares Medium nach einem der Sätze 21-23, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer einzigen Grafikverarbeitungseinheit auszuführen sind.
25. Maschinenlesbares Medium nach einem der Sätze 21-24, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer Vielzahl von Grafikverarbeitungseinheiten auszuführen sind.
26. Maschinenlesbares Medium nach einem der Sätze 21-25, wobei eine Anwendungsprogrammierschnittstelle, API, ausgestaltet ist, um mindestens einen Softwaretreiber zu veranlassen, um gleichzeitig Operationen durchzuführen, um die mindestens zwei Softwaremodule zum gleichzeitigen Starten vorzubereiten.
27. Verfahren umfassend:
- ein gleichzeitiges Veranlassen, dass mindestens zwei Softwaremodule von einem Prozessor ausgeführt werden.
28. Verfahren nach Satz 27, wobei das gleichzeitige Veranlassen, dass die mindestens zwei Softwaremodule ausgeführt werden, darüber hinaus einschließt:
- Durchführen von Operationen, um mindestens zwei Grafikkernels für einen Start auf mindestens einem Grafikverarbeitungskern vorzubereiten.
29. Verfahren nach Satz 27 oder 28, wobei das Verfahren darüber hinaus umfasst:
- Erhalten von einer oder mehreren Operationen, die parallel auszuführen sind, und von einer oder mehreren Operationen, die nacheinander auszuführen sind, um mindestens zwei Grafikkernels auf mindestens einem Grafikverarbeitungskern zu starten.
30. Verfahren nach einem der Sätze 27-29, wobei das Verfahren darüber hinaus umfasst:
- Empfangen von Anforderungen von mindestens einem Zentralverarbeitungskern, um mindestens zwei Grafikkernels für einen Start auf mindestens einem Grafikverarbeitungskern vorzubereiten.
31. Verfahren nach einem der Sätze 27-30, wobei das Verfahren darüber hinaus umfasst:
- Empfangen von Anweisungen von einer Anwendungsprogrammierschnittstelle, API, an mindestens einem Softwaretreiber, um mindestens zwei Grafikkernels, die gleichzeitig auszuführen sind, vorzubereiten.
32. Verfahren nach einem der Sätze 27-31, wobei das Verfahren darüber hinaus umfasst:
- Erhalten eines Status eines Vorbereitens mindestens eines zu startenden Grafikkernels zumindest teilweise auf der Grundlage einer Daten-Tracking-Struktur mindestens eines Softwaretreibers, die einen Fortschritt von Operationen, die parallel laufen, und von Operationen, die nacheinander laufen, um den mindestens einen Grafikkernel vorzubereiten, verfolgt.
33. Verfahren nach einem der Sätze 27-32, wobei das Verfahren darüber hinaus umfasst:
- Durchführen mindestens eines Softwaretreibers; und
- Durchführen mindestens einer Operation mit dem mindestens einen Softwaretreiber, um Arbeitseingaben von mindestens einem
- Zentralverarbeitungskern zu codieren, die von mindestens einem Grafikverarbeitungskern auszuführen sind.

Andere Variationen sind im Sinne der Erfindung. Während die offenbarten Techniken verschiedenen Modifikationen und alternativen Konstruktionen zugänglich sind, sind bestimmte dargestellte Ausführungsformen derselben in Zeichnungen gezeigt und wurden vorstehend im Detail beschrieben. Es versteht sich jedoch, dass nicht beabsichtigt ist, die Erfindung auf eine bestimmte Form oder bestimmte Formen zu beschränken, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Gedanken und den Frame der Erfindung fallen, wie er in den beigefügten Ansprüchen definiert ist.

Die Verwendung der Begriffe „ein“ und „eine“ und „der“ und ähnlicher Bezeichnungen im Kontext der Beschreibung offenbarter Ausführungsformen (insbesondere im Kontext der nachfolgenden Ansprüche) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern hierin nicht anders angegeben oder durch Kontext eindeutig widerlegt, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „mit“, „beinhaltend“ und „enthaltend“ sind, sofern nicht anders angegeben, als nicht abschließende Begriffe (d.h. „einschließlich, aber nicht beschränkt auf“) zu verstehen. Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physische Verbindungen bezieht, als teilweise oder ganz in einem Bauteil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Wiedergabe von Wertebereichen ist lediglich als ein verkürzendes Verfahren des individuellen Bezugnehmens auf jeden einzelnen Wert, der in den Bereich fällt, beabsichtigt, sofern hierin nichts anderes angegeben ist, und jeder einzelne Wert ist in die Spezifikation aufgenommen, als wäre er hierin einzeln aufgeführt. Die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Gegenständen“) oder „Teilmenge“ ist, sofern nicht anders angegeben oder durch Kontext widerlegt, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Sofern außerdem nicht anders vermerkt oder durch Kontext widerlegt, bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge nicht notwendigerweise eine echte Teilmenge der entsprechenden Menge, sondern Teilmenge und entsprechende Menge können gleich sein.

Konjunktive Sprache, wie z.B. Phrasen der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, wird, sofern nicht ausdrücklich anders angegeben oder anderweitig eindeutig durch Kontext widersprochen ist, im Allgemeinen so verstanden, dass damit ausgedrückt wird, dass ein Element, ein Begriff usw. entweder A oder B oder C oder eine beliebige nicht leere Teilmenge der Menge von A und B und C sein kann. So beziehen sich z.B. in dem veranschaulichenden Beispiel einer Menge mit drei Elementen die konjunktiven Ausdrücke „mindestens eines von A, B und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Eine solche konjunktivische Sprache soll also nicht generell bedeuten, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Darüber hinaus, sofern nicht anders angegeben oder durch Kontext widerlegt, zeigt der Begriff „Mehrzahl“ einen Zustand an, in dem er plural ist (z.B. „eine Mehrzahl von Elementen“ zeigt mehrere Elemente an). Die Anzahl der Elemente in einer Mehrzahl ist mindestens zwei, kann aber mehr sein, wenn dies entweder explizit oder durch Kontext angegeben wird. Sofern nicht anders angegeben oder aus Kontext ersichtlich ist, bedeutet „basierend auf“ „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.

Operationen hierin beschriebener Prozesse können in jeder geeigneten Reihenfolge ausgeführt werden, sofern hierin nicht anders angegeben oder durch den Kontext eindeutig widerlegt ist. In mindestens einer Ausführungsform wird ein Prozess wie die hierin beschriebenen Prozesse (oder Variationen und/oder Kombinationen derselben) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform ist ein computerlesbares Speichermedium ein nicht-transitorisches computerlesbares Speichermedium, das transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, aber nicht-transitorische Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb der Transceiver von transitorischen Signalen enthält. In mindestens einer Ausführungsform ist der Code (z.B. ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht-transitorischen computerlesbaren Speichermedien gespeichert, auf denen ausführbare Anweisungen (oder ein anderer Speicher zum Speichern von ausführbaren Anweisungen) gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d.h. als Ergebnis der Ausführung), das Computersystem veranlassen, hierin beschriebene Operationen durchzuführen. In mindestens einer Ausführungsform umfasst der Satz nicht-transitorischer computerlesbarer Speichermedien mehrere nicht-transitorische computerlesbare Speichermedien, und einem oder mehreren der einzelnen nicht-transitorischen Speichermedien der mehreren nicht-transitorischen computerlesbaren Speichermedien fehlt der gesamte Code, während die mehreren nicht-transitorischen computerlesbaren Speichermedien gemeinsam den gesamten Code speichern. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht-transitorisches computerlesbares Speichermedium Befehle und führt eine zentrale Verarbeitungseinheit („CPU“) einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform haben verschiedene Komponenten eines Computersystems separate Prozessoren und verschiedene Prozessoren führen verschiedene Teilmengen von Anweisungen aus.

Demgemäß sind in mindestens einer Ausführungsform Computersysteme dazu konfiguriert, einen oder mehrere Dienste zu implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Prozesse durchführen, und sind solche Computersysteme mit anwendbarer Hardware und/oder Software konfiguriert, die die Durchführung der Operationen ermöglichen. Ferner ist ein Computersystem, das mindestens eine Ausführungsform der Erfindung implementiert, eine einzelne Vorrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Vorrichtungen umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und eine einzelne Vorrichtung nicht alle Operationen durchführt.

Die Verwendung von Beispielen oder beispielhaften Ausdrücken (z.B. „wie beispielsweise“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Offenbarung und stellt keine Einschränkung des Umfangs der Offenbarung dar, sofern nicht anders angegeben. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Praxis der Offenbarung angesehen wird.

Alle hierin zitierten Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, werden hiermit durch Verweis in demselben Umfang einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Verweis einbezogen angegeben wäre und hierin in ihrer Gesamtheit wiedergegeben würde.

In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie ihre Ableitungen verwendet werden. Es ist zu verstehen, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander zusammenarbeiten oder interagieren.

Sofern nicht ausdrücklich anders angegeben, beziehen sich Begriffe wie „Verarbeitung“, „Berechnung“, „Berechnen“, „Bestimmen“ o. ä. in der gesamten Spezifikation auf Aktionen und/oder Prozesse eines Computers oder eines Computersystems oder eines ähnlichen elektronischen Rechengeräts, die Daten, die als physikalische, z.B. elektronische, Größen in den Registern und/oder Speichern des Computersystems dargestellt werden, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen Informationsspeicher-, Übertragungs- oder Anzeigegeräten des Computersystems dargestellt werden.

In ähnlicher Weise kann sich der Begriff „Prozessor“ auf ein Gerät oder einen Teil eines Geräts beziehen, das elektronische Daten aus Registern und/oder einem Speicher verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder einem Speicher gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Der hierin verwendete Begriff „Software“-Prozesse kann z.B. Software- und/oder Hardware-Einheiten umfassen, die im Laufe der Zeit Arbeit verrichten, wie z.B. Aufgaben, Threads und intelligente Agenten. Jeder Prozess kann sich auch auf mehrere Prozesse beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Methode“ werden hierin insofern synonym verwendet, als ein System eine oder mehrere Methoden umfassen kann und Methoden als System betrachtet werden können.

Bei mindestens einer Ausführungsform handelt es sich bei einer arithmetischen Logikeinheit um einen Satz kombinatorischer Logikschaltungen, die eine oder mehrere Eingaben verarbeiten, um ein Ergebnis zu erzeugen. Bei mindestens einer Ausführungsform wird eine arithmetische Logikeinheit von einem Prozessor verwendet, um mathematische Operationen wie Addition, Subtraktion oder Multiplikation auszuführen. Bei mindestens einer Ausführungsform wird eine arithmetische Logikeinheit verwendet, um logische Operationen wie logisches UND/ODER oder XOR zu implementieren. Bei mindestens einer Ausführungsform ist eine arithmetische Logikeinheit zustandslos und besteht aus physikalischen Schaltkomponenten wie Halbleitertransistoren, die zur Ausbildung logischer Gatter angeordnet sind. Bei mindestens einer Ausführungsform kann eine arithmetische Logikeinheit intern als zustandsabhängige logische Schaltung mit einem zugehörigen Taktgeber arbeiten. Bei mindestens einer Ausführungsform kann eine arithmetische Logikeinheit als asynchrone logische Schaltung aufgebaut sein, deren interner Zustand nicht in einem zugehörigen Registersatz gehalten wird. Bei mindestens einer Ausführungsform wird eine arithmetische Logikeinheit von einem Prozessor verwendet, um in einem oder mehreren Registern des Prozessors gespeicherte Operanden zu kombinieren und eine Ausgabe zu erzeugen, die vom Prozessor in einem anderen Register oder einem Speicherplatz gespeichert werden kann.

Bei mindestens einer Ausführungsform übergibt der Prozessor als Ergebnis der Verarbeitung eines vom Prozessor abgerufenen Befehls einen oder mehrere Eingaben oder Operanden an eine arithmetische Logikeinheit, wodurch die arithmetische Logikeinheit veranlasst wird, ein Ergebnis zu erzeugen, das zumindest teilweise auf einem Befehlscode basiert, der den Eingängen der arithmetischen Logikeinheit bereitgestellt wird. Bei mindestens einer Ausführungsform basieren die vom Prozessor an die ALU gelieferten Befehlscodes zumindest teilweise auf dem vom Prozessor ausgeführten Befehl. Bei mindestens einer Ausführungsform verarbeitet die kombinatorische Logik in der ALU die Eingaben und erzeugt eine Ausgabe, die auf einen Bus innerhalb des Prozessors gelegt wird. Bei mindestens einer Ausführungsform wählt der Prozessor ein Zielregister, einen Speicherplatz, eine Ausgabeeinrichtung oder einen Ausgabespeicherplatz auf dem Ausgangsbus aus, so dass die Taktung des Prozessors bewirkt, dass die von der ALU erzeugten Ergebnisse an den gewünschten Ort gesendet werden.

Im vorliegenden Dokument kann auf das Beschaffen, Erfassen, Empfangen oder Eingeben von analogen oder digitalen Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens analoger und digitaler Daten kann auf verschiedene Weise erfolgen, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann der Prozess des Erhaltens, Erfassens, Empfangens oder Eingebens analoger oder digitaler Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf das Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann das Bereitstellen, Ausgeben, Übertragen, Senden oder Darstellen analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus erfolgen.

Obwohl die obige Diskussion Beispielimplementierungen der beschriebenen Techniken darlegt, können auch andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und sie sollen in den Anwendungsbereich dieser Offenlegung fallen. Darüber hinaus können verschiedene Funktionen und Verantwortlichkeiten je nach den Umständen auf unterschiedliche Weise verteilt und aufgeteilt werden, auch wenn oben zu Diskussionszwecken eine bestimmte Verteilung der Verantwortlichkeiten definiert wurde.

Auch wenn der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, versteht sich ferner, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr werden die spezifischen Merkmale und Handlungen als beispielhafte Formen der Umsetzung der Ansprüche offenbart.

ZITATE ENTHALTEN IN DER BESCHREIBUNG

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.

Zitierte Patentliteratur

US 63/175211 [0001]

Claims

Prozessor umfassend: mindestens eine Schaltung, um mindestens zwei Softwaremodule gleichzeitig von einem Prozessor ausführen zu lassen.
Prozessor nach Anspruch 1, wobei die mindestens eine Schaltung ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um gleichzeitig zu veranlassen, dass die mindestens zwei Softwaremodule von dem Prozessor ausgeführt werden.
Prozessor nach Anspruch 1, wobei die mindestens eine Schaltung ausgestaltet ist, um gleichzeitig zu veranlassen, dass mindestens eine Operation zum Starten eines ersten der mindestens zwei Softwaremodule gleichzeitig mit mindestens einer Operation zum Starten eines zweiten der mindestens zwei Softwaremodule ausgeführt wird.
Prozessor nach Anspruch 1, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer einzigen Grafikverarbeitungseinheit auszuführen sind.
Prozessor nach Anspruch 1, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer Vielzahl von Grafikverarbeitungseinheiten auszuführen sind.
Prozessor nach Anspruch 1, wobei eine Anwendungsprogrammierschnittstelle, API, ausgestaltet ist, um mindestens einen Softwaretreiber zu veranlassen, um gleichzeitig Operationen durchzuführen, um die mindestens zwei Softwaremodule für einen gleichzeitigen Start vorzubereiten.
Prozessor nach Anspruch 1, wobei das gleichzeitige Veranlassen, dass die mindestens zwei Softwaremodule von einem Prozessor ausgeführt werden, ein gleichzeitiges Durchführen von Operationen aufweist, um die mindestens zwei Softwaremodule für eine Ausführung durch mindestens einen Grafikverarbeitungskern vorzubereiten.
Prozessor nach Anspruch 1, wobei das gleichzeitige Veranlassen, dass die mindestens zwei Softwaremodule ausgeführt werden, ein gleichzeitiges Durchführen von Operationen aufweist, um zu verifizieren, dass die mindestens zwei Softwaremodule für die Ausführung durch mindestens eine Grafikverarbeitungseinheit eingerichtet sind.
Prozessor nach Anspruch 1, wobei die mindestens eine Schaltung ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um eine Daten-Tracking-Struktur aufzuweisen, um eine oder mehrere Operationen zu synchronisieren, die parallel und nacheinander auszuführen sind, um mindestens zwei zu startende Grafikkernels vorzubereiten.
Prozessor nach Anspruch 1, wobei die mindestens eine Schaltung ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um Operationen zur Codierung von Arbeitseingaben von mindestens einem Zentralverarbeitungskern auszuführen, die von mindestens einem Grafikverarbeitungskern auszuführen sind.
System, das einen Speicher zum Speichern von Anweisungen umfasst, die, wenn sie von mindestens einem Prozessor ausgeführt werden, das System veranlassen,: um gleichzeitig zu veranlassen, dass mindestens zwei Softwaremodule durch einen Prozessor ausgeführt werden.
System nach Anspruch 11, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um gleichzeitig zu veranlassen, dass die mindestens zwei Softwaremodule von dem Prozessor ausgeführt werden.
System nach Anspruch 11, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um zu veranlassen, dass mindestens zwei Grafikkernels gleichzeitig ausgeführt werden, indem zumindest ein erster Grafikkernel und ein zweiter Grafikkernel zur Ausführung veranlasst werden.
System nach Anspruch 11, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer einzigen Grafikverarbeitungseinheit auszuführen sind.
System nach Anspruch 11, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer Vielzahl von Grafikverarbeitungseinheiten auszuführen sind.
System nach Anspruch 11, wobei das gleichzeitige Veranlassen der Ausführung der mindestens zwei Softwaremodule ein gleichzeitiges Durchführen von Operationen aufweist, um zu verifizieren, ob die mindestens zwei Softwaremodule für die Ausführung durch mindestens eine Grafikverarbeitungseinheit eingerichtet sind.
System nach Anspruch 11, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um eine Daten-Tracking-Struktur aufzuweisen, um eine oder mehrere Operationen zu synchronisieren, die parallel und nacheinander auszuführen sind, um den Start von mindestens zwei Grafikkernels vorzubereiten.
System nach Anspruch 11, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um Operationen zur Codierung von Arbeitseingaben von mindestens einem Zentralverarbeitungskern auszuführen, die von mindestens einem Grafikverarbeitungskern auszuführen sind.
System nach Anspruch 11, wobei das System ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber eine Daten-Tracking-Struktur aufweist, um einen Fortschritt von Operationen zu verfolgen, die parallel und nacheinander auszuführen sind, um mindestens einen Grafikkernel für den Start vorzubereiten.
System nach Anspruch 11, wobei das gleichzeitige Veranlassen der Ausführung der mindestens zwei Softwaremodule ein Durchführen von Operationen zum Codieren von Arbeitseingaben von verschiedenen Zentralverarbeitungskernen aufweist, die durch mindestens einen Grafikverarbeitungskern auszuführen sind.
Maschinenlesbares Medium, auf dem ein oder mehrere Anweisungen gespeichert sind, die, wenn sie von mindestens einem Prozessor ausgeführt werden, den mindestens einen Prozessor veranlassen, zumindestens: mindestens zwei Softwaremodule gleichzeitig von einem Prozessor ausführen zu lassen.
Maschinenlesbares Medium nach Anspruch 21, wobei die mindestens eine Schaltung ausgestaltet ist, um mindestens einen Softwaretreiber auszuführen, wobei der mindestens eine Softwaretreiber ausgestaltet ist, um gleichzeitig zu veranlassen, dass die mindestens zwei Softwaremodule von dem Prozessor ausgeführt werden.
Maschinenlesbares Medium nach Anspruch 21, wobei die mindestens eine Schaltung ausgestaltet ist, um gleichzeitig zu veranlassen, dass mindestens eine Operation zum Starten eines ersten der mindestens zwei Softwaremodule gleichzeitig mit mindestens einer Operation zum Starten eines zweiten der mindestens zwei Softwaremodule ausgeführt wird.
Maschinenlesbares Medium nach Anspruch 21, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer einzigen Grafikverarbeitungseinheit auszuführen sind.
Maschinenlesbares Medium nach Anspruch 21, wobei die mindestens zwei Softwaremodule mindestens zwei Grafikkernels aufweisen, die von einer Vielzahl von Grafikverarbeitungseinheiten auszuführen sind.
Maschinenlesbares Medium nach Anspruch 21, wobei eine Anwendungsprogrammierschnittstelle, API, ausgestaltet ist, um mindestens einen Softwaretreiber zu veranlassen, um gleichzeitig Operationen durchzuführen, um die mindestens zwei Softwaremodule zum gleichzeitigen Starten vorzubereiten.
Verfahren umfassend: ein gleichzeitiges Veranlassen, dass mindestens zwei Softwaremodule von einem Prozessor ausgeführt werden.
Verfahren nach Anspruch 27, wobei das gleichzeitige Veranlassen, dass die mindestens zwei Softwaremodule ausgeführt werden, darüber hinaus einschließt: Durchführen von Operationen, um mindestens zwei Grafikkernels für einen Start auf mindestens einem Grafikverarbeitungskern vorzubereiten.
Verfahren nach Anspruch 27, wobei das Verfahren darüber hinaus umfasst: Erhalten von einer oder mehreren Operationen, die parallel auszuführen sind, und von einer oder mehreren Operationen, die nacheinander auszuführen sind, um mindestens zwei Grafikkernels auf mindestens einem Grafikverarbeitungskern zu starten.
Verfahren nach Anspruch 27, wobei das Verfahren darüber hinaus umfasst: Empfangen von Anforderungen von mindestens einem Zentralverarbeitungskern, um mindestens zwei Grafikkernels für einen Start auf mindestens einem Grafikverarbeitungskern vorzubereiten.
Verfahren nach Anspruch 27, wobei das Verfahren darüber hinaus umfasst: Empfangen von Anweisungen von einer Anwendungsprogrammierschnittstelle, API, an mindestens einem Softwaretreiber, um mindestens zwei Grafikkernels, die gleichzeitig auszuführen sind, vorzubereiten.
Verfahren nach Anspruch 27, wobei das Verfahren darüber hinaus umfasst: Erhalten eines Status eines Vorbereitens mindestens eines zu startenden Grafikkernels zumindest teilweise auf der Grundlage einer Daten-Tracking-Struktur mindestens eines Softwaretreibers, die einen Fortschritt von Operationen, die parallel laufen, und von Operationen, die nacheinander laufen, um den mindestens einen Grafikkernel vorzubereiten, verfolgt.
Verfahren nach Anspruch 27, wobei das Verfahren darüber hinaus umfasst: Durchführen mindestens einer Operation mit mindestens einem Softwaretreiber, um Arbeitseingaben von mindestens einem Zentralverarbeitungskern zu codieren, die von mindestens einem Grafikverarbeitungskern auszuführen sind.