DE102021200897A1 - Waferverbund und verfahren zur herstellung einer vielzahl an halbleiterchips - Google Patents

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Abstract

Es wird ein Waferverbund (1) umfassend eine Vielzahl an Halbleiterchips (2) angegeben, wobei jeder Halbleiterchip (2) eine erste Hauptfläche (3) und eine zweite Hauptfläche (4) aufweist, die der ersten Hauptfläche (3) gegenüberliegt, und wobei auf der zweiten Hauptfläche (4) ein erster elektrischer Kontakt (5) angeordnet ist. Außerdem weist der Waferverbund (1) eine Vielzahl elektrisch leitender Pfosten (14) auf, wobei jeder erste elektrische Kontakt (5) mit einem elektrisch leitenden Pfosten (14) in direktem Kontakt steht, Schließlich umfasst der Waferverbund (1) eine elektrisch isolierende Opferschicht (12) mit Durchbrüchen (13), in denen die elektrisch leitenden Pfosten (14) angeordnet sind.Schließlich wird ein Verfahren zur Herstellung einer Vielzahl an Halbleiterchips (2) angegeben.

Description

  • Es werden ein Waferverbund und ein Verfahren zur Herstellung einer Vielzahl an Halbleiterchips angegeben.
  • Es soll ein Waferverbund mit einer Vielzahl an Halbleiterchips angegeben werden, bei dem die Halbleiterchips besonders einfach getestet werden können. Weiterhin soll ein Verfahren zur Herstellung einer Vielzahl an Halbleiterchips angegeben werden, während dem die Halbleiterchips besonders einfach getestet werden können.
  • Diese Aufgaben werden durch einen Waferverbund mit den Merkmalen des Patentanspruchs 1 und durch ein Verfahren mit den Schritten des Patentanspruchs 14 gelöst.
  • Vorteilhafte Ausführungsformen und Weiterbildungen des Waferverbunds und des Verfahrens zur Herstellung einer Vielzahl an Halbleiterchips sind jeweils in den abhängigen Ansprüchen angegeben.
  • Gemäß einer Ausführungsform umfasst der Waferverbund eine Vielzahl an Halbleiterchips. Jeder Halbleiterchip weist eine erste Hauptfläche und eine zweite Hauptfläche auf, die der ersten Hauptfläche gegenüberliegt. Auf der zweiten Hauptfläche ist ein erster elektrischer Kontakt angeordnet, der dazu vorgesehen ist, den elektrischen Halbleiterchip elektrisch zu kontaktieren.
  • Die Halbleiterchips des Waferverbunds können gleichartig oder auch voneinander verschieden ausgebildet sein. Merkmale und Ausführungsformen, die vorliegend lediglich der Einfachheit halber in Verbindung mit einem Halbleiterchip beschrieben sind, können bei einigen oder bei allen Halbleiterchips des Waferverbunds ausgebildet sein.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds weist der Halbleiterchip auf der ersten Hauptfläche einen zweiten elektrischen Kontakt auf, der ebenfalls zur elektrischen Kontaktierung des Halbleiterchips vorgesehen ist (vertikaler Halbleiterchip).
  • Gemäß einer weiteren Ausführungsform des Waferverbunds sind der zweite elektrische Kontakt und der erste elektrische Kontakt auf der zweiten Hauptfläche angeordnet. Ein Halbleiterchip mit einer derartigen Anordnung des ersten elektrischen Kontakts und des zweiten elektrischen Kontakts heißt auch Flip-Chip.
  • Gemäß einer Ausführungsform des Waferverbunds ist der Halbleiterchip strahlungsemittierend ausgebildet. Hierzu weist der Halbleiterchip in der Regel eine epitaktische Halbleiterschichtenfolge auf, die eine aktive Zone umfasst. Die aktive Zone ist dazu eingerichtet, im Betrieb elektromagnetische Strahlung zu erzeugen.
  • Gemäß einer weiteren Ausführungsform umfasst der Waferverbund eine Vielzahl elektrisch leitender Pfosten, wobei jeder erste elektrisch leitende Kontakt mit einem elektrisch leitenden Pfosten in direktem Kontakt steht. Hierbei ist beispielsweise jedem ersten elektrischen Kontakt genau ein elektrisch leitender Pfosten zugeordnet. Der elektrisch leitende Pfosten und der erste elektrische Kontakt des Halbleiterchips stehen hierbei miteinander in direktem Kontakt, so dass der elektrisch leitende Pfosten und der erste elektrische Kontakt elektrisch leitend miteinander verbunden sind. Alternativ ist es auch möglich, dass jedem ersten elektrischen Kontakt mehr als ein elektrisch leitender Pfosten zugeordnet ist.
  • Handelt es sich bei dem Halbleiterchip um einen Flip-Chip, so steht bevorzugt auch jeder zweite elektrisch leitende Kontakt mit einem elektrisch leitenden Pfosten in direktem Kontakt. Hierbei ist beispielsweise jedem zweiten elektrischen Kontakt genau ein elektrisch leitender Pfosten zugeordnet. Der elektrisch leitende Pfosten und der zweite elektrische Kontakt des Flip-Chips stehen hierbei miteinander in direktem Kontakt, so dass der elektrisch leitende Pfosten und der zweite elektrische Kontakt elektrisch leitend miteinander verbunden sind. Alternativ ist es auch möglich, dass jedem zweiten elektrischen Kontakt mehr als ein elektrisch leitender Pfosten zugeordnet ist.
  • Gemäß einer weiteren Ausführungsform umfasst der Waferverbund weiterhin eine elektrisch isolierende Opferschicht mit Durchbrüchen, in denen die elektrisch leitenden Pfosten angeordnet sind. Die Durchbrüche durchdringen die elektrisch isolierende Opferschicht besonders bevorzugt vollständig. Die elektrisch isolierende Opferschicht isoliert die elektrisch leitenden Pfosten voneinander. Bevorzugt sind die elektrisch leitenden Pfosten vollständig innerhalb der Durchbrüche angeordnet. Bevorzugt füllt jeder elektrisch leitende Pfosten einen Durchbruch vollständig aus.
  • Gemäß einer besonders bevorzugten Ausführungsform umfasst der Waferverbund:
    • - eine Vielzahl an Halbleiterchips, wobei jeder Halbleiterchip eine erste Hauptfläche und eine zweite Hauptfläche aufweist, die der ersten Hauptfläche gegenüberliegt, und wobei auf der zweiten Hauptfläche ein erster elektrischer Kontakt angeordnet ist,
    • - eine Vielzahl elektrisch leitender Pfosten, wobei jeder erste elektrische Kontakt mit einem elektrisch leitenden Pfosten in direktem Kontakt steht, und
    • - eine elektrisch isolierende Opferschicht mit Durchbrüchen, in denen die elektrisch leitenden Pfosten angeordnet sind.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds ist der erste elektrische Kontakt über den elektrisch leitenden Pfosten elektrisch leitend kontaktierbar. Mit anderen Worten stellt der elektrisch leitende Pfosten eine elektrisch leitende Verbindung zwischen dem ersten elektrischen Kontakt des Halbleiterchips und einer externen elektrischen Anschlussstelle her.
  • Handelt es sich bei dem Halbleiterchip um einen Flip-Chip, so ist auch der zweite elektrische Kontakt über den elektrisch leitenden Pfosten elektrisch leitend kontaktierbar. Mit anderen Worten stellt der elektrisch leitende Pfosten eine elektrisch leitende Verbindung zwischen dem zweiten elektrischen Kontakt des Flip-Chips und einer externen elektrischen Anschlussstelle her.
  • Die elektrisch isolierende Opferschicht weist beispielsweise ein Dielektrikum, wie ein Nitrid oder ein Oxid, auf oder besteht aus einem dieser Materialien. Beispielsweise weist die Opferschicht Siliziumnitrid oder Siliziumdioxid auf oder besteht aus einem dieser Materialien.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds erstreckt sich die elektrisch isolierende Opferschicht vollflächig entlang einer rückseitigen Hauptfläche des Waferverbunds. Besonders bevorzugt bettet die elektrisch isolierende Opferschicht die ersten elektrischen Kontakte ein. Handelt es sich bei dem Halbleiterchip um einen Flip-Chip, so bettet die elektrisch isolierende Opferschicht bevorzugt die ersten elektrischen Kontakte und die zweiten elektrischen Kontakte ein.
  • Eine Dicke der elektrisch isolierenden Opferschicht liegt bevorzugt zwischen einschließlich 100 Nanometer und einschließlich 500 Nanometer.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds ist der Halbleiterchip frei von einem Material, das die elektrisch isolierende Opferschicht aufweist oder aus dem die elektrisch isolierende Opferschicht besteht. So kann die elektrisch isolierende Opferschicht zu einem späteren Zeitpunkt entfernt werden, ohne den Halbleiterchip zu beschädigen.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds erstreckt sich ein elektrisch leitendes Material des elektrisch leitenden Pfostens als elektrisch leitende Schicht vollflächig entlang der rückseitigen Hauptfläche des Waferverbunds. Die elektrisch leitende Schicht steht hierbei bevorzugt in direktem Kontakt mit der elektrisch isolierenden Opferschicht. Die elektrisch isolierende Opferschicht ist bevorzugt zwischen der elektrisch leitenden Schicht und dem Halbleiterchip angeordnet.
  • Eine Dicke der elektrisch leitenden Schicht liegt beispielsweise zwischen 100 Nanometer und einschließlich 500 Nanometer.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds weisen ein Bereich des elektrisch leitenden Pfostens und ein Bereich des ersten elektrischen Kontakts, die direkt aneinander grenzen, voneinander verschiedene Materialien auf oder sind aus voneinander verschiedenen Materialien gebildet. So lassen sich der elektrisch leitende Pfosten und der erste elektrische Kontakt zu einem späteren Zeitpunkt besonders einfach voneinander räumlich trennen.
  • Handelt es sich bei dem Halbleiterchip um einen Flip-Chip, so weisen auch ein Bereich des elektrisch leitenden Pfostens und ein Bereich des zweiten elektrischen Kontakts, die direkt aneinander grenzen, voneinander verschiedene Materialien auf oder sind aus voneinander verschiedenen Materialien gebildet. So lassen sich auch der elektrisch leitende Pfosten und der zweite elektrische Kontakt zu einem späteren Zeitpunkt besonders einfach voneinander räumlich trennen.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds ist das elektrisch leitende Material des elektrisch leitenden Pfostens zumindest ein Material aus der folgenden Gruppe: transparentes leitendes Oxid (englisch: „transparent conductive oxide“, „TCO), Metall, Halbmetall. Der elektrisch leitende Pfosten weist mit anderen Worten ein TCO oder Metall oder ein Halbmetall auf oder ist aus einem dieser Materialien gebildet.
  • Transparente leitende Oxide sind in der Regel Metalloxide, wie beispielsweise Zinkoxid, Zinnoxid, Cadmiumoxid, Titanoxid, Indiumoxid oder Indiumzinnoxid (ITO). Neben binären Metallsauerstoffverbindungen, wie beispielsweise ZnO, SnO2 oder In2O3, gehören auch ternäre Metallsauerstoffverbindungen, wie beispielsweise Zn2SnO4, ZnSnO3, MgIn2O4, GaInO3, Zn2In2O5 oder In4Sn3O12, oder Mischungen unterschiedlicher transparenter leitender Oxide zu der Gruppe der TCOs. Weiterhin entsprechen die TCOs nicht zwingend einer stöchiometrischen Zusammensetzung und können weiterhin auch p- sowie n-dotiert sein.
  • Insbesondere ist als Material für den elektrisch leitenden Pfosten eines der folgenden TCOs geeignet: ITO (Indiumzinnoxid), ZnO (Zinkoxid), IZO (Indiumzinkoxid), FTO (fluordotiertes Zinnoxid, SnO2:F), ATO (antimondotiertes Zinnoxid, SnO2:Sb) .
  • Weiterhin ist als Material für den elektrisch leitenden Pfosten insbesondere zumindest eines der folgenden (Halb-)Metalle und deren Legierungen geeignet: Au, Al, Cr, Ti, Pt, Cu, WTi, Sn, Ag, Ni, Zn, Rh, Ru, W, In, Ge, AuGe, AlSiCu, NiSn, AuSn, AuZn, AuIn, AuInSn.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds weist der erste elektrische Kontakt und/oder der zweite elektrische Kontakt eine erste Kontaktschicht auf, die direkt an den elektrisch leitenden Pfosten angrenzt. Die erste Kontaktschicht kann beispielsweise ein (Halb-)Metall oder eine Legierung eines (Halb-)Metalls oder ein TCO aufweisen oder aus einem (Halb-)Metall oder eine Legierung eines (Halb-)Metalls oder einem TCO gebildet sein. Als TCO ist beispielsweise eines der folgenden Materialien geeignet: ITO, ZnO, IZO, FTO, ATO, während als (Halb-)Metall oder eine Legierung eines (Halb-)Metalls zumindest eines der folgenden Materialien geeignet ist: Au, Al, Cr, Ti, Pt, Cu, WTi, Sn, Ag, Ni, Zn, Rh, Ru, W, In, Ge, AuGe, AlSiCu, NiSn, AuSn, AuZn, AuIn, AuInSn.
  • Eine Dicke der ersten Kontaktschicht liegt beispielsweise zwischen einschließlich 100 Nanometer und einschließlich 500 Nanometer.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds weist der erste elektrische Kontakt und/oder der zweite elektrische Kontakt eine zweite Kontaktschicht auf. Beispielsweise ist der erste elektrische Kontakt und/oder der zweite elektrische Kontakt durch die erste Kontaktschicht und die zweite Kontaktschicht gebildet.
  • Gemäß einer besonders bevorzugten Ausführungsform des Waferverbunds bildet eine Sollbruchschicht zumindest eine Stirnfläche des elektrisch leitenden Pfostens aus. Mit Hilfe der Sollbruchschicht kann insbesondere ein Bereich des elektrisch leitenden Pfostens geschaffen werden, dessen Material von dem Material des angrenzenden Bereichs des ersten elektrischen Kontakts und/oder des zweiten elektrischen Kontakts verschieden ist. Die Sollbruchschicht kann insbesondere dahingehend optimiert werden, dass eine spätere Ablösung des elektrisch leitenden Pfostens von dem ersten elektrischen Kontakt und/oder des zweiten elektrischen Kontakts besonders einfach durchgeführt werden kann. Beispielsweise werden hierzu Material und/oder Dicke der Sollbruchschicht entsprechend ausgewählt.
  • Eine Dicke der Sollbruchschicht liegt beispielsweise zwischen einschließlich 10 Nanometer und einschließlich 50 Nanometer.
  • Auch die Sollbruchschicht kann entweder ein TCO oder ein (Halb-)Metall oder eine Legierung eines (Halb-)Metalls aufweisen oder aus einem dieser Materialien bestehen. Beispielsweise ist eines der folgenden TCOs als Material geeignet: ITO, ZnO, IZO, FTO, ATO, während als (Halb-)Metall oder eine Legierung eines (Halb-)Metalls zumindest eines der folgenden Materialien geeignet ist: Au, Al, Cr, Ti, Pt, Cu, WTi, Sn, Ag, Ni, Zn, Rh, Ru, W, In, Ge, AuGe, AlSiCu, NiSn, AuSn, AuZn, AuIn, AuInSn.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds erstreckt sich die Sollbruchschicht vollflächig entlang einer rückseitigen Hauptfläche des Waferverbunds. Beispielsweise ist die Sollbruchschicht in direktem Kontakt auf die elektrisch leitende Schicht und auf den elektrisch leitenden Pfosten aufgebracht. Beispielsweise ist die Sollbruchschicht zwischen der elektrisch isolierenden Opferschicht und der elektrisch leitenden Schicht angeordnet.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds grenzt die Sollbruchschicht direkt an den ersten elektrischen Kontakt und/oder an den zweiten elektrischen Kontakt an. Besonders bevorzugt weist die Sollbruchschicht ein Material auf, das von dem Material des Bereichs des ersten elektrischen Kontakts und/oder des zweiten elektrischen Kontakts verschieden ist, der direkt an die Sollbruchschicht angrenzt. Weist der erste elektrische Kontakt und/oder der zweite elektrische Kontakt eine erste Kontaktschicht auf, so ist das Material der Sollbruchschicht beispielsweise verschieden von dem Material der ersten Kontaktschicht.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds ist das Material der Sollbruchschicht von dem restlichen Material des elektrisch leitenden Pfostens verschieden.
  • Gemäß einer weiteren Ausführungsform des Waferverbunds ist eine Kantenlänge des Halbleiterchips nicht größer als 100 Mikrometer, bevorzugt nicht größer als 80 Mikrometer und besonders bevorzugt nicht größer als 50 Mikrometer.
  • Gemäß einer Ausführungsform weist der Waferverbund einen Träger auf. Der Träger stabilisiert den Waferverbund besonders bevorzugt mechanisch. Bevorzugt ist der Träger mit der elektrisch leitenden Schicht elektrisch leitend verbunden. Beispielsweise ist der Träger an die elektrisch leitende Schicht gebondet. Der Träger weist ebenfalls bevorzugt ein elektrisch leitendes Material auf, beispielsweise Germanium. Bevorzugt bildet eine Hauptfläche des Trägers die rückseitige Hauptfläche des Waferverbunds aus.
  • Der hier beschriebene Waferverbund ist insbesondere dafür geeignet, bei einem Verfahren zur Herstellung einer Vielzahl an Halbleiterchips eingesetzt zu werden. Merkmale und Ausführungsformen, die vorliegend in Verbindung mit dem Waferverbund beschrieben sind, können auch bei dem Verfahren ausgebildet sein und umgekehrt.
  • Gemäß einer Ausführungsform des Verfahrens zur Herstellung einer Vielzahl an Halbleiterchips wird ein Waferverbund bereitgestellt, wie er bereits beschrieben wurde.
  • Gemäß einer weiteren Ausführungsform des Verfahrens werden die Halbleiterchips des Waferverbunds getestet, wobei die Halbleiterchips über eine rückseitige Hauptfläche des Waferverbunds elektrisch kontaktiert werden. Dies ist insbesondere auf einfache Art und Weise über die elektrisch leitenden Pfosten möglich, die mit dem ersten elektrischen Kontakt und/oder dem zweiten elektrischen Kontakt des Halbleiterchips in direktem Kontakt stehen.
  • Gemäß einer bevorzugten Ausführungsform umfasst das Verfahren zur Herstellung einer Vielzahl an Halbleiterchips die folgenden Schritte:
    • - Bereitstellen eines Waferverbunds umfassend eine Vielzahl an Halbleiterchips, wobei jeder Halbleiterchip eine erste Hauptfläche und eine zweite Hauptfläche aufweist, die der ersten Hauptfläche gegenüberliegt, und wobei auf der zweiten Hauptfläche ein erster elektrischer Kontakt angeordnet ist, weiterhin umfassend eine Vielzahl elektrisch leitender Pfosten, wobei jeder erste elektrische Kontakt mit einem elektrisch leitenden Pfosten in direktem Kontakt steht, und außerdem umfassend eine elektrisch isolierende Opferschicht mit Durchbrüchen, in denen die elektrisch leitenden Pfosten angeordnet sind,
    • - Testen der Halbleiterchips des Waferverbunds, wobei die Halbleiterchips über eine rückseitige Hauptfläche des Waferverbunds elektrisch kontaktiert werden.
  • Bevorzugt werden die Schritte des Verfahrens in der angegebenen Reihenfolge durchgeführt.
  • Gemäß einer weiteren Ausführungsform des Verfahrens wird die elektrisch isolierende Opferschicht von dem Waferverbund entfernt, bevorzugt nach dem Testen. Nach Entfernen der elektrisch isolierenden Opferschicht von dem Waferverbund sind die Halbleiterchips bevorzugt nur noch über die elektrisch leitenden Pfosten mit dem Waferverbund mechanisch verbunden.
  • Gemäß einer weiteren Ausführungsform des Verfahrens werden die Halbleiterchips von den elektrisch leitenden Pfosten mechanisch getrennt, beispielsweise mit einem Pick-and-Place-Verfahren.
  • Es ist vorliegend eine Idee, einen Waferverbund mit einer Vielzahl an Halbleiterchips bereitzustellen, bei dem die Halbleiterchips über den ersten elektrischen Kontakt und/oder den zweiten elektrischen Kontakt, der zu einer rückseitigen Hauptfläche des Waferverbunds weist, elektrisch kontaktiert werden können. Die elektrische Kontaktierung findet hierbei über einen elektrisch leitenden Pfosten mit vergleichsweise kleinen Abmessungen statt. Die elektrisch leitenden Pfosten sind besonders bevorzugt in eine elektrisch isolierende Opferschicht eingebettet, die zu einem späteren Zeitpunkt nach der Testung von dem Waferverbund entfernt wird, so dass eine mechanische Verbindung der Halbleiterchips lediglich über die elektrisch leitenden Pfosten besteht. Insbesondere bei Verwendung einer Sollbruchschicht, wie sie oben bereits beschrieben wurde, können nun die Halbleiterchips auf einfache Art und Weise aus dem Waferverbund entfernt werden, beispielsweise durch ein Pick-and-Place-Verfahren. Ein derartiges Verfahren eignet sich insbesondere für Halbleiterchips mit geringen Kantenlängen.
  • Weitere vorteilhafte Ausführungsformen und Weiterbildungen des Waferverbunds und des Verfahrens ergeben sich aus den im Folgenden in Verbindung mit den Figuren beschriebenen Ausführungsbeispielen.
  • Die schematische Schnittdarstellung der 1 zeigt einen Waferverbund gemäß einem Ausführungsbeispiel.
  • Die schematische Schnittdarstellung der 2 zeigt einen Ausschnitt des Waferverbunds gemäß dem Ausführungsbeispiel der 1.
  • Die schematische Schnittdarstellung der 3A zeigt den in 2 markierten Ausschnitt des Waferverbunds gemäß einem weiteren Ausführungsbeispiel.
  • Die schematische Schnittdarstellung der 3B zeigt den in 2 markierten Ausschnitt des Waferverbunds gemäß dem Ausführungsbeispiel der 1.
  • Die schematische Schnittdarstellung der 3C zeigt den in 2 markierten Ausschnitt des Waferverbunds gemäß einem weiteren Ausführungsbeispiel.
  • Die schematische Schnittdarstellung der 4 zeigt ein Stadium eines Verfahrens gemäß einem Ausführungsbeispiel.
  • Die schematische Schnittdarstellung der 5 zeigt ein weiteres Stadium des Verfahrens gemäß dem Ausführungsbeispiel der 1.
  • Die schematische Schnittdarstellung der 6 zeigt ein weiteres Stadium des Verfahrens gemäß dem Ausführungsbeispiel der 1.
  • Die schematische Schnittdarstellung der 7 zeigt ein weiteres Stadium des Verfahrens gemäß dem Ausführungsbeispiel der 1.
  • Die schematische Schnittdarstellung der 8 zeigt einen Waferverbund gemäß einem weiteren Ausführungsbeispiel.
  • Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu betrachten. Vielmehr können einzelne Elemente, insbesondere Schichtdicken, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein.
  • Der Waferverbund 1 gemäß dem Ausführungsbeispiel der 1, 2 und 3B weist eine Vielzahl an Halbleiterchips 2 auf. Jeder Halbleiterchip 2 weist eine erste Hauptfläche 3 und eine zweite Hauptfläche 4 auf, wobei die zweite Hauptfläche 3 der ersten Hauptfläche 4 gegenüberliegt. An der zweiten Hauptfläche 4 ist ein erster elektrischer Kontakt 5 und an der ersten Hauptfläche 3 ein zweiter elektrischer Kontakt 6 angeordnet. Bei den Halbleiterchips gemäß den 1, 2 und 3B handelt es sich somit um vertikale Halbleiterchips. Über den ersten elektrischen Kontakt 5 und den zweiten elektrischen Kontakt 6 kann der Halbleiterchip 2 für den Betrieb elektrisch kontaktiert werden.
  • Jeder erste elektrische Kontakt 5 ist vorliegend aus einer ersten Kontaktschicht 7 und einer zweiten Kontaktschicht 8 gebildet, wobei die erste Kontaktschicht 7 und die zweite Kontaktschicht 8 direkt aneinander angrenzen.
  • Die Halbleiterchips 2 des Waferverbunds 1 gemäß dem Ausführungsbeispiel der 1, 2 und 3B sind vorliegend gleichartig ausgebildet. Weiterhin ist es auch möglich, dass sich die Halbleiterchips 2 voneinander unterscheiden.
  • Beispielsweise sind die Halbleiterchips 2 strahlungsemittierend ausgebildet. Mit anderen Worten sind die Halbleiterchips 2 dazu ausgebildet und eingerichtet, im Betrieb elektromagnetische Strahlung auszusenden. Hierzu weist der Halbleiterchip 2 eine epitaktische Halbleiterschichtenfolge 9 auf, die eine aktive Zone 10 umfasst (2). In der aktiven Zone 10 wird im Betrieb des Halbleiterchips 2 elektromagnetische Strahlung erzeugt, die von einer Strahlungsaustrittsfläche 11 ausgesandt wird.
  • Weiterhin weist der Waferverbund 1 eine elektrisch isolierende Opferschicht 12 auf. Die elektrisch isolierende Opferschicht 12 grenzt direkt an die erste Hauptfläche 3 der Halbleiterchips 2 an und bettet die ersten elektrischen Kontakte 5 der Halbleiterchips 2 ein. Die elektrisch wenig leitende oderisolierende Opferschicht 12 weist beispielsweise Germanium, Silizium, Siliziumnitrid oder Siliziumoxid auf oder besteht aus einem dieser Materialien. Das Siliziumoxid kann verschiedene Formen aufweisen. Beispielsweise kann es sich bei dem Siliziumoxid um ein thermisches Oxid, ein Tetraethylorthosilikat (TEOS), ein SiH4-PECVD, ein Quarz, ein Spin-on-Glas, ein SOI (kurz für englisch „silicon on insulator“) handeln.
  • Die elektrisch isolierende Opferschicht 12 ist dazu vorgesehen und eingerichtet, zu einem späteren Zeitpunkt, beispielsweise nass-chemisch oder trockenchemisch, von dem Waferverbund 1 entfernt zu werden. Als trockenchemische Verfahren können ein SF6-Plasma, XeF2-Dampf oder HF-Dampf (VHF) verwendet werden.
  • Zum Entfernen der elektrisch isolierenden Opferschicht 12 sind die Halbleiterchips 2 bevorzugt frei von dem Material, aus dem die elektrisch isolierende Opferschicht 12 gebildet ist.
  • Enthalten die Halbleiterchips 2 Bereiche mit Material, aus dem die elektrisch isolierende Opferschicht 12 gebildet ist, so sind diese Bereiche in der Regel gegen die nasschemische oder die trockenchemische Entfernung gekapselt.
  • In der elektrisch isolierenden Opferschicht 12 sind Durchbrüche 13 enthalten, in denen elektrisch leitende Pfosten 14 angeordnet sind. Die elektrisch leitenden Pfosten 14 grenzen direkt an die ersten elektrischen Kontakte 5 und insbesondere an die ersten Kontaktschichten 7 der ersten elektrischen Kontakte 5 an. Die elektrisch leitenden Pfosten 14 sind so elektrisch leitend mit den ersten elektrischen Kontakten 5 verbunden.
  • Weiterhin erstreckt sich ein Material der elektrisch leitenden Pfosten 13 als elektrisch leitende Schicht 15 vollflächig entlang einer rückseitigen Hauptfläche 16 des Waferverbunds 1. Die elektrisch leitende Schicht 15 steht mit der elektrisch isolierenden Opferschicht 12 in direktem Kontakt. Die elektrisch leitenden Pfosten 14 ragen aus der elektrisch leitenden Schicht 13 heraus und grenzen direkt an die ersten Kontaktschichten 7 der ersten elektrischen Kontakte 5 an.
  • Weiterhin umfasst der Waferverbund 1 einen Träger 17, der den Waferverbund 1 mechanisch stabilisiert. Der Träger 17 ist vorliegend elektrisch leitend ausgebildet und grenzt direkt an die elektrisch leitende Schicht 15 an. Eine Hauptfläche des elektrisch leitenden Trägers 17 bildet die rückseitige Hauptfläche 16 des Waferverbunds 1 aus. Beispielsweise ist der Träger 17 mechanisch stabil, beispielsweise durch Bonden, mit der elektrisch leitenden Schicht 15 verbunden. Weiterhin ist es auch möglich, dass die Verbindung zwischen der elektrisch leitenden Schicht 15 und dem Träger 17 einfach lösbar ausgebildet ist. Beispielsweise ist der Träger durch eine Klebefolie (nicht dargestellt) einfach lösbar mit dem restlichen Waferverbund 1 mechanisch stabil verbunden.
  • Der elektrisch leitende Pfosten 14 weist vorliegend eine Sollbruchschicht 18 auf. Die Sollbruchschicht 18 ist beispielsweise von einer Stirnfläche 19 des elektrisch leitenden Pfostens 14 umfasst.
  • Bei dem Waferverbund 1 gemäß dem Ausführungsbeispiel der 1, 2 und 3B ist die Sollbruchschicht 18 lediglich auf der Stirnfläche 19 des elektrisch leitenden Pfostens 14 ausgebildet, während Seitenflächen 22 des elektrisch leitenden Pfostens 14 frei sind von der Sollbruchschicht 18. Eine solche Sollbruchschicht 18 kann beispielsweise mit Hilfe von Lithographie erzeugt werden.
  • Die 3A, 3B und 3C zeigen drei verschiedene Ausführungsbeispiele des Übergangs zwischen dem elektrisch leitenden Pfosten 14 und dem ersten elektrischen Kontakt 5 des Halbleiterchips 2.
  • Bei dem Waferverbund 1 gemäß dem Ausführungsbeispiel der 3A ist der elektrisch leitende Pfosten 14 durchgehend aus einem einzigen elektrisch leitenden Material gebildet. Der elektrisch leitende Pfosten 14 ist beispielsweise aus einem TCO oder aus einem (Halb-)Metall oder einer Legierung eines (Halb-)Metalls gebildet. Die erste Kontaktschicht 7 des ersten elektrischen Kontakts 5 ist ebenfalls aus einem elektrisch leitenden Material gebildet, das sich bevorzugt von dem elektrisch leitenden Material des elektrisch leitenden Pfostens 14 unterscheidet. Mit anderen Worten weisen ein Bereich 20 des elektrisch leitenden Pfostens 14 und ein Bereich 21 des ersten elektrischen Kontakts 5, die direkt aneinander grenzen, voneinander verschiedene Materialien auf.
  • Weist der elektrische leitende Pfosten 14 ein TCO auf, so ist die erste Kontaktschicht 7 beispielsweise aus einem (Halb-)Metall oder einer Legierung eines (Halb-)Metalls gebildet. Weiterhin ist es auch möglich, dass der elektrisch leitende Pfosten 14 aus einem TCO gebildet ist und die erste Kontaktschicht 7 aus einem anderen TCO, das sich von dem TCO des elektrisch leitenden Pfostens 14 unterscheidet. Weiterhin können der elektrisch leitende Pfosten 14 und die erste Kontaktschicht 7 auch aus zwei verschiedenen (Halb-)Metallen oder Legierungen von (Halb-)Metallen gebildet sein. Mit anderen Worten weist der elektrisch leitende Pfosten 14 ein (Halb-)Metall oder einer Legierung eines (Halb-)Metalls auf, das von einem (Halb-)Metall oder einer Legierung eines (Halb-)Metalls der ersten Kontaktschicht 7 verschieden ist.
  • Mögliche Materialkombinationen für den elektrisch leitenden Pfosten 14 und die erste Kontaktschicht 7 sind in der unten stehenden Tabelle 1 in den ersten vier Zeilen enthalten. Um zu kennzeichnen, dass sich die TCOs und die (Halb-)Metalle voneinander unterscheiden, sind diese jeweils mit einer Ziffer versehen.
  • Bei dem Waferverbund 1 gemäß dem Ausführungsbeispiel der 3B ist eine Stirnfläche 19 des elektrisch leitenden Pfostens 14 durch eine Sollbruchschicht 18 gebildet. Die Sollbruchschicht 18 grenzt direkt an die erste Kontaktschicht 7 des elektrischen Kontakts 5 an. Die Sollbruchschicht 18 weist ein anderes Material auf als die erste Kontaktschicht 7. Weiterhin weist die Sollbruchschicht 18 ein anderes Material auf als der Rest des elektrisch leitenden Pfostens 14. Geeignete Materialkombinationen sind in der Tabelle 1 in den Zeilen 5 bis 8 angegeben.
  • Weist die Sollbruchschicht 18 ein TCO auf, so können die erste Kontaktschicht 7 und das restliche Material des elektrisch leitenden Pfostens 14 ebenfalls ein TCO aufweisen, das sich jedoch von dem TCO der Sollbruchschicht 18 unterscheidet. Weiterhin kann auch das restliche Material des elektrisch leitenden Pfostens 14 und/oder die erste Kontaktschicht 7 ein (Halb-)Metall aufweisen oder aus einem (Halb-)Metall bestehen. Schließlich ist es auch möglich, dass die Sollbruchschicht 18, das restliche Material des elektrisch leitenden Pfostens 14 und die erste Kontaktschicht 7 jeweils ein (Halb-)Metall aufweisen oder aus einem (Halb-)Metall gebildet sind. In diesem Fall weist zumindest die Sollbruchschicht 18 ein anderes (Halb-)Metall auf als die erste Kontaktschicht 7 und das restliche Material des elektrisch leitenden Pfostens 14. Tabelle 1
    Erste Kontaktschicht 7 Material des elektrisch leitenden Pfostens 14 Sollbruchschicht 18
    TCO 1 TCO 2 keine
    TCO (Halb-)Metall keine
    (Halb-)Metall TCO keine
    (Halb-)Metall 1 (Halb-)Metall 2 keine
    TCO 1 TCO 2 TCO 3
    TCO 1 (Halb-)Metall TCO 2
    (Halb-)Metall TCO 1 TCO 2
    TCO 1 TCO 2 (Halb-)Metall
    TCO (Halb-)Metall 1 (Halb-)Metall 2
    (Halb-)Metall 1 TCO (Halb-)Metall 2
    (Halb-)Metall 1 (Halb-)Metall 2 TCO
    (Halb-)Metall 1 (Halb-)Metall 2 (Halb-)Metall 3
  • Bei dem Waferverbund 1 gemäß dem Ausführungsbeispiel der 3C erstreckt sich die Sollbruchschicht 18 nicht nur über die Stirnfläche 19 des elektrisch leitenden Pfostens 14, sondern auch über Seitenflächen 22 des elektrisch leitenden Pfostens 14 und vollflächig entlang einer rückseitigen Hauptfläche 16 des Waferverbunds. Die Sollbruchschicht 18 steht hierbei in direktem Kontakt mit der elektrisch leitenden Schicht 15 und mit der elektrisch isolierenden Opferschicht 12.
  • Bei dem Verfahren gemäß dem Ausführungsbeispiel der 4 bis 7 wird in einem ersten Schritt ein Waferverbund 1 bereitgestellt. Beispielsweise handelt es sich bei dem Waferverbund 1 um den Waferverbund 1 wie er bereits anhand der 1, 2 und 3B beschrieben wurde.
  • Der Waferverbund 1 umfasst eine Vielzahl an Halbleiterchips 2. Beispielsweise handelt es sich bei den Halbleiterchips 2 um strahlungsemittierende Halbleiterchips 2 mit einer epitaktischen Halbleiterschichtenfolge 9, die eine aktive Zone 10 aufweist, in der im Betrieb elektromagnetische Strahlung erzeugt wird. Die Halbleiterchips 2 können gleichartig oder verschieden voneinander ausgebildet sein.
  • Insbesondere ist es möglich, dass die Halbleiterchips 2 im Betrieb elektromagnetische Strahlung unterschiedlicher Farbe aussenden.
  • Ein Halbleiterchip 2, der im Betrieb elektromagnetische Strahlung aus dem roten bis infraroten Spektralbereich aussendet, weist in der Regel eine epitaktische Halbleiterschichtenfolge 9 auf, die auf einem Arsenid-Verbindungshalbleitermaterial basiert oder beruht. Arsenid-Verbindungshalbleitermaterialien sind Verbindungshalbleitermaterialien, die Arsen enthalten, wie die Materialien aus dem System InxAlyGa1-x-yAs mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x+y ≤ 1.
  • Ein Halbleiterchip 2, der im Betrieb elektromagnetische Strahlung aus dem roten bis grünen Spektralbereich aussendet, weist in der Regel eine epitaktische Halbleiterschichtenfolge 9 auf, die auf einem Phosphid-Verbindungshalbleitermaterial basiert oder beruht. Phosphid-Verbindungshalbleitermaterialien sind Verbindungshalbleitermaterialien, die Phosphor enthalten, wie die Materialien aus dem System InxAlyGa1-x-yP mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x+y ≤ 1.
  • Ein Halbleiterchip 2, der im Betrieb elektromagnetische Strahlung aus dem blauen bis ultravioletten Spektralbereich aussendet, weist in der Regel eine epitaktische Halbleiterschichtenfolge 9 auf, die auf einem Nitrid-Verbindungshalbleitermaterial basiert oder beruht. Nitrid-Verbindungshalbleitermaterialien sind Verbindungshalbleitermaterialien, die Stickstoff enthalten, wie die Materialien aus dem System InxAlyGa1-x-yN mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x+y < 1.
  • Weiterhin weist jeder Halbleiterchip 2 einen ersten elektrischen Kontakt 5 an einer zweiten Hauptfläche 4 und einen zweiten elektrischen Kontakt 6 an einer ersten Hauptfläche 3 auf, die der zweiten Hauptfläche 4 gegenüberliegt.
  • In einem nächsten Schritt, der schematisch in 5 dargestellt ist, werden die Halbleiterchips 2 getestet, beispielsweise ob sie funktionsfähig sind. Die Halbleiterchips 2 werden vorliegend nacheinander, also seriell, getestet. Zur Testung des Halbleiterchips 2 wird eine Spannung U zwischen dem ersten elektrischen Kontakt 5 des Halbleiterchips 2 und dem zweiten elektrischen Kontakt 6 des Halbleiterchips 2 angelegt. Beim Anlegen einer Spannung U an den ersten elektrischen Kontakt 5 und an den zweiten elektrischen Kontakt 6 des Halbleiterchips 2 fließt Strom durch die epitaktische Halbleiterschichtenfolge 9 und insbesondere durch die aktive Zone 10, so dass elektromagnetische Strahlung erzeugt wird.
  • Da der Träger 17, die elektrisch leitende Schicht 15 und die elektrisch leitenden Pfosten 14 elektrisch leitend ausgebildet sind, ist es besonders einfach, an die Halbleiterchips 2 temporär nacheinander eine Spannung U anzulegen und sie so zur Testung zu betreiben.
  • Beispielsweise können die Halbleiterchips 2 so auf Funktion getestet werden. Weiterhin ist es möglich, dass bei der Testung ein Farbort der elektromagnetischen Strahlung der Halbleiterchips 2 bestimmt wird und die Halbleiterchips 2 nach den Farborten der elektromagnetischen Strahlung sortiert werden.
  • In einem nächsten Schritt wird die elektrisch isolierende Opferschicht 12 von dem Waferverbund 1 entfernt (6). Beispielsweise wird die elektrisch isolierende Opferschicht 12 nass-chemisch entfernt. Insbesondere zur nass-chemischen Entfernung der elektrisch isolierenden Opferschicht 12 ist es von Vorteil, wenn das Material der elektrisch isolierenden Opferschicht 12 nicht in dem restlichen Waferverbund 1 und insbesondere nicht in den Halbleiterchips 2 enthalten ist. In diesem Fall kann der Waferverbund 1 in seiner Gesamtheit in das Medium zum nass-chemischen Entfernen eingebracht werden, ohne dass die Halbleiterchips 2 Schaden nehmen.
  • In einem nächsten Schritt werden die Halbleiterchips 2, beispielsweise nacheinander, durch eine mechanische Kraft F aus dem Waferverbund 1 heraus gelöst (7).
  • Der Waferverbund 1 gemäß dem Ausführungsbeispiel der 8 weist im Unterschied zu den bislang beschriebenen Waferverbünden 1 eine Vielzahl an Flip-Chips 2' auf. 8 zeigt hierbei aus Gründen der Übersichtlichkeit nur einen Halbleiterchip 2.
  • Der Halbleiterchip 2 des Waferverbunds 1 gemäß dem Ausführungsbeispiel der 8 weist eine epitaktische Halbleiterschichtenfolge 9 mit einer aktiven Zone 10 auf, die im Betrieb elektromagnetische Strahlung erzeugt.
  • Der Halbleiterchip 2 weist eine erste Hauptfläche 3 und eine zweite Hauptfläche 4 auf, die der ersten Hauptfläche 3 gegenüber liegt. Auf der zweiten Hauptfläche 4 sind ein erster elektrischer Kontakt 5 und ein zweiter elektrischer Kontakt 6 angeordnet, die zur elektrischen Kontaktierung des Halbleiterchips 2 vorgesehen sind. Die erste Hauptfläche 3 ist jedoch frei von elektrischen Kontakten.
  • Der erste elektrische Kontakt 5 und der zweite elektrische Kontakt 6 sind durch eine elektrisch isolierende Schicht 23 voneinander elektrisch isoliert. Die elektrisch isolierende Schicht 23 erstreckt sich auch über Seitenflächen einer Durchkontaktierung 24 und isoliert die Durchkontaktierung 24 von der epitaktischen Halbleiterschichtenfolge 9.
  • Die aktive Zone 10 ist zwischen einem Bereich 25 eines ersten Leitfähigkeitstyps der epitaktische Halbleiterschichtenfolge 9 und einem Bereich 26 eines zweiten Leitfähigkeitstyps der epitaktische Halbleiterschichtenfolge 9 angeordnet. Der Bereich 25 des ersten Leitfähigkeitstyps wird durch den ersten elektrischen Kontakt 5 elektrisch kontaktiert, während der Bereich 26 des zweiten Leitfähigkeitstyps über die Durchkontaktierung 24 und den zweiten elektrischen Kontakt 6 elektrisch kontaktiert wird.
  • Der Waferverbund 1 weist weiterhin eine elektrisch isolierende Opferschicht 12 auf, in der Durchbrüche 13 angeordnet sind. In den Durchbrüchen 13 sind elektrisch leitende Pfosten 14 angeordnet. Der erste elektrische Kontakt 5 steht mit genau einem elektrisch leitenden Pfosten 14 in direktem Kontakt und ist so mit dem elektrisch leitenden Pfosten 14 elektrisch leitend verbunden. Der zweite elektrische Kontakt 6 steht mit genau einem weiteren elektrisch leitenden Pfosten 14 in direktem Kontakt und ist so mit diesem elektrisch leitenden Pfosten 14 elektrisch leitend verbunden. Alternativ ist es auch möglich, dass jedem ersten elektrischen Kontakt und jedem zweiten elektrischen Kontakt mehr als ein elektrisch leitender Pfosten zugeordnet ist.
  • Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
  • Bezugszeichenliste
    • 1
    Waferverbund
    2
    Halbleiterchip
    2'
    Flip-Chip
    3
    erste Hauptfläche
    4
    zweite Hauptfläche
    5
    erster elektrischer Kontakt
    6
    zweiter elektrischer Kontakt
    7
    erste Kontaktschicht
    8
    zweite Kontaktschicht
    9
    epitaktische Halbleiterschichtenfolge
    10
    aktive Zone
    11
    Strahlungsaustrittsfläche
    12
    elektrisch isolierende Opferschicht
    13
    Durchbruch
    14
    elektrisch leitender Pfosten
    15
    elektrisch leitende Schicht
    16
    rückseitige Hauptfläche
    17
    Träger
    18
    Sollbruchschicht
    19
    Stirnfläche
    20
    Bereich des elektrisch leitenden Pfostens
    21
    Bereich des ersten elektrischen Kontakts
    22
    Seitenfläche des elektrisch leitenden Pfostens
    23
    elektrisch isolierende Schicht
    24
    Durchkontaktierung
    25
    Bereich eines ersten Leitfähigkeitstyps
    26
    Bereich eines zweiten Leitfähigkeitstyps
    U
    Spannung
    F
    mechanische Kraft

Claims (16)

  1. Waferverbund (1) umfassend: - eine Vielzahl an Halbleiterchips (2), wobei jeder Halbleiterchip (2) eine erste Hauptfläche (3) und eine zweite Hauptfläche (4) aufweist, die der ersten Hauptfläche (3) gegenüberliegt, und wobei auf der zweiten Hauptfläche (4) ein erster elektrischer Kontakt (5) angeordnet ist, - eine Vielzahl elektrisch leitender Pfosten (14), wobei jeder erste elektrische Kontakt (5) mit einem elektrisch leitenden Pfosten (14) in direktem Kontakt steht, und - eine elektrisch isolierende Opferschicht (12) mit Durchbrüchen (13), in denen die elektrisch leitenden Pfosten (14) angeordnet sind.
  2. Waferverbund (1) nach dem vorherigen Anspruch, bei dem sich die elektrisch isolierende Opferschicht (12) vollflächig entlang einer rückseitigen Hauptfläche (16) des Waferverbunds (1) erstreckt und die ersten elektrischen Kontakte (5) einbettet.
  3. Waferverbund (1) nach einem der obigen Ansprüche, bei dem der Halbleiterchip (2) frei ist von einem Material, das die elektrisch isolierende Opferschicht (12) aufweist.
  4. Waferverbund (1) nach einem der obigen Ansprüche, bei dem sich ein elektrisch leitendes Material des elektrisch leitenden Pfostens (14) als elektrisch leitende Schicht (15) vollflächig entlang der rückseitigen Hauptfläche (16) des Waferverbunds (1) erstreckt.
  5. Waferverbund (1) nach einem der obigen Ansprüche, bei dem ein Bereich (20) des elektrisch leitenden Pfostens (14) und ein Bereich (21) des ersten elektrischen Kontakts (5), die direkt aneinander grenzen, voneinander verschiedene Materialien aufweisen.
  6. Waferverbund (1) nach dem vorherigen Anspruch, bei dem das elektrisch leitende Material des elektrisch leitenden Pfostens (14) zumindest ein Material aus der folgenden Gruppe ist: TCO, Metall, Halbmetall.
  7. Waferverbund (1) nach einem der obigen Ansprüche, bei dem der erste elektrische Kontakt (5) eine erste Kontaktschicht (7) aufweist, die direkt an den elektrisch leitenden Pfosten (14) angrenzt.
  8. Waferverbund (1) nach einem der obigen Ansprüche, bei dem eine Sollbruchschicht (18) zumindest eine Stirnfläche (19) des elektrisch leitenden Pfostens (14) ausbildet.
  9. Waferverbund (1) nach dem vorherigen Anspruch, bei dem sich die Sollbruchschicht (18) vollflächig entlang der rückseitigen Hauptfläche (16) des Waferverbunds (1) erstreckt.
  10. Waferverbund (1) nach einem der Ansprüche 8 bis 9, bei dem die Sollbruchschicht (18) direkt an den ersten elektrischen Kontakt (5) angrenzt.
  11. Waferverbund (1) nach einem der Ansprüche 8 bis 10, bei dem die Sollbruchschicht (18) ein Material aufweist, das von dem Material des Bereichs (21) des ersten elektrischen Kontakts (5) verschieden ist, der direkt an die Sollbruchschicht (18) angrenzt.
  12. Waferverbund (1) nach einem der Ansprüche 8 bis 11, bei dem das Material der Sollbruchschicht (18) von dem restlichen Material des elektrisch leitenden Pfostens (14) verschieden ist.
  13. Waferverbund (1) nach einem der obigen Ansprüche, bei dem eine Kantenlänge des Halbleiterchips (2) nicht größer ist als 100 Mikrometer.
  14. Verfahren zur Herstellung einer Vielzahl an Halbleiterchips (2) mit den folgenden Schritten: - Bereitstellen eines Waferverbunds (1) nach einem der obigen Ansprüche, - Testen der Halbleiterchips (2) des Waferverbunds (1), wobei die Halbleiterchips (2) über eine rückseitige Hauptfläche (16) des Waferverbunds (1) elektrisch kontaktiert werden.
  15. Verfahren nach dem vorherigen Anspruch, bei dem die elektrisch isolierende Opferschicht (12) von dem Waferverbund (1) entfernt wird.
  16. Verfahren nach dem vorherigen Anspruch, bei dem die Halbleiterchips (2) von den elektrisch leitenden Pfosten (14) mechanisch getrennt werden.
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