DE102018123509A1 - Voltage level shifter circuit and method - Google Patents

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Abstract

Hochspannungspegelumsetzer-Architekturen, die eine galvanische Kopplung zwischen Niederspannungs-/Hochspannungsdomänen bereitstellen, während sie gleichzeitig einen Hochgeschwindigkeitsbetrieb, niedrigen statischen Stromverbrauch und hohe Zuverlässigkeit unter einer Vielzahl von Umgebungsbedingungen, die sowohl elektromagnetische Störung als auch Prozess-, Spannungs- und Temperaturvariationen enthalten, ermöglichen.

Figure DE102018123509A1_0000
High-voltage level shifter architectures that provide galvanic coupling between low-voltage / high-voltage domains while enabling high-speed operation, low static power consumption, and high reliability under a variety of environmental conditions including both electromagnetic interference and process, voltage, and temperature variations.
Figure DE102018123509A1_0000

Description

HINTERGRUNDBACKGROUND

Hochspannungspegelumsetzer können in Anwendungen verwendet werden, in denen sogenannte hochseitige (high-side) Gate-Treiber konfiguriert sind, interne (On-Chip-) oder externe (Off-Chip-) Leistungstransistoren anzusteuern. Als ein Beispiel können Hochspannungspegelumsetzer in Kraftfahrzeuganwendungen verwendet werden, wo eine Tendenz zu ansteigenden Batteriespannungen (z. B. 12 V → 48 V) erkennbar ist. Als solche weisen Hochspannungspegelumsetzer eine signifikante Wichtigkeit beispielsweise sowohl in Motorbrücken-, Zündungs- und Direkteinspritzsystemen als auch DC-DC-Wandlerschaltungen und vielen anderen Kraftfahrzeug- und Nicht-Kraftfahrzeuganwendungen auf.High-voltage level shifters can be used in applications where so-called high-side gate drivers are configured to drive internal (on-chip) or external (off-chip) power transistors. As an example, high voltage level shifters may be used in automotive applications where there is a tendency for rising battery voltages (eg 12V → 48V). As such, high voltage level shifters are of significant importance in, for example, engine bridge, ignition and direct injection systems as well as DC-DC converter circuits and many other automotive and non-automotive applications.

Kurzfassungshort version

Es werden Spannungspegelumsetzerschaltungen nach Anspruch 1, 7, 17 oder 19 sowie ein Verfahren nach Anspruch 16 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsformen.Voltage level shifter circuits according to claim 1, 7, 17 or 19 and a method according to claim 16 are provided. The subclaims define further embodiments.

Die vorliegende Offenbarung betrifft eine Hochspannungspegelumsetzer-Schaltungsanordnung und Verfahren, die eine galvanische Kopplung zwischen Niederspannungs- und Hochspannungsdomänen bereitstellen, während sie gleichzeitig Hochgeschwindigkeitsbetrieb, niedrigen statischen Leistungsverbrauch und hohe Zuverlässigkeit unter einer Vielzahl von Umgebungsbedingungen, die sowohl elektromagnetische Störung als auch Prozess-, Spannungs- und Temperaturvariationen enthalten, ermöglichen.The present disclosure relates to high voltage level shifter circuitry and methods that provide galvanic coupling between low voltage and high voltage domains while providing high speed operation, low static power consumption, and high reliability under a variety of environmental conditions involving both electromagnetic interference and process, voltage, and temperature variations.

Als eine Beispielimplementierung der Aspekte der vorliegenden Offenbarung kann eine Spannungspegelumsetzerschaltung eine Latch-Schaltungsanordnung, die konfiguriert ist, ein Ausgabebit, das eine pegelverschobene Version eines Eingabebits ist, zu speichern, und eine Ladungsverstärker-Schaltungsanordnung, die konfiguriert ist, das Eingabebit als Eingabe zu empfangen und in Reaktion darauf die Latch-Schaltungsanordnung anzusteuern, das Ausgabebit, das die pegelverschobene Version des Eingabebits ist, zu speichern, enthalten oder umfassen.As an example implementation of aspects of the present disclosure, a voltage level shifter circuit may store latch circuitry configured to store an output bit that is a level shifted version of an input bit, and charge amplifier circuitry configured to receive the input bit as an input and, in response, to drive the latch circuitry to store, include, or include the output bit that is the level shifted version of the input bit.

Als eine weitere Beispielimplementierung der Aspekte der vorliegenden Offenbarung kann eine Spannungspegelumsetzerschaltung eine Niederspannungsdomänen-Schaltungsanordnung, die konfiguriert ist, Spannungseingangssignale mit Bezug auf einen Niederspannungsdomänenmasseknoten zu erzeugen, und eine Hochspannungsdomänen-Schaltungsanordnung, die mit der Niederspannungsdomänen-Schaltungsanordnung kapazitiv gekoppelt ist und die konfiguriert ist, Spannungsausgangssignale mit Bezug auf einen gemeinsamen Hochspannungsdomänenknoten zu erzeugen, die einer pegelverschobenen Version der Spannungseingangssignale entsprechen, enthalten oder umfassen, wobei die Hochspannungsdomänen-Schaltungsanordnung eine Ladungsverstärker-Schaltungsanordnung und eine Latch-Schaltungsanordnung umfasst und wobei die Ladungsverstärker-Schaltungsanordnung konfiguriert ist, die Spannungseingangssignale als Eingabe zu empfangen und die Latch-Schaltungsanordnung anzusteuern, die Spannungsausgangssignale zu erzeugen.As another example implementation of aspects of the present disclosure, a voltage level shifter circuit may include low voltage domain circuitry configured to generate voltage input signals with respect to a low voltage domain ground node, and high voltage domain circuitry capacitively coupled to the low voltage domain circuitry and configured; Voltage output signals with respect to a common high voltage domain node corresponding to a level shifted version of the voltage input signals include or include, the high voltage domain circuitry comprising charge amplifier circuitry and latch circuitry, and wherein the charge amplifier circuitry is configured to input the voltage input signals to receive and drive the latch circuitry to generate the voltage output signals.

Als eine weitere Beispielimplementierung der Aspekte der vorliegenden Offenbarung kann ein Verfahren durch eine Ladungsverstärker-Schaltungsanordnung einer Spannungspegelumsetzerschaltung das Empfangen eines Eingabebits als Eingabe von einer Niederspannungsdomänen-Schaltungsanordnung der Spannungspegelumsetzerschaltung und in Reaktion darauf Ansteuern einer Latch-Schaltungsanordnung der Spannungspegelumsetzerschaltung, ein Ausgabebit zu speichern, das eine pegelverschobene Version des Eingabebits ist, enthalten oder umfassen.As another example implementation of the aspects of the present disclosure, a method by charge amplifier circuitry of a voltage level shifter circuit may receive receiving an input bit as input from a low voltage domain circuitry of the voltage level shifter circuit and in response driving a latch circuitry of the voltage level shifter circuit to store an output bit is a level shifted version of the input bit, includes or includes.

Als eine weitere Beispielimplementierung der Aspekte der vorliegenden Offenbarung kann eine Spannungspegelumsetzerschaltung eine Niederspannungsdomänen-Schaltungsanordnung, die konfiguriert ist, Spannungseingangssignale mit Bezug auf einen Niederspannungsdomänenmasseknoten zu erzeugen, eine Hochspannungsdomänen-Schaltungsanordnung, die mit der Niederspannungsdomänen-Schaltungsanordnung kapazitiv gekoppelt ist und die konfiguriert ist, Spannungsausgangssignale mit Bezug auf einen gemeinsamen Hochspannungsdomänenknoten zu erzeugen, die einer pegelverschobenen Version der Spannungseingangssignale entsprechen, und eine Korrektursteuerungs-Schaltungsanordnung, die in einer Rückkopplungsschleife zwischen der Niederspannungsdomänen-Schaltungsanordnung und der Hochspannungsdomänen-Schaltungsanordnung gekoppelt ist, enthalten oder umfassen, wobei die Hochspannungsdomänen-Schaltungsanordnung eine Ladungsverstärker-Schaltungsanordnung umfasst, die konfiguriert ist, die Spannungseingangssignale als Eingabe zu empfangen und die Latch-Schaltungsanordnung anzusteuern, die Spannungsausgangssignale basierend auf den Spannungseingangssignalen zu erzeugen, und wobei die Korrektursteuerungs-Schaltungsanordnung konfiguriert ist, die Spannungsausgangssignale als Eingabe zu empfangen und die Niederspannungsdomänen-Schaltungsanordnung anzusteuern, die Spannungseingangssignale basierend auf den Spannungsausgangssignalen zu erzeugen. As another example implementation of aspects of the present disclosure, a voltage level shifter circuit may generate low voltage domain circuitry configured to generate voltage input signals with respect to a low voltage domain ground node, high voltage domain circuitry capacitively coupled to the low voltage domain circuitry, and configured voltage output signals with respect to a common high voltage domain node corresponding to a level shifted version of the voltage input signals, and correction control circuitry coupled in a feedback loop between the low voltage domain circuitry and the high voltage domain circuitry, including or comprising the high voltage domain circuitry Charge amplifier circuitry, which is configured, the voltage input receive signals as input and to drive the latch circuitry to generate the voltage output signals based on the voltage input signals, and wherein the correction control circuitry is configured to receive the voltage output signals as input and to drive the low voltage domain circuitry, the voltage input signals based on the voltage output signals produce.

Als eine weitere Beispielimplementierung der Aspekte der vorliegenden Offenbarung kann eine Spannungspegelumsetzerschaltung eine Latch-Schaltungsanordnung, die konfiguriert ist, ein Ausgabebit zu speichern, das eine pegelverschobene Version eines Eingabebits ist, und eine Rückkopplungsschaltungsanordnung, die konfiguriert ist, das Ausgabebit auf die pegelverschobene Version des Eingabebits in Reaktion auf eine Änderung des logischen Zustands des Ausgabebits und fehlender Änderung des logischen Zustands in dem Eingabebit wiederherzustellen, enthalten oder umfassen.As another example implementation of aspects of the present disclosure, a voltage level shifter circuit may include latch circuitry configured to store an output bit that is a level shifted version of an input bit, and feedback circuitry that is configured to output the bit to the level shifted version of the input bit in response to a change in the logic state of the output bit and absence of change in the logic state in the input bit, contain or include.

Die Einzelheiten eines oder mehrerer Beispiele der Erfindung sind in den begleitenden Zeichnungen und der nachstehenden Beschreibung dargelegt. Andere Merkmale, Ziele und Vorteile werden aus der Beschreibung und den Zeichnungen und aus den Ansprüchen offensichtlich.The details of one or more examples of the invention are set forth in the accompanying drawings and the description below. Other features, objects, and advantages will become apparent from the description and drawings, and from the claims.

Figurenlistelist of figures

  • 1 zeigt ein Blockdiagramm einer Pegelumsetzer-Schaltungsanordnung gemäß der Offenbarung. 1 FIG. 12 is a block diagram of level shifter circuitry according to the disclosure. FIG.
  • 2 zeigt Aspekte der Schaltungsanordnung von 1 in ersten beispielhaften Einzelheiten. 2 shows aspects of the circuit arrangement of 1 in first exemplary details.
  • 3 zeigt Aspekte der Schaltungsanordnung von 1 in zweiten beispielhaften Einzelheiten. 3 shows aspects of the circuit arrangement of 1 in second exemplary details.
  • 4 zeigt Aspekte der Schaltungsanordnung von 1 in dritten beispielhaften Einzelheiten. 4 shows aspects of the circuit arrangement of 1 in third exemplary details.
  • 5 zeigt Aspekte der Schaltungsanordnung von 1 in vierten beispielhaften Einzelheiten. 5 shows aspects of the circuit arrangement of 1 in fourth exemplary details.
  • 6 zeigt ein erstes Signaldiagramm gemäß der Offenbarung. 6 shows a first signal diagram according to the disclosure.
  • 7 zeigt Aspekte der Schaltungsanordnung von 1 in fünften beispielhaften Einzelheiten. 7 shows aspects of the circuit arrangement of 1 in fifth exemplary details.
  • 8 zeigt ein zweites Signaldiagramm gemäß der Offenbarung. 8th shows a second signal diagram according to the disclosure.

Ausführliche BeschreibungDetailed description

Einige Hochspannungspegelumsetzer-Architekturen (HVLSH-Architekturen) können zweistufige oder dreistufige Konstruktionen einsetzen, die eine erste pseudodifferenzielle Stufe mit Niederspannungs-Komponenten (LV-Komponenten) (z. B. Versorgungs-/Vorspanungs-Spannungen < 5 V) aus der Kerndomäne, eine zweite Stufe mit Mittelspannungs-Komponenten (MV-Komponenten) (z. B. 5 V < Versorgungs-/Vorspannungs-Spannungen < 12 V) wie z. B. doppeldiffundierte Isolations-Transistoren (DMOS-Transistoren), die bei Spannungen oberhalb der Kernspannung arbeiten, und eine dritte Stufe mit Hochspannungs-Komponenten (HV-Komponenten) (z. B. Versorgungs-/Vorspannungs-Spannungen > 12 V), die an Spannungen noch weiter oberhalb der Kernspannung arbeiten, enthalten. In solchen Architekturen ist die dritte Stufe im Allgemeinen konfiguriert, ein Signalbit zu rekonstruieren, das aus der ersten Stufe empfangen wird und das wiederum in einen hochseitigen Gate-Treiber als ein Steuersignal eingegeben wird.Some high voltage level shifter architectures (HVLSH architectures) may employ two-stage or three-stage designs including a first pseudo-differential stage with low voltage (LV) components (eg, supply / bias voltages <5V) from the core domain second stage with medium voltage components (MV components) (eg 5V <supply / bias voltages <12V) such as. B. double diffused isolation transistors (DMOS transistors) operating at voltages above the core voltage, and a third stage with high voltage components (HV components) (eg supply / bias voltages> 12 V), the to work on voltages even further above the core voltage included. In such architectures, the third stage is generally configured to reconstruct a signal bit received from the first stage, which in turn is input to a high side gate driver as a control signal.

Einige HVLSH-Architekturen können außerdem DC-gekoppelte oder galvanisch gekoppelte Signalpfade zu HV-Komponenten über kapazitive Kopplung einsetzen, obwohl transformatorbasierte Kopplung möglich ist. Wenn DC-Kopplung verwendet wird, werden HV-DMOS-Transistoren beispielsweise als entweder Isolations-Transistoren oder direkt als hochseitige Treiber-Transistoren verwendet. Ein Nachteil einer solchen Architektur ist ein relativ hoher Leistungsverbrauch aufgrund statischer Nicht-Null-DC-Ströme sowohl auf der LV- als auch der HV-Seite der Architektur. Es ist angedacht, dass DC-Stromfluss durch Design vermieden oder minimiert werden kann, wenngleich auf Kosten wesentlich erhöhter Anforderungen an die Chip-Fläche, unter Verwendung von wenigstens vier DMOS-Transistoren (z. B. zwei P-DMOS und zwei N-DMOS) als isolierende Vorrichtungen und einiger zusätzlicher Schaltungsanordnung.Some HVLSH architectures may also employ DC coupled or galvanic coupled signal paths to HV components via capacitive coupling, although transformer based coupling is possible. When DC coupling is used, HV-DMOS transistors are used, for example, as either isolation transistors or directly as high-side drive transistors. A disadvantage of such an architecture is relatively high power consumption due to non-zero static DC currents on both the LV and HV sides of the architecture. It is contemplated that DC current flow may be avoided or minimized by design, albeit at the cost of substantially increased chip area requirements, using at least four DMOS transistors (eg, two P-DMOS and two N-DMOS ) as insulating devices and some additional circuitry.

Ein weiterer Nachteil, der DC-gekoppelten Pegelumsetzerarchitekturen zugeordnet ist, ist ihre Unfähigkeit „abwärts anzusteuern“ oder äquivalent zu negativen Spannungsdomänen umzusetzen. Das enthält sowohl kurzzeitige „Unterspannungs“-Zustände, die aufgrund induktiven Verhaltens von Drähten und Verbindungen auftreten können, als auch permanente negative Spannungsverschiebungen. Aus Sicht der Flexibilität und Effizienz sind galvanisch gekoppelte Pegelumsetzerarchitekturen vorteilhafter als DC-gekoppelte Pegelumsetzerarchitekturen.Another disadvantage associated with DC-coupled level shifter architectures is their inability to "drive down" or equivalent to negative voltage domains. This includes both short-term "undervoltage" conditions, which may occur due to inductive behavior of wires and interconnections, as well as permanent negative voltage shifts. From the perspective of flexibility and efficiency, galvanically coupled level shifter architectures are more advantageous than DC coupled level shifter architectures.

Ein Nachteil für sowohl DC-gekoppelte als auch galvanisch gekoppelte Architekturen liegt in einer mehr oder weniger reduzierten Robustheit in Bezug auf fehlerhaftes Schalten und Bit-Umschalten in der HV-Schaltungsanordnung. Das kann bei Leistungsanwendungen fatal sein, da große Querströme in angesteuerten Leistungstransistoren einen Chip oder das diskrete Schaltelement thermisch zerstören können oder zu einem sicherheitskritischen Ereignis wie unbeabsichtigter Aktivierung eines Schaltelements führen könnten, was im Gegensatz zu den Bestimmungen verschiedener Standards wie z. B. ISO 26262 sein kann. Solche Querströme sollten vermieden und/oder schnell korrigiert werden, um das Schaltelement an einem Punkt mit sicherem Betrieb zu halten, obwohl unerwünschte Änderungen des Logikzustands in der Pegelumsetzer-Schaltungsanordnung als Ganzes vermieden werden sollten. Noch ein weiterer Nachteil einiger HVLSH-Architekturen ist, dass sie unterschiedliche Spannungsschwankungen in den LV- und HV-Domänen nicht unterstützen, d. h. (VDDA-VSSA)≠(VDDB-VSSB). Die Hochspannungspegelumsetzer-Schaltungsanordnung und Verfahren der vorliegenden Offenbarung lösen viele dieser und andere Probleme, die in einigen HVLSH-Architekturen lästig sind. A drawback to both DC-coupled and galvanic-coupled architectures is the more or less reduced ruggedness with respect to faulty switching and bit switching in the HV circuitry. This can be fatal in power applications because large cross-currents in driven power transistors could thermally destroy a chip or the discrete switching element or could result in a safety-critical event such as inadvertent activation of a switching element, which, in contrast to the provisions of various standards such. B. ISO 26262 can be. Such cross-currents should be avoided and / or quickly corrected to maintain the switching element at a safe operating point, although undesirable changes in logic state in the level shifter circuitry as a whole should be avoided. Yet another disadvantage of some HVLSH architectures is that they have different voltage fluctuations in the LV and HV domains, ie (VDDA-VSSA) ≠ (VDDB-VSSB). The high voltage level shifter circuitry and methods of the present disclosure solve many of these and other problems that are troublesome in some HVLSH architectures.

Insbesondere richtet sich die vorliegende Offenbarung auf eine Hochspannungspegelumsetzer-Schaltungsanordnung und Verfahren, die galvanische Kopplung zwischen LV- und HV-Domänen bereitstellen, während sie gleichzeitig Hochgeschwindigkeitsbetrieb, niedrigen statischen Leistungsverbrauch und hohe Zuverlässigkeit unter einer Vielzahl von Umgebungsbedingungen, die sowohl elektromagnetische Störung (EMI) als auch Prozess-, Spannungs- und Temperaturvariationen (PVT-Variationen) enthalten, ermöglichen. Als solche lösen die Merkmale oder Aspekte der vorliegenden Offenbarung, nicht lediglich auf die durchgehend diskutierten implementierungsspezifischen Beispiele beschränkt, viele der Probleme, die für einige HVLSH-Architekturen lästig sind, und sie tun es auf eine effiziente und kostengünstige Weise, die teilweise aufgrund der begrenzten Verwendung von Hochspannungsvorrichtungen (z. B. DMOS-Transistoren) realisiert ist.More particularly, the present disclosure is directed to high voltage level shifter circuitry and methods that provide galvanic coupling between LV and HV domains while providing high speed operation, low static power consumption and high reliability under a variety of environmental conditions including both electromagnetic interference (EMI). as well as process, voltage and temperature variations (PVT variations). As such, the features or aspects of the present disclosure, not limited to the implementation-specific examples discussed throughout, solve many of the problems that are troublesome for some HVLSH architectures, and do so in an efficient and cost effective manner, in part because of the limited ones Use of high voltage devices (eg DMOS transistors) is realized.

Beispielsweise können die Merkmale oder Aspekte der vorliegenden Offenbarung die folgenden Vorteile gewähren: vergrößerte Fläche und Leistungseffizienz (z. B. ~ 0,005 µm2 in 120 nm-Leistungstechnologie, ~ 1 nA DC-Strom); schnelle Schaltgeschwindigkeiten (z. B. ~ 10-20 Nanosekunden oder besser); keine Notwendigkeit von DMOS-Transistoren, die parasitische Elemente wie Thyristoren, Dioden und Kapazitäten einführen; Robustheit gegen Datenverlust, schnelle Schalttransienten und EMI; und Unterstützung unterschiedlicher Spannungsschwankungen in den LV- und HV-Domänen. 1 zeigt ein Blockdiagramm einer Pegelumsetzer-Schaltungsanordnung 100 gemäß der Offenbarung, in der solche genannten und andere Vorteile realisiert sein können.For example, the features or aspects of the present disclosure may provide the following advantages: increased area and power efficiency (eg, ~ 0.005 μm 2 in 120 nm power technology, ~ 1 nA DC power); fast switching speeds (eg ~ 10-20 nanoseconds or better); no need for DMOS transistors that introduce parasitic elements such as thyristors, diodes and capacitors; Robustness against data loss, fast switching transients and EMI; and support for different voltage fluctuations in the LV and HV domains. 1 shows a block diagram of a level shifter circuitry 100 according to the disclosure in which such and other advantages can be realized.

In dem Beispiel von 1 ist eine Treiberschaltungsanordnung 102 der Niederspannungsdomäne 104 konfiguriert, ein Eingabebit 106 zu erzeugen. Die Ladungsverstärker-Schaltungsanordnung 108 ist wiederum konfiguriert, das Eingabebit 106 zu empfangen und, in Reaktion darauf, das Treibersignal 112 zu erzeugen, um die Latch-Schaltungsanordnung 114 der Hochspannungsdomäne 110 anzusteuern, das Ausgabebit 116, das eine pegelverschobene Version des Eingabebits 106 ist, zu speichern und bereitzustellen. Beispielsweise kann das Ausgabebit 116 einen Spannungspegel von 48 V besitzen (z. B. logisch 1 = 48 V, mit Bezug auf einen gemeinsamen Knoten der Hochspannungsdomäne 110), während das Eingabebit 106 einen Spannungspegel von 5 V besitzen kann (z. B. logisch 1 = 5 V, mit Bezug auf einen gemeinsamen Knoten der Niederspannungsdomäne 104). Somit können das Eingabebit 106 und das Ausgabebit 116 die gleichen Informationen als entweder logisch 1 oder logisch 0 zu jedem speziellen Zeitpunkt wie beabsichtigt codieren, aber der Spannungspegel des Eingabebits 106 ist im Allgemeinen kleiner als der oder zumindest verschieden von dem Spannungspegel des Ausgabebits 116. Auf diese Weise ist das Ausgabebit 116 eine pegelverschobene Version des Eingabebits 106, und die Ladungsverstärker-Schaltungsanordnung 108 kann vorteilhafterweise konfiguriert sein, der Pegelumsetzer-Schaltungsanordnung 100 zu ermöglichen, wenigstens einige der Vorteile zu realisieren, wie sie vorstehend mit Bezug auf die Merkmale oder Aspekte der vorliegenden Offenbarung aufgezählt sind.In the example of 1 is a driver circuit arrangement 102 the low voltage domain 104 configured, an input bit 106 to create. The charge amplifier circuitry 108 is again configured, the input bit 106 to receive and, in response, the driver signal 112 to generate the latch circuitry 114 the high voltage domain 110 to control the output bit 116 , which is a level shifted version of the input bit 106 is to store and provide. For example, the output bit 116 have a voltage level of 48V (eg, logic 1 = 48V with respect to a common node of the high voltage domain 110 ) while the input bit 106 may have a voltage level of 5V (eg, logic 1 = 5V with respect to a common node of the low voltage domain 104 ). Thus, the input bit 106 and the output bit 116 encode the same information as either logical 1 or logical 0 at any particular time as intended, but the voltage level of the input bit 106 is generally less than or at least different from the voltage level of the output bit 116 , This is the output bit 116 a level shifted version of the input bit 106 , and the charge amplifier circuitry 108 may be advantageously configured, the level shifter circuitry 100 to enable at least some of the advantages enumerated above with respect to the features or aspects of the present disclosure.

Insbesondere, und wie nachstehend genauer beschrieben, ist die Ladungsverstärker-Schaltungsanordnung 108 so konfiguriert, dass nur die Änderung oder der Übergang des Eingabebits 106 in der Hochspannungsdomäne 110 verarbeitet wird. Als solche ist die Pegelumsetzer-Schaltungsanordnung 100 im Wesentlichen weniger anfällig für EMI und PVT-Variationen im Vergleich zu einigen HVLSH-Architekturen. Es kann sich jedoch immer noch ein Gleichtaktfehlersignal von der Niederspannungsdomäne 104 zu der Hochspannungsdomäne 110 ausbreiten und das Ausgabebit 116 beschädigen. Dementsprechend ist betrachtet, dass die Pegelumsetzer-Schaltungsanordnung 100 ferner eine Rückkopplungsschaltungsanordnung 118 enthalten kann (jedoch nicht notwendigerweise, wie durch die unterbrochene Linie in 1 angegeben ist), die konfiguriert ist, das Ausgabebit 116 oder wenigstens ein Signal, das von dem Ausgabebit 116 abgeleitet ist, zu empfangen und in Reaktion darauf das Rückkopplungssignal 120 zu erzeugen, das als Eingabe für die Treiberschaltungsanordnung 102 bereitgestellt wird, um den Einfluss eines Gleichtaktfehlersignals zu korrigieren oder abzuschwächen, wie nachstehend genauer beschrieben ist.In particular, and as described in more detail below, the charge amplifier circuitry is 108 configured so that only the change or transition of the input bit 106 in the high voltage domain 110 is processed. As such, the level shifter circuitry is 100 essentially less susceptible to EMI and PVT variations compared to some HVLSH architectures. However, there may still be a common mode error signal from the low voltage domain 104 to the high voltage domain 110 spread and the output bit 116 to damage. Accordingly, it is contemplated that the level shifter circuitry 100 a feedback circuit arrangement 118 may contain (but not necessarily, as indicated by the broken line in 1 specified) that is configured to be the output bit 116 or at least one signal coming from the output bit 116 is derived to receive and in response the feedback signal 120 as input to the driver circuitry 102 is provided to correct or mitigate the influence of a common mode error signal, as described in more detail below.

2 zeigt Aspekte der der Pegelumsetzer-Schaltungsanordnung 100 von 1 in ersten beispielhaften Einzelheiten. Insbesondere enthält die Pegelumsetzer-Schaltungsanordnung 100, wie sie in 2 abgebildet ist, ein HV-Latch, das durch ringförmig gekoppelte Inverter 204 und 206 gebildet ist. In der Praxis werden die zwei Eingänge/Ausgänge des HV-Latchs 202 (in 2 als die Knoten D und E beschriftet) durch die Drains der Transistoren 208 und 210, die in diesem Beispiel LV- oder MV-n-Kanal-Leistungstransistoren entsprechen, angesteuert. Trotzdem kann jeder der Transistoren 208 und 210 p-Kanal-Leistungstransistoren entsprechen, wobei die jeweiligen Widerstände 212 und 214 mit VDD_HS (hochseitige Stromschiene, siehe 3) anstelle mit VGND_HS (hochseitiger gemeinsamer Knoten) verbunden wären, wie in 2 gezeigt ist. Ein normaler Fachmann würde verstehen, dass eine Kombination aus n-Kanal- und p-Kanal-Transistoren ebenfalls verwendet werden kann, und auch dass BJT-Transistoren oder irgendein anderer Typ von Transistoren anstelle der oder zusätzlich zu den Leistungs-MOSFETs oder einem anderen Typ von Feldeffekttransistoren in Übereinstimmung mit implementierungsspezifischen Anforderungen verwendet werden könnten. 2 shows aspects of the level shifter circuitry 100 from 1 in first exemplary details. In particular, the level shifter circuitry includes 100 as they are in 2 Pictured is a HV latch that is connected by a ring-shaped inverter 204 and 206 is formed. In practice, the two inputs / outputs of the HV latch 202 (in 2 as the nodes D and E labeled) through the drains of the transistors 208 and 210 , which correspond to LV or MV n-channel power transistors in this example, are driven. Nevertheless, each of the transistors 208 and 210 P-channel power transistors correspond to the respective resistors 212 and 214 with VDD_HS (high-side busbar, see 3 ) instead of VGND_HS (high-side common node), as in 2 is shown. On One of ordinary skill in the art would understand that a combination of n-channel and p-channel transistors may also be used, and also that BJT transistors or any other type of transistors instead of or in addition to the power MOSFETs or another type of transistor Field effect transistors could be used in accordance with implementation-specific requirements.

In 2 sind die Niederspannungsdomäne 104 und die Hochspannungsdomäne 110 aus Sicht des Eingangssignals (Eingabebit 106) über wenigstens zwei Kondensatoren 216 und 218, die beispielsweise als HV-Kondensatoren vom Metall-Metall-Typ realisiert sein können, gekreuzt, es ist jedoch betrachtet, dass irgendeine Vorrichtung (passiv oder aktiv), die eine gewünschte Kapazität besitzt, in dieser Kapazität eingesetzt sein kann. Außerdem bilden aus Sicht des Eingangssignals die Kombination des Widerstands 212 und des Kondensators 216 und die Kombination des Widerstands 214 und des Kondensators 210 eine Hochpassfilterstruktur, so dass nur die Änderung oder der Übergang des Eingabebits 106 in der Hochspannungsdomäne 110 verarbeitet wird. In der Praxis ist das Eingabebit 106 jedoch ein einzelnes Bit in einer Folge von Bits oder Impulsen, die einem Eingangssignal entspricht, das durch die Treiberschaltungsanordnung 102 erzeugt wird (siehe 1).In 2 are the low voltage domain 104 and the high voltage domain 110 from the perspective of the input signal (input bit 106 ) via at least two capacitors 216 and 218 however, it may be considered that any device (passive or active) having a desired capacitance may be employed in this capacitance. In addition, from the point of view of the input signal, the combination of the resistor 212 and the capacitor 216 and the combination of resistance 214 and the capacitor 210 a high-pass filter structure, leaving only the change or transition of the input bit 106 in the high voltage domain 110 is processed. In practice, the input bit 106 but a single bit in a sequence of bits or pulses corresponding to an input signal generated by the driver circuitry 102 is generated (see 1 ).

Für einen Hoch-zu-tief-Übergang des Eingabebits 106 agiert die Kombination aus dem Kondensator 216, dem Widerstand 212 und dem Transistor 208 als ein Ladungsverstärker für die zwei Eingänge/Ausgänge des HV-Latchs 202, wobei der Ausgang des Inverters 220 (in 2 als Knoten B beschriftet) der Treiberschaltungsanordnung 102 (siehe 1) direkt mit dem Kondensator 216 gekoppelt ist. Ein normaler Fachmann würde das Arbeitsprinzip eines Ladungsverstärkers verstehen, und somit ist der Kürze halber eine solche Beschreibung hier nicht bereitgestellt. Für einen Tief-zu-hoch-Übergang des Eingabebits 106, wie in 2 gezeigt ist, agiert die Kombination aus dem Kondensator 218, dem Widerstand 214 und dem Transistor 210 als ein Ladungsverstärker für die zwei Eingänge/Ausgänge des HV-Latchs 202, wobei der Ausgang des Inverters 222 (in 2 als Knoten C beschriftet) der Treiberschaltungsanordnung 102 direkt mit dem Kondensator 218 gekoppelt ist. Die Pegelumsetzer-Schaltungsanordnung 100, wie sie in 2 gezeigt ist, ist weniger anfällig für PVT-Varianzen, weil Ladungen aus der Treiberschaltungsanordnung 102 über die Transistoren 208 und 210 der Ladungsverstärker-Schaltungsanordnung 108 aktiv verstärkt werden (siehe 1). Das erhöht die Zuverlässigkeit des Signalpfads zu einem Puffer oder Inverter 224 der Pegelumsetzer-Schaltungsanordnung 100, wo ein Gate-Treiber für einen Leistungstransistor das Ausgabebit 116 als Eingabe empfängt, um große Querströme in angesteuerten Leistungstransistoren zu vermeiden, die, wie vorstehend erwähnt, einen Chip oder das diskrete Schaltelement thermisch zerstören oder zu einem sicherheitskritischen Ereignis wie unbeabsichtigter Aktivierung eines Schaltelements führen können.For a high-to-low transition of the input bit 106 the combination acts as a capacitor 216 , the resistance 212 and the transistor 208 as a charge amplifier for the two inputs / outputs of the HV latch 202 , where the output of the inverter 220 (in 2 labeled as node B) of the driver circuitry 102 (please refer 1 ) directly to the capacitor 216 is coupled. One of ordinary skill in the art would understand the operating principle of a charge amplifier, and thus, for brevity, such description is not provided herein. For a deep-to-high transition of the input bit 106 , as in 2 is shown, the combination acts from the capacitor 218 , the resistance 214 and the transistor 210 as a charge amplifier for the two inputs / outputs of the HV latch 202 , where the output of the inverter 222 (in 2 as a node C labeled) of the driver circuitry 102 directly with the capacitor 218 is coupled. The level shifter circuitry 100 as they are in 2 is less prone to PVT variances because of charges from the driver circuitry 102 over the transistors 208 and 210 the charge amplifier circuitry 108 be actively strengthened (see 1 ). This increases the reliability of the signal path to a buffer or inverter 224 the level shifter circuitry 100 where a gate driver for a power transistor is the output bit 116 as input receives to avoid large cross currents in driven power transistors which, as mentioned above, may thermally destroy a chip or the discrete switching element or result in a safety critical event such as unintentional activation of a switching element.

Obwohl die Spannungspegelumsetzer-Schaltungsanordnung 100, wie sie in 2 gezeigt ist, den Nutzen aufweist, die Signalpfadzuverlässigkeit zu erhöhen, kann ein Gleichtaktfehlersignal erzeugt werden, wodurch ein steiler negativer Abfall auf der HV-Seite (schnelles Abfallen von VGND_HS und VDD_HS) die beiden Eingänge/Ausgänge des HV-Latchs 202 gleichzeitig abschalten kann, was ein verbotener Zustand ist. Dieses Gleichtaktfehlersignal wird manchmal durch den differentiellen HV-Latch 202 nicht vollständig unterdrückt. Beispielsweise könnten abfallende Flanken von mehreren zehn bis hundert Volt pro Mikrosekunde an den VGND_HS/VDD_HS-Knoten ein fehlerhaftes Bit-Löschen (logisch 1 -> logisch 0, unbeabsichtigt) oder Bit-Setzen (logisch 0 -> logisch 1, unbeabsichtigt) an dem Ausgang der Pegelumsetzer-Schaltungsanordnung 100 (in 2 als Knoten F beschriftet) auslösen, was einen unbeabsichtigten Datenverlust repräsentiert. Ein solcher unbeabsichtigter Datenverlust kann beispielsweise in einer ASIL-X-Anwendung katastrophal sein, insbesondere wenn er in der „Backend“-Schaltungsanordnung der Signalkette nicht detektiert wird. 3 zeigt Aspekte der Pegelumsetzer-Schaltungsanordnung 100 von 1 in zweiten beispielhaften Einzelheiten, um unbeabsichtigten Datenverlust abzuschwächen oder zu verhindern.Although the voltage level shifter circuitry 100 as they are in 2 As shown in FIG. 1, having the benefit of increasing signal path reliability, a common mode error signal may be generated, causing a steep negative drop on the HV side (fast drop of VGND_HS and VDD_HS) to the two inputs / outputs of the HV latch 202 can turn off at the same time, which is a prohibited state. This common mode error signal is sometimes transmitted through the differential HV latch 202 not completely suppressed. For example, falling edges of tens to hundreds of volts per microsecond on the VGND_HS / VDD_HS node could cause erroneous bit clearing (logical 1 -> logical 0, unintentional) or bit setting (logical 0 -> logical 1, unintentional) on the VGND_HS / VDD_HS node Output of the level shifter circuitry 100 (in 2 labeled as node F)), representing unintentional data loss. Such unintentional data loss can be catastrophic, for example, in an ASIL-X application, especially if it is not detected in the "backend" circuitry of the signal chain. 3 shows aspects of the level shifter circuitry 100 from 1 in second exemplary details to mitigate or prevent inadvertent data loss.

Insbesondere zeigt 3 die Pegelumsetzer-Schaltungsanordnung 100 von 1 mit einer Schutz- und Zuverlässigkeitsschaltungsanordnung, wie sie durch die Rückkopplungsschaltungsanordnung 118 realisiert sind. In particular shows 3 the level shifter circuitry 100 from 1 with protection and reliability circuitry as provided by the feedback circuitry 118 are realized.

Beispielsweise kann, um die Pegelumsetzer-Schaltungsanordnung 100 gegen Beschädigung durch Überspannungszustände zu schützen, eine Klemmstruktur 302 über den Gate-Anschluss der Transistoren 208 und 210 definiert sein. Es ist betrachtet, dass die Klemmstruktur 302 auf viele unterschiedliche Arten und gemäß implementierungsspezifischen Anforderungen realisiert sein kann. Beispielsweise kann die Klemmstruktur 302 als pn-Übergangs-Dioden oder MOSFETs in einer Diodenkonfiguration oder beides realisiert sein. Ein komplizierterer Überspannungsschutz ist allerdings im Umfang der vorliegenden Offenbarung.For example, to the level shifter circuitry 100 to protect against damage by overvoltage conditions, a clamping structure 302 via the gate terminal of the transistors 208 and 210 be defined. It is considered that the clamping structure 302 can be implemented in many different ways and according to implementation-specific requirements. For example, the clamping structure 302 be realized as pn junction diodes or MOSFETs in a diode configuration or both. However, a more complicated surge protection is within the scope of the present disclosure.

Als ein weiteres Beispiel ist betrachtet, dass die Pegelumsetzer-Schaltungsanordnung 100 konfiguriert sein kann, ein NOR-Gatter 304 (obere rechte Seite von 3) zu besitzen, dessen Eingänge direkt mit den Eingängen/Ausgängen des HV-Latchs 202 verbunden sind und dessen Ausgang direkt mit einem Phasenkorrekturblock 306 (aktiv oder passiv) verbunden ist. Wie vorstehend erwähnt kann ein steiler negativer Abfall an der HV-Seite (schnelles Abfallen von VGND_HS und VDD_HS) beide Eingänge/Ausgänge des HV-Latchs 202 gleichzeitig abschalten, was ein verbotener Zustand ist. Somit werden beim Auftreten eines solchen steilen negativen Abfalls beide Eingänge des NOR-Gatters 304 die logische 0 führen, und infolgedessen wird der Ausgang des NOR-Gatters 304 sofort die logische 1 führen. Nach dem Durchlaufen des Phasenkorrekturblocks 306 wird das Abfalldetektionssignal aus dem NOR-Gatter 304 beide Transistoren 308 und 310 triggern oder anschalten, wie in 3 gezeigt ist.As another example, consider the level shifter circuitry 100 can be configured, a NOR gate 304 (upper right side of 3 ) whose inputs directly to the inputs / outputs of the HV latch 202 are connected and whose output directly with a phase correction block 306 (active or passive) is connected. As mentioned above, a steep negative drop on the HV side (fast drop of VGND_HS and VDD_HS) can cause both inputs / outputs of the HV latch 202 switch off at the same time, which is a forbidden state. Thus, upon the occurrence of such a steep negative drop, both inputs of the NOR gate become 304 cause the logic 0, and as a result, the output of the NOR gate 304 immediately lead the logical 1. After passing through the phase correction block 306 the drop detection signal becomes the NOR gate 304 both transistors 308 and 310 trigger or turn on, as in 3 is shown.

Die Transistoren 308 und 310 werden verwendet, um das fehlerhafte Gleichtaktsignal an den Gate-Knoten der Transistoren 208 und 210 zu klemmen und zu verhindern, dass die Transistoren 208 und 210 das fehlerhafte Gleichtaktsignal zu den Eingängen/Ausgängen des HV-Latchs 202 weiterleiten. Dieser Zuverlässigkeitsrückkopplungsmechanismus, wie er durch die Rückkopplungsschaltungsanordnung 118 realisiert ist (siehe 1), verbessert die Signalintegrität der Pegelumsetzer-Schaltungsanordnung 100 weiter wesentlich. Mit Bezug auf 4, die Aspekte der Pegelumsetzer-Schaltungsanordnung 100 von 1 in dritten beispielhaften Einzelheiten zeigt, wird jedoch ein steiler negativer Abfall an der HV-Seite den Zuverlässigkeitsrückkopplungsmechanismus aktivieren, der durch das NOR-Gatter 304, den Phasenkorrekturblock 306 und die Transistoren 308 und 310 realisiert und in 3 gezeigt ist. Aufgrund des 3-poligen Charakters der Schleife können sich (differentielle) Oszillationen an den zwei Eingängen/Ausgängen des HV-Latchs 202 aufbauen und solange andauern, wie der Übergang dauert. Um diese potentiellen Oszillationen zu unterdrücken, kann der Phasenkorrekturblock 306 ein R/C-Netz enthalten, das den Kondensator 502 und die Widerstände 504 und 506 umfasst, die in einer Topologie wie in 4 gezeigt angeordnet sind.The transistors 308 and 310 are used to apply the erroneous common mode signal to the gate nodes of the transistors 208 and 210 to pinch and prevent the transistors 208 and 210 the erroneous common mode signal to the inputs / outputs of the HV latch 202 hand off. This reliability feedback mechanism, as implemented by the feedback circuitry 118 is realized (see 1 ), improves the signal integrity of the level shifter circuitry 100 further essential. Regarding 4 , the aspects of the level shifter circuitry 100 from 1 However, in third example details, a steep negative drop on the HV side will activate the reliability feedback mechanism provided by the NOR gate 304 , the phase correction block 306 and the transistors 308 and 310 realized and in 3 is shown. Due to the 3-pole nature of the loop, (differential) oscillations can occur at the two inputs / outputs of the HV latch 202 build up and continue as long as the transition lasts. To suppress these potential oscillations, the phase correction block 306 an R / C network containing the capacitor 502 and the resistors 504 and 506 includes in a topology like in 4 are shown shown.

Es ist aber immer noch beispielsweise für ASIL-D- und andere hochsichere Anwendungen betrachtet, dass ein Bitfehlerdetektionsschema implementiert sein kann, um die Zuverlässigkeit und Bitfehlerrate an dem Ausgang der Pegelumsetzer-Schaltungsanordnung 100 wie in 3-4 gezeigt weiter zu verbessern. 5 zeigt Aspekte der Pegelumsetzer-Schaltungsanordnung 100 von 1 in weiteren beispielhaften Einzelheiten, um die Zuverlässigkeit und Bitfehlerrate an dem Ausgang der Pegelumsetzer-Schaltungsanordnung 100 weiter zu verbessern.However, it is still considered, for example, for ASIL-D and other high-security applications that a bit error detection scheme may be implemented to reduce the reliability and bit error rate at the output of the level shifter circuitry 100 as in 3-4 further improved. 5 shows aspects of the level shifter circuitry 100 from 1 in further exemplary details, the reliability and bit error rate at the output of the level shifter circuitry 100 continue to improve.

Insbesondere zeigt 5 die Pegelumsetzer-Schaltungsanordnung 100 von 1 mit Schutz- und Zuverlässigkeitsschaltungsanordnung, wie sie durch die Rückkopplungsschaltungsanordnung 118 realisiert ist. Beispielsweise ist betrachtet, dass die Pegelumsetzer-Schaltungsanordnung 100 konfiguriert sein kann, eine lokale Oszillatorschaltung 502 (die sich lokal in der Hochspannungsdomäne 110 befindet) oder eine globale Oszillatorschaltung 504 (die aus der Niederspannungsdomäne 104 mehreren unterschiedlichen Instanzen der Hochspannungsdomäne 110 zugeführt wird) zu besitzen, die auch ein Phasenregelschleifen-Taktsignal sein könnte. Es ist betrachtet, dass die Frequenz des Signals, das durch die lokale Oszillatorschaltung 502 oder die Oszillatorschaltung 504 oder eine andere Komponente ausgegeben wird, so eingestellt ist, dass sie eine schnelle Detektionsantwort ermöglicht, wie z. B. an mehreren MHz.In particular shows 5 the level shifter circuitry 100 from 1 with protection and reliability circuitry as provided by the feedback circuitry 118 is realized. For example, consider that the level shifter circuitry 100 can be configured a local oscillator circuit 502 (located locally in the high voltage domain 110 is located) or a global oscillator circuit 504 (those from the low voltage domain 104 several different instances of the high voltage domain 110 which could also be a phase locked loop clock signal. It is considered that the frequency of the signal passing through the local oscillator circuit 502 or the oscillator circuit 504 or another component is output, is set to allow a fast detection response, such as. B. at several MHz.

In diesem Beispiel kann die Pegelumsetzer-Schaltungsanordnung 100 ferner konfiguriert sein, ein AND-Gatter 506 oder einen ähnlichen digitalen Modulationsblock zu besitzen, der den Zustand (d. h. logisch 0/1) an dem Ausgang der Pegelumsetzer-Schaltungsanordnung 100 „erfasst“, wobei das Ausgabebit 116 schließlich als Eingabe für einen hochseitigen Gate-Treiber 508 bereitgestellt wird, der wiederum konfiguriert ist, einen Leistungstransistor 510 anzusteuern, wie in 5 gezeigt ist. Falls das Ausgabebit 116 bei logisch 1 ist, dann wird der Knoten (Knoten E in 5) an dem Eingang eines Puffers 512 der Pegelumsetzer-Schaltungsanordnung 100 das Signal, das durch die lokale Oszillatorschaltung 502 oder die globale Oszillatorschaltung 504 mit der programmierten Frequenz ausgegeben wird, führen. Andernfalls wird der Knoten an dem Eingang des Puffers 512 eine logische 0 führen. Dieses „modulierte“ Signal wird wiederum durch den Puffer 512 und abwärtsumgesetzt zu dem Kern, der Niederspannungsdomäne 104 über wenigstens einen Kondensator 514 der Pegelumsetzer-Schaltungsanordnung 100 geleitet.In this example, the level shifter circuitry 100 further configured to be an AND gate 506 or having a similar digital modulation block representing the state (ie, logic 0/1) at the output of the level shifter circuitry 100 "Captured", with the output bit 116 finally as input for a high side gate driver 508 which in turn is configured to provide a power transistor 510 to drive, as in 5 is shown. If the output bit 116 at logical 1, then the node (node e in 5 ) at the entrance of a buffer 512 the level shifter circuitry 100 the signal passing through the local oscillator circuit 502 or the global oscillator circuit 504 at the programmed frequency. Otherwise, the node will be at the input of the buffer 512 lead a logical 0. This "modulated" signal is again through the buffer 512 and down converted to the core, the low voltage domain 104 via at least one capacitor 514 the level shifter circuitry 100 directed.

Als Nächstes wird, unter der Annahme, dass das Ausgabebit 116 an logisch 1 ist, um mit dem Beispiel fortzufahren, ein Monoflop 516 oder eine ähnliche Filtervorrichtung der Pegelumsetzer-Schaltungsanordnung 100 das logische 1 detektieren oder demodulieren und das Signal (logisch 1 oder in einem anderen Beispiel logisch 0) zu dem Knoten (Knoten G in 5) an einem ersten Eingang eines digitalen Komparators 518 der Pegelumsetzer-Schaltungsanordnung 100 weiterleiten. Es ist betrachtet, dass der digitale Komparator 518 konfiguriert sein kann, das Eingabebit 106 an einem zweiten Eingang von einem Übergangssteuerungsblock 520 der Pegelumsetzer-Schaltungsanordnung 100 zu empfangen. In diesem Beispiel kann der digitale Komparator 518 ein Fehlersignal 522 ausgeben, falls das Bit an dem ersten Eingang des digitalen Komparators 518 und das Bit an dem zweiten Eingang des digitalen Komparators 518 nicht übereinstimmen (als logisch 1 in diesem Beispiel). In einem solchen Fall kann bei dem Ereignis einer Bit-Nichtübereinstimmung das Fehlersignal 522 den Übergangssteuerungsblock 520 triggern, einen Tief-zu-hoch- (oder Hoch-zu-tief-) Übergang auszugeben, um die verlorene logische 1 (oder logische 0), die in dem HV-Latch 202 gespeichert sein sollte, zu korrigieren. In der Praxis ist die Totzeit jedes hochseitigen Treibers viel größer als die Zeit, die benötigt würde, um den Zustand des Ausgabebits 116 aufzufrischen, so dass kein unbeabsichtigtes oder beschädigtes Logiksignal (Zustand) zu dem Leistungstransistor 510 weiterlaufen kann, wie in 5 gezeigt ist.Next, assuming that the output bit 116 at logical 1, to continue with the example, a monoflop 516 or a similar filter device of the level shifter circuitry 100 detect or demodulate the logic 1 and send the signal (logical 1 or, in another example, logic 0) to the node (node G in 5 ) at a first input of a digital comparator 518 the level shifter circuitry 100 hand off. It is considered that the digital comparator 518 can be configured, the input bit 106 at a second input from a transition control block 520 the level shifter circuitry 100 to recieve. In this example, the digital comparator 518 an error signal 522 if the bit is at the first input of the digital comparator 518 and the bit at the second input of the digital comparator 518 do not match (as logically 1 in this example). In such a case, in the event of a bit mismatch, the error signal may 522 the transitional control block 520 trigger, one Output low-to-high (or high-to-low) transition to the lost logical 1 (or logic 0) present in the HV latch 202 should be stored to correct. In practice, the dead time of each high-side driver is much greater than the time it would take to complete the state of the output bit 116 to refresh, so that no unintended or damaged logic signal (state) to the power transistor 510 can continue, as in 5 is shown.

Es ist betrachtet, dass die Merkmale oder Aspekte der Pegelumsetzer-Schaltungsanordnung 100, wie sie im Kontext der 1-5 gezeigt sind, allein oder auf irgendeine Weise kombiniert verwendet werden können, um die folgenden Vorteile zu realisieren: vergrößerte Fläche und Leistungseffizienz (z. B. ~ 0,005 µm2 in 120 nm-Leistungstechnologie, ~ 1 nA DC-Strom); schnelle Schaltgeschwindigkeiten (z. B. ~ 10-20 Nanosekunden oder besser); keine Notwendigkeit von DMOS-Transistoren, die parasitische Elemente wie Thyristoren, Dioden und Kapazitäten einführen; Robustheit gegen Datenverlust, schnelle Schalttransienten und EMI; und Unterstützen unterschiedlicher Spannungsschwankungen in den LV- und HV-Domänen.It is considered that the features or aspects of the level shifter circuitry 100 as they are in the context of 1-5 can be used alone or in any way combined to realize the following advantages: increased area and power efficiency (e.g., ~ 0.005 μm 2 in 120 nm power technology, ~ 1 nA DC power); fast switching speeds (eg ~ 10-20 nanoseconds or better); no need for DMOS transistors that introduce parasitic elements such as thyristors, diodes and capacitors; Robustness against data loss, fast switching transients and EMI; and supporting different voltage fluctuations in the LV and HV domains.

Beispielsweise zeigt 6 ein erstes Signaldiagramm 600 gemäß der Offenbarung, wodurch das Simulationssignal 602 das Eingabebit 106 und das Simulationssignal 604 das Ausgabebit 106 über Prozessecken repräsentiert. In der Simulation von 6 geht das Eingabebit 106 von logisch tief zu logisch hoch über, und die Ausbreitungsverzögerung, die die Schaltgeschwindigkeit repräsentiert, für das Ausgabebit 106, um den gleichen logischen Übergang zu machen, ist in der Größenordnung von 10-20 Nanosekunden. Die Pegelumsetzer-Schaltungsanordnung 100, wenn sie auf eine Weise, wie im Kontext der 1-5 diskutiert ist, konfiguriert und/oder angeordnet ist, gewährt einen solchen Vorteil. Trotzdem sind andere ähnliche oder mit verwandten Architekturen aufgebaute Pegelumsetzer betrachtet, wodurch sowohl der gleiche Vorteil als auch die Aspekte hoher Zuverlässigkeit der Offenbarung realisiert sein können.For example, shows 6 a first signal diagram 600 according to the disclosure, whereby the simulation signal 602 the input bit 106 and the simulation signal 604 the output bit 106 represented over process corners. In the simulation of 6 goes the input bit 106 from logic low to logic high above, and the propagation delay representing the switching speed for the output bit 106 to make the same logical transition is on the order of 10-20 nanoseconds. The level shifter circuitry 100 if in a way, as in the context of 1-5 is discussed, configured and / or arranged, provides such an advantage. Nevertheless, other level converters similar or constructed with related architectures are contemplated, whereby both the same advantage and the high reliability aspects of the disclosure may be realized.

Beispielsweise zeigt 7 Aspekte der Pegelumsetzer-Schaltungsanordnung 100 von 1 in fünften beispielhaften Einzelheiten. Insbesondere zeigt 7 die Pegelumsetzer-Schaltungsanordnung 100 von 1 mit Schutz- und Zuverlässigkeitsschaltungsanordnung, wie sie durch die Rückkopplungsschaltungsanordnung 118 realisiert ist. Beispielsweise und ähnlich dem in 5 Gezeigten kann die Pegelumsetzer-Schaltungsanordnung 100 konfiguriert sein, sowohl die lokale Oszillatorschaltung 502 oder globale Oszillatorschaltung 504 als auch den Puffer 512, den Kondensator 514 und den Übergangssteuerungsblock 520 zu besitzen. In diesem Beispiel kann die Pegelumsetzer-Schaltungsanordnung 100 jedoch konfiguriert sein, einen Einschaltdauerblock 702 zu besitzen, der den Zustand (d. h. logisch 0/1) an dem Ausgang der Pegelumsetzer-Schaltungsanordnung 100 „erfasst“. Falls das Ausgabebit 116 an logisch 1 ist, dann wird der Knoten (Knoten F in 7) an dem Eingang des Puffers 512 ein Signal führen, das ein „hohes“ Tastverhältnis aufweist. Andernfalls wird der Knoten an dem Eingang des Puffers 512 eine ein Signal für „niedriges“ Tastverhältnis führen. Dieses „modulierte“ Signal wird wiederum durch den Puffer 512 und abwärtsumgesetzt zu der Kern, der Niederspannungsdomäne 104 über den Kondensator 514 zu sowohl dem Übergangssteuerungsblock 520 als auch einem Monoflop 704 oder Hochpassfilter der Pegelumsetzer-Schaltungsanordnung 100 geleitet.For example, shows 7 Aspects of the level shifter circuitry 100 from 1 in fifth exemplary details. In particular shows 7 the level shifter circuitry 100 from 1 with protection and reliability circuitry as provided by the feedback circuitry 118 is realized. For example and similar to the one in 5 Shown may be the level shifter circuitry 100 be configured, both the local oscillator circuit 502 or global oscillator circuit 504 as well as the buffer 512 , the condenser 514 and the transition control block 520 to own. In this example, the level shifter circuitry 100 however, be configured to have a power-on block 702 to have the state (ie logic 0/1) at the output of the level shifter circuitry 100 "detected". If the output bit 116 at logical 1, then the node (node F in 7 ) at the entrance of the buffer 512 carry a signal that has a "high" duty cycle. Otherwise, the node will be at the input of the buffer 512 a lead a signal for "low" duty cycle. This "modulated" signal is again through the buffer 512 and down converted to the core, the low voltage domain 104 over the capacitor 514 to both the transitional control block 520 as well as a monoflop 704 or high pass filter of the level shifter circuitry 100 directed.

Als Nächstes wird unter der Annahme, dass das Ausgabebit 116 an logisch 1 ist, der Monoflop 704 das Signal für „hohes“ Tastverhältnis detektieren oder demodulieren, und das Signal als logisch 1 (oder logisch 0 in einem anderen Beispiel) zu einem Ausgangsknoten (Knoten G in 7) weiterleiten. Im Fall einer Bit-Nichtübereinstimmung, die durch den Übergangssteuerungsblock 520 basierend auf dem Signal für „hohes“ Tastverhältnis und den Zustand des Eingabebits 106 bestimmt wird, wird der Übergangssteuerungsblock 520 einen Hoch-zu-tief- (oder Tief-zu-hoch-) Übergang ausgeben, um die verlorene logische 0 (oder logische 1) zu korrigieren, die in dem HV-Latch 202 gespeichert sein sollte. Ein Beispiel für eine solche Reaktion der Pegelumsetzer-Schaltungsanordnung 100, wie sie in 7 gezeigt ist, um eine Bit-Nichtübereinstimmung zu korrigieren, ist wiederum in 8 gezeigt.Next, assuming that the output bit 116 at logical 1, the monoflop 704 detect or demodulate the "high" duty cycle signal, and the signal as logic 1 (or logic 0 in another example) to an output node (node G in FIG 7 ) hand off. In the case of a bit mismatch caused by the transition control block 520 based on the high duty cycle signal and the state of the input bit 106 is determined, the transition control block 520 output a high-to-low (or low-to-high) transition to correct the lost logical 0 (or logical 1) present in the HV latch 202 should be saved. An example of such a response of the level shifter circuitry 100 as they are in 7 is shown to correct a bit mismatch is again in 8th shown.

Insbesondere zeigt 8 ein zweites Signaldiagramm 800 gemäß der Offenbarung, um die Aspekte hoher Zuverlässigkeit der in 7 gezeigten Beispieltopologie zu demonstrieren. Trotzdem können die gleichen oder ähnliche Aspekte hoher Zuverlässigkeit durch die Pegelumsetzer-Schaltungsanordnung 100 realisiert werden, wie im Kontext der gesamten Offenbarung diskutiert ist. Beispielsweise durchläuft zur Zeit tl, wie in 8 gezeigt ist, das Eingabebit 106 (siehe Signal am Knoten A in den 7-8) einen Tief-zu-hoch-Übergang. Nach einer endlichen Verzögerung durchläuft das Ausgabebit 116 (siehe Signal am Knoten D in den 7-8) den gleichen Tief-zu-hoch-Übergang zur Zeit t2. Während der Zeitspanne zwischen der Zeit t2 und der Zeit t3, wie in 8 gezeigt, bleibt das Eingabebit 106 an logisch 1, obwohl zur Zeit t4 das Ausgabebit 116 unbeabsichtigt zu logisch 0 umkehrt, was ein Bitfehlerereignis repräsentiert.In particular shows 8th a second signal diagram 800 According to the disclosure, the aspects of high reliability of in 7 demonstrate demonstrated example topology. Nevertheless, the same or similar aspects of high reliability may be provided by the level shifter circuitry 100 realized as discussed in the context of the entire disclosure. For example, at time tl, as in 8th shown is the input bit 106 (see signal at the node A in the 7-8 ) a low-to-high transition. After a finite delay, the output bit goes through 116 (see signal at node D in the 7-8 ) the same low-to-high transition at the time t2 , During the time span between the time t2 and time t3 , as in 8th shown, the input bit remains 106 logical 1 although currently t4 the output bit 116 unintentionally reversed to logical 0, which represents a bit error event.

Nach einer weiteren endlichen Verzögerung geht das Signal an dem Eingang des Monoflop 704 (siehe Signal am Knoten F in den 7-8) von Signal mit „hohem“ Tastverhältnis zu „niedrigem“ Tastverhältnis zur Zeit t5 über Das ist der Mechanismus, der triggert, dass der Übergangssteuerungsblock 520 das Bitfehlerereignis angesichts der in 7 gezeigten Topologie korrigiert. Insbesondere wird, nach einer weiteren endlichen Verzögerung, der Übergangssteuerungsblock 520 (siehe Signal an den Knoten B, C in den 7-9) einen Hoch-zu-tief- (oder Tief-zu-hoch-) Übergang zur Zeit t6 ausgeben, um die verlorene logische 0 (oder logische 1) zu korrigieren, die in dem HV-Latch 202 gespeichert sein sollte. Der Logikzustandsübergang wird wiederum in der Hochspannungsdomäne 110 verarbeitet, wie in 7 gezeigt ist, um das Ausgabebit 116 zur Zeit t7 auf logisch 1 zurückzusetzen (siehe Signal an den Knoten D, G in den 7-8).After another finite delay, the signal goes to the input of the monoflop 704 (see signal at the node F in the 7-8 ) of signal with "high" duty cycle to "low" Duty cycle at the time t5 This is the mechanism that triggers that transitional control block 520 the bit error event in view of the in 7 corrected topology corrected. In particular, after another finite delay, the transient control block becomes 520 (see signal at the node B . C in the 7-9 ) output a high-to-low (or low-to-high) transition at time t6 to correct the lost logical 0 (or logical 1) present in the HV latch 202 should be saved. The logic state transition will again be in the high voltage domain 110 processed as in 7 shown is the output bit 116 for now t7 to reset to logical 1 (see signal at the node D . G in the 7-8 ).

Ein normaler Fachmann wird verstehen, dass viel Nutzen und viele Vorteile aus der Hochspannungspegelumsetzer-Schaltungsanordnung 100 herrühren, wenn sie auf eine Weise, wie im Kontext der 1-8 diskutiert ist, konfiguriert und/oder ausgelegt ist. Zusätzlich demonstrieren die folgenden nummerierten Beispiele einen oder mehrere Aspekte der Offenbarung.One of ordinary skill in the art will understand that many benefits and many benefits from high voltage level shifter circuitry 100 if they come in a way, as in the context of 1-8 is discussed, configured and / or designed. In addition, the following numbered examples demonstrate one or more aspects of the disclosure.

Beispiel 1: Spannungspegelumsetzerschaltung, die Folgendes umfasst: eine Latch-Schaltungsanordnung, die konfiguriert ist, ein Ausgabebit, das eine pegelverschobene Version eines Eingabebits ist, zu speichern; und eine Ladungsverstärker-Schaltungsanordnung, die konfiguriert ist, das Eingabebit als eine Eingabe zu empfangen und in Reaktion darauf die Latch-Schaltungsanordnung anzusteuern, das Ausgabebit, das die pegelverschobene Version des Eingabebits ist, zu speichern. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 1 mit Bezug auf wenigstens die Latch-Schaltungsanordnung 114 und die Ladungsverstärker-Schaltungsanordnung 118 gezeigt und beschrieben ist.Example 1: A voltage level shifter circuit comprising: latch circuitry configured to store an output bit that is a level shifted version of an input bit; and a charge amplifier circuitry configured to receive the input bit as an input and, in response, to drive the latch circuitry to store the output bit that is the level shifted version of the input bit. Although not so limited, such an example implementation is consistent with that associated with at least 1 with respect to at least the latch circuitry 114 and the charge amplifier circuitry 118 shown and described.

Beispiel 2: Schaltung nach Beispiel 1, wobei die Ladungsverstärker-Schaltungsanordnung einen ersten Signalzweig und einen zweiten Signalzweig umfasst und wobei jeder aus dem ersten Signalzweig und dem zweiten Signalzweig einen Kondensator, einen Widerstand und einen Transistor umfasst, die in einer Topologie angeordnet sind, um als ein Ladungsverstärker für einen entsprechenden Knoten der Latch-Schaltungsanordnung zu funktionieren. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 2 mit Bezug auf wenigstens die Kondensatoren 216 und 218, die Widerstände 212 und 214 und die Transistoren 208 und 210 gezeigt und beschrieben ist.Example 2: The circuit of Example 1, wherein the charge amplifier circuitry comprises a first signal branch and a second signal branch, and wherein each of the first signal branch and the second signal branch comprises a capacitor, a resistor, and a transistor arranged in a topology to function as a charge amplifier for a corresponding node of the latch circuitry. Although not so limited, such an example implementation is consistent with that associated with at least 2 with respect to at least the capacitors 216 and 218 , the resistors 212 and 214 and the transistors 208 and 210 shown and described.

Beispiel 3: Schaltung nach einem der Beispiele 1-2, die ferner Folgendes umfasst: eine Überspannungsschutz-Schaltungsanordnung, die konfiguriert ist, die Spannungspegelumsetzerschaltung gegen Überspannung zu schützen. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 3 mit Bezug auf wenigstens die Klemmstruktur 302 gezeigt und beschrieben ist.Example 3: The circuit of any one of Examples 1-2, further comprising: overvoltage protection circuitry configured to protect the voltage level converter circuit from overvoltage. Although not so limited, such an example implementation is consistent with that associated with at least 3 with respect to at least the clamping structure 302 shown and described.

Beispiel 4: Schaltung nach einem der Beispiele 1-3, die ferner Folgendes umfasst: eine Gleichtaktabweisungs-Schaltungsanordnung, die konfiguriert ist, die Ausbreitung eines Gleichtaktfehlersignals zu der Latch-Schaltungsanordnung zu unterdrücken. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 3 mit Bezug auf wenigstens das NOR-Gatter 304, den Phasenkorrekturblock 406 und die Transistoren 308 und 310 gezeigt und beschrieben ist.Example 4: The circuit of any one of Examples 1-3, further comprising: common mode rejection circuitry configured to suppress the propagation of a common mode error signal to the latch circuitry. Although not so limited, such an example implementation is consistent with that associated with at least 3 with respect to at least the NOR gate 304 , the phase correction block 406 and the transistors 308 and 310 shown and described.

Beispiel 5: Schaltung nach einem der Beispiele 1-4, die ferner Folgendes umfasst: eine Bit-Nichtübereinstimmungskorrektur-Schaltungsanordnung, die konfiguriert ist, das Ausgabebit auf einen Wert zu zwingen, der der pegelverschobenen Version des Ausgabebits entspricht. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 5 mit Bezug auf wenigstens den Übergangssteuerungsblock 520 gezeigt und beschrieben ist.Example 5: The circuit of any one of Examples 1-4, further comprising: bit mismatch correction circuitry configured to force the output bit to a value corresponding to the level shifted version of the output bit. Although not so limited, such an example implementation is consistent with that associated with at least 5 with respect to at least the transition control block 520 shown and described.

Beispiel 6: Schaltung nach einem der Beispiele 1-5, die ferner Folgendes umfasst: eine Phasenkorrektur-Schaltungsanordnung, die konfiguriert ist, Oszillationen an Knoten der Latch-Schaltungsanordnung zu dämpfen. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 3 mit Bezug auf wenigstens den Phasenkorrekturblock 306 gezeigt und beschrieben ist.Example 6: The circuit of any one of Examples 1-5, further comprising: phase correction circuitry configured to attenuate oscillations at nodes of the latch circuitry. Although not so limited, such an example implementation is consistent with that associated with at least 3 with respect to at least the phase correction block 306 shown and described.

Beispiel 7: Spannungspegelumsetzerschaltung, die Folgendes umfasst: eine Niederspannungsdomänen-Schaltungsanordnung, die konfiguriert ist, Spannungseingangssignale mit Bezug auf einen Niederspannungsdomänenmasseknoten zu erzeugen; und eine Hochspannungsdomänen-Schaltungsanordnung, die mit der Niederspannungsdomänen-Schaltungsanordnung kapazitiv gekoppelt ist und die konfiguriert ist, Spannungsausgangssignale mit Bezug auf einen gemeinsamen Hochspannungsdomänenknoten, die einer pegelverschobenen Version der Spannungseingangssignale entsprechen, zu erzeugen; wobei die Hochspannungsdomänen-Schaltungsanordnung eine Ladungsverstärker-Schaltungsanordnung und eine Latch-Schaltungsanordnung umfasst und wobei die Ladungsverstärker-Schaltungsanordnung konfiguriert ist, die Spannungseingangssignale als Eingabe zu empfangen und die Latch-Schaltungsanordnung anzusteuern, die Spannungsausgangssignale zu erzeugen.Example 7: A voltage level shifter circuit comprising: low voltage domain circuitry configured to generate voltage input signals with respect to a low voltage domain ground node; and high voltage domain circuitry capacitively coupled to the low voltage domain circuitry and configured to generate voltage output signals with respect to a common high voltage domain node corresponding to a level shifted version of the voltage input signals; wherein the high voltage domain circuitry comprises charge amplifier circuitry and latch circuitry, and wherein the charge amplifier circuitry is configured to receive the voltage input signals as input and drive the latch circuitry to generate the voltage output signals.

Beispiel 8: Schaltung nach Beispiel 7, wobei die Ladungsverstärker-Schaltungsanordnung Folgendes umfasst:

  • einen ersten Kondensator, der mit einem Ausgang eines ersten Inverters der Niederspannungsdomänen-Schaltungsanordnung gekoppelt ist, und einen zweiten Kondensator, der mit einem Ausgang eines zweiten Inverters der Niederspannungsdomänen-Schaltungsanordnung gekoppelt ist, um die Hochspannungsdomänen-Schaltungsanordnung mit der Niederspannungsdomänen-Schaltungsanordnung kapazitiv zu koppeln;
  • einen ersten Transistor, der einen Steueranschluss, der mit dem ersten Kondensator und einem ersten Anschluss eines ersten Widerstands gekoppelt ist, einen Source/Drain-Anschluss, der mit einem ersten Knoten der Latch-Schaltungsanordnung gekoppelt ist, und einen Drain/Source-Anschluss, der mit einem zweiten Anschluss des ersten Widerstands und dem gemeinsamen Hochspannungsdomänenknoten gekoppelt ist, umfasst; und
  • einen zweiten Transistor, der einen Steueranschluss, der mit dem zweiten Kondensator und einem ersten Anschluss eines zweiten Widerstands gekoppelt ist, einen Source/Drain-Anschluss, der mit einem zweiten Knoten der Latch-Schaltungsanordnung gekoppelt ist, und einen Drain/Source-Anschluss, der mit einem zweiten Anschluss des zweiten Widerstands und dem gemeinsamen Hochspannungsdomänenknoten gekoppelt ist, umfasst.
Example 8: The circuit of Example 7, wherein the charge amplifier circuitry comprises:
  • a first capacitor coupled to an output of a first inverter of the low voltage domain circuitry and a second capacitor coupled to an output of a second inverter of the low voltage domain circuitry for capacitively coupling the high voltage domain circuitry to the low voltage domain circuitry ;
  • a first transistor having a control terminal coupled to the first capacitor and a first terminal of a first resistor, a source / drain terminal coupled to a first node of the latch circuitry, and a drain / source terminal, which is coupled to a second terminal of the first resistor and the common high voltage domain node; and
  • a second transistor having a control terminal coupled to the second capacitor and a first terminal of a second resistor, a source / drain terminal coupled to a second node of the latch circuitry, and a drain / source terminal; which is coupled to a second terminal of the second resistor and the common high voltage domain node.

Beispiel 9: Schaltung nach einem der Beispiele 7-8, die ferner Folgendes umfasst: eine Überspannungsschutz-Schaltungsanordnung, die konfiguriert ist, die Spannungspegelumsetzerschaltung gegen Überspannung zu schützen, wobei die Überspannungsschutz-Schaltungsanordnung eine erste Klemmschaltungsanordnung, die mit einem Steueranschluss eines ersten Transistors der Ladungsverstärker-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, die Höhe der Spannung an dem Steueranschluss des ersten Transistors zu begrenzen, und eine zweite Klemmschaltungsanordnung, die mit einem Steueranschluss eines zweiten Transistors der Ladungsverstärker-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, die Höhe der Spannung an dem Steueranschluss des zweiten Transistors zu begrenzen, umfasst.Example 9: The circuit of any one of Examples 7-8, further comprising: overvoltage protection circuitry configured to protect the voltage level converter circuit from overvoltage, the overvoltage protection circuitry comprising first clamp circuitry coupled to a control terminal of a first transistor of the first transistor Charge amplifier circuit arrangement is coupled and which is configured to limit the amount of voltage at the control terminal of the first transistor, and a second clamping circuit arrangement which is coupled to a control terminal of a second transistor of the charge amplifier circuit arrangement and which is configured, the height of the voltage at the control terminal of the second transistor.

Beispiel 10: Schaltung nach einem der Beispiele 7-9, die ferner Folgendes umfasst: eine Gleichtaktabweisungs-Schaltungsanordnung, die konfiguriert ist, die Ausbreitung eines Gleichtaktfehlersignals zu der Latch-Schaltungsanordnung zu unterdrücken, wobei die Gleichtaktabweisungs-Schaltungsanordnung eine erste Klemmschaltungsanordnung, die mit einem Steueranschluss eines ersten Transistors der Ladungsverstärker-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, den Steueranschluss des ersten Transistors auf ein Spannungspotential des gemeinsamen Hochspannungsdomänenknoten zu ziehen, und eine zweite Klemmschaltungsanordnung, die mit einem Steueranschluss eines zweiten Transistors der Ladungsverstärker-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, den Steueranschluss des zweiten Transistors auf das Spannungspotential des gemeinsamen Hochspannungsdomänenknotens zu ziehen, umfasst.Example 10: The circuit of any one of Examples 7-9, further comprising: common mode rejection circuitry configured to suppress propagation of a common mode error signal to the latch circuitry, the common mode rejection circuitry comprising a first clamping circuitry coupled to a first A control terminal of a first transistor of the charge amplifier circuit arrangement is coupled and which is configured to pull the control terminal of the first transistor to a voltage potential of the common high-voltage domain node, and a second clamping circuit arrangement which is coupled to a control terminal of a second transistor of the charge amplifier circuit arrangement and configured is to pull the control terminal of the second transistor to the voltage potential of the common high-voltage domain node comprises.

Beispiel 11: Schaltung nach einem der Beispiele 7-10, die ferner Folgendes umfasst: eine Bit-Nichtübereinstimmungskorrektur-Schaltungsanordnung, die konfiguriert ist, die Spannungsausgangssignale auf einen Wert zu zwingen, der der pegelverschobenen Version der Spannungseingangssignale entspricht, wobei die Bit-Nichtübereinstimmungskorrektur-Schaltungsanordnung Folgendes umfasst: eine Abtastschaltungsanordnung, die konfiguriert ist, die Spannungsausgangssignale abzutasten; eine Taktschaltungsanordnung, die konfiguriert ist, die Abtastschaltung zu steuern, die Spannungsausgangssignale mit einer speziellen Rate abzutasten; und eine Komparatorschaltungsanordnung, die konfiguriert ist, einen momentanen Logikpegel der Spannungseingangssignale mit einem abgetasteten Logikpegel der Spannungsausgangssignale zu vergleichen und ein Bitkorrektursignal zu der Niederspannungsdomänen-Schaltungsanordnung, die in die Hochspannungsdomänen-Schaltungsanordnung gekoppelt ist, auszugeben, um die Spannungsausgangssignale auf den Wert zu zwingen, der der pegelverschobenen Version der Spannungseingangssignale entspricht.Example 11: The circuit of any one of Examples 7-10, further comprising: bit mismatch correction circuitry configured to force the voltage output signals to a value corresponding to the level shifted version of the voltage input signals, wherein the bit mismatch correction signals Circuitry comprising: sampling circuitry configured to sample the voltage output signals; a clock circuit arrangement configured to control the sampling circuit to sample the voltage output signals at a specific rate; and comparator circuitry configured to compare a current logic level of the voltage input signals to a sampled logic level of the voltage output signals and output a bit correction signal to the low voltage domain circuitry coupled into the high voltage domain circuitry to force the voltage output signals to the value. which corresponds to the level shifted version of the voltage input signals.

Beispiel 12: Schaltung nach einem der Beispiele 7-11, die ferner Folgendes umfasst: eine Phasenkorrektur-Schaltungsanordnung, die konfiguriert ist, Oszillationen an Knoten der Latch-Schaltungsanordnung zu dämpfen, wobei die Phasenkorrektur-Schaltungsanordnung ein Widerstand-Kondensator-Netz umfasst, das zwischen einem Ausgang der Latch-Schaltungsanordnung und Eingängen der Überspannungsschutz-Schaltungsanordnung gekoppelt ist.Example 12: The circuit of any one of Examples 7-11, further comprising: phase correction circuitry configured to attenuate oscillations at nodes of the latch circuitry, the phase correction circuitry comprising a resistor-capacitor network comprising is coupled between an output of the latch circuitry and inputs of the overvoltage protection circuitry.

Beispiel 13: Schaltung nach einem der Beispiele 7-12, wobei die Niederspannungsdomänen-Schaltungsanordnung einen ersten Inverter umfasst, der in Reihe mit einem zweiten Inverter gekoppelt ist, und wobei der erste Inverter und der zweite Inverter konfiguriert sind, die Spannungseingangssignale zu erzeugen.Example 13: The circuit of any one of Examples 7-12, wherein the low voltage domain circuitry includes a first inverter coupled in series with a second inverter, and wherein the first inverter and the second inverter are configured to generate the voltage input signals.

Beispiel 14: Schaltung nach einem der Beispiele 7-13, wobei die Latch-Schaltungsanordnung einen ersten Latch-Inverter und einen zweiten Latch-Inverter umfasst, wobei der erste Latch-Inverter mit einem Eingang des zweiten Latch-Inverters an einem ersten Knoten der Latch-Schaltungsanordnung gekoppelt ist und ein Ausgang des zweiten Latch-Inverters mit einem Eingang des ersten Latch-Inverters an einem zweiten Knoten der Latch-Schaltungsanordnung gekoppelt ist. Example 14: The circuit of any one of Examples 7-13, wherein the latch circuitry comprises a first latch inverter and a second latch inverter, the first latch inverter having an input of the second latch inverter at a first node of the latch Circuitry is coupled and an output of the second latch inverter is coupled to an input of the first latch inverter at a second node of the latch circuitry.

Beispiel 15: Schaltung nach einem der Beispiele 7-14, die ferner Folgendes umfasst: eine Pufferschaltungsanordnung, die an einem Eingangsanschluss mit einem Knoten der Latch-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, an einem Ausgangsanschluss die Spannungsausgangssignale mit Bezug auf den gemeinsamen Hochspannungsdomänenknoten zu erzeugen.Example 15: The circuit of any one of Examples 7-14, further comprising: buffer circuitry coupled to an input terminal to a node of the latch circuitry and configured to provide, at an output terminal, the voltage output signals with respect to the common high voltage domain node produce.

Beispiel 16: Verfahren, das Folgendes umfasst: durch eine Ladungsverstärker-Schaltungsanordnung einer Spannungspegelumsetzerschaltung Empfangen eines Eingabebits als Eingabe von einer Niederspannungsdomänen-Schaltungsanordnung der Spannungspegelumsetzerschaltung und in Reaktion darauf Ansteuern einer Latch-Schaltungsanordnung der Spannungspegelumsetzerschaltung, ein Ausgabebit, das eine pegelverschobene Version des Eingabebits ist, zu speichern.Example 16: A method comprising: a charge amplifier circuitry of a voltage level shifter circuit receiving an input bit as input from a low voltage domain circuitry of the voltage level shifter circuit and in response driving a latch circuitry of the voltage level shifter circuit, an output bit that is a level shifted version of the input bit , save.

Beispiel 17: Verfahren nach Beispiel 16, das ferner Folgendes umfasst: durch eine Überspannungsschutz-Schaltungsanordnung der Spannungspegelumsetzerschaltung Verhindern, dass die Spannungspegelumsetzerschaltung Überspannung ausgesetzt wird.Example 17: The method of Example 16, further comprising: overvoltage protection circuitry of the voltage level shifter circuit to prevent the voltage level shifter circuit from being subjected to overvoltage.

Beispiel 18: Verfahren nach einem der Beispiele 16-17, das ferner Folgendes umfasst: durch eine Gleichtaktabweisungs-Schaltungsanordnung der Spannungspegelumsetzerschaltung Unterdrücken der Ausbreitung eines Gleichtaktfehlersignals zu der Latch-Schaltungsanordnung.Example 18: The method of any of Examples 16-17, further comprising: common mode rejection circuitry of the voltage level shifter circuit suppressing the propagation of a common mode error signal to the latch circuitry.

Beispiel 19: Verfahren nach einem der Beispiele 16-18, das ferner Folgendes umfasst: durch eine Bit-Nichtübereinstimmungskorrektur-Schaltungsanordnung der Spannungspegelumsetzerschaltung Zwingen des Ausgabebits auf einen Wert, der der pegelverschobenen Version des Ausgabebits entspricht.Example 19: The method of any of Examples 16-18, further comprising: by bit mismatch correction circuitry of the voltage level shifter circuit forcing the output bit to a value corresponding to the level shifted version of the output bit.

Beispiel 20: Verfahren nach einem der Beispiele 16-19, das ferner Folgendes umfasst: durch eine Phasenkorrektur-Schaltungsanordnung der Spannungspegelumsetzerschaltung Dämpfen von Oszillationen an Knoten der Latch-Schaltungsanordnung.Example 20: The method of any of Examples 16-19, further comprising: by phase correction circuitry of the voltage level shifter circuit, damping oscillations at nodes of the latch circuitry.

Beispiel 21: Spannungspegelumsetzerschaltung, die Folgendes umfasst: eine Niederspannungsdomänen-Schaltungsanordnung, die konfiguriert ist, Spannungseingangssignale mit Bezug auf einen Niederspannungsdomänenmasseknoten zu erzeugen; eine Hochspannungsdomänen-Schaltungsanordnung, die mit der Niederspannungsdomänen-Schaltungsanordnung kapazitiv gekoppelt ist und die konfiguriert ist, Spannungsausgangssignale mit Bezug auf einen gemeinsamen Hochspannungsdomänenknoten, die einer pegelverschobenen Version der Spannungseingangssignale entsprechen, zu erzeugen; und eine Korrektursteuerungs-Schaltungsanordnung, die in einer Rückkopplungsschleife zwischen der Niederspannungsdomänen-Schaltungsanordnung und der Hochspannungsdomänen-Schaltungsanordnung gekoppelt ist; wobei die Hochspannungsdomänen-Schaltungsanordnung eine Ladungsverstärker-Schaltungsanordnung umfasst, die konfiguriert ist, die Spannungseingangssignale als Eingabe zu empfangen und die Latch-Schaltungsanordnung anzusteuern, die Spannungsausgangssignale basierend auf den Spannungseingangssignalen zu erzeugen, und wobei die Korrektursteuerungs-Schaltungsanordnung konfiguriert ist, die Spannungsausgangssignale als Eingabe zu empfangen und die Niederspannungsdomänen-Schaltungsanordnung anzusteuern, die Spannungseingangssignale basierend auf den Spannungsausgangssignalen zu erzeugen.Example 21: A voltage level shifter circuit comprising: low voltage domain circuitry configured to generate voltage input signals with respect to a low voltage domain ground node; high voltage domain circuitry capacitively coupled to the low voltage domain circuitry and configured to generate voltage output signals with respect to a common high voltage domain node corresponding to a level shifted version of the voltage input signals; and correction control circuitry coupled in a feedback loop between the low voltage domain circuitry and the high voltage domain circuitry; wherein the high voltage domain circuitry comprises charge amplifier circuitry configured to receive the voltage input signals as input and to drive the latch circuitry, generate the voltage output signals based on the voltage input signals, and wherein the correction control circuitry is configured to input the voltage output signals and to drive the low voltage domain circuitry to generate the voltage input signals based on the voltage output signals.

Beispiel 22: Schaltung nach Beispiel 21, wobei die Ladungsverstärker-Schaltungsanordnung einen ersten Signalzweig und einen zweiten Signalzweig umfasst und wobei jeder aus dem ersten Signalzweig und dem zweiten Signalzweig einen Kondensator, einen Widerstand und einen Transistor umfasst, die in einer Topologie angeordnet sind, um als ein Ladungsverstärker für einen entsprechenden Knoten der Latch-Schaltungsanordnung zu funktionieren.Example 22: The circuit of Example 21, wherein the charge amplifier circuitry comprises a first signal branch and a second signal branch, and wherein each of the first signal branch and the second signal branch comprises a capacitor, a resistor, and a transistor arranged in a topology to function as a charge amplifier for a corresponding node of the latch circuitry.

Beispiel 23: Schaltung nach einem der Beispiele 21-22, wobei optional der Kondensator und der Widerstand jedes aus dem ersten Signalzweig und dem zweiten Signal in einer Topologie angeordnet sind, um als ein Hochpassfilter zu funktionieren.Example 23: The circuit of any one of Examples 21-22, wherein optionally the capacitor and the resistor of each of the first signal branch and the second signal are arranged in a topology to function as a high pass filter.

Beispiel 24: Spannungspegelumsetzerschaltung, die Folgendes umfasst: eine Latch-Schaltungsanordnung, die konfiguriert ist, ein Ausgabebit, das eine pegelverschobene Version eines Eingabebits ist, zu speichern; und eine Rückkopplungsschaltungsanordnung, die konfiguriert ist, das Ausgabebit auf die pegelverschobene Version des Eingabebits wiederherzustellen in Reaktion auf eine Änderung des Logikzustands in dem Ausgabebit bei fehlender Änderung des Logikzustands in dem Eingabebit. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 1 mit Bezug auf wenigstens die Latch-Schaltungsanordnung 114 und die Rückkopplungsschaltungsanordnung 118 gezeigt und beschrieben ist.Example 24: A voltage level shifter circuit comprising: latch circuitry configured to store an output bit that is a level shifted version of an input bit; and feedback circuitry configured to restore the output bit to the level shifted version of the input bit in response to a change in the logic state in the output bit in the absence of a change in logic state in the input bit. Although not so limited, such an example implementation is consistent with that associated with at least 1 with respect to at least the latch circuitry 114 and the feedback circuitry 118 shown and described.

Beispiel 25: Schaltung nach Beispiel 24, wobei die Rückkopplungsschaltungsanordnung eine Oszillatorschaltungsanordnung umfasst, die konfiguriert ist, in einer Niederspannungsdomäne der Spannungspegelumsetzerschaltung zu arbeiten, während die Latch-Schaltungsanordnung konfiguriert ist, in einer Hochspannungsdomäne der Spannungspegelumsetzerschaltung zu arbeiten, und wobei die Oszillatorschaltungsanordnung konfiguriert ist, ein Signal an einer Frequenz auszugeben, die die Auflösung für die Rückkopplungsschaltungsanordnung repräsentiert, um den Logikzustand des Ausgabebits und des Eingabebits zu überwachen. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 5 mit Bezug auf wenigstens die Oszillatorschaltungsanordnung 504 gezeigt und beschrieben ist.Example 25: The circuit of Example 24, wherein the feedback circuitry comprises oscillator circuitry configured to operate in a low voltage domain of the voltage level shifter circuit, while the latch circuitry is configured to operate in a high voltage domain of the voltage level shifter circuit, and wherein the oscillator circuitry is configured. output a signal at a frequency representing the resolution for the feedback circuitry to monitor the logic state of the output bit and the input bit. Although not so limited, such an example implementation is consistent with that associated with at least 5 with respect to at least the oscillator circuitry 504 shown and described.

Beispiel 26: Schaltung nach einem der Beispiele 24-25, wobei die Rückkopplungsschaltungsanordnung eine Oszillatorschaltungsanordnung umfasst, die konfiguriert ist, in einer Hochspannungsdomäne der Spannungspegelumsetzerschaltung zu arbeiten, während die Latch-Schaltungsanordnung konfiguriert ist, in der Hochspannungsdomäne der Spannungspegelumsetzerschaltung zu arbeiten, und wobei die Oszillatorschaltungsanordnung konfiguriert ist, ein Signal an einer Frequenz auszugeben, die die Auflösung für die Rückkopplungsschaltungsanordnung repräsentiert, um den Logikzustand des Ausgabebits und des Eingabebits zu überwachen. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 5 mit Bezug auf wenigstens die Oszillatorschaltungsanordnung 502 gezeigt und beschrieben ist.Example 26: The circuit of any one of Examples 24-25, wherein the feedback circuitry comprises oscillator circuitry configured to operate in a high voltage domain of the voltage level shifter circuit while the latch circuitry is configured to operate in the high voltage domain of the voltage level shifter circuitry, and wherein the Oscillator circuitry is configured to output a signal at a frequency that represents the resolution for the feedback circuitry to monitor the logic state of the output bit and the input bit. Although not so limited, such an example implementation is consistent with that associated with at least 5 with respect to at least the oscillator circuitry 502 shown and described.

Beispiel 27: Schaltung nach einem der Beispiele 24-26, wobei die Rückkopplungsschaltungsanordnung konfiguriert ist, den Logikzustand des Eingabebits und des Ausgabebits einer Frequenz zu überwachen, die eine Funktion eines Oszillatortaktsignals ist. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 5 mit Bezug auf wenigstens die Oszillatorschaltungsanordnung 502 und die Oszillatorschaltungsanordnung 504 gezeigt und beschrieben ist.Example 27: The circuit of any one of Examples 24-26, wherein the feedback circuitry is configured to monitor the logic state of the input bit and the output bit of a frequency that is a function of an oscillator clock signal. Although not so limited, such an example implementation is consistent with that associated with at least 5 with respect to at least the oscillator circuitry 502 and the oscillator circuit arrangement 504 shown and described.

Beispiel 28: Schaltung nach einem der Beispiele 24-27, wobei die Rückkopplungsschaltungsanordnung konfiguriert ist, eine Nichtübereinstimmung zwischen dem Logikzustand des Eingabebits und dem Logikzustand des Ausgabebits zu bestimmen und die Latch-Schaltungsanordnung zu steuern, das Ausgabebit zu speichern, das die pegelverschobene Version des Eingabebits ist. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 7 mit Bezug auf wenigstens den Übergangssteuerungsblock 520 gezeigt und beschrieben ist.Example 28: The circuit of any one of Examples 24-27, wherein the feedback circuitry is configured to determine a mismatch between the logic state of the input bit and the logic state of the output bit and to control the latch circuitry to store the output bit representing the level shifted version of the output bit Input bits is. Although not so limited, such an example implementation is consistent with that associated with at least 7 with respect to at least the transition control block 520 shown and described.

Beispiel 29: Schaltung nach einem der Beispiele 24-28, die ferner eine Ladungsverstärker-Schaltungsanordnung umfasst, die konfiguriert ist, das Eingabebit als eine Eingabe zu empfangen und in Reaktion darauf die Latch-Schaltungsanordnung anzusteuern, das Ausgabebit, das die pegelverschobene Version des Eingabebits ist, zu speichern. Obwohl nicht so eingeschränkt, ist eine solche Beispielimplementierung mit derjenigen konsistent, die in Verbindung mit wenigstens 1 mit Bezug auf wenigstens die Ladungsverstärker-Schaltungsanordnung 118 gezeigt und beschrieben ist.Example 29: The circuit of any one of Examples 24-28, further comprising charge amplifier circuitry configured to receive the input bit as an input and responsively actuate the latch circuitry, the output bit representing the level shifted version of the input bit is to save. Although not so limited, such an example implementation is consistent with that associated with at least 1 with respect to at least the charge amplifier circuitry 118 shown and described.

Es sind verschiedene Beispiele der Offenbarung beschrieben worden. Irgendeine Kombination der beschriebenen Systeme, Operationen oder Funktionen ist betrachtet. Diese und andere Beispiele sind innerhalb des Schutzbereichs der folgenden Ansprüche.Various examples of the disclosure have been described. Any combination of the described systems, operations or functions is contemplated. These and other examples are within the scope of the following claims.

Claims (20)

Spannungspegelumsetzerschaltung, die Folgendes umfasst: eine Latch-Schaltungsanordnung, die konfiguriert ist, ein Ausgabebit, das eine pegelverschobene Version eines Eingabebits ist, zu speichern; und eine Ladungsverstärker-Schaltungsanordnung, die konfiguriert ist, das Eingabebit als eine Eingabe zu empfangen und in Reaktion darauf die Latch-Schaltungsanordnung anzusteuern, das Ausgabebit, das die pegelverschobene Version des Eingabebits ist, zu speichern.A voltage level shifter circuit comprising: a latch circuit configured to store an output bit that is a level shifted version of an input bit; and a charge amplifier circuitry configured to receive the input bit as an input and, in response, to drive the latch circuitry to store the output bit that is the level shifted version of the input bit. Spannungspegelumsetzerschaltung nach Anspruch 1, wobei die Ladungsverstärker-Schaltungsanordnung einen ersten Signalzweig und einen zweiten Signalzweig umfasst und wobei jeder aus dem ersten Signalzweig und dem zweiten Signalzweig einen Kondensator, einen Widerstand und einen Transistor umfasst, die in einer Topologie angeordnet sind, um als ein Ladungsverstärker für einen entsprechenden Knoten der Latch-Schaltungsanordnung zu funktionieren.Voltage level converter circuit after Claim 1 wherein the charge amplifier circuitry comprises a first signal branch and a second signal branch, and wherein each of the first signal branch and the second signal branch comprises a capacitor, a resistor, and a transistor arranged in a topology to act as a charge amplifier for a corresponding node the latch circuitry to operate. Spannungspegelumsetzerschaltung nach Anspruch 1 oder 2, die ferner Folgendes umfasst: eine Überspannungsschutz-Schaltungsanordnung, die konfiguriert ist, die Spannungspegelumsetzerschaltung gegen Überspannung zu schützen.Voltage level converter circuit after Claim 1 or 2 , further comprising: overvoltage protection circuitry configured to protect the voltage level converter circuit from overvoltage. Spannungspegelumsetzerschaltung nach einem der Ansprüche 1-3, die ferner Folgendes umfasst: eine Gleichtaktabweisungs-Schaltungsanordnung, die konfiguriert ist, die Ausbreitung eines Gleichtaktfehlersignals zu der Latch-Schaltungsanordnung zu unterdrücken. Voltage level converter circuit according to one of Claims 1 - 3 further comprising: common mode rejection circuitry configured to suppress the propagation of a common mode error signal to the latch circuitry. Spannungspegelumsetzerschaltung nach einem der Ansprüche 1-4, die ferner Folgendes umfasst: eine Bit-Nichtübereinstimmungskorrektur-Schaltungsanordnung, die konfiguriert ist, das Ausgabebit auf einen Wert zu zwingen, der der pegelverschobenen Version des Ausgabebits entspricht.Voltage level converter circuit according to one of Claims 1 - 4 method further comprising: bit mismatch correction circuitry configured to force the output bit to a value corresponding to the level shifted version of the output bit. Spannungspegelumsetzerschaltung nach einem der Ansprüche 1-5, die ferner Folgendes umfasst: eine Phasenkorrektur-Schaltungsanordnung, die konfiguriert ist, Oszillationen an Knoten der Latch-Schaltungsanordnung zu dämpfen.Voltage level converter circuit according to one of Claims 1 - 5 method further comprising: phase correction circuitry configured to attenuate oscillations at nodes of the latch circuitry. Spannungspegelumsetzerschaltung, die Folgendes umfasst: eine Niederspannungsdomänen-Schaltungsanordnung, die konfiguriert ist, Spannungseingangssignale mit Bezug auf einen Niederspannungsdomänenmasseknoten zu erzeugen; und eine Hochspannungsdomänen-Schaltungsanordnung, die mit der Niederspannungsdomänen-Schaltungsanordnung kapazitiv gekoppelt ist und die konfiguriert ist, Spannungsausgangssignale mit Bezug auf einen gemeinsamen Hochspannungsdomänenknoten zu erzeugen, die einer pegelverschobenen Version der Spannungseingangssignale entsprechen; wobei die Hochspannungsdomänen-Schaltungsanordnung eine Ladungsverstärker-Schaltungsanordnung und eine Latch-Schaltungsanordnung umfasst und wobei die Ladungsverstärker-Schaltungsanordnung konfiguriert ist, die Spannungseingangssignale als Eingabe zu empfangen und die Latch-Schaltungsanordnung anzusteuern, die Spannungsausgangssignale zu erzeugen.A voltage level shifter circuit comprising: low voltage domain circuitry configured to generate voltage input signals with respect to a low voltage domain ground node; and high voltage domain circuitry capacitively coupled to the low voltage domain circuitry and configured Generate voltage output signals with respect to a common high voltage domain node corresponding to a level shifted version of the voltage input signals; wherein the high voltage domain circuitry comprises charge amplifier circuitry and latch circuitry, and wherein the charge amplifier circuitry is configured to receive the voltage input signals as input and to drive the latch circuitry to generate the voltage output signals. Spannungspegelumsetzerschaltung nach Anspruch 7, wobei die Ladungsverstärker-Schaltungsanordnung Folgendes umfasst: einen ersten Kondensator, der mit einem Ausgang eines ersten Inverters der Niederspannungsdomänen-Schaltungsanordnung gekoppelt ist, und einen zweiten Kondensator, der mit einem Ausgang eines zweiten Inverters der Niederspannungsdomänen-Schaltungsanordnung gekoppelt ist, um die Hochspannungsdomänen-Schaltungsanordnung mit der Niederspannungsdomänen-Schaltungsanordnung kapazitiv zu koppeln; einen ersten Transistor, der einen Steueranschluss, der mit dem ersten Kondensator und einem ersten Anschluss eines ersten Widerstands gekoppelt ist, einen Source/Drain-Anschluss, der mit einem ersten Knoten der Latch-Schaltungsanordnung gekoppelt ist, und einen Drain/Source-Anschluss, der mit einem zweiten Anschluss des ersten Widerstands und dem gemeinsamen Hochspannungsdomänenknoten gekoppelt ist, umfasst; und einen zweiten Transistor, der einen Steueranschluss, der mit dem zweiten Kondensator und einem ersten Anschluss eines zweiten Widerstands gekoppelt ist, einen Source/Drain-Anschluss, der mit einem zweiten Knoten der Latch-Schaltungsanordnung gekoppelt ist, und einen Drain/Source-Anschluss, der mit einem zweiten Anschluss des zweiten Widerstands und dem gemeinsamen Hochspannungsdomänenknoten gekoppelt ist, umfasst.Voltage level converter circuit after Claim 7 wherein the charge amplifier circuitry comprises: a first capacitor coupled to an output of a first inverter of the low voltage domain circuitry, and a second capacitor coupled to an output of a second inverter of the low voltage domain circuitry to connect the high voltage domain devices; Capacitively coupling circuitry to the low voltage domain circuitry; a first transistor having a control terminal coupled to the first capacitor and a first terminal of a first resistor, a source / drain terminal coupled to a first node of the latch circuitry, and a drain / source terminal, which is coupled to a second terminal of the first resistor and the common high voltage domain node; and a second transistor having a control terminal coupled to the second capacitor and a first terminal of a second resistor, a source / drain terminal coupled to a second node of the latch circuitry, and a drain / source terminal which is coupled to a second terminal of the second resistor and the common high voltage domain node. Spannungspegelumsetzerschaltung nach Anspruch 7 oder 8, die ferner Folgendes umfasst: eine Überspannungsschutz-Schaltungsanordnung, die konfiguriert ist, die Spannungspegelumsetzerschaltung gegen Überspannung zu schützen, wobei die Überspannungsschutz-Schaltungsanordnung eine erste Klemmschaltungsanordnung, die mit einem Steueranschluss eines ersten Transistors der Ladungsverstärker-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, die Höhe der Spannung an dem Steueranschluss des ersten Transistors zu begrenzen, und eine zweite Klemmschaltungsanordnung, die mit einem Steueranschluss eines zweiten Transistors der Ladungsverstärker-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, die Höhe der Spannung an dem Steueranschluss des zweiten Transistors zu begrenzen, umfasst.Voltage level converter circuit after Claim 7 or 8th , further comprising: overvoltage protection circuitry configured to protect the voltage level converter circuit from overvoltage, the overvoltage protection circuitry comprising first clamp circuitry coupled to a control terminal of a first transistor of the charge amplifier circuitry and configured Limit of the voltage at the control terminal of the first transistor, and a second clamping circuit arrangement, which is coupled to a control terminal of a second transistor of the charge amplifier circuit arrangement and which is configured to limit the level of the voltage at the control terminal of the second transistor comprises. Spannungspegelumsetzerschaltung nach einem der Ansprüche 7-9, die ferner Folgendes umfasst: eine Gleichtaktabweisungs-Schaltungsanordnung, die konfiguriert ist, die Ausbreitung eines Gleichtaktfehlersignals zu der Latch-Schaltungsanordnung zu unterdrücken, wobei die Gleichtaktabweisungs-Schaltungsanordnung eine erste Klemmschaltungsanordnung, die mit einem Steueranschluss eines ersten Transistors der Ladungsverstärker-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, den Steueranschluss des ersten Transistors auf ein Spannungspotential des gemeinsamen Hochspannungsdomänenknoten zu ziehen, und eine zweite Klemmschaltungsanordnung, die mit einem Steueranschluss eines zweiten Transistors der Ladungsverstärker-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, den Steueranschluss des zweiten Transistors auf das Spannungspotential des gemeinsamen Hochspannungsdomänenknotens zu ziehen, umfasst.Voltage level converter circuit according to one of Claims 7 - 9 , which further comprises: common mode rejection circuitry configured to suppress the propagation of a common mode error signal to the latch circuitry, the common mode rejection circuitry comprising first clamping circuitry coupled to a control terminal of a first transistor of the charge amplifier circuitry configured to pull the control terminal of the first transistor to a voltage potential of the common high voltage domain node; and second clamp circuitry coupled to a control terminal of a second transistor of the charge amplifier circuitry and configured to set the control terminal of the second transistor to the voltage potential of the second transistor to draw common high-voltage domain node comprises. Spannungspegelumsetzerschaltung nach einem der Ansprüche 7-10, die ferner Folgendes umfasst: eine Bit-Nichtübereinstimmungskorrektur-Schaltungsanordnung, die konfiguriert ist, die Spannungsausgangssignale auf einen Wert zu zwingen, der der pegelverschobenen Version der Spannungseingangssignale entspricht, wobei die Bit-Nichtübereinstimmungskorrektur-Schaltungsanordnung Folgendes umfasst: eine Abtastschaltungsanordnung, die konfiguriert ist, die Spannungsausgangssignale abzutasten; eine Taktschaltungsanordnung, die konfiguriert ist, die Abtastschaltung zu steuern, die Spannungsausgangssignale mit einer speziellen Rate abzutasten; und eine Komparatorschaltungsanordnung, die konfiguriert ist, einen momentanen Logikpegel der Spannungseingangssignale mit einem abgetasteten Logikpegel der Spannungsausgangssignale zu vergleichen und ein Bitkorrektursignal zu der Niederspannungsdomänen-Schaltungsanordnung, die in die Hochspannungsdomänen-Schaltungsanordnung gekoppelt ist, auszugeben, um die Spannungsausgangssignale auf den Wert zu zwingen, der der pegelverschobenen Version der Spannungseingangssignale entspricht.Voltage level converter circuit according to one of Claims 7 - 10 , further comprising: bit mismatch correction circuitry configured to force the voltage output signals to a value that the level shifted version of the voltage input signals, the bit mismatch correction circuitry comprising: sampling circuitry configured to sample the voltage output signals; a clock circuit arrangement configured to control the sampling circuit to sample the voltage output signals at a specific rate; and comparator circuitry configured to compare a current logic level of the voltage input signals to a sampled logic level of the voltage output signals and output a bit correction signal to the low voltage domain circuitry coupled into the high voltage domain circuitry to force the voltage output signals to the value. which corresponds to the level shifted version of the voltage input signals. Spannungspegelumsetzerschaltung nach einem der Ansprüche 7-11, die ferner Folgendes umfasst: eine Phasenkorrektur-Schaltungsanordnung, die konfiguriert ist, Oszillationen an Knoten der Latch-Schaltungsanordnung zu dämpfen, wobei die Phasenkorrektur-Schaltungsanordnung ein Widerstand-Kondensator-Netz umfasst, das zwischen einem Ausgang der Latch-Schaltungsanordnung und Eingängen der Überspannungsschutz-Schaltungsanordnung gekoppelt ist.Voltage level converter circuit according to one of Claims 7 - 11 method further comprising: phase correction circuitry configured to attenuate oscillations at nodes of the latch circuitry, the phase correction circuitry comprising a resistor-capacitor network connected between an output of the latch circuitry and inputs of the overvoltage protection Circuit arrangement is coupled. Spannungspegelumsetzerschaltung nach einem der Ansprüche 7-12, wobei die Niederspannungsdomänen-Schaltungsanordnung einen ersten Inverter umfasst, der in Reihe mit einem zweiten Inverter gekoppelt ist, und wobei der erste Inverter und der zweite Inverter konfiguriert sind, die Spannungseingangssignale zu erzeugen, und/oder wobei die Latch-Schaltungsanordnung einen ersten Latch-Inverter und einen zweiten Latch-Inverter umfasst, wobei ein Ausgang des ersten Latch-Inverters mit einem Eingang des zweiten Latch-Inverters an einem ersten Knoten der Latch-Schaltungsanordnung gekoppelt ist und ein Ausgang des zweiten Latch-Inverters mit einem Eingang des ersten Latch-Inverters an einem zweiten Knoten der Latch-Schaltungsanordnung gekoppelt ist.Voltage level converter circuit according to one of Claims 7 - 12 wherein the low-voltage domain circuitry comprises a first inverter coupled in series with a second inverter, and wherein the first inverter and the second inverter are configured to generate the voltage input signals, and / or wherein the latch circuitry comprises a first latch. An inverter and a second latch inverter, wherein an output of the first latch inverter is coupled to an input of the second latch inverter at a first node of the latch circuit and an output of the second latch inverter is coupled to an input of the first latch inverter. Inverter is coupled to a second node of the latch circuitry. Spannungspegelumsetzerschaltung nach einem der Ansprüche 7-13, die ferner Folgendes umfasst: eine Pufferschaltungsanordnung, die an einem Eingangsanschluss mit einem Knoten der Latch-Schaltungsanordnung gekoppelt ist und die konfiguriert ist, an einem Ausgangsanschluss die Spannungsausgangssignale mit Bezug auf den gemeinsamen Hochspannungsdomänenknoten zu erzeugen.Voltage level converter circuit according to one of Claims 7 - 13 , further comprising: buffer circuitry coupled at an input terminal to a node of the latch circuitry and configured to generate at an output terminal the voltage output signals with respect to the common high voltage domain node. Verfahren, das Folgendes umfasst: durch eine Ladungsverstärker-Schaltungsanordnung einer Spannungspegelumsetzerschaltung Empfangen eines Eingabebits als Eingabe von einer Niederspannungsdomänen-Schaltungsanordnung der Spannungspegelumsetzerschaltung und in Reaktion darauf Ansteuern einer Latch-Schaltungsanordnung der Spannungspegelumsetzerschaltung, ein Ausgabebit zu speichern, das eine pegelverschobene Version des Eingabebits ist.A method comprising: by charge amplifier circuitry of a voltage level shifter circuit receiving an input bit as input from a low voltage domain circuitry of the voltage level shifter circuit and in response thereto driving a latch circuitry of the voltage level shifter circuit to store an output bit that is a level shifted version of the input bit. Verfahren nach Anspruch 15, das ferner Folgendes umfasst: Verhindern, dass die Spannungspegelumsetzerschaltung Überspannung ausgesetzt wird, durch eine Überspannungsschutz-Schaltungsanordnung der Spannungspegelumsetzerschaltung, und/oder Unterdrücken der Ausbreitung eines Gleichtaktfehlersignals zu der Latch-Schaltungsanordnung durch eine Gleichtaktabweisungs-Schaltungsanordnung der Spannungspegelumsetzerschaltung, und/oder Zwingen des Ausgabebits auf einen Wert, der der pegelverschobenen Version des Ausgabebits entspricht, durch eine Bit-Nichtübereinstimmungskorrektur-Schaltungsanordnung der Spannungspegelumsetzerschaltung, und/oder Dämpfen von Oszillationen an Knoten der Latch-Schaltungsanordnung durch eine Phasenkorrektur-Schaltungsanordnung der Spannungspegelumsetzerschaltung.Method according to Claim 15 further comprising preventing the voltage level shifter circuit from being over-voltageed by overvoltage protection circuitry of the voltage level shifter circuit, and / or suppressing the propagation of a common mode error signal to the latch circuitry through common mode rejection circuitry of the voltage level shifter circuit, and / or forcing the output bit to a value corresponding to the level shifted version of the output bit by a bit mismatch correction circuitry of the voltage level shifter circuit, and / or attenuating oscillations to nodes of the latch circuitry by a phase correction circuitry of the voltage level shifter circuit. Spannungspegelumsetzerschaltung, die Folgendes umfasst: eine Niederspannungsdomänen-Schaltungsanordnung, die konfiguriert ist, Spannungseingangssignale mit Bezug auf einen Niederspannungsdomänenmasseknoten zu erzeugen; eine Hochspannungsdomänen-Schaltungsanordnung, die mit der Niederspannungsdomänen-Schaltungsanordnung kapazitiv gekoppelt ist und die konfiguriert ist, Spannungsausgangssignale mit Bezug auf einen gemeinsamen Hochspannungsdomänenknoten, die einer pegelverschobenen Version der Spannungseingangssignale entsprechen, zu erzeugen; und eine Korrektursteuerungs-Schaltungsanordnung, die in einer Rückkopplungsschleife zwischen der Niederspannungsdomänen-Schaltungsanordnung und der Hochspannungsdomänen-Schaltungsanordnung gekoppelt ist; wobei die Hochspannungsdomänen-Schaltungsanordnung eine Ladungsverstärker-Schaltungsanordnung umfasst, die konfiguriert ist, die Spannungseingangssignale als Eingabe zu empfangen und die Latch-Schaltungsanordnung anzusteuern, die Spannungsausgangssignale basierend auf den Spannungseingangssignalen zu erzeugen, und wobei die Korrektursteuerungs-Schaltungsanordnung konfiguriert ist, die Spannungsausgangssignale als Eingabe zu empfangen und die Niederspannungsdomänen-Schaltungsanordnung anzusteuern, die Spannungseingangssignale basierend auf den Spannungsausgangssignalen zu erzeugen.A voltage level shifter circuit, comprising: low voltage domain circuitry configured to generate voltage input signals with respect to a low voltage domain ground node; high voltage domain circuitry capacitively coupled to the low voltage domain circuitry and configured to generate voltage output signals with respect to a common high voltage domain node corresponding to a level shifted version of the voltage input signals; and correction control circuitry coupled in a feedback loop between the low voltage domain circuitry and the high voltage domain circuitry; wherein the high voltage domain circuitry comprises charge amplifier circuitry configured to receive the voltage input signals as input and to drive the latch circuitry, generate the voltage output signals based on the voltage input signals, and wherein the correction control circuitry is configured to input the voltage output signals to receive and the low-voltage domains To drive circuitry to generate the voltage input signals based on the voltage output signals. Spannungspegelumsetzerschaltung nach Anspruch 17, wobei die Ladungsverstärker-Schaltungsanordnung einen ersten Signalzweig und einen zweiten Signalzweig umfasst und wobei jeder aus dem ersten Signalzweig und dem zweiten Signalzweig einen Kondensator, einen Widerstand und einen Transistor umfasst, die in einer Topologie angeordnet sind, um als ein Ladungsverstärker für einen entsprechenden Knoten der Latch-Schaltungsanordnung zu funktionieren, wobei optional der Kondensator und der Widerstand jedes aus dem ersten Signalzweig und dem zweiten Signal in einer Topologie angeordnet sind, um als ein Hochpassfilter zu funktionieren.Voltage level converter circuit after Claim 17 wherein the charge amplifier circuitry comprises a first signal branch and a second signal branch, and wherein each of the first signal branch and the second signal branch comprises a capacitor, a resistor, and a transistor arranged in a topology to act as a charge amplifier for a corresponding node optionally, the capacitor and the resistor of each of the first signal branch and the second signal are arranged in a topology to function as a high pass filter. Spannungspegelumsetzerschaltung, die Folgendes umfasst: eine Latch-Schaltungsanordnung, die konfiguriert ist, ein Ausgabebit, das eine pegelverschobene Version eines Eingabebits ist, zu speichern; und eine Rückkopplungsschaltungsanordnung, die konfiguriert ist, das Ausgabebit auf die pegelverschobene Version des Eingabebits wiederherzustellen in Reaktion auf eine Änderung des Logikzustands in dem Ausgabebit bei fehlender Änderung des Logikzustands in dem Eingabebit.A voltage level shifter circuit comprising: a latch circuit configured to store an output bit that is a level shifted version of an input bit; and a feedback circuitry configured to restore the output bit to the level shifted version of the input bit in response to a change in the logic state in the output bit in the absence of a change in logic state in the input bit. Spannungspegelumsetzerschaltung nach Anspruch 19, wobei die Rückkopplungsschaltungsanordnung eine Oszillatorschaltungsanordnung umfasst, die konfiguriert ist, in einer Niederspannungsdomäne der Spannungspegelumsetzerschaltung zu arbeiten, während die Latch-Schaltungsanordnung konfiguriert ist, in einer Hochspannungsdomäne der Spannungspegelumsetzerschaltung zu arbeiten, und wobei die Oszillatorschaltungsanordnung konfiguriert ist, ein Signal mit einer Frequenz auszugeben, die die Auflösung für die Rückkopplungsschaltungsanordnung repräsentiert, um den Logikzustand des Ausgabebits und des Eingabebits zu überwachen, und/oder wobei die Rückkopplungsschaltungsanordnung eine Oszillatorschaltungsanordnung umfasst, die konfiguriert ist, in einer Hochspannungsdomäne der Spannungspegelumsetzerschaltung zu arbeiten, während die Latch-Schaltungsanordnung konfiguriert ist, in der Hochspannungsdomäne der Spannungspegelumsetzerschaltung zu arbeiten, und wobei die Oszillatorschaltungsanordnung konfiguriert ist, ein Signal mit einer Frequenz auszugeben, die die Auflösung für die Rückkopplungsschaltungsanordnung repräsentiert, um den Logikzustand des Ausgabebits und des Eingabebits zu überwachen, und/oder wobei die Rückkopplungsschaltungsanordnung konfiguriert ist, den Logikzustand des Eingabebits und des Ausgabebits mit einer Frequenz zu überwachen, die eine Funktion eines Oszillatortaktsignals ist, und/oder wobei die Rückkopplungsschaltungsanordnung konfiguriert ist, eine Nichtübereinstimmung zwischen dem Logikzustand des Eingabebits und dem Logikzustand des Ausgabebits zu bestimmen und die Latch-Schaltungsanordnung zu steuern, das Ausgabebit zu speichern, das die pegelverschobene Version des Eingabebits ist, und/oder wobei die Spannungspegelumsetzerschaltung ferner eine Ladungsverstärker-Schaltungsanordnung umfasst, die konfiguriert ist, das Eingabebit als eine Eingabe zu empfangen und in Reaktion darauf die Latch-Schaltungsanordnung anzusteuern, das Ausgabebit, das die pegelverschobene Version des Eingabebits ist, zu speichern.Voltage level converter circuit after Claim 19 wherein the feedback circuitry comprises oscillator circuitry configured to operate in a low voltage domain of the voltage level shifter circuit while the latch circuitry is configured to operate in a high voltage domain of the voltage level shifter circuitry, and wherein the oscillator circuitry is configured to output a signal having a frequency. which represents the resolution for the feedback circuitry to monitor the logic state of the output bit and the input bit, and / or wherein the feedback circuitry comprises oscillator circuitry configured to operate in a high voltage domain of the voltage level shifter circuit while the latch circuitry is configured of the high voltage domain of the voltage level shifter circuit, and wherein the oscillator circuitry is configured to produce a signal having a Fr. output representing the resolution for the feedback circuitry to monitor the logic state of the output bit and the input bit, and / or wherein the feedback circuitry is configured to monitor the logic state of the input bit and the output bit at a frequency that is a function of an oscillator clock signal , and / or wherein the feedback circuitry is configured to determine a mismatch between the logic state of the input bit and the logic state of the output bit and control the latch circuitry to store the output bit that is the level shifted version of the input bit, and / or wherein Voltage level shifter circuit further comprises charge amplifier circuitry configured to receive the input bit as an input and responsively actuate the latch circuitry, the output bit representing the level shifted version of the input signal bebits is to save.
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