DE10026622A1

DE10026622A1 - Drive circuit for transistors in high voltage integrated circuit, has protection module connected to signal lines, that prevents logical circuit from changing the logic signal, if voltage of both signal lines are varied in transition

Info

Publication number: DE10026622A1
Application number: DE10026622A
Authority: DE
Inventors: Yasunori Kurihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-11-19
Filing date: 2000-05-29
Publication date: 2001-06-07
Also published as: KR20010049440A; KR100363144B1; JP2001145370A

Abstract

The logic module comprised by inverters i.e. NOT gates (6,7) and a flip-flop (13) is connected to primary and secondary signal lines for driving transistors, based on voltage of the signal lines. The protection module (30) connected to the signal lines, prevents logic circuit from changing the logic signal, if voltage of both the signal lines are varied i.e. in transition.

Description

Die vorliegende Erfindung bezieht sich auf eine Treiberschal tung und im spezielleren auf eine Leistungsvorrichtungs-Trei berschaltung, die eine Schutzschaltung zum Verhindern einer Fehlfunktion aufweist, die aus einem dv/dt-Einschwing- bzw. Übergangssignal resultiert.The present invention relates to a driver scarf tion and in particular on a performance device trei circuit which is a protective circuit to prevent a Malfunction resulting from a dv / dt transient or Transition signal results.

Fig. 4 zeigt ein Schaltungsdiagramm einer Leistungsvorrich tungs-Treiberschaltung 200 des einschlägigen Standes der Technik zur Verwendung in einer integrierten Schaltung mit hoher Spannung (Hochspannungs-IC oder HVIC) und dergleichen. Eine Treiberschaltung HD für eine Leistungsvorrichtung mit hohem Potential weist eine Schutzschaltung 130 zwischen Inverterschaltungen 106, 107 und einer RS-Fliflopschaltung 113 auf, um eine Fehlfunktion zu verhindern, die aufgrund eines dv/dt-Übergangssignals entsteht. Fig. 4 is a circuit diagram showing a Leistungsvorrich tung driver circuit 200 of the related art for use in an integrated circuit with a high voltage (high voltage IC or HVIC) and the like. A driver circuit HD for a high potential power device has a protection circuit 130 between inverter circuits 106 , 107 and an RS flip-flop circuit 113 to prevent malfunction caused by a dv / dt transition signal.

In Anbetracht der Tatsache, daß eine dv/dt-Einschwing- bzw. Stoßspannung, die gleichzeitig an DMOS-Transistoren 102 und 103 erzeugt wird, zu einem gleichzeitigen Spannungsabfall an Widerständen 104 und 105 führt, hat die Schutzschaltung 130 die Funktion, den Betrieb der RS-Flipflopschaltung 113 durch Anlegen eines "L"-Signals (low potential oder Niedrigpoten tial-Signals) sowohl an einen Setzeingang S also auch an einen Rücksetzeingang R der RS-Flipflopschaltung 113 zu mas kieren, wenn beide Inverterschaltungen 106 und 107 ein "H"- Signal (high potential oder Hochpotential-Signal) abgeben. In view of the fact that a dv / dt transient voltage which is generated simultaneously on DMOS transistors 102 and 103 leads to a simultaneous voltage drop across resistors 104 and 105 , the protective circuit 130 has the function of operating the RS flip-flop circuit 113 by applying an "L" signal (low potential or low-potential signal) to both a set input S and also to a reset input R of the RS flip-flop circuit 113 to mask when both inverter circuits 106 and 107 are "H""- Give signal (high potential or high potential signal).

Die Schutzschaltung 130 beinhaltet NAND-Schaltungen 108 und 109, die mit den Ausgängen der Inverterschaltungen 106 bzw. 107 verbunden sind, eine UND-Schaltung 110 mit einem mit dem Ausgang der Inverterschaltung 106 verbundenen ersten Eingang und einem mit dem Ausgang der Inverterschaltung 107 verbunde nen zweiten Eingang, eine NOR-Schaltung 111 mit einem mit dem Ausgang der NAND-Schaltung 108 verbundenen ersten Eingang und mit einem mit dem Ausgang der UND-Schaltung 110 verbundenen zweiten Eingang, sowie eine NOR-Schaltung 112 mit einem mit dem Ausgang der NAND-Schaltung 109 verbundenen ersten Eingang und mit einem mit dem Ausgang der UND-Schaltung 110 verbunde nen zweiten Eingang. Die Ausgänge der NOR-Schaltungen 111 und 112 sind mit dem Setzeinang S bzw. dem Rücksetzeingang R der RS-Flipflopschaltung 113 verbunden.The protection circuit 130 includes NAND circuits 108 and 109 connected to the outputs of the inverter circuits 106 and 107 , an AND circuit 110 with a first input connected to the output of the inverter circuit 106 , and one connected to the output of the inverter circuit 107 second input, a NOR circuit 111 with a first input connected to the output of NAND circuit 108 and with a second input connected to the output of AND circuit 110 , and a NOR circuit 112 with one connected to the output of NAND Circuit 109 connected first input and having a second input connected to the output of the AND circuit 110 NEN. The outputs of the NOR circuits 111 and 112 are connected to the set input S and the reset input R of the RS flip-flop circuit 113 .

Weitere Komponenten, deren Beschreibung an dieser Stelle weg gelassen wird, werden nachfolgend in Verbindung mit den bevorzugten Ausführungsbeispielen der vorliegenden Erfindung ausführlich erläutert.Other components whose description is gone at this point are left in connection with the preferred embodiments of the present invention explained in detail.

Fig. 5 zeigt ein Zeitsteuerungsdiagramm zur Erläuterung der Arbeitsweise der Schutzschaltung 130. In Fig. 5 sind die Betriebs-Schwellenspannungen Vth106 und Vth107 der jeweiligen Inverterschaltungen 106 und 107 aufgrund von Herstellungs schwankungen mit folgender Beziehung zueinander dargestellt: Vth106 < Vth107. Fig. 5 is a timing chart for explaining the operation of the protection circuit 130. In Fig. 5, the operating threshold voltages Vth106 and Vth107 of the respective inverter circuits 106 and 107 are shown due to manufacturing fluctuations with the following relationship: Vth106 <Vth107.

Es sei angenommen, daß von dem Ausgang Q der RS-Flipflop schaltung 113 das "L"-Signal (das Signal mit niedrigem Poten tial) abgegeben wird, bevor die Entstehung des dv/dt-Über gangssignals erfolgt. Ein Problem bei der Leistungsvorrich tungs-Treiberschaltung gemäß dem Stand der Technik wird nun unter Bezugnahme auf die Fig. 4 und 5 beschrieben.It is assumed that the "Q" signal (the signal with a low potential) is emitted from the output Q of the RS flip-flop circuit 113 before the generation of the dv / dt transition signal takes place. A problem with the prior art power device driver circuit will now be described with reference to FIGS. 4 and 5.

Bei der Treiberschaltung HD für eine Leistungsvorrichtung mit hohem Potential wird ein schnelles dv/dt-Übergangssignal auf einer von einem Verbindungspunkt N1 zu den Anoden von Dioden 120 und 121 verlaufenden Leitung in Abhängigkeit von einem Schaltzustand einer Halbbrücken-Leistungsvorrichtung 152 erzeugt.In the driver circuit HD for a high-potential power device, a fast dv / dt transition signal is generated on a line running from a connection point N1 to the anodes of diodes 120 and 121 depending on a switching state of a half-bridge power device 152 .

Aufgrund des Vorhandenseins einer parasitären Kapazität C zwischen Drain und Source der DMOS-Transistoren 102 und 103 wird die dv/dt-Einschwing- bzw. Übergangsspannung, die sich als Produkt C . dv/dt aus der parasitären Kapazität C und dem dv/dt-Übergangssignal ergibt, gleichzeitig an den DMOS-Tran sistoren 102 und 103 erzeugt.Due to the presence of a parasitic capacitance C between the drain and source of the DMOS transistors 102 and 103 , the dv / dt transient or transition voltage, which is the product C. dv / dt results from the parasitic capacitance C and the dv / dt transition signal, simultaneously produced on the DMOS transistors 102 and 103 .

Die Erzeugung einer solchen dv/dt-Einschwing- bzw. Übergangs spannung verursacht gleichzeitig einen Spannungsabfall an den Widerständen 104 und 105, was dazu führt, daß die in Fig. 5 mit NA1 und NA2 bezeichneten Spannungen an die Inverterschal tungen 106 bzw. 107 angelegt werden.The generation of such a dv / dt transient or transition voltage simultaneously causes a voltage drop across the resistors 104 and 105 , which leads to the fact that in Fig. 5 with NA1 and NA2 voltages applied to the inverter circuits 106 and 107 , respectively become.

Dies ist äquivalent zu der Beaufschlagung der Inverterschal tungen 106 bzw. 107 mit "L"-Signalen zum Zeitpunkt t1. Die Inverterschaltungen 106 und 107 invertieren die angelegten "L"-Signale, so daß sie zu dem Zeitpunkt t1 "H"-Signale abge ben, die in Fig. 5 mit NB und NC bezeichnet sind.This is equivalent to the application of the inverter circuits 106 and 107 with "L" signals at time t1. The inverter circuits 106 and 107 invert the applied "L" signals so that they output at the time t1 "H" signals, which are designated in FIG. 5 with NB and NC.

Die den jeweiligen Inverterschaltungen 106 und 107 zugeführ ten Eingangsspannungswerte steigen mit der Zeit an. Wenn diese Eingangsspannungswerte die Betriebs-Schwellenspannungen Vth106 und Vth107 der Inverterschaltungen 106 bzw. 107 über schreiten (wobei dies äquivalent mit der Beaufschlagung der Inverterschaltungen 106 bzw. 107 mit "H"-Signalen ist), dann invertieren die Inverterschaltungen 106 und 107 die zugeführ ten "H"-Signale, so daß sie jeweils "L"-Signale an ihren Aus gängen abgeben.The input voltage values supplied to the respective inverter circuits 106 and 107 increase with time. When this input voltage values, the operating threshold voltages Vth106 and Vth107 of the inverter circuits 106 and 107 via stride (this being equivalent to the loading of the inverter circuits 106 and 107 is "H" signals), then invert the inverter circuits 106 and 107, the associated guide th "H" signals so that they emit "L" signals at their outputs.

Aufgrund der Beziehung Vth106 < Vth107 ist das von der Inver terschaltung 106 abgegebene "L"-Signal gegenüber dem von der Inverterschaltung 107 abgegebenen "L"-Signal verzögert. Due to the relationship Vth106 <Vth107, the "L" signal output by the inverter circuit 106 is delayed compared to the "L" signal output by the inverter circuit 107 .

Die NAND-Schaltungen 108 und 109 geben invertierte Versionen der Ausgangssignale von den Inverterschaltungen 106 und 107 ab, wie sie in Fig. 5 mit ND bzw. NE bezeichnet sind. Die UND-Schaltung 110 gibt während der Zeitdauer (zwischen den Zeitpunkten t1 und t2), in der beide Inverterschaltungen 106 und 107 das "H"-Signal abgeben, ein "H"-Signal ab, das in Fig. 5 mit NF bezeichnet ist.NAND circuits 108 and 109 output inverted versions of the output signals from inverter circuits 106 and 107 , as denoted by ND and NE in FIG. 5, respectively. The AND circuit 110 outputs an "H" signal during the period (between the times t1 and t2) in which both inverter circuits 106 and 107 output the "H" signal, which is denoted by NF in FIG. 5 .

Die NOR-Schaltung 111 erhält das "H"-Signal von der NAND- Schaltung 108 vor dem Zeitpunkt t1, das "H"-Signal von der UND-Schaltung 110 zwischen den Zeitpunkten t1 und t2 und das "H"-Signal von der NAND-Schaltung 108 nach dem Zeitpunkt t3. Die NOR-Schaltung 111 erhält jedoch das "H"-Signal weder von der NAND-Schaltung 108 noch von der UND-Schaltung 110 zwi schen den Zeitpunkten t2 und t3.NOR circuit 111 receives the "H" signal from NAND circuit 108 before time t1, the "H" signal from AND circuit 110 between times t1 and t2 and the "H" signal from NAND circuit 108 after time t3. However, the NOR circuit 111 receives the "H" signal from neither the NAND circuit 108 nor from the AND circuit 110 between the times t2 and t3.

Dies führt dazu, daß an den Setzeingang S der RS-Flipflop schaltung 113 zwischen den Zeitpunkten t2 und t3 ein "H"- Signal angelegt wird, wie es in Fig. 5 mit S bezeichnet ist. Als Ergebnis hiervon gibt der Ausgang Q der RS-Flipflopschal tung 113 nach dem Zeitpunkt t2 ein in Fig. 5 mit Q bezeichne tes "H"-Signal ab, so daß eine Fehlfunktion entsteht.This leads to the fact that an "H" signal is applied to the set input S of the RS flip-flop circuit 113 between the times t2 and t3, as denoted by S in FIG. 5. As a result of this, the output Q of the RS flip-flop circuit 113 outputs a "H" signal designated Q in FIG. 5 after the time t2, so that a malfunction occurs.

Eine solche Fehlfunktion ergibt sich nicht nur aus der Diffe renz in den Betriebs-Schwellenspannungen zwischen den Inver terschaltungen 106 und 107, sondern auch aus einer Differenz der parasitären Kapazitäten zwischen den DMOS-Transistoren 102 und 103, einer Differenz zwischen den Widerstandswerten der Widerstände 104 und 105 und dergleichen und läßt sich bei der Herstellung nicht vermeiden.Such a malfunction results not only from the difference in the operating threshold voltages between the inverter circuits 106 and 107 , but also from a difference in the parasitic capacitances between the DMOS transistors 102 and 103 , a difference between the resistance values of the resistors 104 and 105 and the like and cannot be avoided during production.

Eine Aufgabe der vorliegenden Erfindung besteht daher in der Angabe einer Leistungsvorrichtungs-Treiberschaltung, die in der Lage ist, eine Fehlfunktion als Ergebnis eines dv/dt- Übergangssignals selbst dann in geeigneter Weise zu vermeiden, wenn aufgrund von Herstellungsschwankungen eine Differenz in den Betriebs-Schwellenspannungen zwischen den Inverterschaltungen vorhanden ist.An object of the present invention is therefore in Specification of a power device driver circuit, which in capable of malfunctioning as a result of a dv / dt Transition signal even then in a suitable manner avoid if due to manufacturing fluctuations Difference in the operating threshold voltages between the Inverter circuits are present.

Gelöst wird diese Aufgabe erfindungsgemäß durch eine Treiber schaltung, wie sie im Anspruch 1 angegeben ist.According to the invention, this object is achieved by a driver circuit as specified in claim 1.

Gemäß einem ersten Gesichtspunkt schafft die Erfindung eine Treiberschaltung, die folgendes aufweist: eine Logikschal tung, die mit einer ersten und einer zweiten Signalleitung verbunden ist, zum Erzeugen eines Logiksignals zum Treiben einer Schaltung in einer nachfolgenden Stufe auf der Basis eines ersten Potentials auf der ersten Signalleitung und eines zweiten Potentials auf der zweiten Signalleitung; und eine Schutzschaltung, die unabhängig von der Logikschaltung mit der ersten und der zweiten Signalleitung verbunden ist, wobei die Schutzschaltung einen Schutzvorgang ausführt, um zu verhindern, daß die Logikschaltung das Logiksignal verändert, wenn sowohl das erste als auch das zweite Potential sich in Übergangszuständen befinden.In a first aspect, the invention provides one Driver circuit comprising: a logic scarf device with a first and a second signal line is connected to generate a logic signal for driving based on a circuit in a subsequent stage a first potential on the first signal line and a second potential on the second signal line; and a protection circuit that is independent of the logic circuit is connected to the first and second signal lines, wherein the protection circuit performs a protection operation to prevent the logic circuit from changing the logic signal, when both the first and the second potential are in Transition states.

Gemäß dem ersten Gesichtspunkt der vorliegenden Erfindung ist die Schutzschaltung unabhängig von der Logikschaltung mit der ersten und der zweiten Signalleitung verbunden. Wenn ein dv/dt-Übergangssignal erzeugt wird, so daß sowohl das erste als auch das zweite Potential stoßartigen Übergangszuständen ausgesetzt werden, ist die Schutzschaltung in der Lage, den Schutzvorgang für eine längere Zeitdauer auszuführen, als die Logikschaltung die Übergangszustände detektiert.According to the first aspect of the present invention the protection circuit regardless of the logic circuit with the first and the second signal line connected. When a dv / dt transition signal is generated so that both the first as well as the second potential of jerky transition states are exposed, the protection circuit is able to Perform protection for a longer period of time than that Logic circuit detects the transition states.

Die Treiberschaltung kann somit eine Fehlfunktion als Ergeb nis der dv/dt-Übergangsspannung in geeigneter Weise vermei den, wenn aufgrund von Herstellungsschwankungen eine Änderung bzw. Differenz in den Kennlinien der die Logikschaltung bil denden Vorrichtungen auftritt.The driver circuit can thus malfunction as a result Avoid the dv / dt junction voltage in a suitable manner if there is a change due to manufacturing fluctuations or difference in the characteristics of the logic circuit bil end devices occurs.

Gemäß einem zweiten Gesichtspunkt der vorliegenden Erfindung beinhaltet die Logikschaltung in der Treiberschaltung vorzugsweise eine erste Vorrichtung, die mit der ersten Signal leitung zum Unterscheiden von Logikwerten mit dem ersten Potential verbunden ist, sowie eine zweite Vorrichtung, die mit der zweiten Signalleitung zum Unterscheiden von Logikwer ten mit dem zweiten Potential verbunden ist.According to a second aspect of the present invention preferably includes the logic circuit in the driver circuit a first device with the first signal line to distinguish logic values with the first Potential is connected, as well as a second device that with the second signal line to distinguish logic users ten is connected to the second potential.

Die Schutzschaltung beinhaltet eine dritte Vorrichtung, die mit der ersten Signalleitung zum Unterscheiden von Logikwer ten mit dem ersten Potential verbunden ist, sowie eine vierte Vorrichtung, die mit der zweiten Signalleitung zum Unter scheiden von Logikwerten mit dem zweiten Potential verbunden ist.The protection circuit includes a third device, the with the first signal line to distinguish logic users ten is connected to the first potential, and a fourth Device connected to the second signal line to the sub separate logic values associated with the second potential is.

Gemäß dem zweiten Gesichtspunkt der vorliegenden. Erfindung können die Betriebs-Schwellenspannungen der ersten, zweiten, dritten und vierten Vorrichtung derart eingestellt werden, daß die niedrigere der Betriebs-Schwellenspannungen der drit ten und der vierten Vorrichtung höher ist als die höhere der Betriebs-Schwellenspannungen der ersten und der zweiten Vor richtung.According to the second aspect of the present. invention can the operating threshold voltages of the first, second, third and fourth device can be set such that the lower of the third threshold operating voltages th and the fourth device is higher than the higher of Operating threshold voltages of the first and second pre direction.

Wenn eine dv/dt-Übergangsspannung erzeugt wird und dadurch sowohl das erste als auch das zweite Potential zu Übergängen von hoch nach niedrig veranlaßt werden, kann die Schutzschal tung den Schutzvorgang für eine längere Zeitdauer ausführen, als die Logikschaltung die Übergangszustände feststellt.When a dv / dt junction voltage is generated and thereby both the first and the second potential for transitions can be caused from high to low, the protective scarf the protection process for a longer period of time, when the logic circuit detects the transition states.

Gemäß einem dritten Gesichtspunkt ist bei der genannten Trei berschaltung vorzugsweise die niedrigere der Betriebs-Schwel lenspannungen der dritten und der vierten Vorrichtung höher als die höhere der Betriebs-Schwellenspannungen der ersten und der zweiten Vorrichtung.According to a third point of view, the Trei switching preferably the lower of the operating smolder Lens voltages of the third and fourth devices higher than the higher of the operating threshold voltages of the first and the second device.

Wenn gemäß dem dritten Gesichtspunkt der vorliegenden Erfin dung das erste und das zweite Potential Übergängen von hoch nach niedrig ausgesetzt werden, stellen die dritte und die vierte Vorrichtung die Übergänge früher fest als die erste und die zweite Vorrichtung. Somit kann die Schutzschaltung den Schutzvorgang beginnen, bevor die Logikschaltung die Übergangszustände feststellt.If, according to the third aspect of the present invention the first and second potential transitions from high after being exposed low, put the third and the fourth fix the transitions earlier than the first and the second device. Thus the protection circuit start the protection process before the logic circuit the Transition states.

Wenn das erste und das zweite Potential einen Übergang von niedrig nach hoch erfahren, stellen ferner die dritte und die vierte Vorrichtung die Übergangszustände später fest als die erste und die zweite Vorrichtung. Die Schutzschaltung kann somit den Schutzvorgang für eine vorbestimmte Zeitdauer fort setzen, nachdem die Logikschaltung die Erfassung der Über gangszustände abgeschlossen hat.If the first and the second potential transition from experienced low to high, further represent the third and the fourth device determines the transition states later than that first and second devices. The protection circuit can thus continue the protection process for a predetermined period of time put after the logic circuit capturing the over gangs has completed.

Gemäß einem vierten Gesichtspunkt weisen bei der genannten Treiberschaltung die Logikschaltung und die Schutzschaltung vorzugsweise folgendes auf: einen ersten, zweiten, dritten und vierten Inverter, die als erste, zweite, dritte bzw. vierte Vorrichtung dienen; einen fünften Inverter, der mit einem Ausgang der ersten Vorrichtung verbunden ist; eine erste NOR-Schaltung, von der ein erster Eingangsanschluß mit einem Ausgang des fünften Inverters verbunden ist; einen sechsten Inverter, der mit einem Ausgang der zweiten Vorrich tung verbunden ist; eine zweite NOR-Schaltung, von der ein erster Eingangsanschluß mit einem Ausgang des sechsten hnver ters verbunden ist; ein Flipflop, von dem ein erster Ein gangsanschluß mit einem Ausgang der ersten NOR-Schaltung ver bunden ist und ein zweiter Eingangsanschluß mit einem Ausgang der zweiten NOR-Schaltung verbunden ist; und eine UND-Schal tung, von der ein erster Eingangsanschluß mit einem Ausgang der dritten Vorrichtung verbunden ist, ein zweiter Eingangs anschluß mit einem Ausgang der vierten Vorrichtung verbunden ist und ein Ausgangsanschluß mit einem zweiten Eingangs anschluß der ersten NOR-Schaltung sowie einem zweiten Ein gangsanschluß der zweiten NOR-Schaltung verbunden ist.According to a fourth point of view, the said Driver circuit, the logic circuit and the protection circuit preferably the following: a first, second, third and fourth inverters, which are the first, second, third and fourth device serve; a fifth inverter with an output of the first device is connected; a first NOR circuit, of which a first input terminal with an output of the fifth inverter is connected; one sixth inverter with an output of the second device device is connected; a second NOR circuit, one of which first input connection with an output of the sixth hnver ters is connected; a flip-flop, a first one of which ver connection with an output of the first NOR circuit ver is bound and a second input connector with an output is connected to the second NOR circuit; and an AND scarf device, of which a first input connection with an output connected to the third device, a second input Connection connected to an output of the fourth device and an output terminal with a second input connection of the first NOR circuit and a second on Gangsanschluß the second NOR circuit is connected.

Gemäß dem vierten Gesichtspunkt der vorliegenden Erfindung können die Logikschaltung und die Schutzschaltung eine einfache Schaltungskonfiguration unter Verwendung von logischen Gattern aufweisen.According to the fourth aspect of the present invention the logic circuit and the protection circuit can be a simple one Circuit configuration using logic Have gates.

Gemäß einem fünften Gesichtspunkt der vorliegenden Erfindung weist eine Treiberschaltung folgendes auf: eine Logikschal tung zum Erzeugen eines Logiksignals zum Treiben einer Schal tung in einer nachfolgenden Stufe auf der Basis eines ersten Potentials auf einer ersten Signalleitung und eines zweiten Potentials auf einer zweiten Signalleitung; und eine Schutz schaltung zum Detektieren des Auftretens von Übergangszustän den sowohl des ersten als auch des zweiten Potentials für eine längere Zeitdauer als die Logikschaltung die Übergangs zustände detektiert, um eine Schutzoperation auszuführen, damit verhindert wird, daß die Logikschaltung das Logiksignal während dieser Zeitdauer verändert.According to a fifth aspect of the present invention a driver circuit has the following: a logic scarf device for generating a logic signal for driving a scarf in a subsequent stage based on a first Potential on a first signal line and a second Potential on a second signal line; and a protection circuit for detecting the occurrence of transition states that of both the first and the second potential for a longer period of time than the logic circuit the transition conditions detected to perform a protection operation, thus preventing the logic circuit from receiving the logic signal changed during this period.

Gemäß dem fünften Gesichtspunkt der vorliegenden Erfindung kann dann, wenn eine dv/dt-Übergangsspannung erzeugt wird, die sowohl das erste als auch das zweite Potential zu Über gängen veranlaßt, die Schutzschaltung den Schutzvorgang für eine längere Zeitdauer ausführen als die Logikschaltung die Übergangszustände feststellt.According to the fifth aspect of the present invention if a dv / dt transition voltage is generated, which have both the first and the second potential gears caused the protection circuit to protect the run for a longer period of time than the logic circuit Transition states.

Die Treiberschaltung gemäß dem fünften Gesichtspunkt ist somit in der Lage, eine Fehlfunktion in geeigneter Weise zu vermeiden, die aus der dv/dt-Übergangsspannung resultiert, wenn aufgrund von Herstellungsschwankungen Schwankungen in den Kennlinien zwischen den die Logikschaltung bildenden Vor richtungen auftreten.The driving circuit according to the fifth aspect is thus able to malfunction appropriately avoid that results from the dv / dt transition voltage, if due to manufacturing fluctuations fluctuations in the characteristic curves between the logic circuit forming directions occur.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines bevorzugten Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen: The invention and developments of the invention are in following one based on the graphic representations preferred embodiment explained in more detail. In the Drawings show:

Fig. 1 ein Schaltungsdiagramm einer Leistungsvorrichtungs- Treiberschaltung gemäß einem bevorzugten Ausfüh rungsbeispiel der vorliegenden Erfindung; Fig. 1 is a circuit diagram of a driving circuit according to a preferred Leistungsvorrichtungs- exporting approximately example of the present invention;

Fig. 2 ein Zeitsteuerungsdiagramm zur Erläuterung eines Pegelverschiebungsvorgangs einer Hochpotential-Lei stungsvorrichtungs-Treiberschaltung; Fig. 2 is a timing diagram for explaining a level-shift operation of a high-potential Lei stungsvorrichtungs driver circuit;

Fig. 3 ein Zeitsteuerungsdiagramm zur Erläuterung einer Arbeitsweise der Hochpotential-Leistungsvorrich tungs-Treiberschaltung, wenn ein dv/dt-Übergangs signal erzeugt wird; Fig. 3 is a timing chart for explaining an operation of the high potential Leistungsvorrich tung driver circuit when a dv / dt transition signal is generated;

Fig. 4 ein Schaltungsdiagramm einer Leistungsvorrichtungs- Treiberschaltung gemäß dem Stand der Technik; und Fig. 4 is a circuit diagram of a Leistungsvorrichtungs- driver circuit according to the prior art; and

Fig. 5 ein Zeitsteuerungsdiagramm zur Erläuterung der Arbeitsweise einer Schutzschaltung gemäß dem Stand der Technik. Fig. 5 is a timing diagram for explaining the operation of a protection circuit according to the prior art.

Fig. 1 zeigt ein Schaltungsdiagramm einer Leistungsvorrich tungs-Treiberschaltung 100 gemäß einem bevorzugten Ausfüh rungsbeispiel der vorliegenden Erfindung. Leistungsvorrich tungen 50 und 51, wie z. B. Bipolar-Transistoren mit isolier tem Gate (IGBTs), sind zwischen einer Stromversorgung 54 und Masse GND in Reihe geschaltet, so daß sie eine Halbbrücken- Leistungsvorrichtung 52 bilden. Freilaufdioden 55 und 56 sind in Sperr-Richtung in Parallelschaltung zu den Leistungsvor richtungen 50 bzw. 51 angeordnet. Eine Last 53, wie z. B. ein Motor, ist mit einem Verbindungspunkt N1 der Leistungsvor richtungen 50 und 51 verbunden. Fig. 1 is a circuit diagram showing a Leistungsvorrich tung driving circuit 100 according to a preferred exporting approximately example of the present invention. Power devices 50 and 51 , such as. B. bipolar transistors with isolated gate (IGBTs) are connected in series between a power supply 54 and ground GND so that they form a half-bridge power device 52 . Free-wheeling diodes 55 and 56 are arranged in the blocking direction in parallel with the power devices 50 and 51 , respectively. A load 53 , such as. B. a motor is connected to a connection point N1 of the power devices 50 and 51 .

Bei der Leistungsvorrichtung 50 handelt es sich um eine Vor richtung, die das Potential an dem Verbindungspunkt N1 als Bezugspotential zur Ausführung eines Umschaltvorgangs zwi schen dem Bezugspotential und einem von der Stromversorgung 54 zugeführten Stromversorgungspotential VDD verwendet, wobei diese Vorrichtung als Leistungsvorrichtung mit hohem Poten tial bezeichnet wird.In the power device 50 is an on device which rule the potential at the node N1 as a reference potential for performing a switching operation Zvi the reference potential and a signal supplied from the power supply 54 power supply potential VDD is used, said device called a power device with a high poten tial becomes.

Bei der Leistungsvorrichtung 51 handelt es sich um eine Vor richtung, die das Massepotential GND als Bezugspotential zur Ausführung eines Umschaltvorgangs zwischen dem Bezugspoten tial und einem Potential an dem Verbindungspunkt N1 verwen det, wobei diese Vorrichtung als Leistungsvorrichtung mit niedrigem Potential bezeichnet wird.The power device 51 is a device that uses the ground potential GND as a reference potential to perform a switching operation between the reference potential and a potential at the connection point N1, which device is referred to as a low potential power device.

Die in Fig. 1 gezeigte Leistungsvorrichtungs-Treiberschal tung 100 weist somit eine Hochpotential-Leistungsvorrich tungs-Treiberschaltung HD und eine Niedrigpotential-Lei stungsvorrichtungs-Treiberschaltung LD auf, wobei vorliegend jedoch eine Beschreibung der Niedrigpotential-Leistungsvor richtungs-Treiberschaltung weggelassen ist.The power device driver circuit 100 shown in Fig. 1 thus has a high-potential power device driver circuit HD and a low-potential power device driver circuit LD, but description of the low-potential power device driver circuit is omitted here.

Nachfolgend wird die Konstruktion der Hochpotential-Lei stungsvorrichtungs-Treiberschaltung HD ausführlich erläutert. Eine Impulserzeugungsschaltung 1 weist einen Eingang, der mit einem nicht gezeigten Mikrocomputer oder dergleichen verbun den ist, einen ersten Ausgang, der mit einer Gate-Elektrode eines doppelt diffundierten MOS-(DMOS-)Transistors 2 verbun den ist, sowie einen zweiten Ausgang auf, der mit einer Gate- Elektrode eines DMOS-Transistors 3 verbunden ist.In the following, the construction of the high potential power device driver circuit HD will be explained in detail. A pulse generating circuit 1 has an input which is connected to a microcomputer or the like (not shown), a first output which is connected to a gate electrode of a double-diffused MOS (DMOS) transistor 2 and a second output, which is connected to a gate electrode of a DMOS transistor 3 .

Bei den DMOS-Transistoren 2 und 3 handelt es sich um Feldef fekttransistoren mit hoher Durchbruchspannung, wobei diese auch als Pegelverschiebungs-Transistoren bezeichnet werden. Die Source-Elektroden der DMOS-Transistoren 2 und 3 sind mit Masse GND verbunden. Die Drain-Elektroden der DMOS-Transisto ren 2 und 3 sind mit ersten Enden von Widerständen 4 und 5 sowie mit den Eingängen von Inverterschaltungen 6 bzw. 7 ver bunden.The DMOS transistors 2 and 3 are field effect transistors with a high breakdown voltage, which are also referred to as level shift transistors. The source electrodes of the DMOS transistors 2 and 3 are connected to ground GND. The drain electrodes of the DMOS transistors 2 and 3 are connected to first ends of resistors 4 and 5 and to the inputs of inverter circuits 6 and 7, respectively.

Ferner sind die Drain-Elektroden der DMOS-Tranistoren 2 und 3 mit den Eingängen der Inverterschaltungen 22 bzw. 23 verbunden. Die zweiten Enden der Widerstände 4 und 5 sind mit der Anode einer Stromversorgung 19 verbunden. Signalleitungen, in denen die Widerstände 4 und 5 angeordnet sind, werden in der vorliegenden Beschreibung als "erste Signalleitung" bzw. "zweite Signalleitung" bezeichnet.Furthermore, the drain electrodes of the DMOS transistors 2 and 3 are connected to the inputs of the inverter circuits 22 and 23 , respectively. The second ends of the resistors 4 and 5 are connected to the anode of a power supply 19 . Signal lines in which the resistors 4 and 5 are arranged are referred to in the present description as "first signal line" and "second signal line", respectively.

Die Ausgänge der Inverterschaltungen 6 und 7 sind mit den Eingängen von NAND-Schaltungen 8 bzw. 9 verbunden. Jede der NAND-Schaltungen 8 und 9 weist einen ersten und einen zweiten Eingang auf, die miteinander kurzgeschlossen sind, so daß sie als Inverterschaltung wirken. Die Ausgänge der NAND-Schaltun gen 8 und 9 sind mit ersten Eingängen von NOR-Schaltungen 11 bzw. 12 verbunden.The outputs of the inverter circuits 6 and 7 are connected to the inputs of NAND circuits 8 and 9 , respectively. Each of the NAND circuits 8 and 9 has a first and a second input which are short-circuited with each other so that they act as an inverter circuit. The outputs of the NAND circuits 8 and 9 are connected to first inputs of NOR circuits 11 and 12 , respectively.

Die Inverterschaltungen 22 und 23 sind derart gewählt, daß die niedrigere der Betriebs-Schwellenspannungen der Inverter schaltungen 22 und 23 höher ist als die höhere der Betriebs- Schwellenspannungen der Inverterschaltungen 6 und 7. Die Aus gänge der Inverterschaltungen 22 und 23 sind mit dem ersten bzw. zweiten Eingang einer UND-Schaltung 10 verbunden.The inverter circuits 22 and 23 are selected such that the lower of the operating threshold voltages of the inverter circuits 22 and 23 is higher than the higher of the operating threshold voltages of the inverter circuits 6 and 7 . The outputs from the inverter circuits 22 and 23 are connected to the first and second inputs of an AND circuit 10 .

Die UND-Schaltung 10 weist einen mit den zweiten Eingängen der NOR-Schaltungen 11 und 12 verbundenen Ausgang auf. Eine Logikschaltung, die die Inverterschaltungen 22, 23, die NAND- Schaltungen 8, 9 sowie die UND-Schaltung 10 und die NOR- Schaltungen 11, 12 aufweist, wirkt als Schutzschaltung 30 zum Verhindern einer Fehlfunktion, die aus einem dv/dt-Übergangs signal resultiert.The AND circuit 10 has an output connected to the second inputs of the NOR circuits 11 and 12 . A logic circuit which includes the inverter circuits 22 , 23 , the NAND circuits 8 , 9 and the AND circuit 10 and the NOR circuits 11 , 12 acts as a protection circuit 30 for preventing a malfunction resulting from a dv / dt transition signal results.

Bei den Inverterschaltungen 6 und 7 handelt es sich um Vorrichtungen zum Auslösen bzw. Aktivieren einer Logikschaltung, die die Inverterschaltungen 6, 7 und eine RS- Flipflopschaltung 13 aufweist, und zwar zum Starten und Beenden eines Vorgangs, wobei diese Inverterschaltungen die Funktion haben, zwischen den Logikwerten der Potentiale der ersten bzw. der zweiten Signalleitung zu unterscheiden. The inverter circuits 6 and 7 are devices for triggering or activating a logic circuit which has the inverter circuits 6 , 7 and an RS flip-flop circuit 13 , specifically for starting and ending an operation, these inverter circuits having the function between to differentiate the logic values of the potentials of the first and second signal lines.

Bei den Inverterschaltungen 22 und 23 handelt es sich um Vor richtungen zum Auslösen bzw. Aktivieren der Schutzschaltung 30 zum Starten und Beenden eines Schutzvorgangs, wobei diese Inverterschaltungen die Funktion haben, zwischen den Logik werten der Potentiale der ersten bzw. der zweiten Signallei tung zu unterscheiden.The inverter circuits 22 and 23 are devices for triggering or activating the protective circuit 30 for starting and stopping a protective operation, these inverter circuits having the function of distinguishing between the logic values of the potentials of the first and second signal lines .

Die Ausgänge der NOR-Schaltungen 11 und 12 sind mit einem Setzeingang S bzw. einem Rücksetzeingang R der RS-Flipflop schaltung 13 verbunden. Der Ausgang Q der RS-Flipflopschal tung 13 ist mit dem Eingang einer Inverterschaltung 14 ver bunden. Der Ausgang der Inverterschaltung 14 ist mit einer Gate-Elektrode eines pMOS-Transistors 15 und einer Gate-Elek trode eines nMOS-Transistors 16 verbunden.The outputs of the NOR circuits 11 and 12 are connected to a set input S and a reset input R of the RS flip-flop circuit 13 . The output Q of the RS flip-flop circuit 13 is connected to the input of an inverter circuit 14 . The output of the inverter circuit 14 is connected to a gate electrode of a pMOS transistor 15 and a gate electrode of an nMOS transistor 16 .

Der pMOS-Transistor 15 weist eine mit der Anode der Stromver sorgung 19 verbundene Drain-Elektrode sowie eine mit einem ersten Ende eines Widerstands 17 verbundene Source-Elektrode auf. Ein zweites Ende des Widerstands 17 ist mit einem ersten Ende eines Widerstands 18 sowie mit einer Basis-Elektrode der Leistungsvorrichtung 50 verbunden.The pMOS transistor 15 has a drain electrode connected to the anode of the power supply 19 and a source electrode connected to a first end of a resistor 17 . A second end of the resistor 17 is connected to a first end of a resistor 18 and to a base electrode of the power device 50 .

Ein zweites Ende des Widerstands 18 ist mit der Drain-Elek trode des nMOS-Tranistors 16 verbunden, dessen Source-Elek trode mit der Kathode der Stromversorgung 19 verbunden ist. Die Source-Elektrode des nMOS-Transistors 16 ist mit den Anoden von Dioden 20 und 21 verbunden. Die Kathoden der Dio den 20 und 21 sind mit den Drain-Elektroden der DMOS-Transi storen 2 bzw. 3 verbunden.A second end of the resistor 18 is connected to the drain electrode of the nMOS transistor 16 , the source electrode of which is connected to the cathode of the power supply 19 . The source electrode of the nMOS transistor 16 is connected to the anodes of diodes 20 and 21 . The cathodes of the diodes 20 and 21 are connected to the drain electrodes of the DMOS transistors 2 and 3 , respectively.

Fig. 2 zeigt ein Zeitsteuerungsdiagramm zur Erläuterung eines Pegelverschiebungsvorgangs der Treiberschaltung HD. Die Arbeitsweise der Treiberschaltung HD wird unter Bezugnahme auf die Fig. 1 und 2 beschrieben. Fig. 2 shows a timing chart for explaining a level shift operation of the driver circuit HD. The operation of the driver circuit HD will be described with reference to FIGS. 1 and 2.

Als erstes wird der Vorgang des Einschaltens der Leistungs vorrichtung 50 unter Bezugnahme auf den Zeitraum zwischen den in Fig. 2 gezeigten Zeitpunkten t1 und t2 beschrieben. Die Impulserzeugungsschaltung 1 erzeugt ein "H"-Signal als EIN- Signal und ein "L"-Signal als AUS-Signal, und zwar auf der Basis eines von außen an die Hoch-Seite angelegten Eingangs signals.First, the operation of turning on the power device 50 will be described with reference to the period between times t1 and t2 shown in FIG. 2. The pulse generating circuit 1 generates an "H" signal as an ON signal and an "L" signal as an OFF signal, based on an input signal applied from the outside to the high side.

Das EIN-Signal und das AUS-Signal werden an die Gate-Elektro den der DMOS-Transistoren 2 bzw. 3 angelegt, um den DMOS- Transistor 2 einzuschalten und den DMOS-Transistor 3 auszu schalten. Das Einschalten des DMOS-Transistors 2 erzeugt einen Spannungsabfall an dem Widerstand 4, so daß den Inver terschaltungen 6 und 22 ein "L"-Signal zugeführt wird.The ON signal and the OFF signal are applied to the gate electrodes of the DMOS transistors 2 and 3 , respectively, in order to switch on the DMOS transistor 2 and switch off the DMOS transistor 3 . Turning on the DMOS transistor 2 generates a voltage drop across the resistor 4 so that the inverter circuits 6 and 22 are supplied with an "L" signal.

Da andererseits kein Spannungsabfall an dem mit dem DMOS- Transistor 3 verbundenen Widerstand 5 auftritt, wird den Inverterschaltungen 7 und 23 ein "H"-Signal zugeführt. Die Inverterschaltungen 6 und 22 geben somit ein "H"-Signal an ihrem Ausgang ab, während die Inverterschaltungen 7 und 23 ein "L"-Signal an ihrem Ausgang abgeben.On the other hand, since there is no voltage drop across the resistor 5 connected to the DMOS transistor 3 , the inverter circuits 7 and 23 are supplied with an "H" signal. The inverter circuits 6 and 22 thus output an "H" signal at their output, while the inverter circuits 7 and 23 output an "L" signal at their output.

Das von der Inverterschaltung 6 abgegebene "H"-Signal wird von der NAND-Schaltung 8 in ein "L"-Signal invertiert. Das von der Inverterschaltung 7 abgegebene "L"-Signal wird von der NAND-Schaltung 9 in ein "H"-Signal invertiert. Die UND- Schaltung 10 erhält das "H"-Signal von der Inverterschaltung 22 und das "L"-Signal von der Inverterschaltung 23, um ein "L"-Signal abzugeben.The output from the inverter circuit 6 "H" signal is inverted by the NAND circuit 8 in an "L" signal. The "L" signal output by the inverter circuit 7 is inverted by the NAND circuit 9 into an "H" signal. The AND circuit 10 receives the "H" signal from the inverter circuit 22 and the "L" signal from the inverter circuit 23 to output an "L" signal.

Die NOR-Schaltung 11 erhält das "L"-Signal von der NAND- Schaltung 8 und das "L"-Signal von der UND-Schaltung 10, um ein "H"-Signal abzugeben. Die NOR-Schaltung 12 erhält das "H"-Signal von der NAND-Schaltung 9 und das "L"-Signal von der UND-Schaltung 10, um ein "L"-Signal abzugeben.The NOR circuit 11 receives the "L" signal from the NAND circuit 8 and the "L" signal from the AND circuit 10 to output an "H" signal. The NOR circuit 12 receives the "H" signal from the NAND circuit 9 and the "L" signal from the AND circuit 10 to output an "L" signal.

Die RS-Flipflopschaltung 13 erhält an ihrem Setzeingang S das "H"-Signal von der NOR-Schaltung 11 und an ihrem Rücksetzein gang R das "L"-Signal von der NOR-Schaltung 12, um an ihrem Ausgang Q ein "H"-Signal zu liefern. Dieses "H"-Signal wird von der Inverterschaltung 14 in ein "L"-Signal invertiert, das wiederum den Gate-Elektroden des pMOS-Transistors 15 und des nMOS-Transistors 16 zugeführt wird.The RS flip-flop circuit 13 receives the "H" signal from the NOR circuit 11 at its set input S and the "L" signal from the NOR circuit 12 at its reset input R in order to have an "H" at its output Q -Supply signal. This "H" signal is inverted by the inverter circuit 14 into an "L" signal, which in turn is fed to the gate electrodes of the pMOS transistor 15 and the nMOS transistor 16 .

Dadurch werden der pMOS-Tranistor 15 eingeschaltet und der nMOS-Transistor 16 ausgeschaltet, so daß die Stromversorgung 19 dazu veranlaßt wird, der Basis-Elektrode der Leistungsvor richtung 50 ein "H"-Signal zuzuführen, um dadurch die Lei stungsvorrichtung 50 einzuschalten. Infolgedessen wird der Last 53 Strom von der Stromversorgung 54 zugeführt.Thereby, the pMOS transistor 15 is turned on and the nMOS transistor 16 is turned off, so that the power supply 19 is caused to supply the base electrode of the power device 50 with an "H" signal, thereby turning the power device 50 on. As a result, power is supplied to the load 53 from the power supply 54 .

Als nächstes wird auf den Zeitraum zwischen den in Fig. 2 gezeigten Zeitpunkten t2 und t3 Bezug genommen; wenn der DMOS-Transistor 2 an der Abfallsflanke eines Impulses des EIN-Signals ausgeschaltet wird, kommt es zu keinem Spannungs abfall an dem Widerstand 4. Anschließend wird der Inverter schaltung 6 ein "H"-Signal zugeführt. Somit gibt die Inver terschaltung 6 ein "L"-Signal ab, die NAND-Schaltung 8 gibt ein "H"-Signal ab, und die NOR-Schaltung 11 gibt ein "L"- Signal ab.Next, reference is made to the period between times t2 and t3 shown in FIG. 2; when the DMOS transistor 2 is turned off on the falling edge of a pulse of the ON signal, there is no voltage drop across the resistor 4th Then the inverter circuit 6 is supplied with an "H" signal. Thus, the inverter circuit 6 outputs an "L" signal, the NAND circuit 8 outputs an "H" signal, and the NOR circuit 11 outputs an "L" signal.

Infolgedessen wird der RS-Flipflopschaltung 13 sowohl an ihrem Setzeingang S als auch an ihrem Rücksetzeingang R ein "L"-Signal zugeführt, so daß sie ihren vorherigen Zustand an ihrem Ausgang Q beibehält. Mit anderen Worten, es gibt der Ausgang Q der RS-Flipflopschaltung 13 weiterhin das "H"- Signal ab.As a result, an "L" signal is supplied to the RS flip-flop circuit 13 at both its set input S and at its reset input R, so that it maintains its previous state at its output Q. In other words, the Q output of the RS flip-flop circuit 13 continues to output the "H" signal.

Nachfolgend wird der Vorgang zum Ausschalten der Leistungs vorrichtung 50 unter Bezugnahme auf den Zeitraum zwischen den in Fig. 2 gezeigten Zeitpunkten t3 und t4 beschrieben. Die Impulserzeugungsschaltung 1 erzeugt ein "L"-Signal als EIN- Signal und ein "H"-Signal als AUS-Signal. Dadurch werden der DMOS-Transistor 2 ausgeschaltet und der DMOS-Transistor 3 eingeschaltet. The process for switching off the power device 50 is described below with reference to the time period between the times t3 and t4 shown in FIG. 2. The pulse generating circuit 1 generates an "L" signal as an ON signal and an "H" signal as an OFF signal. This turns off DMOS transistor 2 and turns on DMOS transistor 3 .

Das Ausschalten des DMOS-Transistors 2 führt dazu, daß den Inverterschaltungen 6 und 22 ein "H"-Signal zugeführt wird. Das Einschalten des DMOS-Transistors 3 führt dazu, daß den Inverterschaltungen 7 und 23 ein "L"-Signal zugeführt wird. Die Inverterschaltungen 6 und 22 geben somit ein "L"-Signal an ihrem Ausgang ab, während die Inverterschaltungen 7 und 23 ein "H"-Signal an ihrem Ausgang abgeben.Switching off the DMOS transistor 2 leads to the inverter circuits 6 and 22 being supplied with an “H” signal. Switching on the DMOS transistor 3 leads to the inverter circuits 7 and 23 being supplied with an "L" signal. The inverter circuits 6 and 22 thus emit an “L” signal at their output, while the inverter circuits 7 and 23 emit an “H” signal at their output.

Das von der Inverterschaltung 6 abgegebene "L"-Signal wird von der NAND-Schaltung 8 in ein "H"-Signal invertiert. Das von der Inverterschaltung 7 abgegebene "H"-Signal wird von der NAND-Schaltung 9 in ein "L"-Signal invertiert. Die UND- Schaltung 10 erhält das "L"-Signal von der Inverterschaltung 22 und das "H"-Signal von der Inverterschaltung 23, um ein "L"-Signal abzugeben.The output from the inverter circuit 6 is "L" signal is inverted by the NAND circuit 8 in an "H" signal. The "H" signal output by the inverter circuit 7 is inverted by the NAND circuit 9 into an "L" signal. The AND circuit 10 receives the "L" signal from the inverter circuit 22 and the "H" signal from the inverter circuit 23 to output an "L" signal.

Die NOR-Schaltung 11 erhält das "H"-Signal von der NAND- Schaltung 8 und das "L"-Signal von der UND-Schaltung 10, um ein "L"-Signal abzugeben. Die NOR-Schaltung 12 erhält das "L"-Signal von der NAND-Schaltung 9 und das "L"-Signal von der UND-Schaltung 10, um ein "H"-Signal abzugeben.The NOR circuit 11 receives the "H" signal from the NAND circuit 8 and the "L" signal from the AND circuit 10 to output an "L" signal. The NOR circuit 12 receives the "L" signal from the NAND circuit 9 and the "L" signal from the AND circuit 10 to output an "H" signal.

Die RS-Flipflopschaltung 13 erhält an ihrem Setzeingang S das "L"-Signal von der NOR-Schaltung 11 und an ihrem Rücksetzein gang R das "H"-Signal von der NOR-Schaltung 12, um an ihrem Ausgang Q ein "L"-Signal zu liefern. Dieses "L"-Signal wird von der Inverterschaltung 14 in ein "H"-Signal invertiert, das wiederum den Gate-Elektroden des pMOS-Transistors 15 und des nMOS-Transistors 16 zugeführt wird. Dadurch werden der pMOS-Tranistor 15 ausgeschaltet und der nMOS-Transistor 16 eingeschaltet, so daß die Leistungsvorrichtung 50 ausgeschal tet wird.The RS flip-flop circuit 13 receives the "L" signal from the NOR circuit 11 at its set input S and the "H" signal from the NOR circuit 12 at its reset input R in order to have an "L" at its output Q -Supply signal. This "L" signal is inverted by the inverter circuit 14 into an "H" signal, which in turn is fed to the gate electrodes of the pMOS transistor 15 and the nMOS transistor 16 . As a result, the pMOS transistor 15 is switched off and the nMOS transistor 16 is switched on, so that the power device 50 is switched off.

Wenn unter Bezugnahme auf den in Fig. 2 dargestellten Zeit punkt t4 sowie danach der DMOS-Transistor 3 bei der Abfalls flanke eines Impulses des AUS-Signals ausgeschaltet wird, wird der RS-Flipflopschaltung 13 sowohl an ihrem Setzeingang S als auch an ihrem Rücksetzeingang R das "L"-Signal zuge führt, so daß sie ihren vorherigen Zustand an ihrem Ausgang Q beibehält, in ähnlicher Weise wie bei dem Vorgang, wie er zwischen den Zeitpunkten t2 und t3 ausgeführt wird. Mit ande ren Worten, es gibt der Ausgang Q der RS-Flipflopschaltung 13 weiterhin das "L"-Signal ab.If, with reference to the point in time t4 shown in FIG. 2 and thereafter, the DMOS transistor 3 is switched off on the falling edge of a pulse of the OFF signal, the RS flip-flop circuit 13 is connected to both its set input S and its reset input R. the "L" signal is supplied so that it maintains its previous state at its output Q, in a similar manner to the process as is carried out between times t2 and t3. In other words, the output Q of the RS flip-flop circuit 13 continues to output the "L" signal.

Fig. 3 zeigt ein Zeitsteuerungsdiagramm zur Erläuterung der Arbeitsweise der Treiberschaltung HD, wenn das dv/dt-Über gangssignal auf einer Leitung (die im folgenden mit dem Buch staben L bezeichnet wird) erzeugt wird, die sich von dem Ver bindungspunkt N1 zu den Anoden der Dioden 20 und 21 erstreckt. Fig. 3 shows a timing chart for explaining the operation of the driver circuit HD when the dv / dt transition signal is generated on a line (hereinafter referred to as the letter L) which is from the connection point N1 to the anodes of diodes 20 and 21 extends.

In Fig. 3 weisen die Betriebs-Schwellenspannungen Vth6, Vth7, Vth22 und Vth23 der jeweiligen Inverterschaltungen 6, 7, 22 und 23 die nachfolgende Beziehung zueinander auf: Vth6 < Vth7 < Vth22 < Vth23. Dabei wird davon ausgegangen, daß vor der Erzeugung des dv/dt-Übergangssignals das "L"-Signal von dem Ausgang Q der RS-Flipflopschaltung 13 abgegeben wird.In Fig. 3, the operating threshold voltages Vth6, Vth7, Vth22 and Vth23 of the respective inverter circuits 6 , 7 , 22 and 23 have the following relationship to each other: Vth6 <Vth7 <Vth22 <Vth23. It is assumed that the "L" signal is output from the output Q of the RS flip-flop circuit 13 before the dv / dt transition signal is generated.

Bei Erzeugung des dv/dt-Übergangssignals auf der Leitung L wird eine dv/dt-Übergangsspannung gleichzeitig an dem DMOS- Transistoren 2 und 3 erzeugt. Die Erzeugung einer solchen dv/dt-Übergangsspannung verursacht gleichzeitig einen Span nungsabfall an den Widerständen 4 und 5, was dazu führt, daß ein in Fig. 3 mit NA1 bezeichnete Spannung an die Inverter schaltungen 6 und 22 angelegt wird und eine in Fig. 3 mit NA2 bezeichnete Spannung an die Inverterschaltungen 7 und 23 angelegt wird.When the dv / dt transition signal is generated on line L, a dv / dt transition voltage is generated simultaneously on DMOS transistors 2 and 3 . The generation of such a dv / dt junction voltage simultaneously causes a voltage drop across the resistors 4 and 5 , which results in a voltage denoted by NA1 in FIG. 3 being applied to the inverter circuits 6 and 22 and one in FIG. 3 voltage designated NA2 is applied to the inverter circuits 7 and 23 .

Dies ist äquivalent zu der gleichzeitigen Anlegung von "L"- Signalen an die Inverterschaltungen 6, 7, 22 bzw. 23 zum Zeitpunkt t1. Die Inverterschaltungen 6, 7, 22 und 23 inver tieren die angelegten "L"-Signale, um an ihren Ausgängen zum Zeitpunkt t1 "H"-Signale abzugeben, die in Fig. 3 mit NB, NC, ND bzw. NE bezeichnet sind. This is equivalent to the simultaneous application of "L" signals to the inverter circuits 6 , 7 , 22 and 23 at time t1. The inverter circuits 6 , 7 , 22 and 23 invert the applied "L" signals in order to emit "H" signals at their outputs at time t1, which are denoted in FIG. 3 by NB, NC, ND and NE, respectively.

Die vier Inverterschaltungen 6, 7, 22 und 23 detektieren gleichzeitig die Potentialübergänge auf den Signalleitungen, die aus dem Spannungsabfall an den Widerständen 4 und 5 resultieren, wie dies vorstehend beschrieben wurde. Streng genommen detektieren die Inverterschaltungen 23, 22, 7 und 6 die Übergänge jedoch in der soeben genannten Reihenfolge, und zwar in Abhängigkeit von der Differenz in der Betriebs- Schwellenspannung.The four inverter circuits 6 , 7 , 22 and 23 simultaneously detect the potential transitions on the signal lines which result from the voltage drop across the resistors 4 and 5 , as described above. Strictly speaking, however, the inverter circuits 23 , 22 , 7 and 6 detect the transitions in the order just mentioned, depending on the difference in the operating threshold voltage.

Die den jeweiligen Inverterschaltungen 6, 7, 22 und 23 zuge führten Eingangsspannungswerte steigen mit der Zeit an. Wenn diese Eingangsspannungswerte die Betriebs-Schwellenspannungen der Inverterschaltungen 6, 7, 22 bzw. 23 überschreiten (wobei dies äquivalent mit der Beaufschlagung der Inverterschaltun gen 6, 7, 22 bzw. 23 mit "H"-Signalen ist), invertieren die Inverterschaltungen 6, 7, 22 und 23 die zugeführten "H"- Signale, so daß sie jeweils "L"-Signale abgeben.The input voltage values supplied to the respective inverter circuits 6 , 7 , 22 and 23 increase over time. If these input voltage values exceed the operating threshold voltages of the inverter circuits 6 , 7 , 22 and 23 (which is equivalent to the application of the inverter circuits 6 , 7 , 22 and 23 with "H" signals), the inverter circuits 6 , 7 , 22 and 23 the supplied "H" signals so that they each output "L" signals.

Aufgrund der Beziehung Vth6 < Vth7 < Vth22 < Vth23 nehmen zeitliche Verzögerungen bei der Abgabe der "L"-Signale von den Inverterschaltungen 6, 7, 22 und 23 in der geannten Rei henfolge zu.Due to the relationship Vth6 <Vth7 <Vth22 <Vth23, time delays in the output of the "L" signals from the inverter circuits 6 , 7 , 22 and 23 increase in the order mentioned.

Die NAND-Schaltungen 8 und 9 geben invertierte Versionen der Ausgangssignale von den Inverterschaltungen 6 und 7 ab, wie sie in Fig. 3 mit NF bzw. NG bezeichnet sind. Die UND-Schal tung 10 gibt das in Fig. 3 mit NH bezeichnete "H"-Signal wäh rend des Zeitraums (zwischen den Zeitpunkten t1 und t4) ab, in dem beide Inverterschaltungen 22 und 23 das "H"-Signal an ihrem Ausgang abgeben.The NAND circuits 8 and 9 output inverted versions of the output signals from the inverter circuits 6 and 7 , as denoted by NF and NG in FIG. 3. The AND switching device 10 outputs the "H" signal denoted in FIG. 3 during the period (between times t1 and t4) in which both inverter circuits 22 and 23 output the "H" signal at their output submit.

Die NOR-Schaltung 11 erhält das "H"-Signal von der NAND- Schaltung 8 vor dem Zeitpunkt t1, das "H"-Signal von der UND- Schaltung 10 zwischen den Zeitpunkten t1 und t2, die "H"- Signale sowohl von der NAND-Schaltung 8 als auch von der UND- Schaltung 10 zwischen den Zeitpunkten t2 und t4, und das "H"- Signal von der NAND-Schaltung 8 nach dem Zeitpunkt t4. Infolgedessen liegt an dem Setzeingang S der RS-Flipflopschaltung 13 stets das "L"-Signal an, wie es in Fig. 3 mit S bezeichnet ist.NOR circuit 11 receives the "H" signal from NAND circuit 8 before time t1, the "H" signal from AND circuit 10 between times t1 and t2, the "H" signals from both the NAND circuit 8 and the AND circuit 10 between the times t2 and t4, and the "H" signal from the NAND circuit 8 after the time t4. As a result, the "L" signal is always present at the set input S of the RS flip-flop circuit 13 , as it is denoted by S in FIG. 3.

In ähnlicher Weise erhält die NOR-Schaltung 12 das "H"-Signal von der NAND-Schaltung 9 vor dem Zeitpunkt t1, das "H"-Signal von der UND-Schaltung 10 zwischen den Zeitpunkten t1 und t3, die "H"-Signale sowohl von der NAND-Schaltung 9 als auch von der UND-Schaltung 10 zwischen den Zeitpunkten t3 und t4, und das "H"-Signal von der NAND-Schaltung 9 nach dem Zeitpunkt t4. Infolgedessen liegt an dem Rücksetzeingang R der RS-Flip flopschaltung 13 stets das "L"-Signal an, wie es in Fig. 3 mit R bezeichnet ist.Similarly, NOR circuit 12 receives the "H" signal from NAND circuit 9 before time t1, the "H" signal from AND circuit 10 between times t1 and t3, the "H" - Signals from both the NAND circuit 9 and the AND circuit 10 between the times t3 and t4, and the "H" signal from the NAND circuit 9 after the time t4. As a result, the "L" signal is always present at the reset input R of the RS flip-flop circuit 13 , as denoted by R in FIG. 3.

Da somit stets das "L"-Signal sowohl an dem Setzeingang S als auch an dem Rücksetzeingang R der RS-Flipflopschaltung 13 anliegt, behält der Ausgang Q der RS-Flipflopschaltung 13 seinen vorherigen Zustand (d. h. im vorliegenden Fall den "L"- Signal-Ausgangszustand) bei.Since, therefore, always the "L" signal is applied both to the set input S as well as to the reset input R of the RS flip-flop circuit 13, the output retains Q of the RS flip-flop 13 to its previous state (ie in the present case, the "L" - Signal - Initial state) at.

Wie vorstehend beschrieben ist, kann die Treiberschaltung HD für eine Leistungsvorrichtung mit hohem Potential gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung eine Fehlfunktion aufgrund des auf der Leitung L erzeugten dv/dt-Übergangssignals selbst dann in geeigneter Weise ver meiden, wenn die Betriebs-Schwellenspannungen Vth6 und Vth7 der Inverterschaltungen 6 und 7 aufgrund von Herstellungs schwankungen voneinander verschieden sind, so daß erfindungs gemäß eine zuverlässige Pegelverschiebungsvorrichtung angege ben wird.As described above, the driver circuit HD for a high potential power device according to the preferred embodiment of the present invention can appropriately avoid malfunction due to the dv / dt transition signal generated on the line L even if the operating threshold voltages Vth6 and Vth7 of the inverter circuits 6 and 7 are different from one another owing to production fluctuations, so that a reliable level shifting device is specified according to the invention.

Claims

1. Driver circuit, characterized by
a logic circuit ( 6 , 7 , 13 ) connected to a first and
a second signal line is connected to generate a logic signal for driving a circuit in a subsequent stage based on a first potential on the first signal line and a second potential on the second signal line;
and by a protection circuit ( 30 ) connected to the first and second signal lines independently of the logic circuit, the protection circuit ( 30 ) performing a protection operation to prevent the logic circuit from changing the logic signal when both the first and the second potential is subject to transition states.

2. Driver circuit according to claim 1, characterized in that
that the logic circuit ( 6 , 7 , 13 ) has a first device ( 6 ) which is connected to the first signal line for distinguishing logic values from the first potential, and a second device ( 7 ) which is connected to the second signal line to distinguish between Logic values is connected to the second potential,
and that the protection circuit ( 30 ) has a third device ( 22 ) which is connected to the first signal line for differentiating logic values from the first potential, and a fourth device ( 23 ) which has the second signal line to differentiate the Logic values is connected to the second potential.

3. Driver circuit according to claim 1, characterized in that the lower of the operating threshold voltages of the third and fourth devices ( 22 , 23 ) is higher than the higher of the operating threshold voltages of the first and second devices ( 6 , 7 ).

4. Driver circuit according to one of the preceding claims, characterized in that
that the logic circuit ( 6 , 7 , 13 ) and the protective circuit ( 30 ) have the following:
first, second, third and fourth inverters ( 6 , 7 , 22 , 23 ) serving as first, second, third and fourth devices, respectively;
a fifth inverter ( 8 ) connected to an output of the first device ( 6 );
a first NOR circuit ( 11 ), of which a first input terminal is connected to an output of the fifth inverter ( 8 );
a sixth inverter ( 9 ) connected to an output of the second device ( 8 );
a second NOR circuit ( 12 ), of which a first input terminal is connected to an output of the sixth inverter ( 9 );
a flip-flop ( 13 ), of which a first input terminal is connected to an output of the first NOR circuit ( 11 ) and a second input terminal is connected to an output of the second NOR circuit ( 12 ); and
an AND circuit ( 10 ), of which a first input terminal is connected to an output of the third device ( 22 ), a second input terminal is connected to an output of the fourth device ( 23 ) and an output terminal is connected to a second input terminal of the first NOR Circuit ( 11 ) and with a second input terminal of the second NOR circuit ( 12 ) is the verbun.

5. Driver circuit, characterized by:
a logic circuit ( 6 , 7 , 13 ) for generating a logic signal for driving a circuit in a subsequent stage based on a first potential on a first signal line and a second potential on a second signal line; and
a protection circuit ( 30 ) for detecting the occurrence of transition states of both the first and second potentials for a longer period of time than the logic circuit ( 6 , 7 , 13 ) detects the transition states to perform a protection operation to prevent the logic circuit ( 6 , 7 , 13 ) the logic signal changed during this period.