KR20010049440A - Driving circuit - Google Patents
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Abstract
Description
본 발명은 구동회로에 관한 것으로서, 특히, dv/dt 과도신호에 기인하는 오동작을 방지하기 위한 보호회로를 구비한 전력 디바이스의 구동회로에 관한 것이다.The present invention relates to a drive circuit, and more particularly, to a drive circuit of a power device having a protection circuit for preventing malfunction due to a dv / dt transient signal.
도 4는 HVIC(High Voltage IC)등에 사용된다, 종래 전력 디바이스의 구동회로(200)의 구성을 나타내는 회로도이다. 고전위측 전력 디바이스의 구동회로 HD는, 인버터 회로(106, 107)와 RS 플립플롭 회로(113)의 사이에, dv/dt 과도신호에 기인하는 오동작을 방지하기 위한 보호회로(130)를 구비한다. 보호회로(130)는, dv/dt 과도전압이 DMOS(102, 103)에 동시에 발생한 결과, 저항 104 및 105에서의 전압강하가 동시에 생기는 것에 착안하여, 인버터 회로 106과 107이 함께 「H(고전위)」신호를 출력한 경우에, RS 플립플롭 회로(113)의 세트 입력 S 및 리셋트 입력 R에 함께 「L(저전위)」신호를 입력함에 따라, RS 플립플롭 회로(113)의 동작에 마스크를 거는 기능을 가지고 있다.Fig. 4 is a circuit diagram showing the configuration of a drive circuit 200 of a conventional power device used in an HVIC (High Voltage IC) or the like. The drive circuit HD of the high potential side power device includes a protection circuit 130 between the inverter circuits 106 and 107 and the RS flip-flop circuit 113 to prevent malfunction due to a dv / dt transient signal. . The protection circuit 130 focuses on the fact that the voltage drop in the resistors 104 and 105 simultaneously occurs as a result of the simultaneous occurrence of the dv / dt transient voltage in the DMOS 102 and 103, so that the inverter circuits 106 and 107 are both “H (classic). Above) " signal, the " L (low potential) " signal is input to the set input S and the reset input R of the RS flip-flop circuit 113 together, thereby operating the RS flip-flop circuit 113. It has the ability to mask on.
보호회로(13O)는, 인버터 회로 106과 107의 출력에 각각 접속된 NAND 회로108 및 109와, 인버터 회로 106의 출력에 접속된 한쪽의 입력, 및 인버터 회로 107의 출력에 접속된 다른 쪽의 입력을 가지는 AND 회로(110)와, NAND 회로(108)의 출력에 접속된 한쪽의 입력, 및 AND 회로(110)의 출력에 접속된 다른 쪽의 입력을 가지는 NOR 회로(111)와, NAND 회로(109)의 출력에 접속된 한쪽의 입력, 및 AND 회로(11O)의 출력에 접속된 다른 쪽의 입력을 가지는 NOR 회로(112)를 구비한다. NOR 회로 111과 112의 출력은, 각각 RS 플립플롭 회로(113)의 세트 입력 S 및 리셋트 입력 R에 접속된다.The protection circuit 1300 includes NAND circuits 108 and 109 connected to the outputs of the inverter circuits 106 and 107, one input connected to the output of the inverter circuit 106, and the other input connected to the output of the inverter circuit 107. NOR circuit 111 and NAND circuit (110) having an AND circuit (110) having an input, an input connected to an output of the NAND circuit (108), and another input connected to an output of the AND circuit (110). A NOR circuit 112 having one input connected to the output of 109 and the other input connected to the output of the AND circuit 110. The outputs of the NOR circuits 111 and 112 are connected to the set input S and the reset input R of the RS flip-flop circuit 113, respectively.
이때, 설명을 생략한 그 밖의 구성요소에 관해서는, 후술할 발명의 실시예에서 상세히 설명한다.In this case, other components that have not been described will be described in detail in the following embodiments of the present invention.
도 5는 보호회로(130)의 동작을 설명하기 위한 타이밍 챠트이다. 도 5에서는, 제조상의 격차에 의해, 인버터 회로 106과 107의 각 동작 한계치 전압 Vth106과 Vth107이, Vth106〉 Vth107의 관계에 있는 경우의 예를 나타내고 있다. 또한, dv/dt 과도신호가 발생하기 전의 상태에서, RS 플립플롭 회로(113)의 출력 Q로부터 「L」 신호가 출력되는 경우로 가정한다. 이하, 도 4와 도 5를 참조하여, 종래 전력 디바이스의 구동회로(200)의 문제에 대해서 설명한다.5 is a timing chart for explaining the operation of the protection circuit 130. In FIG. 5, the manufacturing gap shows the example where the operating threshold voltages Vth 106 and Vth 107 of the inverter circuits 106 and 107 have a relationship of Vth 106 > Vth 107. In FIG. It is also assumed that the "L" signal is output from the output Q of the RS flip-flop circuit 113 in the state before the dv / dt transient signal is generated. 4 and 5, the problem of the drive circuit 200 of the conventional power device will be described.
고전위측 전력 디바이스의 구동회로 HD에서는, 하프 브리지형 전력 디바이스(152)의 스위칭 상태에 따라서, 접속점 N1으로부터 다이오드(120, 121)의 애노드에 이르는 라인으로 빠른 dv/dt 과도신호가 발생한다. 그리고, DMOS 102와 103의 드레인-소스 사이에는 기생용량 C가 존재하기 때문에, 기생용량 C와 dv/dt 과도신호의 곱 C·dv/dt로서 얻을 수 있는 dv/dt 과도전압이, DMOS 102와 103에 동시에 발생한다.In the driving circuit HD of the high potential side power device, a fast dv / dt transient signal is generated from the connection point N1 to the line of the diodes 120 and 121 according to the switching state of the half bridge type power device 152. Since the parasitic capacitance C exists between the drain-sources of the DMOS 102 and 103, the dv / dt transient voltage obtained as the product C · dv / dt of the parasitic capacitance C and the dv / dt transient signal becomes It occurs simultaneously at 103.
이와 같이 dv/dt 과도전압이 발생함으로써 저항 1O4와 1O5에서 동시에 전압강하가 생겨, 인버터 회로 106과 107에는, 도 5의 NA1과 NA2에 나타내는 전압이 각각 입력된다. 이것은, 시간 t1에서 인버터 회로 106과 107의 각각에 「L」 신호가 입력된 것과 동일하다. 그리고, 인버터 회로 106과 1O7은, 입력된 「L」 신호를 반전하여, 도 5의 NB와 NC에 각각 나타낸 것처럼, 시간 t1에서 「H」 신호를 출력한다.Thus, dv / dt transient voltage generate | occur | produces the voltage drop simultaneously in the resistors 104 and 105, and the voltage shown to NA1 and NA2 of FIG. 5 is input into inverter circuits 106 and 107, respectively. This is the same as when the "L" signal was input to each of the inverter circuits 106 and 107 at time t1. The inverter circuits 106 and 107 invert the input "L" signal and output the "H" signal at time t1 as shown in the NB and NC of FIG. 5, respectively.
인버터 회로 106과 107의 입력 전압값은 시간의 경과와 함께 상승하지만, 그 전압값이 인버터 회로 106과 107의 각 동작 한계치 전압 Vth106및 Vth107을 넘으면(이것은, 인버터 회로 106과 107의 각각에 「H」 신호가 입력된 것과 같다.), 인버터 회로 1O6과 1O7은, 입력된 「H」 신호를 반전하여 「L」 신호를 출력한다. 여기서, 상기 Vth1O6〉 Vth107의 관계에 의해, 「L」 신호를 출력하는 타이밍이, 인버터 회로 107 보다도 인버터 회로 106 쪽이 늦는다.The input voltage values of the inverter circuits 106 and 107 rise with time, but if the voltage values exceed the respective operating threshold voltages Vth 106 and Vth 107 of the inverter circuits 106 and 107 (this is the case for the inverter circuits 106 and 107, respectively). The inverter circuits 106 and 107 invert the input "H" signal and output the "L" signal. In this case, the timing of outputting the "L" signal is later than the inverter circuit 107 due to the relationship of Vth 10 > Vth 107 .
NAND 회로 108과 109는, 도 5의 ND 및 NE에 각각 나타낸 것처럼, 인버터 회로 106과 107의 출력을 반전한 신호를 각각 출력한다. 또한, AND 회로(110)는, 도 5의 NF에 나타낸 것처럼, 인버터 회로 106과 107이 동시에 「H」신호를 출력하는 기간(t1∼t2)에서 「H」 신호를 출력한다.The NAND circuits 108 and 109 output signals inverting the outputs of the inverter circuits 106 and 107, respectively, as shown in ND and NE of FIG. In addition, the AND circuit 110 outputs the "H" signal in the period t1 to t2 during which the inverter circuits 106 and 107 simultaneously output the "H" signal, as shown in NF of FIG.
NOR 회로(111)는, 시간 t1까지의 기간에서는 NAND 회로(108)로부터, 시간 t1∼t2의 기간에서는 AND 회로(110)로부터, 시간 t3 이후의 기간에서는 NAND 회로(108)로부터 각각 「H」 신호를 입력한다. 그렇지만, NOR 회로(111)는, 시간 t2∼ t3의 기간에서는 NAND 회로(108)로부터도 AND 회로(110)으로부터도「H」신호를 입력하지 않는다. 이 때문에, 도 5의 S에 나타낸 것처럼, 시간 t2∼t3의 기간에서, RS 플립플롭 회로(113)의 세트 입력 S에 「H」신호가 입력되어 버린다. 그 결과, 도 5의 Q에 나타낸 것처럼, 시간 t2 이후의 기간에서 RS 플립플롭 회로(113)의 출력 Q에서「H」신호가 출력되어, 오동작이 생긴다고 하는 문제가 있었다. 이러한 오동작은, 인버터 회로 106과 인버터 회로 1O7의 동작 한계치 전압의 차이뿐만 아니라, DMOS 102와 DMOS 103의 기생용량의 차이, 저항 1O4와 저항 105의 저항값의 차이 등에 기인해서 발생하여, 제조상 회피할 수 없다.The NOR circuit 111 is "H" from the NAND circuit 108 in the period up to the time t1, from the AND circuit 110 in the period t1-t2, and from the NAND circuit 108 in the period after the time t3, respectively. Input the signal. However, the NOR circuit 111 does not input the "H" signal from the NAND circuit 108 or the AND circuit 110 in the period of the time t2-t3. For this reason, as shown in S of FIG. 5, the "H" signal is input to the set input S of the RS flip-flop circuit 113 in the period of time t2-t3. As a result, as shown in Q of FIG. 5, the "H" signal was output from the output Q of the RS flip-flop circuit 113 in the period after time t2, and there existed a problem that a malfunction occurred. This malfunction is caused by not only the difference in the operating threshold voltages of the inverter circuit 106 and the inverter circuit 107, but also the difference in the parasitic capacitance of the DMOS 102 and the DMOS 103, the difference in the resistance values of the resistors 104 and 105, and the like. Can't.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 제조상의 격차에 의해 인버터 회로 106과 107의 각 동작 한계치 전압 Vth106과 Vth1O7이 서로 다른 경우 등만으로도, dv/dt 과도신호로 인한 오동작을 적절히 회피할 수 있는, 전력 디바이스의 구동회로를 얻는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and according to manufacturing gaps, malfunctions due to dv / dt transient signals are properly avoided even when the operating threshold voltages Vth 106 and Vth 107 of the inverter circuits 106 and 107 are different from each other. An object of the present invention is to obtain a driving circuit of a power device.
도 1은 본 발명의 실시예에 따른 전력 디바이스의 구동회로의 구성을 나타내는 회로도,1 is a circuit diagram showing a configuration of a driving circuit of a power device according to an embodiment of the present invention;
도 2는 고전위측 전력 디바이스의 구동회로에 의한 레벨 시프트 동작을 설명하기 위한 타이밍 챠트,2 is a timing chart for explaining a level shift operation by a driving circuit of a high potential side power device;
도 3은 dv/dt 과도신호가 발생한 경우, 고전위측 전력 디바이스의 구동회로의 동작을 설명하기 위한 타이밍 챠트,3 is a timing chart for explaining the operation of a driving circuit of a high potential power device when a dv / dt transient signal is generated;
도 4는 종래의 전력 디바이스의 구동회로의 구성을 나타내는 회로도,4 is a circuit diagram showing a configuration of a driving circuit of a conventional power device;
도 5는 종래의 보호회로의 동작을 설명하기 위한 타이밍 챠트.5 is a timing chart for explaining the operation of the conventional protection circuit.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
4, 5 : 저항 6, 7, 22, 23 : 인버터 회로4, 5: resistance 6, 7, 22, 23: inverter circuit
8, 9 : NAND 회로 10 : AND 회로8, 9: NAND circuit 10: AND circuit
11, 12 : NOR 회로 13 : RS 플립플롭 회로11, 12: NOR circuit 13: RS flip-flop circuit
본 발명의 제 1 면에 따른 구동회로는, 제 1 및 제 2 신호선에 접속되는, 제 1 신호선의 제 1 전위와 제 2 신호선의 제 2 전위에 따라서 후단의 회로를 구동하기 위한 논리신호를 생성하는 논리회로와, 논리회로와는 독립되어 제 1 및 제 2 신호선에 접속되고, 제 1 및 제 2 전위가 동일한 타이밍으로 천이한 경우에, 논리회로가 논리신호를 변화시키는 일이 없도록 보호동작을 행하는 보호회로를 구비한 것이다.The driving circuit according to the first aspect of the present invention generates a logic signal for driving a circuit of a subsequent stage in accordance with the first potential of the first signal line and the second potential of the second signal line, which are connected to the first and second signal lines. And a protection circuit so as to be connected to the first and second signal lines independently of the logic circuit, and to prevent the logic circuit from changing the logic signal when the first and second potentials transition at the same timing. It is provided with a protection circuit.
또한, 본 발명의 제 2 면에 따른 구동회로는, 상기 제 1 면에 따라 기재된 구동회로에서, 논리회로가 제 1 및 제 2 전위의 논리를 각각 구별하기 위한 제 1 신호선에 접속된 제 1 소자와 제 2 신호선에 접속된 제 2 소자를 가지고, 보호회로가 제 1 및 제 2 전위의 논리를 각각 구별하기 위한 제 1 신호선에 접속된 제 3 소자와 제 2 신호선에 접속된 제 4 소자를 갖는 것을 특징으로 한다.In addition, the driving circuit according to the second aspect of the present invention is a driving circuit described in accordance with the first aspect, in which the logic circuit is a first element connected to a first signal line for discriminating the logic of the first and second potentials, respectively. And a second element connected to the second signal line, the protective circuit having a third element connected to the first signal line and a fourth element connected to the second signal line for distinguishing logic of the first and second potentials, respectively. It is characterized by.
또한, 본 발명의 제 3 면에 따른 구동회로는, 상기 제 2 면에 따라 기재된 구동회로에서, 제 3 및 제 4 소자의 각 동작 한계치 전압중에 낮은 쪽의 것은, 제 1 및 제 2 소자의 각 동작 한계치 전압중에 높은 쪽의 것보다도 높은 것을 특징으로 한다.In the driving circuit according to the third aspect of the present invention, in the driving circuit according to the second aspect, the lower one of the operating threshold voltages of the third and fourth elements is the angle of each of the first and second elements. It is characterized by being higher than the higher one among the operating threshold voltages.
또한, 본 발명의 제 4 면에 따른 구동회로는, 상기 제 3 면에 따라 기재된 구동회로에서, 논리회로 및 보호회로가, 제 1 ∼ 제 4 소자인 인버터와, 제 1 소자의 출력에 접속된 제 1 인버터와, 제 1 인버터의 출력에 접속된 한쪽 입력단자를 가지는 제 1 NOR 회로와, 제 2 소자의 출력에 접속된 제 2 인버터와, 제 2 인버터의 출력에 접속된 한쪽 입력단자를 가지는 제 2 NOR 회로와, 제 1 NOR 회로의 출력에 접속된 한쪽 입력단자, 및 제 2 NOR 회로의 출력에 접속된 다른 쪽 입력단자를 가지는 플립플롭과, 제 3 소자의 출력에 접속된 한쪽 입력단자와, 제 4 소자의 출력에 접속된 다른 쪽 입력단자와, 제 1 NOR 회로의 다른 쪽 입력단자 및 제 2 NOR 회로의 다른 쪽 입력단자에 각각 접속된 출력단자를 가지는 AND 회로를 가지는 것을 특징으로 한다.In the driving circuit according to the fourth aspect of the present invention, in the driving circuit according to the third aspect, the logic circuit and the protection circuit are connected to the inverters of the first to fourth elements and the output of the first element. A first NOR circuit having a first inverter, one input terminal connected to the output of the first inverter, a second inverter connected to the output of the second element, and one input terminal connected to the output of the second inverter A flip-flop having a second NOR circuit, one input terminal connected to the output of the first NOR circuit, and the other input terminal connected to the output of the second NOR circuit, and one input terminal connected to the output of the third element. And an AND circuit having the other input terminal connected to the output of the fourth element, the output terminal connected to the other input terminal of the first NOR circuit and the other input terminal of the second NOR circuit, respectively. do.
또한, 본 발명의 제 5 면에 따른 구동회로는, 제 1 신호선의 제 1 전위와 제 2 신호선의 제 2 전위에 따라서 후단의 회로를 구동하기 위한 논리신호를 생성하는 논리회로와, 제 1 및 제 2 전위가 동일한 타이밍으로 천이한 경우에, 논리회로가 그 천이를 검출하는 기간보다도 길게 그 천이를 검출하여, 그 동안 논리회로가 논리신호를 변화시키는 일이 없도록 보호동작을 행하는 보호회로를 구비한 것이다.Further, the driving circuit according to the fifth aspect of the present invention is a logic circuit for generating a logic signal for driving a circuit of a subsequent stage in accordance with the first potential of the first signal line and the second potential of the second signal line; When the second potential is shifted at the same timing, a protection circuit is provided for detecting the transition longer than a period during which the logic circuit detects the transition, and performs a protection operation so that the logic circuit does not change the logic signal during that time. It is.
(실시예)(Example)
도 1은, 본 발명의 실시예에 따른 전력 디바이스의 구동회로(100)의 구성을 나타내는 회로도이다. 전원(54)과 접지(GND) 사이에, 절연 게이트형 바이폴라 트랜지스터(IGBT) 등의 전력 디바이스 50과 51이 직렬로 접속되고, 하프 브리지형 전력 디바이스(52)로 구성되어 있다. 전력 디바이스 50과 51에는, 프리 휠 다이오드 55와 56이 각각 역병렬 접속된다. 전력 디바이스 5O과 전력 디바이스 51의 접속점 N1에는 모터 등의 부하(53)가 접속된다.1 is a circuit diagram showing a configuration of a drive circuit 100 of a power device according to an embodiment of the present invention. Between the power supply 54 and the ground GND, the power devices 50 and 51, such as an insulated-gate bipolar transistor (IGBT), are connected in series and are comprised by the half bridge type power device 52. Freewheel diodes 55 and 56 are antiparallel connected to power devices 50 and 51, respectively. A load 53 such as a motor is connected to the connection point N1 of the power device 50 and the power device 51.
전력 디바이스 50은, 접속점 N1의 전위를 기준전위로 하고, 해당 기준전위와 전원(54)이 공급하는 전원 전위(VDD)의 사이에서 스위칭 동작을 하는 디바이스이며, 고전위측 전력 디바이스라 칭한다. 또한, 전력 디바이스 51은, 접지전위(GND)를 기준전위로 하고, 해당 기준전위와 접속점 N1의 전위의 사이에서 스위칭 동작을 하는 디바이스이며, 저전위측 전력 디바이스라 칭한다. 따라서, 도 1에 나타내는 전력 디바이스의 구동회로(100)는, 고전위측 전력 디바이스의 구동회로 HD와 저전위측 전력 디바이스의 구동회로 LD로 구별되지만, 저전위측 전력 디바이스의 구동회로 LD에 대해서는 설명을 생략한다.The power device 50 is a device that performs a switching operation between the reference potential and the power supply potential VDD supplied by the power supply 54 with the potential at the connection point N1 as the reference potential, and is called a high potential side power device. The power device 51 is a device that performs a switching operation between the reference potential and the potential at the connection point N1 with the ground potential GND as the reference potential, and is called a low potential side power device. Therefore, although the drive circuit 100 of the power device shown in FIG. 1 is divided into the drive circuit HD of the high potential side power device and the drive circuit LD of the low potential side power device, the drive circuit LD of the low potential side power device is demonstrated. Omit.
이하, 고전위측 전력 디바이스의 구동회로 HD의 구성에 관해서 상세히 설명한다. 펄스 발생회로(1)의 입력은, 도시하지 않은 마이크로 컴퓨터 등에 접속된다. 펄스 발생회로(1)의 한쪽의 출력은 2중 확산 MOS(DMOS)(2)의 게이트 전극에 접속되고, 다른 쪽의 출력은 DMOS 3의 게이트 전극에 접속된다. DMOS 2와 3은 고내압의 전계 효과 트랜지스터이며, 레벨 시프트 트랜지스터라고도 칭한다. DMOS 2와 3의 소스 전극은, 각각 접지(GND)에 접속된다. 또한, DMOS 2와 3의 드레인 전극은, 각각 저항 4와 5의 일단에 접속됨과 동시에, 인버터 회로 6과 7의 입력에 접속된다. 또한, DMOS 2와 3의 드레인 전극은, 각각 인버터 회로 22와 23의 입력에도 접속된다. 저항 4와 5의 타단은, 각각 전원(19)의 양극에 접속된다. 이하 본 명세서에서는, 저항 4와 5가 배치되어 있는 신호선을, 각각 「제 1 신호선」 및 「제 2 신호선」으로 칭한다.Hereinafter, the configuration of the drive circuit HD of the high potential side power device will be described in detail. The input of the pulse generating circuit 1 is connected to a microcomputer or the like not shown. One output of the pulse generation circuit 1 is connected to the gate electrode of the double diffusion MOS (DMOS) 2, and the other output is connected to the gate electrode of the DMOS 3. The DMOS 2 and 3 are high voltage resistance field effect transistors, also referred to as level shift transistors. The source electrodes of DMOS 2 and 3 are connected to ground GND, respectively. The drain electrodes of the DMOS 2 and 3 are connected to the ends of the resistors 4 and 5, respectively, and to the inputs of the inverter circuits 6 and 7. The drain electrodes of the DMOS 2 and 3 are also connected to the inputs of the inverter circuits 22 and 23, respectively. The other ends of the resistors 4 and 5 are connected to the anodes of the power supply 19, respectively. In the present specification, the signal lines on which the resistors 4 and 5 are disposed are referred to as "first signal lines" and "second signal lines", respectively.
인버터 회로 6과 7의 출력은, 각각 NAND 회로 8과 9의 입력에 접속된다. NAND 회로 8과 9는, 한쪽 및 다른 쪽의 입력이 단로되어 있고, 인버터 회로로서의 기능을 갖는다. NAND 회로 8과 9의 출력은, 각각 NOR 회로 11과 12의 각 한쪽의 입력에 접속된다. 인버터 회로 22와 23에는, 인버터 회로 22의 동작 한계치 전압 및 인버터 회로 23의 동작 한계치 전압중에 낮은 쪽의 것이, 인버터 회로 6의 동작 한계치 전압 및 인버터 회로 7의 동작 한계치 전압중에 높은 쪽의 것 보다도 높은 인버터 회로를 채용한다. 인버터 회로 22와 23의 출력은, 각각 AND 회로(10)의 한쪽의 입력 및 다른 쪽의 입력에 접속되고, AND 회로(1O)의 출력은, NOR 회로 11과 12의 각 다른 쪽의 입력에 각각 접속된다. 인버터 회로(22, 23), NAND 회로(8, 9), AND 회로(10) 및 NOR 회로(11, 12)에 의해서 구성된 논리회로는, dv/dt 과도신호에의한 오동작을 방지하기 위한 보호회로(30)로서 기능한다. 인버터 회로 6과 7은, 인버터 회로(6, 7) 및 RS 플립플롭 회로(13)로 이루어지는 논리회로의 동작개시·종료의 트리거가 되는 소자이며, 제 1 및 제 2 신호선의 각 전위의 논리를 구별하는 기능을 갖는다. 인버터 회로 22와 23은, 보호회로(30)의 보호동작 개시·종료의 트리거가 되는 소자이며, 제 1 및 제 2 신호선의 각 전위의 논리를 구별하는 기능을 갖는다.The outputs of the inverter circuits 6 and 7 are connected to the inputs of the NAND circuits 8 and 9, respectively. NAND circuits 8 and 9 are disconnected from one input and the other, and have a function as an inverter circuit. The outputs of the NAND circuits 8 and 9 are connected to the respective inputs of the NOR circuits 11 and 12, respectively. In the inverter circuits 22 and 23, the lower one of the operating threshold voltage of the inverter circuit 22 and the operating threshold voltage of the inverter circuit 23 is higher than the higher of the operating threshold voltage of the inverter circuit 6 and the operating threshold voltage of the inverter circuit 7. Inverter circuit is adopted. The outputs of the inverter circuits 22 and 23 are connected to one input of the AND circuit 10 and the other input, respectively, and the output of the AND circuit 10 is connected to the other inputs of the NOR circuits 11 and 12, respectively. Connected. The logic circuit constituted by the inverter circuits 22 and 23, the NAND circuits 8 and 9, the AND circuit 10, and the NOR circuits 11 and 12 is protected to prevent the malfunction due to the dv / dt transient signal. It functions as the circuit 30. Inverter circuits 6 and 7 are elements that trigger the start and end of the operation of the logic circuit composed of the inverter circuits 6 and 7 and the RS flip-flop circuit 13, and the logic of each potential of the first and second signal lines is controlled. Has the ability to distinguish The inverter circuits 22 and 23 are elements that trigger the protection operation start and end of the protection circuit 30, and have a function of distinguishing the logic of the respective potentials of the first and second signal lines.
NOR 회로 11과 12의 출력은, 각각 RS 플립플롭 회로(13)의 세트 입력 S 및 리셋트 입력 R에 접속된다. RS 플립플롭 회로(13)의 출력 Q는, 인버터 회로(14)의 입력에 접속된다. 인버터 회로(14)의 출력은, pMOS(15)의 게이트 전극 및 nMOS(16)의 게이트 전극에 각각 접속된다. pMOS(15)의 드레인 전극은 전원(19)의 양극에 접속되고, 소스 전극은 저항(17)의 일단에 접속된다. 저항 17의 타단은, 저항 18의 일단 및 전력 디바이스(50)의 베이스 전극에 접속된다. 저항 18의 타단은, nMOS(16)의 드레인 전극에 접속되고, nMOS(16)의 소스 전극은 전원(19)의 음극에 접속된다. 또한, nMOS(16)의 소스 전극은, 다이오드 20과 21의 각 애노드에 접속되고, 다이오드 20과 21의 각 캐소드는, 각각 DMOS 2와 3의 드레인 전극에 접속된다.The outputs of the NOR circuits 11 and 12 are connected to the set input S and the reset input R of the RS flip-flop circuit 13, respectively. The output Q of the RS flip-flop circuit 13 is connected to the input of the inverter circuit 14. The output of the inverter circuit 14 is connected to the gate electrode of the pMOS 15 and the gate electrode of the nMOS 16, respectively. The drain electrode of the pMOS 15 is connected to the anode of the power supply 19, and the source electrode is connected to one end of the resistor 17. The other end of the resistor 17 is connected to one end of the resistor 18 and the base electrode of the power device 50. The other end of the resistor 18 is connected to the drain electrode of the nMOS 16, and the source electrode of the nMOS 16 is connected to the cathode of the power source 19. The source electrode of the nMOS 16 is connected to each of the anodes of the diodes 20 and 21, and the cathodes of the diodes 20 and 21 are connected to the drain electrodes of the DMOSs 2 and 3, respectively.
도 2는, 구동회로 HD에 의한 레벨 시프트 동작을 설명하기 위한 타이밍 챠트이다. 이하, 도 1 및 도 2를 참조하여, 구동회로 HD의 동작에 대하여 설명한다.2 is a timing chart for explaining the level shift operation by the drive circuit HD. Hereinafter, the operation of the driving circuit HD will be described with reference to FIGS. 1 and 2.
우선, 도 2의 시간 t1∼t2를 참조하여, 전력 디바이스(50)를 온(on)시키는 경우의 동작에 대해서 설명한다. 펄스 발생회로(1)는, 외부에서 입력된 하이(high) 측 입력신호에 따라서, 온 신호로서 「H」 신호를, 오프(off) 신호로서 「L」 신호를 발생한다. 이 온 신호 및 오프 신호는, 각각 DMOS 2와 3의 각 게이트 전극에 입력되어, 그 결과 DMOS 2는 온되고, DMOS 3는 오프된다. DMOS 2가 온됨으로써, 저항 4에 전압 강하가 생겨, 인버터 회로 6과 22에 「L」신호가 입력된다. 한편, DMOS 3에 접속된 저항 5에는 전압 강하가 생기지 않기 때문에, 인버터 회로 7과 23에는 「H」 신호가 입력된다. 따라서, 인버터 회로 6과 22는「H」신호를 출력하고, 인버터 회로 7과 23은 「L」 신호를 출력한다.First, with reference to the time t1-t2 of FIG. 2, operation | movement at the time of turning on the power device 50 is demonstrated. The pulse generating circuit 1 generates an "H" signal as an on signal and an "L" signal as an off signal in accordance with a high side input signal input from the outside. The on signal and the off signal are input to the respective gate electrodes of DMOS 2 and 3, so that DMOS 2 is turned on and DMOS 3 is turned off. When the DMOS 2 is turned on, a voltage drop occurs in the resistor 4, and the "L" signal is input to the inverter circuits 6 and 22. On the other hand, since no voltage drop occurs in the resistor 5 connected to the DMOS 3, the "H" signal is input to the inverter circuits 7 and 23. Therefore, inverter circuits 6 and 22 output the "H" signal, and inverter circuits 7 and 23 output the "L" signal.
인버터 회로 6으로부터 출력되는 「H」신호는, NAND 회로 8에 의해서 반전되어 「L」 신호가 된다. 또한, 인버터 회로 7로부터 출력되는 「L」신호는, NAND 회로 9에 의해서 반전되어 「H」신호가 된다. AND 회로(1O)에는, 인버터 회로 22로부터「H」신호가, 인버터 회로 23으로부터 「L」 신호가 각각 입력되기 때문에, AND 회로 10은 「L」 신호를 출력한다. NOR 회로 11에는 NAND 회로 8 및 AND 회로 10으로부터 함께「L」신호가 입력되기 때문에, N0R 회로 11은 「H」 신호를 출력한다. 또한, NOR 회로 12에는 NAND 회로 9로부터 「H」 신호가, AND 회로 1O에서 「L」 신호가 각각 입력되기 때문에, NOR 회로 12는 「L」 신호를 출력한다.The "H" signal output from the inverter circuit 6 is inverted by the NAND circuit 8 to become an "L" signal. The "L" signal output from the inverter circuit 7 is inverted by the NAND circuit 9 to become an "H" signal. Since the "H" signal is input from the inverter circuit 22 and the "L" signal is input from the inverter circuit 23 to the AND circuit 10, the AND circuit 10 outputs the "L" signal. Since the "L" signal is input to the NOR circuit 11 from the NAND circuit 8 and the AND circuit 10 together, the N0R circuit 11 outputs the "H" signal. In addition, since the "H" signal is input from the NAND circuit 9 to the NOR circuit 12, and the "L" signal is input from the AND circuit 10, respectively, the NOR circuit 12 outputs the "L" signal.
RS 플립플롭 회로(13)의 세트 입력 S에는 NOR 회로 11로부터 「H」 신호가 입력되고, 리셋트 입력 R에는 NOR 회로 12로부터 「L」 신호가 입력되기 때문에, RS 플립플롭의 출력 Q에서는 「H」 신호가 출력된다. 이 「H」 신호는 인버터 회로14에 의해서 반전되어 「L」 신호가 되고, pMOS(15) 및 nMOS(16)의 각 게이트 전극에 입력된다. 그 결과, pMOS(15)가 온됨과 동시에 nMOS(16)가 오프되어, 전원(19)으로부터 전력 디바이스(50)의 베이스 전극으로 「H」 신호가 입력되어 전력 디바이스(50)가 온된다. 그 결과, 전원(54)으로부터 부하(53)로 전력이 공급된다.Since the "H" signal is input from the NOR circuit 11 to the set input S of the RS flip-flop circuit 13 and the "L" signal is input from the NOR circuit 12 to the reset input R, the output Q of the RS flip-flop is " H "signal is output. This "H" signal is inverted by the inverter circuit 14 to become an "L" signal, and is input to each gate electrode of the pMOS 15 and nMOS 16. As a result, the pMOS 15 is turned on and the nMOS 16 is turned off, the "H" signal is input from the power supply 19 to the base electrode of the power device 50, and the power device 50 is turned on. As a result, electric power is supplied from the power supply 54 to the load 53.
다음으로, 도 2의 시간 t2∼t3을 참조하여, 온 신호의 펄스가 하강해서 DMOS (2)가 오프된 경우, 저항(4)에서의 전압강하가 없어지기 때문에, 인버터 회로(6)에는 「H」 신호가 입력된다. 그 때문에, 인버터 회로(6)는 「L」 신호를, NAND 회로(8)는 「H」 신호를, NOR 회로(11)는 「L」 신호를 각각 출력하게 된다. 그 결과, RS 플립플롭 회로(13)의 세트 입력 S 및 리셋트 입력 R에는 함께 「L」 신호가 입력되기 때문에, RS 플립플롭의 출력 Q는 바로 이전의 상태를 유지한다. 즉, 출력 Q에서는 「H」 신호가 계속 출력되게 된다.Next, with reference to the time t2-t3 of FIG. 2, when the pulse of an ON signal falls and the DMOS 2 is turned off, the voltage drop in the resistor 4 will disappear, and therefore the inverter circuit 6 will have a " H "signal is input. Therefore, the inverter circuit 6 outputs the "L" signal, the NAND circuit 8 outputs the "H" signal, and the NOR circuit 11 outputs the "L" signal, respectively. As a result, since the " L " signal is input to the set input S and the reset input R of the RS flip-flop circuit 13 together, the output Q of the RS flip-flop maintains the previous state. In other words, the "H" signal is continuously output at the output Q.
다음으로, 도 2의 시간 t3∼t4를 참조하여, 전력 디바이스 50을 오프시키는 경우의 동작에 대해서 설명한다. 펄스 발생회로(1)는, 온 신호로서 「L」 신호를, 오프 신호로서 「H」 신호를 발생한다. 그 결과 DMOS 2는 오프되고, DMOS 3는 온 된다. DMOS 2가 오프됨으로써, 인버터 회로 6과 22에는 「H」신호가 입력된다. 한편, DMOS 3이 온됨에 따라서, 인버터 회로 7과 23에는 「L」 신호가 입력된다. 따라서, 인버터 회로 6과 22는 「L」 신호를 출력하고, 인버터 회로 7과 23은 「H」 신호를 출력한다.Next, with reference to the time t3-t4 of FIG. 2, operation | movement at the time of turning off the power device 50 is demonstrated. The pulse generation circuit 1 generates an "L" signal as an on signal and an "H" signal as an off signal. As a result, DMOS 2 is turned off and DMOS 3 is turned on. When the DMOS 2 is turned off, the "H" signal is input to the inverter circuits 6 and 22. On the other hand, as the DMOS 3 is turned on, the "L" signal is input to the inverter circuits 7 and 23. Therefore, inverter circuits 6 and 22 output the "L" signal, and inverter circuits 7 and 23 output the "H" signal.
인버터 회로(6)로부터 출력되는 「L」신호는, NAND 회로(8)에 의해서 반전되어 「H」 신호가 된다. 또한, 인버터 회로(7)로부터 출력되는 「H」 신호는, NAND 회로(9)에 의해서 반전되어 「L」 신호가 된다. AND 회로(1O)에는, 인버터 회로 22로부터 「L」 신호가, 인버터 회로 23으로부터 「H」신호가 각각 입력되기 때문에, AND 회로(10)는 「L」 신호를 출력한다. NOR 회로(11)에는 NAND 회로(8)로부터 「H」신호가, AND 회로(10)로부터 「L」 신호가 각각 입력되기 때문에, NOR 회로(11)는 「L」 신호를 출력한다. 또한, NOR 회로(12)에는 NAND 회로(9) 및 AND 회로(10)로부터 함께 「L」 신호가 입력되기 때문에, NOR 회로(12)는 「H」 신호를 출력한다.The "L" signal output from the inverter circuit 6 is inverted by the NAND circuit 8 to become an "H" signal. The "H" signal output from the inverter circuit 7 is inverted by the NAND circuit 9 to become an "L" signal. Since the "L" signal is input from the inverter circuit 22 and the "H" signal is input from the inverter circuit 23 to the AND circuit 100, the AND circuit 10 outputs the "L" signal. Since the "H" signal is input from the NAND circuit 8 and the "L" signal is input from the AND circuit 10, respectively, the NOR circuit 11 outputs the "L" signal to the NOR circuit 11. In addition, since the "L" signal is input to the NOR circuit 12 from the NAND circuit 9 and the AND circuit 10 together, the NOR circuit 12 outputs the "H" signal.
RS 플립플롭 회로(13)의 세트 입력 S에는 NOR 회로 11로부터 「L」 신호가 입력되고, 리셋트 입력 R에는 NOR 회로 12로부터 「H」 신호가 입력되기 때문에, RS 플립플롭의 출력 Q에서는 「L」 신호가 출력된다. 이 「L」 신호는 인버터 회로 14에 의해서 반전되어 「H」 신호가 되어, pMOS(15) 및 nMOS(16)의 각 게이트 전극에 입력된다. 그 결과, pMOS(15)가 오프됨과 동시에 nMOS(16)가 온되어, 전력 디바이스(50)가 오프된다.Since the "L" signal is input from the NOR circuit 11 to the set input S of the RS flip-flop circuit 13 and the "H" signal is input from the NOR circuit 12 to the reset input R, the output Q of the RS flip-flop is " L "signal is output. This "L" signal is inverted by the inverter circuit 14 to become an "H" signal, and is input to the gate electrodes of the pMOS 15 and the nMOS 16. As a result, the nMOS 16 is turned on at the same time as the pMOS 15 is turned off, and the power device 50 is turned off.
다음으로, 도 2의 시간 t4 이후를 참조하여, 오프 신호의 펄스가 하강하여 DMOS(3)가 오프한 경우, 상기 시간 t2∼t3에서의 동작과 마찬가지로, RS 플립플롭 회로(13)의 세트 입력 S 및 리셋트 입력 R에는 함께 「L」 신호가 입력되어, RS 플립플롭 회로(13)의 출력 Q는 바로 이전의 상태를 유지한다. 즉, 출력 Q에서는 「L」 신호가 계속 출력되게 된다.Next, referring to the time t4 or later in FIG. 2, when the pulse of the off signal falls and the DMOS 3 is turned off, the set input of the RS flip-flop circuit 13 is performed similarly to the operation at the times t2 to t3. The signal "L" is input to S and the reset input R together, and the output Q of the RS flip-flop circuit 13 maintains the previous state. In other words, the "L" signal is continuously output at the output Q.
도 3은 접속점 N1으로부터 다이오드(20, 21)의 애노드에 이르는 라인(이하 「라인 L」이라고 칭한다.)에 dv/dt 과도신호가 발생한 경우의 구동회로 HD의 동작을 설명하기 위한 타이밍 챠트이다. 도 3에서는, 인버터 회로(6, 7, 22, 23)의 각 동작 한계치 전압 Vth6, Vth7, Vth22, Vth23이, Vth6〈 Vth7〈 Vth22〈 Vth23의 관계에 있는 경우의 예를 나타내고 있다. 또한, dv/dt 과도신호가 발생하기 전의 상태에서, RS 플립플롭 회로(13)의 출력 Q에서 「L」 신호가 출력되는 경우를 가정한다.FIG. 3 is a timing chart for explaining the operation of the drive circuit HD when a dv / dt transient signal occurs in the line from the connection point N1 to the anodes of the diodes 20 and 21 (hereinafter referred to as "line L"). In FIG. 3, when the operating threshold voltages Vth 6 , Vth 7 , Vth 22 , and Vth 23 of the inverter circuits 6, 7, 22, and 23 are in a relationship of Vth 6 <Vth 7 <Vth 22 <Vth 23 An example is shown. In addition, it is assumed that the "L" signal is output from the output Q of the RS flip-flop circuit 13 in the state before the dv / dt transient signal is generated.
라인 L에 dv/dt 과도신호가 발생하면, dv/dt 과도전압이 DMOS 2와 3에 동시에 발생한다. 이와 같이 dv/dt 과도전압이 발생함으로써 저항 4와 5에서 동시에 전압 강하가 생겨, 인버터 회로 6과 22에는 도 3의 NA1에 나타내는 전압이, 인버터 회로 7과 23에는 도 3의 NA2에 나타내는 전압이 각각 입력된다. 이것은, 시간 t1에서 인버터 회로 6, 7, 22, 23의 각각에 「L」신호가 입력된 것과 같다. 그리고, 인버터 회로 6, 7, 22, 23은, 입력된 「L」 신호를 반전하여, 도 3의 NB, NC, ND, NE에 각각 나타낸 것처럼, 시간 t1에서 「H」 신호를 출력한다. 또, 여기서는, 저항4와 5에서 전압강하로 인한 각 신호선의 전위 천이를, 4개의 인버터 회로 6, 7, 22, 23이 동시에 검출하는 것으로 하였지만, 엄밀하게는, 그 동작 한계치 전압의 상이에 의해 인버터 회로 23, 22, 7, 6의 순으로 그 천이를 검출한다.When the dv / dt transient signal occurs on line L, the dv / dt transient occurs simultaneously in DMOS 2 and 3. As a result of the dv / dt transient voltage, a voltage drop occurs simultaneously in the resistors 4 and 5, and the inverter circuits 6 and 22 show the voltage shown in NA1 of FIG. 3 and the inverter circuits 7 and 23 show the voltage shown in NA2 of FIG. Each is input. This is equivalent to inputting the "L" signal to each of the inverter circuits 6, 7, 22, and 23 at the time t1. Inverter circuits 6, 7, 22, and 23 invert the input "L" signal and output the "H" signal at time t1 as shown in NB, NC, ND, and NE of FIG. 3, respectively. In this example, the four inverter circuits 6, 7, 22, and 23 simultaneously detect the potential transition of each signal line due to the voltage drop in the resistors 4 and 5, but, strictly, the operation threshold voltage The transition is detected in the order of inverter circuits 23, 22, 7, and 6.
인버터 회로 6, 7, 22, 23의 입력 전압값은 시간의 경과와 함께 상승하지만, 그 전압값이 인버터 회로 6, 7, 22, 23의 각 동작 한계치 전압을 넘으면(이것은, 인버터 회로 6, 7, 22, 23의 각각에 「H」 신호가 입력된 것과 같다.), 인버터 회로 6, 7, 22, 23은, 입력된 「H」 신호를 반전하여 「L」 신호를 출력한다. 여기서, 상기 Vth6〈 Vth7〈 Vth22〈 Vth23의 관계에 의해 「L」 신호를 출력하는 타이밍이 인버터 회로 6, 7, 22, 23의 순서로 늦는다.The input voltage values of the inverter circuits 6, 7, 22, and 23 rise with time, but if the voltage values exceed the respective operating threshold voltages of the inverter circuits 6, 7, 22, and 23 (this is the inverter circuits 6 and 7, , And the inverter circuits 6, 7, 22, and 23 invert the input "H" signal and output the "L" signal. Here, the timing of outputting the "L" signal is delayed in the order of the inverter circuits 6, 7, 22, and 23 by the relation of Vth 6 <Vth 7 <Vth 22 <Vth 23 .
NAND 회로 8과 9는, 도 3의 NF 및 NG에 각각 나타낸 것처럼, 인버터 회로 6과 7의 출력을 반전한 신호를 각각 출력한다. 또한, AND 회로(10)는, 도 3의 NH에 나타낸 것처럼, 인버터 회로 22와 23이 함께 「H」 신호를 출력하는 기간 t1∼t4에서 「H」 신호를 출력한다.The NAND circuits 8 and 9 output signals inverting the outputs of the inverter circuits 6 and 7, respectively, as shown in NF and NG in FIG. In addition, the AND circuit 10 outputs the "H" signal in periods t1 to t4 in which the inverter circuits 22 and 23 together output the "H" signal, as shown by NH of FIG.
NOR 회로(11)는, 시간 t1까지의 기간에서는 NAND 회로(8)로부터, 시간 t1∼t2의 기간에서는 AND 회로(10)로부터, 시간 t2∼t4의 기간에서는 NAND 회로(8) 및 AND 회로(10)의 양쪽으로부터, 시간 t4 이후의 기간에서는 NAND 회로(8)로부터 각각 「H」 신호를 입력한다. 따라서, 도 3의 S에 나타낸 것처럼, RS 플립플롭 회로(13)의 세트 입력 S에는 항상 「L」 신호가 입력되게 된다. 마찬가지로, NOR 회로(12)는, 시간 t1까지의 기간에서는 NAND 회로(9)로부터, 시간 t1∼t3의 기간에서는 AND 회로(10)로부터, 시간 t3∼t4의 기간에서는 NAND 회로(9) 및 AND 회로(10)의 양쪽으로부터, 시간 t4이후의 기간에서는 NAND 회로(9)로부터 각각 「H」 신호를 입력한다. 따라서, 도 3의 R에 나타낸 것처럼, RS 플립플롭 회로(13)의 리셋트 입력 R에는 항상 「L」 신호가 입력되게 된다. 이와 같이, RS 플립플롭 회로(13)의 세트 입력 S 및 리셋트 입력 R에는 항상 「L」 신호가 입력되기 때문에, RS 플립플롭 회로(13)의 출력 Q는, 바로 이전의 상태(이 예의 경우는 「L」 신호의 출력)을 유지한다.The NOR circuit 11 includes the NAND circuit 8 and the AND circuit (from the NAND circuit 8 in the period up to the time t1, from the AND circuit 10 in the period t1 through t2, and in the period t2 through t4. From both sides 10), the " H " signal is input from the NAND circuit 8, respectively, in the period after time t4. Therefore, as shown in S of FIG. 3, the "L" signal is always input to the set input S of the RS flip-flop circuit 13. Similarly, the NOR circuit 12 is from the NAND circuit 9 in the period up to the time t1, from the AND circuit 10 in the period t1 to t3, and from the NAND circuit 9 and AND in the period t3 to t4. From both sides of the circuit 10, the " H " signals are input from the NAND circuit 9, respectively, in the period after time t4. Therefore, as shown in R of FIG. 3, the "L" signal is always input to the reset input R of the RS flip-flop circuit 13. In this way, since the "L" signal is always input to the set input S and the reset input R of the RS flip-flop circuit 13, the output Q of the RS flip-flop circuit 13 is in the immediately previous state (in this example). Denotes the output of the "L" signal).
이와 같이 본 실시예에 따른 고전위측 전력 디바이스의 구동회로 HD에 의하면, 제조상의 격차에 의해 인버터 회로 6과 7의 각 동작 한계치 전압 Vth6및 Vth7가 서로 다른 경우만으로도, 라인 L에 발생한 dv/dt 과도신호로 인하여 오동작이 생기는 것을 적절히 회피할 수 있고, 신뢰성이 높은 레벨 시프트 장치를 얻을 수 있다.As described above, according to the driving circuit HD of the high potential side power device according to the present embodiment, dv / v generated in the line L only when the operating threshold voltages Vth 6 and Vth 7 of the inverter circuits 6 and 7 are different from each other due to manufacturing gaps. Occurrence of malfunction due to the dt transient signal can be properly avoided, and a highly reliable level shift device can be obtained.
이상과 같은 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.According to the present invention as described above can obtain the following effects.
첫째, 본 발명에 따르면, 보호회로는, 논리회로와는 독립하여 제 1 및 제 2 신호선에 접속된다. 따라서, dv/dt 과도전압이 발생하여 제 1 및 제 2 전위가 동일한 타이밍으로 천이한 경우에, 보호회로에 논리회로가 그 천이를 검출하는 기간보다도 길게 보호동작을 행할 수 있다. 그 때문에, 제조상의 격차에 의해서 논리회로를 구성하는 소자의 특성에 격차가 생긴 경우만으로도, dv/dt 과도전압으로 인한 오동작을 적절히 회피할 수 있다.First, according to the present invention, the protection circuit is connected to the first and second signal lines independently of the logic circuit. Therefore, when dv / dt transient voltage occurs and the first and second potentials transition at the same timing, the protection operation can be performed longer than the period during which the logic circuit detects the transition. Therefore, even if a difference occurs in the characteristics of the elements constituting the logic circuit due to manufacturing gaps, malfunction due to the dv / dt transient voltage can be properly avoided.
둘째, 본 발명에 따르면, 제 3 및 제 4 소자의 각 동작 한계치 전압중에 낮은 쪽의 것이, 제 1 및 제 2 소자의 각 동작 한계치 전압중에 높은 쪽의 것보다도 높아지도록, 제 1∼제 4 소자의 각 동작 한계치 전압을 조정함에 의해, dv/dt 과도전압이 발생하여 제 1 및 제 2 전위가 동일한 타이밍으로 고전위로부터 저전위로 천이한 경우에, 보호회로에 논리회로가 그 천이를 검출하는 기간보다도 길게 보호동작을 행할 수 있다.Secondly, according to the present invention, the first to fourth elements are arranged such that the lower one of the operating threshold voltages of the third and fourth elements is higher than the higher one of the operating threshold voltages of the first and second elements. The period during which the logic circuit detects the transition in the protection circuit when the dv / dt transient voltage is generated and the first and second potentials transition from the high potential to the low potential at the same timing by adjusting the respective operating threshold voltages of Protective operation can be performed longer.
셋째, 본 발명에 따르면, 제 1 및 제 2 전위가 고전위로부터 저전위로 천이한 경우에, 제 3 및 제 4 소자는, 제 1 및 제 2 소자보다도 빨리 그 천이를 검출한다. 따라서, 보호회로는, 논리회로가 그 천이를 검출하는 것보다도 이전에, 보호동작을 개시할 수 있다. 또한, 제 1 및 제 2 전위가 저전위로부터 고전위로 천이한 경우에, 제 3 및 제 4 소자는, 제 1 및 제 2 소자보다도 느리게 그 천이를 검출한다. 따라서, 보호회로는, 논리회로가 그 천이의 검출을 종료한 후에도, 소정 기간만큼 보호동작을 계속할 수 있다.Third, according to the present invention, when the first and second potentials transition from the high potential to the low potential, the third and fourth elements detect the transition earlier than the first and second elements. Therefore, the protection circuit can start the protection operation before the logic circuit detects the transition. In addition, when the first and second potentials transition from the low potential to the high potential, the third and fourth elements detect the transition slower than the first and second elements. Therefore, the protection circuit can continue the protection operation for a predetermined period even after the logic circuit finishes detecting the transition.
넷째, 본 발명에 따르면, 논리 게이트를 사용한 간단한 회로구성에 의해서, 논리회로 및 보호회로를 구성할 수 있다.Fourth, according to the present invention, a logic circuit and a protection circuit can be configured by a simple circuit configuration using a logic gate.
다섯째, 본 발명에 따르면, dv/dt 과도전압이 발생하여 제 1 및 제 2 전위가 동일한 타이밍으로 천이한 경우에, 보호회로는, 논리회로가 그 천이를 검출하는 기간보다도 길게 보호동작을 행한다. 따라서, 제조상의 격차에 의해서 논리회로를 구성하는 소자의 특성에 격차가 생긴 경우만으로도, dv/dt 과도전압으로 인한 오동작을 적절히 회피할 수 있다.Fifthly, according to the present invention, when a dv / dt transient voltage occurs and the first and second potentials transition at the same timing, the protection circuit performs a protection operation longer than a period during which the logic circuit detects the transition. Therefore, even if a difference occurs in the characteristics of the elements constituting the logic circuit due to manufacturing gaps, malfunction due to the dv / dt transient voltage can be properly avoided.
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