DE102016109246A1

DE102016109246A1 - Verfahren und Vorrichtung, Gerät und Computerprogrammprodukt für Dynamikbereichssteuerung

Info

Publication number: DE102016109246A1
Application number: DE102016109246.0A
Authority: DE
Inventors: Carmelo Burgio
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2015-09-09
Filing date: 2016-05-19
Publication date: 2017-03-09
Anticipated expiration: 2036-05-20
Also published as: ITUB20153503A1; DE102016109246B4; US9559717B1

Abstract

In einer Ausführungsform beinhaltet Dynamikbereichssteuerung in einer Signalverarbeitungskette (100, 102, 104), z. B. einer Audiokette, die ein analoges Ausgangssignal (OS) aus einem digitalen Eingangssignal (IS) erzeugt, das Anwenden (B) einer Dynamikbereichssteuerungsverstärkung (1/G) auf das analoge Ausgangssignal (OS) als eine Funktion einer Eingangsverstärkung (G'), die auf das digitale Eingangssignal (IS) angewendet wird (A). Die Dynamikbereichssteuerungsverstärkung (1/G) wird auf das analoge Ausgangssignal (OS) mit einer Verzögerung (GN') bezüglich der Eingangsverstärkung (G') angewendet, die auf das digitale Eingangssignal (IS) angewendet wird (A). In einer Ausführungsform beinhaltet die Dynamikbereichssteuerung: – das Erzeugen mindestens eines ersten Flagsignals (HW ZCF) für das analoge Ausgangssignal (OS) und mindestens eines zweiten Flagsignals (Est. ZCF) für das digitale Eingangssignal (IS), wobei jedes der Flagsignale einen ersten Pegel und einen zweiten Pegel annimmt und auf den ersten Pegel eingestellt wird, wenn ein Signal, aus dem das Flag erzeugt wird, einen Wert innerhalb eines bestimmten Amplitudenbereichs hat, – das Vergleichen des ersten Flagsignals (HW ZCF) mit dem zweiten Flagsignal (Est. ZCF), – das Steuern der Verzögerung (GN'), mit der die Dynamikbereichssteuerungsverstärkung (1/G) auf das analoge Ausgangssignal (OS) angewendet wird, als eine Funktion des Ergebnisses des Vergleichs (1068), vorzugsweise, indem bewirkt wird, dass das erste Flagsignal (HW ZCF) und das zweite Flagsignal (Est. ZCF) übereinstimmen.

Description

Die Beschreibung bezieht sich auf Dynamikbereichssteuerung. Eine oder mehrere Ausführungsformen sind z. B. auf Dynamikbereichssteuerung in Audiosystemen anwendbar.
Dynamikbereichssteuerungssysteme sind in verschiedenen Anwendungsbereichen, wie z. B. Audio, weit verbreitet.
Eine typische Anwendung bezieht sich auf die Optimierung des Dynamikbereichs eines Signals, das einem Digital/Analog-Wandler (DAC oder D2A) zugeführt wird, z. B. um Sättigung für Signale mit hohem Dynamikbereich zu vermeiden und/oder das Signal/Rausch-Verhältnis (SNR) für Niedrigpegelsignale zu verbessern.
Eine Aufgabe einer oder mehrerer Ausführungsformen besteht in der Bereitstellung einer verbesserten Lösung für Dynamikbereichssteuerung.
Eine oder mehrere Ausführungsformen lösen diese Aufgabe dank einem Verfahren mit den in den folgenden Ansprüchen dargelegten Eigenschaften.
Eine oder mehrere Ausführungsformen können sich auf eine entsprechende Vorrichtung und ein entsprechendes Gerät (z. B. eine Audiokette), das eine solche Vorrichtung aufweist, sowie auf ein Computerprogrammprodukt beziehen, das in den Speicher mindestens einer Verarbeitungsvorrichtung (z. B. eines DSP) geladen werden kann und Softwarecodeteile zum Ausführen der Schritte des Verfahrens, wenn das Produkt auf mindestens einem Computer läuft, aufweist. Wie hierin verwendet, ist die Bezugnahme auf ein solches Computerprogrammprodukt als äquivalent zur Bezugnahme auf eine computerlesbare Einrichtung zu verstehen, die Anweisungen zum Steuern des Verarbeitungssystems aufweist, um die Umsetzung des Verfahrens gemäß einer oder mehrerer Ausführungsformen zu koordinieren. Die Bezugnahme auf „mindestens eine Prozessorvorrichtung” soll die Möglichkeit hervorheben, dass eine oder mehrere Ausführungsformen in modularer und/oder verteilter Form umgesetzt werden können.
Die Ansprüche sind ein fester Bestandteil der Offenbarung einer oder mehrerer beispielhafter hierin dargelegter Ausführungsformen.
Eine oder mehrere Ausführungsformen können auf der Erkenntnis beruhen, dass eine (vollständig) digitale Lösung für die Dynamikbereichssteuerung eines analogen Ausgangssignals verwendet werden kann, da eine einer DAC-Wandlung unterzogene abgetastete Version des Signals am Eingang der Verarbeitung zur Verfügung steht: z. B. ist, wenn einer Audio-Verarbeitungskette ein herkömmliches Audiosignal zugeführt wird (z. B. gemäß dem „Redbook”-Standard), eine abgetastete Version (44,1/48,0 kHz Fs) des Audiostroms am digitalen Decoder verfügbar.
Nachstehend werden eine oder mehrere Ausführungsformen mit Bezugnahme auf die beiliegenden Zeichnungen rein beispielhaft beschrieben. In denen zeigen:
1 eine schematische Darstellung eines möglichen Verwendungsszenarios einer oder mehrerer Ausführungsformen;
2 und 3 Zeitdiagramme, die das mögliche Verhalten bestimmter Signale in einem solchen Szenario darstellen;
4 eine schematische Darstellung bestimmter einer oder mehrerer Ausführungsformen zugrundeliegenden Prinzipien;
5 eine schematische Darstellung einer oder mehrerer Ausführungsformen;
6 und 7 Blockdiagramme, die Beispiele für verschiedene Funktionen darstellen, die in einer oder mehrerer Ausführungsformen ausgeführt werden können;
8, die drei Teile, als a), b) und c) bezeichnet, umfasst, eine mögliche Arbeitsweise der Ausführungsformen;
9 bis 11 Blockdiagramme, die Beispiele für verschiedene Funktionen darstellen, die in einer oder mehreren Ausführungsformen ausgeführt werden können; und
12 ein Diagramm, das ein Beispiel für eine mögliche Arbeitsweise von Ausführungsformen darstellt.
In der folgenden Beschreibung werden eine oder mehrere spezielle Einzelheiten mit dem Ziel dargestellt, ein tieferes Verständnis von beispielhaften Ausführungsformen zu schaffen. Die Ausführungsformen können auch ohne eine oder mehrere der speziellen Einzelheiten oder mit anderen Verfahren, Komponenten, Materialien usw. erlangt werden. In anderen Fällen sind bekannte Strukturen, Materialien oder Vorgänge nicht im Detail dargestellt oder beschrieben, um bestimmte Aspekte von Ausführungsformen nicht zu verdecken.
Die Bezugnahme auf „eine Ausführungsform” soll im Rahmen der vorliegenden Beschreibung darauf hinweisen, dass eine bestimmte in Bezug zu der Ausführungsform beschriebene Konfiguration, Struktur oder Eigenschaft in mindestens einer Ausführungsform enthalten ist. Somit beziehen sich Ausdrücke wie z. B. „in einer Ausführungsform”, die in einem oder mehreren Punkten der vorliegenden Beschreibung vorkommen können, nicht notwendigerweise auf ein und dieselbe Ausführungsform. Außerdem können bestimmte Konfigurationen, Strukturen oder Eigenschaften auf jegliche adäquate Weise in einer oder mehreren Ausführungsformen kombiniert werden.
Die hierin verwendeten Bezugszeichen sind lediglich zum besseren Verständnis vorgesehen und definieren somit nicht den Schutzumfang oder Anwendungsbereich der Ausführungsformen.
1 ist eine schematische Darstellung eines möglichen Verwendungsszenarios einer oder mehrerer Ausführungsformen, wobei ein (digitales) Eingangssignal IS einem Digital/Analog-Wandler (DAC oder D2A) 100 zugeführt wird, um ein (analoges) Ausgangssignal OS zu erzeugen.
Der Allgemeingültigkeit und Einfachheit halber wird angenommen, dass das Eingangssignal in den Wandler 100 ein Signal mit einer angenommen auf Eins normierten Amplitude mit einer (variablen) Verstärkung G ist, die in der digitalen Domäne an einem Eingangsknoten A auf dieses angewendet wird, wobei eine entsprechende (reziproke) Verstärkung 1/G in der analogen Domäne auf den DAC-Ausgangsknoten B angewendet wird, um die Eingangsamplitude wiederherzustellen.
Ein solches einfaches Modell von Dynamikbereichssteuerung ist dafür ausgebildet, eine allgemeine Darstellung einer Dynamikbereichssteuerungsanordnung bereitzustellen, wobei:

– dem DAC 100 ein Signal IS mit einer Amplitude, wie von einer (variablen) Verstärkung G dargestellt, zugeführt wird, und
– die Ausgangsverstärkung (hier 1/G, die eine Dämpfung sein kann) angewendet wird, um ein Ausgangssignal OS zu erlangen, wobei die hier von der Verstärkung G) dargestellte Schwankung der Amplitude in dem Eingangssignal kompensiert wird.

In einer oder mehreren Ausführungsformen ist die Ausgangsverstärkung möglicherweise nicht der genaue Kehrwert der Eingangsverstärkung, z. B. wenn eine Gesamtverstärkung/-dämpfung zwischen IS und OS bereitgestellt wird. Ein wie in 1 (und auch in 5) dargestelltes Modell ist auf ähnliche Weise auch auf solche Ausführungsformen mit einer Gesamtverstärkung/-dämpfung zwischen IS und OS anwendbar.
Eine oder mehrere Ausführungsformen können auf Anordnungen anwendbar sein, die zwischen den Knoten A und B aufweisen:

– auf der digitalen Seite DIG (links der senkrechten gestrichelten Linie in 1) einen oder mehrere Digitalblöcke, gemeinsam von 102 bezeichnet, die in einer Konstruktionsphase gut charakterisiert werden können;
– auf der analogen Seite AN (rechts der senkrechten gestrichelten Linie in 1) einen oder mehrere Analogblöcke, gemeinsam von 104 bezeichnet, die eine intrinsische Unsicherheit in ihren Parametern aufweisen können, die z. B. durch Abweichungen im Herstellungsprozess bedingt sein können.

Hinsichtlich der Dynamikbereichssteuerung kann vorstehend Beschriebenes hauptsächlich auf zwei Parameter angewendet werden, z. B.:

– die von dem analogen Teil 104 auf das von dem Ausgang des DAC 100 kommende Signal angewendete unbekannte Verzögerung Tan, die zu einer (im allgemeinen bekannten) Verzögerung Tdig hinzukommt, die als Folge der Ausbreitung durch die Digitalblöcke 102 auf das Signal angewendet wird;
– die analoge Verstärkung, die möglicherweise nicht „exakt” den erwünschten Wert (z. B. 1/G) hat, sondern praktisch auch nur eine Annäherung an diesen sein kann.

In bestimmten Anwendungen kann der von der analogen Verstärkung 1/G eingeführte Fehler vernachlässigt werden, da er für die meisten praktischen Anwendungen möglicherweise nicht relevant ist.
Im Gegensatz dazu kann die Zeitverzögerung, die zwischen der Zeit auftritt, zu der eine Verstärkung (Amplitude) G am Knoten A angewendet wird, und der Zeit, zu der eine Verstärkung (z. B. 1/G) am Knoten B angewendet wird, um eine Dynamikbereichssteuerung zu bewirken, für verschiedene Anwendungen kritisch sein.
Beispielsweise kann unter Bezugnahme auf das in 1 dargestellte Modell, wenn die Hüllkurve des Eingangssignals in dem digitalen Teil einen bestimmten Schwellenwert erreicht (hoher oder niedriger Schwellenwert für Signale mit hohem bzw. niedrigen Pegel), eine geeignete digitale Verstärkung auf den Datenstrom angewendet werden. Dementsprechend wird in der analogen Domäne zur geeigneten Zeit eine entsprechende (z. B. reziproke) Verstärkung angewendet, um die digitale Verstärkung zu kompensieren. Auf diese Weise wird die korrekte Funktionalität des DAC sichergestellt und eine geeignete Leistung erreicht.
In einer oder mehreren Ausführungsformen kann dieser Prozess eine Verstärkungsbenachrichtigungsfunktion GN umfassen, mittels derer der Ausgangsknoten B darüber „benachrichtigt” wird, dass eine Verstärkung (Amplitude) G am Knoten A angewendet wird, so dass eine entsprechende Verstärkung (z. B. 1/G) am Knoten B angewendet werden kann.
In einer oder mehreren Ausführungsformen kann die Verstärkungsbenachrichtigungsfunktion GN auf verschiedene bekannte Weisen umgesetzt werden (z. B. auf Hardwareebene, wobei die analoge Verstärkung am Knoten B als eine Funktion eines Bitmusters des Eingangssignals bestimmt wird).
2 zeigt schematisch eine mögliche globale Wirkung, wenn das Signal, das sich zwischen den Knoten A und B gemäß 1 ausbreitet, eine feste Verzögerung (z. B. T_AB) erfahren würde, wie es der Fall bei Tdig (alleine) sein kann.
In diesem Fall kann das Eingangssignal zur Zeit T_A eine Verstärkung (Änderung) G erfahren, die bewirkt, dass das Signal z. B. von dem als gestrichelte Linie dargestellten Zeitverhalten zu dem als durchgezogene Linie dargestellten Zeitverhalten nach „oben” springt. Dieser Sprung nach oben kann dann durch eine Dynamikbereichssteuerung kompensiert werden, indem zur Zeit T_B – nach der gleichen festen Ausbreitungszeit T_AB des Signals vom Knoten A zum Knoten B – eine Bereichssteuerungsverstärkung (z. B. eine Dämpfung 1/G) auf das Ausgangssignal angewendet wird, was bewirkt, dass das Ausgangssignal OS dann z. B. von dem als gestrichelte Linie angezeigten Zeitverhalten zurück zu dem als durchgezogene Linie dargestellten Zeitverhalten nach unten „springt”: in einem solchen Fall wird die Verzögerung keine negativen Wirkungen auf die Dynamikbereichssteuerung haben, insoweit die Kompensationsverstärkung 1/G mit der gleichen von dem Signal zwischen den Knoten A und B erfahrenen Verzögerung angewendet werden kann.
3 zeigt hingegen schematisch die globale Wirkung in dem Fall, in dem die von dem Signal zwischen den Knoten A und B erfahrene Verzögerung keine einfache (bekannte) feste Verzögerung (z. B. T_AB) ist, sondern, bedingt durch die Ausbreitung des Signals durch den analogen Teil 104, noch eine zusätzliche Verzögerung T_A aufweist, die von der Technologie abhängen kann und, allgemeiner betrachtet, möglicherweise nicht genau bekannt ist.
Diese Unsicherheit kann sich auf die Zeit T_B+A auswirken, wenn die Bereichssteuerungsverstärkung (z. B. 1/G) am Knoten B angewendet wird, um zu bewirken, dass das Ausgangssignal OS z. B. von dem als gestrichelte Linie dargestellten Zeitverhalten zu dem als durchgezogene Linie dargestellten Zeitverhalten nach unten „springt”. Dieses Ereignis, möglicherweise in Kombination mit einem gewissem Maß an Ungenauigkeit in der analogen Verstärkung, kann sich als die Quelle von z. B. einem Glitch GLTC in dem Ausgangssignal herausstellen, der in einem Audiosignal als hörbare „Klicks” wahrgenommen werden kann. Anders ausgedrückt kann ein Glitch, wie z. B. GLTC, auftreten, z. B. wenn die Dynamikbereichssteuerungsverstärkung – hier 1/G, eine Dämpfung – zu früh auf das von dem analogen Teil 104 ausgegebene Signal angewendet wird, d. h. bevor sich das Eingangssignal, das eine Verstärkung G erfahren hat, tatsächlich durch den DAC 100 und den analogen Teil 104 ausgebreitet hat.
In einer oder mehreren Ausführungsformen kann diese Beeinträchtigung (zusammen mit anderen möglichen Quellen einer Beeinträchtigung) durch Verwendung von Steuer-Bit(z. B. Einzel-Bit)-Information bewältigt werden, die durch Überwachen eines Analogsignals, wie z. B. OS, und Detektieren der Nulldurchgangszeit des gleichen Signals erlangt werden kann.
4 ist eine schematische Darstellung von Nulldurchgangs-Ereignissen, die dazu führen können, dass ein Signal S (z. B. ein analoges Audiosignal) in einen bestimmten Amplitudenbereich eintritt/diesen verlässt, z. B. in ein bestimmtes Amplitudenfenster ZCW, dessen Breite durch einen Schwellenwert T identifiziert ist.
Der Einfachheit halber wird in der gesamten vorliegenden Beschreibung Bezug auf ein Fenster ZCW genommen, das um einen Nullwert zentriert ist, d. h. ein symmetrisches Fenster zwischen –T und +T. Das Signal S wird sich somit „innerhalb” des Fensters ZCW befinden, wenn es einen Wert zwischen –T und +T hat, und außerhalb des Fensters ZCW befinden, wenn es einen Wert unter –T oder über +T hat.
Der Fachmann wird jedoch erkennen, dass in einer oder mehreren Ausführungsformen das Fenster ZCW auch nicht symmetrisch sein kann und/oder auch nicht um einen Wert von Null zentriert sein kann, so dass die Durchgangsereignisse, die dazu führen, dass das Signal S in den Amplitudenbereich (z. B. das Fenster ZCW) eintritt/diesen verlässt, nicht notwendigerweise „Null”-Durchgangsereignisse sein müssen. Dementsprechend nimmt die gesamte vorliegende beispielhafte Beschreibung nur der Einfachheit und Kürze halber Bezug auf „Null”-Durchgänge und gilt somit auch für das Detektieren von Durchgängen von Schwellenwerten von nicht Null, ohne die Ausführungsformen einzuschränken.
Das Diagramm in 4 ist ein allgemeines Beispiel für die Möglichkeit des Erzeugens (auf jegliche für diesen Zweck bekannte Weise, z. B. mittels einer Schwellenwertvergleichseinrichtung) eines „Flag”-Signals ZCF, das anzeigt, wenn sich der Wert des Signals, aus dem das Flag erzeugt wird, innerhalb eines bestimmten Bereiches befindet (z. B. innerhalb des Fensters ZCW oder außerhalb des Fensters ZCW).
Beispielsweise kann, wie in 4 beispielhaft dargestellt, das Flag ZCF auf „1” eingestellt werden, wenn sich das Signal S innerhalb des Fensters ZCW befindet, und auf „0” eingestellt werden, wenn sich das Signal S außerhalb des Fensters ZCW befindet. Eine komplementäre Wahl (z. B. „0”, wenn innerhalb des Fensters ZCW, und „1”, wenn außerhalb davon) ist jedoch auch möglich.
Das Diagramm in 4 ist ein Beispiel für die mögliche Wirkung einer generischen Zeitverzögerung T_D, die bewirkt, dass das Signal S (in durchgezogener Linie) „rutscht”, z. B. nach rechts, und somit ein Signal S' (in gestrichelter Linie) wird, das zu anderen Zeiten als das Signal S in das Fenster ZCW eintritt/dieses verlässt, wie von einer entsprechenden Änderung des Flagsignals ZCF' dargestellt. Das Diagramm in 4 ist somit ein Beispiel für die Möglichkeit des Detektierens der Zeitverzögerung T_D auf Grundlage von möglichen Änderungen des Flagsignals ZCF.
Dieses Konzept kann zur Ausführung von Dynamikbereichssteuerung in einem wie in 1 beispielhaft dargestellten Szenario (z. B. einer Audioverstärkerkette, der ein Audiosignal von einem CD-Spieler zugeführt wird) angewendet werden, wobei sich, z. B. bedingt durch die von dem analogen Teil 104 erzeugte unbekannte Verzögerung T_A, der Informationsinhalt des tatsächlichen letztendlichen Ausgangssignals OS dadurch von dem von der digitalen Version IS übermittelten Inhalt unterscheiden kann, dass es beispielsweise von Ereignissen wie z. B. Glitches beeinflusst wird, wie schematisch in 3 dargestellt.
Eine oder mehrere Ausführungsformen können somit auf dem schematisch in 4 dargestellten Ansatz beruhen (d. h. dass sich das „Null”-Durchgangsverhalten des durch D/A-Wandlung abgeleiteten tatsächlichen Signals von dem Verhalten der digitalen Version des Audiostroms unterscheidet), indem eine abgetastete Version des Flagsignals ZCF (als ein Rückkopplungssignal verwendet, z. B. von der analogen Ausgabe OS) erzeugt wird, so dass die zugehörige Information in der digitalen Domäne verarbeitet werden kann.
Eine oder mehrere Ausführungsformen können diesen Ansatz, wie schematisch in dem Blockdiagramm in 5 dargestellt, anwenden. In dem Blockdiagramm in 5 sind Teile oder Elemente, die identisch mit oder ähnlich den bereits vorstehend eingeführten sind, z. B. mit Bezugnahme auf das Blockdiagramm in 1, mit den gleichen Bezugszeichen dargestellt. Eine entsprechende Beschreibung wird hier der Kürze halber nicht wiederholt.
In einer oder mehreren Ausführungsformen kann das Blockdiagramm in 5 zusätzlich zu den grundlegenden Elementen, die bereits mit Bezugnahme auf das Blockdiagramm in 1 eingeführt wurden, umfassen:

– ein „Nulldurchgangs”-Logikmodul 105 (z. B. eine Vergleichseinrichtung), das z. B. mit dem Ausgang des Knotens B gekoppelt ist, um über eine Leitung 105a Nulldurchgangsinformation in Zugehörigkeit zu dem Ausgangssignal OS (z. B. Einzelbit-Information, wie zum Beispiel ZCF' in 4) zu erzeugen, und
– ein „Nulldurchgangs”-Übereinstimmungsmodul 106, das auf das Eingangssignal IS und auf die von dem Modul 105 erzeugte Nulldurchgangsinformation auf der Leitung 105b reagiert.

Es wird noch einmal daran erinnert, dass in der gesamten vorliegenden Beschreibung die Bezugnahme auf „Nulldurchgang” hauptsächlich der Kürze und Einfachheit dient und auch das Detektieren von Durchgängen von Schwellenwerten von nicht Null umfasst, ohne die Ausführungsformen einzuschränken.
Auf ähnliche Weise ist der Einfachheit halber in der Darstellung in 5 das Modul 105 „stromabwärts” des Knotens B gekoppelt gezeigt (d. h. nach der Anwendung der Dynamikbereichssteuerungsverstärkung 1/G), während das Modul 106 „stromaufwärts” des Knotens A gekoppelt gezeigt ist (d. h. vor der Anwendung der Eingangsverstärkung G'). Es wird zu verstehen sein, dass diese Anordnung nicht an sich zwingend ist, da z. B. in einer oder mehreren Ausführungsformen die Nulldurchgangsinformation im Zusammenhang mit dem Ausgangssignal OS von einem stromaufwärts des Knotens B gekoppelten Modul 105 erzeugt werden kann.
In einer oder mehreren Ausführungsformen kann das Übereinstimmungsmodul 106 auf die Verstärkungsbenachrichtigungsfunktion GN (jedoch implementiert) durch Erstellen einer zeitvariablen Verstärkungsbenachrichtigungsfunktion GN' wirken, die dazu ausgebildet ist, die unbekannte Komponente (vergleiche z. B. T_A in 3) der Verzögerung des analogen Teils 104 zu berücksichtigen.
Optional kann das Übereinstimmungsmodul 106 in einer oder mehreren Ausführungsformen, wie nachstehend weiter erörtert, auch auf die am Knoten A angewendete Verstärkung G unter Berücksichtigung anderer Faktoren (zur Kompensation) wirken: z. B. kann die (digitale) Verstärkung G' in einer oder mehreren Ausführungsformen variiert werden, um eine Schwankung in der Dämpfung zu kompensieren, die das Signal bei dessen Ausbreitung durch den analogen Teil 104 erfährt.
Beispielsweise kann ein solches Merkmal optionaler Verstärkungssteuerung (Kompensation) in einer oder mehreren Ausführungsformen, die vor allem auf die Kompensation der Wirkungen der unbekannten Ausbreitungsverzögerung Tan abzielen, nicht enthalten sein, was somit zu einfachen Implementierungen führt (z. B. Vergleichseinrichtungen mit einem einzigen Schwellenwert – z. B. mit positivem oder negativem Vorzeichen – anstelle von Vergleichseinrichtungen mit zwei Schwellenwerten (z. B. „Fenster”-Vergleichseinrichtungen)).
In einer oder mehreren Ausführungsformen kann(können) die vorstehend erörterte(n) Kompensationsfunktion(en) mittels digitaler Hardware und/oder Software ausgeführt werden, wodurch das Maß an Überwachung der analogen Umgebung erhöht wird.
Unter Bezugnahme auf die allgemeine Darstellung in 5 können eine oder mehrere Ausführungsformen somit zwei Typen von Daten nutzen, d. h.:

– die digitale Version des Signals IS vor der D/A-Wandlung bei 100 z. B. zum Erzeugen bei 106 – in der digitalen Domäne – eines ZCF-Flags (nachstehend als Est. ZCF bezeichnet), das einem vorhergesagten, geschätzten Verhalten des Ausgangs-(Analog-)signals entspricht, und
– eine abgetastete Version des Flagsignals, wie von der analogen Umgebung empfangen (z. B. wie in dem Modul 106 von dem Modul 105 empfangen), nachstehend als „Hardware” ZCF, HW ZCF, bezeichnet.

Eine oder mehrere Ausführungsformen können somit in dem Modul 106 – in der digitalen Domäne (z. B. 44,1 kHz SW) – ein erwartetes vorhergesagtes Verhalten (d. h. Est. ZCF) des (analogen) Signals erzeugen: jegliche Differenzen zwischen einer solchen vorhergesagten Version Est. ZCF des Flags und der abgetasteten Version des tatsächlichen Flags HW ZCF des Ausgangssignals z. B. von der Eingabe/Ausgabe des Knotens B, wie von dem Modul 105 detektiert, können somit indikativ für die Gesamtverzögerung sein, die zwischen dem Knoten A und dem Knoten B von dem Signal erfahren wird, d. h., die Verzögerung Tdig des digitalen Teils 102 plus die Verzögerung Tan des analogen Teils 104.
Eine oder mehrere Ausführungsformen können somit auf der Erkenntnis beruhen, dass die Wirkungen der D/A-Verarbeitungskette auf das ihr zugeführte Signal (z. B. die Verzögerung Tdig + Tan, die die „unbekannte” Verzögerung Tan umfasst) in der digitalen Domäne (z. B. bei 106) vorhergesagt/geschätzt werden können.
In einer oder mehrerer Ausführungsformen kann die Impulsfolge HW ZCF, die den Nulldurchgangs-Ereignissen entspricht, im Fall des verzögerten Signals (Tdig + Tan) bezüglich der Nulldurchgangsereignisse, die in der ursprünglichen digitalen abgetasteten Domäne als Est. ZCF bewertet werden, zeitversetzt – das bedeutet zeitlich verschoben – sein.
Eine oder mehrere Ausführungsformen können somit auf der Erkenntnis beruhen, dass unter Berücksichtigung der Fähigkeit des Auswertens dieser Verzögerung die Möglichkeit existiert, einen entsprechenden Verzögerungswert auf das Verstärkungssteuerungssignal GN' anzuwenden, das an den analogen Teil geschickt wird. Unter Annahme einer perfekten Abstimmung, d. h. einer zur richtigen Zeit angewendeten korrekten analogen Verstärkung 1/G, kann die Verstärkung G in der digitalen Domäne dann durch das Vermeiden von Ereignissen wie z. B. Glitches, wie in 3 gezeigt, kompensiert werden.
In einer oder mehreren Ausführungsformen kann eine Auswertung der unbekannten Verzögerung T_Δ (vergleiche 3) durch Vergleichen (Korrelieren) z. B. des Einzelbit-Flags HW ZCF von dem analogen Untersystem mit einer lokal erzeugten (z. B. in dem digitalen Modul 106) geschätzten Version Est. ZCF ausgeführt werden, wobei eine adäquate Arbeitsweise erreicht wird, wenn die verzögerte Version HW ZCF mit der vorhergesagten Version Est. ZCF in Ausrichtung ist.
Der Fachmann wird ansonsten verstehen, dass die in dieser ausführlichen Beschreibung dargelegten beispielhaften Fälle ungeachtet dessen anwendbar sind, ob dem ZCF-Flag eine „1” oder eine „0” zugewiesen wird, um anzuzeigen, dass sich das entsprechende Signal innerhalb des Fensters ZCW befindet.
In einer oder mehreren Ausführungsformen können somit beim Vergleichen von zwei ZCF-Flags (HW ZCF und Est. ZCF) verschiedene Bedingungen gelten, die schematisch in der nachstehenden Tabelle dargestellt sind.

HW ZCF Digital vorhergesagte Replik (z. B. Est. ZCF)

0 0 keine nützliche Bedeutung

0 1 Falsches ZCF

1 0 Verfehltes ZCF

1 1 Korrekte ZCF-Detektion
Die „Kein ZCF”-Bedingung, z. B. HW ZCF = 0, Est. ZCF = 0 (d. h., wenn sich beide Signale „außerhalb” des Fensters befinden) sowie die Bedingungen „falsches” ZCF und „verfehltes” ZCF (d. h. wenn sich eines der Signale „außerhalb des Fensters” befindet) sind für den Vergleich von zwei ZCF-Signalen möglicherweise kaum von Interesse, da sich in diesen Fällen der Wert des tatsächlichen analogen Ausgangssignals OS völlig von jeglicher digitalen Schätzung davon unterscheiden kann.
In einer oder mehreren Ausführungsformen kann auch nur die ,1–1'-Bedingung, z. B. HW ZCF = 1, Est. ZCF = 1 (d. h. beide Signale befinden sich innerhalb des entsprechenden Schwellenwertfensters), beim Vergleich der Signale IS und OS berücksichtigt werden, z. B. beim Überprüfen der Leistung der Kette durch Auswertung der Übereinstimmung von zwei ZCF.
In einer oder mehreren Ausführungsformen kann der Vergleich von zwei ZCF-Signalen (möglicherweise nur dann) ausgeführt werden, wenn die beiden betroffenen ZCF-Signale als aus Signalen erzeugt betrachtet werden können, deren Amplitude in ein entsprechendes Fenster ZCW fällt, z. B. wenn die Ausgabe des analogen Teils 104 sich innerhalb eines entsprechenden Fensters ZCW befindet (vergleiche 4), und das gleiche kann für jegliches homologe in dem Modul 108 erlangte „geschätzte” Signal gelten.
Eine oder mehrere Ausführungsformen können somit das Vergleichen (z. B. bei 106 in 5) von zwei Flagsignalen, nämlich HW ZCF (im Modul 105 von der analogen Ausgabe erlangt und über die Leitung 105a geschickt) und Est. ZCF (von der digitalen Eingabe in das Modul 106 erlangt) sowie das Erzeugen (z. B. wieder in dem Modul 106) eines Signals als eine Funktion des Ergebnisses des ZCF Vergleichs, der indikativ für ein Ausmaß ist, in dem diese Flagsignale HW ZCF, Est. ZCF einander entsprechen (d. h. übereinstimmen), beinhalten.
Das betreffende Signal kann somit zum Steuern des zeitvariablen verzögerten Verstärkungsbenachrichtigungssignals GN' genutzt werden, um z. B. sicherzustellen, dass jegliches Glitch GLTC, wie in 3 gezeigt, vermieden werden kann, indem sichergestellt wird, dass die Dynamikbereichssteuerungsverstärkung – hier eine Dämpfung 1/G – auf das von dem analogen Teil 104 ausgegebene Signal (nur) zu einer Zeit angewendet wird, zu der das Eingangssignal, das eine Verstärkung G' erfahren hat, sich effektiv durch den DAC 100 und den analogen Teil 104 ausgebreitet hat (und z. B. nicht früher, wie beispielhaft in 3 gezeigt).
In einer oder mehreren Ausführungsformen kann dies eine einfache und kostengünstig umsetzbare Lösung sein.
In einer oder mehreren Ausführungsformen kann das Modul 106 (z. B. bei der Herstellung) mit einem „ganzzahligen” geschätzten Wert für die Verzögerung Tdig + Tan vorgeladen werden, wie schematisch in
6 dargestellt. Beispielsweise kann das digitale Eingangssignal IS somit mehreren Verzögerungen, die eine erste „ganzzahlige” (z. B. vorgeladene) Verzögerung 1060 und (möglicherweise nach einer Gleichstromversatzkompensation an einem Summierungsknoten 1062) eine weitere „Bruchteil”-Verzögerung 1064 umfassen, und einem Schwellenwertverfahrensvorgang 1066 (z. B. Steuern der Verstärkung G') unterzogen werden, um einen geschätzten ZCF-Wert Est. ZCF zu erzeugen.
In einem Block 1068 kann eine Auswertung des Ausmaßes der Übereinstimmung der auf der Grundlage des „Zusammenfallens” des HW ZCF Flags und des Est. ZCF Flags von den Blöcken 105 (Leitung 105a) und 106 durchgeführt werden, wobei z. B. eine 100%-Flag-Koinzidenz mit dem zeitvariablen verzögerten Verstärkungsbenachrichtigungssignal GN' verfolgt wird, das sich aus den kombinierten Verzögerungen der Blöcke 1060 („ganzzahlig”) und 1064 („Bruchteil”) ergibt.
In einer einfachen Ausführungsform kann das Erzeugen des zeitvariablen verzögerten Verstärkungsbenachrichtigungssignals GN' das Anwenden einer Zeitverzögerung auf das Verstärkungsbenachrichtigungssignal GN beinhalten, die eine Funktion des Ergebnisses des Vergleichs von Est. ZCF und HW ZCF ist, z. B. eine Zeitverzögerung, die fortschreitend zunimmt, bis Est. ZCF und HW ZCF übereinstimmen (z. B. zusammenfallen).
Weitere Einzelheiten bezüglich der Weise, auf die die unbekannte Verzögerung Tan des analogen Teils 104 geschätzt werden kann, kann der folgenden Beschreibung mit Bezugnahme auf 7 bis 11 entnommen werden.
Die Kompensation eines geschätzten Wertes für Tan kann das Liefern einer digitalen Verzögerungsbenachrichtigung an den analogen Teil 104 mit einem Flag GN' beinhalten, das um ein Ausmaß gleich Tan, wie geschätzt, verzögert ist.
Eine weitere Option kann das Schätzen einer digitalen Verstärkung, die an einem Punkt des digitalen Teils (Blöcke 102), z. B. am Eingang des DAC 100, angewendet wird, sowie das Schicken eines Flags an den analogen Teil 104 ohne Verzögerung durch Anwenden einer solchen digitalen Verstärkung an einem Punkt „stromaufwärts” des Punktes, wo die Verstärkung ausgewertet wird, beinhalten.
Anhand eines einfachen Beispiels würde die letztere Option im Wesentlichen der Auswertung einer Verstärkung am Ende einer Verzögerungsleitung und der Anwendung dieser Verzögerung an einem Zwischenpunkt der Verzögerungsleitung entsprechen.
Eine oder mehrere Ausführungsformen können somit ein Verfahren zum Ausführen von Dynamikbereichssteuerung in einer Signalverarbeitungskette (z. B. 100, 102, 104) vorsehen, die ein analoges Ausgangssignal OS aus einem digitalen Eingangssignal IS erzeugt, wobei eine Dynamikbereichssteuerungsverstärkung (zum Beispiel 1/G) (z. B. am Knoten B) auf das analoge Ausgangssignal OS als eine Funktion einer Eingangsverstärkung G' angewendet wird, die (z. B. am Knoten A) auf das digitale Eingangssignal IS angewendet wird, wobei die Dynamikbereichssteuerungsverstärkung mit einer Verzögerung (wie z. B. durch GN' ausgedrückt) bezüglich der auf das digitale Eingangssignal IS angewendeten Eingangsverstärkung auf das analoge Ausgangssignal OS angewendet wird.
In einer oder mehreren Ausführungsformen kann das Verfahren beinhalten:

– das Erzeugen eines ersten Flagsignals HW ZCF für das analoge Ausgangssignal OS und eines zweiten Flagsignals Est. ZCF für das digitale Eingangssignal IS, wobei jedes Flagsignal einen ersten Pegel und einen zweiten Pegel annimmt und auf den ersten Pegel eingestellt wird, wenn ein Signal, aus dem das Flag erzeugt wird, einen Wert innerhalb eines bestimmten Amplitudenbereichs hat (vergleiche z. B. das Fenster ZCW in 4),
– Vergleichen des ersten Flagsignals HW ZCF für das analoge Ausgangssignal OS mit dem zweiten Flagsignal Est. ZCF für das digitale Eingangssignal IS,
– Steuern der Verzögerung (z. B. GN'), mit der die Dynamikbereichssteuerungsverzögerung auf das analoge Ausgangssignal OS angewendet wird, als eine Funktion des Vergleichsergebnisses.

In einer oder mehreren Ausführungsformen kann die Steuerung derart stattfinden, dass bewirkt wird, dass das erste Flagsignal HW ZCF für das analoge Ausgangssignal OS und das zweite Flagsignal Est. ZCF für das digitale Eingangssignal IS übereinstimmen (z. B. zusammenfallen).
Anhand eines nicht einschränkenden Beispiels können mögliche Optionen für den Vergleich von HW ZCF mit jeglichem für das digitale Eingangssignal erzeugten ZCF-Flag (z. B. Est. ZCF) das Zählen der Anzahl von Übereinstimmungen in einem definierten Zeitrahmen, das Berechnen des Verhältnisses der Anzahl von Übereinstimmungen zu der Gesamtanzahl von HW ZCF-Flags über einen bestimmten Zeitrahmen, das Berechnen der Varianz der Anzahl von erfolgreichen Übereinstimmungen über einen bestimmten Zeitrahmen oder jegliche andere Mittel zum Bestimmen des Ausmaßes oder des Grades, in dem die beiden ZCF-Flags einander entsprechen (z. B. zusammenfallen), beinhalten.
Die Signale zur Steuerung der „Bruchteil” Verzögerung 1064 sowie der Vorgang 1066 des Fensterverfahrens (Schwellenwertverfahrens) und die Gleichstromversatzkompensation am Summierungsknoten 1062 können in einem Schätzblock 108 erzeugt werden, wie nachstehend beschrieben.
In einer oder mehreren Ausführungsformen kann ein geeigneter Betrieb des Systems stattfinden (z. B. in innerhalb eines bestimmten Toleranzbereiches), wenn das Flagsignal HW ZCF auf der Leitung 105a, wie von dem Modul 105 für das analoge Ausgangssignal OS erlangt, und der geschätzte Wert Est. ZCF zusammenfallen, d. h. miteinander übereinstimmen, was z. B. der Summe der „ganzzahligen” Verzögerung 1060 und der „Bruchteil”-Verzögerung 1064, gleich Tdig + Tan, d. h. die von der Signalverarbeitungskette 102 (digital), 100 (D/A-Wandler), 104 (analog) auf das Eingangssignal (IS) angewendete Gesamtverzögerung, entsprechen kann; dies stellt wiederum die Gesamtverzögerung dar, die von dem Eingangssignal IS beim Durchlaufen der Signalverarbeitungskette 102 (digital), 100 (D/A-Wandler), 104 (analog) erfahren wird.
Andererseits ist anzumerken, dass, während Tdig im Allgemeinen bekannt ist (z. B. als ein Konstruktionsparameter), Tan nicht von vornherein bekannt sein wird und gemessen (geschätzt) werden kann, so dass Tdig + Tan zu einem korrekten Wert für die Verzögerung führen können, die auf das zeitvariable verzögerte Verstärkungsbenachrichtigungssignal GN' angewendet wird.
In einer oder mehreren Ausführungsformen kann ein wie hier als Beispiel dargestelltes System für eine mögliche Schätzung (in „Laufzeit”, z. B. im Betrieb ausgeführt) durch Betriebsparameter konfiguriert sein, die in einem Parameterschätzblock 108 erzeugt werden können. Dies kann vorgesehen sein, wie beispielhaft in 7 dargestellt, z. B. hinsichtlich eines möglichen Betriebs auf der Grundlage des in 8 skizzierten Konzeptes, wobei die geschätzten Parameter zu einem korrekten Wert EV zusammenlaufen.
In einer oder mehreren Ausführungsformen kann eine Zählung von Übereinstimmungen von Flagsignalen, die das „Hardware”-Flagsignal (z. B. HW ZCF) umfassen, das repräsentativ für das analoge Ausgangssignal OS ist (z. B. vor Anwendung der Dynamikbereichssteuerungsverstärkung 1/G) mit bestimmten durch Verarbeiten des digitalen Eingangssignals IS erlangten Flagsignalen (wobei der Einfachheit halber wieder angenommen wird, dass die Verstärkung G' enthalten ist) in dem Block 108 als eine Metrik in einem solchen Schätzprozess verwendet werden, der für die Ausführung in Laufzeit, z. B. während des Betriebs des Systems, geeignet ist.
In einer oder mehreren Ausführungsformen können einer oder mehrere solche geschätzten Parameter (z. B. vor allem die Verzögerung, aber auch die Verstärkung G'), wie hierin betrachtet, zum Steuern eines Regelkreises (vergleiche z. B. die Leitungen GN' und G' in 5) verwendet werden, um die Wirkungen des analogen Teils 104 zu kompensieren.
In diesen Fällen ist das System in der Lage, diese Wirkungen selber zu kompensieren, so dass z. B. HW ZCF und Est. ZCF, wie vorstehend erörtert, großteils übereinstimmen.
Ähnliche Vergleiche zwischen z. B. HW ZCF und anderen von dem digitalen Eingangssignal IS erlangten ZCF-Flags können jedoch bei Parameterschätzung/-verfolgung ausgeführt werden, wie in der in 7 gezeigten beispielhaften Schätzanordnung ausgeführt, wobei der Block 108, möglicherweise zusätzlich zu einem Block 1080 für anpassbare ganzzahlige oder grobe Verzögerung ADJ (ausgebildet zur Verwendung z. B. zum „Trimmen” der Schätzeinrichtung) aufweist:

– eine erste Schätzschaltung/-funktion 1082 für eine bei 1064 anzuwendende „Bruchteil”(z. B. Feineinstellungs-)Verzögerung;
– eine zweite Schätzschaltung/-funktion 1084 eines oder mehrerer Schwellenwerte für das Fensterverfahren bei 1066;
– eine dritte Schätzschaltung/-funktion 1086 für einen bei 1062 anzuwendenden Gleichstromversatz.

In einer oder mehreren hierin beispielhaft beschriebenen Ausführungsformen kann die bei 1080 anzuwendende grobe oder ganzzahlige Verstärkung ein erster, „grober” Einstellungsparameter ADJ des Systems sein, der nicht dafür vorgesehen ist, anschließend modifiziert zu werden.
Es wird zu verstehen sein, dass das Steuern des Schwellenwertes (der Schwellenwerte) für das Fensterverfahren bei 1066 in 6 de facto der Abstimmung der Verstärkung G' entsprechen kann, die am Knoten A auf das Eingangssignal IS angewendet wird. Aus diesem Grund ist in 6 eine Ausgangssteuerungsleitung 1066a für die Verstärkung G' gezeigt.
Eine oder mehrere Ausführungsformen können eine andere Wahl der geschätzten Parameter vorsehen: z. B. können in einer oder mehreren Ausführungsformen nicht Verzögerung, Schwellenwert (Verstärkung G') und Gleichstromversatz, sondern nur einer oder zwei dieser Parameter zusätzlich zu der Verstärkung berücksichtigt werden; in einer oder mehreren Ausführungsformen können andere Parameter dem Schwellenwert/der Verstärkung G' und dem Gleichstromversatz hinzugefügt werden und/oder diese ersetzen.
Die Diagramme in 8 bis 12 sind Beispiele für eine oder mehrere Ausführungsformen, bei der(denen) die Schätzparameter während des Betriebs des Systems (z. B. in Block 108 in 2) bestimmt werden können, z. B. während einer Trainingsphase und/oder im regulären Betrieb, um die Wirkungen des analogen Teils 104 auf die Dynamikbereichssteuerung automatisch durch Anwenden der Verstärkung 1/G am Ausgang der DAC-Kette zu kompensieren, um der Verstärkung G am Ausgang der DAC-Kette entgegenzuwirken.
In einer oder mehreren Ausführungsformen, wie beispielhaft in 7 dargestellt, können die Schätzblöcke 1082, 1084 und 1086 mittels Bestimmens eines genauen (Soll-)Wertes EV für jeden Parameter als einen stationären Punkt für eine Leistungsfunktion arbeiten.
Ein solcher Ansatz ist schematisch in den Diagrammen in 8 dargestellt. In denen zeigen:

– Teil a) einen momentanen geschätzten Wert CE, der z. B. niedriger ist als der genaue Wert EV, so dass eine entsprechende „Leistungsfunktion” einen positiven Gradienten PG zu einer Spitze hin (z. B. optimaler Wert) aufweist;
– Teil b) einen momentanen geschätzten Wert CE, der z. B. höher ist als der genaue Wert EV, so dass die entsprechende Leistungsfunktion einen negativen Gradienten NG weg von dem Spitzenwert aufweist;
– Teil c) einen momentanen geschätzten Wert CE, der sich bei dem oder in der Nähe des genauen Wertes EV befindet, so dass die entsprechende Leistungsfunktion keinen Gradienten mehr aufweist, d. h. einen Null (oder fast Null) Gradienten Grad = 0, was dafür indikativ ist, dass der momentane geschätzte Wert CE den genauen Wert EV erreicht hat.

In einer oder mehreren Ausführungsformen können spezifische Leistungsfunktionen für jeden Parameter definiert werden. Eine nützliche Leistungsfunktion sowohl für Bruchteilverzögerung als auch für Gleichstromversatz kann z. B. als die Differenz erfolgreicher Detektionen (1-1: vergleiche letzte Zeile in der vorstehenden Tabelle) bestimmter ZCF-Flags, wie nachstehend erörtert, über einen festen Zeitrahmen ausgewählt werden, z. B. auf der Grundlage eines sogenannten „Integrate and Dump” (I&D)-Ansatzes.
In einer oder mehreren Ausführungsformen kann eine nützliche Leistungsfunktion für Schwellenwert(e)/Verstärkung G' bei 1066 als die Differenz zwischen Ereignissen „falscher Detektion” (1-0) im Verhältnis zu Ereignissen „verfehlter Detektion” (0-1) bestimmter ZCF-Flags ausgewählt werden, wie nachstehend erörtert (vergleiche zweite und dritte Zeile in der vorstehenden Tabelle), dies wieder über einen festgelegten Zeitrahmen, z. B. auf Grundlage eines I&D-Ansatzes.
In einer oder mehreren Ausführungsformen kann die Leistungsfunktion (z. B. ausgewählt wie vorstehend beispielhaft dargestellt) an zwei Punkten in der Nähe ausgewertet werden und kann der geschätzte Wert des Parameters mit einem Regelkreis abgestimmt werden. In einer oder mehreren Ausführungsformen kann ein solcher Regelkreis einen „Integral”-Operator aufweisen.
In einer oder mehreren Ausführungsformen konvergiert der Schätzprozess zu den korrekten Werten für alle Parameter, während dem Nutzer als ein Nebeneffekt eine Schätzung für jeden Parameter zur Verfügung stehen kann.
Diese gesamte Verarbeitung eignet sich zur Ausführung in digitaler Form, z. B. mittels eines herkömmlichen DSP, z. B. wie nachstehend beispielhaft dargestellt.
Das Diagramm in 9 ist repräsentativ für eine beispielhafte Anordnung für eine Bruchteilverzögerungsschätzeinrichtung 1082, um dem Verzögerungselement (Filter) 1064 gemäß 6 einen geschätzten Bruchteilverzögerungswert zu liefern.
In einer oder mehreren Ausführungsformen kann der dem Verzögerungselement (Filter) 1064 gemäß 6 zusammen mit der „ganzzahligen” Verzögerung 1060 und der „Bruchteil”-Verzögerung 1064 gelieferte geschätzte Bruchteilverzögerungswert gleich Tdig + Tan sein und kann somit einer Schätzung der gesamten von der Verarbeitungskette, die den digitalen Block(Blöcke) 102, den Digital/Analog-Wandler 100 und den analogen Block(Blöcke) 104 aufweist, auf das Signal IS angewendeten Verzögerung entsprechen. Die so gelieferte Schätzung kann somit dazu führen, dass der in 6 gezeigte Regelkreis zu einer Situation konvergiert, in der Est. ZCF und HW ZCF übereinstimmen (z. B. zusammenfallen), was einer korrekten Steuerung der zeitvariablen verzögerten Verstärkungsbenachrichtigung GN' entspricht.
In einer oder mehreren Ausführungsformen kann die Eingabe in die Schätzeinrichtung 1082 beinhalten:

– den Eingangsdatenstrom nach Anwendung der ganzzahligen oder groben Verzögerung bei 1060, bezeichnet von IS';
– einen Gleichstromversatzwert, wie von der Schätzeinrichtung 1086 geschätzt;
– einen Schwellenwert T, wie von der Schätzeinrichtung 1084 geschätzt,
– das „Hardware” ZCF-Flag, HW ZCF, von dem Block 105.

In einer oder mehreren Ausführungsformen können somit der Datenstrom IS' und der Gleichstromversatzwert in einem Knoten 300 addiert werden und zwei Bruchteilverzögerungsblöcken 302a, 302b zugeführt werden, denen die Schätzung der momentanen Bruchteilverzögerung (das heißt CE in den Diagrammen in 8) mit addierten „Deltas” +Δ bzw. –Δ zugeführt wird. Die Bruchteilverzögerungsblöcke 302a, 302b können somit zwei unterschiedliche Werte von Bruchteilverzögerung anwenden, so dass eine Art von entsprechendem Gradienten berechnet werden kann: vergleiche z. B. PG oder NG in 8, Teile a) und b).
Die Ausgaben von den Blöcken 302a, 302b werden in „Nulldurchgangs”-Blöcken 304a, 304b (als eine Funktion des Schwellenwertes T) einem Fensterverfahren unterzogen und die dadurch erlangten ZCF, z. B. ZCF'_FD und ZCF''_FD, können Logikprodukt(UND)-Blöcken 306a, 306b zugeführt werden, deren anderen Eingängen das Signal HW ZCF zugeführt wird und deren Ausgänge zu einem Differenzknoten 308 und weiter zu einem Integrate-and-Dump(I&D)-Block 310 zusammenlaufen.
Eine solche Verarbeitung erzeugt eine Differenz von erfolgreichen Detektionen (im Wesentlichen wie 1-1 Ereignissen in der vorstehenden Tabelle) über einen festen Zeitrahmen, der, wie vorstehend erörtert, als eine Leistungsfunktion verwendet werden kann.
Eine mögliche Tiefpassfilterung bei 312 leitet von dem Ergebnis der I&D-Verarbeitung bei 310 einen Bruchteilverzögerungsschätzfehler zur Verwendung durch einen Integratorblock 314 ab. Die Ausgabe von dem Integrator 314, die konstant wird – vergleiche z. B. GRAD = 0 in 8, Teil c) – wird einem korrekten geschätzten Wert EV für die Bruchteilverzögerung entsprechen, z. B. zur Einspeisung in den Bruchteilverzögerungsfilter 1064 gemäß 6 (und möglicherweise andere Verarbeitungsblöcke, wie anderweitig im Detail ausgeführt).
Die Ausgabe von dem Block 314 wird auch zwei Delta-Erzeugungsblöcken 316a, 316b zur Einspeisung in die Bruchteilverzögerungsblöcke 302a, 302b zugeführt, wie vorstehend erörtert.
Das Diagramm in 10 stellt eine beispielhafte Anordnung für eine Gleichstromversatzschätzeinrichtung 1086 zum Liefern eines geschätzten Gleichstromversatzwertes an den Summierungsknoten 1062 gemäß 6 dar.
In einer oder mehreren Ausführungsformen kann die Eingabe in die Schätzeinrichtung 1086 umfassen:

– den Eingangsdatenstrom, wieder nach Anwendung der ganzzahligen oder groben Verzögerung 1060, bezeichnet mit IS';
– einen Bruchteilverzögerungswert, wie von der Schätzeinrichtung 1082, wie vorstehend erörtert, geschätzt;
– einen Schwellenwert T, wie von der Schätzeinrichtung 1084 geschätzt,
– das „Hardware” ZCF-Flag, HW ZCF, von dem Block 105.

In einer oder mehreren Ausführungsformen können somit der Datenstrom IS' und der Bruchteilverzögerungswert in einem Bruchteilverzögerungsblock 400 kombiniert werden, wobei die letzte (d. h. die neueste) für die Bruchteilverzögerung zur Verfügung stehende Schätzung auf den Datenstrom IS' angewendet wird, der zwei Summierungsknoten 402a, 402b zuzuführen ist, denen die Schätzung des momentanen Stromversatzes (das heißt CE in den Diagrammen in 8) mit addierten negativen und positiven Deltas” +Δ bzw. –Δ zugeführt wird, so dass wieder eine Art von entsprechendem Gradienten berechnet werden kann: vergleiche wieder z. B. PG oder NG in 8, Teile a) und b).
Die Ausgaben von den Knoten 402a, 402b werden in „Nulldurchgangs”-Blöcken 404a, 404b (als eine Funktion des Schwellenwertes T) einem Fensterverfahren unterzogen und die dadurch erlangten ZCF, z. B. ZCF'_FD und ZCF''_FD, können Logikprodukt (AND)-Blöcken 406a, 406b zugeführt werden, deren anderen Eingängen das Signal HW ZCF zugeführt wird, und deren Ausgänge zu einem Differenzknoten 408 und weiter zu einem Integrate-and-Dump(I&D)-Block 410 zusammenlaufen.
Eine solche Verarbeitung erzeugt die Differenz von erfolgreichen Detektionen (im Wesentlichen wie 1-1 Ereignissen in der vorstehenden Tabelle) über einen festen Zeitrahmen, der als eine Leistungsfunktion verwendet werden kann, wie vorstehend erörtert.
Eine mögliche Tiefpassfilterung bei 412 leitet von dem Ergebnis der I&D-Verarbeitung bei 410 einen Gleichstromversatzschätzfehler zur Verwendung in einem Integratorblock 414 ab.
Wie bei dem vorstehend erörterten Integratorblock 314 wird die Ausgabe von dem Integrator 414, die konstant wird, – vergleiche wieder z. B. GRAD = 0 in 8, Teil c) – einem korrekten geschätzten Wert EV für den Gleichstromversatz entsprechen, z. B. zur Einspeisung in den Gleichstromversatzsummierungsknoten 1062 gemäß 6 (und möglicherweise andere Verarbeitungsblöcke, wie anderweitig im Detail ausgeführt).
Die Ausgabe von dem Block 414 wird auch zwei Delta-Erzeugungsblöcken 416a, 416b zur Einspeisung in die Summierungsknoten 402a, 402b zugeführt, wie vorstehend erörtert.
Schließlich stellt das Diagramm in 11 eine beispielhafte Anordnung für eine Schwellenwerteinrichtung 1084 dar, um der Fensterverfahrenslogik 1066 gemäß 6 mindestens einen geschätzten Schwellenwert zu liefern.
Obgleich auch mehrere Schwellenwerte geschätzt werden können, z. B. im Fall eines nicht symmetrischen Fensters ZCW, wird hier der Einfachheit halber ein einzelner Schwellenwert T betrachtet (z. B. zum Erzeugen eines symmetrischen –T, +T-Fensters).
Wie vorstehend angegeben, können in einer oder mehreren Ausführungsformen, die vorherrschend auf das Kompensieren der Wirkungen der unbekannten Ausbreitungsverzögerung Tan abzielen (z. B. ohne Bereitstellung einer adaptiven Einstellung des Verstärkungswertes G') anstatt von Vergleichseinrichtungen mit mehreren Schwellenwerten auch Vergleichseinrichtungen mit einem einzigen Schwellenwert – z. B. mit positivem oder negativem Vorzeichen verwendet werden.
In einer oder mehreren Ausführungsformen kann die Eingabe in die Schätzeinrichtung 1084 beinhalten:

– den Eingangsdatenstrom IS;
– einen Bruchteilverzögerungswert, wie von der Schätzeinrichtung 1086 geschätzt, wie vorstehend erörtert;
– einen Gleichstromversatzwert, wie von der Schätzeinrichtung 1086 geschätzt;
– das „Hardware” ZCF-Flag, HW ZCF, von dem Block 105.

In einer oder mehreren Ausführungsformen können somit der Datenstrom IS und der Bruchteilverzögerungswert in einem Bruchteilverzögerungsblock 500 kombiniert werden (wie bei dem vorstehend erörterten Bruchteilverzögerungsblock 400), wobei die letzte (d. h. die neueste) für die Bruchteilverzögerung zur Verfügung stehende Schätzung auf den Datenstrom IS angewendet wird, der einem Summierungsknoten 502 zuzuführen ist, dem die Schätzung des momentanen Stromversatzes (das heißt CE in den Diagrammen in 8) zugeführt wird.
Die Ausgabe von dem Knoten 502 wird in „Nulldurchgangs”-Blöcken 504a, 504b als eine Funktion des momentanen Schätzschwellenwertes mit addierten positiven und negativen „Deltas” +Δ bzw. –Δ einem Fensterverfahren unterzogen, so dass wieder eine Art von entsprechendem Gradienten berechnet werden kann: vergleiche wieder z. B. PG oder NG in 8, Teile a) und b).
Die dadurch erlangten ZCF, z. B. ZCF'_T und ZCF''_T, werden nach Logikinversion (das heißt, in negierter Form) Logikprodukt (UND)-Blöcken 506a, 506b zugeführt, deren anderen Eingängen das Signal HW ZCF zugeführt wird und deren Ausgänge zu einem Differenzknoten 508 und weiter zu einem „Integrate and Dump” (I&D)-Block 510 zusammenlaufen.
Eine solche Verarbeitung erzeugt die Differenz von „falschen Detektionen” (im Wesentlichen 0-1-Ereignissen in der vorstehenden Tabelle) im Verhältnis zu „verfehlten Detektionen” (im Wesentlichen wie 1-0-Ereignissen in der vorstehenden Tabelle) über einen festen Zeitrahmen, die als eine Leistungsfunktion verwendet werden kann, wie vorstehend erörtert.
Dieser Ansatz ist beispielhaft genauer in 12 dargestellt. Dort ist ein „genauer” Schwellenwert ET im oberen Diagramm von Teil a) gezeigt, während ein entsprechendes ZCF für ein Signal S in durchgezogener Linie in Teil c) gezeigt ist.
Die Wirkung einer Zunahme (+Δ) und einer Abnahme (–Δ) des Schwellenwerts (der Einfachheit halber wird wieder ein symmetrischer Schwellenwert, um Null zentriert, angenommen) im Sinne von verfehlten Detektionen in MD und falscher Detektionen FD ist beispielhaft in Teilen b) und d) des Diagramms dargestellt.
Eine mögliche Tiefpassfilterung bei 512 leitet von dem Ergebnis der I&D-Verarbeitung bei 510 einen Schwellenwertschätzfehler zur Verwendung in einem Integratorblock 514 ab.
Wie bei den vorstehend erörterten Integratorblöcken 314 und 414 wird die Ausgabe von dem Integrator 514, die konstant wird, – vergleiche nochmals z. B. GRAD = 0 in 10, Teil c) – einem korrekt geschätzten Wert EV zur Einspeisung z. B. in die Fensterverfahrenslogik 1066 gemäß 8 (und möglicherweise andere Verarbeitungsblöcke, wie anderweitig genauer ausgeführt) entsprechen.
Die Ausgabe von dem Block 514 wird auch zwei Delta-Erzeugungsblöcken 516a, 516b zur Einspeisung in die „Nulldurchgangs”-Blöcke 504a, 504b zugeführt, wie vorstehend erörtert.
Zusätzlich zur Erleichterung einer effektiven Dynamikbereichssteuerung kann in einer oder mehreren Ausführungsformen die kontinuierliche Verfolgung eines oder mehrerer Betriebsparameter eine prompte Detektion jeglichen Parameters erlauben, der aus einem vordefinierten akzeptablen Bereich (z. B. Gleichstromversatz) herausfällt, so dass z. B. ein entsprechendes Warn-Flag ausgegeben werden kann, um eine Verschlechterung der Leistung anzuzeigen.
Eine oder mehrere Ausführungsformen können somit auf der Erkenntnis beruhen, dass:

– eines oder mehrere ZCF-Flags (wie z. B. Est. ZCF; ZCF'_FD und ZCF''_FD; ZCF'_DC und ZCF''_DC; ZCF'_T und ZCF''_T) für das digitale Eingangssignal erzeugt werden können, indem sie in digitaler Form geschätzt werden – z. B. durch Anwenden z. B. einer Zeitverzögerung (grob oder Bruchteil), eines Gleichstromversatzes und eines Fensterverfahrens auf der Grundlage eines gegebenen Schwellenwertes auf das digitale Eingangssignal IS – ohne D/A-Wandlung des digitalen Eingangssignals IS;
– obwohl in einem analogen Kontext erzeugt, ist das HW ZCF, das von der Ausgabe der D/A-Verarbeitungskette abgeleitet wird, intrinsisch ein binäres Signal (entweder „1” oder „0”); nach der Abtastung, z. B. mit der gleichen Abtastfrequenz wie das digitale Eingangssignal, ist das HW ZCF ein digitales Signal, das dazu geeignet ist, leicht mit einem der ZCF-Flags (z. B. Est. ZCF; ZCF'_FD und ZCF''_FD; ZCF'_DC und ZCF''_DC; ZCF'_T und ZCF''_T) verglichen zu werden, die für das digitale Eingangssignal erzeugt werden.

In einer oder mehreren Ausführungsformen kann der der Dynamikbereichssteuerung zugeordnete Regelkreis mit zusätzlichen Regelkreisen, wie z. B. einem Integrator, ergänzt werden, dessen Eingabe z. B. ein Parameter wie der von der Gleichstromversatzschätzeinrichtung 1086 gemäß 10 geschätzte Gleichstromversatz sein kann und dessen Ausgabe ein Wert ist, der von dem Eingangsdatenstrom (z. B. dem digitalen Eingangssignal IS) abzuziehen ist/diesem hinzuzufügen ist. Die Konvergenz eines solchen Regelkreises wird dazu führen, dass ein Gleichstromversatz als praktisch Null gemessen wird und der von dem Integrator ausgegebene Gleichstromwert kompensiert wird.
Eine oder mehrere Ausführungsformen können eine solche Steuerungsfunktion möglicherweise in Echtzeit ausführen, während das System (z. B. eine Audiokette) das echte (z. B. Audio-)Signal verarbeitet und der Integrator z. B. die Gleichstromversatzschwankungen verfolgt.
In einer oder mehreren Ausführungsformen kann somit auf verschiedene analoge Komponenten verzichtet werden, was Vorteile hinsichtlich Kosten und Platz bietet, indem man sich zu einem vollständig digitalen Ansatz hin bewegt, wo SW-Implementierung möglich ist, während eine Echtzeitmessung relevanter Parameter ermöglicht wird.
Eine oder mehrere Ausführungsformen können somit den Betrieb einer Dynamikbereichssteuerungskette ermöglichen, die aus einem digitalen Eingangssignal IS ein analoges Ausgangssignal OS erzeugt.
In einer oder mehreren Ausführungsformen wird mindestens ein erstes Flagsignal (z. B. HW ZCF) für das analoge Ausgangssignal OS erzeugt und werden eines oder mehrere zweite Flagsignale (z. B. Est. ZCF; ZCF'_FD, ZCF''_FD; ZCF'_DC, ZCF''_DC; ZCF'_T, ZCF''_T) für das digitale Eingangssignal IS erzeugt.
In einer oder mehreren Ausführungsformen kann jedes dieser Flagsignale einen ersten Pegel und einen zweiten Pegel (z. B. „1” und „0”) annehmen und auf den ersten Pegel (z. B. „1”) eingestellt werden, wenn ein Signal, aus dem das Flag erzeugt wird, einen Wert innerhalb eines bestimmten Amplitudenbereichs (z. B. eines bestimmten Amplitudenfensters) hat.
Beispielsweise kann, wenn ein einzelnes Ausgangssignal OS vorhanden ist, das Flag HW ZCF „1” sein, wenn das Ausgangssignal OS sich innerhalb seines Schwellenwertfensters befindet, und sonst „0”.
Bestimmte Ausführungsformen können Szenarien sein, in denen mehrere analoge Ausgangssignalkomponenten vorhanden sein können (z. B. ein Stereo- oder Mehrkanal-Audiosystem).
In diesem Fall können diese mehrfachen analogen Signale aufgrund eines Schwellenwertverfahrens entsprechende „Ein/Aus”-Signale erzeugen, die (z. B. als ein Ergebnis von „ODER”-Verarbeitung) ein Flag HW ZCF für das Ausgangssignal OS erzeugen können, das „1” sein kann, wenn eine beliebige der analogen Ausgangssignalkomponenten, die dem Schwellenwertverfahren unterzogen werden, sich innerhalb seines Schwellenwertfensters befindet.
Dementsprechend können eine oder mehrere Ausführungsformen die Erzeugung „mindestens eines erstens Flagsignals” HW ZCF für das analoge Ausgangssignal OS vorsehen.
Dasselbe gilt für jegliche der „zweiten” Flagsignale, wie z. B. Est. ZCF; ZCF'_FD, ZCF''_FD; ZCF'_DC, ZCF''_DC; ZCF'_T, ZCF''_T, wobei:

– Est. ZCF mittels Schwellenwertverfahren bei 1066 in 6 aus der Signalausgabe des Bruchteilverzögerungsfilters 1064 erzeugt wird;
– ZCF'_FD, ZCF''_FD mittels Schwellenwertverfahren bei 304a, 304b in 9 aus den Ausgangssignalen der Bruchteilverzögerungsblöcke 302a, 302b erzeugt werden;
– ZCF'_DC, ZCF''_DC mittels Schwellenwertverfahren bei 404a, 404b in 10 aus den Ausgangssignalen von den Summierungsknoten 402a, 402b erzeugt werden;
– ZCF'_T, ZCF''_T mittels Schwellenwertverfahren bei 504a, 504b gemäß 11 aus dem Ausgangssignal des Summierungsknotens 502 erzeugt werden.

In einer oder mehreren Ausführungsformen, wie hierin beispielhaft beschrieben, können das erste Flagsignal HW ZCF und eines oder mehrere der zweiten Flagsignale Est. ZCF; ZCF'_FD, ZCF''_FD; ZCF'_DC, ZCF''_DC; ZCF'_T, ZCF''_T auf verschiedene Weisen beim Betreiben einer Digital/Analogsignal-Verarbeitungskette, wie hierin beispielhaft beschrieben, genutzt werden. Dazu kann in einer oder mehreren Ausführungsformen ein erstes Flagsignal HW ZCF für das analoge Ausgangssignal OS mit der gleichen Abtastfrequenz wie das digitale Eingangssignal IS abgetastet werden.
Beispielsweise kann in einer oder mehreren Ausführungsformen das erste von der analogen Ausgabe OS erlangte Flagsignal HW ZCF mit dem zweiten von dem digitalen Eingangssignal IS erlangten Flagsignal Est. ZCF verglichen werden, um ein Ausmaß zu berechnen, in dem das erste Flagsignal HW ZCF und das zweite Flagsignal Est. ZCF miteinander übereinstimmen.
In einer oder mehreren Ausführungsformen kann dieses Ausmaß ausgewählt werden aus:

– der Zählung der Übereinstimmungen des ersten Flagsignals HW ZCF und des zweiten Flagsignals Est. ZCF über einen bestimmten Zeitrahmen,
– dem Verhältnis der Anzahl von Übereinstimmungen des ersten Flagsignals HW ZCF und des zweiten Flagsignals Est. ZCF zu der Gesamtanzahl von einem der Typen (HW ZCF bzw. Est. ZCF) von Flagsignalen über einen bestimmten Zeitrahmen,
– der Varianz der Anzahl von Übereinstimmungen des ersten Flagsignals HW ZCF und des zweiten Flagsignals Est. ZCF über einen bestimmten Zeitrahmen.

In einer oder mehreren Ausführungsformen können ein erstes von der analogen Ausgabe OS erlangtes Flagsignal HW ZCF und die verschiedenen auf verschiedene Weisen von dem digitalen Eingangssignal IS erlangten zweiten Flagsignale ZCF; ZCF'_FD, ZCF''_FD; ZCF'_DC, ZCF''_DC; ZCF'_T, ZCF''_T, wie beispielhaft in Verbindung mit 8 bis 12 dargestellt, verarbeitet werden, um (z. B. in Blöcken 1082, 1084, 1086 in 9) eine Schätzung der Verzögerung Tdig + Tan und optional anderer Betriebsparameter der Dynamikbereichssteuerungskette zu berechnen. Wie in Verbindung mit 8 beispielhaft dargestellt, kann die Schätzung der Verzögerung (und möglicherweise anderer Betriebsparameter) als ein Sollwert EV berechnet werden, der eine entsprechende Leistungsfunktion optimiert, vorzugsweise durch Minimieren des Gradienten davon (vergleiche z. B. GRAD = 0 in 8).
In einer oder mehreren Ausführungsformen kann im Fall einer Verzögerung (und auch z. B. von Gleichstromversatz) die Leistungsfunktion als die Differenz (z. B. am Knoten 308, 408 in 9 und 10 berechnet) von erfolgreichen Detektionen (1-1 in der vorstehenden Tabelle) des ersten Flagsignals HW ZCF und des zweiten Flagsignals (vergleiche z. B. ZCF'_FD, ZCF''_FD für die Bruchteilverzögerung in 9 oder ZCF'_DC, ZCF''_DC für den Gleichstromversatz in 10) über einen Zeitrahmen ausgewählt werden, wie z. B. von den Integrate & Dump-Blöcken 310, 410 bestimmt.
In einer oder mehreren Ausführungsformen kann, wenn der geschätzte Betriebsparameter einen Fensterschwellenwert T aufweist, die Leistungsfunktion als die Differenz (z. B. am Knoten 508 in 11 berechnet) von Ereignissen falscher Detektion und Ereignissen verfehlter Detektion (vergleiche z. B. FD und MD in 12) des ersten Flagsignals HW ZCF und des zweiten Flagsignals ZCF'_T, ZCF''_T über einen Zeitrahmen ausgewählt werden, wie z. B. von dem Integrate & Dump-Block 510 in 11 bestimmt.
In einer oder mehreren Ausführungsformen kann ein Leistungsüberprüfungssignal, wie z. B. ein Warn-Flag, ausgegeben werden, wenn der geschätzte Wert mindestens eines Betriebsparameters, wie z. B. FD, Gleichstromversatz oder T. außerhalb eines bestimmten für den Betrieb akzeptablen Bereiches liegt.
In einer oder mehreren Ausführungsformen kann das Erzeugen des einen oder der mehreren zweiten Flagsignale für das digitale Eingangssignal IS das Anwenden eines oder mehrerer der folgenden Werte auf das digitale Eingangssignal IS umfassen:

– eine Verzögerung, wie im Fall der Verzögerungen 1060 und 1064, die auf IS angewendet werden, um Est. ZCF in 6 zu erzeugen, oder die Verzögerungen ADJ, 302a, 302b; ADJ, 400; 500 aus 7 bis 11,
– einen Gleichstromversatz, wie im Fall des Gleichstromversatzes 1062, der auf IS angewendet wird, um Est. ZCF in 8 zu erzeugen, oder die Gleichstromversätze 300, 302b; 402a, 402b; 502 in 7 bis 11;
– ein Fensterverfahren als eine Funktion eines oder mehrerer Schwellenwerte, wie im Fall des Fensterverfahrens 1066, das auf IS angewendet wird, um Est. ZCF in 7 zu erzeugen, oder die Fensterverfahrensblöcke 304a, 304b; 404a, 404b; 504a, 504b in 7 bis 11.

Unbeschadet der zugrundeliegenden Prinzipien können die Einzelheiten und Ausführungsformen bezüglich der Darstellungen hierin, die rein als nicht beschränkende Beispiele dienen, – sogar wesentlich – variieren, ohne dadurch vom Schutzumfang abzuweichen.
Der Schutzumfang ist durch die anhängenden Ansprüche bestimmt.

Claims

Verfahren zum Ausführen von Dynamikbereichssteuerung in einer Signalverarbeitungskette (100, 102, 104), die ein analoges Ausgangssignal (OS) aus einem digitalen Eingangssignal (IS) erzeugt, wobei das Verfahren das Anwenden (B) einer Dynamikbereichssteuerungsverstärkung (1/G) auf das analoge Ausgangssignal (OS) als eine Funktion einer Eingangsverstärkung (G)', die auf das digitale Eingangssignal (IS) angewendet wird (A), beinhaltet, wobei die Dynamikbereichssteuerungsverstärkung (1/G) auf das analoge Ausgangssignal (OS) mit einer Verzögerung (GN') bezüglich der Eingangsverstärkung (G') angewendet wird, die auf das digitale Eingangssignal (IS) angewendet wird (A), wobei das Verfahren beinhaltet: – Erzeugen mindestens eines ersten Flagsignals (HW ZCF) für das analoge Ausgangssignal (OS) und mindestens eines zweiten Flagsignals (Est. ZCF) für das digitale Eingangssignal (IS), wobei jedes der Flagsignale einen ersten Pegel und einen zweiten Pegel annimmt und auf den ersten Pegel eingestellt wird, wenn ein Signal, aus dem das Flag erzeugt wird, einen Wert innerhalb eines bestimmten Amplitudenbereichs (ZCW; 1066) hat, – Vergleichen (1068) des mindestens einen ersten Flagsignals (HW ZCF) für das analoge Ausgangssignal (OS) mit dem mindestens einen zweiten Flagsignal (Est. ZCF) für das digitale Eingangssignal (IS), – Steuern der Verzögerung (GN'), mit der die Dynamikbereichssteuerungsverstärkung (1/G) auf das analoge Ausgangssignal (OS) angewendet wird, als eine Funktion des Ergebnisses des Vergleichs (1068).
Verfahren nach Anspruch 1, das das Steuern der Verzögerung (GN'), mit der die Dynamikbereichssteuerungsverstärkung (1/G) auf das analoge Ausgangssignal (OS) angewendet wird, beinhaltet, indem bewirkt wird, dass das mindestens eine erste Flagsignal (HW ZCF) für das analoge Ausgangssignal (OS) und das mindestens eine zweite Flagsignal (Est. ZCF) für das digitale Eingangssignal (IS) übereinstimmen.
Verfahren nach Anspruch 1 oder Anspruch 2, das das Abtasten (102b) des mindestens einen ersten Flagsignals (HW ZCF) für das analoge Ausgangssignal (OS) mit der gleichen Abtastfrequenz wie der des digitalen Eingangssignal (IS) beinhaltet.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das Vergleichen (1068) des mindestens einen ersten Flagsignals (HW ZCF) für das analoge Ausgangssignal (OS) mit dem mindestens einen zweiten Flagsignal (Est. ZCF) für das digitale Eingangssignal (IS) die Berechnung eines der folgenden Werte beinhaltet: – die Zählung der Übereinstimmungen des mindestens einen ersten Flagsignals (HW ZCF) und des mindestens einen zweiten Flagsignals (Est. ZCF) über einen bestimmten Zeitrahmen, – das Verhältnis der Anzahl von Übereinstimmungen des mindestens einen ersten Flagsignals (HW ZCF) und des mindestens einen zweiten Flagsignals (Est. ZCF) mit der Gesamtanzahl von einem der Typen (HW ZCF bzw. Est. ZCF) von Flagsignalen über einen bestimmten Zeitrahmen, – die Varianz der Anzahl von Übereinstimmungen des mindestens einen ersten Flagsignals (HW ZCF) und des mindestens einen zweiten Flagsignals (Est. ZCF) über einen bestimmten Zeitrahmen.
Verfahren nach einem der vorhergehenden Ansprüche, das, als eine Funktion des mindestens einen ersten Flagsignals (HW ZCF) und des mindestens einen zweiten Flagsignals (Est. ZCF; ZCF'_FD, ZCF''_FD ZCF; ZCF'_DC, ZCF''_DC; ZCF'_T, ZCF''_T), das Berechnen einer Schätzung (1082) mindestens eines Betriebsparameters der Signalverarbeitungskette (100, 102, 104) beinhaltet, der ausgewählt wird aus: – einer Verzögerung (Tdig + Tan), die von der Signalverarbeitungskette (100, 102, 104) auf das Eingangssignal (IS) angewendet wird, – einer Eingangsverstärkung (G)', die auf das digitale Eingangssignal (IS) angewendet wird (A), – einem Gleichstromversatz (DC Offset), der von der Signalverarbeitungskette (100, 102, 104) auf das Eingangssignal (IS) angewendet wird.
Verfahren nach Anspruch 5, das das Berechnen der Schätzung (1082, 1084, 1086) des mindestens einen Betriebsparameters der Signalverarbeitungskette (100, 102, 104) als einen Sollwert EV beinhaltet, der eine entsprechende Leistungsfunktion optimiert, vorzugsweise durch Minimierung des Gradienten (GRAD) davon.
Verfahren nach Anspruch 6, das beinhaltet: – wenn der mindestens eine geschätzte Betriebsparameter eine oder beide der Verzögerung (Tdig + Tan) und des Gleichstromversatzes (DC Offset) aufweist, die von der Signalverarbeitungskette (100, 102, 104) auf das Eingangssignal (IS) angewendet werden, das Auswählen der Leistungsfunktion als die Differenz (308, 408) von erfolgreichen Detektionen des mindestens einen ersten Flagsignals (HW ZCF) und des mindestens einen zweiten Flagsignals (ZCF''_FD, ZCF''_FD; ZCF'_DC, ZCF''_DC) über einen Zeitrahmen (310, 410); – wenn der mindestens eine geschätzte Betriebsparameter eine Eingangsverstärkung (G') aufweist, die auf das digitale Eingangssignal (IS) angewendet wird (A), das Auswählen der Leistungsfunktion als die Differenz (508) von Ereignissen falscher Detektion und Ereignissen verfehlter Detektion des mindestens einen ersten Flagsignals (HW ZCF) und des mindestens einen zweiten Flagsignals (ZCF'_T, ZCF''_T) über einen Zeitrahmen (510).
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Erzeugen des mindestens einen zweiten Flagsignals (Est. ZCF; ZCF''_FD, ZCF''_FD; ZCF'_DC, ZCF''_DC; ZCF'_T, ZCF''_T) für das digitale Eingangssignal (IS) das Anwenden mindestens eines der folgenden Werte auf das digitale Eingangssignal (IS) beinhaltet: – eine Verzögerung (1060, 1064; ADJ, 302a, 302b; ADJ, 400; 500); – einen Gleichstromversatz (1062; 300, 302b; 402a, 402b; 502); – ein Schwellenwertverfahren (1066; 304a, 304b; 404a, 404b; 504a, 504b).
Vorrichtung für Dynamikbereichssteuerung in einer Signalverarbeitungskette (100, 102, 104), die ein analoges Ausgangssignal (OS) aus einem digitalen Eingangssignal (IS) erzeugt, wobei das Verfahren das Anwenden (B) einer Dynamikbereichssteuerungsverstärkung (1/G) auf das analoge Ausgangssignal (OS) als eine Funktion einer Eingangsverstärkung (G'), die auf das digitale Eingangssignal (IS) angewendet wird (A), beinhaltet, wobei die Dynamikbereichssteuerungsverstärkung (1/G) mit einer Verzögerung (GN') bezüglich der Eingangsverstärkung (G'), die auf das digitale Eingangssignal (IS) angewendet wird (A), auf das analoge Ausgangssignal (OS) angewendet wird, wobei die Vorrichtung aufweist: – Flagerzeugungsschaltungen (105, 106) zum Erzeugen mindestens eines ersten Flagsignals (HW ZCF) für das analoge Ausgangssignal (OS) und mindestens eines zweiten Flagsignals (Est. ZCF) für das digitale Eingangssignal (IS), wobei jedes der Flagsignale einen ersten Pegel und einen zweiten Pegel annimmt und auf den ersten Pegel eingestellt wird, wenn ein Signal, aus dem das Flag erzeugt wird, einen Wert innerhalb eines bestimmten Amplitudenbereichs (ZCW; 1066) hat, – eine Vergleichsschaltung (1068) zum Vergleichen des mindestens einen ersten Flagsignals (HW ZCF) für das analoge Ausgangssignal (OS) mit dem mindestens einen zweiten Flagsignal (Est. ZCF) für das digitale Eingangssignal (IS), – eine Steuerschaltung (106) zum Steuern der Verzögerung (GN'), mit der die Dynamikbereichssteuerungsverstärkung (1/G) auf das analoge Ausgangssignal (OS) angewendet wird, als eine Funktion des Ergebnisses des Vergleichs (1068) in der Vergleichsschaltung (1068), wobei die Vorrichtung dafür konfiguriert ist, das Verfahren nach einem der Ansprüche 1 bis 8 umzusetzen.
Gerät, das aufweist: – eine Signalverarbeitungskette (100, 102, 104), vorzugsweise eine Audiokette, die ein analoges Ausgangssignal (OS) aus einem digitalen Eingangssignal (IS) erzeugt, – eine Dynamikbereichssteuerungsvorrichtung nach Anspruch 9, die mit der Signalverarbeitungskette (100, 102, 104) gekoppelt ist und auf das analoge Ausgangssignal (OS) und das digitale Eingangssignal (IS) reagiert.
Computerprogrammprodukt, das in den Speicher mindestens einer digitalen Prozessorvorrichtung (200) geladen werden kann und Softwarecodeteile zum Ausführen der Schritte des Verfahrens nach einem der Ansprüche 1 bis 8, wenn das Produkt auf mindestens einer Prozessorvorrichtung läuft, aufweist.