DE102016102070A1 - Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement - Google Patents

Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement Download PDF

Info

Publication number
DE102016102070A1
DE102016102070A1 DE102016102070.2A DE102016102070A DE102016102070A1 DE 102016102070 A1 DE102016102070 A1 DE 102016102070A1 DE 102016102070 A DE102016102070 A DE 102016102070A DE 102016102070 A1 DE102016102070 A1 DE 102016102070A1
Authority
DE
Germany
Prior art keywords
semiconductor substrate
dopant atoms
conductivity type
semiconductor layer
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102016102070.2A
Other languages
English (en)
Other versions
DE102016102070B4 (de
Inventor
Hans-Joachim Schulze
Philipp Seng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102016102070.2A priority Critical patent/DE102016102070B4/de
Priority to US15/413,579 priority patent/US9911808B2/en
Priority to CN201710064021.3A priority patent/CN107068550A/zh
Publication of DE102016102070A1 publication Critical patent/DE102016102070A1/de
Application granted granted Critical
Publication of DE102016102070B4 publication Critical patent/DE102016102070B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/326—Application of electric currents or fields, e.g. for electroforming
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Ein Verfahren zum Bilden eines Halbleiterbauelements umfasst ein Einbringen von ersten Dotierstoffatomen eines ersten Leitfähigkeitstyps in ein Halbleitersubstrat, um eine erste Dotierungsregion zu bilden, die den ersten Leitfähigkeitstyp aufweist. Ferner umfasst das Verfahren ein Bilden einer epitaxialen Halbleiterschicht auf dem Halbleitersubstrat und ein Einbringen von zweiten Dotierstoffatomen eines zweiten Leitfähigkeitstyps vor oder nach dem Bilden der epitaxialen Halbleiterschicht, um eine zweite Dotierungsregion, die den zweiten Leitfähigkeitstyp aufweist, benachbart zu der ersten Dotierungsregion zu bilden, sodass sich ein pn-Übergang zwischen der ersten Dotierungsregion und der zweiten Dotierungsregion befindet. Der pn-Übergang befindet sich in einer vertikalen Distanz von weniger als 5 μm zu einer Grenzfläche zwischen dem Halbleitersubstrat und der epitaxialen Halbleiterschicht. Zusätzlich umfasst das Verfahren ein Dünnen des Halbleitersubstrats basierend auf einem selbstjustierten Dünnungsprozess. Der selbstjustierte Dünnungsprozess ist selbstgesteuert basierend auf der Stelle des pn-Übergangs.

Description

  • Technisches Gebiet
  • Ausführungsbeispiele beziehen sich auf Konzepte zum Dünnen von Halbleitersubstraten und insbesondere auf ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement.
  • Hintergrund
  • Die Genauigkeit der Dicke des Halbleitersubstrats von Halbleiterbauelementen ist für verschiedene Bauelemente wichtig. Insbesondere vertikale Halbleiterbauelemente für hohe Spannungen können empfindlich für Variationen der Dicke des Halbleitersubstrats sein. Insbesondere bei IGBTs (Bipolartransistoren mit isoliertem Gate; IGBT = insulated gate bipolar transistor) ist ein solches exaktes Dünnen sehr wichtig, um ein reproduzierbares elektrisches Verhalten (performance) zu ermöglichen. Zum Beispiel kann eine Robustheit gegen Zerstörung durch Kurzschlussstrom sehr empfindlich (z. B. für spitzenförmige Feldstoppzonen) von der Distanz zwischen dem Rückseitenemitter und der ersten Feldstoppspitze (von der Rückseite her gesehen), oder bei Gaußschen Feldstoppprofilen von der nach dem Dünnen verbleibenden, elektrisch aktiven Feldstoppdosis, abhängen.
  • Zusammenfassung
  • Es besteht ein Bedarf zum Bereitstellen eines Konzeptes zum Bilden von Halbleiterbauelementen, das eine Verbesserung der Robustheit und/oder Zuverlässigkeit von Halbleiterbauelementen ermöglicht.
  • Ein solcher Bedarf kann durch den Gegenstand der Ansprüche erfüllt werden.
  • Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements, umfassend ein Einbringen von ersten Dotierstoffatomen eines ersten Leitfähigkeitstyps in ein Halbleitersubstrat, um eine erste Dotierungsregion zu bilden, die den ersten Leitfähigkeitstyp aufweist. Ferner umfasst das Verfahren ein Bilden einer epitaxialen Halbleiterschicht auf dem Halbleitersubstrat und ein Einbringen von zweiten Dotierstoffatomen eines zweiten Leitfähigkeitstyps vor oder nach dem Bilden der epitaxialen Halbleiterschicht, um eine zweite Dotierungsregion, die den zweiten Leitfähigkeitstyp aufweist, benachbart zu der ersten Dotierungsregion zu bilden, sodass sich ein pn-Übergang zwischen der ersten Dotierungsregion und der zweiten Dotierungsregion befindet. Der pn-Übergang befindet sich in einer vertikalen Distanz von weniger als 5 μm zu einer Grenzfläche zwischen dem Halbleitersubstrat und der epitaxialen Halbleiterschicht. Zusätzlich umfasst das Verfahren ein Dünnen des Halbleitersubstrats basierend auf einem selbstjustierten Dünnungsprozess. Der selbstjustierte Dünnungsprozess ist selbstgesteuert basierend auf der Stelle des pn-Übergangs.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, umfassend zumindest eine vertikale elektrische Elementstruktur, die an einem Halbleitersubstrat gebildet ist. Die zumindest eine vertikale elektrische Elementstruktur umfasst eine Dotierungsregion mit einem zweiten Leitfähigkeitstyp, die sich zwischen einer Vorderseite und einer Rückseite des Halbleitersubstrats befindet. Ferner erstreckt sich die Dotierungsregion vertikal zumindest von einer Distanz von weniger als 2 μm von der Rückseite des Halbleitersubstrats zu einer Distanz von mehr als 2 μm von der Rückseite des Halbleitersubstrats. Zusätzlich umfasst das Halbleiterbauelement zumindest eine Vorderseitenelektrodenstruktur, die mit der zumindest einen vertikalen elektrischen Elementstruktur an einer Vorderseite des Halbleitersubstrats verbunden ist, und zumindest eine Rückseitenelektrodenstruktur, die mit der zumindest einen vertikalen elektrischen Elementstruktur an einer Rückseite des Halbleitersubstrats verbunden ist. Ferner ist eine Konzentration von Dotierstoffatomen eines ersten Leitfähigkeitstyps in einer Distanz von 2 μm von der Rückseite des Halbleitersubstrats größer als 5·1013 cm–3.
  • Kurze Beschreibung der Figuren
  • Einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren werden nachfolgend nur beispielhaft und unter Bezugnahme auf die beiliegenden Figuren beschrieben, in denen
  • 1 ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements zeigt;
  • 2A–2E schematische Querschnitte eines Halbleiterbauelements in unterschiedlichen Herstellungsstufen zeigen;
  • 3A schematische Dotierungsprofile von Halbleiterbauelementen vor dem Dünnen des Halbleitersubstrats für drei unterschiedliche Diffusionszeiten zeigt;
  • 3B schematische Dotierungsprofile von weiteren Halbleiterbauelementen vor dem Dünnen des Halbleitersubstrats für drei unterschiedliche Diffusionszeiten zeigt;
  • 3C einen Vergleich der Dotierungsprofile von 3A und 3B zeigt;
  • 4A–4C schematische Querschnitte eines Halbleiterbauelements in unterschiedlichen Herstellungsstufen zeigen;
  • 5 ein schematisches Dotierungsprofil eines Halbleiterbauelements vor dem Dünnen des Halbleitersubstrats zeigt; und
  • 6 einen schematischen Querschnitt eines Halbleiterbauelements zeigt.
  • Detaillierte Beschreibung
  • Verschiedene Ausführungsbeispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Ausführungsbeispiele dargestellt sind. In den Figuren können die Stärken von Linien, Schichten und/oder Bereichen zur Verdeutlichung übertrieben sein.
  • Während sich Ausführungsbeispiele für verschiedene Modifikationen und alternative Formen eignen, werden dementsprechend Ausführungsbeispiele derselben in den Figuren beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Ausführungsbeispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz die Ausführungsbeispiele alle in den Rahmen der Offenbarung fallenden Modifikationen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Bezugszeichen auf gleiche oder ähnliche Elemente.
  • Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt” mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzte Ausdrücke sollten auf gleichartige Weise ausgelegt werden (z. B. „zwischen” gegenüber „direkt zwischen”, „benachbart” gegenüber „direkt benachbart” usw.).
  • Die hier verwendete Terminologie bezweckt nur das Beschreiben bestimmter Ausführungsbeispiele und soll nicht begrenzend für Ausführungsbeispiele sein. Nach hiesigem Gebrauch sollen die Singularformen „ein, eine” und „das, der, die” auch die Pluralformen umfassen, es sei denn im Zusammenhang wird deutlich etwas anderes angegeben. Es versteht sich weiterhin, dass die Begriffe „umfasst”, „umfassend”, „aufweisen” und/oder „aufweisend” bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Bestandteile angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Bestandteile und/oder Gruppen derselben ausschließen.
  • Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann auf dem Gebiet verstanden wird, zu dem Ausführungsbeispiele gehören. Weiterhin versteht es sich, dass Begriffe, die z. B. in gewöhnlich benutzten Wörterbüchern Definierten, als eine Bedeutung besitzend ausgelegt werden sollten, die ihrer Bedeutung im Zusammenhang der entsprechenden Technik entspricht. Sollte die vorliegende Offenbarung jedoch einem Begriff eine bestimmte Bedeutung geben, die von einer Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann verstanden wird abweicht, ist diese Bedeutung in dem konkreten Kontext, in dem diese Definition gegeben ist, zu berücksichtigen.
  • 1 zeigt ein Verfahren zum Bilden eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Verfahren 100 umfasst ein Einbringen 110 von ersten Dotierstoffatomen eines ersten Leitfähigkeitstyps in ein Halbleitersubstrat, um eine erste Dotierungsregion zu bilden, die den ersten Leitfähigkeitstyp aufweist. Ferner umfasst das Verfahren 100 ein Bilden 120 einer epitaxialen Halbleiterschicht auf dem Halbleitersubstrat und ein Einbringen 130 von zweiten Dotierstoffatomen eines zweiten Leitfähigkeitstyps vor oder nach dem Bilden 120 der epitaxialen Halbleiterschicht, um eine zweite Dotierungsregion, die den zweiten Leitfähigkeitstyp aufweist, benachbart zu der ersten Dotierungsregion zu bilden, sodass sich ein pn-Übergang (pn-junction, pn-transition) zwischen der ersten Dotierungsregion und der zweiten Dotierungsregion befindet. Der pn-Übergang befindet sich in einer vertikalen Distanz von weniger als 5 μm zu einer Grenzfläche zwischen dem Halbleitersubstrat und der epitaxialen Halbleiterschicht. Zusätzlich umfasst das Verfahren 100 ein Dünnen 140 des Halbleitersubstrats basierend auf einem selbstjustierten (self-aligned, self-adjusted) Dünnungsprozess. Der selbstjustierte Dünnungsprozess ist selbstgesteuert basierend auf der Lage des pn-Übergangs.
  • Da das Einbringen von zwei unterschiedlichen Dotierstoffen von unterschiedlichem Leitfähigkeitstyp einen pn-Übergang in der Nähe der Grenze zwischen dem Halbleitersubstrat und der epitaxialen Halbleiterschicht bildet, kann die Position des pn-Übergangs während der verbleibenden Herstellungsprozesse des Halbleiterbauelements sehr konstant sein. Daher kann die Genauigkeit des Dünnens des Halbleitersubstrats verbessert werden, wenn ein selbstjustierter Dünnungsprozesses verwendet wird, der an dem pn-Übergang oder einer durch den pn-Übergang verursachten Verarmungszone stoppt. Auf diese Weise kann die Robustheit und/oder Zuverlässigkeit des zu bildenden Halbleiterbauelements verbessert werden.
  • Dotierstoffatome des ersten Leitfähigkeitstyps können Atome, die einen Akzeptor (z. B. Bor oder Indium) in einem Halbleitersubstrat repräsentieren, oder Atome, die einen Donator (z. B. Phosphor) in einem Halbleitersubstrat repräsentieren, sein, wenn sie elektrisch aktiviert werden (z. B. durch Ausheilen). Folglich zeigen Dotierstoffatome des zweiten Leitfähigkeitstyps einen entgegengesetzten Donator oder Akzeptor an. Anders ausgedrückt, Dotierstoffatome des ersten Leitfähigkeitstyps können Akzeptoren repräsentieren und Dotierstoffatome des zweiten Leitfähigkeitstyps können Donatoren repräsentieren (die z. B. für das vorgeschlagene selbstjustierte Dünnen verwendet werden können), oder umgekehrt.
  • Zum Beispiel unterscheidet sich ein Diffusionskoeffizient der ersten Dotierstoffatome innerhalb des Halbleitersubstrats von einem Diffusionskoeffizienten der zweiten Dotierstoffatome innerhalb des Halbleitersubstrats um weniger als 50% des Diffusionskoeffizienten der ersten Dotierstoffatome innerhalb des Halbleitersubstrats (z. B. in einem Temperaturbereich von 1000°C bis 1200°C für Silizium oder zwischen 1050°C und 1150°C). Folglich können das Verteilungsprofil der ersten Dotierstoffatome und das Verteilungsprofil der zweiten Dotierstoffatome während der Herstellung des Halbleiterbauelements aufgrund des angewandten thermischen Budgets ähnlich abgeändert werden. Auf diese Weise kann die Position des pn-Übergangs sehr stabil sein. Zum Beispiel sind die ersten Dotierstoffatome Boratome (oder Indiumatome) und die zweiten Dotierstoffatome sind Phosphoratome.
  • Die ersten Dotierstoffatome können in das Halbleitersubstrat durch eine Vorderseitenoberfläche des Halbleitersubstrats eingebracht 110 (z. B. implantiert oder diffundiert) werden. Die Vorderseitenoberfläche des Halbleitersubstrats kann während des Einbringens 110 der ersten Dotierstoffatome unbedeckt oder unmaskiert sein, sodass das vertikale Verteilungsprofil lateral im Wesentlichen konstant ist. Die ersten Dotierstoffatome können lateral über das gesamte Halbleitersubstrat (oder mehr als 70% oder mehr als 90% des Halbleitersubstrats) eingebracht 110 werden. Die ersten Dotierstoffatome können mit einer Dotierstoffdosis von mehr als 1·1012 cm–2 (oder mehr als 1·1013 cm–2 oder mehr als 1·1014 cm–2 oder zwischen 1·1012 cm–2 und 1·1015 cm–2 oder zwischen 1·1013 cm–2 und 5·1014 cm–2) eingebracht 110 werden. Zum Beispiel kann die erste Dotierungsregion eine maximale Dotierungskonzentration von mehr als 1·1015 cm–3 (oder mehr als 1·1016 cm–3 oder mehr als 1·1017 cm–3) aufweisen.
  • Die zweiten Dotierstoffatome können in das Halbleitersubstrat durch eine Vorderseitenoberfläche des Halbleitersubstrats vor dem Bilden 120 der epitaxialen Halbleiterschicht eingebracht 130 (z. B. implantiert oder diffundiert) werden, oder können in die epitaxiale Halbleiterschicht durch eine Vorderseitenoberfläche der epitaxialen Halbleiterschicht (und optional auch teilweise in das Halbleitersubstrat unterhalb der epitaxialen Halbleiterschicht, wenn die Penetrationstiefe der zweiten Dotierstoffe größer ist als eine Dicke der epitaxialen Halbleiterschicht) nach dem Bilden 120 der epitaxialen Halbleiterschicht eingebracht 130 werden. Die Vorderseitenoberfläche des Halbleitersubstrats kann während des Einbringens 130 der zweiten Dotierstoffatome unbedeckt oder unmaskiert sein, wenn die zweiten Dotierstoffe eingebracht werden, bevor die epitaxiale Halbleiterschicht gebildet 120 wird. Alternativ kann die Vorderseitenoberfläche der epitaxialen Halbleiterschicht während des Einbringens 130 der zweiten Dotierstoffatome unbedeckt oder unmaskiert sein, wenn die zweiten Dotierstoffe eingebracht werden, nachdem die epitaxiale Halbleiterschicht gebildet 120 wird. Die zweiten Dotierstoffatome können mit einer Dotierstoffdosis von mehr als 1·1012 cm–2 (oder mehr als 1·1013 cm–2 oder mehr als 1·1014 cm–2 oder zwischen 1·1012 cm–2 und 1·1015 cm–2 oder zwischen 1·1013 cm–2 und 5·1014 cm–2) eingebracht 130 werden. Zum Beispiel kann die zweite Dotierungsregion eine maximale Dotierungskonzentration von mehr als 1·1015 cm–3 (oder mehr als 1·1016 cm–3 oder mehr als 1·1017 cm–3) aufweisen.
  • Zum Beispiel können sich eine Dotierstoffdosis der ersten Dotierstoffatome und eine Dotierstoffdosis der zweiten Dotierstoffatome um weniger als 10% (oder weniger als 5% oder sogar weniger als 2%) der Dotierstoffdosis der ersten Dotierstoffatome unterscheiden. Auf diese Weise kann die Position des pn-Übergangs sehr stabil sein. Ferner können eine Konzentration von Dotierstoffatomen des ersten Leitfähigkeitstyps und eine Konzentration von Dotierstoffatomen des zweiten Leitfähigkeitstyps an dem pn-Übergang höher sein als 1·1014 cm–3 (oder höher als 5·1014 cm–3, höher als 1·1015 cm–3 oder höher als 1·1016 cm–3), zum Beispiel zu einem Zeitpunkt direkt bevor dem Dünnen des Halbleitersubstrats durch den selbstjustierten Dünnungsprozess. Je höher z. B. die Konzentration desto exakter der Ätzstopp, weil der Ätzstopp stoppen kann, sobald die geätzten Oberflächen die Grenze der Raumladungszone erreichen, die näher an der geätzten Waferseite ist.
  • Zum Beispiel kann eine Distanz zwischen einem Maximum der vertikalen Verteilung der ersten Dotierstoffatome und einem Maximum der vertikalen Verteilung der zweiten Dotierstoffatome zwischen 500 nm und 5 μm (oder zwischen 1 μm und 4 μm) sein. Zum Beispiel werden die ersten Dotierstoffatome durch einen ersten Implantationsprozess eingebracht und die zweiten Dotierstoffatome werden durch einen zweiten Implantationsprozess eingebracht, und ein Bereichsende des ersten Implantationsprozesses und ein Bereichsende des zweiten Implantationsprozesses können voneinander um weniger als 10 μm (oder weniger als 5 μm oder weniger als 3 μm) und/oder um mehr als 200 nm (oder mehr als 500 nm oder mehr als 1 μm) beabstandet sein.
  • Die zweite Dotierungsregion wird benachbart zu der ersten Dotierungsregion gebildet, sodass sich ein pn-Übergang zwischen der ersten Dotierungsregion und der zweiten Dotierungsregion befindet. Der pn-Übergang kann zumindest nach einem elektrischen Aktivieren (z. B. durch einen zusätzlichen Ausheilprozess oder automatisch während aufeinanderfolgender Prozesse zum Bilden des Halbleiterbauelements) der ersten Dotierstoffatome und der zweiten Dotierstoffe auftreten. Das Einbringen 110 der ersten Dotierstoffatome und das Einbringen 130 der zweiten Dotierstoffatome wird durchgeführt, sodass sich der pn-Übergang in einer vertikalen Distanz von weniger als 5 μm (oder weniger als 3 μm oder weniger als 1 μm) zu einer Grenzfläche zwischen dem Halbleitersubstrat und der epitaxialen Halbleiterschicht befindet. Dies kann zum Beispiel erfolgen durch ein Implantieren mit unterschiedlichen Energien und/oder ein Implantieren mit unterschiedlichen Implantationswinkeln, wenn die zweiten Dotierstoffe eingebracht 130 werden, bevor die epitaxiale Halbleiterschicht gebildet 120 wird, oder durch ein Implantieren mit unterschiedlichen Energien, ein Implantieren mit unterschiedlichen Implantationswinkeln und/oder das Abscheiden der epitaxialen Halbleiterschicht mit einer entsprechenden Dicke, wenn die zweiten Dotierstoffe einbracht 130 werden, nachdem die epitaxiale Halbleiterschicht gebildet 120 ist. Zum Beispiel variiert eine vertikale Position des pn-Übergangs während des Bildens des Halbleiterbauelements (z. B. aufgrund des auf die Dotierungsregionen angewandten, thermischen Budgets) um weniger als 2 μm (oder weniger als 1 μm oder weniger als 500 nm).
  • Die epitaxiale Halbleiterschicht kann durch einen epitaxialen Abscheidungsprozess gebildet 120 werden und kann das gleiche Material aufweisen wie das Halbleitersubstrat (z. B. kann eine unterschiedliche Basendotierung eingebracht werden). Die epitaxiale Halbleiterschicht kann auf der Vorderseitenoberfläche des Halbleitersubstrats abgeschieden werden.
  • Zum Beispiel kann die epitaxiale Halbleiterschicht eine Zwischen-Epitaxial-Halbleiterschicht sein, die zum Steuern der unterschiedlichen erwünschten Tiefen des Einbringens 110 der ersten Dotierstoffatome und des Einbringens 130 der zweiten Dotierstoffatome verwendet wird. Alternativ kann die epitaxiale Halbleiterschicht zum Implementieren von zumindest einer Drift-Region und/oder Feldstopp-Region einer vertikalen elektrischen Elementstruktur des zu bildenden Halbleiterbauelements verwendet werden.
  • In dem ersten Fall (epitaxiale Halbleiterschicht wird vor dem Einbringen der zweiten Dotierstoffatome gebildet) kann die epitaxiale Halbleiterschicht eine Dicke von weniger als 10 μm (oder weniger als 5 μm oder weniger als 3 μm) aufweisen. Zusätzlich kann eine zweite epitaxiale Halbleiterschicht auf der ersten (Zwischen-)Epitaxial-Halbleiterschicht nach dem Einbringen der zweiten Dotierstoffatome gebildet werden. Die zweite epitaxiale Halbleiterschicht kann eine Dicke von mehr als 10 μm (oder mehr als 30 μm oder mehr als 50 μm) aufweisen und kann zum Implementieren von zumindest einer Drift-Region und/oder Feldstopp-Region einer vertikalen elektrischen Elementstruktur des zu bildenden Halbleiterbauelements verwendet werden.
  • In dem zweiten Fall (epitaxiale Halbleiterschicht wird nach dem Einbringen der zweiten Dotierstoffatome gebildet) kann die epitaxiale Halbleiterschicht eine Dicke von mehr als 10 μm (oder mehr als 30 μm oder mehr als 50 μm) aufweisen und kann zum Implementieren von zumindest einer Drift-Region und/oder Feldstopp-Region verwendet werden.
  • Verschiedene zusätzliche Prozesse, die von dem Typ des zu bildenden Halbleiterbauelements abhängen, können nach dem Einbringen 130 der zweiten Dotierstoffatome und vor dem Dünnen 140 des Halbleitersubstrats durchgeführt werden. Zumindest ein Teil einer vertikalen Transistorstruktur (z. B. Gate, Source-Region, Body-Region, Gate-Elektrodenstruktur und/oder Source-Elektrodenstruktur) oder einer vertikalen Diodenstruktur (z. B. Anoden- oder Kathoden-Struktur an einer Vorderseite des Halbleitersubstrats) kann nach dem Einbringen der zweiten Dotierstoffatome und vor dem Dünnen des Halbleitersubstrats gebildet werden. Zum Beispiel können die vertikale Transistorstruktur oder vertikale Diodenstruktur sowie das zu bildende Halbleiterbauelement eine Sperrspannung von mehr als 10 V, mehr als 100 V, mehr als 500 V oder mehr als 1000 V aufweisen.
  • Zumindest ein Teil des Dünnens 140 des Halbleitersubstrats wird durch einen selbstjustierten Dünnungsprozess durchgeführt. Ein selbstjustierter Dünnungsprozess kann ein Dünnungsprozess sein, der automatisch stoppt oder die Dünnungsgeschwindigkeit erheblich verlangsamt basierend auf dem Einfluss einer Eigenschaft des Halbleiterbauelements selbst anstelle einer reinen Steuerung der Dünnungszeit. Zum Beispiel können Eigenschaften, die die Ätzgeschwindigkeit beeinflussen, für eine selbstjustierte Steuerung eines Dünnungsprozesses verwendet werden. Zum Beispiel kann die Geschwindigkeit des Dünnens eines Dünnungsprozesses (z. B. elektrochemischer Ätzprozess) deutlich reduziert werden, wenn ein pn-Übergang oder die Verarmungszone eines pn-Übergangs erreicht ist. Zum Beispiel kann der selbstjustierte Dünnungsprozess ein elektrochemischer Ätzprozess sein, der stoppt oder die Ätzrate deutlich verlangsamt, wenn der pn-Übergang oder die Verarmungszone des pn-Übergangs zwischen der ersten Dotierungsregion und der zweiten Dotierungsregion erreicht ist. Bei diesem Beispiel ist der selbstjustierte Dünnungsprozess selbstgesteuert basierend auf der Stelle des pn-Übergangs. Optional wird ein externes elektrisches Potential an zumindest die zweite Dotierungsregion während des Dünnens 140 des Halbleitersubstrats angelegt, um die Genauigkeit des Dünnens zu erhöhen. Zum Beispiel kann das externe elektrische Potential an einer Kontaktschnittstelle (z. B. Anschlussfläche) angelegt werden, die sich innerhalb eines Sägerahmens befindet.
  • Zusätzlich kann das Dünnen 140 des Halbleitersubstrats ferner Teilprozesse umfassen. Zum Beispiel kann das Dünnen 140 des Halbleitersubstrats ein Schleifen des Halbleitersubstrats vor dem Durchführen des selbstjustierten Dünnungsprozesses umfassen. Ferner kann zum Beispiel ein zusätzlicher kurzer, zeitgesteuerter Ätzprozess nach dem selbstjustierten Dünnungsprozess durchgeführt werden, um verbleibende Abschnitte des Halbleitersubstrats zu entfernen. Abschnitte des Halbleitersubstrats können nach dem selbstjustierten Dünnungsprozess verbleiben, da der selbstjustierte Dünnungsprozess an der Verarmungszone des pn-Übergangs stoppen kann und nicht an dem pn-Übergang selbst. Der Fehler aufgrund des kurzen, zeitgesteuerten Ätzprozesses kann sehr gering sein, da der kurze, zeitgesteuerte Ätzprozess deutlich kürzer sein kann als der selbstjustierte Dünnungsprozess. Zum Beispiel kann der kurze, zeitgesteuerte Ätzprozess für weniger als 20% (oder weniger als 10% oder weniger als 5%) einer Prozesszeit des selbstjustierten Dünnungsprozesses durchgeführt werden.
  • Nach dem Dünnen 140 des Halbleitersubstrats können verschiedene weitere Prozesse (z. B. Rückseitenprozesse) durchgeführt werden, um die Herstellung des Halbleiterbauelements abzuschließen. Zum Beispiel kann eine Feldstopp-Region implementiert werden und/oder eine Rückseitendotierungsregion (z. B. Emitter- oder Drain-Dotierungsregion) und/oder eine Rückseitenmetallisierung können gebildet werden. Die Feldstopp-Region kann durch Verwenden von zumindest einem Teil der zweiten Dotierungsregion implementiert werden. Zum Beispiel wird zumindest ein Teil der zweiten Dotierstoffatome verwendet, um eine Feldstopp-Region eines vertikalen elektrischen Bauelements des Halbleiterbauelements zu bilden. Eine zusätzliche Feldstopp-Implantation kann von der Rückseite her durchgeführt werden.
  • Eine Region, die den ersten Leitfähigkeitstyp aufweist, kann eine n-dotierte Region (z. B. verursacht durch ein Einbringen von Stickstoff-N-Ionen, Phosphor-P-Ionen oder Arsen-As-Ionen) oder eine p-dotierte Region (z. B. verursacht durch ein Einbringen von Aluminium-Al-Ionen oder Bor-B-Ionen) sein. Folglich zeigt der zweite Leitfähigkeitstyp eine entgegengesetzte p-dotierte Region oder n-dotierte Region an. Anders ausgedrückt, der erste Leitfähigkeitstyp kann eine p-Dotierung anzeigen und der zweite Leitfähigkeitstyp kann eine n-Dotierung anzeigen, oder umgekehrt.
  • Das Halbleitersubstrat kann ein Siliziumsubstrat sein. Alternativ kann das Halbleitersubstrat ein Halbleitersubstrat mit breitem Bandabstand mit einem Bandabstand größer als der Bandabstand von Silizium (1,1 eV) sein. Zum Beispiel kann das Halbleitersubstrat ein auf Siliziumkarbid (SiC) basierendes Halbleitersubstrat oder ein auf Galliumarsenid (GaAs) basierendes Halbleitersubstrat oder ein auf Galliumnitrid (GaN) basierendes Halbleitersubstrat sein. Das Halbleitersubstrat kann ein Halbleiterwafer sein. Das Halbleitersubstrat kann eine Dicke von mehr als 500 μm vor dem Dünnen 140 des Halbleitersubstrats aufweisen. Zum Beispiel kann das Halbleitersubstrat einen spezifischen elektrischen Widerstand von mehr als 5 Ωcm (oder mehr als 30 Ωcm oder mehr als 50 Ωcm) vor dem Einbringen 110 der ersten Dotierstoffatome aufweisen und kann aufgrund des selbstjustierten Dünnens durch ein elektrochemisches Ätzen, das an der Grenze der Raumladungszone stoppt, die näher an der geätzten Waferseite ist, p-dotiert sein.
  • Eine Vorderseitenoberfläche des Halbleitersubstrats kann eine Oberfläche des Halbleitersubstrats in Richtung von Metallschichten, Isolierungsschichten und/oder Passivierungsschichten oben auf der Oberfläche des Substrats sein. Zum Beispiel kann eine Halbleitersubstratvorderseite die Seite sein, an der aktive Elemente des Chips gebildet werden. Zum Beispiel können sich mehr komplexe Strukturen an der Chipvorderseite als an der Chiprückseite befinden.
  • 2A–2E zeigen schematische Querschnitte eines Halbleiterbauelements in unterschiedlichen Herstellungsstufen. Ein Halbleitersubstrat 210 (z. B. Wafer), das p-dotiert sein kann, wird bereitgestellt und Bor 212 wird in das Halbleitersubstrat 210 während eines ersten Implantationsprozesses, wie 2A gezeigt, implantiert, um eine erste Dotierungsregion 214 zu bilden. Die erste Dotierungsregion 214 kann eine Region des Halbleitersubstrats mit einer Dotierstoffkonzentration höher (z. B. mehr als 2 Mal die Basisdotierung) als die Basisdotierung des Halbleitersubstrats sein. Danach wird eine neue Schicht 220 (Zwischen-Epitaxial-Halbleiterschicht) mit einer Dicke von ungefähr 3 μm abgeschieden, wie in 2B gezeigt.
  • Dann wird Phosphor 222 in die Zwischen-Epitaxial-Halbleiterschicht 220 während eines zweiten Implantationsprozesses implantiert, wie in 2C gezeigt, um eine zweite Dotierungsregion 224 zu bilden. Die zweite Dotierungsregion 224 kann eine Region des Halbleitersubstrats 210 und/oder der Zwischen-Epitaxial-Halbleiterschicht 220 mit einer Dotierstoffkonzentration höher (z. B. mehr als 2 Mal die Basisdotierung) als die Basisdotierung des Halbleitersubstrats und/oder der Zwischen-Epitaxial-Halbleiterschicht 220 sein. Danach wird eine Bauelement-Drift-Zone 230 (epitaxiale Drift-Zone) während eines zweiten Abscheidungsprozesses abgeschieden, wie in 2D gezeigt. 2E zeigt die erste Dotierungsregion 214 und die zweite Dotierungsregion 224 nach dem Anwenden eines thermischen Budgets. Das thermische Budget kann die Summe aller Temperaturprozesse sein, die vor dem Dünnen des Halbleitersubstrats durchgeführt werden (z. B. Prozesse zum Bilden der Vorderseitenstrukturen des Bauelements).
  • Zum Beispiel zeigen 2A–2E Implantationen von Bor und Phosphor bei 100 keV mit einer Schicht (Abscheidung) zwischen der ersten Implantation und der zweiten Implantation.
  • Das in 2A–2E gezeigte Verfahren kann durch von vorstehend (z. B. 1) oder nachstehend (z. B. 3A oder 3B) erwähnten Prozessparametern implementiert werden.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 2A–2E gezeigten Ausführungsbeispiele könne ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1) oder nachstehend (3A bis 6) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 3A zeigt schematische Dotierungsprofile von Halbleiterbauelementen vor dem Dünnen des Halbleitersubstrats für drei unterschiedliche Diffusionszeiten. Bei diesem Beispiel befindet sich eine Zwischen-Epitaxial-Halbleiterschicht zwischen dem Halbleitersubstrat (rechte Seite der Figur) und einer epitaxialen Drift-Region (linke Seite der Figur; nicht vollständig gezeigt). Die Zwischen-Epitaxial-Halbleiterschicht wird nach einer ersten Implantation (z. B. von Akzeptoren) abgeschieden und die Drift-Region wird nach einer zweiten Implantation (z. B. von Donatoren) abgeschieden. Die Substratoberfläche (Grenzfläche zwischen Halbleitersubstrat und der Zwischen-Epitaxial-Halbleiterschicht) befindet sich in 3A bei 8 μm. Die Dicke der nach der ersten Implantation abgeschiedenen (Zwischen-)Epitaxial-Schicht ist 3 μm. Bei diesem Beispiel sind die Implantations- und Diffusionsparameter gewählt, sodass das Profil 302 mit der höchsten Spitze mit einem Temperaturbudget von 200 min. bei 1100°C erhalten wird, das Profil 304 mit der mittleren Spitze mit einem Temperaturbudget von 400 min. bei 1100°C erhalten wird und das Profil 306 mit der flachen, breiten Spitze mit einem Temperaturbudget von 800 min. bei 1100°C erhalten wird. Das Substrat weist eine Basisdotierung von 1·1013 cm–3 auf. Ferner werden die Zwischen-Epitaxial-Halbleiterschicht und die epitaxiale Drift-Region mit einer Dotierungskonzentration von 1·1013cm–3 abgeschieden. Die erste Implantation erfolgt mit einer Dosis von 1·1012 cm–2 bei 100 keV und die zweite Implantation erfolgt mit einer Dosis von 1·1012 cm–2 bei 100 keV. Der pn-Übergang ist (beinahe) für alle ausgewählten Diffusionszeiten stabil.
  • 3B zeigt schematische Dotierungsprofile von weiteren Halbleiterbauelementen vor dem Dünnen des Halbleitersubstrats für drei unterschiedliche Diffusionszeiten. Im Vergleich zu dem in 3A gezeigten Beispiel erfolgen bei dem Beispiel von 3B die erste Implantation und die zweite Implantation mit einer Dosis von 3·1012 cm–2. Ferner befindet sich die Substratoberfläche bei 10 μm. Das Profil 312 mit der höchsten Spitze wird mit einem Temperaturbudget von 200 min. bei 1100°C erhalten, das Profile 314 mit der mittleren Spitze wird mit einem Temperaturbudget von 400 min. bei 1100°C erhalten und das Profil 316 mit der flachen, breiten Spitze wird mit einem Temperaturbudget von 800 min. bei 1100°C erhalten. Der pn-Übergang ist (beinahe) für alle ausgewählten Diffusionszeiten stabil.
  • 3C zeigt einen Vergleich der Dotierungsprofile von 3A und 3B. Das Dotierungsprofil von 3A wurde für diesen Vergleich verschoben, sodass die Substrat-Epi-Grenzfläche sich bei 10 μm für beide Dotierungsprofile befindet.
  • 4A–4C zeigen schematische Querschnitte eines Halbleiterbauelements in unterschiedlichen Herstellungsstufen. Ein Halbleitersubstrat 210 (z. B. Wafer) ist bereitgestellt und Bor 212 wird in das Halbleitersubstrat während eines ersten Implantationsprozesses implantiert, wie in 2A gezeigt, um eine erste Dotierungsregion 214 zu bilden. Die erste Dotierungsregion 214 kann eine Region des Halbleitersubstrats mit einer Dotierstoffkonzentration höher (z. B. mehr als 2 Mal die Basisdotierung) als die Basisdotierung des Halbleitersubstrats (z. B. p-dotiert) sein.
  • Dann wird Phosphor 222 in das Halbleitersubstrat 210 während eines zweiten Implantationsprozesses, wie in 4A gezeigt, implantiert, um eine zweite Dotierungsregion 224 zu bilden. Die zweite Dotierungsregion 224 kann eine Region des Halbleitersubstrats 210 mit einer Dotierstoffkonzentration höher (z. B. mehr als 2 Mal die Basisdotierung) als die Basisdotierung des Halbleitersubstrats und einer Konzentration von Bor, die durch die Verteilung von Dotierstoffen des ersten Implantationsprozesses verursacht wird, sein. Der zweite Implantationsprozess kann direkt nach der Borimplantation oder zumindest während die Oberfläche des Halbleitersubstrats in Bezug auf die Borimplantation unbedeckt ist, durchgeführt werden. Das Bor und das Phosphor werden mit unterschiedlichen Implantationsenergien implantiert (z. B. Bor bei 700 keV und Phosphor bei 50 keV), um die erste und zweite Dotierungsregion in unterschiedlichen Tiefen des Halbleitersubstrats 210 zu bilden. Danach wird eine Bauelement-Drift-Zone 230 (epitaxiale Drift-Region) abgeschieden, wie in 4B gezeigt. 4B ist eine schematische Darstellung. Zum Beispiel ist die Dicke der Drift-Zone viel größer (z. B. mehr als ein Faktor 3, mehr als ein Faktor 5, mehr als ein Faktor 10 oder sogar mehr als ein Faktor 30) verglichen mit der Dicke der ersten Dotierungsregion 214 und/oder der zweiten Dotierungsregion 224 nach dem Durchführen aller Hochtemperaturprozesse. 4C zeigt die erste Dotierungsregion 214 und die zweite Dotierungsregion 224 nach dem Anwenden eines thermischen Budgets. Das thermische Budget kann die Summe aller Temperaturprozesse sein, die vor dem Dünnen des Halbleitersubstrats durchgeführt werden (z. B. Prozesse zum Bilden der Vorderseitenstrukturen des Bauelements).
  • Für ein Beispiel mit einer 700-keV-Borimplantation, einer 50-keV-Phosphorimplantation und ohne eine Zwischenepitaxie (z. B. verglichen mit der in 2A–2E gezeigten Zwischen-Epitaxial-Halbleiterschicht) kann die Position des pn-Übergangs für ein thermisches Budget zwischen 200 Minuten bei 1100°C und 800 Minuten bei 1100°C um 0,3 μm verschoben sein (siehe 5).
  • Zum Beispiel zeigen 4A–4C beide Implantationen mit unterschiedlichen Energien und nur einer epitaxialen Drift-Zonen-Schicht (im Vergleich zu 2A–2E). 4A–4C zeigen einen alternativen Prozess in Bezug auf 2A–2E. Beide Implantationen werden zu Beginn durchgeführt und eine geringere Genauigkeit (der Position des pn-Übergangs) von ungefähr 0,3 μm kann erhalten werden (z. B. siehe 5).
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 4A–4C gezeigten Ausführungsbeispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (1 bis 3C) oder nachstehend (5 bis 6) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 5 zeigt ein schematisches Dotierungsprofil eines Halbleiterbauelements vor dem Dünnen des Halbleitersubstrats (nur ein Teil der Drift-Zone ist in dieser Figur gezeigt). Im Vergleich zu den in 3A und 3B gezeigten Beispielen wird das Beispiel von 5 ohne eine zusätzliche (Zwischen-)Epitaxial-Schicht nach der ersten Implantation aber mit unterschiedlichen Implantationsenergien implementiert. Ferner befindet sich die Substratoberfläche bei 7 μm. Während der ersten Implantation wird Bor mit einer Dosis von 1·1012 cm–2 bei 700 keV implantiert und während der zweiten Implantation mit Phosphor mit einer Dosis von 1·1012 cm–2 bei 70 keV (oder 50 keV) implantiert. Das Profil mit der höchsten Spitze wird mit einem Temperaturbudget von 200 min. bei 1100°C erhalten, die mittlere Spitze wird mit einem Temperaturbudget von 400 min. bei 1100°C erhalten und die flache, breite Spitze wird mit einem Temperaturbudget von 800 min. bei 1100°C erhalten. Bei diesem Beispiel bewegt sich die Position des pn-Übergangs nur um 0,3 μm, wenn die Diffusionszeit vervierfacht wird.
  • 6 zeigt einen schematischen Querschnitt eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Halbleiterbauelement 600 umfasst zumindest eine vertikale elektrische Elementstruktur, die an einem Halbleitersubstrat 610 gebildet wird. Die zumindest eine vertikale elektrische Elementstruktur umfasst eine Dotierungsregion 620 mit einem zweiten Leitfähigkeitstyp, die sich zwischen einer Vorderseite und einer Rückseite des Halbleitersubstrats 610 befindet. Ferner erstreckt sich die Dotierungsregion 620 vertikal zumindest von einer Distanz von weniger als 2 μm von der Rückseite des Halbleitersubstrats zu einer Distanz von mehr als 2 μm von der Rückseite des Halbleitersubstrats. Zusätzlich umfasst das Halbleiterbauelement 600 zumindest eine Vorderseitenelektrodenstruktur 630, die mit der zumindest einen vertikalen elektrischen Elementstruktur an einer Vorderseite des Halbleitersubstrats 610 verbunden ist, und zumindest eine Rückseitenelektrodenstruktur 640, die mit der zumindest einen vertikalen elektrischen Elementstruktur an einer Rückseite des Halbleitersubstrats 610 verbunden ist. Ferner ist eine Konzentration von Dotierstoffatomen eines ersten Leitfähigkeitstyps in einer Distanz von 2 μm von der Rückseite des Halbleitersubstrats 610 größer als 5·1013 cm–3.
  • Die erhöhte Dotierstoffkonzentration des ersten Leitfähigkeitstyps kann sich aus dem Einbringen von zwei unterschiedlichen Dotierstoffen von unterschiedlichem Leitfähigkeitstyp ergeben, was einen pn-Übergang in der Nähe der Grenzfläche zwischen einem nicht-epitaxialen Halbleitersubstrat und einer epitaxialen Halbleiterschicht während der Herstellung des Halbleiterbauelements bildet. Die Position des pn-Übergangs kann während der verbleibenden Herstellungsprozesse des Halbleiterbauelements aufgrund des Einbringens von zwei unterschiedlichen Dotierstoffen sehr konstant sein. Daher kann die Genauigkeit des Dünnens des Halbleitersubstrats verbessert werden, wenn ein selbstjustierter Dünnungsprozess verwendet wird, der an dem pn-Übergang oder einer durch den pn-Übergang verursachten Verarmungszone stoppt. Auf diese Weise kann die Reproduzierbarkeit des elektrischen Verhaltens des Halbleiterbauelements verbessert werden.
  • Das Halbleitersubstrat 610 kann vorrangig ein epitaxiales Halbleitersubstrat sein. Zum Beispiel kann sich ein dünner, nicht-epitaxialer Halbleiterabschnitt an der Rückseite des Halbleitersubstrats 610 aufgrund des Dünnens während der Herstellung des Halbleiterbauelements 600 befinden. Zum Beispiel können mehr als 90% (oder mehr als 95% oder mehr als 99%) der Dicke des Halbleitersubstrats 610 epitaxiales Halbleitermaterial sein. Alternativ ist das gesamte Halbleitersubstrat 610 ein epitaxiales Halbleitersubstrat.
  • Die vertikale elektrische Elementstruktur kann zum Beispiel eine vertikale Diodenstruktur, eine vertikale Transistorstruktur, eine vertikale Feldeffekttransistorstruktur oder eine vertikale Bipolartransistorstruktur mit isoliertem Gate sein.
  • Die Dotierungsregion 620 der vertikalen elektrischen Elementstruktur kann zum Beispiel eine Drift-Region, eine Feldstopp-Region, eine Rückseiten-Diodenregion (z. B. Anoden- oder Kathoden-Region) und/oder eine Rückseiten-Transistorregion (z. B. Drain-Region) sein oder umfassen.
  • Die Konzentration von Dotierstoffatomen des ersten Leitfähigkeitstyps in einer Distanz von 2 μm von der Rückseite des Halbleitersubstrats 610 innerhalb der Dotierungsregion 620 der vertikalen elektrischen Elementstruktur ist größer als 5·1013 cm–3 (oder größer als 1·1014 cm–3 oder größer als 5·1014 cm–3).
  • Die Vorderseitenelektrodenstruktur 630 und/oder die Rückseitenelektrodenstruktur 640 sind elektrisch leitfähige Strukturen in Kontakt mit dem Halbleitersubstrat und umfassen oder bestehen vorrangig aus Kupfer, Aluminium und/oder hoch dotiertem Polysilizium. Die Vorderseitenelektrodenstruktur 630 und/oder die Rückseitenelektrodenstruktur 640 können Teile der vertikalen elektrischen Elementstruktur (z. B. Anode und/oder Kathode einer Diode oder Source, Drain und/oder Gate eines Feldeffekttransistors oder eines Bipolartransistors mit isoliertem Gate) mit einer anderen elektrischen Elementstruktur oder einer Kontaktschnittstelle (z. B. Anschlussfläche oder Rückseitenmetallisierung) zum Ermöglichen eines externen Kontakts verbinden.
  • Die vertikale elektrische Elementstruktur kann eine Sperrspannung von z. B. mehr als 10 V, mehr als 100 V, mehr als 500 V oder mehr als 1000 V aufweisen. Das Halbleiterbauelement kann ein Leistungshalbleiterbauelement mit einer Durchbruchsspannung oder Sperrspannung von z. B. mehr als 10 V (z. B. einer Durchbruchsspannung von 10 V, 20 V oder 50 V), mehr als 100 V (z. B. einer Durchbruchsspannung von 200 V, 300 V, 400 V oder 500 V) oder mehr als 500 V (z. B. einer Durchbruchsspannung von 600 V, 700 V, 800 V oder 1000 V) oder mehr als 1000 V (z. B. einer Durchbruchsspannung von 1200 V, 1500 V, 1700 V, 2000 V, 3300 V oder 6500 V) sein.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 6 gezeigten Ausführungsbeispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1 bis 5) oder nachstehend beschriebenen Ausführungsbeispielen erwähnt sind.
  • Einige Ausführungsbeispiele beziehen sich auf ein Verfahren für ein selbstjustiertes Dünnen von Epitaxie-basierten Halbleiterwafern. Gemäß einem Aspekt ist ein Verfahren bereitgestellt, das ein Dünnen eines Substratwafers erlaubt, auf den eine Epitaxieschicht selbstjustierend und somit mit einer sehr hohen Genauigkeit abgeschieden wird. Zum Beispiel kann bei IGBTs ein solches verbessertes Dünnen ein verbessertes reproduzierbares elektrisches Verhalten ermöglichen.
  • Im Vergleich können normale (nicht selbstjustierte) Verfahren, z. B. Schleifen und Ätzen, Variationen von mehr als +/–3 Mikrometern unterworfen sein. Einige selbstjustierende Ätzprozesse können auch einem spürbaren Streuen unterworfen sein, da sich während des epitaxialen Prozesses und insbesondere bei nachfolgenden Hochtemperaturprozessen der pn-Übergang zwischen dem Substrat und der Feldstopp-Zone deutlich verschieben kann. Auch die Ausdehnung der Raumladungszone bei einer bestimmten vorbestimmten Spannung (bestimmt z. B. die Grenze der Raumladungszone in der p-dotierten Region hier die Position, an der das Ätzen stoppt) kann eine schlechte Reproduzierbarkeit aufweisen, da sich die Dotierung in dem Substrat und in der Raumladungszone während der Gesamtverarbeitung bis zu dem Dünnungsprozess ändern kann und somit auch die Position des Ätzstopps. Das vorgeschlagene Konzept kann ein Bilden eines pn-Übergangs ermöglichen, der eine sehr stabile Position während der Herstellung des Halbleiterbauelements aufweist.
  • Gemäß einem Aspekt kann ein pn-Übergang in dem Übergangsbereich zwischen dem Substrat und der darauf abgeschiedenen, epitaxialen Schicht durch zwei Ionenimplantationen von Akzeptoren und Donatoren erzeugt werden, die ähnliche Dotierungskoeffizienten aufweisen können, sodass sich ein ortsfester pn-Übergang und gleichzeitig eine ausreichend hohe Schnittpunktkonzentration von Akzeptor- und Donatorprofilen in der Region des pn-Übergangs ergeben kann, sodass sich zum Beispiel nicht nur eine gut definierte Positionierung der Raumladungszone sondern auch eine relativ beschränkte vertikale Ausdehnung dieser Raumladungszone ergeben kann. Hier kann die n-dotierte Region näher an der Wafervorderseite sein und die p-dotierte Region kann näher an der Waferrückseite sein. Ein Beispiel eines vorgeschlagenen Dotierungsprofils ist in 3A schematisch dargestellt.
  • Um zum Beispiel das erwünschte Dotierungsprofil mit einer erwünschten stabilen Positionierung des pn-Übergangs und den erwünschten vertikalen Verlauf des Dotierungsprofils zu erreichen, werden z. B. eine Ionenimplantation mit Phosphoratomen und eine Ionenimplantation mit Boratomen durchgeführt. Beide Atomtypen weisen einen vergleichbaren Diffusionskoeffizienten in Silizium auf. Um den erwünschten Effekt zu erreichen, können annähernd gleiche Implantationsdosen ausgewählt werden. Um die Implantation des angezielten Dotierungsprofils zu erleichtern, kann auch eine ausreichende Distanz zwischen dem Bereichsende der Donator- und Akzeptorimplantation gewählt werden. Dies kann zum Beispiel dadurch erfolgen, dass die Implantationsenergie der Akzeptorimplantation deutlich höher gewählt wird als die Implantationsenergie der Donatorimplantation (z. B. 5). Alternativ kann die Akzeptorimplantation im Gegensatz zu der Donatorimplantation unter einem Winkel von 0° implantiert werden (oder umgekehrt), sodass ein Channeling der implantierten Akzeptoratome auftritt (z. B. findet die Akzeptorimplantation unter einem Winkel zwischen 5° und 10°, z. B. 7° statt) und somit kann die Penetrationstiefe erhöht werden. Eine weitere Möglichkeit zum Erhalten einer ausreichenden Distanz zwischen dem Bereichsende der Donator- und der Akzeptorimplantation kann auch sein, eine relativ dünne (z. B. 1–5 Mikrometer dicke) epitaxiale Schicht nach der Akzeptorimplantation abzuscheiden und dann die Donatorimplantation durchzuführen (z. B. 3A–3C).
  • Nach dem Durchführen und Abschließen der Vorderseitenprozesse kann das Rückseitensubstrat, abhängig von der Positionierung des pn-Übergangs z. B. durch einen mechanischen Vordünnungsprozess (z. B. durch einen Schleifprozess) und einen nachfolgenden elektrochemischen Ätzprozess (z. B. eine Kontaktierung der n-Region kann in dem Bereich des Sägerahmens stattfinden) komplett oder zumindest beinahe komplett entfernt werden. Bei einigen Beispielen kann danach ein zusätzlicher Geringentfernungsprozess durchgeführt werden, um die verbleibende, sehr schmale und gering dotierte p-Region (z. B. durch ein zeitgesteuertes Ätzen) zu entfernen. Dies kann allerdings unnötig sein, da diese Region nach der Erzeugung des Rückseitenemitters keinen großen Beitrag zu der Effizienz des Emitters leistet. Die in die epitaxiale Schicht eindiffundierte n-Region, die sich zum Beispiel aus einer höheren Konzentration von Donatoren und einer geringeren Anzahl von Akzeptoren zusammensetzt, kann bei einer entsprechenden Dotierungskonzentration dieser Region z. B. entweder in eine zusätzlich eingebrachte Stoppschicht (Feldstopp-Region) integriert werden oder dieselbe bei einer geeigneten Abmessung sogar bilden oder mittels des zusätzlichen Entfernungsschrittes wieder komplett oder teilweise entfernt werden.
  • Zum Beispiel kann die Schnittpunktkonzentration nach der Durchführung aller Vorderseitenprozesse z. B. einige 1.E + 14 oder sogar vorzugsweise 1.E + 15 cm–3 oder sogar 1.E + 16 cm–3 oder sogar vorzugsweise 1.E + 17 cm–3 überschreiten. Die Implantationsdosen für die Akzeptoren und die Donatoren können in einem Bereich zwischen 1.E + 12 cm–2 und 1-E + 15 cm–2 oder in einem Bereich zwischen 1.E + 13 cm–2 und 5.E + 14 cm–2 gewählt werden. Die vertikale Distanz zwischen den Bereichsenden der zwei Ionenimplantationen kann z. B. in einem Bereich zwischen 500 nm und 5 Mikrometern sein.
  • Der pn-Übergang kann in dem Substrat oder, im Fall einer Abscheidung einer zusätzlichen epitaxialen Schicht vor der Donatorimplantation, in der epitaxialen Schicht sein. Zum Beispiel kann die Dotierung des Substrats relativ gering gewählt sein, um den pn-Übergang möglichst nicht spürbar zu beeinflussen.
  • Zum Beispiel kann die Feldstopp-Zone entweder während der epitaxialen Prozesse (in diesem Fall kann z. B. die untere (z. B. in Richtung der Waferrückseite) Grenze dieser Feldstopp-Zone in geeigneter Weise in Bezug auf die Rückdünnungsvarianten positioniert sein) oder nach dem Dünnungsprozess mittels einer Protonenimplantation erzeugt werden.
  • Gemäß dem vorgeschlagenen Konzept kann ein definierter pn-Übergang implementiert werden, der während der nachfolgenden Prozesse nicht oder nur minimal verschoben wird, und kann in direkter Nähe des Übergangs zwischen dem Substrat und einer auf dem Substrat abgeschiedenen epitaxialen Schicht sein. Zum Beispiel werden Akzeptoren und Donatoren mit einer vergleichbaren Diffusionskonstante in dem Halbleitermaterial in einer definierten vertikalen Distanz implantiert, die ungefähr die gleiche Dosis aufweisen können. Die Gradienten der Dotierungsprofile der Akzeptoren und Donatoren können in dem Bereich des pn-Übergangs ausreichend hoch gewählt werden, um die Ausdehnung der Raumladungszone bei der während des selbstjustierten elektrochemischen Ätzprozesses angelegten Spannung ausreichend gering zu halten, und können somit auch den Einfluss von Prozessstreuung minimieren (z. B. Ofentemperatur, Prozesszeit und/oder Substratdotierung). Das Dünnen des Substrats kann selbstjustiert zu dem pn-Übergang erfolgen. Optional kann danach eine zusätzliche kleine Menge an Material entfernt werden.
  • Ausführungsbeispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren bereitstellen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Ein Fachmann würde leicht erkennen, dass Schritte verschiedener oben beschriebener Verfahren durch programmierte Computer durchgeführt werden können. Hierbei sollen einige Ausführungsbeispiele auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien, abdecken, die maschinen- oder computerlesbar sind und maschinenausführbare oder computerausführbare Programme von Anweisungen codieren, wobei die Anweisungen einige oder alle der Schritte der oben beschriebenen Verfahren durchführen. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen weitere Ausführungsbeispiele Computer programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren oder (feld-)programmierbare Logik-Arrays ((F)PLA = (Field) Programmable Logic Arrays) oder (feld-)programmierbare Gate-Arrays ((F)PGA = (Field) Programmable Gate Arrays) programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren abdecken.
  • Durch die Beschreibung und Zeichnungen werden nur die Grundsätze der Offenbarung dargestellt. Es versteht sich daher, dass der Fachmann verschiedene Anordnungen ableiten kann, die, obwohl sie nicht ausdrücklich hier beschrieben oder dargestellt sind, die Grundsätze der Offenbarung verkörpern und in ihrem Sinn und Rahmen enthalten sind. Weiterhin sollen alle hier aufgeführten Beispiele grundsätzlich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen, und sollen als ohne Begrenzung solcher besonders aufgeführten Beispiele und Bedingungen dienend aufgefasst werden. Weiterhin sollen alle hiesigen Aussagen über Grundsätze, Aspekte und Ausführungsbeispiele der Offenbarung wie auch besondere Beispiele derselben deren Entsprechungen umfassen.
  • Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Flussdiagramme, Ablaufdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.
  • Weiterhin sind die nachfolgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Ausführungsbeispiel für sich stehen kann. Wenn jeder Anspruch als getrenntes Ausführungsbeispiel für sich stehen kann, ist zu beachten, dass – obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine besondere Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann – andere Ausführungsbeispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Diese Kombinationen werden hier vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.
  • Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jedes der jeweiligen Schritte dieser Verfahren implementiert sein können.
  • Weiterhin versteht es sich, dass die Offenbarung vielfacher, in der Beschreibung oder den Ansprüchen offenbarter Schritte oder Funktionen nicht als in der bestimmten Reihenfolge befindlich ausgelegt werden sollte. Durch die Offenbarung von vielfachen Schritten oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Schritte oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann in einigen Ausführungsbeispielen ein einzelner Schritt mehrere Teilschritte einschließen oder in diese aufgebrochen werden. Solche Teilschritte können eingeschlossen sein und Teil der Offenbarung dieses Einzelschritts sein, sofern sie nicht ausdrücklich ausgeschlossen sind.

Claims (20)

  1. Ein Verfahren (100) zum Bilden eines Halbleiterbauelements, umfassend: Einbringen (110) von ersten Dotierstoffatomen eines ersten Leitfähigkeitstyps in ein Halbleitersubstrat, um eine erste Dotierungsregion zu bilden, die den ersten Leitfähigkeitstyp aufweist; Bilden (120) einer epitaxialen Halbleiterschicht auf dem Halbleitersubstrat; Einbringen (130) von zweiten Dotierstoffatomen eines zweiten Leitfähigkeitstyps vor oder nach dem Bilden der epitaxialen Halbleiterschicht, um eine zweite Dotierungsregion, die den zweiten Leitfähigkeitstyp aufweist, benachbart zu der ersten Dotierungsregion zu bilden, sodass sich ein pn-Übergang zwischen der ersten Dotierungsregion und der zweiten Dotierungsregion befindet, wobei der pn-Übergang sich in einer vertikalen Distanz von weniger als 5 μm zu einer Grenzfläche zwischen dem Halbleitersubstrat und der epitaxialen Halbleiterschicht befindet; und Dünnen (140) des Halbleitersubstrats basierend auf einem selbstjustierten Dünnungsprozess, wobei der selbstjustierte Dünnungsprozess selbstgesteuert ist basierend auf der Lage des pn-Übergangs.
  2. Das Verfahren gemäß Anspruch 1, wobei die ersten Dotierstoffatome mit einer Dotierstoffdosis von mehr als 1·1012 cm–2 eingebracht (110) werden.
  3. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei sich eine Dotierstoffdosis der ersten Dotierstoffatome und eine Dotierstoffdosis der zweiten Dotierstoffatome um weniger als 10% der Dotierstoffdosis der ersten Dotierstoffatome unterscheiden.
  4. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei die ersten Dotierstoffatome durch einen ersten Implantationsprozess eingebracht (110) werden und die zweiten Dotierstoffatome durch eine zweite Implantation eingebracht (130) werden, wobei ein Bereichsende des ersten Implantationsprozesses und ein Bereichsende des zweiten Implantationsprozesses voneinander um weniger als 10 μm beabstandet sind.
  5. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei die ersten Dotierstoffatome lateral über das gesamte Halbleitersubstrat eingebracht (110) werden.
  6. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei die zweiten Dotierstoffatome nach dem Bilden (120) der epitaxialen Halbleiterschicht eingebracht (130) werden.
  7. Das Verfahren gemäß Anspruch 6, wobei die epitaxiale Halbleiterschicht eine Dicke von weniger als 10 μm aufweist.
  8. Das Verfahren gemäß einem der Ansprüche 6 bis 7, ferner umfassend ein Bilden einer zweiten epitaxialen Halbleiterschicht auf der ersten epitaxialen Halbleiterschicht nach dem Einbringen (130) der zweiten Dotierstoffatome, wobei die zweite epitaxiale Halbleiterschicht eine Dicke von mehr als 10 μm aufweist.
  9. Das Verfahren gemäß einem der Ansprüche 1 bis 5, wobei die zweiten Dotierstoffatome vor dem Bilden (120) der epitaxialen Halbleiterschicht eingebracht (130) werden.
  10. Das Verfahren gemäß Anspruch 9, wobei die epitaxiale Halbleiterschicht eine Dicke von mehr als 10 μm aufweist.
  11. Das Verfahren gemäß einem der vorherigen Ansprüche, ferner umfassend ein Bilden von zumindest einem Teil einer vertikalen Transistorstruktur oder vertikalen Diodenstruktur nach dem Einbringen (130) der zweiten Dotierstoffatome und vor dem Dünnen (140) des Halbleitersubstrats.
  12. Das Verfahren gemäß Anspruch 11, wobei die vertikale Transistorstruktur oder vertikale Diodenstruktur eine Sperrspannung von mehr als 10 V aufweist.
  13. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei das Halbleitersubstrat einen spezifischen elektrischen Widerstand von mehr als 50 Ωcm vor dem Einbringen (110) der ersten Dotierstoffatome aufweist.
  14. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei die ersten Dotierstoffatome Boratome oder Indiumatome sind und die zweiten Dotierstoffatome Phosphoratome sind.
  15. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei ein externes elektrisches Potential an zumindest die zweite Dotierungsregion während des Dünnens (140) des Halbleitersubstrats angelegt wird.
  16. Das Verfahren gemäß einem der vorherigen Ansprüche, wobei eine Konzentration von Dotierstoffatomen des ersten Leitfähigkeitstyps und eine Konzentration von Dotierstoffatomen des zweiten Leitfähigkeitstyps an dem pn-Übergang höher als 1·1014 cm–3 ist.
  17. Ein Halbleiterbauelement (600), umfassend: Zumindest eine vertikale elektrische Elementstruktur, die an einem Halbleitersubstrat (610) gebildet ist, wobei die zumindest eine vertikale elektrische Elementstruktur eine Dotierungsregion (620) mit einem zweiten Leitfähigkeitstyp umfasst, die sich zwischen einer Vorderseite und einer Rückseite des Halbleitersubstrats (610) befindet, wobei sich die Dotierungsregion (620) vertikal zumindest von einer Distanz von weniger als 2 μm von der Rückseite des Halbleitersubstrats (610) zu einer Distanz von mehr als 2 μm von der Rückseite des Halbleitersubstrats (610) erstreckt; Zumindest eine Vorderseitenelektrodenstruktur (630), die mit der zumindest einen vertikalen elektrischen Elementstruktur an einer Vorderseite des Halbleitersubstrats (610) verbunden ist; und Zumindest eine Rückseitenelektrodenstruktur (640), die mit der zumindest einen vertikalen elektrischen Elementstruktur an einer Rückseite des Halbleitersubstrats (610) verbunden ist, wobei eine Konzentration von Dotierstoffatomen eines ersten Leitfähigkeitstyps in einer Distanz von 2 μm von der Rückseite des Halbleitersubstrats größer ist als 5·1013 cm–3.
  18. Ein Halbleiterbauelement gemäß Anspruch 17, wobei eine Konzentration von Dotierstoffatomen des zweiten Leitfähigkeitstyps in einer Distanz von 2 μm von der Rückseite des Halbleitersubstrats größer ist als 5·1014 cm–3.
  19. Ein Halbleiterbauelement gemäß Anspruch 17 oder 18, wobei die Dotierungsregion (620) mit dem zweiten Leitfähigkeitstyp eine Drift-Region und eine Feldstopp-Region der zumindest einen vertikalen elektrischen Elementstruktur umfasst.
  20. Ein Halbleiterbauelement gemäß Anspruch 17, 18 oder 19, wobei die vertikale elektrische Elementstruktur eine Sperrspannung von mehr als 10 V aufweist.
DE102016102070.2A 2016-02-05 2016-02-05 Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement Active DE102016102070B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102016102070.2A DE102016102070B4 (de) 2016-02-05 2016-02-05 Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement
US15/413,579 US9911808B2 (en) 2016-02-05 2017-01-24 Method for forming a semiconductor device and a semiconductor device
CN201710064021.3A CN107068550A (zh) 2016-02-05 2017-02-04 用于形成半导体器件的方法和半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016102070.2A DE102016102070B4 (de) 2016-02-05 2016-02-05 Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement

Publications (2)

Publication Number Publication Date
DE102016102070A1 true DE102016102070A1 (de) 2017-08-10
DE102016102070B4 DE102016102070B4 (de) 2022-05-12

Family

ID=59382234

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016102070.2A Active DE102016102070B4 (de) 2016-02-05 2016-02-05 Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement

Country Status (3)

Country Link
US (1) US9911808B2 (de)
CN (1) CN107068550A (de)
DE (1) DE102016102070B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741638B2 (en) * 2018-08-08 2020-08-11 Infineon Technologies Austria Ag Oxygen inserted Si-layers for reduced substrate dopant outdiffusion in power devices
CN112530798A (zh) * 2020-12-04 2021-03-19 广东省科学院半导体研究所 一种半导体结构及其制作、减薄方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4035628C2 (de) * 1990-11-09 1999-06-02 Bosch Gmbh Robert Verfahren zur Erzeugung von pn-Übergängen in Siliziumträgern
DE102011052605A1 (de) * 2011-08-11 2013-02-14 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
DE102014101937A1 (de) * 2013-02-18 2014-08-21 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Superübergang-Halbleitervorrichtung und Halbleitervorrichtung
DE102014112386A1 (de) * 2013-08-28 2015-03-05 Infineon Technologies Ag Verfahren zur herstellung eines halbleiters

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10361136B4 (de) 2003-12-23 2005-10-27 Infineon Technologies Ag Halbleiterdiode und IGBT

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4035628C2 (de) * 1990-11-09 1999-06-02 Bosch Gmbh Robert Verfahren zur Erzeugung von pn-Übergängen in Siliziumträgern
DE102011052605A1 (de) * 2011-08-11 2013-02-14 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
DE102014101937A1 (de) * 2013-02-18 2014-08-21 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Superübergang-Halbleitervorrichtung und Halbleitervorrichtung
DE102014112386A1 (de) * 2013-08-28 2015-03-05 Infineon Technologies Ag Verfahren zur herstellung eines halbleiters

Also Published As

Publication number Publication date
CN107068550A (zh) 2017-08-18
DE102016102070B4 (de) 2022-05-12
US9911808B2 (en) 2018-03-06
US20170229539A1 (en) 2017-08-10

Similar Documents

Publication Publication Date Title
DE102007036147B4 (de) Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
DE102016120771B3 (de) Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält
DE102013216195B4 (de) Verfahren zur Nachdotierung einer Halbleiterscheibe
DE102012102341B4 (de) Halbleiterbauelement und Substrat mit chalkogen-dotiertem Gebiet
DE102014116666A1 (de) Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement
DE112006001791B4 (de) Non-Punch-Through Hochspannungs-IGBT für Schaltnetzteile und Verfahren zur Herstellung derselben
DE102013111792A1 (de) Verfahren zum verarbeiten eines halbleiterträgers, halbleiterchipanordnung und verfahren zum herstellen eines halbleiterbauelements
DE102014117538A1 (de) Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung von Implantation leichter Ionen und Halbleitervorrichtung
DE102017130355A1 (de) Ein Halbleiterbauelement und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102015100340A1 (de) Bipolare halbleitervorrichtung und herstellungsverfahren dafür
DE102017131354A1 (de) Ein Halbleiterbauelement mit breitem Bandabstand und ein Verfahren zum Bilden eines Halbleiterbauelements mit breitem Bandabstand
DE102015108929A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Feldstoppzone
DE102014119088A1 (de) Ein Verfahren zum Bilden eines Halbleiterbauelements und eines Halbleitersubstrats
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE102016122787B4 (de) Ein Verfahren zum Bilden eines Halbleiterbauelements
DE102016108125B4 (de) Halbleitervorrichtung und Herstellung davon
DE102016114264A1 (de) Herstellungsverfahren einschliesslich einer aktivierung von dotierstoffen und halbleitervorrichtungen mit steilen übergängen
DE102016102070B4 (de) Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement
DE102018123439B4 (de) Leistungshalbleitertransistor, Verfahren zum Verarbeiten eines Leistungshalbleitertransistors und Verfahren zum Produzieren eines Leistungshalbleitertransistors
DE102014005770A1 (de) Bipolartransistor mit isoliertem Gate
DE102014115072B4 (de) Halbleitervorrichtung und verfahren zur ausbildung einer halbleitervorrichtung
DE102016117921A1 (de) Verfahren zum Spalten von Halbleiterbauelementen und Halbleiterbauelement
DE102016112490A1 (de) Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
DE102015117821B4 (de) Verfahren zum Bilden eines Halbleiterbauelements
CH707901B1 (de) SIC-Vorrichtung mit hoher Sperrspannung, abgeschlossen durch einen Abflachungskantenabschluss.

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative