DE102016100847B3 - Method for initializing a single-wire light control bus - Google Patents

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Abstract

Die Erfindung betrifft ein Verfahren zur Initialisierung eines Eindrahtdatenbusses (b1, b2, b3) zwischen einem Bus-Master (BM), und mehreren Busknoten (BS1, BS2, BS3). Das Verfahren umfasst das Ermitteln einer neuen Busknotenadresse durch den Bus-Master gefolgt vom Ablegen dieser Busknotenadresse in einem Busknotenadressregister (BKADR) eines Busknotens (BS1, BS2, BS3)  durch den Bus-Master (BM). Der Bus-Master (BM) und der betreffende Busknoten sind dabei durch einen oder mehrere Eindrahtdatenbusabschnitte (b1, b2, b3) miteinander verbunden. Bei dem Busknotenadressregister (BKADR) handelt es sich um ein Datenregister (DR) oder den Teil eines Daten- oder Instruktionsregisters einer JTAG-Schnittstelle des betreffenden Busknotens. Eine JATG-Schnittstelle ist im Sinne dieser Offenbarung dadurch gekennzeichnet, dass sie einen Test-Controller mit einem Zustandsdiagram entsprechend dem IEEE 1149 Standard oder eines seiner Unterstandards aufweist. Das Verfahren umfasst weiter das Verbinden einer oder mehrerer  Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem oder mehreren weiteren Eindrahtdatenbusabschnitten (b1, b2, b3) durch Schließen eines Transfer-Gates (TG) des betreffenden Busknotens. Eine Ablage einer Busknotenadresse in einem Busknotenadressregister (BKADR) des betreffenden Busknotens (BS1, BS2, BS3) durch den Bus-Master (BM) wird solange durch den Busknoten verhindert, wie sein Transfer-Gate (TG) geschlossen ist.The invention relates to a method for initializing a single-wire data bus (b1, b2, b3) between a bus master (BM), and a plurality of bus nodes (BS1, BS2, BS3). The method comprises determining a new bus node address by the bus master followed by storing this bus node address in a bus node address register (BKADR) of a bus node (BS1, BS2, BS3) by the bus master (BM). The bus master (BM) and the relevant bus node are connected to one another by one or more single-wire data bus sections (b1, b2, b3). The bus node address register (BKADR) is a data register (DR) or the part of a data or instruction register of a JTAG interface of the relevant bus node. For the purposes of this disclosure, a JATG interface is characterized in that it has a test controller with a status diagram according to the IEEE 1149 standard or one of its sub-standards. The method further comprises connecting one or more single-wire data bus sections (b1, b2, b3) to one or more further single-wire data bus sections (b1, b2, b3) by closing a transfer gate (TG) of the relevant bus node. Storage of a bus node address in a bus node address register (BKADR) of the relevant bus node (BS1, BS2, BS3) by the bus master (BM) is prevented by the bus node as long as its transfer gate (TG) is closed.

Description

In der Automobilindustrie sollen in Zukunft Leuchtbänder aus Leuchtdioden (LEDs) mit vorzugsweise mehreren Farben eingesetzt werden können. Diese LEDs sollen mittels den bekannten Puls-Modulations-Verfahren wie Puls-Weiten-Modulation (PWM), Puls-Code-Modulation (PCM), Puls-Count-Modulation (PCM), Phasen-Offset-Modulation (POM), Puls-Dichte-Modulation (PDM), Puls-Frequenz-Modulation (PFM) etc. angesteuert und mit Energie versorgt werden. Die entsprechenden Modulationsarten kann der Fachmann der einschlägigen Literatur entnehmen. Wenn im Folgenden von PWM die Rede ist sind damit innerhalb dieser Offenbarung alle Pulsmodulationsarten gemeint, die derzeit im Stand der Technik bekannt sind. Je nach dem mittleren Spannungs- oder Strompegel, der an die jeweilige LED gelegt wird, kann die LED in der Helligkeit und ggf. in gewissem Umfang auch in der Farbtemperatur eingestellt werden. Somit bestimmen beispielsweise im Falle einer PWM-Modulation Duty-Cycle und Pegel Helligkeitserscheinung und wahrgenommene Farbtemperatur.In the automotive industry, light bands of light-emitting diodes (LEDs) with preferably several colors are to be used in the future. These LEDs are intended by means of the known pulse modulation methods such as Pulse Width Modulation (PWM), Pulse Code Modulation (PCM), Pulse Count Modulation (PCM), Phase Offset Modulation (POM), Pulse Width Modulation (POM). Density modulation (PDM), pulse-frequency modulation (PFM), etc. are controlled and energized. The corresponding types of modulation can be found by the person skilled in the relevant literature. In the following, when PWM is mentioned, it is meant within this disclosure all pulse modulation modes that are currently known in the art. Depending on the average voltage or current level, which is applied to the respective LED, the LED can be adjusted in brightness and, to a certain extent, also in the color temperature. Thus, for example, in the case of PWM modulation, duty cycle and level determine brightness appearance and perceived color temperature.

Die LEDs des Leuchtbandes sind üblicherweise über die Länge des Leuchtbandes gleichverteilt.The LEDs of the light strip are usually uniformly distributed over the length of the light strip.

Im Stand der Technik ist es üblich, mehrere integrierte Schaltungen, die sich als Busknoten mehr oder weniger ebenfalls gleichverteilt auf dem Leuchtband befinden, zur Ansteuerung der LEDs zu benutzen. Typischerweise sind jedem Busknoten dabei mehrere Leuchtmittel, vorzugsweise LEDs, zugeordnet, die von einem Busknoten dann jeweils gesteuert werden.In the prior art, it is customary to use a plurality of integrated circuits, which are more or less equally distributed as bus node on the light strip, for driving the LEDs. Typically, each bus node is assigned a plurality of light sources, preferably LEDs, which are then respectively controlled by a bus node.

Diese Ansteuerung erfolgt für die einzelne integrierte Schaltung für eine einzelne LED oder für mehrere auf dem Leuchtband typischerweise hintereinander angeordnete LEDs, also für einen Leuchtbandabschnitt, der dieser integrierten Schaltung zugeordnet ist.This activation takes place for the individual integrated circuit for a single LED or for a plurality of LEDs typically arranged one behind the other on the light strip, that is to say for a light strip section which is assigned to this integrated circuit.

Im Stand der Technik ist es nun üblich, diese integrierten Schaltungen jeweils mit einem Schieberegister mit einem Eingang und einem Ausgang zu versehen. Der Eingang eines nachfolgenden Schieberegisters einer auf dem Leuchtband nachfolgenden integrierten Schaltung ist dabei mit dem Ausgang des Schieberegisters der auf dem Leuchtband vorausgehenden integrierten Schaltung verbunden. Die erste integrierte Schaltung des Leuchtbandes ist statt mit einer vorausgehenden integrierten Schaltung mit einem Bus-Master (BM) verbunden, der die Daten und den Schiebetakt erzeugt. Typischerweise handelt es sich um einen Micro-Controller.In the prior art, it is now common to provide these integrated circuits each with a shift register with an input and an output. The input of a subsequent shift register of an integrated circuit following on the light strip is connected to the output of the shift register of the integrated circuit preceding on the light strip. The first integrated circuit of the light band is connected to a bus master (BM) instead of a preceding integrated circuit, which generates the data and the shift clock. Typically, it is a microcontroller.

Der Bus-Master (BM) versorgt über eine Taktleitung (TCK) alle Schieberegistersegmente aller integrierten Schaltungen entlang einer dermaßen zusammengesetzten Schieberegisterkette mit dem notwendigen Schiebetakt und einem Übernahmesignal, das über eine Testdatenleitung (TDI) im Zeitmultiplex oder eine Test-Mode-Signalleitung (TMS) im Raummultiplex übermittelt wird, mit dem die aktuellen Werte in den Segmenten der Schieberegisterkette in Schatten-Register der integrierten Schaltungen geladen werden.The bus master (BM) supplies via a clock line (TCK) all the shift register segments of all the integrated circuits along such a compound shift register chain with the necessary shift clock and a transfer signal via a test data line (TDI) in the time division multiplex or a test mode signal line (TMS ) in the space division multiplex, with which the current values in the segments of the shift register chain are loaded into shadow registers of the integrated circuits.

Um die benötigten Informationen zu übertragen, erzeugt der Bus-Master (BM) also einen seriellen Datenstrom, der die Informationen über Helligkeit und/oder Farbtemperatur enthält, schiebt diese in der bit-richtigen Reihenfolge in die Schieberegisterkette und signalisiert im korrekten Takt den integrierten Schaltkreisen die Übernahme, woraufhin diese ihre Schattenregister entsprechend laden und die PWM-Modulation der LED-Treiber in Amplitude und Duty-Cycle bzw. Füllfaktor entsprechend den somit geladenen Helligkeits- und Farbtemperaturwerten einstellen.In order to transmit the required information, the bus master (BM) thus generates a serial data stream which contains the information about brightness and / or color temperature, pushes these in bit-correct order into the shift register chain and signals the integrated circuits at the correct clock rate the acquisition, whereupon they load their shadow registers accordingly and adjust the PWM modulation of the LED driver in amplitude and duty cycle or fill factor according to the thus loaded brightness and color temperature values.

Hierbei treten bei der Verwendung im Automobil mehrere Probleme auf, die zu lösen sind.Here are several problems when used in the automobile, which are to be solved.

Zum ersten erfordert die aus dem Stand der Technik bekannte Vorgehensweise und die aus dem Stand der Technik bekannte Anordnung zur Steuerung eines derartigen Leuchtbandes eine Versorgungsspannungsleitung, eine Masseleitung, eine Taktleitung, eine Signalisierungsleitung und eine Datenleitung, also insgesamt fünf Leitungen. Als Masseleitung kann ggf. die Karosserie des Autos genutzt werden, wenn diese nicht aus nicht leitendem Kunststoff oder einem anderen Isolator ist. Es verbleibt dann immer noch die Notwendigkeit von vier Leitungen. Dies führt zu Kosten und einer Gewichtszunahme.First, the prior art approach and arrangement known in the art for controlling such a luminous band requires a supply voltage line, a ground line, a clock line, a signaling line, and a data line, that is, a total of five lines. If necessary, the body of the car can be used as a ground line, if this is not made of non-conductive plastic or another insulator. There still remains the need for four wires. This leads to costs and weight gain.

Zum zweiten ist kein Rückkanal vorgesehen, um beispielsweise Fehlerfälle erkennen zu können, die Temperatur am Ort der LED messen zu können, einen Selbsttest durchführen zu können etc.Secondly, no return channel is provided in order to be able to detect, for example, faults, to be able to measure the temperature at the location of the LED, to carry out a self-test, etc.

Es ist also eine Lösung erforderlich, die die Programmierung und das Auslesen der integrierten Schaltungen über eine einzige Datenleitung ermöglicht.So a solution is needed that allows programming and reading of the integrated circuits over a single data line.

Aus dem Stand der Technik ist das JTAG-Protokoll bekannt. Das JTAG-Protokoll hat sich zu einer der führenden Hilfsmittel bei der Programmierung, dem Test, dem Debugging und der Emulation von integrierten Schaltkreisen entwickelt. In einem Verfahren, das als Boundary-Scan-Verfahren bezeichnet wird, kann ein Host-Prozessor den Zustand einer integrierten Schaltung kontrollieren. Insbesondere ist der Host-Prozessor als Bus-Master über eine spezielle Schnittstelle, die JTAG-Schnittstelle nach IEEE 1149 Standard, in der Lage, die integrierte Schaltung als Busknoten geeignet zu programmieren und ggf. zu initialisieren. Des Weiteren ist der Host-Prozessor als Bus-Master in der Lage, den Zustand der integrierten Schaltung nach einer vorbestimmten Anzahl von Systemtaktperioden der JTAG-Schnittstelle nach IEEE 1149 Standard oder bei Erkennung eines vorbestimmten Ereignisses auszulesen oder während des Betriebs der integrierten Schaltung, also des Busknotens, abzuändern. Dies umfasst auch das Anhalten der integrierten Schaltung oder den zwangsweisen Wechsel in andere Zustände oder das Ändern von Speicherinhalten. Das JTAG-Protokoll ist aber eine Punkt-zu-Punkt-Verbindung und damit für die Steuerung automobiler Leuchtbänder ungeeignet. Aus dem Stand der Technik ist zwar eine Verkettung von JTAG-Testschnittstellen mit dem Schutzrecht EP 0 503 117 B1 seit langem bekannt. Die EP 0 503 117 B1 offenbart aber die Verkettung von 4-Draht-JTAG-Schnittstellen. Damit erfüllt die Technik der EP 0 503 117 B1 die Anforderung eines Eindrahtdatenbusses für die Steuerung automobile LED basierender Lichtbänder nicht. The JTAG protocol is known from the prior art. The JTAG protocol has become one of the leading tools in the programming, testing, debugging, and emulation of integrated circuits. In a method called Boundary Scan, a host processor can control the state of an integrated circuit. In particular, the host processor as a bus master via a special interface, the JTAG interface according to IEEE 1149 standard, able to program the integrated circuit suitable as a bus node and, if necessary, to initialize. Furthermore, the host processor as a bus master is able to read the state of the integrated circuit after a predetermined number of system clock periods of the JTAG interface according to IEEE 1149 standard or upon detection of a predetermined event or during operation of the integrated circuit, ie of the bus node to modify. This also includes stopping the integrated circuit or forcibly changing to other states or changing memory contents. However, the JTAG protocol is a point-to-point connection and thus unsuitable for the control of automotive light strips. From the prior art, although a concatenation of JTAG test interfaces with the property right EP 0 503 117 B1 known for a long time. However, EP 0 503 117 B1 discloses the concatenation of 4-wire JTAG interfaces. Thus, the technique of EP 0 503 117 B1 does not meet the requirement of a single-wire data bus for the control of automotive LED-based light bands.

Die im weiteren Verlauf beschriebene Erfindung betrifft somit eine Vorrichtung zur verketteten  Steuerung und/oder zur Programmierung mehrerer integrierter Schaltungen, Mikrosystemen incl. mikroelektromechanischen Systemen (MEMS) und integrierten mikroelektrooptischen Systemen (MEOS) mittels eines Eindrahtdatenbusses, wobei die zu steuernden integrierten Schaltungen, Mikrosysteme incl. mikroelektromechanischen Systemen (MEMS) und integrierten mikroelektrooptischen Systeme (MEOS) jeweils die Rolle eines Busknotens einnehmen. Bei solchen Systemen ist es bereits heute üblich, diese für den Fertigungstest über einen JTAG-Test-Bus nach IEEE 1149 Standard in reiner Punkt-zu-Punkt-Konfiguration anzusteuern. Diese standardgemäße JTAG-Schnittstelle verfügt über einen Testdaten-Port mit typischerweise vier Testanschlüssen:

  • 1. mindestens einem seriellen Dateneingang (Testdateneingang) TDI,
  • 2. mindestens einem seriellen Datenausgang (Testausgang) TDo,
  • 3. mindestens einem Mode-Eingang (Testmode-Eingang) TMS,
  • 4. mindestens einem Takteingang (Testtakteingang) TCK,
  • 5. einem optionalen Rücksetzeingang (Testrücksetzeingang) TRST.
The invention described below thus relates to a device for concatenated control and / or for programming a plurality of integrated circuits, microsystems including microelectromechanical systems (MEMS) and integrated microelectro-optical systems (MEOS) by means of a single-wire data bus, wherein the controlled integrated circuits, microsystems incl microelectromechanical systems (MEMS) and integrated microelectro-optical systems (MEOS) each play the role of a bus node. With such systems, it is already common today to control them for the production test via a JTAG test bus according to IEEE 1149 standard in pure point-to-point configuration. This standard JTAG interface has a test data port with typically four test ports:
  • 1. at least one serial data input (test data input) TDI,
  • 2. at least one serial data output (test output) TDo,
  • 3. at least one mode input (test mode input) TMS,
  • 4. at least one clock input (test clock input) TCK,
  • 5. an optional reset input (test reset input) TRST.

Da das Verfahren seit mehreren Jahrzehnten bekannt ist wird an dieser Stelle auf die entsprechende Fachliteratur und auf die entsprechenden Patent- und Offenlegungsschriften verwiesen (IEEE 1149 Standards).Since the method has been known for several decades, reference is made at this point to the corresponding technical literature and to the corresponding patent and disclosure documents (IEEE 1149 standards).

Hier sei nur so viel kurz beschrieben: Das JTAG-Protokoll nach IEEE 1149 Standard umfasst im Basisstandard fünf Signalgruppen, die zwischen der Emulationseinheit, die den Host-Prozessor enthält und damit als Bus-Master fungiert, und der integrierten Schaltung als Slave, im Folgenden jeweils mit Busknoten bezeichnet, ausgetauscht werden. Das TCK-Signal stellt den Systemtakt dar und synchronisiert zeitlich die interne Zustandsmaschine des Test-Controllers (TAPC) der JTAG-Testschnittstelle nach IEEE 1149 Standard der integrierten Schaltung. Das TMS-Signal steuert den Zustand dieses Test-Controllers (TAPC) der JTAG-Schnittstelle des Busknotens. Je nach Zustand des Test-Controllers (TAPC) führt die JTAG-Testschnittstelle des Busknotens unterschiedliche Operationen durch. Der TDI-Eingang stellt einen seriellen Dateneingang dar. Der TDo-Ausgang stellt einen seriellen Datenausgang dar. Die beiden Eingänge TMS und TDI werden typischerweise aber nicht notwendigerweise mit der steigenden TCK-Flanke abgetastet. Der Datenausgang (TDo) wechselt sein Datum typischerweise mit der fallenden Flanke des TCK-Signals. Die TCK-, TMS- und TDI-Einzelsignale bilden im Stand der Technik die Testdateneingangssignale. In dem Zusammenhang dieser Offenbarung bilden sie die Dateneingangssignale. Das TDo-Signal stellt das Ausgangssignal dar. Mit der steigenden Systemtaktflanke (TCK-Flanke) und bei geeigneter Einstellung eines Test-Controller (TAPC) internen Instruktionsregisters (IR) werden die Daten seriell über den seriellen Dateneingang TDI in verschiedene Schieberegisterketten, sogenannte Scan-Pfade, in die integrierte Schaltung als Busknoten hinein verschoben. Gleichzeitig wird der ursprüngliche Inhalt der betreffenden Scan-Kette am seriellen Datenausgang (TDo) ausgegeben. Hierbei können Zustandsvektoren endlicher Automaten innerhalb des Busknotens Teil der Scan-Kette sein. Somit ist eine Änderung der Inhalte und Zustände bzw. die Kontrolle dieser Inhalte und Zustände der Speicherzellen der Scan-Ketten über diese Schnittstelle im Stand der Technik leicht möglich. Hier sei nochmals auf die Fachliteratur verwiesen.Here is just a brief description: The JTAG protocol according to IEEE 1149 standard comprises in the base standard five signal groups, which between the emulation unit, which contains the host processor and thus acts as a bus master, and the integrated circuit as a slave, below each designated with bus node, to be replaced. The TCK signal represents the system clock and temporally synchronizes the internal state machine of the test controller (TAPC) of the JTAG test interface to the IEEE 1149 integrated circuit standard. The TMS signal controls the state of this test controller (TAPC) of the JTAG interface of the bus node. Depending on the state of the test controller (TAPC), the JTAG test interface of the bus node performs different operations. The TDI input represents a serial data input. The TDo output represents a serial data output. The two inputs TMS and TDI are typically but not necessarily sampled with the rising TCK edge. The data output (TDo) typically changes its date with the falling edge of the TCK signal. The TCK, TMS and TDI single signals in the prior art form the test data input signals. In the context of this disclosure, they form the data input signals. The TDo signal represents the output signal. With the rising system clock edge (TCK edge) and with the appropriate setting of a test controller (TAPC) internal instruction register (IR), the data are sent serially via the serial data input TDI into different shift register chains, so-called scan register chains. Paths shifted into the integrated circuit as a bus node. At the same time, the original content of the relevant scan chain is output at the serial data output (TDo). In this case, state vectors of finite automata within the bus node can be part of the scan chain. Thus, a change in the contents and states or the control of these contents and states of the memory cells of the scan chains via this interface in the prior art is easily possible. Here is again referred to the literature.

Fig. 1 (Stand der Technik) Fig. 1 (prior art)

1 zeigt das standardisierte Zustandsdiagramm für einen JTAG-Test-Controller (TAPC) entsprechend dem Stand der Technik und der relevanten Normen. Nach dem Zurücksetzen des Systems befindet sich der Test-Controller (TAPC) in dem Zustand „Test-Logik zurücksetzen” (TLR). In diesem verbleibt er, solange das Test-Mode-Signal (TMS) 1 ist. Wird das Test-Mode-Signal (TMS) 0, so wechselt der Test-Controller (TAPC) synchron zum Systemtakt (TCK) in den „Wartezustand” (RUN). In diesem verbleibt der Test-Controller (TAPC), bis am Test-Mode-Signal (TMS) eine 1 anliegt. Dann wechselt der Test-Controller (TAPC) in den Zustand „Start des Datenregisterschiebens” (SDRS). Sofern das Test-Mode-Signal (TMS) auch beim nächsten Mal wieder eine 1 zeigt, wechselt der Test-Controller (TAPC) dann in den Zustand „Start Instruktionsregisterschieben” (SIRS). Sofern auch dann mit dem nächsten Takt wieder eine 1 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) wieder in den Zustand „Testlogik zurücksetzen” (TLR) und setzt die Datenschnittstellenlogik zurück. 1 shows the standardized state diagram for a JTAG test controller (TAPC) according to the prior art and the relevant standards. After the system is reset, the test controller (TAPC) is in the Reset Test Logic (TLR) state. In this it remains as long as the test mode signal (TMS) is 1. If the test mode signal (TMS) is 0, the test controller (TAPC) changes to the "wait state" (RUN) in synchronism with the system clock (TCK). The test controller (TAPC) remains there until a 1 is present at the test mode signal (TMS). Then, the test controller (TAPC) changes to the "Data Register Move Start" (SDRS) state. If the test mode signal (TMS) also shows a 1 again the next time, the test controller (TAPC) then changes to the state "Start instruction register shift" (SIRS). If a 1 is then again present on the test mode signal (TMS) with the next cycle, the test controller (TAPC) returns to the state "reset test logic" (TLR) and resets the data interface logic.

Liegt jedoch im Zustand „Start des Instruktionsregisterschiebens” (SIRS) eine 0 auf dem Test-Mode-Signal (TMS) vor, so wechselt der Test-Controller (TAPC) in den Zustand „Instruktionsregisterdaten laden” (CIR) in dem die Daten, die in einem Instruktionsschattenregister verfügbar sind, in das Instruktionsregister (IR) geladen werden. Insofern ist das Instruktionsregister (IR) ein zweistufiges Register, bei dem der Vordergrund durch ein Schieberegister gebildet wird und die eigentlichen Daten sich in einem Schattenregister befinden, das nur in diesem Zustand gelesen wird. Das Schieberegister des Instruktionsregisters (IR) dient der Zu- und Abführung der Daten, während das Schattenregister des Instruktionsregisters (IR) die eigentlichen, gültigen Daten enthält. Diese Zweistufigkeit gilt für alle Register, insbesondere auch die Datenregister (DR), der JTAG-Schnittstelle, auch die im Folgenden beschriebenen erfindungsgemäßen Register der erfindungsgemäßen Schnittstelle. Ggf. Kann das Schattenregister des Instruktionsregisters (IR) noch ganz oder teilweise in eines für Lese- und eines für Schreibvorgänge unterteilt sein. Weitere Sichtbarkeits- und Zugriffsmöglichkeitenänderungen in Abhängigkeit von inneren Zuständen sind natürlich möglich. Liegt im Zustand „Instruktionsregisterdaten laden” (CIR) beim nächsten Takt des Test-Mode-Signals (TMS) eine 1 an, so springt der Test-Controller (TAPC) direkt in den später beschriebenen Zustand „Instruktionsregister Exit 1” (EIR1). Liegt jedoch eine 0 an, so wechselt der Test-Controller (TAPC) in den Zustand „Schieben Instruktionsregister” (SIR) in dem er verbleibt, solange eine 0 am Test-Mode-Signal (TMS) anliegt. Nur in diesem Zustand wird das Schieberegister des Instruktionsregisters (IR) in der Funktion eines Schieberegisters betrieben und sein Dateninhalt mit jedem Takt des Systemtakts (TCK) um ein Bit in Richtung auf den seriellen Datenausgang (TDI) verschoben, mit dem die letzte Speicherzelle des Schieberegisters des Instruktionsregisters (IR) verbunden ist. Das Schattenregister des Instruktionsregisters (IR) wird natürlich nicht diesem Schiebevorgang unterworfen. Die am Dateneingang (TDI) anliegende Dateninformation wird mit jedem Takt des Systemtakts (TCK) in die erste Zelle des Schieberegisters des Instruktionsregisters (IR) geladen und von dort während des Schiebens mit jedem weiteren Takt weiterbefördert. Sofern aber bei einem Takt eine 1 an dem Test-Mode-Signal anliegt, verlässt der Test-Controller (TAPC) den Zustand „Instruktionsregister schieben” (SIR) und wechselt in den schon zuvor erwähnten Zustand „Instruktionsregister Exit 1” (EIR1). Sofern wieder eine 1 beim nächsten Takt des Systemtakts (TCK) anliegt, wechselt der Test-Controller (TAPC) in den Zustand „Instruktionsregister schreiben” (UIR2) bei dem der Wert des Schieberegisterteils des Instruktionsregisters (IR) in das Schattenregister des Instruktionsregisters (IR) geschrieben wird. Liegt jedoch im Zustand „Instruktionsregister Exit 1” (EIR1) eine 0 am Test-Mode-Signal (TMS) an, so wechselt der Test-Controller (TAPC) in den Zustand „Pause Instruktionsregister” (PIR), wo er verbleibt, solange eine 0 am Test-Mode-Signal (TMS) anliegt. Liegt im Zustand „Pause Instruktionsregister” (PIR) eine 1 auf dem Test-Mode-Signal (TMS) an, so wechselt der Test-Controller (TAPC) in den Zustand „Instruktionsregister Exit 2” (EIR2). Sofern mit dem nächsten Systemtakt (TCK) eine 0 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) wieder zum bereits beschriebenen Zustand „Instruktionsregister schieben” (SIR) zurück. Sofern jedoch im Zustand „Instruktionsregister Exit 2” (EIR2) mit dem nächsten Systemtakt (TCK) eine 1 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) in den Zustand „Instruktionsregister schreiben” (UIR2). Im darauf folgenden Takt wechselt der Test-Controller (TAPC) in den Zustand „Start des Datenregisterschiebens” (SDRS), wenn bei diesem Takt eine 1 auf dem Test-Mode-Signal (TMS) anliegt, und in den Zustand „Warten” (RUN), wenn eine 0 anliegt.However, if there is a 0 on the test mode signal (TMS) in the "Start of instruction register shift" (SIRS) state, the test controller (TAPC) changes to the state "load instruction register data" (CIR) in which the data is stored. which are available in an instruction shadow register into which the instruction register (IR) is loaded. In this respect, the instruction register (IR) is a two-stage register in which the foreground is formed by a shift register and the actual data is in a shadow register, which is read only in this state. The shift register of the instruction register (IR) serves to supply and remove the data, while the shadow register of the instruction register (IR) contains the actual, valid data. This two-stage validity applies to all registers, in particular also the data registers (DR), the JTAG interface, and also the registers of the interface according to the invention described below. Possibly. The Instruction Register (IR) shadow register may be partially or completely subdivided into one for reading and one for writing. Other visibility and accessibility changes depending on internal states are of course possible. If a 1 is present in the state "Load instruction register data" (CIR) at the next clock of the test mode signal (TMS), then the test controller (TAPC) jumps directly into the "instruction register Exit 1" (EIR1) described later. However, if a 0 is present, the test controller (TAPC) changes to the "shift instruction register" (SIR) state in which it remains as long as a 0 is present at the test mode signal (TMS). Only in this state, the shift register of the instruction register (IR) is operated in the function of a shift register and its data contents are shifted one bit towards the serial data output (TDI) with each clock of the system clock (TCK), with the last memory cell of the shift register of the instruction register (IR). Of course, the shadow register of the instruction register (IR) is not subjected to this shift operation. The data information applied to the data input (TDI) is loaded with each clock of the system clock (TCK) in the first cell of the shift register of the instruction register (IR) and from there while pushing forward with each further clock. If, however, a 1 is applied to the test mode signal at one clock, the test controller (TAPC) leaves the state "shift instruction register" (SIR) and changes to the already mentioned state "instruction register Exit 1" (EIR1). If a 1 is again present at the next clock of the system clock (TCK), the test controller (TAPC) changes to the state "write instruction register" (UIR2) in which the value of the shift register part of the instruction register (IR) in the shadow register of the instruction register (IR ) is written. However, if a 0 is present on the Test Mode Signal (TMS) in the "Instruction Register Exit 1" (EIR1) state, the Test Controller (TAPC) changes to the "Pause Instruction Register" (PIR) state, where it remains a 0 is applied to the test mode signal (TMS). If there is a 1 on the test mode signal (TMS) in the "Pause instruction register" (PIR) state, the test controller (TAPC) changes to the "Instruction register Exit 2" (EIR2) state. If a 0 is applied to the test mode signal (TMS) with the next system clock (TCK), the test controller (TAPC) returns to the previously described state "shift instruction register" (SIR). However, if in the state "instruction register Exit 2" (EIR2) with the next system clock (TCK) a 1 is present on the test mode signal (TMS), the test controller (TAPC) changes to the state "Write Instruction Register" (UIR2 ). In the following cycle, the Test Controller (TAPC) switches to the "Data Register Startup" (SDRS) state, if a 1 is present on the test mode signal (TMS) at this clock, and in the "wait" state (FIG. RUN), if a 0 is present.

Liegt im Zustand „Start des Datenregisterschiebens” (SDRS) eine 0 auf dem Test-Mode-Signal (TMS) vor, so wechselt der Test-Controller (TAPC) in den Zustand „Datenregisterdaten laden” (CDR) in dem die Daten, die in einem Datenschattenregister verfügbar sind, in das jeweilige Datenregister (DR) geladen werden. Welches Datenregister (DR) von mehreren Datenregistern ausgewählt wird, bestimmen dabei standardgemäß zumindest ein Teil der gültigen Bits des Schattenregisters des Datenregisters (DR). Auch hier ist typischerweise das Datenregister (DR) ein zweistufiges Register, bei dem der Vordergrund durch ein Schieberegister gebildet wird und die eigentlichen Daten sich in einem Schattenregister sich befinden, das nur in diesem Zustand gelesen wird. Das Schieberegister des Datenregisters (DR) dient auch hier der Zu- und Abführung der Daten, während das Schattenregister des Datenregisters (DR) die eigentlichen Daten enthält. Diese Zweistufigkeit gilt ja, wie gesagt, für alle Register der JTAG-Schnittstelle, auch die im Folgenden beschriebenen erfindungsgemäßen Register der erfindungsgemäßen Schnittstelle, die standardgemäß als Datenregister (DR) ausgeführt werden. Ggf. kann das Schattenregister des Datenregisters (DR) wieder ganz oder teilweise in eines für Lese- und eines für Schreibvorgänge unterteilt sein. Weitere Sichtbarkeits- und Zugriffsmöglichkeitenänderungen in Abhängigkeit von inneren Zuständen sind natürlich auch hier möglich. Liegt im Zustand „Datenregisterdaten laden” (CDR) beim nächsten Takt des Test-Mode-Signals (TMS) eine 1 an, so springt der Test-Controller (TAPC) direkt in den später beschriebenen Zustand „Datenregister Exit 1” (EDR1). Liegt jedoch eine 0 an, so wechselt der Test-Controller (TAPC) in den Zustand „Schieben Datenregister” (SDR) in dem er verbleibt, solange eine 0 am Test-Mode-Signal (TMS) anliegt. Nur in diesem Zustand und sonst nicht wird das Schieberegister des Datenregisters (DR) in der Funktion eines Schieberegisters betrieben und sein Dateninhalt mit jedem Takt des Systemtakts (TCK) um ein Bit in Richtung auf den seriellen Datenausgang (TDI) verschoben, mit dem die letzte Speicherzelle des Schieberegisters des Datenregisters (DR) verbunden ist. Das Schattenregister des Datenregisters (DR) wird natürlich nicht diesem Schiebevorgang unterworfen. Die am Dateneingang (TDI) anliegende Dateninformation wird mit jedem Takt des Systemtakts (TCK) in die erste Zelle des Schieberegisters des Datenregisters (DR) geladen und von dort während des Schiebens mit jedem weiteren Takt weiterbefördert. Sofern aber bei einem Takt eine 1 an dem Test-Mode-Signal (TMS) anliegt, verlässt der Test-Controller (TAPC) den Zustand „Datenregister schieben” (SDR) und wechselt in den schon zuvor erwähnten Zustand „Datenregister Exit 1” (EDR1). Sofern wieder eine 1 beim nächsten Takt des Systemtakts (TCK) anliegt, wechselt der Test-Controller (TAPC) in den Zustand „Datenregister schreiben” (UIR2) bei dem der Wert des Schieberegisterteils des Datenregisters (DR) in das Schattenregister des Datenregisters (DR) geschrieben wird. Liegt jedoch im Zustand „Datenregister Exit 1” (EDR1) eine 0 am Test-Mode-Signal (TMS) an, so wechselt der Test-Controller (TAPC) in den Zustand „Pause Datenregister” (PDR), wo er verbleibt, solange eine 0 am Test-Mode-Signal (TMS) anliegt. Liegt im Zustand „Pause Datenregister” (PDR) eine 1 auf dem Test-Mode-Signal (TMS) an, so wechselt der Test-Controller (TAPC) in den Zustand „Datenregister Exit 2” (EDR2). Sofern mit dem nächsten Systemtakt (TCK) eine 0 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) wieder zum bereits beschriebenen Zustand „Datenregister schieben” (SDR) zurück. Sofern jedoch im Zustand „Datenregister Exit 2” (EDR2) mit dem nächsten Systemtakt (TCK) eine 1 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) in den Zustand „Datenregister schreiben” (UDR2). Im darauf folgenden Takt wechselt der Test-Controller (TAPC) in den Zustand „Start des Datenregisterschiebens” (SDRS), wenn bei diesem Takt eine 1 auf dem Test-Mode-Signal (TMS) anliegt, und in den Zustand „Warten” (RUN), wenn eine 0 anliegt.If there is a 0 on the test mode signal (TMS) in the "Data Register Shift Start" state (SDRS), the test controller (TAPC) changes to the "Load Data Register Data" (CDR) state in which the data is being read are available in a data shadow register in which respective data registers (DR) are loaded. Which data register (DR) is selected by a plurality of data registers thereby determines by default at least part of the valid bits of the shadow register of the data register (DR). Again, typically, the data register (DR) is a two-level register in which the foreground is formed by a shift register and the actual data resides in a shadow register that is only in that state is read. The shift register of the data register (DR) also serves to supply and remove the data, while the shadow register of the data register (DR) contains the actual data. As already stated, this two-stage validity applies to all registers of the JTAG interface, including the inventive registers of the interface according to the invention described below, which are executed as standard as data registers (DR). Possibly. For example, the shadow register of the data register (DR) may again be subdivided in whole or in part into one for reading and one for writing operations. Other visibility and accessibility changes depending on internal conditions are of course also possible here. If a 1 is present in the state "load data register data" (CDR) at the next cycle of the test mode signal (TMS), then the test controller (TAPC) jumps directly into the state "data register exit 1" (EDR1) described later. However, if a 0 is present, the test controller (TAPC) changes to the "shift data register" (SDR) state in which it remains as long as a 0 is present at the test mode signal (TMS). Only in this state, and not otherwise, is the shift register of the data register (DR) operated in the function of a shift register and its data contents shifted one clock at each clock of the system clock (TCK) towards the serial data output (TDI), with the last one Memory cell of the shift register of the data register (DR) is connected. Of course, the shadow register of the data register (DR) is not subjected to this shift operation. The data information applied to the data input (TDI) is loaded into the first cell of the shift register of the data register (DR) with each clock of the system clock (TCK) and from there is conveyed during the shift with each further clock. If, however, a 1 is applied to the test mode signal (TMS) at one clock, the test controller (TAPC) leaves the state "data register shift" (SDR) and changes to the already mentioned state "data register exit 1" (FIG. EDR1). If a 1 is again present at the next clock of the system clock (TCK), the test controller (TAPC) changes to the state "write data register" (UIR2) in which the value of the shift register part of the data register (DR) in the shadow register of the data register (DR ) is written. However, if a 0 is applied to the test mode signal (TMS) in the "Data Register Exit 1" (EDR1) state, the test controller (TAPC) changes to the "Pause Data Register" (PDR) state, where it remains as long as a 0 is applied to the test mode signal (TMS). If a 1 on the test mode signal (TMS) is present in the "Pause Data Register" (PDR) state, the test controller (TAPC) changes to the "Data Register Exit 2" (EDR2) state. If a 0 is applied to the test mode signal (TMS) with the next system clock (TCK), the test controller (TAPC) switches back to the previously described state "Data register shift" (SDR). However, if in the state "Data Register Exit 2" (EDR2) with the next system clock (TCK) a 1 is present on the test mode signal (TMS), the test controller (TAPC) changes to the state "write data register" (UDR2 ). In the following cycle, the Test Controller (TAPC) switches to the "Data Register Startup" (SDRS) state, if a 1 is present on the test mode signal (TMS) at this clock, and in the "wait" state (FIG. RUN), if a 0 is present.

Es ist besonders sinnvoll dieses Zustandsschema des IEEE 1149 JTAG-Standards zu verwenden, um kompatibel zu dem bereits großflächig im Einsatz befindlichen Standard auf Software-Ebene zu bleiben. Natürlich sind Abweichungen von diesem JTAG-Standard denkbar. Bei der Beschreibung der Erfindung setzen wir aber voraus, dass dieser JTAG-Standard für das Zustandsdiagramm des test-Controllers (TAPC) eingehalten wird.It is particularly useful to use this IEEE 1149 JTAG standard state scheme to stay compatible with the software-based standard that is already in widespread use. Of course, deviations from this JTAG standard are conceivable. In the description of the invention, however, we assume that this JTAG standard for the state diagram of the test controller (TAPC) is adhered to.

Die Halbleiterindustrie hat in den vergangenen Jahren mehrfach versucht, die Anzahl der zu verwendenden Anschlüsse für solche JTAG-Schnittstellen zu reduzierten, um die Größe der benötigten Gehäuse und damit die Herstellkosten zu beschränken. Hierbei sind verschiedene relevante Dokumente offengelegt worden. Ein beispielhaftes Dokument ist das US-Schutzrecht US 2007/0 033 465 A1 . Die dort offengelegte Technik erlaubt keine konsistente Wandlung der Daten des IEEE 1149.1 4-Wire-JTAG-Protokolls in die Daten des dort beschriebenen Verfahrens und umgekehrt. Die dort beschriebene Vorrichtungsanordnung und das dort beschriebene Verfahren erfordern synchronisierte Zeitschlitze zwischen dem Bus-Master, also dem Host-Prozessor und dem Busknoten als Slave, also der integrierten Schaltung, die getestet, programmiert oder debuged werden soll. Im Falle einer fehlenden zeitlichen Synchronisation des Zugriffs von Bus-Master und Busknoten auf den Testdatenbus kann der TDo-Ausgangstreiber des Busknotens und der Bus-Master-Ausgangstreiber (typischerweise eine Push-Pull-Stufe) bei gleichzeitigem sendenden Zugriff auf die Testdatenleitung einen Kurzschluss erzeugen. Außerdem offenbart sie nur eine Punkt-zu-Punkt-Verbindung.The semiconductor industry has tried several times in recent years to reduce the number of terminals to be used for such JTAG interfaces in order to limit the size of the required housing and thus the manufacturing costs. Various relevant documents have been disclosed. An exemplary document is US patent law US 2007/0 033 465 A1 , The technique disclosed therein does not permit consistent conversion of the data of the IEEE 1149.1 4-Wire JTAG protocol into the data of the method described therein and vice versa. The device arrangement described there and the method described there require synchronized time slots between the bus master, so the host processor and the bus node as a slave, so the integrated circuit to be tested, programmed or debuged. In the event of a lack of time synchronization of the bus master and bus node access to the test data bus, the TDo output driver of the bus node and the bus master output driver (typically a push-pull stage) may generate a short circuit while transmitting access to the test data line , In addition, it only discloses a point-to-point connection.

Aus der US 2007/0 033 465 A1 ist eine Mehrpegel-Eindraht-Punkt-zu-Punkt-Anordnung bekannt, die bereits nur mit einer Datenleitung auskommt, aber nicht für eine Ansteuerung mehrere Busknoten geeignet ist. Die Erweiterung durch die in der EP 0 503 117 B1 ist nicht möglich, da diese keine geeignete Methode zur bidirektionalen Weiterschaltung der Zwischenpegel offenbart.From the US 2007/0 033 465 A1 is a multi-level single-wire point-to-point arrangement is known, which already makes do with only one data line, but is not suitable for driving multiple bus nodes. The extension by in the EP 0 503 117 B1 is not possible because it does not disclose a suitable method for bidirectional forwarding of the intermediate levels.

Aus der DE 102 61 174 B3 ist ein Verfahren zur Adressierung einer liniearen Kette von Busknoten bekannt, bei dem in jedem Busknoten jeweils ein Widerstand von der Busleitung gegen ein Versorgungspotenzial geschaltet wird und bei der ein Schalter je Busknoten die Datenbusleitung vor dem Stromeinspeisepunkt des Widerstands unterbrechen kann oder den Busknoten mit dem Stromeinspeisepunkt und dem dahinter liegenden Busknoten – sofern vorhanden – verbinden kann. Die Adressierung erfolgt durch Auswertung des Spannungspegels auf dem Datenbus. Dieser ist nach dem Schließen des Schalters erhöht, wenn kein nachfolgender Busknoten den Strom des Widerstands aufnimmt. Somit kann der letzte über eine geschlossene Schalterkette noch erreichbare Busknoten erkannt und adressiert werden. Solche und ähnliche Schalter sind auch aus der US 6 105 077 A , der US 2013/0 073 761 A1 , der DE 102 15 720 A1 und der DE 10 2010 042 311 A1 bekannt.From the DE 102 61 174 B3 A method is known for addressing a linear chain of bus nodes, in which in each bus node in each case a resistor from the bus line against a supply potential is switched and in which a switch per bus node can interrupt the data bus before the Stromeinspeisepunkt the resistor or connect the bus node with the Stromeinspeisepunkt and the underlying bus node - if available -. The addressing takes place by evaluation of the voltage level on the data bus. This is increased after closing the switch if no subsequent bus node receives the current of the resistor. Thus, the last accessible via a closed switch chain bus node can be detected and addressed. Such and similar switches are also from the US 6 105 077 A , of the US 2013/0 073 761 A1 , of the DE 102 15 720 A1 and the DE 10 2010 042 311 A1 known.

Aufgabe der ErfindungObject of the invention

Es ist die Aufgabe der Erfindung eine bidirektionale, frei konfigurierbare Übertragung von Beleuchtungsdaten mit nur einer Datenleitung für mehr als einen Busknoten (BS1, BS2, BS3) als Slave eines Bus-Masters (BM) zu ermöglichen.It is the object of the invention to enable bidirectional, freely configurable transmission of illumination data with only one data line for more than one bus node (BS1, BS2, BS3) as a slave of a bus master (BM).

Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 gelöst.This object is achieved by a method according to claim 1.

Beschreibung der ErfindungDescription of the invention

Erfindungsgemäß wurde erkannt, dass sich ein Eindraht-Test-Bus, wie er mit dem zugehörigen Betriebsverfahren beispielsweise in den deutschen Patenten DE 2015 004 434 B3 , DE 2015 004 433 B3 , DE 2015 004 435 B3 und DE 2015 004 436 B3 beschrieben ist, ganz besonders für die Übertragung solcher Daten, insbesondere für die Steuerung der Leuchtmittel von Leuchtbändern, eignet, wenn jeder Busknoten eine geeignete Teilvorrichtung zur bidirektionalen Weiterschaltung aufweist. Der Offenbarungsgehalt dieser deutschen Patentanmeldungen ist somit vollumfänglicher Teil dieser Offenbarung.According to the invention it was recognized that a single-wire test bus, as with the associated operating method, for example, in the German patents DE 2015 004 434 B3 . DE 2015 004 433 B3 . DE 2015 004 435 B3 and DE 2015 004 436 B3 is described, especially for the transmission of such data, in particular for the control of the lighting means of light bands, is suitable if each bus node has a suitable sub-device for bidirectional handover. The disclosure of these German patent applications is thus a full part of this disclosure.

Im Gegensatz zu den deutschen Patenten DE 10 2015 004 434 B3 , DE 10 2015 004 433 B3 , DE 10 2015 004 435 B3 und DE 10 2015 004 436 B3 werden nun jedoch keine Testdaten, sondern Nutzdaten insbesondere zur Beleuchtungssteuerung übertragen. Des Weiteren ist auch der in den deutschen Patenten DE 10 2015 004 434 B3, DE 10 2015 004 433 B3, DE 10 2015 004 435 B3 und DE 10 2015 004 436 B3 offenbarte Test-Bus nur für eine Punkt-zu-Punkt-Verbindung ausgelegt. Es ist also notwendig, diesen Test-Bus so zu modifizieren, dass mehrere Bus-Slaves als Busknoten angesteuert und betrieben werden können. Die Steuerdaten werden dabei erfindungsgemäß in ein spezielles Datenregister (DR) einer JTAG-Schnittstelle geschrieben bzw. von einem solchen gelesen.In contrast to the German patents DE 10 2015 004 434 B3 . DE 10 2015 004 433 B3 . DE 10 2015 004 435 B3 and DE 10 2015 004 436 B3 However, now no test data, but payload data are transmitted in particular for lighting control. Furthermore, the test bus disclosed in German patents DE 10 2015 004 434 B3, DE 10 2015 004 433 B3, DE 10 2015 004 435 B3 and DE 10 2015 004 436 B3 is also only for a point-to-point connection designed. It is therefore necessary to modify this test bus so that several bus slaves can be controlled and operated as bus nodes. According to the invention, the control data are written to or read from a special data register (DR) of a JTAG interface.

Die vorstehende und andere Aufgaben werden gemäß der vorliegenden Erfindung durch die Bereitstellung einer Schnittstelleneinheit mit einer JTAG-Schnittstelle gelöst, die eine zeitliche Abfolge zeitlich gemultiplexter Signale mittels einer Schnittstelleneinrichtung mit der integrierten Schaltung austauschen kann. Die Signale werden so formatiert, dass alle Informationen, die durch die JTAG-Schnittstelle für die Steuerung des Datenflusses und die Einstellung der Beleuchtungsparameter der angeschlossenen Leuchtmittel benötigt werden, über diese Schnittstelle seriell übertragen werden. Hierbei werden alle Datenwerte des JTAG-Boundary-Protokolls in dafür vorgesehenen Zeitschlitzen übertragen. Neben dem zeitlichen Multiplexen der JTAG-Steuersignale, verwendet die erfindungsgemäße Schnittstellenvorrichtung drei verschiedene Spannungsbereiche (VB1, VB2, VB3), siehe 2, um

  • 1. mindestens die Daten des seriellen Testdateneingangs TDI und
  • 2. mindestens die Daten des einen seriellen Testausgangs TDo und
  • 3. mindestens die Steuerdaten des Testmode-Eingangs TMS zur Steuerung des Test-Controllers der integrierten Schaltung und
  • 4. mindestens den Testtakt zur Versorgung des Test-Controllers mit seinem Test-System-Takt TCK und
  • 5. ein optionalen Testrücksetzsignal TRST
zu übertragenThe above and other objects are achieved according to the present invention by providing an interface unit having a JTAG interface capable of exchanging a temporal sequence of time multiplexed signals with the integrated circuit through an interface device. The signals are formatted in such a way that all information required by the JTAG interface for controlling the data flow and setting the lighting parameters of the connected lamps is transmitted serially via this interface. In this case, all data values of the JTAG Boundary Protocol are transmitted in designated time slots. In addition to the temporal multiplexing of the JTAG control signals, the interface device according to the invention uses three different voltage ranges (V B1 , V B2 , V B3 ), see 2 , around
  • 1. at least the data of the serial test data input TDI and
  • 2. at least the data of the one serial test output TDo and
  • 3. at least the control data of the test mode input TMS for controlling the test controller of the integrated circuit and
  • 4. at least the test clock to supply the test controller with its test system clock TCK and
  • 5. an optional test reset signal TRST
transferred to

Die Erfindung betrifft somit in erster Linie einen bidirektionalen Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3), siehe 6. Dabei ist der Busknoten identisch mit der zuvor erwähnten integrierten Schaltung zur Steuerung von Leuchtmitteln mittels PWM im weitesten Sinne, deren Zustände kontrolliert bzw. geändert werden sollen. Natürlich ist der in dieser Offenbarung beschriebene bidirektionale Datenbus auch für die Steuerung anderer Verbraucher elektrischer Energie geeignet. Dieser bidirektionale Datenbus weist vorzugsweise nur eine Masseleitung (GND) und eine einzelne Datenleitung in Form eines Eindrahtdatenbusses (b1, b2, b3) auf, der durch die Busknoten (BS1, BS2, BS3) in verschiedene Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird. Hierdurch benötigen die Busknoten jeweils nur zwei einzelne zusätzliche elektrische Anschlüsse. Um nun sowohl Daten in einen der Busknoten (BS1, BS2, BS3), im Folgenden betrachteter Busknoten genannt, hineinsenden zu können, als auch Daten aus dem betreffenden Busknoten auslesen zu können, können die Daten über den Eindrahtdatenbus (b1, b2, b3) bidirektional übertragen werden. Dabei entsteht das Problem, dass neben der Datenübertragung auch ein Synchronisationssignal übertragen werden muss. Hierfür wird über den Eindrahtdatenbus (b1, b2, b3) der Systemtakt durch ein Taktsignal, das TCK-Signal, insbesondere vom Bus-Master zu den Busknoten zusätzlich übertragen. Um diese Kommunikation zu ermöglichen, verfügen die Busknoten (BS1, BS2, BS3)  über eine erste Einrichtung, die den Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) mit einem ersten Schwellwert vergleicht. Bevorzugt ist eine Realisierung dieser ersten Einrichtung als erster Komparator (C2H), der den besagten Pegel mit dem eines ersten Schwellwertsignals (V2H), vergleicht. Entsprechend verfügt der Busknoten des Weiteren über eine zweite Einrichtung, die den Signalpegel in Form einer Signalspannung auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) mit einem zweiten Schwellwert vergleicht. Dies geschieht bevorzugt durch, einen zweiten Komparator (C2L), der den Signalpegel in Form einer Signalspannung auf Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) mit dem Spannungspegel eines zweiten Schwellwertsignals (V2L) vergleicht. Ist der erste Schwellwert (V2H) vom zweiten Schwellwert (V2L) verschieden und liegen die Schwellwerte innerhalb des Versorgungsspannungsbereiches, so werden durch diese zwei Schwellwerte (V2H, V2L) drei Spannungsbereiche (VB1, VB2, VB3) definiert und festgelegt. Dabei messen der erste und zweite Komparator (C2H, C2L) auf Busknoten-Seite, in welchem Spannungsbereich (VB1, VB2, VB3) sich der Eindrahtdatenbus (b1, b2, b3) oder der jeweils an den betreffenden Busknoten angeschlossene Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) gerade befindet. Der erste und zweite Schwellwert definieren somit zwischen der Betriebsspannung (VIO) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) die drei besagten Signalspannungsbereiche (VB1, VB2, VB3). Zur besseren Klarheit benennen wir den mittleren Spannungsbereich als zweiten Spannungsbereich (VB2). Dieser wird von einem ersten Spannungsbereich (VB1) nach oben oder unten hin begrenzt. Wir lassen hierbei bewusst offen, ob es sich beim ersten Spannungsbereich (VB1) um einen Spannungsbereich mit positiveren oder negativeren Spannungen als die Spannungen des mittleren, zweiten Spannungsbereichs (VB2) handelt, da das System auch mit umgekehrten Spannungspolaritäten funktioniert. Gleichzeitig wird korrespondierend der zweite Spannungsbereich (VB2) zur anderen Spannungsseite hin, also nach unten oder oben hin, aber andersherum als beim ersten Spannungsbereich (VB1) durch einen dritten Spannungsbereich (VB3) begrenzt.The invention thus relates primarily to a bidirectional data bus between a first sub-device, the bus master (BM), and at least two further sub-devices, the bus node (BS1, BS2, BS3), see 6 , In this case, the bus node is identical to the aforementioned integrated circuit for controlling bulbs by means of PWM in the broadest sense, whose states are to be controlled or changed. Of course, the bi-directional data bus described in this disclosure is also suitable for controlling other consumers of electrical energy. This bidirectional data bus preferably has only one ground line (GND) and one individual data line in the form of a single-wire data bus (b1, b2, b3) which can be divided into different single-wire data bus sections (b1, b2, b3) by the bus nodes (BS1, BS2, BS3). is divided. As a result, the bus nodes require only two individual additional electrical connections. In order to be able to send in both data in one of the bus nodes (BS1, BS2, BS3), referred to below as the bus node, and also to be able to read out data from the relevant bus node, the data can be transmitted via the single-wire data bus (b1, b2, b3). be transmitted bidirectionally. The problem arises that in addition to the data transmission and a synchronization signal must be transmitted. For this purpose, the system clock is additionally transmitted via the single-wire data bus (b1, b2, b3) by a clock signal, the TCK signal, in particular from the bus master to the bus node. In order to enable this communication, the bus nodes (BS1, BS2, BS3) have a first device which determines the level on the single-wire data bus (b1, b2, b3) or on a connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1 , b2, b3) compares with a first threshold. A realization of this first device is preferred as the first comparator (C 2H ), which compares the said level with that of a first threshold signal (V 2H ). Accordingly, the bus node furthermore has a second device which has the signal level in the form of a signal voltage on the single-wire data bus (b1, b2, b3) or on a connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) compared to a second threshold. This is preferably done by a second comparator (C 2L ), which has the signal level in the form of a signal voltage on a single-wire data bus (b1, b2, b3) or on a connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3). with the voltage level of a second threshold signal (V 2L ) compares. If the first threshold value (V 2H ) differs from the second threshold value (V 2L ) and the threshold values lie within the supply voltage range, then these three threshold values (V 2H , V 2L ) define three voltage ranges (V B1 , V B2 , V B3 ) and fixed. In this case, the first and second comparators (C 2H , C 2L ) measure on the bus node side in which voltage range (V B1 , V B2 , V B3 ) the single-wire data bus (b1, b2, b3) or the respectively connected to the relevant bus node Single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) is currently located. The first and second threshold values thus define the three said signal voltage ranges (V B1 , V B2 , V B3 ) between the operating voltage (V IO ) and the reference potential (V 0 ) of the reference potential line (GND). For clarity, we name the middle voltage range as the second voltage range (V B2 ). This is limited by a first voltage range (V B1 ) up or down. We consciously leave it open whether the first voltage range (V B1 ) is a voltage range with more positive or negative voltages than the voltages of the middle, second voltage range (V B2 ), since the system also works with reverse voltage polarities. At the same time, the second voltage range (V B2 ) is correspondingly limited to the other voltage side, ie downwards or upwards, but the other way round than in the first voltage range (V B1 ) is limited by a third voltage range (V B3 ).

Um nun die Daten vom Bus-Master (BM), also dem Host-Prozessor, zu einem Busknoten (BS1, BS2, BS3) zu übertragen, werden nun in mindestens drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) durch den Bus-Master (BM) oder den betreffenden Busknoten (BS1, BS2, BS3) Daten über den Eindrahtdatenbus (b1, b2, b3) oder den an den Busknoten (BS1, BS2, BS3) angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) übertragen, siehe 4. Wer dabei eine Sendeberechtigung hat, wird durch die zeitliche Position des jeweiligen Zeitschlitzes (TIN0, TIN1, TDO) sowie durch den Inhalt der Busknotenregister (BKADR) der Busknoten und die durch den Busmaster (BM) zuvor übermittelte Sendeadresse festgelegt. Hierbei werden dem Bus-Master (BM) typischerweise zwei Zeitschlitze (TIN0, TIN1) und dem betreffenden Busknoten (BS1, BS2, BS3) typischerweise ein Zeitschlitz (TDO) in dem Paket der drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO) zugewiesen. Welche Busknoten (BS1, BS2, BS3) unter den Busknoten (BS1, BS2, BS3) senden dürfen, wird erfindungsgemäß durch ein Datum, die Sendeadresse des betreffenden Busknotens (BS1, BS2, BS3), festgelegt, das der Bus-Master in allen Senderegistern (SR) aller erreichbaren Busknoten gleichzeitig übermittelt und ablegt, deren Einzeldrahtdatenbusabschnitte gerade eine Verbindung zum Bus-Master (BM) ermöglichen. Alle Busknoten vergleichen diese Sendeadresse in ihren jeweiligen Senderegistern (SR) mit einer ihnen in ihren Busknotenadressregistern (BKADR) während der Businitialisierung eingespeicherten eigenen Busknotenadresse und senden nur dann, wenn die übermittelte Sendeadresse in ihrem Senderegister (SR) mit der eigenen eingespeicherten Busknotenadresse in ihrem Busknotenadressregister (BKADR) übereinstimmt und dann auch nur zu den vorbestimmten Zeiten. Die relative Zeitschlitzposition innerhalb des Paketes aus mindestens drei Zeitschlitzen (TIN0, TIN1, TDO) ist dabei vorzugsweise, aber nicht notwendigerweise für vorzugsweise alle Busknoten immer gleich. Besonders bevorzugt enthalten der erste Zeitschlitz (TIN0) und der zweite Zeitschlitz (TIN1) ein Kontrolldatum und/oder ein erstes Datum, das vom Bus-Master (BM) zu den Busknoten (BS1, BS2, BS3) übertragen wird, wobei das Kontrolldatum und das erste Datum insbesondere und vorzugsweise mit den Daten des IEEE1149.1 4 Draht Testdatenbusses kompatibel sein sollten, und wobei die Busknoten das Kontrolldatum und das erste Datum empfangen. Hierdurch können beispielsweise Busknotenadressen, Sendeadressen und Beleuchtungswerte übertragen werden.In order to now transfer the data from the bus master (BM), that is, the host processor, to a bus node (BS1, BS2, BS3), at least three consecutive time slots (TIN0, TIN1, TDO) are Master (BM) or the relevant bus node (BS1, BS2, BS3) data via the single-wire data bus (b1, b2, b3) or to the bus node (BS1, BS2, BS3) connected single-wire data bus section (b1, b2, b3) of the single-wire data bus ( b1, b2, b3), see 4 , Anyone who has a transmission authorization is determined by the time position of the respective time slot (TIN0, TIN1, TDO) and by the content of the bus node register (BKADR) of the bus node and the transmission address previously transmitted by the bus master (BM). Here, the bus master (BM) is typically allocated two timeslots (TIN0, TIN1) and the respective bus node (BS1, BS2, BS3) typically one time slot (TDO) in the packet of the three consecutive time slots (TIN0, TIN1, TDO). Which bus nodes (BS1, BS2, BS3) are allowed to transmit among the bus nodes (BS1, BS2, BS3) is determined according to the invention by a date, the transmission address of the relevant bus node (BS1, BS2, BS3), which is the bus master in all Transmitter registers (SR) of all accessible bus nodes transmitted and stored simultaneously, the Einzeldrahtdatenbusabschnitte just allow a connection to the bus master (BM). All bus nodes compare this transmit address in their respective transmit registers (SR) with their own bus node address stored in their bus node address registers (BKADR) during bus initialization and transmit only if the transmitted transmit address in their transmit register (SR) has its own stored bus node address in its bus node address register (BKADR) and then only at the predetermined times. The relative time slot position within the packet of at least three time slots (TIN0, TIN1, TDO) is preferably, but not necessarily, always the same for preferably all bus nodes. Particularly preferably, the first time slot (TIN0) and the second time slot (TIN1) contain a control data and / or a first data transmitted from the bus master (BM) to the bus nodes (BS1, BS2, BS3), the control data and the first date in particular and preferably should be compatible with the data of the IEEE1149.1 4 wire test data bus, and wherein the bus nodes receive the control date and the first date. In this way, for example, bus node addresses, transmission addresses and illumination values can be transmitted.

Im Gegensatz zum Stand der Technik wird nun jedoch im dritten Zeitschlitz das Datum vom betreffenden Busknoten (BSn) zum Bus-Master (BM) nur im zweiten und dritten Spannungsbereich (VB2 und VB3) und eben nicht im ersten Spannungsbereich (VB1) übertragen, wenn die übermittelte und im Senderegister (SR) der JTAG-Schnittstelle des Busknotens abgelegte Sendeadresse mit der im Busknotenadressregister (BKADR) des Busknotens während der Businitialisierung abgelegten eingespeicherten Busknotenadresse übereinstimmt. Somit enthält der dritte Zeitschlitz erfindungsgemäß ein zweites Datum, das vom betreffenden Busknoten (BS1, BS2, BS3) zum Bus-Master (BM) übertragen wird und wobei der Bus-Master (BM) dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (VB2) und im dritten Spannungsbereich (VB3) übertragen wird. Gleichzeitig wird der Takt durch den Bus-Master (BM) in jedem Zeitschlitz übertragen. Das Taktsignal (TCK) wird dabei durch ein Taktsignal signalisiert, das zwischen dem ersten Spannungsbereich (VB1) in einer ersten Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Systemtaktperiode (T) auf der einen Seite und dem zweiten Spannungsbereich (VB2) oder dritten Spannungsbereich (VB3) in der zweiten Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Systemtaktperiode (T) schwankt. Das Taktsignal kann daher dadurch detektiert werden, dass die Spannung auf der auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) aus dem zweiten Spannungsbereich (VB2) oder dritten Spannungsbereich (VB3) in den ersten Spannungsbereich (VB1) und umgekehrt wechselt. Das kreuzen der entsprechenden Schwellspannung (V2L) kann durch den zugehörigen Komparator (C2L) oder die entsprechende Einrichtung erkannt werden. Somit wird es möglich, den Systemtakt (TCK) auf der Busknoten-Seite, also der Seite der integrierten Schaltung, sicher zu extrahieren. Hierbei ist die Konstruktion der Takteinprägung im Vergleich zur Konstruktion der Einprägung der anderen Signale erfindungsgemäß so gewählt, dass der Takt-Sender auf Seiten des Bus-Masters (BM) alle anderen Pegelquellen, die an der Datenleitung parallel aktiv sein können, überschreiben kann. Dies ist ein wesentlicher Unterschied zum Stand der Technik. In der Realität kann es daher erforderlich sein, externe größere Transistoren für die Einprägung des Taktes auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) vorzusehen, um möglichst viele Busknoten mit einem Takt versorgen zu können. In contrast to the prior art, however, in the third time slot, the datum from the relevant bus node (BS n ) to the bus master (BM) is now only in the second and third voltage range (V B2 and V B3 ) and not in the first voltage range (V B1 ) transmitted when the transmitted and stored in the transmit register (SR) of the JTAG interface of the bus node transmit address matches the stored in the bus node address register (BKADR) of the bus node during the Businitialisierung stored bus node address. Thus, according to the invention, the third time slot contains a second datum which is transmitted from the relevant bus node (BS1, BS2, BS3) to the bus master (BM) and the bus master (BM) receives this second datum and wherein the second datum is received only in the second voltage range (V B2 ) and in the third voltage range (V B3 ) is transmitted. At the same time, the clock is transmitted by the bus master (BM) in each timeslot. The clock signal (TCK) is thereby signaled by a clock signal which occurs between the first voltage range (V B1 ) in a first half-cycle period of the at least two half-clock periods (T 1H , T 2H ) of a system clock period (T) on the one side and the second voltage region ( V B2 ) or third voltage range (V B3 ) in the second half-clock period of the at least two half-clock periods (T 1H , T 2H ) of a system clock period (T) fluctuates. Therefore, the clock signal can be detected by detecting the voltage on the one-wire data bus (b1, b2, b3) or on one connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) from the second voltage range (V B2 ) or third voltage range (V B3 ) in the first voltage range (V B1 ) and vice versa. The crossing of the corresponding threshold voltage (V 2L ) can be detected by the associated comparator (C 2L ) or the corresponding device. Thus, it becomes possible to surely extract the system clock (TCK) on the bus node side, that is, the integrated circuit side. In this case, the construction of the clock impression in comparison to the construction of the impression of the other signals according to the invention chosen so that the clock transmitter on the side of the bus master (BM) can overwrite all other level sources that can be active in parallel on the data line. This is a significant difference from the prior art. In reality, therefore, it may be necessary to provide external larger transistors for imprinting the clock on the single wire data bus (b1, b2, b3) or on a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3). to be able to supply as many bus nodes as possible with one clock.

In einer besonderen Ausprägung der Erfindung zeichnet sich diese daher dadurch aus, dass drei logische Zustände beim bidirektionalen Senden der Daten auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) durch den Bus-Master (B) und die Busknoten (BS1, BS2, BS3) verwendet werden, wobei diese logischen Zustände eine Hierarchie haben und ein Taktzustand, hier der, in dem der Eindrahtdatenbus (b1, b2, b3) oder ein angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich im ersten Spannungsbereich (VB1) befindet, die höchste Priorität hat und nicht durch andere Sendeeinrichtungen überschrieben werden kann. Hierdurch ist sichergestellt, dass der Bus-Master und die Busknoten zumindest hinsichtlich des Basistaktes stets synchron arbeiten können. Um diesen ersten logischen Zustand, bei dem der Eindrahtdatenbus (b1, b2, b3) oder ein angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) in den ersten Spannungsbereich (VB1) gezwungen wird, herstellen zu können, weist die Master-Eindrahtdatenbusschnittstelle (OWM) des Bus-Masters (BM) vorzugsweise einen dominanten Schalter (S1L) auf, der den Eindrahtdatenbus (b1, b2, b3) oder einen angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) beispielsweise gegen das Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden (T1H, T2H) der jeweiligen Systemtaktperiode (T) kurzschließt, siehe 3. Dieser periodische Kurzschluss kann dann durch andere Sender nicht mehr überschrieben werden, wenn deren Innenwiderstand erfindungsgemäß höher ist, als der des dominanten Schalters (S1L). Beispielsweise durch einen Spannungsteiler aus einem ersten Spannungsteilerwiderstand (R0H) gegen eine Spannung, beispielsweise die Versorgungsspannung (VIO), und einen zweiten Spannungsteilerwiderstand (R0L) gegen eine andere Spannung, beispielsweise das Bezugspotenzial (V0), der Eindrahtdatenbus (b1, b2, b3) oder ein angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) im zweiten Spannungsbereich (VB2) gehalten bzw. in diesen zurückgeführt, wenn keiner der anderen Sender (S1L, S1H, I1, S2H, I2) des Bus-Masters (BM) oder der Busknoten (BS1, BS2, BS3) sendet. Um nun Daten zu übertragen, wird der Eindrahtdatenbus (b1, b2, b3) oder ein angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) im Gegensatz zum Stand der Technik aus diesem zweiten Spannungsbereich (VB2) durch die Sender des Bus-Masters (BM) und/oder der Busknoten (BS1, BS2, BS3) in den dritten Spannungsbereich (VB3) gebracht, wenn ein dem logischen Datenwert des zweiten Spannungsbereichs (VB2) entgegengesetzter logischer Wert übertragen werden soll. Hierzu speist die jeweilige sendende Einheit, also der Bus-Master oder der betreffende Busknoten (BS1, BS2, BS3), einen Strom in den Eindrahtdatenbus (b1, b2, b3) oder den betreffenden, angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) ein. Dieser eingespeiste Strom führt zu einem geänderten Spannungsabfall über die Spannungsteilerwiderstände (R0H, R0L). Bei einer geeigneten Polarität des eingespeisten Stroms wird der Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) vom zweiten Spannungsbereich (VB2) in den dritten Spannungsbereich (VB3) verschoben. Sollte es zu einem gleichzeitigen Senden mittels eines solchen Datenstromes, und dem gleichzeitigen Schließen des dominanten Schalters (S1L) kommen, so wird der dominante Schalter, sofern er erfindungsgemäß niederohmig genug ausgelegt ist, den Sendestrom des jeweiligen Senders abführen und somit diesen Spannungspegel und ggf. auch den durch den Spannungsteiler (R0H, R0L) erzeugten Spannungspegel überschreiben. Es kommt jedoch nicht, wie im Stand der Technik, möglicherweise zu einem Kurzschluss. Insbesondere kommt es nicht zu dem aus der US 2007/0 033 465 A1 bekannten Kurzschluss zwischen der Busknoten-Seite und dem Bus-Master-Sender. Es ist somit ein besonderes Merkmal der Erfindung, dass ein zweiter der drei logischen Zustände auf dem Datenbus durch eine erste schaltbare Stromquelle (I1, S1H) in dem Bus-Master und/oder eine zweite schaltbare Stromquelle (I2, S2H) und nicht durch eine Spannungsquelle erzeugt wird. Gleichzeitig wird in einer Ausprägung der Erfindung ein dritter der drei logischen Zustände auf dem Datenbus durch einen Pull-Schaltkreis (R0H, R0L) in Form eines Spannungsteilers erzeugt. Natürlich sind auch andere Möglichkeiten für einen solchen Pull-Schaltkreis denkbar. Im Prinzip handelt es sich bei dem Pull-Schaltkreis in Form eines Spannungsteilers um eine Spannungsquelle, die die Datenleitung auf eine zweite Spannung legt, die innerhalb des zweiten Spannungsbereiches (VB2) liegt, und wobei diese Spannungsquelle einen Innenwiderstand aufweist, der so groß ist, dass der mögliche Eingangsstrom so begrenzt ist, dass die geschalteten Stromquellen (I1, SH1) und (I2, SH2) einen größeren Strom liefern, als dieser Pull-Schaltkreis (R0H, R0L) abführen kann. Somit ergibt sich eine klare Hierarchie:In a particular embodiment of the invention, this is therefore characterized by the fact that three logical states in the bidirectional transmission of the data on the single-wire data bus (b1, b2, b3) or on a connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2 , b3) are used by the bus master (B) and the bus nodes (BS1, BS2, BS3), these logical states having a hierarchy and a clock state, here the one in which the single-wire data bus (b1, b2, b3) or a connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) is in the first voltage range (V B1 ) which has the highest priority and can not be overwritten by other transmission devices. This ensures that the bus master and the bus nodes can always operate synchronously at least with regard to the basic clock. In order to establish this first logic state, in which the single-wire data bus (b1, b2, b3) or a connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) is forced into the first voltage range (V B1 ) For example, the master single wire data bus interface (OWM) of the bus master (BM) may comprise a dominant switch (S 1L ) including the single wire data bus (b1, b2, b3) or a connected single wire data bus portion (b1, b2, b3) of the single wire data bus (b1, b2, b3), for example, short-circuits against the reference potential (V 0 ) of the reference potential line (GND) in the associated half-clock periods of the at least two half-clock periods (T 1H , T 2H ) of the respective system clock period (T), see 3 , This periodic short circuit can then no longer be overwritten by other transmitters if its internal resistance is higher according to the invention than that of the dominant switch (S 1L ). For example, by a voltage divider comprising a first voltage divider resistor (R 0H ) against a voltage, for example the supply voltage (V IO ), and a second voltage divider resistor (R 0L ) against another voltage, for example the reference potential (V 0 ), the single-wire data bus (b1, b2, b3) or a connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) is held or fed back into the second voltage range (V B2 ) if none of the other transmitters (S 1L , S 1H , I 1 , S 2H , I 2 ) of the bus master (BM) or the bus node (BS1, BS2, BS3) sends. In order to transmit data now, the single-wire data bus (b1, b2, b3) or a connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3), in contrast to the prior art, becomes out of this second voltage range (V B2 ). is brought by the transmitters of the bus master (BM) and / or the bus nodes (BS1, BS2, BS3) into the third voltage range (V B3 ) if a logical value opposite to the logical data value of the second voltage range (V B2 ) is to be transmitted , For this purpose, the respective transmitting unit, ie the bus master or the respective bus node (BS1, BS2, BS3), feeds a current into the single-wire data bus (b1, b2, b3) or the respective connected single-wire data bus section (b1, b2, b3) of FIG Single wire data bus (b1, b2, b3). This injected current leads to a changed voltage drop across the voltage divider resistors (R 0H , R 0L ). With a proper polarity of the injected current, the voltage level on the single wire data bus (b1, b2, b3) or on a connected single wire data bus portion (b1, b2, b3) of the single wire data bus (b1, b2, b3) from the second voltage range (V B2 ) in the third voltage range (V B3 ) shifted. Should it come to a simultaneous transmission by means of such a data stream, and the simultaneous closing of the dominant switch (S 1L ), then the dominant switch, if it is designed according to the invention low enough, dissipate the transmission current of the respective transmitter and thus this voltage level and, if necessary also override the voltage level generated by the voltage divider (R 0H , R 0L ). However, it does not come to a short circuit as in the prior art. In particular, it does not come to that from the US 2007/0 033 465 A1 known short circuit between the bus node side and the bus master transmitter. It is thus a particular feature of the invention that a second of the three logic states on the data bus is provided by a first switchable current source (I 1 , S 1H ) in the bus master and / or a second switchable current source (I 2 , S 2H ). and not generated by a voltage source. At the same time, in one embodiment of the invention, a third of the three logic states on the data bus is generated by a pull circuit (R 0H , R 0L ) in the form of a voltage divider. Of course, other possibilities for such a pull circuit are conceivable. In principle, the pull circuit in the form of a voltage divider is a voltage source which places the data line at a second voltage which lies within the second voltage range (V B2 ), and which voltage source has an internal resistance which is so great in that the possible input current is limited so that the switched current sources (I 1 , S H1 ) and (I 2 , S H2 ) deliver a larger current than this pull circuit (R 0H , R 0L ) can dissipate. This results in a clear hierarchy:

  • • Es dominiert als erstes der Schaltzustand des dominierenden Schalters (SIL) des Bus-Masters (BM), dann folgen• The switching state of the dominant switch (S IL ) of the bus master (BM) dominates first, then follow
  • • als zweites in der Hierarchie der spannungsbestimmenden Elemente für die Spannung auf dem Eindrahtdatenbus (b1, b2, b3) oder dem betreffenden, angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) die beiden geschalteten Stromquellen des Bus-Masters (I1, S1H) und des betreffenden Busknotens (I2, S2H), die typischerweise untereinander gleichberechtigt sind, und alsSecond, in the hierarchy of the voltage-determining elements for the voltage on the single-wire data bus (b1, b2, b3) or the respective connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) the two switched current sources of the bus -Masters (I 1 , S 1H ) and the relevant bus node (I 2 , S 2H ), which are typically equal to each other, and as
  • • drittes und letztes mit niedrigster Priorität der Pull-Schaltkreis, hier in Form eines Spannungsteilers (R0H, R0L), der typischerweise nur einmal pro Eindrahtdatenbussystem vorgesehen wird.Third and last lowest priority of the pull circuit, here in the form of a voltage divider (R 0H , R 0L ), which is typically provided only once per single wire data bus system.

Bevorzugt korrespondiert der erste logische Zustand mit einem Spannungspegel (V0) im ersten Spannungsbereich (VB1) auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3), der zweite logische Zustand mit einem Spannungspegel (VM) im zweiten Spannungsbereich (VB2) auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) und der dritte logische Zustand mit einem Spannungspegel (VIO) im dritten Spannungsbereich (VB3) auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3), siehe 2.The first logic state preferably corresponds to a voltage level (V 0 ) in the first voltage range (V B1 ) on the single-wire data bus (b1, b2, b3) or a connected single-wire data bus portion (b1, b2, b3) of the single-wire data bus (b1, b2, b3). , the second logic state having a voltage level (V M ) in the second voltage range (V B2 ) on the single wire data bus (b1, b2, b3) or a connected single wire data bus portion (b1, b2, b3) of the single wire data bus (b1, b2, b3) and the third logic state having a voltage level (V IO ) in the third voltage range (V B3 ) on the single wire data bus (b1, b2, b3) or a connected single wire data bus portion (b1, b2, b3) of the single wire data bus (b1, b2, b3), see 2 ,

Erfindungsgemäß wird der zweite logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) zur Übertragung eines ersten logischen Zustands, beispielsweise „low”, eines Datensignals benutzt und der dritte logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high”, des Datensignals benutzt. Befindet sich die Datenleitung im ersten logischen Zustand, so wird dieser für die Datenübertragung ignoriert.According to the invention, the second logic state on the single wire data bus (b1, b2, b3) or a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) for transmitting a first logical state, for example "low", of a data signal and the third logic state on the single wire data bus (b1, b2, b3) or a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) for transmitting a second logical state, for example "high", of Data signal used. If the data line is in the first logical state, it is ignored for data transmission.

Erfindungsgemäß wird der erste logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) zur Übertragung eines ersten logischen Zustands, beispielsweise „low” eines Systemtaktsignals benutzt und der dritte oder zweite logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high” des Systemtaktsignals benutzt. Wechselt der logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) zwischen dem zweiten oder dritten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3), so wird dieser Wechsel für die Übertragung des Systemtaktes ignoriert und typischerweise weiterhin als zweiter logischer Zustand, beispielsweise „high” interpretiert.According to the invention, the first logic state on the single wire data bus (b1, b2, b3) or a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) is used to transmit a first logical state, for example "low" of a system clock signal and the third or second logic state on the single wire data bus (b1, b2, b3) or a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) for transmitting a second logical state, for example "high" of System clock signal used. The logic state on the single wire data bus (b1, b2, b3) or a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) changes between the second or third logical state on the single wire data bus (b1, b2, b3 ) or a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3), this change is ignored for the transmission of the system clock and typically continues to be interpreted as a second logic state, for example "high".

Erfindungsgemäß handelt es sich bei der offenbarten Technologie also in einer Ausprägung um ein Datenbussystem mit einer Bezugspotenzialleitung (GND) und einem Eindrahtdatenbus (b1, b2, b3) zur Übertragung von Daten zwischen einen Bus-Master (BM) und mindestens zwei Busknoten (BS1, BS2, BS3), insbesondere zu Leuchtmittel-Busknoten. Dabei ist der Eindrahtdatenbus (b1, b2, b3) durch die Busknoten (BS1, BS2, BS3) in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt. Er wird durch einen Busknoten, den abschließenden Busknoten (BS3) abgeschlossen. Jeder der Busknoten (BS1, BS2, BS3) ist bis auf einen ersten Busknoten (BS1) durch einen vorausgehenden Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem vorausgehenden Busknoten (BS1, BS2) der Busknoten (BS1, BS2, BS3) verbunden. Der eine erste Busknoten (BS1) ist durch einen vorausgehenden Eindrahtdatenbusabschnitt (b1) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit dem Bus-Master (BM) verbunden. Jeder Busknoten (BS1, BS2, BS3) ist bis auf einen abschließenden Busknoten (BS3) durch einen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem nachfolgenden Busknoten (BS3, BS4) der Busknoten (BS1, BS2, BS3) verbunden. Dies gilt nicht für den abschließenden Busknoten (B3). Der Bus-Master (BM) ist mit einer Master-Eindrahtdatenbusschnittstelle (OWM) versehen, wobei die Master-Eindrahtdatenbusschnittstelle (OWM) dazu vorgesehen ist, mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln bidirektional Daten über den Eindrahtdatenbus (b1, b2, b3) oder zumindest einen Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden als betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) bezeichnet, zu senden und von diesem zu empfangen. Der betrachtete Eindrahtdatenbusabschnitt (b1, b2, b3) umfasst dabei nur eine einzige Signalleitung. An den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) sind eine Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) eines Busknotens (BS1, BS2, BS3) der Busknoten (BS1, BS2, BS3), im Folgenden als betrachteter Busknoten bezeichnet, und ein Transfer-Gate (TG1, TG2, TG3) des betrachteten Bus-Knotens (BS1, BS2, BS3) elektrisch angeschlossen. Die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens ist dazu vorgesehen, mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln bidirektional Daten über den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu senden und von diesem zu empfangen. Das Transfer-Gate (TG1, TG2, TG3) des betrachteten Busknotens ist dazu vorgesehen, den betrachteten Eindrahtdatenbusabschnitt (b1, b2) von einem optionalen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) zu trennen und/oder mit diesem elektrisch zu verbinden. Der betrachtete Bus-Knoten (BS1, BS2, BS3) verfügt über ein erstes Transfer-Gate-Control-Register (TGCR), das dazu ausgelegt ist, das Transfer-Gate (TG1, TG2, TG3) des betrachteten Busknotens zusteuern. Der Bus-Master (BM) kann über die Master-Eindrahtdatenbusschnittstelle (OWM) und den Eindrahtdatenbus (b1, b2, b3) oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) und die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens das Transfer-Gate-Control-Register (TGCR) des betrachteten Busknotens (BS1, BS2, BS3) beschreiben. Somit ist der Bus-Master in der Lage, den Zustand des Transfer-Gates (TG1, TG2, TG3) des betrachteten Busknotens (BS1, BS2, BS3) zu steuern.According to the invention, the disclosed technology is thus in one embodiment a data bus system with a reference potential line (GND) and a single-wire data bus (b1, b2, b3) Transmission of data between a bus master (BM) and at least two bus nodes (BS1, BS2, BS3), in particular to illuminant bus nodes. In this case, the single-wire data bus (b1, b2, b3) is subdivided by the bus nodes (BS1, BS2, BS3) into at least two single-wire data bus sections (b1, b2, b3). It is terminated by a bus node, the terminating bus node (BS3). Each of the bus nodes (BS1, BS2, BS3) is, except for a first bus node (BS1), a preceding single-wire data bus section (b1, b2, b3) of the single-wire data bus sections (b1, b2, b3) with a preceding bus node (BS1, BS2) of the bus nodes (BS1, BS2, BS3). The one first bus node (BS1) is connected to the bus master (BM) through a preceding single-wire data bus section (b1) of the single-wire data bus sections (b1, b2, b3). Each bus node (BS1, BS2, BS3) is, with the exception of one terminating bus node (BS3), connected by a subsequent single-wire data bus section (b2, b3) of the single-wire data bus sections (b1, b2, b3) to a subsequent bus node (BS3, BS4) of the bus nodes (BS1, BS3). BS2, BS3). This does not apply to the terminating bus node (B3). The bus master (BM) is provided with a master single wire data bus interface (OWM), wherein the master single wire data bus interface (OWM) is provided to bidirectionally over the single wire data bus via a data bus protocol with more than two physical voltage and / or current levels. b1, b2, b3) or at least one single-wire data bus section (b1, b2, b3) of the single-wire data bus sections (b1, b2, b3), hereinafter referred to as the considered single-wire data bus section (b1, b2, b3), and to receive from this. The considered single-wire data bus section (b1, b2, b3) comprises only a single signal line. A single-wire data bus interface (OWS1, OWS2, OWS3) of a bus node (BS1, BS2, BS3) of the bus nodes (BS1, BS2, BS3), referred to below as the considered bus node, and a transfer are referred to the single-wire data bus section (b1, b2, b3) Gate (TG1, TG2, TG3) of the considered bus node (BS1, BS2, BS3) electrically connected. The single-wire data bus interface (OWS1, OWS2, OWS3) of the considered bus node is intended to bidirectionally send and receive data via the considered single-wire data bus section (b1, b2, b3) by means of a data bus protocol with more than two physical voltage and / or current levels , The transfer gate (TG1, TG2, TG3) of the considered bus node is intended to separate and / or electrically connect the considered single wire data bus section (b1, b2) from an optional subsequent single wire data bus section (b2, b3). The considered bus node (BS1, BS2, BS3) has a first transfer gate control register (TGCR), which is designed to control the transfer gate (TG1, TG2, TG3) of the considered bus node. The bus master (BM) can use the master single-wire data bus interface (OWM) and the single-wire data bus (b1, b2, b3) or the considered single-wire data bus section (b1, b2, b3) and the single-wire data bus interface (OWS1, OWS2, OWS3) of the considered bus node describe the transfer gate control register (TGCR) of the considered bus node (BS1, BS2, BS3). Thus, the bus master is able to control the state of the transfer gate (TG1, TG2, TG3) of the considered bus node (BS1, BS2, BS3).

In einer weiteren Ausprägung weist der betrachtete Busknoten (BS1, BS2, BS3) intern mindestens eine IEEE 1149 konforme Schnittstelle, auch als JTAG-Schnittstelle bekannt, auf, die über die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens mit dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) verbunden ist, sodass der Bus-Master (BM) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) diese JTAG-Schnittstelle bedienen kann. Dabei ist eine JTAG-Schnittstelle im Sinne dieser Offenbarung dadurch gekennzeichnet, dass sie einen Test-Controller (TAPC) in Form eines endlichen Automaten – auch Finite-State-Machine genannt – aufweist, der ein IEEE 1149 konformes Zustandsdiagramm entsprechend 1 und der Einleitungsbeschreibung besitzt.In another embodiment, the considered bus node (BS1, BS2, BS3) internally at least one IEEE 1149 compliant interface, also known as JTAG interface, on the one-wire data bus interface (OWS1, OWS2, OWS3) of the considered bus node with the single-wire data bus ( b1, b2, b3) or at least the single-wire data bus section (b1, b2, b3) is connected so that the bus master (BM) over the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3 ) can serve this JTAG interface. In the context of this disclosure, a JTAG interface is characterized in that it has a test controller (TAPC) in the form of a finite state machine - also called a finite state machine - which complies with an IEEE 1149-compliant state diagram 1 and the introductory description.

In einer weiteren Ausprägung ist ein erfindungsgemäßer Datenbus dadurch gekennzeichnet, dass das jeweilige Transfer-Gate-Control-Register (TGCR) des betrachteten Busknotens (BS1, BS2, BS3) mittels der mindestens einen JTAG-Test-Schnittstelle des betrachteten Busknotens (BS1, BS2, BS3) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) durch den Bus-Master (BM) beschrieben werden kann.In another embodiment, a data bus according to the invention is characterized in that the respective transfer gate control register (TGCR) of the considered bus node (BS1, BS2, BS3) by means of the at least one JTAG test interface of the considered bus node (BS1, BS2 , BS3) via the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) can be described by the bus master (BM).

In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass zumindest der betrachtete Busknoten, ein Leuchtmittel-Bus-Knoten, dazu vorgesehen ist, ihm zugeordnete Leuchtmittel, im Folgenden als betrachtete Leuchtmittel bezeichnet, in Abhängigkeit von Daten, die über den Eindrahtdatenbus (b1, b2, b3) oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) von dem Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3) übertragen werden, anzusteuern.In a further embodiment, a data bus system according to the invention is characterized in that at least the considered bus node, a light source bus node, is provided with light sources assigned to it, hereinafter referred to as light sources, in dependence on data transmitted via the single wire data bus (b1 , b2, b3) or the considered single-wire data bus section (b1, b2, b3) are transmitted from the bus master (BM) to the considered bus node (BS1, BS2, BS3).

In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungsregister (ILR) als Datenregister (DR) der JTAG-Schnittstelle des betrachteten Busknotens umfasst, von dessen zumindest zeitweiligem Inhalt zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel, insbesondere in Helligkeit und/oder Farbtemperatur, durch den betrachteten Busknotens mittels der PWM-Einheiten (PWM1, PWM2, PWM3) des betrachteten Busknotens abhängt.In a further embodiment, a data bus system according to the invention is characterized in that the JTAG interface of the considered bus node comprises at least one illumination register (ILR) as data register (DR) of the JTAG interface of the considered bus node, at least temporarily controlling the control of the considered Bulbs, especially in brightness and / or color temperature, by the considered bus node by means of the PWM units (PWM1, PWM2, PWM3) depends on the considered bus node.

In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungskontrollregister (ILCR) als Datenregister (DR) der JTAG-Schnittstelle des betrachteten Busknotens und ein Beleuchtungsregister (ILR) als Datenregister (DR) der JTAG-Schnittstelle des betrachteten Busknotens umfasst. Zumindest von Teilen des Inhalts des Beleuchtungskontrollregisters (ILCR) hängt ab, ob das Beleuchtungsregister (ILR) über die JTAG-Schnittstelle mittels des kombinierten TMS-TDI-Signals (TMS_TDI) der JTAG-Schnittstelle des betrachteten Busknotens oder einen separaten Dateneingang (SILDI) des betrachteten Busknotens die seriellen Beleuchtungsdaten zur Steuerung der Ansteuerung der betrachteten Leuchtmittel von dem Bus-Master (BM) oder einem anderen Busknoten erhält. Vom dem zumindest zeitweiligen Inhalt des Beleuchtungsregisters (ILR) hängt in diesem Fall zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel durch den betrachteten Bus-Knoten ab.In another embodiment, a data bus system according to the invention is characterized in that the JTAG interface of the considered bus node at least one lighting control register (ILCR) as a data register (DR) of the JTAG interface of the considered bus node and a lighting register (ILR) as a data register (DR) of the JTAG Interface of the considered bus node comprises. At least part of the contents of the lighting control register (ILCR) depends on whether the lighting register (ILR) is connected via the JTAG interface by means of the combined TMS TDI signal (TMS_TDI) of the JTAG interface of the considered bus node or a separate data input (SILDI) of the considered bus node receives the serial illumination data for controlling the control of the light source considered by the bus master (BM) or another bus node. From the at least temporary content of the lighting register (ILR) depends in this case, at least temporarily, the control of the light source considered by the considered bus node.

Das erfindungsgemäße Datenbussystem ist mit einer Bezugspotenzialleitung (GND) und einem Eindrahtdatenbus (b1, b2, b3) zur Übertragung von Daten zwischen einen Bus-Master (BM) und mindestens zwei Busknoten (BS1, BS2, BS3), insbesondere Leuchtmittel-Bus-Knoten, versehen. Dabei wird der Eindrahtdatenbus (b1, b2, b3) durch die Busknoten (BS1, BS2, BS3) in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt. Er wird durch einen Busknoten, den abschließenden Busknoten (BS3) abgeschlossen. Jeder der Busknoten (BS1, BS2, BS3) bis auf einen ersten Busknoten (BS1) wird durch einen vorausgehenden Eindrahtdatenbusabschnitt (b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem vorausgehenden Busknoten (BS1, BS2) der Busknoten (BS1, BS2, BS3) verbunden. Der eine erste Busknoten (BS1) wird durch einen vorausgehenden Eindrahtdatenbusabschnitt (b1) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit dem Bus-Master (BM) verbunden. Jeder Busknoten (BS1, BS2, BS3) bis auf den abschließenden Busknoten (BS3) ist durch einen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem nachfolgenden Busknoten (BS3, BS4) der Busknoten (BS1, BS2, BS3) verbunden. Das Datenbussystem verfügt über den Bus-Master (BM) mit einer Master-Eindrahtdatenbusschnittstelle (OWM). Die Master-Eindrahtdatenbusschnittstelle (OWM) ist dabei wie beschrieben dazu vorgesehen, mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln bidirektional Daten über den Eindrahtdatenbus (b1, b2, b3) oder zumindest einen Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden als betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) bezeichnet, zu senden und von diesem zu empfangen. Der betrachtete Eindrahtdatenbusabschnitt (b1, b2, b3) umfasst nur eine einzige Signalleitung. An den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) ist eine Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) eines Busknotens (BS1, BS2, BS3) der Busknoten (BS1, BS2, BS3), im Folgenden als betrachteter Busknoten bezeichnet, elektrisch angeschlossen. Die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens ist dazu vorgesehen mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln Daten von dem den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu empfangen. Der betrachtete Busknoten (BS1, BS2, BS3) umfasst ein Adressregister (BKADR) als Datenregister (DR) einer JTAG-Schnittstelle, das durch den Bus-Master (BM) vorzugsweise nur bei geöffnetem Transfer-Gate (TG) beschrieben werden kann und von dessen Inhalt und vom Inhalt des Senderegisters (SR) der JTAG-Schnittstelle des Busknotens abhängt, ob die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens Daten zu dafür vorgesehenen Zeitpunkten und/oder nach Übersendung spezifischer Daten, beispielsweise einer Sendeadresse für die Senderegister (SR) der Busknoten, durch den Bus-Master (BM) oder einen anderen Busknoten der Busknoten (BS1, BS2, BS3) auf den Eindrahtdatenbus (b1, b2, b3) und/oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) Daten ausgeben darf. Die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens ist dazu vorgesehen, mittels eines Datenbusprotokolls mit mindestens zwei physikalischen Spannungs- und/oder Strompegeln Daten über den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu senden.The data bus system according to the invention is provided with a reference potential line (GND) and a single-wire data bus (b1, b2, b3) for transmitting data between a bus master (BM) and at least two bus nodes (BS1, BS2, BS3), in particular illuminant bus nodes , Mistake. In this case, the single-wire data bus (b1, b2, b3) is subdivided by the bus nodes (BS1, BS2, BS3) into at least two single-wire data bus sections (b1, b2, b3). It is terminated by a bus node, the terminating bus node (BS3). Each of the bus nodes (BS1, BS2, BS3) except for a first bus node (BS1) is connected by a preceding single-wire data bus section (b2, b3) of the single-wire data bus sections (b1, b2, b3) to a preceding bus node (BS1, BS2) of the bus nodes (BS1 , BS2, BS3). The one first bus node (BS1) is connected to the bus master (BM) through a preceding single wire data bus section (b1) of the single wire data bus sections (b1, b2, b3). Each bus node (BS1, BS2, BS3) except for the terminating bus node (BS3) is connected by a subsequent single-wire data bus section (b2, b3) of the single-wire data bus sections (b1, b2, b3) to a subsequent bus node (BS3, BS4) of the bus nodes (BS1, BS3). BS2, BS3). The data bus system has the bus master (BM) with a master single wire data bus interface (OWM). As described, the master single-wire data bus interface (OWM) is provided to bidirectionally over the single-wire data bus (b1, b2, b3) or at least one single-wire data bus section (b1, b2, b3) via a data bus protocol with more than two physical voltage and / or current levels ) of the single-wire data bus sections (b1, b2, b3), hereinafter referred to as the considered single-wire data bus section (b1, b2, b3), and to receive from this. The considered single-wire data bus section (b1, b2, b3) comprises only a single signal line. A single-wire data bus interface (OWS1, OWS2, OWS3) of a bus node (BS1, BS2, BS3) of the bus nodes (BS1, BS2, BS3), referred to below as the considered bus node, is electrically connected to the single-wire data bus section (b1, b2, b3) under consideration. The single-wire data bus interface (OWS1, OWS2, OWS3) of the considered bus node is intended to receive data from the single-wire data bus section under consideration (b1, b2, b3) by means of a data bus protocol with more than two physical voltage and / or current levels. The considered bus node (BS1, BS2, BS3) comprises an address register (BKADR) as a data register (DR) of a JTAG interface, which can be described by the bus master (BM) preferably only when the transfer gate (TG) and opened by the content of which depends on the contents of the transmitter register (SR) of the JTAG interface of the bus node, whether the single-wire data bus interface (OWS1, OWS2, OWS3) of the considered bus node data at designated times and / or after sending specific data, such as a transmission address for the transmit registers (SR) the bus node, by the bus master (BM) or another bus node of the bus nodes (BS1, BS2, BS3) on the single-wire data bus (b1, b2, b3) and / or the considered single-wire data bus section (b1, b2, b3) May output data. The single-wire data bus interface (OWS1, OWS2, OWS3) of the considered bus node is intended to transmit data via the data wire bus section (b1, b2, b3) under consideration by means of a data bus protocol with at least two physical voltage and / or current levels.

In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass der betrachtete Busknoten (BS1, BS2, BS3) intern mindestens eine IEEE 1149 konforme Schnittstelle, auch als JTAG-Schnittstelle bekannt, aufweist, die über die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens mit dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) verbunden ist, sodass der Bus-Master (BM) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) diese JTAG-Schnittstelle bedienen kann. Dabei ist eine JTAG-Schnittstelle im Sinne dieser Offenbarung dadurch gekennzeichnet, dass sie einen Test-Controller (TAPC) in Form eines endlichen Automaten – auch Finite-State-Machine genannt – aufweist, der ein IEEE1149 konformes Zustandsdiagramm entsprechend 1 besitzt. In a further embodiment, a data bus system according to the invention is characterized in that the considered bus node (BS1, BS2, BS3) internally has at least one IEEE 1149-compliant interface, also known as JTAG interface, which communicates via the single-wire data bus interface (OWS1, OWS2, OWS3). of the considered bus node is connected to the single-wire data bus (b1, b2, b3) or at least the single-wire data bus section (b1, b2, b3) so that the bus master (BM) looks over the single-wire data bus (b1, b2, b3) or at least the one Single wire data bus section (b1, b2, b3) can serve this JTAG interface. In the context of this disclosure, a JTAG interface is characterized in that it has a test controller (TAPC) in the form of a finite state machine - also called a finite state machine - which complies with an IEEE1149-compliant state diagram 1 has.

In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass an den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) ein Transfer-Gate (TG1, TG2, TG3) des betrachteten Bus-Knotens (BS1, BS2, BS3) elektrisch angeschlossen ist. Das Transfer-Gate (TG1, TG2, TG3) des betrachteten Busknotens ist dazu vorgesehen, den betrachteten Eindrahtdatenbusabschnitt (b1, b2) von dem optionalen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) zu trennen und/oder mit diesem elektrisch zu verbinden. Der betrachtete Bus-Knoten (BS1, BS2, BS3) verfügt über ein Transfer-Gate-Control-Register (TGCR) als Datenregister (DR) der JTAG-Schnittstelle, das dazu ausgelegt ist, das Transfer-Gate (TG1, TG2, TG3) zusteuern. Das jeweilige Transfer-Gate-Control-Register (TGCR) des betrachteten Busknotens (BS1, BS2, BS3) kann mittels der mindestens einen JTAG-Test-Schnittstelle des betrachteten Busknotens (BS1, BS2, BS3) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) zumindest durch den Bus-Master (BM) beschrieben werden.In a further embodiment, a data bus system according to the invention is characterized in that a transfer gate (TG1, TG2, TG3) of the considered bus node (BS1, BS2, BS3) is electrically connected to the considered single-wire data bus section (b1, b2, b3). The transfer gate (TG1, TG2, TG3) of the considered bus node is intended to separate and / or electrically connect the considered single wire data bus section (b1, b2) from the optional subsequent single wire data bus section (b2, b3). The considered bus node (BS1, BS2, BS3) has a transfer gate control register (TGCR) as a data register (DR) of the JTAG interface, which is designed to the transfer gate (TG1, TG2, TG3 ) to head. The respective transfer gate control register (TGCR) of the considered bus node (BS1, BS2, BS3) can be connected via the single-wire data bus (b1, b2, B3) via the at least one JTAG test interface of the considered bus node (BS1, BS2, BS3). b3) or at least the single-wire data bus section (b1, b2, b3) considered at least by the bus master (BM).

In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass zumindest der betrachtete Busknoten, ein Leuchtmittel-Bus-Knoten, dazu vorgesehen ist, ihm zugeordnete Leuchtmittel (LM), im Folgenden als betrachtete Leuchtmittel (LM) bezeichnet, in Abhängigkeit von Daten, die über den Eindrahtdatenbus (b1, b2, b3) oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) von dem Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3) übertragen werden, anzusteuern.In a further embodiment, a data bus system according to the invention is characterized in that at least the considered bus node, a light source bus node, is provided with light sources (LM) assigned to it, referred to below as light sources (LM), depending on data. which are transmitted via the single-wire data bus (b1, b2, b3) or the single-wire data bus section (b1, b2, b3) considered by the bus master (BM) to the considered bus node (BS1, BS2, BS3).

In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungsregister (ILR) als Datenregister (DR) der JTAG-Schnittstelle des betrachteten Busknotens umfasst, von dessen zumindest zeitweiligem Inhalt zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel (LM) durch den betrachteten Busknotens abhängt. Dies kann z. B. den Duty-Cycle, die Amplitude, die Frequenz und andere Parameter der PWM-Ansteuerung betreffen.In a further embodiment, a data bus system according to the invention is characterized in that the JTAG interface of the considered bus node comprises at least one illumination register (ILR) as data register (DR) of the JTAG interface of the considered bus node, at least temporarily controlling the control of the considered Illuminant (LM) depends on the considered bus node. This can be z. As the duty cycle, the amplitude, the frequency and other parameters of PWM control concern.

In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungskontrollregister (ILCR) als Datenregister der JTAG-Schnittstelle des betrachteten Busknotens und ein Beleuchtungsregister (ILR) als Datenregister der JTAG-Schnittstelle des betrachteten Busknotens umfasst. Zumindest von Teilen des Inhalts des Beleuchtungskontrollregisters (ILCR) hängt ab, ob das Beleuchtungsregister (ILR) über die Testdatenschnittstelle (TMS_TDI) der JTAG-Schnittstelle des betrachteten Busknotens oder einen separaten Dateneingang (SILDI) des betrachteten Busknotens die vorzugsweise seriellen Beleuchtungsdaten zur Steuerung der Ansteuerung der betrachteten Leuchtmittel von dem Bus-Master oder einem anderen Busknoten erhält. Vom dem zumindest zeitweiligem Inhalt des Beleuchtungsregisters (ILR) hängt dabei zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel (LM) durch den betrachteten Bus-Knoten ab.In a further embodiment, a data bus system according to the invention is characterized in that the JTAG interface of the considered bus node comprises at least one lighting control register (ILCR) as a data register of the JTAG interface of the considered bus node and a lighting register (ILR) as a data register of the JTAG interface of the considered bus node , At least part of the contents of the lighting control register (ILCR) depends on whether the lighting register (ILR) via the test data interface (TMS_TDI) of the JTAG interface of the considered bus node or a separate data input (SILDI) of the considered bus node, preferably the serial illumination data to control the control the considered light source receives from the bus master or another bus node. From the at least temporary content of the lighting register (ILR), the control of the light source (LM) under consideration by the considered bus node depends at least temporarily.

Eine erfindungsgemäße JTAG Schnittstelle eines Busknotens (BS1, BS2, BS3) zur Steuerung der Ansteuerung von Leuchtmitteln (LM) durch einen Busknoten (BS1, BS2, BS3) einer Leuchtkette ist erfindungsgemäß dadurch gekennzeichnet, dass sie mindestens ein Beleuchtungsregister (ILR) als Datenregister (DR) dieser JTAG-Schnittstelle umfasst, von dessen zumindest zeitweiligem Inhalt zumindest zeitweilig die Ansteuerung der Leuchtmittel (LM) durch den Busknoten (BS1, BS2, BS3) abhängt. Wie zuvor ist eine JTAG-Schnittstelle dadurch gekennzeichnet, dass der Test-Controller (TAPC) ein Zustandsdiagramm entsprechend dem IEEE 1149 Standard (siehe auch 1) und insbesondere einem oder mehreren dessen Unterstandards IEEE 1149.1 bis IEEE 1149.8 und deren Weiterentwicklungen umfasst. Diese Definition des Kennzeichens einer JTAG-Schnittstelle gilt für das ganze Dokument.A JTAG interface according to the invention of a bus node (BS1, BS2, BS3) for controlling the activation of light sources (LM) by a bus node (BS1, BS2, BS3) of a light chain is characterized in that it comprises at least one illumination register (ILR) as data register ( DR) of this JTAG interface, whose at least temporary content at least temporarily depends on the control of the lighting means (LM) by the bus node (BS1, BS2, BS3). As before, a JTAG interface is characterized in that the test controller (TAPC) is a state diagram according to the IEEE 1149 standard (see also 1 ) and in particular one or more of its sub-standards IEEE 1149.1 to IEEE 1149.8 and their further developments. This definition of the tag of a JTAG interface applies to the entire document.

Ein erfindungsgemäßes Verfahren zur Ansteuerung eines Leuchtmittels (LM) mittels einer elektrischen Regelvorrichtung innerhalb eines Busknotens (BS1, BS2, BS3) von mehreren Busknoten (BS1, BS2, BS3), des betrachteten Busknotens, umfasst danach folgende Schritte: Übertragung von Steuerdaten für die Einstellung von Leuchtwerten für mindestens ein Leuchtmittel durch Ansteuerung eines JTAG-Controllers (TAPC) einer JTAG-Schnittstelle innerhalb des betrachteten Busknotens (BSn), der mindestens ein Leuchtmittel (LM) mit steuerbarer elektrischer Energie in Abhängigkeit von diesen Steuerdaten versorgt. Dabei ist die JTAG-Schnittstelle wieder – wie in dieser gesamten Offenbarung – dadurch gekennzeichnet, dass der Test-Controller (TAPC) ein Zustandsdiagramm entsprechend dem IEEE 1149 Standard und/oder insbesondere einem oder mehreren der Unterstandards IEEE 1149.1 bis IEEE 1149.8 und deren Weiterentwicklungen umfasst.An inventive method for controlling a light source (LM) by means of an electrical control device within a bus node (BS1, BS2, BS3) of several bus nodes (BS1, BS2, BS3), the considered bus node, then comprises the following steps: transmission of control data for the setting of luminous values for at least one luminous means by controlling a JTAG controller (TAPC) of a JTAG interface within the considered bus node (BS n ), which supplies at least one light source (LM) with controllable electrical energy as a function of this control data. The JTAG interface is again - as in this entire disclosure - characterized in that the test controller (TAPC) comprises a state diagram according to the IEEE 1149 standard and / or in particular one or more of the sub-standards IEEE 1149.1 to IEEE 1149.8 and their further developments ,

Eine erfindungsgemäße JTAG-Schnittstelle zur Steuerung der Ansteuerung von Leuchtmitteln durch einen Busknoten (BS1, BS2, BS3) einer Leuchtkette kann auch so gekennzeichnet werden, dass sie mindestens ein Beleuchtungskontrollregister (ILCR) als Datenregister der JTAG-Schnittstelle und ein Beleuchtungsregister (ILR) als Datenregister der JTAG-Schnittstelle umfasst. Zumindest von Teilen des Inhalts des Beleuchtungskontrollregisters (ILCR) hängt dann erfindungsgemäß ab, ob das Beleuchtungsregister (ILR) über die Testdatenschnittstelle (TMS_TDI) der JTAG-Schnittstelle oder einen separaten Dateneingang (SILDI) die Beleuchtungsdaten zur Steuerung der Ansteuerung der Leuchtmittel durch den Busknoten erhält. Diese Register können auch Teilregister des Instruktionsregisters (IR) oder eines anderen Datenregisters der JTAG-Schnittstelle sein. Die separate Realisierung ist aber in der Regel vorzuziehen. Vom zumindest zeitweiligen Inhalt des Beleuchtungsregisters (ILR) hängt dann zumindest zeitweilig die Ansteuerung der Leuchtmittel durch den Busknoten (BS1, BS2, BS3) ab. Dabei ist wie zuvor wieder die JTAG-Schnittstelle dadurch gekennzeichnet, dass sie einen Test-Controller (TAPC) umfasst, der ein Zustandsdiagramm entsprechend dem IEEE 1149 Standard und insbesondere einem oder mehreren der Unterstandards IEEE 1149.1 bis IEEE 1149.8 und deren Weiterentwicklungen aufweist.A JTAG interface according to the invention for controlling the activation of lighting means by a bus node (BS1, BS2, BS3) of a light chain can also be characterized by having at least one lighting control register (ILCR) as the data register of the JTAG interface and a lighting register (ILR) as Data register of the JTAG interface includes. At least parts of the contents of the According to the invention, the lighting control register (ILCR) then depends on whether the lighting register (ILR) receives the illumination data for controlling the activation of the lighting means by the bus node via the test data interface (TMS_TDI) of the JTAG interface or a separate data input (SILDI). These registers may also be sub-registers of the Instruction Register (IR) or other data register of the JTAG interface. The separate implementation is usually preferable. From at least temporary content of the lighting register (ILR) then depends at least temporarily the control of the lighting means by the bus node (BS1, BS2, BS3). As before, the JTAG interface is again characterized in that it comprises a test controller (TAPC) which has a state diagram according to the IEEE 1149 standard and in particular one or more of the substandards IEEE 1149.1 to IEEE 1149.8 and their further developments.

Ein erfindungsgemäßer Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) weist eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und einen Eindrahtdatenbus (b1, b2, b3) zur Datenübertragung und zur Systemtaktübertragung zwischen dem Bus-Master (BM) und den Busknoten (BS1, BS2, BS3) auf. Dabei wird der Eindrahtdatenbus (b1, b2, b3) durch die Busknoten (BS1, BS2, BS3) in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt. Jeder dieser Busknoten (BS1, BS2, BS3) ist bis auf einen ersten Busknoten (BS1) über einen vorausgehenden Eindrahtdatenbusabschnitt (b1, b2, b3) mit einem vorausgehenden Busknoten (BS1, BS2) der Busknoten (B1, B2, B3) verbunden. Der erste Busknoten (BS1) ist über einen vorausgehenden Eindrahtdatenbusabschnitt (b1) mit dem Bus-Master (BM) verbunden. Jeder dieser Busknoten (BS1, BS2, BS3) ist bis auf einen abschließenden Busknoten (BS3) über einen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) mit einem nachfolgenden Busknoten (BS2, BS3) verbunden. Dies gilt, wenn der Busknoten nicht der letzte Busknoten (B3) der Kette der Busknoten (BS1, BS2, BS3) vom Bus-Master (BM) aus in der Folge der Busknoten (BS1, BS2, BS3) ist. Über den Eindrahtdatenbus (b1, b2, b3) oder zumindest über einen Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) genannt, werden bidirektional Daten zwischen dem Bus-Master (BM) und einem Busknoten (BS1 BS2, BS3), im Folgenden betrachteter Busknoten (BS1, BS2, BS3) genannt, übertragen oder können übertragen werden. Über den Eindrahtdatenbus (b1, b2, b3) oder zumindest über den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) wird ein Systemtakt mit einer Systemtaktperiode (T), die in mindestens eine erste Halbtaktperiode (T1H) und eine zweite Halbtaktperiode (T2H) unterteilt ist, die eine unterschiedliche zeitliche Dauer haben können, vom Bus-Master (M) zu dem betrachteten Busknoten (BS1, BS2, BS3) zusätzlich übertragen. Mindestens der betrachtete Busknoten (BS1, BS2, BS3) verfügt über eine erste Einrichtung, insbesondere einen ersten Komparator (C2H), der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals (V2H), vergleicht. Der betrachtete Busknoten verfügt über eine zweite Einrichtung, insbesondere einen zweiten Komparator (C2L), der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einem zweiten Schwellwert, insbesondere dem eines zweiten Schwellwertsignals (V2L), vergleicht. Der erste Schwellwert ist dabei vom zweiten Schwellwert verschieden. Der erste und zweite Schwellwert definieren dabei zwischen der Betriebsspannung (VIO, VIO1, VIO2) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (VB1, VB2, VB3). Dabei wird ein mittlerer Spannungsbereich als zweiter Spannungsbereich (VB2) von einem ersten Spannungsbereich (VB1) nach oben oder unten hin begrenzt. Der zweite Spannungsbereich (VB2) wird nach unten oder oben hin aber andersherum als beim ersten Spannungsbereich (VB1) durch einen dritten Spannungsbereich (VB3) begrenzt. Dabei werden Daten auf dem betrachteten Eindrahtdatenbusabschnitt (b2, b3) in zeitlich beabstandeten oder aufeinander folgenden Zeitschlitzpaketen mit jeweils einer Dauer einer Systemtaktperiode (T) mit zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) übertragen. Ein erster Zeitschlitz (TIN0) und ein zweiter Zeitschlitz (TIN1) enthalten zumindest ein Kontrolldatum und/oder ein erstes Datum, das jeweils vom Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3) übertragen wird, wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149.14 Draht Testdatenbusses oder zu einem anderen Unterstandard des IEEE 1149 Standards kompatibel sein können, und wobei der betrachtete Busknoten (BS1, BS2, BS3) das Kontrolldatum und das erste Datum empfängt. Ein dritter Zeitschlitz (TDO) enthält ein zweites Datum, das der betrachtete Busknoten (BS1, BS2, BS3) zum Bus-Master (BM) überträgt, wobei der Bus-Master (BM) dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (VB2) und dritten Spannungsbereich (VB3) übertragen wird. Die Übertragung der Daten erfolgt in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Systemtaktperiode (T). Der Systemtakt wird durch ein Taktsignal im ersten Spannungsbereich (VB1) während der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Systemtaktperiode (T) übertragen.A data bus according to the invention between a first sub-device, the bus master (BM), and at least two further sub-devices, the bus node (BS1, BS2, BS3) has a reference potential line (GND) with a reference potential (V 0 ) and a single-wire data bus (b1, b2, b3) for data transmission and system clock transmission between the bus master (BM) and the bus nodes (BS1, BS2, BS3). In this case, the single-wire data bus (b1, b2, b3) is subdivided by the bus nodes (BS1, BS2, BS3) into at least two single-wire data bus sections (b1, b2, b3). Each of these bus nodes (BS1, BS2, BS3) is connected, except for a first bus node (BS1), via a preceding single-wire data bus section (b1, b2, b3) to a preceding bus node (BS1, BS2) of the bus nodes (B1, B2, B3). The first bus node (BS1) is connected to the bus master (BM) via a preceding single wire data bus section (b1). Each of these bus nodes (BS1, BS2, BS3) is connected to a subsequent bus node (BS3) via a subsequent single-wire data bus section (b2, b3) to a subsequent bus node (BS2, BS3). This applies if the bus node is not the last bus node (B3) of the chain of bus nodes (BS1, BS2, BS3) from the bus master (BM) in the sequence of bus nodes (BS1, BS2, BS3). Via the single-wire data bus (b1, b2, b3) or at least via a single-wire data bus section (b1, b2, b3) of the single-wire data bus sections (b1, b2, b3), referred to below as the single-wire data bus section (b1, b2, b3), data is bidirectionally interpolated between the Bus master (BM) and a bus node (BS1 BS2, BS3), hereinafter referred to as the bus node (BS1, BS2, BS3) called, transmitted or can be transmitted. Via the single-wire data bus (b1, b2, b3) or at least over the single-wire data bus section (b1, b2, b3) considered, a system clock having a system clock period (T) which is generated in at least a first half-clock period (T 1H ) and a second half-clock period (T 2H ), which may have a different duration, additionally transmitted from the bus master (M) to the considered bus node (BS1, BS2, BS3). At least the considered bus node (BS1, BS2, BS3) has a first device, in particular a first comparator (C 2H ), the signal level in the form of a signal voltage between the reference potential (V 0 ) of the reference potential line (GND) and the potential of the considered Single wire data bus section (b1, b2, b3) with a first threshold, in particular that of a first threshold signal (V 2H ), compares. The considered bus node has a second device, in particular a second comparator (C 2L ), which has the signal level in the form of a signal voltage between the reference potential (V 0 ) of the reference potential line (GND) and the potential of the considered single-wire data bus section (b1, b2, b3). with a second threshold, in particular that of a second threshold signal (V 2L ), compares. The first threshold is different from the second threshold. The first and second threshold values define between the operating voltage (V IO , V IO1 , V IO2 ) and the reference potential (V 0 ) of the reference potential line (GND) three signal voltage ranges (V B1 , V B2 , V B3 ). In this case, a mean voltage range is limited as a second voltage range (V B2 ) from a first voltage range (V B1 ) upwards or downwards. The second voltage range (V B2 ) is limited to the bottom or top but the other way around than the first voltage range (V B1 ) by a third voltage range (V B3 ). In this case, data on the single-wire data bus section (b2, b3) under consideration is transmitted in time-spaced or successive time-slot packets each having a duration of one system clock period (T) with at least three consecutive time slots (TIN0, TIN1, TDO). A first time slot (TIN0) and a second time slot (TIN1) contain at least one control data and / or a first data transmitted from the bus master (BM) to the considered bus node (BS1, BS2, BS3), the control data and in particular, the first datum may be compatible with the data of the IEEE 1149.14 wire test data bus or with another substandard of the IEEE 1149 standard, and wherein the considered bus node (BS1, BS2, BS3) receives the control datum and the first datum. A third time slot (TDO) contains a second datum which transmits the considered bus node (BS1, BS2, BS3) to the bus master (BM), the bus master (BM) receiving this second datum and the second datum only in the second voltage range (V B2 ) and third voltage range (V B3 ) is transmitted. The transmission of the data takes place in a half-clock period of the at least two half-clock periods (T 1H , T 2H ) of a system clock period (T). The system clock is transmitted by a clock signal in the first voltage range (V B1 ) during the respective other half-clock period of the at least two half-clock periods (T 1H , T 2H ) of the system clock period (T).

In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass mindestens drei logische Zustände beim bidirektionalen Senden der Daten auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch den Bus-Master (BM) und die Busknoten (BS1, BS2, BS3) verwendet werden. In another embodiment of the invention, the data bus according to the invention between a first subdevice, the bus master (BM), and further at least two subdevices, the bus node (BS1, BS2, BS3) characterized in that at least three logic states in bidirectional transmission of the data on the single-wire data bus (b1, b2, b3) or at least the single-wire data bus section (b1, b2, b3) under consideration by the bus master (BM) and the bus nodes (BS1, BS2, BS3).

In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass ein erster der mindestens drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch einen ersten dominanten Schalter (S1L) des Bus-Masters (BM) erzeugt wird, der das Potenzial des Eindrahtdatenbusses (b1, b2, b3 ) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) in den ersten Spannungsbereich (VB1) zwingt.In another embodiment of the invention, the data bus according to the invention between a first sub-device, the bus master (BM), and further at least two sub-devices, the bus node (BS1, BS2, BS3) characterized in that a first of the at least three logical states is generated on the single-wire data bus (b1, b2, b3) or at least the single-wire data bus section (b1, b2, b3) considered by a first dominant switch (S 1L ) of the bus master (BM), which detects the potential of the single-wire data bus (b1, b2 , b3) or at least of the considered single-wire data bus section (b1, b2, b3) forces into the first voltage range (V B1 ).

In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass ein zweiter der mindestens drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch Einschalten einer ersten schaltbaren Stromquelle (I1, S1H) in dem Bus-Master (BM) und/oder durch Einschalten einer zweiten schaltbaren Stromquelle (I2, S2H) in dem Bus-Knoten (BS1, BS2, BS3) erzeugt wird, siehe 3.In another embodiment of the invention, the data bus according to the invention between a first sub-device, the bus master (BM), and further at least two sub-devices, the bus node (BS1, BS2, BS3) characterized in that a second of the at least three logical states on the single wire data bus (b1, b2, b3) or at least the considered single wire data bus section (b1, b2, b3) by switching on a first switchable current source (I 1 , S 1H ) in the bus master (BM) and / or by switching on a second one switchable current source (I 2 , S 2H ) is generated in the bus node (BS1, BS2, BS3), see 3 ,

In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass das Einschalten der ersten schaltbaren Stromquelle (I1, S1H) in dem Bus-Master (BM) und/oder das Einschalten der zweiten schaltbaren Stromquelle (I2, S2H) in dem Bus-Knoten (BS1, BS2, BS3) das Potenzial auf dem Eindrahtdatenbus oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf ein Potenzial im dritten Spannungsbereich (VB3) zwingt sofern der erste dominante Schalter (S1L) des Bus-Masters (BM) nicht eingeschaltet ist, der das Potenzial des Eindrahtdatenbusses oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1) bei Einschalten in den ersten Spannungsbereich zwingt und die schaltbaren Stromquellen (I1, S1H, I2, S2H) überschreibt.In another embodiment of the invention, the data bus according to the invention between a first sub-device, the bus master (BM), and further at least two sub-devices, the bus node (BS1, BS2, BS3) characterized in that the switching of the first switchable current source ( I 1 , S 1H ) in the bus master (BM) and / or turning on the second switchable current source (I 2 , S 2H ) in the bus node (BS1, BS2, BS3) the potential on the single wire data bus or at least the considered single wire data bus section (b1, b2, b3) to a potential in the third voltage range (V B3 ) forces unless the first dominant switch (S 1L ) of the bus master (BM) is turned on, the potential of the single wire data bus or at least the considered single wire data bus section (b1) forces into the first voltage range when switching on and overwrites the switchable current sources (I 1 , S 1H , I 2 , S 2H ).

In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass ein dritter der mindestens drei logischen Zustände auf der dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch einen Pull-Schaltkreis (R0H, R0L) erzeugt wird, wenn keiner der anderen logischen Zustände vorliegt, indem der Pull-Schaltkreis (R0H, R0L) das Potenzial des Eindrahtdatenbusses oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) auf ein mittleres Potenzial (VM) im zweiten Spannungsbereich (VB3) bringt.In another embodiment of the invention, the data bus according to the invention between a first sub-device, the bus master (BM), and further at least two sub-devices, the bus node (BS1, BS2, BS3) characterized in that a third of the at least three logic states on which the single-wire data bus (b1, b3, b3) or at least the single-wire data bus section (b1, b2, b3) considered is generated by a pull circuit (R 0H , R 0L ), if none of the other logical states are present, by the pull Circuit (R 0H , R 0L ) brings the potential of the single wire data bus or at least the considered single wire data bus section (b1, b2, b3) to a mean potential (VM) in the second voltage range (V B3 ).

In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass Wechsel vom einen zweiten oder einen dritten logischen Zustand auf dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der einen Seite zum einen ersten logischen  Zustand auf dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Taktsignals benutzt werden.In another embodiment of the invention, the data bus according to the invention between a first sub-device, the bus master (BM), and further at least two sub-devices, the bus node (BS1, BS2, BS3) characterized in that the change from a second or a third logic state on the single wire data bus (b1, b3, b3) or at least the considered single wire data bus section (b1, b2, b3) on the one hand to a first logical state on the single wire data bus (b1, b3, b3) or at least the single wire data bus section (b1 , b2, b3) on the other side and changes in the reverse direction to transmit a clock signal.

In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass Wechsel vom einen ersten oder einen zweiten logischen Zustand auf dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der einen Seite zum einen dritten logischen  Zustand auf dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Datensignals vom Bus-Master (BM) zum betrachteten Busknoten und/oder von dem betrachteten Busknoten zum Bus-Master (BM) benutzt werden.In another embodiment of the invention, the data bus according to the invention between a first sub-device, the bus master (BM), and further at least two sub-devices, the bus node (BS1, BS2, BS3) characterized in that the change from a first or a second logic state on the single wire data bus (b1, b3, b3) or at least the considered single wire data bus section (b1, b2, b3) on the one hand to a third logical state on the single wire data bus (b1, b3, b3) or at least the single wire data bus section (b1 , b2, b3) on the other side and changes in the reverse direction for transmitting a data signal from the bus master (BM) to the considered bus node and / or from the considered bus node to the bus master (BM).

In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass die Daten in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) eines Zeitschlitzes übertragen werden und der Systemtakt in einer anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) eines Zeitschlitzes übertragen wird, wobei ein Zeitschlitzpaket eine Länge einer Systemtaktperiode (T) mit mindestens zwei Halbtaktperioden (T1H, T2H) aufweist.In another embodiment of the invention, the data bus according to the invention between a first sub-device, the bus master (BM), and further at least two sub-devices, the bus node (BS1, BS2, BS3) characterized in that the data in a half-clock period the at least two half-clock periods (T 1H , T 2H ) of one time slot are transmitted and the system clock is transmitted in a different half-clock period of the at least two half-clock periods (T 1H , T 2H ) of a timeslot, wherein a timeslot packet has a length of one system clock period (T) of at least two half-clock periods (T 1H , T 2H ) has.

Ein erfindungsgemäßer Datenbus erstreckt sich zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3), wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und einen Eindrahtdatenbus (b1, b2, b3) mit einer einzelnen Datenleitung aufweist, der durch die Busknoten (BS1, BS2, BS3) in mehrere Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch einen letzten Busknoten (BS3) der Busknoten (BS1, BS2, BS3), den abschließenden Busknoten (BS3), abgeschlossen wird und kann auch wie folgt gekennzeichnet werden: Der Bus-Master (BM) weist eine Master-Eindrahtdatenbusschnittstelle (OWM) auf. Die Master-Eindrahtdatenbusschnittstelle (OWM) weist weiter eine erste schaltbare Spannungsquelle (S1L) mit einem ersten Innenwiderstand auf, die den Eindrahtdatenbus (b1, b2, b3) oder zumindest einen Eindrahtdatenbusabschnitt (b1, b2, b3), im Folgenden betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) genannt, mit einem ersten Potenzial (V0) verbinden kann. Die Master-Eindrahtdatenbusschnittstelle (OWM) weist eine zweite schaltbare Spannungsquelle (S1H, I1) mit einem zweiten Innenwiderstand auf, die zumindest den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) oder den Eindrahtdatenbus (b1, b2, b3) mit einem zweiten Potenzial (VIO1) verbinden kann, wobei die zweite schaltbare Spannungsquelle auch eine Stromquelle (S1H, I1) mit einem zweiten Innenwiderstand (R1H) und dem Stromwert (I1 = VIO1/R1H) sein kann. Zumindest einer der Busknoten (BS1, BS2, BS3), im Folgenden als betrachteter Busknoten bezeichnet, weist eine Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3), im Folgenden mit betrachteter Eindrahtdatenbusschnittstelle bezeichnet, auf. Zumindest diese betrachtete Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens weist eine dritte schaltbare Spannungsquelle (S2H, I2) mit einem dritten Innenwiderstand auf, die zumindest den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) oder den Eindrahtdatenbus (b1, b2, b3) mit einem dritten Potenzial (VIO2) verbinden kann, das vorzugsweise gleich dem zweiten Potenzial (VIO1) ist und wobei die dritte schaltbare Spannungsquelle auch eine Stromquelle (S2H, I2) mit einem dritten Innenwiderstand (R2H) und dem Stromwert (I2 = VIO2/R2H) sein kann. Zumindest der betrachtete Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) oder der Eindrahtdatenbus (b1, b2, b3) wird durch eine vierte Spannungsquelle, insbesondere einen Pull-Schaltkreis (R0H, R0L) zwischen einem vierten Potenzial (VIO), das vorzugsweise gleich dem zweiten und dritten Potenzial (VIO1, VIO2) ist, und dem ersten Potenzial (V0), mit einem vierten Innenwiderstand auf einem mittleren Potenzial (VM) gehalten. Der Wert des mittleren Potenzials (VM) liegt dabei zwischen dem Wert des ersten Potenzials (V0) und dem Wert des zweiten Potenzials (VIO1) und/oder zwischen dem Wert des ersten Potenzials (V0) und dem Wert des dritten Potenzial s(VIO2). Der erste Innenwiderstand ist dabei kleiner als die anderen Innenwiderstände. Der vierte Innenwiderstand ist größer als die anderen Innenwiderstände.A data bus according to the invention extends between a first subdevice, the bus master (BM), and at least two further subdevices, the bus node (BS1, BS2, BS3), the data bus having a reference potential line (GND) with a reference potential (V 0 ) and a single wire data bus (b1, b2, b3) having a single data line divided by the bus nodes (BS1, BS2, BS3) into a plurality of single wire data bus sections (b1, b2, b3) and by a last bus node (BS3) of the bus nodes (BS1 , BS2, BS3), the terminating bus node (BS3), and may also be characterized as follows: The bus master (BM) has a master single wire data bus interface (OWM). The master single wire data bus interface (OWM) further comprises a first switchable voltage source (S 1L ) having a first internal resistance comprising the single wire data bus (b1, b2, b3) or at least one single wire data bus portion (b1, b2, b3), hereinafter referred to as single wire data bus portion (FIG. b1, b2, b3) can connect to a first potential (V0). The master single-wire data bus interface (OWM) has a second switchable voltage source (S 1H , I 1 ) with a second internal resistance which comprises at least the considered single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) or the single-wire data bus ( b1, b2, b3) can connect to a second potential (V IO1 ), the second switchable voltage source also having a current source (S 1H , I 1 ) with a second internal resistance (R 1H ) and the current value (I 1 = V IO1 / R 1H ) can be. At least one of the bus nodes (BS1, BS2, BS3), referred to below as the considered bus node, has a single-wire data bus interface (OWS1, OWS2, OWS3), referred to below as the considered single-wire data bus interface. At least this considered single-wire data bus interface (OWS1, OWS2, OWS3) of the considered bus node has a third switchable voltage source (S 2H , I 2 ) with a third internal resistance which comprises at least the single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2 , b3) or the single - wire data bus (b1, b2, b3) can connect to a third potential (V IO2 ) which is preferably equal to the second potential (V IO1 ) and wherein the third switchable voltage source also comprises a current source (S 2H , I 2 ) with a third internal resistance (R 2H ) and the current value (I 2 = V IO2 / R 2H ). At least the considered single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) or the single-wire data bus (b1, b2, b3) is interconnected by a fourth voltage source, in particular a pull circuit (R 0H , R 0L ) fourth potential (V IO ), which is preferably equal to the second and third potentials (V IO1 , V IO2 ), and the first potential (V 0 ), with a fourth internal resistance maintained at a mean potential (V M ). The value of the mean potential (V M ) is between the value of the first potential (V 0 ) and the value of the second potential (V IO1 ) and / or between the value of the first potential (V 0 ) and the value of the third potential s (V IO2 ). The first internal resistance is smaller than the other internal resistances. The fourth internal resistance is greater than the other internal resistances.

Entsprechend lässt sich ein erfindungsgemäßes Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) formulieren. Dabei weist der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und einen Eindrahtdatenbus (b1, b2, b3) auf, der durch die mindestens zwei Busknoten (BS1, BS2, BS3) in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch mindestens einen Busknoten (BS3) der Busknoten (BS1, BS2, BS3), den abschließenden Busknoten (BS3), abgeschlossen wird. Das Verfahren umfasst die Schritte: Als ersten Schritt eine bidirektionale Übertragung von Daten über den Eindrahtdatenbus (b1, b2, b3) oder zumindest einen Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden betrachteter Eindrahtdatenbusabschnitt genannt, zwischen dem Bus-Master (BM) und mindestens einem Busknoten (BS1, BS2, BS3), im Folgenden betrachteter Busknoten (BS1, BS2, BS3) genannt; Als zweiten Schritt die gleichzeitige Übertragung eines Taktsignals über den Eindrahtdatenbus (b1, b2, b3) oder zumindest dem besagten Eindrahtdatenbusabschnitt (b1, b2, b3) vom Bus-Master (BM) zu zumindest dem betrachteten Busknoten (BS1, BS2, BS3) mit einer Systemtaktperiode (T), die in mindestens eine erste Halbtaktperiode (T1H) und eine zweite Halbtaktperiode (T2H) unterteilt ist; Als dritten Schritt das Vergleichen des Signalpegels auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals (V2H), durch eine erste Einrichtung des betrachteten Busknotens (BS1, BS2, BS3), insbesondere einen ersten Komparator (C2H); Als vierten Schritt das Vergleichen des Signalpegels auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) auf der Bezugspotenzialleitung (GND) und dem Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einem zweiten, vom ersten Schwellwert verschiedenen Schwellwert, insbesondere dem eines zweiten Schwellwertsignals (V2L), durch eine zweite Einrichtung des betrachteten Busknotens (BS1, BS2, BS3), insbesondere einen zweiten Komparator (C2L). Dabei definieren der erste und zweite Schwellwert zwischen einer Betriebsspannung (VIO, VIO1, VIO2) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (VB1, VB2, VB3). Ein mittlerer Spannungsbereich wird dabei als zweiter Spannungsbereich (VB2) von einem ersten Spannungsbereich (VB1) nach oben oder unten hin begrenzt wird und wobei der zweite Spannungsbereich (VB2) nach unten oder oben hin aber andersherum als beim ersten Spannungsbereich (VB1) durch einen dritten Spannungsbereich (VB3) begrenzt wird; Als fünften Schritt die Übertragung der Daten auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) in Zeitschlitzpaketen mit jeweils einer Dauer einer Systemtaktperiode (T) mit zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO), wobei die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb der Folge dieser mindestens drei Zeitschlitze (TIN0, TIN1, TDO) systemspezifisch gewählt werden kann; Als sechsten Schritt das Übertragen zumindest eines Kontrolldatums und/oder eines ersten Datums in einem ersten Zeitschlitz (TIN0) und in einen zweiten Zeitschlitz (TIN1) vom Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3), wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE1149 Standards kompatibel sein können und wobei der betrachte Busknoten (BS1, BS2, BS3) das Kontrolldatum und das erste Datum empfängt; Als siebten Schritt das Übertragen eines zweiten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Systemtaktperiode (T) im zweiten Spannungsbereich (VB2) und im dritten Spannungsbereich (VB3) auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) vom betrachteten Busknoten (BS1, BS2, BS3) zum Bus-Master (BM) in einem dritten Zeitschlitz (TDO) der mindestens drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO), wobei der Bus-Master (BM) dieses zweite Datum empfängt; Als achten Schritt das Übertragen eines weiteren Kontrolldatums und/oder eines weiteren ersten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Systemtaktperiode (T) des betreffenden Zeitschlitzes, im zweiten Spannungsbereich (VB2) und dritten Spannungsbereich (VB3) auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) vom Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3) in dem ersten und/oder zweiten Zeitschlitz (TIN0, TIN1) der mindestens drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO), wobei der betrachtete Busknoten (BS1, BS2, BS3) das weitere Kontrolldatum und das weitere erste Datum empfängt, wobei die Übertragung der Daten durch Wechsel des Potenzials auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zwischen dem zweiten Spannungsbereich (VB2) auf der einen Seite und dem dritten Spannungsbereich (VB3) auf der anderen Seite über den ersten Spannungsbereich (VB1) und über den ersten Spannungsbereich (VB1) Wechsel in die Gegenrichtung erfolgt.Accordingly, a method according to the invention for operating a data bus between a first subdevice, the bus master (BM), and at least two further subdevices, the bus node (BS1, BS2, BS3) can be formulated. In this case, the data bus has a reference potential line (GND) with a reference potential (V0) and a single-wire data bus (b1, b2, b3), which is divided by the at least two bus nodes (BS1, BS2, BS3) into at least two single-wire data bus sections (b1, b2, b3 ) and is terminated by at least one bus node (BS3) of the bus node (BS1, BS2, BS3), the terminating bus node (BS3). The method comprises the steps: as a first step, a bidirectional transmission of data over the single-wire data bus (b1, b2, b3) or at least one single-wire data bus section (b1, b2, b3) of the single-wire data bus sections (b1, b2, b3), referred to below as single-wire data bus section between the bus master (BM) and at least one bus node (BS1, BS2, BS3), referred to hereinafter as the bus node (BS1, BS2, BS3); As a second step, the simultaneous transmission of a clock signal via the single-wire data bus (b1, b2, b3) or at least the said single-wire data bus section (b1, b2, b3) from the bus master (BM) to at least the considered bus node (BS1, BS2, BS3) a system clock period (T) divided into at least a first half-clock period (T 1H ) and a second half-clock period (T 2H ); As a third step, the comparison of the signal level on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) in the form of a signal voltage between the reference potential (V0) of the reference potential line (GND) and the potential of the single-wire data bus ( b1, b2, b3) or at least of the considered single-wire data bus section (b1, b2, b3) having a first threshold, in particular that of a first threshold signal (V 2H ), by a first device of the considered bus node (BS1, BS2, BS3), in particular one first comparator (C 2H ); As a fourth step, the comparison of the signal level on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) in the form of a signal voltage between the reference potential (V 0 ) on the reference potential line (GND) and the potential of the Single-wire data bus (b1, b2, b3) or at least of the considered single-wire data bus section (b1, b2, b3) with a second threshold value, in particular that of a second threshold signal (V 2L ), different from the first threshold value, by a second device of the considered bus node (BS1, BS2, BS3), in particular a second comparator (C 2L ). In this case, the first and second threshold values between an operating voltage (V IO , V IO1 , V IO2 ) and the reference potential (V 0 ) of the reference potential line (GND) define three signal voltage ranges (V B1 , V B2 , V B3 ). A middle voltage range is thereby bounded as a second voltage range (V B2 ) from a first voltage range (V B1 ) upwards or downwards, and wherein the second voltage range (V B2 ) upwards or downwards but vice versa than the first voltage range (V B1 ) is limited by a third voltage range (V B3 ); As a fifth step, the transmission of the data on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) in time-slot packets each having a duration of a system clock period (T) with at least three consecutive time slots (TIN0, TIN1 , TDO), wherein the order of the time slots (TIN0, TIN1, TDO) within the sequence of these at least three time slots (TIN0, TIN1, TDO) can be selected system-specific; As a sixth step, transmitting at least one control datum and / or a first datum in a first time slot (TIN0) and in a second time slot (TIN1) from the bus master (BM) to the considered bus node (BS1, BS2, BS3), the control datum and the first datum may be particularly compatible with the data of the IEEE1149 standard, and wherein the considered bus node (BS1, BS2, BS3) receives the control datum and the first datum; As a seventh step, transmitting a second data in a half-clock period of the at least two half-clock periods (T 1H , T 2H ) of the system clock period (T) in the second voltage range (V B2 ) and in the third voltage range (V B3 ) on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) from the considered bus node (BS1, BS2, BS3) to the bus master (BM) in a third time slot (TDO) of the at least three consecutive time slots (TIN0, TIN1, TDO) wherein the bus master (BM) receives this second datum; As the eighth step, transmitting another control data and / or another first data in a half-clock period of the at least two half-clock periods (T 1H , T 2H ) of the system clock period (T) of the respective time slot, in the second voltage range (V B2 ) and third voltage range (V B3 ) on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) from the bus master (BM) to the considered bus node (BS1, BS2, BS3) in the first and / or second timeslot ( TIN0, TIN1) of the at least three consecutive time slots (TIN0, TIN1, TDO), wherein the considered bus node (BS1, BS2, BS3) receives the further control data and the further first data, the transmission of the data by changing the potential on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) between the second voltage range (V B2 ) on the one side and the third voltage range (V B3 ) on the other side over the first voltage range (V B1 ) and over the first voltage range (V B1 ) change in the opposite direction takes place.

Als neunten Schritt das Übertragen eines Systemtaktes in der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Systemtaktperiode (T) des betreffenden Zeitschlitzes, typischerweise in jeden der mindestens drei Zeitschlitze (TIN0, TIN1, TDO), wobei in dieser Halbtaktperiode keine Daten gesendet werden und wobei die Übertragung des Systemtaktes in dem betreffenden Zeitschlitz durch einen Wechsel des Potenzials auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zwischen dem ersten Spannungsbereich (VB1) auf der einen Seite und dem zweiten Spannungsbereich (VB2) und/oder dritten Spannungsbereich (VB3) auf der anderen Seite und Wechsel in die Gegenrichtung erfolgt.The ninth step is to transmit a system clock in the other half-clock period of the at least two half-clock periods (T 1H , T 2H ) of the system clock period (T) of the respective timeslot, typically in each of the at least three time slots (TIN0, TIN1, TDO) Half clock period no data are sent and wherein the transmission of the system clock in the respective time slot by a change of the potential on the single wire data bus (b1, b2, b3) or at least the considered single wire data bus section (b1, b2, b3) between the first voltage range (V B1 ) on the one hand and the second voltage range (V B2 ) and / or third voltage range (V B3 ) on the other side and change in the opposite direction.

Eine Variante dieses Verfahren zeichnet sich dadurch aus, dass drei logische Zustände beim bidirektionalen Senden der Daten auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch den Bus-Master (BM) und dem betrachteten Busknoten verwendet werden, wobei jeder logische Zustand einem, typischerweise genau einem, Spannungsbereich (VB1, VB2, VB3) des Potenzials des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) zugeordnet ist.A variant of this method is characterized in that three logical states in the bidirectional transmission of data on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) by the bus master (BM) and the considered bus node, each logical state of a, typically just one, voltage range (V B1 , V B2 , V B3 ) of the potential of the single wire data bus (b1, b2, b3) or at least the considered single wire data bus section (b1, b2, b3) assigned is.

Eine weitere Variante dieses Verfahren zeichnet sich durch ein zeitweises Schließen eines dominanten Schalters (S1L) des Bus-Masters (BM), der auch ein Transistor oder anderer Halbleiterschalter sein kann, zur zeitweisen Erzeugung eines ersten der drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3), wobei das Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) in den ersten Spannungsbereich (VB1) gezwungen wird.Another variant of this method is characterized by a temporary closing of a dominant switch (S 1L ) of the bus master (BM), which may also be a transistor or other semiconductor switch, for temporarily generating a first of the three logic states on the single-wire data bus (b1 , b2, b3) or at least the considered single-wire data bus section (b1, b2, b3), wherein the potential of the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) in the first voltage range (V B1 ) is forced.

Eine weitere Variante dieses Verfahren zeichnet sich durch ein zeitweises Einschalten einer ersten schaltbaren Stromquelle (I1H, S1H) in dem Bus-Master (BM) und/oder durch zeitweises Einschalten einer zweiten schaltbaren Stromquelle (I2, S2H) in dem betrachteten Busknoten zur Erzeugung eines dritten der drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) aus. A further variant of this method is characterized by a temporary switching on of a first switchable current source (I 1H , S 1H ) in the bus master (BM) and / or by temporarily switching on a second switchable current source (I 2 , S 2H ) in the considered one Bus node for generating a third of the three logic states on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3).

Eine weitere Variante dieses Verfahren zeichnet sich dadurch aus, dass das Einschalten der ersten schaltbaren Stromquelle (I1H, S1H) in dem Bus-Master (BM) und/oder das Einschalten der zweiten schaltbaren Stromquelle (I2, S2H) in dem betrachteten Busknoten das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf ein drittes Potenzial zwingt sofern der erste dominante Schalter (S1L) des Bus-Masters (BM) nicht eingeschaltet ist, der das Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) in den ersten Spannungsbereich (VB1) zwingt und die Stromquellen überschreibt.A further variant of this method is characterized in that the switching on of the first switchable current source (I 1H , S 1H ) in the bus master (BM) and / or the switching on of the second switchable current source (I 2 , S 2H ) in the considered bus node, the potential on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) to a third potential forces unless the first dominant switch (S 1L ) of the bus master (BM) is not turned on which forces the potential of the single wire data bus (b1, b2, b3) or at least the considered single wire data bus section (b1, b2, b3) into the first voltage range (V B1 ) and overwrites the current sources.

Eine weitere Variante dieses Verfahren zeichnet sich durch das Erzeugen eines zweiten der drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3), insbesondere durch einen Pull-Schaltkreis (R0H, R0L), aus, wenn keiner der anderen logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) vorliegt, insbesondere indem der Pull-Schaltkreis (R0H, R0L) das Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) auf einem mittleren Potenzial (VM) im zweiten Spannungsbereich (VB2) hält.Another variant of this method is characterized by the generation of a second of the three logic states on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3), in particular by a pull circuit (R 0H , R 0L ), if none of the other logic states exist on the single wire data bus (b1, b2, b3) or at least the single wire data bus portion (b1, b2, b3) considered, in particular by the pull circuit (R 0H , R 0L ) having the potential of the single-wire data bus (b1, b2, b3) or at least of the single-wire data bus section (b1, b2, b3) considered to be at a mean potential (V M ) in the second voltage range (V B2 ).

Eine weitere Variante dieses Verfahren zeichnet sich durch die Übertragung eines Systemtakts durch das Wechseln vom zweiten oder dritten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der einen Seite zu einem ersten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der anderen Seite und Wechsel in die umgekehrte Richtung aus.Another variant of this method is characterized by the transmission of a system clock by changing from the second or third logic state on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) on one side to a first logic state on the single wire data bus (b1, b2, b3) or at least the considered single wire data bus section (b1, b2, b3) on the other side and change in the reverse direction.

Eine weitere Variante dieses Verfahren zeichnet sich durch die Übertragung von Daten durch das Wechseln vom zweiten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der einen Seite zu einem dritten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der anderen Seite und Wechsel in die umgekehrte Richtung aus.A further variant of this method is characterized by the transmission of data by changing from the second logic state on the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) on the one hand to a third logical state on the single wire data bus (b1, b2, b3) or at least the single wire data bus section (b1, b2, b3) on the other side under consideration and change in the reverse direction.

Eine weitere Variante dieses Verfahren zeichnet sich dadurch aus, dass ein erstes oder zweites Datum oder ein Kontrolldatum oder anderes Datum in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) eines Zeitschlitzes der mindestens drei aufeinander folgenden Zeitschlitze (TIN0, TIN1, TDO) übertragen wird und ein Systemtakt in der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) dieses Zeitschlitzes der mindestens drei aufeinander folgenden Zeitschlitze (TIN0, TIN1, TDO) übertragen wird, wobei ein Zeitschlitzpaket eine Länge einer Systemtaktperiode (T) mit mindestens zwei Halbtaktperioden (T1H, T2H) aufweist.A further variant of this method is characterized in that a first or second datum or a control datum or other datum in a half-clock period of the at least two half-clock periods (T 1H , T 2H ) of a time slot of the at least three consecutive time slots (TIN0, TIN1, TDO ) and a system clock is transmitted in the other half-clock period of the at least two half-clock periods (T 1H , T 2H ) of this time slot of the at least three consecutive time slots (TIN0, TIN1, TDO), wherein a time slot packet having a length of one system clock period (T) has at least two half-clock periods (T 1H , T 2H ).

Ein anderer Aspekt der Erfindung betrifft ein Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3), wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und einen Eindrahtdatenbus (b1, b2, b3), der durch die mindestens zwei Busknoten in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch mindestens einen Busknoten (BS3) der Busknoten (BS1, BS2, BS3), den abschließenden Busknoten (BS3), abgeschlossen wird, aufweist. Das Verfahren umfasst als ersten Schritt das zeitweise Verbinden des Eindrahtdatenbusses (b1, b2, b3) oder zumindest eines Eindrahtdatenbusabschnitts der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden als betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) bezeichnet, mit einer ersten zuschaltbaren Spannungsquelle (S1L) des Bus-Masters (BM), die einen ersten Innenwiderstand hat, mit einem ersten Potenzial (V0). Als zweiten Schritt umfasst es das zeitweise Verbinden des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einer zweiten zuschaltbaren Spannungsquelle (S1H, I1) des Bus-Masters (BM), die einen zweiten Innenwiderstand besitzt, mit einem zweiten Potenzial (VIO1), wobei die zweite zuschaltbare Spannungsquelle auch eine Stromquelle (S1H, I1), die einen zweiten Innenwiderstand (R1H) und den Stromwert (I1 = VIO1/R1H) besitzt, sein kann. Als dritten Schritt umfasst das Verfahren das zeitweise Verbinden des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einer dritten zuschaltbaren Spannungsquelle (S2H, I2) eines Busknotens (BS1, BS2, BS3), im Folgenden betrachteter Buskonten genannt, mit einem dritten Potenzial (VIO2), das vorzugsweise gleich dem zweiten Potenzial (VIO1) ist und wobei die dritte zuschaltbare Spannungsquelle (S2H, I2) einen dritten Innenwiderstand besitzt und wobei die dritte zuschaltbare Spannungsquelle auch eine Stromquelle (S2H, I2), die einen dritten Innenwiderstand (R2H) und den Stromwert (I2 = VIO2/R2H) besitzt, sein kann. Als vierten Schritt umfasst das Verfahren das zeitweise Halten des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) durch eine vierte Spannungsquelle, insbesondere einen Pull-Schaltkreis (R0H, R0L) zwischen einem vierten Potenzial (VIO), das vorzugsweise gleich dem zweiten und dritten Potenzial (VIO1, VIO2) ist, und dem ersten Potenzial (V0), mit einem vierten Innenwiderstand (R0) auf einem mittleren Potenzial (VM). Dabei liegt der Wert des mittleren Potenzials (VM) zwischen dem Wert des ersten Potenzials (V0) und dem Wert des zweiten Potenzials (VIO1) und/oder zwischen dem Wert des ersten Potenzials (V0) und dem Wert des dritten Potenzials (VIO2). Der erste Innenwiderstand ist dabei kleiner als die anderen Innenwiderstände. Der vierte Innenwiderstand ist dabei größer als die anderen Innenwiderstände.Another aspect of the invention relates to a method for operating a data bus between a first subdevice, the bus master (BM), and at least two further subdevices, the bus node (BS1, BS2, BS3), wherein the data bus has a reference potential line (GND) a reference potential (V 0 ) and a single-wire data bus (b1, b2, b3) which is divided by the at least two bus nodes into at least two single-wire data bus sections (b1, b2, b3) and by at least one bus node (BS3) of the bus nodes (BS1, BS2 , BS3) completed by the terminating bus node (BS3). The method comprises, as a first step, the temporary connection of the single-wire data bus (b1, b2, b3) or at least one single-wire data bus section of the single-wire data bus sections (b1, b2, b3), referred to below as the considered single-wire data bus section (b1, b2, b3), with a first connectable one Voltage source (S 1L ) of the bus master (BM), which has a first internal resistance, with a first potential (V 0 ). As a second step, it comprises temporarily connecting the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) to a second connectable voltage source (S 1H , I 1 ) of the bus master (BM) a second internal resistance (V IO1 ), the second switchable voltage source also having a current source (S 1H , I 1 ) having a second internal resistance (R 1H ) and the current value (I 1 = V IO1 / R 1H ), can be. As a third step, the method comprises temporarily connecting the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) to a third connectable voltage source (S 2H , I 2 ) of a bus node (BS1, BS2, BS3 ), hereinafter referred to as bus accounts, with a third potential (V IO2 ), which is preferably equal to the second potential (V IO1 ) and wherein the third switchable voltage source (S 2H , I 2 ) has a third internal resistance and wherein the third switchable Voltage source and a current source (S 2H , I 2 ), which has a third internal resistance (R 2H ) and the current value (I 2 = V IO2 / R 2H ) may be. As a fourth step, the method comprises temporarily holding the single-wire data bus (b1, b2, b3) or at least the considered single-wire data bus section (b1, b2, b3) by a fourth voltage source, in particular a pull circuit (R 0H , R 0L ) between a fourth one Potential (V IO ), which is preferably equal to the second and third potential (V IO1 , V IO2 ), and the first potential (V 0 ), with a fourth internal resistance (R 0 ) at a middle potential (V M ). In this case, the value of the mean potential (V M ) lies between the value of the first potential (V 0 ) and the value of the second potential (V IO1 ) and / or between the value of the first potential (V 0 ) and the value of the third potential (V IO2 ). The first internal resistance is smaller than the other internal resistances. The fourth internal resistance is greater than the other internal resistances.

Die Erfindung umfasst auch ein Verfahren zur Initialisierung eines solchen Eindrahtdatenbusses, wie er hier beschrieben wurde, zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3). Dabei weist der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und einen Eindrahtdatenbus (b1, b2, b3), der durch die mindestens zwei Busknoten in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch mindestens einen Busknoten (BS3) der Busknoten (BS1, BS2, BS3), den abschließenden Busknoten (BS3), abgeschlossen wird, auf. Das erfindungsgemäße Verfahren umfasst als ersten Schritt das Ermitteln einer neuen Busknotenadresse durch den Bus-Master. Dies kann beispielsweise durch einfaches Hochzählen eines Bus-Master internen Wertes erfolgen. Es folgt als zweiter Schritt das Ablegen dieser Busknotenadresse in einem Busknotenadressregister (BKADR) eines Busknotens (BS1, BS2, BS3), des betreffenden Busknotens, durch den Bus-Master (BM). Dabei sind der Bus-Master (BM) und der betreffende Busknoten durch einen oder mehrere Eindrahtdatenbusabschnitte (b1, b2, b3) miteinander datenmäßig verbunden. Vorzugsweise wird das Busknotenadressregister (BKADR) als eigenständiges Datenregister (DR) im Busknoten realisiert. Es kann aber auch als Teil eines Daten- oder Instruktionsregisters (IR) der erfindungsgemäßen JTAG-Schnittstelle des betreffenden Busknotens realisiert werden. Die Programmierung wird dann aber ggf. komplizierter. Wie zuvor ist wieder eine JATG-Schnittstelle im Sinne dieser Offenbarung dadurch gekennzeichnet, dass sie einen Test-Controller (TAPC) mit einem Zustandsdiagram entsprechend dem IEEE 1149 Standard oder eines seiner Unterstandards, wie im Zusammenhang mit 1 erläutert, aufweist. Als dritter Schritt folgt nach dieser Busknotenadressvergabe das Verbinden der bereits mit dem betreffenden Busknoten und dem Bus-Mater (BM) verbundenen einen oder mehrere Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem oder mehreren weiteren Eindrahtdatenbusabschnitten (b1, b2, b3) durch das Schließen des Transfer-Gates (TG) des betreffenden Busknotens. Um bei der nächsten Busknotenadressvergabe ein Überschreiben der zuvor vergebenen Busknotenadresse im Busknotenadressregister (BKADR) des betreffenden Busknotens zu verhindern, verhindert eine Logik innerhalb des Busknotens eine solche Ablage einer Busknotenadresse in dem Busknotenadressregister (BKADR) des betreffenden Busknotens (BS1, BS2, BS3) solange, wie das Transfer-Gate (TG) des betreffenden Busknotens geschlossen ist. Ein Beschreiben des Busknotenadressregisters ist daher erfindungsgemäß nur mit geöffnetem Transfer-Gate möglich.The invention also includes a method for initializing such a single wire data bus as described herein between a first subdevice, the bus master (BM), and at least two further subdevices, the bus node (BS1, BS2, BS3). In this case, the data bus has a reference potential line (GND) with a reference potential (V 0 ) and a single-wire data bus (b1, b2, b3), which is subdivided by the at least two bus nodes into at least two single-wire data bus sections (b1, b2, b3) and by at least one Bus node (BS3) of the bus node (BS1, BS2, BS3), the terminating bus node (BS3), completed on. The method according to the invention comprises as a first step the determination of a new bus node address by the bus master. This can be done, for example, by simply incrementing a bus master internal value. It follows as a second step, the laying of this bus node address in a bus node address register (BKADR) of a bus node (BS1, BS2, BS3), the relevant bus node, by the bus master (BM). In this case, the bus master (BM) and the relevant bus node are connected to one another in terms of data by one or more single-wire data bus sections (b1, b2, b3). Preferably, the bus node address register (BKADR) is realized as an independent data register (DR) in the bus node. However, it can also be realized as part of a data or instruction register (IR) of the inventive JTAG interface of the relevant bus node. The programming then becomes more complicated. As before, again a JATG interface in the sense of this disclosure is characterized by having a test controller (TAPC) with a state diagram according to the IEEE 1149 standard or one of its sub-standards as related to 1 explained, has. As a third step, following this bus node address assignment, the one or more single-wire data bus sections (b1, b2, b3) already connected to the respective bus node and bus-mater (BM) follows with one or more further single-wire data bus sections (b1, b2, b3) Close the transfer gate (TG) of the relevant bus node. In order to prevent overwriting of the previously assigned bus node address in the bus node address register (BKADR) of the respective bus node at the next bus node address assignment, a logic inside the bus node prevents such storage of a bus node address in the bus node address register (BKADR) of the relevant bus node (BS1, BS2, BS3) how the transfer gate (TG) of the relevant bus node is closed. Describing the bus node address register is therefore possible according to the invention only with the transfer gate open.

Eine weitere Ausprägung des Verfahrens umfasst als weiteren Schritt das Ablegen eines Befehls zum Öffnen eines Transfer-Gatters (TG) in dem Instruktionsregister (IR) oder einem Transfer-Gate-Control-Register (TGCR) der JTAG-Schnittstelle des betrachteten Busknotens. Hierdurch kann der Bus-Master (BM) den Bus jederzeit neu initialisieren. Vorzugsweise wird das Transfer-Gate-Control-Register (TGCR) hierfür benutzt und mit einer identischen Instruktion im Instruktionsregister (IR) angesprochen.Another embodiment of the method comprises, as a further step, the deposition of a command for opening a transfer gate (TG) in the instruction register (IR) or a transfer gate control register (TGCR) of the JTAG interface of the bus node under consideration. This allows the bus master (BM) to reinitialize the bus at any time. Preferably, the transfer gate control register (TGCR) is used for this purpose and addressed with an identical instruction in the instruction register (IR).

Eine weitere Ausprägung des Verfahrens umfasst als weiteren Schritt das Überprüfen der korrekten Adressierung zumindest eines Busknotens durch zyklisches Schreiben und Lesen, insbesondere eines Bypass-Registers.A further embodiment of the method comprises, as a further step, checking the correct addressing of at least one bus node by cyclic writing and reading, in particular a bypass register.

Eine weitere Ausprägung des Verfahrens umfasst als ersten weiteren Schritt das Ermitteln der Anzahl korrekt adressierbarer Busknoten durch den Bus-Master (BM). Es folgt dann das Vergleichen der Anzahl korrekt adressierbarer Busknoten mit einer Sollanzahl und Auslösung mindestens eines Signals oder einer Maßnahme in Abhängigkeit von der Anzahl durch den Bus-Master oder ein angeschlossenes System.A further embodiment of the method comprises, as a first further step, determining the number of correctly addressable bus nodes by the bus master (BM). It then follows the comparison of the number of correctly addressable bus node with a target number and triggering at least one signal or measure depending on the number by the bus master or a connected system.

Eine weitere Ausprägung des Verfahrens umfasst als weiteren Schritt das gleichzeitige Übermitteln einer Sendeadresse an alle erreichbaren Busknoten durch beschreiben von Senderegistern (SR) aller Busknoten durch den Busmaster (BM) mit dieser Sendeadresse, wobei das jeweilige Senderegister (SR) eines jeweiligen Busknotens ein Datenregister oder ein Teil eines Datenregisters oder ein Teil des Instruktionsregisters (IR) der JTAG-Schnittstelle dieses Busknotens ist, und wobei das Busadressregister (BKADR) kein Teil des betreffenden Registers ist. Als zweiter Schritt folgt der Vergleich der Sendeadresse im Senderegister (SR) mit der Busknotenadresse im Busknotenadressregister (BKADR) durch jeden Busknoten mittels eines vorbestimmten Vergleichsalgorithmus. Vorzugsweise wird auf Gleichheit geprüft. Andere Algorithmen sind aber denkbar. Als dritter Schritt folgt entweder die Aktivierung der Sendefähigkeit für den jeweiligen Busknoten zu den dafür vorgesehenen Zeitpunkten, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches eine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt oder als alternativer dritter Schritt die Deaktivierung der Sendefähigkeit für den jeweiligen Busknoten, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches keine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt.A further embodiment of the method comprises, as a further step, the simultaneous transmission of a transmission address to all reachable bus nodes by describing transmission registers (SR) of all bus nodes by the bus master (BM) with this transmission address, wherein the respective transmission register (SR) of a respective bus node is a data register or is part of a data register or part of the instruction register (IR) of the JTAG interface of that bus node, and the bus address register (BKADR) is not part of the register in question. The second step is the comparison of the transmit address in the transmit register (SR) with the bus node address in the bus node address register (BKADR) by each bus node by means of a predetermined comparison algorithm. Preferably, it is checked for equality. Other algorithms are conceivable. As a third step, either the activation of the transmission capability for the respective bus node follows at the times provided for it, if the comparison algorithm of the comparison previously carried out by this respective bus node has a sufficient correspondence with that for the transmission permission expected combination of the bus node address stored in its bus node register (BKADR) and stored in its transmit register (SR) transmission address or as an alternative third step, the deactivation of the transmission capability for the respective bus node, if the comparison algorithm of the previously performed by this respective bus node comparison is not sufficient Corresponds to the expected for the transmission permission combination of the stored in its bus node register (BKADR) bus node address and in its transmit register (SR) stored transmission address.

Um sicherzustellen, dass nur der Busknoten die für ihn bestimmten Daten erhält ist es sinnvoll, wenn nicht nur das Senden des Busknotens gesteuert wird, sondern auch das Empfangen des Busknotens. Hierzu werden bestimmte Register ganz oder teilweise für ein Beschreiben durch den Bus-Master gesperrt, bis die Sendeadresse im Senderegister (SR) mit der Busknotenadresse (BKADR) übereinstimmt. Diese Sperrung kann die Sperrung des Schieberegisterteils eines oder mehrerer Datenregister (DR) oder die Datenübernahme vom Schieberegisterteil eines oder mehrerer Datenregister (DR) oder des Instruktionsregisters in das Schattenregister betreffen. Dabei können ggf. auch nur einzelne oder mehrere Bits durch eine Sperrung der Datenübernahme betroffen sein. Es ist ja notwendig, stets die Übertragung bestimmter Befehle, zumindest das Schreiben des Senderegisters (SR) zuzulassen. Daher beginnt die Übertragung eines Kommandos oder von Daten an einen zuvor nicht angesprochenen Busknoten wie zuvor mit dem gleichzeitigen Übermitteln einer Sendeadresse an alle erreichbaren Busknoten durch Beschreiben der Senderegister (SR) aller Busknoten durch den Busmaster (BM) mit dieser Sendeadresse. Dabei ist das jeweilige Senderegister (SR) des betreffenden Busknotens ein Datenregister oder ein Teil eines Datenregisters oder ein Teil des Instruktionsregisters (IR) der JTAG-Schnittstelle dieses Busknotens. Wie zuvor darf das Busadressregister (BKADR) kein Teil des betreffenden Registers sein. Es folgt wieder der Vergleich der Sendeadresse im Senderegister (SR) mit der Busknotenadresse im Busknotenadressregister (BKADR) durch jeden Busknoten mittels des besagten vorbestimmten Vergleichsalgorithmus. Schließlich folgt die Aktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Datenregister des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches eine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt. Im anderen Fall folgt die Deaktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Datenregister des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches keine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt.To ensure that only the bus node receives the data intended for it, it makes sense, if not only the transmission of the bus node is controlled, but also the receiving of the bus node. For this purpose, certain registers are completely or partially blocked for writing by the bus master until the send address in the transmit register (SR) matches the bus node address (BKADR). This blocking may involve the inhibition of the shift register part of one or more data registers (DR) or the data transfer from the shift register part of one or more data registers (DR) or the instruction register to the shadow register. If necessary, only single or multiple bits can be affected by a blocking of the data transfer. It is indeed necessary to always allow the transmission of certain commands, at least the writing of the transmitter register (SR). Therefore, the transmission of a command or data to a previously not addressed bus node begins as before with the simultaneous transmission of a send address to all available bus nodes by describing the send register (SR) of all bus nodes by the bus master (BM) with this send address. In this case, the respective transmit register (SR) of the relevant bus node is a data register or part of a data register or part of the instruction register (IR) of the JTAG interface of this bus node. As before, the bus address register (BKADR) must not be part of the relevant register. Again, the comparison of the transmit address in the transmit register (SR) with the bus node address in the bus node address register (BKADR) by each bus node by means of said predetermined compare algorithm. Finally, the activation of the receiving capability of the respective bus node for the content of predetermined data registers of the respective bus node follows if the comparison algorithm of the previously performed by this respective bus node sufficient match with the expected for the transmission permission combination of the stored in its bus node register (BKADR) bus node address and the transmission address stored in its sender register (SR). In the other case, the deactivation of the receiving capability of the respective bus node for the contents of predetermined data registers of the respective bus node follows, if the comparison algorithm of the previously performed by this respective bus node does not match sufficiently with the expected for the transmission permission combination of the stored in its bus node register (BKADR) Bus node address and stored in its transmit register (SR) transmission address results.

Sofern das Beschreiben von Teilen des Instruktionsregisters (IR) oder von Teilen von Datenregistern gesperrt bzw. entsperrt werden soll beginnt das entsprechende Verfahren mit dem gleichzeitigen Übermitteln einer Sendeadresse an alle erreichbaren Busknoten durch Beschreiben der Senderegister (SR) aller Busknoten durch den Busmaster (BM) mit dieser Sendeadresse, wobei das jeweilige Senderegister (SR) eines jeweiligen Busknotens ein Datenregister oder ein Teil eines Datenregisters oder ein Teil des Instruktionsregisters (IR) der JTAG-Schnittstelle dieses Busknotens ist, und wobei das Busadressregister (BKADR) kein Teil des betreffenden Registers ist. Es folgt wieder der Vergleich der Sendeadresse im Senderegister (SR) mit der Busknotenadresse im Busknotenadressregister (BKADR) durch jeden Busknoten mittels des besagten vorbestimmten Vergleichsalgorithmus. Ja nach Ergebnis des Vergleiches folgt die Aktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Inhalte des Instruktionsregisters (IR) des jeweiligen Busknotens zur Zulassung vorbestimmter Befehle für einen Instruktionsdecoder (IRDC) der JTAG-Schnittstelle des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleichs eine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt. Im anderen Fall erfolgt die Deaktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Inhalte des Instruktionsregisters (IR) des jeweiligen Busknotens zur Unterdrückung vorbestimmter Befehle für einen Instruktionsdecoder (IRDC) der JTAG-Schnittstelle des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches keine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt.If the writing of parts of the instruction register (IR) or of parts of data registers is to be locked or unlocked, the corresponding method begins with the simultaneous transmission of a send address to all reachable bus nodes by writing the transmit registers (SR) of all bus nodes through the bus master (BM). with this send address, wherein the respective transmit register (SR) of a respective bus node is a data register or part of a data register or a part of the instruction register (IR) of the JTAG interface of that bus node, and wherein the bus address register (BKADR) is not part of the respective register , Again, the comparison of the transmit address in the transmit register (SR) with the bus node address in the bus node address register (BKADR) by each bus node by means of said predetermined compare algorithm. After the result of the comparison, the activation of the receiving capability of the respective bus node for contents of predetermined contents of the instruction register (IR) of the respective bus node for admission of predetermined instructions for an instruction decoder (IRDC) follows the JTAG interface of the respective bus node, if the comparison algorithm of the previously The comparison made with this particular bus node yields a sufficient match with the combination of the bus node address stored in its bus node register (BKADR) and the transmission address stored in its transmission register (SR) for the transmission permission. In the other case, the deactivation of the receiving capability of the respective bus node for contents of predetermined contents of the instruction register (IR) of the respective bus node to suppress predetermined instructions for an instruction decoder (IRDC) of the JTAG interface of the respective bus node, if the comparison algorithm of the previously by the respective Bus node executed comparison does not give sufficient agreement with the expected for the transmission permission combination of the stored in its bus node register (BKADR) bus node address and in its transmit register (SR) stored transmission address.

Beschreibung der FigurenDescription of the figures

1 zeigt das Zustandsdiagramm eines Test-Controllers gemäß dem IEEE 1149 Standard. Die 1 wurde in der Einleitung erläutert. 1 shows the state diagram of a test controller according to the IEEE 1149 standard. The 1 was explained in the introduction.

2 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) 2 shows the basic signal forms of the data protocol according to the invention on the single wire data bus (b1, b2, b3) or a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3)

3 zeigt einen erfindungsgemäßen Realisierungsvorschlag in schematischer Form. 3 shows a realization proposal according to the invention in a schematic form.

4 zeigt beispielhafte Pegelfolgen für jeweils ein Zeitschlitzpaket aus drei aufeinanderfolgenden Zeitschlitzen. 4 shows exemplary level sequences for each one time slot packet of three consecutive time slots.

5 zeigt beispielhaft die Extraktion der Daten im betreffenden Busknoten für drei aufeinander folgende Zeitschlitze. 5 shows by way of example the extraction of the data in the relevant bus node for three consecutive time slots.

6 zeigt schematisch ein beispielhaftes Eindrahtdatenbussystem 6 schematically shows an exemplary single wire data bus system

7 zeigt ein Detail aus dem beispielhaften Eindrahtdatenbussystem: Die Verbindung zweier aufeinanderfolgender Busknoten. 7 shows a detail from the exemplary single wire data bus system: The connection of two consecutive bus nodes.

8 zeigt schematisch vereinfacht eine beispielhafte Implementierung einer Bus-Master-Eindrahtdatenbusschnittstelle 8th schematically shows in simplified form an exemplary implementation of a bus master single wire data bus interface

9 zeigt schematisch vereinfacht eine beispielhafte Implementierung einer Busknoten-Eindrahtdatenbusschnittstelle 9 schematically shows in simplified form an exemplary implementation of a bus node single-wire data bus interface

10 zeigt vereinfacht eine erfindungsgemäße JTAG-Schnittstelle mit Beleuchtungsregister (ILR) 10 shows in simplified form a JTAG interface with illumination register (ILR) according to the invention.

11 zeigt vereinfacht eine erfindungsgemäße JTAG-Schnittstelle mit Beleuchtungsregister (ILR) und separatem zuschaltbaren seriellen Dateneingang für das Beleuchtungsregister 11 2 shows, in simplified form, a lighting register (ILR) JTAG interface according to the invention and separate switchable serial data input for the lighting register

12 zeigt schematisch ein beispielhaftes Eindrahtdatenbussystem mit separatem seriellem Datenbus für Beleuchtungsdaten 12 schematically shows an exemplary single wire data bus system with separate serial data bus for lighting data

13 zeigt vereinfacht eine erfindungsgemäße JTAG-Schnittstelle mit Beleuchtungsregister (ILR) und Transfer-Gate-Control-Register (TGCR) 13 shows in simplified form a JTAG interface according to the invention with illumination register (ILR) and transfer gate control register (TGCR)

Fig. 2Fig. 2

2 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3). Im oberen Teil der 2 sind die Signalformen für einen Zweidraht-Test-Bus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal (TDA) zeigt das Datensignal. Das zweite Signal (TCK) zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der betreffende Busknoten oder der Master sendet. Hier ist nur die Signalform skizziert. 2 shows the basic waveforms of the data protocol according to the invention on the single wire data bus (b1, b2, b3) or a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3). In the upper part of the 2 the waveforms for a two-wire test bus according to IEEE 1149 standard are schematically outlined as known from the prior art. The highest signal (TDA) shows the data signal. The second signal (TCK) shows the associated clock. Both signals are marked as state of the art and belong to the 2-wire JTAG standard. Among them is exemplified the digital coding. In this case, it is not yet shown whether the relevant bus node or the master is transmitting. Here only the waveform is sketched.

Darunter ist die erfindungsgemäße Signalform auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) skizziert, die den Takt und die Daten kombiniert.Underneath, the inventive waveform is sketched on the single wire data bus (b1, b2, b3) or a connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) combining the clock and the data.

Ganz unten sind die verschiedenen Spannungspegel skizziert. Das Signal weist beim Senden drei Spannungspegel auf:

  • 1. Einen ersten Spannungspegel, der typischerweise gleich einer Versorgungsspannung (VIO) ist. Dabei kann diese gleich der Versorgungsspannung (VIO2) auf Busknoten-Seite oder der Versorgungsspannung (VIO1) auf Bus-Masterseite sein. Im Folgenden meint VIO eine dieser beiden Versorgungsspannungen oder eine Kombination der beiden oder eine andere, vergleichbare Versorgungsspannung mit gleicher Wirkung. Vorzugsweise sollten Bus-Master (BM) und Busknoten (BS1, bS2, BS3) die gleiche Versorgungsspannung als Referenz benutzen.
  • 2. Einen zweiten, mittleren Spannungspegel (VM).
  • 3. Einen dritten Spannungspegel, der typischerweise gleich einem Bezugspotenzial (V0) ist.
At the bottom, the different voltage levels are outlined. The signal has three voltage levels when transmitting:
  • 1. A first voltage level, which is typically equal to a supply voltage (V IO ). This can be equal to the supply voltage (V IO2 ) on the bus node side or the supply voltage (V IO1 ) on the bus master side. In the following, V IO means one of these two supply voltages or a combination of the two or another comparable supply voltage having the same effect. Preferably, bus master (BM) and bus node (BS1, bS2, BS3) should use the same supply voltage as a reference.
  • 2. A second, medium voltage level (V M ).
  • 3. A third voltage level, which is typically equal to a reference potential (V 0 ).

Für die Extraktion des Systemtaktes ist eine zweite Schwellspannung (V2L) definiert, die zwischen dem Bezugspotenzial (V0) und dem mittleren Potenzial (VM) liegt. For the extraction of the system clock, a second threshold voltage (V 2L ) is defined, which lies between the reference potential (V 0 ) and the mean potential (V M ).

Für die Extraktion der Daten ist eine dritte Schwellspannung (V1H) des Bus-Masters (BM) und eine erste Schwellspannung (V2H) der Busknoten (BS1, BS2, BS3) definiert, die zwischen der Versorgungsspannung (VIO) und dem mittleren Potenzial (VM) liegen und in etwa gleich sein sollten.For the extraction of the data, a third threshold voltage (V 1H ) of the bus master (BM) and a first threshold voltage (V 2H ) of the bus nodes (BS1, BS2, BS3) are defined, which between the supply voltage (V IO ) and the middle Potential (V M ) and should be about the same.

Durch die zweiten Schwellspannungen (V2L) der Busknoten (BS1, BS2, BS3) und das Bezugspotenzial (V0) wird ein erster Spannungsbereich (VB1) definiert und begrenzt.The second threshold voltages (V 2L ) of the bus nodes (BS1, BS2, BS3) and the reference potential (V 0 ) define and limit a first voltage range (V B1 ).

Durch die erste Schwellspannung (V2H) der Busknoten (BS1, BS2, BS3) bzw. die dritte Schwellspannung (V1H) des Bus-Masters (BM) auf der einen Seite und die zweite Schwellspannung (V2L) der Busknoten (BS1, BS2, BS3) wird ein zweiter Spannungsbereich (VB2) definiert und begrenzt.By the first threshold voltage (V 2H ) of the bus node (BS1, BS2, BS3) or the third threshold voltage (V 1H ) of the bus master (BM) on the one hand and the second threshold voltage (V 2L ) of the bus node (BS1, BS2, BS3), a second voltage range (V B2 ) is defined and limited.

Durch die erste Schwellspannung (V2H) der Busknoten (BS1, BS2, BS3) bzw. die dritte Schwellspannung (V1H) des Bus-Masters (BM) auf der einen Seite und die Versorgungsspannung wird ein dritter Spannungsbereich (VB3) definiert und begrenzt.By the first threshold voltage (V 2H ) of the bus node (BS1, BS2, BS3) and the third threshold voltage (V 1H ) of the bus master (BM) on the one hand and the supply voltage, a third voltage range (V B3 ) is defined and limited.

Zeitlich gliedert sich das Signal auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) in Zeitschlitzpakete mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitzpakete folgen typischerweise aufeinander mit einer Systemtaktperiode (T). Die Reihenfolge der Zeitschlitze innerhalb eines Zeitschlitzpaketes kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete gleich gewählt werden. Jede Systemtaktperiode (T) gliedert sich in mindestens zwei Halbtaktperioden (T1H, T2H), deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.In terms of time, the signal on the single-wire data bus (b1, b2, b3) or a connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) is divided into time slot packets with at least three time slots (TIN0, TIN1, TDO). The timeslot packets typically follow one another with a system clock period (T). The order of the time slots within a time slot packet can be chosen to be arbitrary for a system, but preferably the same for all time slot packets. Each system clock period (T) is divided into at least two half-clock periods (T 1H , T 2H ), the length of which is preferably but not necessarily the same.

In einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) wird der Systemtakt übertragen.In a half-clock period of the at least two half-clock periods (T 1H , T 2H ), the system clock is transmitted.

Hierbei befindet sich der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) im ersten Spannungsbereich (VB1). Hierdurch wird ein erster logischer Wert des Systemtaktes übertragen. In dem Beispiel reicht es aus, dass der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich unterhalb der zweiten Schwelle (V2L) befindet. Eine Begrenzung nach unten durch das Bezugspotenzial (V0) ist für die Entscheidung, ob der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich im ersten Spannungsbereich (VB1) befindet, nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der erste Spannungsbereich (VB1) in vielen Anwendungsfällen auch als nach unten offen angesehen werden.Here, the level is on the single wire data bus (b1, b2, b3) or the connected single wire data bus portion (b1, b2, b3) of the single wire data bus (b1, b2, b3) in a half clock period of the at least two half clock periods (T 1H , T 2H ) in FIG first voltage range (V B1 ). As a result, a first logical value of the system clock is transmitted. In the example, it suffices that the level on the single wire data bus (b1, b2, b3) or the connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) is below the second threshold (V 2L ) , A limitation down through the reference potential (V 0 ) is for deciding whether the level on the single wire data bus (b1, b2, b3) or the connected single wire data bus portion (b1, b2, b3) of the single wire data bus (b1, b2, b3) in the first voltage range (V B1 ) is not relevant and is therefore not used in practice. Therefore, the first voltage range (V B1 ) can also be regarded as open at the bottom in many applications.

In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) befindet sich der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) im zweiten Spannungsbereich (VB2) oder dritten Spannungsbereich (VB3). Hierdurch wird ein zweiter logischer Wert des Systemtaktes übertragen, der vom ersten logischen Wert des Systemtaktes verschieden ist. In dem Beispiel reicht es aus, dass der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich oberhalb der zweiten Schwelle (V2L) befindet. Eine Begrenzung nach oben durch die Versorgungsspannung (VIO) ist für die Entscheidung, ob der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich im zweiten Spannungsbereich (VB2) oder dritten Spannungsbereich (VB3) befindet, nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der dritte Spannungsbereich (VB3) in vielen Anwendungsfällen auch als nach oben offen angesehen werden.In the other half-clock period of the at least two half-clock periods (T 1H , T 2H ), the level is on the single wire data bus (b1, b2, b3) or the connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) in FIG second voltage range (V B2 ) or third voltage range (V B3 ). As a result, a second logical value of the system clock is transmitted, which is different from the first logical value of the system clock. In the example, it is sufficient that the level on the single wire data bus (b1, b2, b3) or the connected single wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) is above the second threshold (V 2L ) , An upper limit of the supply voltage (V IO ) is for deciding whether the level on the single wire data bus (b1, b2, b3) or the connected single wire data bus portion (b1, b2, b3) of the single wire data bus (b1, b2, b3) is up in the second voltage range (V B2 ) or third voltage range (V B3 ) is not relevant and is therefore not used in practice. Therefore, in many applications, the third voltage range (V B3 ) can also be considered to be open at the top.

Da es für die Extraktion des Systemtaktes innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) nicht relevant ist, ob der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich im dritten Spannungsbereich (VB3) oder zweiten Spannungsbereich (VB2) befindet, können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich (VB3) und dem zweiten Spannungsbereich (VB2) innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) Daten übertragen werden.Since it is not relevant for the extraction of the system clock within this other half-clock period of the at least two half-clock periods (T 1H , T 2H ), whether the level on the single-wire data bus (b1, b2, b3) or the connected single-wire data bus section (b1, b2, b3) of the single wire data bus (b1, b2, b3) is in the third voltage range (V B3 ) or second voltage range (V B2 ) can now be distinguished by a distinction between the third voltage range (V B3 ) and the second voltage range (V B2 ) within the other Half-clock period of at least two half-clock periods (T 1H , T 2H ) data are transmitted.

In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) befindet sich der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) im zweiten Spannungsbereich (VB2), wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich (VB3), wenn ein zweiter logischer Datenwert übertragen wird. In this other half-clock period of the at least two half-clock periods (T 1H , T 2H ), the level is on the single wire data bus (b1, b2, b3) or the connected single wire data bus portion (b1, b2, b3) of the single wire data bus (b1, b2, b3) in FIG second voltage range (V B2 ) when a first logical data value is transmitted. and in the third voltage range (V B3 ) when a second logical data value is transmitted.

Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Pegel eingezeichnet.To the right of the lower signal, exemplary logical states for the three levels are shown for better clarity.

Der obere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Systemtakts (TCK) von 1 und einem beispielhaften logischen Wert des Datensignals (TDA) von 1.The upper level in the example corresponds to an exemplary logic value of the system clock (TCK) of FIG. 1 and an exemplary logical value of the data signal (TDA) of FIG.

Der mittlere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Systemtakts (TCK) von 1 und einem beispielhaften logischen Wert des Datensignals (TDA) von 0.The average level in the example corresponds to an exemplary logic value of the system clock (TCK) of FIG. 1 and an exemplary logical value of the data signal (TDA) of zero.

Der untere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Systemtakts (TCK) von 0.The lower level in the example corresponds to an exemplary logical value of the system clock (TCK) of zero.

Fig. 3Fig. 3

In 3 sind die wichtigsten Teile der erfindungsgemäßen Schnittstelle zur Realisierung des erfindungsgemäßen Protokolls auf dem Eindrahtdatenbus (b1, b2, b3) oder dem hier beispielhaft angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) zwischen dem Bus-Master und dem betreffenden Busknoten dargestellt. Als Bezugspotenzial für die Signale auf dem Eindrahtdatenbus (b1, b2, b3) und dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) dient hier beispielhaft die Masse mit der Bezugspotenzialleitung (GND), die auf dem Bezugspotenzial (V0) liegt. Durch den Spannungsteiler aus einem unteren Widerstand (R0L) zwischen auf dem Eindrahtdatenbus (b1, b2, b3) und damit dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) und Bezugspotenzial (GND) und einem oberen Widerstand (R0H) zwischen dem Eindrahtdatenbus (b1, b2, b3) und damit dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) und einem vom Bezugspotenzial (V0) verschiedenen Versorgungspotenzial (VIO) wird der Eindrahtdatenbus (b1, b2, b3) in Form des angeschlossenen ersten Eindrahtdatenbusabschnitts (b1) zunächst auf einem mittleren Potenzial (VM) zwischen diesen beiden Potenzialen (V0, VIO) gehalten. Auf der Masterseite wird nun immer in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Systemtaktperiode (T) des Systemtaktes (TCKout1) der dominierende Schalter (S1L) geschlossen, der zwischen dem Eindrahtdatenbus (b1, b2, b3) in Form des angeschlossenen ersten Eindrahtdatenbusabschnitts (b1) und der Bezugspotenzialleitung (GND) geschaltet ist. Da der Innenwiderstand des dominierenden Schalters (S1L) vorzugsweise kleiner als der Innenwiderstand des Spannungsteiles aus dem oberen Widerstand (R0H) und dem unteren Widerstand (R0L) ist, wird dadurch in der betreffenden Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Systemtaktperiode (T) durch das Schließen des dominierenden Schalters (S1L) der Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) von dem besagten mittleren Potenzial (VM) in einem zweiten Spannungsbereich (VB2) auf das Potenzial des Bezugspotenzials (V0), das sich im ersten Spannungsbereich (VB1) befindet, gezogen. Der dominierende Schalter (S1L) wird dabei durch den Systemtakt auf Masterseite (TCKout1) angesteuert. Ist dieser dominierende Schalter (S1L) nicht geschlossen, so können Daten bidirektional in der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Systemtaktperiode (T) übertragen werden. Auf der Bus-Master-Seite speist dazu eine geschaltete Stromquelle (S1H, I1) Strom in den Eindrahtdatenbus (b1, b2, b3) ein, wenn die Sendeleitung (TDAout1) aus dem Inneren des Bus-Masters (BM) aktiv ist. Hierzu schließt die Sendeleitung (TDAout1) aus dem Inneren des Bus-Masters (BM) den Schalter (S1H) der steuerbaren Stromquelle (S1H, I1). Hierdurch liefert die Stromquelle (I1) der steuerbaren Stromquelle (S1H, I1) Strom in den Eindrahtdatenbus (b1, b2, b3). Vorzugsweise ist dieser Strom größer als der Strom, den der Pull-Schaltkreis bestehend aus dem oberen Widerstand (R0H) und dem unteren Widerstand (R0L) abführen kann. Somit wandert das Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des angeschlossenen ersten Eindrahtdatenbusabschnitts (b1) des Eindrahtdatenbusses (b1, b2, b3) in diesem Fall vom mittleren Potenzial (VM) in einem zweiten Spannungsbereich (VB2) zu einem Potenzial nahe der Versorgungsspannung (VIO1) für die schaltbare Stromquelle (S1H, I1) des Bus-Masters (BM) in dem dritten Spannungsbereich (VB3). Wird jedoch der dominierende Schalter (S1L) geschlossen, so überschreibt dieser den Einfluss der schaltbaren Stromquelle (S1H, I1) des Bus-Masters (BM) und des Pull-Schaltkreises bestehend aus dem oberen Widerstand (R0H) und dem unteren Widerstand (R0L). Beide sind bei geeigneter Auslegung des dominierenden Schalters (S1L) nicht in der Lage, das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem beispielhaft angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) gegen den dominierenden Schalter (S1L) zu bestimmen.In 3 are the most important parts of the interface according to the invention for implementing the protocol according to the invention on the single-wire data bus (b1, b2, b3) or the example here connected first single-wire data bus section (b1) of the single-wire data bus (b1, b2, b3) between the bus master and the respective bus node shown. As a reference potential for the signals on the single-wire data bus (b1, b2, b3) and the connected first single-wire data bus section (b1) of the single-wire data bus (b1, b2, b3), the ground with the reference potential line (GND) serving as the reference potential (V 0 ) is located. By the voltage divider consisting of a lower resistance (R 0L ) between on the single wire data bus (b1, b2, b3) and thus the connected first single wire data bus section (b1) of the single wire data bus (b1, b2, b3) and reference potential (GND) and an upper resistance ( R 0H ) between the single-wire data bus (b1, b2, b3) and thus the connected first single-wire data bus section (b1) of the single-wire data bus (b1, b2, b3) and one supply potential (V IO ) different from the reference potential (V 0 ), the single-wire data bus (b1 , b2, b3) in the form of the connected first single-wire data bus section (b1) are initially kept at a mean potential (V M ) between these two potentials (V 0 , V IO ). On the master side, the dominating switch (S 1L ) which is connected between the single-wire data bus (b1, b2, b3) is now always closed in a half-clock period of the at least two half-clock periods (T 1H , T 2H ) of a system clock period (T) of the system clock (TCKout 1 ) ) in the form of the connected first single-wire data bus section (b1) and the reference potential line (GND). Since the internal resistance of the dominant switch (S 1L ) is preferably smaller than the internal resistance of the voltage component of the upper resistor (R 0H ) and the lower resistor (R 0L ), the at least two half-clock periods (T 1H , T 2H ) of a system clock period (T) by closing the dominant switch (S 1L ) of the voltage levels on the single wire data bus (b1, b2, b3) from said mean potential (V M ) in a second voltage range (V B2 ) to the potential of Reference potential (V 0 ), which is located in the first voltage range (V B1 ) pulled. The dominant switch (S 1L ) is controlled by the system clock on the master side (TCKout 1 ). If this dominant switch (S 1L ) is not closed, data can be transmitted bidirectionally in the other half-clock period of the at least two half-clock periods (T 1H , T 2H ) of a system clock period (T). For this purpose, on the bus master side, a switched current source (S 1H , I 1 ) supplies current to the single-wire data bus (b1, b2, b3) when the transmission line (TDAout 1 ) from the inside of the bus master (BM) is active is. For this purpose, the transmission line (TDAout 1 ) from the interior of the bus master (BM) closes the switch (S 1H ) of the controllable current source (S 1H , I 1 ). As a result, the current source (I 1 ) of the controllable current source (S 1H , I 1 ) supplies current to the single-wire data bus (b1, b2, b3). Preferably, this current is greater than the current that can be dissipated by the pull circuit consisting of the upper resistor (R 0H ) and the lower resistor (R 0L ). Thus, the potential of the single wire data bus (b1, b2, b3) or at least the connected first single wire data bus portion (b1) of the single wire data bus (b1, b2, b3) in this case increases from the mean potential (V M ) in a second voltage range (V B2 ) a potential near the supply voltage (V IO1 ) for the switchable current source (S 1H , I 1 ) of the bus master (BM) in the third voltage range (V B3 ). However, if the dominant switch (S 1L ) is closed, this overwrites the influence of the switchable current source (S 1H , I 1 ) of the bus master (BM) and the pull circuit consisting of the upper resistance (R 0H ) and the lower Resistance (R 0L ). Both are with a suitable design of the dominant switch (S 1L ) unable to the potential on the single wire data bus (b1, b2, b3) or at least the exemplary connected first single wire data bus section (b1) of the single wire data bus (b1, b2, b3) against the dominant switch (S 1L ) to determine.

In gleicher Weise arbeitet die zweite schaltbare Stromquelle auf der Busknoten-Seite. Auf der Busknoten-Seite speist dazu eine geschaltete Stromquelle (S2H, I2) Strom in den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) ein, wenn die Sendeleitung (TDAout2) aus dem Inneren des Busknotens aktiv ist. Hierzu schließt die Sendeleitung (TDAout2) aus dem Inneren des Busknotens den Schalter (S2H) der steuerbaren Stromquelle (S2H, I2). Hierdurch liefert die Stromquelle (I2) der steuerbaren Stromquelle (S2H, I2) Strom in den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3). Vorzugsweise ist dieser Strom wieder größer als der Strom, den der Pull-Schaltkreis bestehend aus dem oberen Widerstand (R0H) und dem unteren Widerstand (R0L) abführen kann. Somit wandert das Potenzial des Eindrahtdatenbusses (b1, b2, b3) bzw. des angeschlossenen Eindrahtdatenbusabschnitts (b1) in diesem Fall vom mittleren Potenzial (VM) in einem zweiten Spannungsbereich (VB2) zu einem Potenzial nahe der Versorgungsspannung (VIO2) für die schaltbare Stromquelle (S2H, I2) des Bus-Knotens (BS1, BS2, BS3) in dem dritten Spannungsbereich (VB3). Wird jedoch der dominierende Schalter (S1L) geschlossen, so überschreibt dieser wieder den Einfluss der schaltbaren Stromquelle (S2H, I2) des Bus-Knotens und des Pull-Schaltkreises bestehend aus dem oberen Widerstand (R0H) und dem unteren Widerstand (R0L). Beide sind bei geeigneter Auslegung des dominierenden Schalters (S1L) nicht in der Lage, das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) gegen den dominierenden Schalter (S1L) zu bestimmen. Auch wenn die schaltbare Stromquelle (S1H, I1) des Bus-Masters (BM) ebenfalls hinzugeschaltet wird, wird bei geeigneter Auslegung des dominierenden Schalters (S1L) dieser das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) weiterhin bestimmen.In the same way, the second switchable current source operates on the bus node side. On the bus node side, a switched current source (S 2H , I 2 ) feeds current into the single-wire data bus (b1, b2, b3) or the connected single-wire data bus section (b1, b2, b3) of the single-wire data bus (b1, b2, b3) if the transmission line (TDAout 2 ) from inside the bus node is active. For this purpose, the transmission line (TDAout 2 ) from the interior of the bus node closes the switch (S 2H ) of the controllable current source (S 2H , I 2 ). As a result, the current source (I 2 ) of the controllable current source (S 2H , I 2 ) supplies current to the single-wire data bus (b1, b2, b3) or the connected first single-wire data bus section (b1) of the single-wire data bus (b1, b2, b3). Preferably, this current is again greater than the current that can pull the pull circuit consisting of the upper resistance (R 0H ) and the lower resistance (R 0L ). Thus, the potential of the single wire data bus (b1, b2, b3) or the connected single wire data bus section (b1) in this case moves from the middle potential (V M ) in a second voltage range (V B2 ) to a potential near the supply voltage (V IO2 ) the switchable current source (S 2H , I 2 ) of the bus node (BS1, BS2, BS3) in the third voltage range (V B3 ). However, if the dominant switch (S 1L ) is closed, this again overwrites the influence of the switchable current source (S 2H , I 2 ) of the bus node and the pull circuit consisting of the upper resistance (R 0H ) and the lower resistance ( R 0L ). Both are suitable design of the dominant switch (S 1L ), the potential on the single wire data bus (b1, b2, b3) or the connected first single wire data bus section (b1) of the single wire data bus (b1, b2, b3) against the dominant switch (S 1L ). Even if the switchable current source (S 1H , I 1 ) of the bus master (BM) is also connected, with a suitable design of the dominant switch (S 1L ) this is the potential on the single-wire data bus (b1, b2, b3) or connected first one-wire data bus section (b1) of the single-wire data bus (b1, b2, b3).

Auf der Busknoten-Seite vergleicht ein erster Komparator (C2H) das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) mit einem ersten Schwellwert (V2H). Gleichzeitig vergleicht ein zweiter Komparator (C2L) das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) mit einem zweiten Schwellwert (V2L). Der zweite Schwellwert (V2L) unterscheidet sich vom ersten Schwellwert (V2H) und bestimmt die Grenze zwischen dem ersten Spannungsbereich (VB1) und dem zweiten Spannungsbereich (VB2). Der erste Schwellwert (V2H) bestimmt die Grenze zwischen dem zweiten Spannungsbereich (VB2) und dem dritten Spannungsbereich (VB3). Der zweite Komparator (C2L) gewinnt den Systemtakt aus dem Signal auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) zurück. Dieses Signal wird ins Innere des Busknotens als durch den Busknoten empfangenes Taktsignal (TCKin2) weitergegeben. Der erste Komparator (C2H) gewinnt die Dateninformation aus dem Signal auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) als durch den Busknoten empfangene Daten (TDAin2) zurück. Dabei enthalten die durch den Busknoten empfangenen Daten auch noch Anteile des Systemtaktes. Dies kann durch einfaches Abtasten beispielsweise in einem Flip-Flop mit der Flanke eines leicht verzögerten Systemtakts oder alternativ durch Verzögerung der empfangenen Daten und Abtastung mit einem nicht verzögerten Systemtakt leicht behoben werden. Ggf. müssen die Signale vor der Verwendung noch aufbereitet werden (D2H, D2L).At the bus node side, a first comparator (C 2H ) compares the potential on the single wire data bus (b1, b2, b3) or the connected first single wire data bus portion (b1) of the single wire data bus (b1, b2, b3) to a first threshold value (V 2H ). , At the same time, a second comparator (C 2L ) compares the potential on the single wire data bus (b1, b2, b3) or the connected first single wire data bus portion (b1) of the single wire data bus (b1, b2, b3) to a second threshold value (V 2L ). The second threshold (V 2L ) differs from the first threshold (V 2H ) and determines the boundary between the first voltage range (V B1 ) and the second voltage range (V B2 ). The first threshold (V 2H ) determines the boundary between the second voltage range (V B2 ) and the third voltage range (V B3 ). The second comparator (C 2L ) recovers the system clock from the signal on the single wire data bus (b1, b2, b3) or the connected first single wire data bus portion (b1) of the single wire data bus (b1, b2, b3). This signal is forwarded to the inside of the bus node as a clock signal received by the bus node (TCKin 2 ). The first comparator (C 2H ) extracts the data information from the signal on the single-wire data bus (b1, b2, b3) or the connected first single-wire data bus portion (b1) of the single-wire data bus (b1, b2, b3) as data received by the bus node (TDAin 2 ) back. The data received by the bus node also contain portions of the system clock. This can be easily remedied by simply sampling, for example, in a flip-flop with the edge of a slightly delayed system clock, or alternatively by delaying the received data and sampling with a non-delayed system clock. Possibly. the signals must still be processed before use (D 2H , D 2L ).

In einer Ausprägung der Erfindung könnte das Datenausgangssignal (TDAin2) auf 1 durch den ersten Komparator (C2H) geschaltet werden, wenn das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) höher als der erste Schwellwert (V2H) ist, und umgekehrt auf 0 geschaltet werden, wenn das Potenzial niedriger als dieser Schwellwert ist. In einer Ausprägung der Erfindung könnte das Systemtaktsignal (TCKin2) auf 1 durch den zweiten Komparator (C2L) geschaltet werden, wenn das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) höher als der zweite Schwellwert (V2L) ist, und umgekehrt auf 0 geschaltet werden, wenn das Potenzial niedriger als dieser Schwellwert ist.In one embodiment of the invention, the data output signal (TDAin2) could be switched to 1 by the first comparator (C 2H ) if the potential on the single wire data bus (b1, b2, b3) or the connected first single wire data bus portion (b1) of the single wire data bus (b1, b2, b3) is higher than the first threshold (V 2H ) and conversely switched to 0 if the potential is lower than this threshold. In one embodiment of the invention, the system clock signal (TCKin 2 ) could be switched to 1 by the second comparator (C 2L ) if the potential on the single wire data bus (b1, b2, b3) or the connected first single wire data bus portion (b1) of the single wire data bus (b1 , b2, b3) is higher than the second threshold (V 2L ), and conversely switched to 0 if the potential is lower than this threshold.

In ähnlicher Weise tastet der Bus-Master (BM) mittels eines dritten Komparators (C1H) den Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) ab. Hierzu vergleicht der dritte Komparator (C1H) das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) mit einem dritten Schwellwert (V1H) und gewinnt dadurch die auf der Datenleitung befindlichen Daten zurück, die jedoch auch hier noch Anteile des Systemtaktes aufweisen. Auch hier hilft eine geeignete Abtastung. Auf diese Weise werden die durch den Bus-Master (BM) empfangenen Daten (TDAin1) gewonnen. In einer Ausprägung der Erfindung könnte das Datenausgangssignal (TDAin1) auf 1 durch den dritten Komparator (C1H) geschaltet werden, wenn das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) höher als der dritte Schwellwert (V1H) ist, und umgekehrt auf 0 geschaltet werden, wenn das Potenzial niedriger als dieser Schwellwert ist. Der dritte Schwellwert (V1H) ist vorzugsweise bis auf einen kleinen Toleranzbereich von vorzugsweise deutlich kleiner 25% dieses Wertes gleich dem ersten Schwellwert (V2H).Similarly, the bus master (BM) samples the state on the single wire data bus (b1, b2, b3) or the connected first single wire data bus portion (b1) of the single wire data bus (b1, b2, b3) by means of a third comparator (C 1H ). For this purpose, the third comparator (C 1H ) compares the potential on the single-wire data bus (b1, b2, b3) or the connected first single-wire data bus section (b1) of the single-wire data bus (b1, b2, b3) with a third threshold value (V 1H ) and thereby obtains the Data located on the data line back, but still have shares of the system clock here. Again, one helps suitable sampling. In this way, the data received by the bus master (BM) (TDAin 1 ) is obtained. In one embodiment of the invention, the data output signal (TDAin 1 ) could be switched to 1 by the third comparator (C 1H ) if the potential on the single wire data bus (b1, b2, b3) or the connected first single wire data bus portion (b1) of the single wire data bus (b1 , b2, b3) is higher than the third threshold (V 1H ), and conversely switched to 0 when the potential is lower than this threshold. The third threshold value (V 1H ) is preferably equal to the first threshold value (V 2H ) except for a small tolerance range of preferably significantly less than 25% of this value.

In der weiteren Verarbeitung können nun Schaltungen aus dem Stand der Technik für einen Datenbus mit separater Datenleitung und Systemtaktleitung verwendet werden, sodass hier auf die Beschreibung verzichtet werden kann. Beispielhaft sei auf die WO 2006/102284 A2 verwiesen.In the further processing circuits of the prior art can now be used for a data bus with a separate data line and system clock line, so that the description can be omitted here. Exemplary is on the WO 2006/102284 A2 directed.

Es ergibt sich nun folgende Tabelle der Spannungspegel und logischen Werte als eine mögliche Implementierung der Erfindung. Andere Pegel und korrespondierende logische Werte sind natürlich möglich, wie dem Fachmann klar sein wird. Man beachte dass hier in diesem Beispiel TCKout1 = 0 den dominierenden Schalter (S1L) schließt. Dies kann natürlich auch invertiert implementiert werden. Senden betrachtete Eindrahtdatenleitung/-leitungsabschnitt Empfangen TCKout1 TDAout1 TDAout2 b1, b2, b3, bn TCKin2 TDAin1 TDAin2 0 0 0 V0 0 0 0 0 0 1 V0 0 0 0 0 1 0 V0 0 0 0 0 1 1 V0 0 0 0 1 0 0 VM 1 0 0 1 0 1 VIO2 1 1 1 1 1 0 VIO1 1 1 1 1 1 1 VIO1/2 1 1 1 The following table of voltage levels and logic values will now be given as one possible implementation of the invention. Other levels and corresponding logical values are of course possible, as will be apparent to those skilled in the art. Note that in this example TCKout 1 = 0 closes the dominant switch (S 1L ). Of course, this can also be implemented inverted. Send considered single-wire data line / line section Receive TCKout 1 TDAout 1 TDAout 2 b 1 , b 2 , b 3 , b n TCKin 2 TDAin 1 TDAin 2 0 0 0 V 0 0 0 0 0 0 1 V 0 0 0 0 0 1 0 V 0 0 0 0 0 1 1 V 0 0 0 0 1 0 0 V M 1 0 0 1 0 1 V IO2 1 1 1 1 1 0 V IO1 1 1 1 1 1 1 V IO1 / 2 1 1 1

Vorzugsweise stimmen der erste Schwellwert (V2H) und der dritte Schwellwert (V1H) überein, wodurch Bus-Master und Busknoten die gleiche Datensequenz erkennen. Durch entsprechend gesteuerte zeitliche Abtastung können diese Daten dann geeignet den Zeitschlitzen (TIN0, TIN1, TDO) zugeordnet werden.Preferably, the first threshold (V 2H ) and the third threshold (V 1H ) match, whereby bus master and bus node recognize the same data sequence. By appropriately controlled temporal sampling, these data can then be appropriately assigned to the time slots (TIN0, TIN1, TDO).

Im Gegensatz zu den deutschen Patenten DE 10 2015 004 434 B3 , DE 10 2015 004 433 B3 , DE 10 2015 004 435 B3 und DE 10 2015 004 436 B3 weist der erfindungsgemäße Busknoten typischerweise ein Transfer-Gate (TG) auf, das die Funktion eines Schalters hat und den ersten Eindrahtdatenbusabschnitt (b1) mit einem nachfolgenden zweiten Eindrahtdatenbusabschnitt (b2) verbinden kann. Ist das Transfer-Gate (TG) geöffnet, so verbindet vorzugsweise ein zweiter Schalter (S3L) den nachfolgenden zweiten Eindrahtdatenbusabschnitt (b2) mit dem Bezugspotenzial (GND) oder einem anderen geeigneten Potenzial. Hierdurch liegt der nachfolgende Eindrahtdatenbus (b2, b3) auf einem definierten Potenzial ohne dass ein Systemtakt und damit Daten übertragen werden.In contrast to the German patents DE 10 2015 004 434 B3 . DE 10 2015 004 433 B3 . DE 10 2015 004 435 B3 and DE 10 2015 004 436 B3 The bus node according to the invention typically has a transfer gate (TG) which has the function of a switch and can connect the first single-wire data bus section (b1) to a subsequent second single-wire data bus section (b2). If the transfer gate (TG) is open, preferably a second switch (S 3L ) connects the subsequent second single-wire data bus section (b2) to the reference potential (GND) or another suitable potential. As a result, the following single-wire data bus (b2, b3) is at a defined potential without a system clock and thus data being transmitted.

Fig. 4Fig. 4

4 zeigt eine beispielhafte Protokollsequenz von drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO). In anderen Implementierungen der Erfindung kann ein Zeitschlitzpaket auch mehr als drei Zeitschlitze (TIN0, TIN1, TDO) umfassen. Im ersten Zeitschlitz (TIN0) werden typischerweise Kontrolldaten übertragen, die dem TMS-Signal des Standard-Boundary-Scan (IEEE1149) entsprechen. Dieses Signal steuert typischerweise den Zustand des endlichen Automaten gemäß Zustandsdiagram 1. Im zweiten Zeitschlitz (TIN1) werden typischerweise die Daten übertragen, die dem TDI – Signals des Standard-Boundary-Scans (IEEE 1149) entsprechen. In diesen beiden Zeitschlitzen überträgt der Bus-Master (BM) Daten auf den Busknoten. Sollte parallel auch der Busknoten senden, so überschreibt der Busknoten den Bus-Master (BM), wenn dessen schaltbare Stromquelle (S1H, I1) ausgeschaltet ist. Umgekehrt kann der Bus-Master (BM) den Busknoten überschreiben, wenn die schaltbare Stromquelle (S2H, I2) des Busknotens ausgeschaltet ist. Ein Überschreiben des Bus-Masters (BM) durch den Busknoten kann der Bus-Master (BM) dadurch detektieren, dass die gesendeten Daten (TDAout1) im Hinblick auf ihren logischen Inhalt darauf durch eine Logik im Bus-Master (BM) überprüft werden, ob diese mit den empfangenen Daten (TDAin1) in der betreffenden Halbtaktperiode übereinstimmen, in der der Systemtakt (TCKout1) den dominierenden Schalter (S1L) nicht schließt. Im Falle einer solchen Asynchronizität kann der Bus-Master durch permanentes Halten des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) im dritten Spannungsbereich (VB3) bei geeigneter Auslegung der State-Machine des Test-Controllers (TAPC ) der Busknoten diese wieder re-synchronisieren. Hierzu muss die State-Machine des Test-Controllers (TAPC) des Busknotens so ausgelegt sein, dass ein permanentes Halten im dritten Spannungsbereich (VB3) im Kontrollfeld, also hier beispielsweise im ersten Zeitschlitz (TIN0), zu einem Reset in Form der Einnahme eines sogenannten „Idle-States” (TLR) als einem abwartenden Zustand des Test-Controllers (TAPC) führt. Dies ist bei einem Zustandsdiagramm eines JTAG-Controllers gemäß IEEE 1149 Standard der Fall. Dieses permanente Halten des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) im dritten Spannungsbereich (VB3) kann durch ein dauerhaftes Einschalten der schaltbaren Stromquelle (S1H, I1) des Bus-Masters (BM) für die Dauer des Reset-Vorgangs erfolgen. 4 shows an exemplary protocol sequence of three consecutive time slots (TIN0, TIN1, TDO). In other implementations of the invention, a timeslot packet may also include more than three time slots (TIN0, TIN1, TDO). The first time slot (TIN0) typically transmits control data corresponding to the standard boundary-scan TMS signal (IEEE1149). This signal typically controls the state of the finite state machine in accordance with the state diagram 1 , In the second time slot (TIN1) typically the data corresponding to the TDI signal of the standard boundary scan (IEEE 1149) is transmitted. In these two time slots, the bus master (BM) transfers data to the bus node. If the bus node also sends in parallel, the bus node overwrites the bus master (BM) if its switchable current source (S 1H , I 1 ) is switched off. Conversely, the bus master (BM) the Overwrite bus nodes if the switchable current source (S 2H , I 2 ) of the bus node is switched off. Overwriting of the bus master (BM) by the bus node can be detected by the bus master (BM) by checking the transmitted data (TDAout 1 ) for logical content thereon by logic in the bus master (BM) whether they match the received data (TDAin 1 ) in the respective half-clock period in which the system clock (TCKout 1 ) does not close the dominant switch (S 1L ). In the case of such asynchronicity, the bus master can maintain the voltage level on the single wire data bus (b1, b2, b3) or the connected first single wire data bus portion (b1) of the single wire data bus (b1, b2, b3) in the third voltage range (V B3 ) appropriate design of the state machine of the test controller (TAPC) of the bus node to re-synchronize these again. For this purpose, the state machine of the test controller (TAPC) of the bus node must be designed so that a permanent hold in the third voltage range (V B3 ) in the control field, ie here for example in the first time slot (TIN0), to a reset in the form of revenue a so-called "Idle States" (TLR) as a waiting state of the test controller (TAPC) leads. This is the case with a state diagram of a JTAG controller according to IEEE 1149 standard. This permanent maintenance of the voltage level on the single-wire data bus (b1, b2, b3) or the connected first single-wire data bus section (b1) of the single-wire data bus (b1, b2, b3) in the third voltage range (V B3 ) can be achieved by permanently switching on the switchable current source (S 1H , I 1 ) of the bus master (BM) for the duration of the reset process.

Fig. 5Fig. 5

5 zeigt eine erfindungsgemäße, beispielhafte Abfolge von Signalen. Eingabe sind die mit „2 Draht Daten” bezeichneten Zweidraht basierenden Daten. In dem Beispiel werden drei aufeinanderfolgende Zeitschlitzpakete (n – 1, n, n + 1) mit beispielhaft je drei Zeitschlitzen (TIN0, TIN1, TDO) dargestellt. Die Verwendung von mehr als drei Zeitschlitzen je Zeitschlitzpakete ist natürlich denkbar. Die Bedeutung der jeweiligen Zeitschlitze innerhalb eines Zeitschlitzpakets hängt nur von der zeitlichen Position ab und ändert sich nicht. Wenn in dieser Beschreibung vom ersten Zeitschlitz (TIN0), zweiten Zeitschlitz (TIN1) und dritten Zeitschlitz (TDO) die Rede ist, so ist das eine reine Bezeichnung und bezieht sich nicht auf die Position innerhalb eines Zeitschlitzpaketes. Vorzugsweise ist die zeitliche Positionierung der einzelnen mindestens drei Zeitschlitze (TIN0, TIN1, TDO) innerhalb der Zeitschlitzpakete immer gleich oder zumindest durch einen Algorithmus vorhersagbar. Auch zeigt die Figur den zugehörigen Systemtakt (2 Draht Takt). Im Zeitschlitzpaket n – 1 liefert der Busknoten im Zeitschlitz TDOn-1 eine logische 1 und im Zeitschlitzpakte n im Zeitschlitz TDOn eine logische 1 und im Zeitschlitzpakte n + 1 im Zeitschlitz TDOn+1 eine logische O. Die vom Bus-Master (BM) gesendeten Daten in den Zeitschlitzen TINOn-1, TIN1n-1, TIN0n, TIN1n, TIN0n+1, TIN1n+1 sind in Ihrem logischen Gehalt nicht beispielhaft festgelegt und darum schraffiert. Das mit „TOW” bezeichnete Signal soll den Potenzialverlauf auf dem Eindrahtdatenbus (b1, b2, b3 ... bn, ... bm) oder einem angeschlossenen n-ten Eindrahtdatenbusabschnitt (bn) des Eindrahtdatenbusses (b1, b2, b3 ... bn, ... bm) schematisch veranschaulichen. Aus diesem Potenzialverlauf auf dem betroffenen Eindrahtdatenbusabschnitt (bn) erzeugt beispielhaft der erste Komparator (C2H) die durch den betroffenen Busknoten empfangenen Daten (TDAin2). Der zweite Komparator (C2L) erzeugt beispielhaft aus dem Potenzialverlauf auf dem betroffenen Eindrahtdatenbusabschnitt (bn) das durch den Busknoten empfangene Taktsignal (TCKin2), das dem rekonstruierten Systemtakt entspricht. Bei geeigneter Synchronisierung von betroffenem Busknoten und Bus-Master, erzeugt der betroffene Busknoten einen internen Systembasistakt (TCK), der erst in der zweiten Halbtaktperiode des dritten Zeitschlitzes (TDOn) der Systemtaktperiode (T) einen Puls mit der Dauer einer Halbtaktperiode zeigt. Mit der steigenden Flanke dieses Signals übernimmt der Busknoten in diesem Beispiel die logischen Werte der vom Bus-Master gesendeten Daten (TDAin2) mittels der fallenden Flanke von TCKin2. Mit der fallenden Flanke des Systemtakts (TCK) zu Beginn des nächsten Zeitschlitzpaketes wird der in diesem Beispiel vom Busknoten zu sendende Wert (TDO) geändert. TDAout2 wird jedoch erst im dritten Zeitschlitz (TDOn+1) des folgenden Zeitschlitzpaketes aktiv, wenn der betroffene Busknoten senden darf. Dem Fachmann ist klar, dass die Steuerung nicht nur mittels der in 5 dargestellten Steuerung über die fallende Flanke des Systemtaktes (TCK) möglich ist, sondern auch über die steigenden Flanke. 5 shows an exemplary sequence of signals according to the invention. Input is the two wire based data called "2 wire data". In the example, three consecutive timeslot packets (n-1, n, n + 1) are shown with, for example, three time slots each (TIN0, TIN1, TDO). The use of more than three time slots per time slot packets is of course conceivable. The meaning of the respective time slots within a timeslot packet depends only on the time position and does not change. When in this description the first time slot (TIN0), second time slot (TIN1) and third time slot (TDO) are mentioned, this is a pure name and does not refer to the position within a time slot packet. Preferably, the time positioning of the individual at least three time slots (TIN0, TIN1, TDO) within the time slot packets is always the same or at least predictable by an algorithm. Also, the figure shows the associated system clock (2 wire clock). In the time slot packet n-1, the bus node supplies a logical 1 in time slot TDO n-1 and a logical 1 in time slot n in time slot TDO n and in logical time interval n + 1 in time slot TDO n + 1. BM) data in the time slots TINO n-1 , TIN1 n-1 , TIN0 n , TIN1 n , TIN0 n + 1 , TIN1 n + 1 are not exemplary in their logical content and therefore hatched. The signal denoted by "TOW" should be the potential curve on the single-wire data bus (b1, b2, b3 ... b n , ... b m ) or a connected n-th single-wire data bus section (b n ) of the single-wire data bus (b1, b2, b3 ... b n , ... b m ) illustrate schematically. From this potential curve on the affected single-wire data bus section (b n ), the first comparator (C 2H ) generates by way of example the data (TDAin 2 ) received by the bus node concerned. By way of example, the second comparator (C 2L ) uses the potential curve on the affected single-wire data bus section (b n ) to generate the clock signal (TCKin 2 ) received by the bus node, which corresponds to the reconstructed system clock. With appropriate bus node and bus master synchronization, the affected bus node will generate an internal system clock (TCK) which will not show a half-cycle period pulse until the second half-clock period of the third time slot (TDO n ) of the system clock period (T). With the rising edge of this signal, the bus node in this example assumes the logical values of the data sent by the bus master (TDAin 2 ) by means of the falling edge of TCKin 2 . With the falling edge of the system clock (TCK) at the beginning of the next time slot packet, the value (TDO) to be sent by the bus node in this example is changed. TDAout 2 , however, becomes active only in the third time slot (TDO n + 1 ) of the following time slot packet, if the affected bus node is allowed to transmit. It is clear to the person skilled in the art that the control is not limited only by means of the in 5 represented control over the falling edge of the system clock (TCK) is possible, but also on the rising edge.

Fig. 6Fig. 6

6 zeigt einen beispielhaften Eindrahtdatenbus (b1, b2, b3) mit drei Busknoten (BS1, BS2, BS3) und drei Eindrahtdatenbusabschnitten (b1, b2, b3) und einem Busmaster (BM). Der erste Eindrahtdatenbusabschnitt (b1) verbindet den Busmaster (BM) mit dem ersten Busknoten (BS1). 6 shows an exemplary single-wire data bus (b1, b2, b3) with three bus nodes (BS1, BS2, BS3) and three single-wire data bus sections (b1, b2, b3) and a bus master (BM). The first single wire data bus section (b1) connects the bus master (BM) to the first bus node (BS1).

Der zweite Eindrahtdatenbusabschnitt (b2) verbindet den zweiten Busknoten (BS2) mit dem ersten Busknoten (BS1). Der dritte Eindrahtdatenbusabschnitt (b3) verbindet den dritten Busknoten (BS3) mit dem zweiten Busknoten (BS2).The second single-wire data bus section (b2) connects the second bus node (BS2) to the first bus node (BS1). The third single-wire data bus section (b3) connects the third bus node (BS3) to the second bus node (BS2).

Der Eindrahtdatenbus wird durch einen Bus-Master (BM) mittels einer Master-Eindrahtdatenbusschnittstelle (OWM) gesteuert, an die der erste Eindrahtdatenbusabschnitt (b1) angeschlossen ist. The single wire data bus is controlled by a bus master (BM) by means of a master single wire data bus interface (OWM) to which the first single wire data bus section (b1) is connected.

Die erste Eindrahtdatenbusschnittstelle (OWS1) ist mit dem ersten Eindrahtdatenbusabschnitt (b1) verbunden. Sie empfängt über diesen ersten Eindrahtdatenbusabschnitt (b1) Daten vom Bus-Master und sendet solche zu diesem. Intern stellt sie einen ersten rekonstruierten Systemtakt (TCK1) bereit, mit dem die interne JTAG-Schnittstelle des ersten Busknotens betrieben wird. Des Weiteren stellt sie das erste kombinierte TMS-TDI-Signal (TMS_TDI1) bereit, das in diesem Beispiel im Zeitmultiplex das Test-Mode-Signal (TMS) und das Dateneingangssignal (TDI) umfasst. Mit dem Test-Mode-Signal (TMS) wird der endliche Automat (finite state machine) des Test-Controllers (TAPC) der JTAG-Schnittstelle des ersten Busknotens gesteuert. Die Daten des TDI-Signalanteils werden zum Beschicken der Schieberegister der JTAG-Schnittstelle des ersten Busknotens benutzt. Umgekehrt liefert die JTAG-Schnittstelle mit dem seriellen TDO Ausgangssignal Daten aus den Registern der JTAG-Schnittstelle des ersten Busknotens zurück. Durch ein erstes Transfer-Gate (TG1) kann der erste Eindrahtdatenbusabschnitt (b1) mit dem nachfolgenden zweiten Eindrahtdatenbusabschnitt (b2) verbunden werden. Hierzu beschreibt der Bus-Master ein hier nicht gezeichnetes Transfergate-Control-Register (TGCR) über den JTAG-Bus und setzt ein Flag, das die erste Enable-Leitung (en1) setzt oder löscht. In Abhängigkeit von dieser ersten Enable-Leitung (en1) wird das erste Transfer-Gate (TG1) des ersten Busknotens geöffnet und geschlossen. Somit kann mittels eines Befehls vom Bus-Master (BM) der Eindrahtdatenbus (b1, b2, b3) verlängert und verkürzt werden.The first single wire data bus interface (OWS1) is connected to the first single wire data bus section (b1). It receives data from the bus master via this first single-wire data bus section (b1) and sends it to it. Internally, it provides a first reconstructed system clock (TCK1), with which the internal JTAG interface of the first bus node is operated. It also provides the first combined TMS TDI signal (TMS_TDI1), which in this example is time division multiplexed, the test mode signal (TMS) and the data input signal (TDI). The test mode signal (TMS) controls the finite state machine of the test controller (TAPC) of the JTAG interface of the first bus node. The data of the TDI signal component is used to load the shift registers of the JTAG interface of the first bus node. Conversely, the JTAG interface with the serial TDO output signal returns data from the registers of the JTAG interface of the first bus node. By a first transfer gate (TG1), the first single wire data bus section (b1) can be connected to the subsequent second single wire data bus section (b2). For this purpose, the bus master describes a transfer gate control register (TGCR) not shown here via the JTAG bus and sets a flag which sets or clears the first enable line (en1). In response to this first enable line (en1), the first transfer gate (TG1) of the first bus node is opened and closed. Thus, by means of a command from the bus master (BM), the single-wire data bus (b1, b2, b3) can be extended and shortened.

Die zweite Eindrahtdatenbusschnittstelle (OWS2) ist mit dem zweiten Eindrahtdatenbusabschnitt (b2) verbunden. Sie empfängt über diesen ersten Eindrahtdatenbusabschnitt (b2) Daten vom Bus-Master (BM), wenn der erste Busknoten (BS1) sein Transfer-Gate (TG1) geschlossen hat. Die zweite Eindrahtdatenbusschnittstelle (OWS2) sendet auch solche Daten zu dem Bus-Master (BM). Intern stellt sie einen zweiten rekonstruierten Systemtakt (TCK2) bereit, mit dem die interne JTAG-Schnittstelle des zweiten Busknotens (BS2) betrieben wird. Des Weiteren stellt sie das zweite kombinierte TMS-TDI-Signal (TMS_TDI2) bereit, das in diesem Beispiel im Zeitmultiplex das Test-Mode-Signal (TMS) und das Dateneingangssignal (TDI) umfasst. Mit dem Test-Mode-Signal (TMS) wird der endliche Automat (finite state machine) des Test-Controllers (TAPC) der JTAG-Schnittstelle des zweiten Busknotens (BS2) gesteuert. Die Daten des TDI-Signalanteils werden zum Beschicken der Schieberegister der JTAG-Schnittstelle des zweiten Busknotens benutzt. Umgekehrt liefert die JTAG-Schnittstelle des zweiten Busknotens mit dem seriellen TDO Ausgangssignal Daten aus den Registern der JTAG-Schnittstelle des zweiten Busknotens zurück. Durch ein zweites Transfer-Gate (TG2) kann der zweite Eindrahtdatenbusabschnitt (b2) mit dem dritten Eindrahtdatenbusabschnitt (b3) verbunden werden. Hierzu beschreibt der Bus-Master ein hier nicht gezeichnetes Transfergate-Control-Register (TGCR) über den JTAG-Bus und setzt ein Flag, das die zweite Enable-Leitung (en2) setzt oder löscht. In Abhängigkeit von dieser zweiten Enable-Leitung (en2) wird das zweite Transfer-Gate (TG2) des zweiten Busknotens geöffnet und geschlossen. Somit kann mittels eines Befehls vom Bus-Master (BM) der Eindrahtdatenbus (b1, b2, b3) noch weiter verlängert und verkürzt werden.The second single wire data bus interface (OWS2) is connected to the second single wire data bus section (b2). It receives data from the bus master (BM) via this first single-wire data bus section (b2) when the first bus node (BS1) has closed its transfer gate (TG1). The second single wire data bus interface (OWS2) also sends such data to the bus master (BM). Internally, it provides a second reconstructed system clock (TCK2), with which the internal JTAG interface of the second bus node (BS2) is operated. It also provides the second combined TMS TDI signal (TMS_TDI2), which in this example is time division multiplexed, the test mode signal (TMS) and the data input signal (TDI). The test mode signal (TMS) controls the finite state machine of the test controller (TAPC) of the JTAG interface of the second bus node (BS2). The data of the TDI signal component is used to load the shift registers of the JTAG interface of the second bus node. Conversely, the JTAG interface of the second bus node with the serial TDO output signal returns data from the registers of the JTAG interface of the second bus node. Through a second transfer gate (TG2), the second single wire data bus section (b2) can be connected to the third single wire data bus section (b3). For this purpose, the bus master describes a transfer gate control register (TGCR) not shown here via the JTAG bus and sets a flag which sets or clears the second enable line (en2). In response to this second enable line (en2), the second transfer gate (TG2) of the second bus node is opened and closed. Thus, by means of a command from the bus master (BM), the single-wire data bus (b1, b2, b3) can be further extended and shortened.

Die dritte Eindrahtdatenbusschnittstelle (OWS3) ist mit dem dritten Eindrahtdatenbusabschnitt (b3) verbunden. Sie empfängt über diesen dritten Eindrahtdatenbusabschnitt (b3) Daten vom Bus-Master (BM), wenn der erste Busknoten (BS1) sein Transfer-Gate (TG1) geschlossen hat und wenn der zweite Busknoten (BS2) ebenfalls sein zweites Transfer-Gate (TG2) geschlossen hat. Die dritte Eindrahtdatenbusschnittstelle (OWS3) sendet auch solche Daten zu dem Bus-Master (BM). Intern stellt sie einen dritten rekonstruierten Systemtakt (TCK3) bereit, mit dem die interne JTAG-Schnittstelle des dritten Busknotens (BS2) betrieben wird. Des Weiteren stellt sie das dritte kombinierte TMS-TDI-Signal (TMS_TDI3) bereit, das in diesem Beispiel im Zeitmultiplex das Test-Mode-Signal (TMS) und das Dateneingangssignal (TDI) für die JTAG-Schnittstelle des dritten Busknotens (BS3) umfasst. Mit dem Test-Mode-Signal (TMS) wird der endliche Automat (finite state machine) des Test-Controllers (TAPC) der JTAG-Schnittstelle des dritten Busknotens (BS3) gesteuert. Die Daten des TDI-Signalanteils werden zum Beschicken der Schieberegister der JTAG-Schnittstelle des dritten Busknotens (BS3) benutzt. Umgekehrt liefert die JTAG-Schnittstelle des dritten Busknotens (BS3) mit dem seriellen TDO-Ausgangssignal Daten aus den Registern der JTAG-Schnittstelle des dritten Busknotens (BS3) zurück. Durch ein drittes Transfer-Gate (TG3) kann der dritte Eindrahtdatenbusabschnitt (b3) mit weiteren Eindrahtdatenbusabschnitten (bn) verbinden. Hier soll der dritte Busknoten aber beispielhaft den Eindrahtdatenbus (b1, b2, b3) abschließen.The third single-wire data bus interface (OWS3) is connected to the third single-wire data bus section (b3). It receives data from the bus master (BM) via this third single-wire data bus section (b3) when the first bus node (BS1) has closed its transfer gate (TG1) and when the second bus node (BS2) also receives its second transfer gate (TG2 ) has closed. The third single wire data bus interface (OWS3) also sends such data to the bus master (BM). Internally, it provides a third reconstructed system clock (TCK3), which operates the internal JTAG interface of the third bus node (BS2). It also provides the third combined TMS TDI signal (TMS_TDI3), which in this example is time division multiplexed the test mode signal (TMS) and the data input signal (TDI) for the JTAG interface of the third bus node (BS3) , The test mode signal (TMS) controls the finite state machine of the test controller (TAPC) of the JTAG interface of the third bus node (BS3). The data of the TDI signal portion is used to load the shift registers of the JTAG interface of the third bus node (BS3). Conversely, the JTAG interface of the third bus node (BS3) with the serial TDO output signal returns data from the registers of the JTAG interface of the third bus node (BS3). Through a third transfer gate (TG3), the third single-wire data bus section (b3) can connect to further single-wire data bus sections (b n ). Here, however, the third bus node should terminate the single-wire data bus (b1, b2, b3) by way of example.

Jeder der Busknoten ist mit Gruppen von Leuchtmitteln (LM1, LM2, LM3) verbunden, die durch den jeweiligen Busknoten (BS1, BS2, BS3) gesteuert werden. Andere Verbraucher elektrischer Energie sind natürlich denkbar.Each of the bus nodes is connected to groups of lighting means (LM1, LM2, LM3) which are controlled by the respective bus node (BS1, BS2, BS3). Other consumers of electrical energy are of course conceivable.

Fig. 7 Fig. 7

7 entspricht der Aneinanderreihung zweier Busknotendatenbusschnittstellen in Form von zwei rechten Hälften der 3. Ein vorausgehender n-ter Eindrahtdatenbusabschnitt (bn) ist mit einem n-ten Busknoten (BSn) verbunden. Dieser n-te Busknoten (BSn) kann mittels seines Transfergatters (TG) diesen vorausgehenden n-ten Eindrahtdatenbusabschnitt (bn) mit dem n + 1-ten Eindrahtdatenbusabschnitt (b(n+1)) verbinden. Sofern das Transfer-Gatter des n-ten Busknotens (BSn) geöffnet ist, legt ein dritter Schalter (S31) das Potenzial des n + 1-ten Eindrahtdatenbusabschnitts (b(n+1)) und damit aller nachfolgenden Eindrahtdatenbusabschnitte (b(n+2)) auf ein definiertes Potenzial (GND) und verhindert damit die versehentliche Datenübertragung. 7 corresponds to the juxtaposition of two bus node data bus interfaces in the form of two right halves of 3 , A leading n-th single-wire data bus section (b n ) is connected to an n-th bus node (BS n ). This nth bus node (BS n ) can connect this previous n th single wire data bus section (b n ) to the n + 1 th single wire data bus section (b (n + 1) ) by means of its transfer gate (TG). If the transfer gate of the nth bus node (BS n ) is open, a third switch (S 31 ) sets the potential of the n + 1 th single-wire data bus section (b (n + 1) ) and thus all subsequent single-wire data bus sections (b ( n + 2) ) to a defined potential (GND), thus preventing accidental data transmission.

Der n + 1-te Busknoten (BS(n+1)) kann mittels seines Transfergatters (TG) wieder diesen vorausgehenden n + 1-ten Eindrahtdatenbusabschnitt (b(n+1)) mit dem n + 2-ten Eindrahtdatenbusabschnitt (b(n+2)) verbinden. Sofern das Transfer-Gatter des n + 1-ten Busknotens (BS(n+1)) geöffnet ist, legt ein dritter Schalter (S3L) wieder das Potenzial des n + 2-ten Eindrahtdatenbusabschnitts (b(n+2)) und damit aller nachfolgenden Eindrahtdatenbusabschnitte (b(n+3)), sofern vorhanden, auf ein definiertes Potenzial (GND) und verhindert damit die versehentliche Datenübertragung.The n + 1-th bus node (BS (n + 1) ) can, by means of its transfer gate (TG), restore this preceding n + 1-th single-wire data bus section (b (n + 1) ) with the n + 2-th single-wire data bus section (b ( n + 2) ). If the transfer gate of the n + 1-th bus node (BS (n + 1) ) is opened, a third switch (S 3L ) again sets the potential of the n + 2-th single-wire data bus section (b (n + 2) ) and thus all subsequent single-wire data bus sections (b (n + 3) ), if present, to a defined potential (GND) and thus prevents accidental data transmission.

Fig. 8Fig. 8

8 zeigt einen Implementierungsvorschlag für eine Master-Eindrahtdatenbusschnittstelle (OWM) mit beispielhaft umgekehrten Spannungsvorzeichen gegenüber dem in den bisherigen Figuren gezeigten Realisierungsvorschlag. Ein Spannungsregler (PS) erzeugt aus einer externen Versorgungsspannung (Vext1) eine Referenzspannung (VREF). Der nur einmal notwendige untere Widerstand (R0L) und der obere Widerstand (R0H) des Spannungsteilerpaares, das beispielhaft den Pull-Schaltkreis bildet, werden durch den ersten Widerstand (R1) und den zweiten Widerstand (R2) gebildet. Der Pull-Schaltkreis hält den Eindrahtdatenbus (b1, b2, b3) im zweiten Spannungsbereich (VB2) auf einem mittleren Potenzial (VM), wenn keiner der anderen Sender (S1L, S1H, I1, S2H, I2) aktiv ist. Hier ist beispielhaft der erste Eindrahtdatenbusabschnitt (b1) am Ausgang der Master-Eindrahtdatenbusschnittstelle (OWM) angeschlossen. Der Schalter (S1H) der steuerbaren Stromquelle (S1H, I1) für den Sender des Bus-Masters wird durch den zweiten Transistor (T2) gebildet. Der dominierende Schalter (S1L) wird durch den ersten Transistor (T1) gebildet. Der zweite Transistor (T2) ist in diesem Beispiel ein N-Kanal-Transistor. Der erste Transistor (T1) ist in diesem Beispiel ein P-Kanal-Transistor. Über einen beispielhaften invertierenden Pufferschaltkreis (buf) wird der erste Transistor (T1) mit dem Systemtakt (TCK) angesteuert. Über ein NOR-Gatter (NOR) wird der zweite Transistor (T2) mit dem kombinierten TMS-TDI Signal (TMS_TDI) angesteuert, wenn das Systemtaktsignal (TCK) inaktiv ist. Durch den Spannungsteiler (R3) wird eine Referenzspannung erzeugt, mit der der Komparator (cmp) den Spannungspegel auf dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) vergleicht und das Datensignal (TDO) für die weitere Verarbeitung innerhalb des Busmasters (BM) erzeugt. 8th shows an implementation proposal for a master single-wire data bus interface (OWM) with, for example, reversed voltage sign over the implementation proposal shown in the previous figures. A voltage regulator (PS) generates a reference voltage ( VREF ) from an external supply voltage (V ext1). The only once necessary lower resistance (R 0L ) and the upper resistance (R 0H ) of the voltage divider pair , which exemplifies the pull circuit, are formed by the first resistor (R1) and the second resistor (R2). The pull circuit keeps the single wire data bus (b1, b2, b3) in the second voltage range (V B2 ) at a medium potential (V M ), if none of the other transmitters (S 1L , S 1H , I 1 , S 2H , I 2 ) is active. Here, by way of example, the first single-wire data bus section (b1) is connected to the output of the master single-wire data bus interface (OWM). The switch (S 1H ) of the controllable current source (S 1H , I 1 ) for the transmitter of the bus master is formed by the second transistor (T2). The dominant switch (S 1L ) is formed by the first transistor (T1). The second transistor (T2) is an N-channel transistor in this example. The first transistor (T1) is a P-channel transistor in this example. Via an exemplary inverting buffer circuit (buf), the first transistor (T1) is driven with the system clock (TCK). A NOR gate (NOR) is used to drive the second transistor (T2) with the combined TMS-TDI signal (TMS_TDI) when the system clock signal (TCK) is inactive. The voltage divider (R3) generates a reference voltage with which the comparator (cmp) compares the voltage level on the connected first single wire data bus section (b1) and generates the data signal (TDO) for further processing within the bus master (BM).

Fig. 9Fig. 9

9 zeigt eine beispielhafte Implementierung der n-ten Eindrahtdatenbusschnittstelle (OWSn) eines n-ten Busknotens (BSn) der Busknoten (BS1, BS2, BS3) mit beispielhaft umgekehrten Spannungsvorzeichen passend zur Master-Eindrahtdatenbusschnittstelle (OWM) der B. Die Eindrahtdatenbusschnittstelle (OWSn) des n-ten Busknotens (BSn) ist beispielhaft an den n-ten Eindrahtdatenbusabschnitt (bn) angeschlossen. Der Schalter der steuerbaren Stromquelle (S2H, I2) für den Sender des Busknotens wird durch den dritten Transistor (T3) gebildet. Dessen Innenwiderstand wird durch den seriell geschalteten siebten Widerstand (R7) bestimmt. Durch den Spannungsteiler aus dem vierten Widerstand (R4), dem fünften Widerstand (R5) und den sechsten Widerstand (R6) werden zwei Referenzspannungen aus der Versorgungsspannung (Vbat) des Busknotens erzeugt. Mit diesen zwei Referenzspannungen vergleichen ein zweiter Komparator (cmp2) und ein dritter Komparator (cmp3) das Potenzial auf dem beispielhaft angeschlossenen n-ten Eindrahtdatenbusabschnitt (bn). Sie erzeugen hieraus den rekonstruierten Systemtakt (TCKn) des n-ten Busknotens (BSn) und das n-te kombinierte TMS-TDI-Signal (TMS_TDIn) innerhalb des n-ten Busknotens (BSn) für die Ansteuerung des Test-Controllers (TAPC) der JTAG-Schnittstelle innerhalb des n-ten Busknotens (BSn). Hierbei werden Takt und Daten durch eine Verzögerungseinheit (Δt) für das kombinierte TMS-TDI-Signal (TMS_TDIn) wieder synchronisiert. Das Ausgangssignal der JTAG-Schnittstelle des n-ten Busknotens (BSn) wird in diesem Beispiel genutzt, um über einen invertierenden zweiten Pufferschaltkreis (buf2) den dritten Transistor (T3) anzusteuern. Dem Fachmann wird es ein Leichtes sein, die zeitliche Struktur der Signale durch eine geeignete Logik sicherzustellen. 9 FIG. 12 shows an exemplary implementation of the nth single wire data bus interface (OWS n ) of an nth bus node (BS n ) of the bus nodes (BS1, BS2, BS3) with, for example, reversed voltage signs corresponding to the master single wire data bus interface (OWM) B , The single-wire data bus interface (OWS n ) of the n-th bus node (BS n ) is connected to the n-th single-wire data bus section (b n ) by way of example. The switch of the controllable current source (S 2H , I 2 ) for the transmitter of the bus node is formed by the third transistor (T3). Its internal resistance is determined by the serially connected seventh resistor (R7). By the voltage divider of the fourth resistor (R4), the fifth resistor (R5) and the sixth resistor (R6), two reference voltages are generated from the supply voltage (V bat ) of the bus node. With these two reference voltages, a second comparator (cmp2) and a third comparator (cmp3) compare the potential on the exemplarily connected n-th single-wire data bus section (b n ). From this, they generate the reconstructed system clock (TCK n ) of the n-th bus node (BS n ) and the n-th combined TMS-TDI signal (TMS_TDI n ) within the n-th bus node (BS n ) for triggering the test Controller (TAPC) of the JTAG interface within the nth bus node (BS n ). In this case, clock and data are synchronized again by a delay unit (Δt) for the combined TMS-TDI signal (TMS_TDI n ). The output signal of the JTAG interface of the nth bus node (BS n ) is used in this example to control the third transistor (T3) via an inverting second buffer circuit (buf2). It will be easy for those skilled in the art to ensure the temporal structure of the signals by suitable logic.

Fig. 10 Fig. 10

10 zeigt die innere Struktur einer erfindungsgemäßen JTAG-Schnittstelle. Diese ist zu der in dem IEEE 1149 Standard vorgesehenen Architektur kompatibel, sodass die auf dem Markt erhältliche Software genutzt werden kann, was einen erheblichen Vorteil darstellt. 10 shows the internal structure of a JTAG interface according to the invention. This is compatible with the IEEE 1149 standard architecture, so the software available on the market can be used, which is a significant advantage.

In diesem Beispiel wird das kombinierte TMS-TDI-Signal (TMS_TDIn) in einer Testdatenaufbereitung (TB) synchron zum Systemtakt (TCK) in das Test-Mode-Signal (TMS) und die seriellen Eingangsdaten (TDI) zerlegt. Mit dem Test-Mode-Signal (TMS) wird wieder der Test-Controller (TAPC) synchron zum Takt entsprechend dem bereits aus dem Stand der Technik bekannten und bei der Beschreibung der 1 besprochen Zustandsdiagramm gesteuert. Dieses Zustandsdiagramm eines Test-Controllers (TAPC) kennzeichnet im Sinne dieser Offenbarung eine JTAG-Schnittstelle, da durch Einhaltung dieses Zustandsdiagramms erst Software-Kompatibilität hergestellt wird. Durch das Steuersignal (sir_sdr) für den ersten Multiplexer (MUX1) schaltet der Test-Controller zwischen dem Instruktionsregister (IR) und den Datenregistern (BR, IDCR, RX, ILR) mittels des ersten Multiplexers (MUX1) um. Der serielle Dateneingang (TDI) wird auf alle Datenregister (BR, IDCR, RX, ILR), das Instruktionsregister (IR) und ggf. weitere Datenregister geleitet. Alle diese Register sind typischerweise zweistufig ausgeführt. Das bedeutet, dass sie über ein Schieberegister einer Bit-Länge m und parallel dazu über ein Schattenregister der gleichen Länge m verfügen. Das Schieberegister dient dem Datentransport, währen das Schattenregister die gültigen Daten enthält. Wie oben beschrieben, werden die Daten in Abhängigkeit vom Zustand des Test-Controllers (TAPC) in das Schattenregister vom Schieberegister geladen oder vom Schattenregister in das Schieberegister geladen oder geschoben oder ruhen. In dem Beispiel der 10 steuert ein Instruktionsdekoder (IRDC) in Abhängigkeit vom Inhalt des Instruktionsregisters (IR) die JTAG-Schnittstelle. Beispielsweise ist es denkbar, dass der betreffende Busknoten nur dann senden darf, wenn das Schattenregister des Instruktionsregisters (IR) an bestimmten Bit-Positionen bestimmte Werte, also eine bestimmte Sendeadresse enthält. Eine solche Adressierung kann aber auch in einem separaten Senderegister (SR) vorgenommen werden.In this example, the combined TMS TDI signal (TMS_TDI n ) is decomposed in a test data preparation (TB) in synchronism with the system clock (TCK) into the test mode signal (TMS) and the serial input data (TDI). With the test mode signal (TMS) is again the test controller (TAPC) synchronous to the clock according to the already known from the prior art and in the description of 1 controlled state diagram controlled. This state diagram of a test controller (TAPC) in the sense of this disclosure identifies a JTAG interface, since compliance with this state diagram first establishes software compatibility. By the control signal (sir_sdr) for the first multiplexer (MUX1), the test controller switches between the instruction register (IR) and the data registers (BR, IDCR, RX, ILR) by means of the first multiplexer (MUX1). The serial data input (TDI) is routed to all data registers (BR, IDCR, RX, ILR), the instruction register (IR) and possibly further data registers. All these registers are typically executed in two stages. This means that they have a shift register of a bit length m and, in parallel, a shadow register of the same length m. The shift register is used for data transport, while the shadow register contains the valid data. As described above, depending on the state of the test controller (TAPC), the data is loaded into the shadow register from the shift register or loaded or shifted or suspended from the shadow register into the shift register. In the example of 10 An instruction decoder (IRDC) controls the JTAG interface depending on the contents of the instruction register (IR). For example, it is conceivable that the relevant bus node may only transmit if the shadow register of the instruction register (IR) contains specific values at certain bit positions, that is to say a specific transmission address. However, such addressing can also be carried out in a separate transmitting register (SR).

Besonders bevorzugt verfügt die JTAG-Schnittstelle über ein Busknotenadressregister (BKADR). Dieses gibt die Identifikationsnummer des Busknotens an. Des Weiteren verfügt die JTAG Schnittstelle bevorzugt über ein Senderegister (SR). Dieses Senderegister (SR) wird durch den Busmaster (BM) gesetzt und gibt die Nummer des Busknotens an, der senden soll/darf. Nur, wenn beide Adressen, die Adresse im Busknotenadressregister (BKADR) und die Adresse im Senderegister (SR) übereinstimmen, darf der betreffende Busknoten (BSn) zur vorbestimmten Zeit senden. Um die Busknotenadressen in den Busknotenadressregistern (BKADR) der Busknoten bei der Initialisierung des Eindrahtdatenbussystems zu setzen, sind zu Anfang alle Transfer-Gates (TG) aller Busknoten geöffnet. Dies kann vorzugsweise durch einen speziellen Befehl an alle erreichbaren Instruktionsregister (IR) aller an den Eindrahtdatenbus (b1, b2, b3) angeschlossenen erfindungsgemäßen JTAG-Schnittstellen und erreichbaren Busknoten geschehen. Hierfür müssen die Instruktionsregister (IR) dieser JTAG Schnittstellen in den niederwertigsten Bits, das sind die zuerst beschriebenen Schieberegisterbits, übereinstimmen. Der Busmaster (BM) vergibt nach einem festgelegten Algorithmus dann die erste Busadresse an den ersten und einzigen Busknoten (BS1), der direkt mit ihm verbunden ist durch Beschreiben des ersten Busknotenadressregister (BKADR) des ersten Busknotens (BS1). Dann testet der Busmaster (BM) typischer-, aber nicht notwendiger Weise die Verbindung. Vorzugsweise kann das Busknotenadressregister (BKADR) des betreffenden Busknotens nur beschrieben werden, wenn das Transfer-Gate (TG) des betreffenden Busknotens nicht geschlossen ist. Hierdurch wird sichergestellt, dass nur der letzte Busknoten, also der erste Busknoten in der Folge von Busknoten vom Busmaster aus, der sein Transfer-Gate (TG) nicht geschlossen hat, eine Busknotenadresse in sein Busknotenadressregister (BKADR) übernimmt. Nach einer solchen Übernahme wird das Transfer-Gate (TG) typischerweise automatisch oder per Software-Befehl des Bus-Masters geschlossen. Damit wird die im Busadressregister gespeicherte Busknotenadresse eingefroren. Gleichzeitig kann nun die Adressierung des nachfolgenden Busknotens erfolgen. Um ein geordnetes Rücksetzen des Bussystems zu ermöglichen, wird beispielsweise ein für alle Busknoten gleicher Befehl im Instruktionsregister (IR) vorgesehen, der alle Transfer-Gatter aller Busknoten öffnet, sodass eine Neuvergabe von Adressen erfolgen kann. Sofern nach einer Adressvergabe der Busknoten mit dieser Busknotenadresse nicht antwortet, ist der Busknoten entweder defekt oder existiert nicht. Im letzteren Fall kennt dann der Bus-Master die Position aller Busknoten und deren Anzahl.The JTAG interface particularly preferably has a bus node address register (BKADR). This indicates the identification number of the bus node. Furthermore, the JTAG interface preferably has a transmit register (SR). This transmit register (SR) is set by the bus master (BM) and indicates the number of the bus node which is to / can send. Only if both addresses, the address in the bus node address register (BKADR) and the address in the transmit register (SR) match, the relevant bus node (BS n ) may send at the predetermined time. In order to set the bus node addresses in the bus node address registers (BKADR) of the bus nodes during the initialization of the single-wire data bus system, all transfer gates (TG) of all bus nodes are initially open. This can preferably be done by a special command to all available instruction registers (IR) of all JTAG interfaces and accessible bus nodes connected to the single-wire data bus (b1, b2, b3) according to the invention. For this, the instruction registers (IR) of these JTAG interfaces must match in the least significant bits, which are the shift register bits described first. The bus master (BM) then assigns the first bus address to the first and only bus node (BS1) directly connected to it by describing the first bus node address register (BKADR) of the first bus node (BS1) according to a specified algorithm. The bus master (BM) then typically, but not necessarily, tests the connection. Preferably, the bus node address register (BKADR) of the relevant bus node can only be described if the transfer gate (TG) of the relevant bus node is not closed. This ensures that only the last bus node, ie the first bus node in the sequence of bus nodes from the bus master, which has not closed its transfer gate (TG), accepts a bus node address in its bus node address register (BKADR). After such an acquisition, the transfer gate (TG) is typically closed automatically or by software command of the bus master. This will freeze the bus node address stored in the bus address register. At the same time, the addressing of the subsequent bus node can now take place. In order to allow an orderly reset of the bus system, for example, a common command for all bus node in the instruction register (IR) is provided, which opens all transfer gates of all bus nodes, so that a reassignment of addresses can be done. If, after an address assignment, the bus node does not respond with this bus node address, the bus node is either defective or does not exist. In the latter case, the bus master then knows the position of all bus nodes and their number.

Die beispielhafte JTAG-Schnittstelle der 10 umfasst ein Standard gemäße Bypass-Register (BR), das zum Vorbeileiten von Daten durch die JTAG-Schnittstelle dient. Darüber hinaus umfasst es in diesem Beispiel ein Identifikationsregister (IDCR) zum Auslesen einer Seriennummer des Schaltkreises und weitere Datenregister (RX), die dem JTAG-Standard entsprechen. Diese können beispielsweise Testregister und andere Register sein.The exemplary JTAG interface of 10 includes a standard bypass register (BR) that bypasses data through the JTAG interface. In addition, in this example, it includes an identification register (IDCR) for reading out a serial number of the circuit and further data registers (RX) corresponding to the JTAG standard. These may be, for example, test registers and other registers.

Erfindungsgemäß ist nun ein Beleuchtungsregister (ILR) vorgesehen. Im Beleuchtungsregister (ILR) legt der Bus-Master (BM) Daten zur Einstellung der Energieversorgungen für die Leuchtmittel (LM) ab. Typischerweise handelt es sich bei den Energieversorgungen um ein oder mehrere (hier drei) Puls-Weiten-Modulations-(PWM-)Treiber (PWM1, PWM2, PWM3), die eine puls-weiten-(PWM-)modulierte Ausgangsspannung oder einen entsprechend modulierten Strom erzeugen. According to the invention, a lighting register (ILR) is now provided. In the illumination register (ILR), the bus master (BM) stores data for setting the power supplies for the lamps (LM). Typically, the power supplies are one or more (here three) Pulse Width Modulation (PWM) drivers (PWM1, PWM2, PWM3) having a pulse width (PWM) modulated output voltage or a correspondingly modulated one Generate electricity.

Fig. 11Fig. 11

11 zeigt die 10 mit dem Unterschied, dass die JTAG-Schnittstelle zusätzlich ein Beleuchtungsinstruktionsregister (ILIR) aufweist. Dieses steuert einen dritten Multiplexer (MUX3). Dieser kann die seriellen Eingabedaten für das Beleuchtungsregister (ILR) zwischen einem seriellen Eingang für Beleuchtungsdaten (SILDIn) und dem seriellen Dateneingang (TDI) mittels eines Beleuchtungsdatenauswahlsignals (ilds) umschalten. Gleichzeitig wird der Ausgang des Beleuchtungsregisters (ILR) auf den seriellen Ausgang für Beleuchtungsdaten (SILDOn) kopiert. 11 show the 10 with the difference that the JTAG interface additionally has an illumination instruction register (ILIR). This controls a third multiplexer (MUX3). This can toggle the serial input data for the lighting register (ILR) between a serial input for lighting data (SILDI n ) and the serial data input (TDI) by means of a lighting data selection signal (ilds). At the same time, the output of the lighting register (ILR) is copied to the serial output for lighting data (SILDO n ).

Fig. 12Fig. 12

12 zeigt die mögliche direkte Verbindung mehrerer Schaltkreise mit JTAG-Controllern entsprechend 11 über eine Verkettung mittels der Eingänge für Beleuchtungsdaten (SILDI1, SILDI2, SILDI3) und entsprechender Ausgänge für Beleuchtungsdaten (SILDO1, SILDO2, SILDO3). 12 shows the possible direct connection of multiple circuits with JTAG controllers accordingly 11 via a chaining by means of the inputs for illumination data (SILDI1, SILDI2, SILDI3) and corresponding outputs for illumination data (SILDO1, SILDO2, SILDO3).

Hierdurch ist es möglich, ohne komplizierte Adressierung schnell Daten für ganze Gruppen von Leuchtmitteln zu übertragen, da nur noch ein Baustein adressiert werden muss.This makes it possible to quickly transfer data for entire groups of lamps without complicated addressing, since only one block must be addressed.

Fig. 13Fig. 13

13 zeigt eine JTAG-Schnittstelle wie in 10 mit dem Unterschied, dass Sie ein separates Transfer-Gate-Control-Register (TGCR) aufweist. Anstatt das Flag für das Öffnen und Schließen des Transfer-Gate (TG) im Instruktionsregister (IR) zu platzieren, kann auch ein separates Transfer-Gate-Control-Register (TGCR) vorgesehen werden, das die entsprechende Enable-Leitung (enn) des entsprechenden Busknotens (BSn) erzeugt. 13 shows a JTAG interface as in 10 with the difference that it has a separate Transfer Gate Control Register (TGCR). Instead of placing the flag for opening and closing the transfer gate (TG) in the instruction register (IR), a separate transfer gate control register (TGCR) can be provided, which can provide the corresponding enable line (en n ). of the corresponding bus node (BS n ) generated.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

  • b1b1
    erster Eindrahtdatenbusabschnittfirst single wire data bus section
    b2b2
    zweiter Eindrahtdatenbusabschnittsecond single wire data bus section
    b3b3
    dritter Eindrahtdatenbusabschnittthird single wire data bus section
    bn b n
    n-ter Eindrahtdatenbusabschnittnth single wire data bus section
    BKADRBKADR
    BusknotenadressregisterBusknotenadressregister
    BMBM
    Bus-MasterBus master
    BRBR
    Bypass-RegisterBypass Register
    BS1BS1
    beispielhafter erster Busknotenexemplary first bus node
    BS2BS2
    beispielhafter zweiter Busknotenexemplary second bus node
    BS3BS3
    beispielhafter dritter Busknotenexemplary third bus node
    BSn BS n
    beispielhafter n-ter Busknoten (Der relevante Busknoten wird an verschiedenen Stellen dieser Offenbarung mit BSn bezeichnet)Exemplary Nth Bus Node (The relevant bus node is designated BS n at various points in this disclosure)
    bufbuf
    Pufferschaltkreis.Buffer circuit.
    buf2buf2
    zweiter Pufferschaltkreis.second buffer circuit.
    Busknotenbus node
    Busknoten-Schaltkreis. Der Busknoten ist typischerweise der integrierte Schaltkreis oder ein sonstiges elektrisches System, das durch den Host-Prozessor, den Bus-Master, über die Eindrahtdatenbus (b1, b2, b3) bzw. zumindest einen angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) gesteuert wird.Bus node circuit. The bus node is typically the integrated circuit or other electrical system controlled by the host processor, bus master, via the single wire data bus (b1, b2, b3) or at least one connected single wire data bus section (b1, b2, b3) ,
    Bus-MasterBus master
    Masterschaltkreis. Der Bus-Master ist typischerweise der Host-Prozessor, über den der integrierte Schaltkreis, der Busknoten, gesteuert wird. Master circuit. The bus master is typically the host processor over which the integrated circuit, the bus node, is controlled.
    C2H C 2H
    erster Komparator auf Busknoten Seite. Der erste Komparator vergleicht den Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) mit einem ersten Schwellwert (V2H) und gibt über eine erste Aufbereitung (D2H) das durch den Busknoten empfangene Datensignal an das Innere der Schaltung des Busknotens, typischerweise der integrierten Schaltung oder des zu testenden oder zu steuernden Systems weiter. Der erste Komparator detektiert das Wechseln des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) vom dritten Spannungsbereich (VB3) auf der einen Seite in den ersten Spannungsbereich (VB1) oder zweiten Spannungsbereich (VB2) auf der anderen Seite und umgekehrt.first comparator on bus node side. The first comparator compares the voltage level on the single-wire data bus (b1, b2, b3) and on the connected single-wire data bus section (b1, b2, b3) with a first threshold value (V 2H ) and outputs the information through the first processing (D 2H ) Bus node received data signal to the interior of the circuit of the bus node, typically the integrated circuit or to be tested or controlled system on. The first Comparator detects the change of the voltage level on the single wire data bus (b1, b2, b3) or on the connected single wire data bus section (b1, b2, b3) from the third voltage range (V B3 ) on the one side to the first voltage range (V B1 ) or second Voltage range (V B2 ) on the other side and vice versa.
    C2L C 2L
    zweiter Komparator auf Busknoten Seite. Der zweite Komparator vergleicht den Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) mit einem zweiten Schwellwert (V2L) und gibt über eine zweite Aufbereitung (D2L) das durch den Busknoten empfangene Taktsignal an das Innere der Schaltung des Busknotens, typischerweise der integrierten Schaltung oder des zu testenden oder zu steuernden Systems weiter. Der zweite Komparator detektiert das Wechseln des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) vom ersten Spannungsbereich (VB1) auf der einen Seite in den dritten Spannungsbereich (VB3) oder zweiten Spannungsbereich (VB2) auf der anderen Seite und umgekehrt.second comparator on bus node side. The second comparator compares the voltage level on the single-wire data bus (b1, b2, b3) and on the connected single-wire data bus section (b1, b2, b3) with a second threshold value (V 2L ) and outputs the signal through the second processing unit (D 2L ) Bus node received clock signal to the inside of the circuit of the bus node, typically the integrated circuit or the system to be tested or controlled on. The second comparator detects the change of the voltage level on the Eindrahtdatenbus (b1, b2, b3) and on the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the first voltage range (V B1) on one side in the third voltage range (V B3) or second voltage range (V B2 ) on the other side and vice versa.
    C1H C 1H
    dritter Komparator auf Master Seite. Der dritte Komparator vergleicht den Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) mit einem dritten Schwellwert (V1H) und gibt das durch den Master empfangene Datensignal an das Innere der Schaltung des Masters, typischerweise den Host-Prozessor, weiter. Der dritte Komparator detektiert das Wechseln des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) vom dritten Spannungsbereich (VB3) auf der einen Seite in den ersten Spannungsbereich (VB1) oder zweiten Spannungsbereich (VB2) auf der anderen Seite und umgekehrt. third comparator on master side. The third comparator compares the voltage level on the single wire data bus (b1, b2, b3) and the connected single wire data bus portion (b1, b2, b3) with a third threshold (V 1H ) and supplies the data signal received by the master to the inside of the circuit of the master, typically the host processor. The third comparator detects the change of the voltage level on the single-wire data bus (b1, b2, b3) or on the connected single-wire data bus section (b1, b2, b3) from the third voltage range (V B3 ) on the one side to the first voltage range (V B1 ) or second voltage range (V B2 ) on the other side and vice versa.
    CIRCIR
    Zustand „Instruktionsregisterdaten laden” des Test-ControllersLoad "Instruction Register Data" state of the test controller
    CDRCDR
    Zustand „Datenregisterdaten laden” des Test-ControllersLoad data register data state of the test controller
    cmpcmp
    Komparatorcomparator
    cmp2CMP2
    zweiter Komparatorsecond comparator
    cmp3CMP 3
    dritter Komparatorthird comparator
    D1H D 1H
    erste Aufbereitung.first preparation.
    D2H D 2H
    zweite Aufbereitung.second processing.
    DRDR
    Datenregister der JTAG-Schnittstelle (Es sind typischerweise mehrere Datenregister parallel geschaltet und werden über den zweiten Multiplexer (MUX2) während der Lesens der Datenregister (DR) ausgewählt.)Data registers of the JTAG interface (Several data registers are typically connected in parallel and are selected via the second multiplexer (MUX2) during the reading of the data registers (DR).)
    drsdrs
    Auswahlsignal für das Datenregister, das gelesen werden soll.Selection signal for the data register to be read.
    Δt.delta.t
    Verzögerungseinheit für das kombinierte TMS-TDI-Signal (TMS_TDIn)Delay unit for the combined TMS TDI signal (TMS_TDI n )
    EDR1EDR1
    Zustand „Datenregister Exit 1” des Test-Controllers (TAPC)State "Data Register Exit 1" of the test controller (TAPC)
    EDR2EDR2
    Zustand „Datenregister Exit 2” des Test-Controllers (TAPC)State "Data Register Exit 2" of the test controller (TAPC)
    EIR1EIR1
    Zustand „Instruktionsregister Exit 1” des Test-Controllers (TAPC)Status "Instruction register Exit 1" of the test controller (TAPC)
    EIR2EIR2
    Zustand „Instruktionsregister Exit 2” des Test-Controllers (TAPC)Status "Instruction register Exit 2" of the test controller (TAPC)
    en1en1
    erste Enable-Leitung zum Öffnen und Schließen des ersten Transfer-Gates (TG1) des ersten Busknotens (BS1)first enable line for opening and closing the first transfer gate (TG1) of the first bus node (BS1)
    en2en2
    zweite Enable-Leitung zum Öffnen und Schließen des zweiten Transfer-Gates (TG2) des zweiten Busknotens (BS2)second enable line for opening and closing the second transfer gate (TG2) of the second bus node (BS2)
    en3en3
    dritte Enable-Leitung zum Öffnen und Schließen des dritten Transfer-Gates (TG3) des dritten Busknotens (BS3) third enable line for opening and closing the third transfer gate (TG3) of the third bus node (BS3)
    enn en n
    n-te Enable-Leitung zum Öffnen und Schließen des dritten Transfer-Gates (TG3) des n-ten Busknotens (BSn)nth enable line for opening and closing the third transfer gate (TG3) of the nth bus node (BS n )
    GNDGND
    Bezugspotenzialleitung. Diese liegt typischerweise aber nicht notwendigerweise auf Masse. Sie besitzt das Bezugspotenzial (V0).Reference potential line. This is typically not necessarily grounded. It has the reference potential (V 0 ).
    I1 I 1
    Stromquelle der steuerbaren Stromquelle (S1H, I1) für den Sender des Masters, also typischerweise des Host-Prozessors.Current source of the controllable current source (S 1H , I 1 ) for the transmitter of the master, so typically the host processor.
    I2 I 2
    Stromquelle der steuerbaren Stromquelle (S2H, I2) für den Sender des Busknotens, also der integrierten Schaltung oder des zu testenden oder steuernden Systems.Current source of the controllable current source (S 2H , I 2 ) for the transmitter of the bus node, ie the integrated circuit or the system to be tested or controlled.
    IDCRIDCR
    Identifikationsregisteridentification register
    Ildsilds
    BeleuchtungsdatenauswahlsignalLighting data select signal
    ILRILR
    Beleuchtungsregisterlighting register
    ILIRILIR
    BeleuchtungsinstruktionsregisterLighting instruction register
    IRIR
    Instruktionsregister der JTAG-SchnittstelleInstruction register of the JTAG interface
    IRDC IRDC
    Instruktionsdekoderinstruction decoder
    LEDLED
    Leuchtdiode. Es kann sich im Sinne dieser Erfindung auch um die Parallel- und/oder Serienschaltung mehrerer LEDs handeln.Led. For the purposes of this invention, it may also be the parallel and / or series connection of a plurality of LEDs.
    LM1LM1
    Leuchtmittelgruppe 1, die durch den ersten Busknoten (BS1) gesteuert wird.Illuminant group 1, which is controlled by the first bus node (BS1).
    LM2LM2
    Leuchtmittelgruppe 2, die durch den zweiten Busknoten (BS2) gesteuert wird.Illuminant group 2, which is controlled by the second bus node (BS2).
    LM3LM3
    Leuchtmittelgruppe 3, die durch den dritten Busknoten (BS3) gesteuert wird.Illuminant group 3, which is controlled by the third bus node (BS3).
    MUX1MUX1
    erster Multiplexer innerhalb der JTAG Schnittstelle zum Umschalten zwischen den Datenregistern (DR) und dem Instruktionsregister (IR)first multiplexer within the JTAG interface for switching between the data registers (DR) and the instruction register (IR)
    MUX2MUX2
    zweiter Multiplexer innerhalb der JTAG-Schnittstelle zum Auswählen des aktiven Datenregisters (DR) second multiplexer within the JTAG interface to select the active data register (DR)
    MUX3MUX 3
    dritter Multiplexer zum Umschalten zwischen einem seriellen Eingang für Beleuchtungsdaten (SILDIn) und den seriellen Eingangsdaten (TDI).third multiplexer for switching between a serial input for illumination data (SILDI n ) and the serial input data (TDI).
    NORNOR
    invertierender ODER-Schaltkreisinverting OR circuit
    OWMOWM
    Master-EindrahtdatenbusschnittstelleMaster Eindrahtdatenbusschnittstelle
    OWS1OWS1
    erste Eindrahtdatenbusschnittstellefirst single wire data bus interface
    OWS2OWS2
    zweite Eindrahtdatenbusschnittstellesecond single wire data bus interface
    OWS3OWS3
    dritte Eindrahtdatenbusschnittstellethird single wire data bus interface
    OWSnOWSn
    Eindrahtdatenbusschnittstelle des n-ten BusknotensSingle wire data bus interface of the nth bus node
    PCMPCM
    Puls-Code-ModulationPulse-code modulation
    PDMPDM
    Puls-Dichte-ModulationPulse density modulation
    PDRPDR
    Zustand „Pause Datenregister” des Test-Controllers (TAPC)State "Pause data register" of the test controller (TAPC)
    PFMPFM
    Puls Frequenz ModulationPulse frequency modulation
    PIRPIR
    Zustand „Pause Instruktionsregister” des Test-Controllers (TAPC)State "Pause Instruction Register" of the Test Controller (TAPC)
    POMPOM
    Pulse-On-Time Modulation und/oder Pulse-Off-Time-ModulationPulse-on-time modulation and / or pulse-off-time modulation
    PSPS
    Spannungsreglervoltage regulators
    PWMPWM
    Puls-Weiten-Modulation. (Dieser Begriff umfasst im Sinne dieser Offenbarung alle bekannten Arten der Puls-Modulation wie beispielsweise PFM, PCM, PDM, POM etc.)Pulse-width modulation. (For the purposes of this disclosure, this term encompasses all known types of pulse modulation, such as PFM, PCM, PDM, POM, etc.)
    PWM1PWM1
    erste PWM-Einheitfirst PWM unit
    PWM2PWM 2
    zweite PWM-Einheitsecond PWM unit
    PWM3PWM3
    dritte PWM-Einheit third PWM unit
    R0 R 0
    Innenwiderstand des Pull-Schaltkreises (R0H, R0L), der als vierte reale Spannungsquelle den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) auf einem mittleren Potenzial (VM) hält, wenn die anderen Sender (S1L, S1H, I1, S2H, I2) nicht aktiv sind. (Nicht in den Figuren eingezeichnet) Internal resistance of the pull circuit (R 0H , R 0L ), which, as the fourth real voltage source, holds the single-wire data bus (b1, b2, b3) or the connected single-wire data bus section (b1, b2, b3) at an intermediate potential (V M ), if the other transmitters (S 1L , S 1H , I 1 , S 2H , I 2 ) are not active. (Not shown in the figures)
    R0L R 0L
    unterer Widerstand des Spannungsteilerpaares, das beispielhaft den Pull-Schaltkreis bildet. Der Pull-Schaltkreis hält den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) im zweiten Spannungsbereich (VB2) auf einem mittleren Potenzial (VM), wenn keiner der anderen Sender (S1L, S1H, I1, S2H, I2) aktiv ist.lower resistance of the voltage divider pair, which exemplifies the pull circuit. The pull circuit keeps the single wire data bus (b1, b2, b3) or the connected single wire data bus section (b1, b2, b3) in the second voltage range (V B2 ) at a medium potential (V M ) if none of the other transmitters (S 1L , S 1H , I 1 , S 2H , I 2 ) is active.
    R0H R 0H
    oberer Widerstand des Spannungsteilerpaares, das beispielhaft den Pull-Schaltkreis bildet. Der Pull-Schaltkreis hält den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) im zweiten Spannungsbereich (VB2) auf einem mittleren Potenzial (VM), wenn keiner der anderen Sender (S1L, S1H, I1, S2H, I2) aktiv ist.upper resistance of the voltage divider pair, which exemplifies the pull circuit. The pull circuit keeps the single wire data bus (b1, b2, b3) or the connected single wire data bus section (b1, b2, b3) in the second voltage range (V B2 ) at a medium potential (V M ) if none of the other transmitters (S 1L , S 1H , I 1 , S 2H , I 2 ) is active.
    R1R1
    erster Widerstandfirst resistance
    R1H R 1H
    Innenwiderstand der zweiten schaltbaren realen Spannungsquelle, die durch die schaltbare Stromquelle (S1H, I1) des Masters gebildet wird. (Nicht in den Figuren eingezeichnet)Internal resistance of the second switchable real voltage source, which is formed by the switchable current source (S 1H , I 1 ) of the master. (Not shown in the figures)
    R2R2
    zweiter Widerstandsecond resistance
    R2H R 2H
    Innenwiderstand der dritten schaltbaren realen Spannungsquelle, die durch die schaltbare Stromquelle (S1H, I1) des Busknotens gebildet wird. (Nicht in den Figuren eingezeichnet)Internal resistance of the third switchable real voltage source, which is formed by the switchable current source (S 1H , I 1 ) of the bus node. (Not shown in the figures)
    R3R3
    Spannungsteilervoltage divider
    R4R4
    vierter Widerstandfourth resistance
    R5R5
    fünfter Widerstandfifth resistance
    R6R6
    sechster Widerstandsixth resistance
    R7R7
    siebter Widerstand zur Einstellung des Innenwiderstands des Schalters der steuerbaren Stromquelle (S2H, I2) für den Sender des Busknotens seventh resistor for setting the internal resistance of the switch of the controllable current source (S 2H , I 2 ) for the transmitter of the bus node
    RUNRUN
    Zustand „Warten” des Test-Controllers (TAPC)"Waiting" state of the test controller (TAPC)
    RXRX
    weitere Datenregister (DR), die dem JTAG-Standard entsprechenadditional data registers (DR) that comply with the JTAG standard
    S1L S 1L
    dominierender Schalter. Der dominierende Schalter zwingt typischerweise die Datenleitung (TOW) auf das Potenzial des Bezugspotenzials (V0), indem er im Falle des Einschaltens die Datenleitung (TOW) mit der Bezugspotenzialleitung (GND) verbindet.dominant switch. The dominant switch typically forces the data line (TOW) to the potential of the reference potential (V 0 ) by connecting the data line (TOW) to the reference potential line (GND) in the case of power up.
    S1H S 1H
    Schalter der steuerbaren Stromquelle (S1H, I1)) für den Sender des Masters, also typischerweise des Host-Prozessors.Switch of the controllable current source (S 1H , I 1 )) for the transmitter of the master, so typically the host processor.
    S2H S 2H
    Schalter der steuerbaren Stromquelle (S2H, I2) für den Sender des Busknotens.Switch of the controllable current source (S 2H , I 2 ) for the transmitter of the bus node.
    SDRSSDRS
    Zustand „Start des Datenregisterschiebens” im Test-Controller (TAPC)State "Start of data register shift" in the test controller (TAPC)
    SILDIn SILDI n
    serieller Eingang für Beleuchtungsdatenserial input for lighting data
    SILDI1SILDI1
    erster serieller Eingang für Beleuchtungsdaten des ersten Busknotens (BS1)first serial input for illumination data of the first bus node (BS1)
    SILDI2SILDI2
    zweiter serieller Eingang für Beleuchtungsdaten des zweiten Busknotens (BS2)second serial input for illumination data of the second bus node (BS2)
    SILDI3SILDI3
    dritter serieller Eingang für Beleuchtungsdaten des dritten Busknotens (BS3)third serial input for illumination data of the third bus node (BS3)
    SILDOn SILDO n
    serieller Ausgang für Beleuchtungsdatenserial output for lighting data
    SILDO1SILDO1
    erster serieller Ausgang für Beleuchtungsdaten des ersten Busknotens (BS1)first serial output for illumination data of the first bus node (BS1)
    SILDO2SILDO2
    zweiter serieller Ausgang für Beleuchtungsdaten des zweiten Busknotens (BS2)second serial output for illumination data of the second bus node (BS2)
    SILDO3SILDO3
    dritter serieller Ausgang für Beleuchtungsdaten des dritten Busknotens (BS3)third serial output for illumination data of the third bus node (BS3)
    SIRSSIRS
    Zustand „Start des Instruktionsregisterschiebens” im Test-Controller (TAPC)State "Start of Instruction Register Shift" in Test Controller (TAPC)
    SIRSIR
    Zustand „Schieben Instruktionsregister” des Test-Controllers (TAPC)State "shift instruction register" of the test controller (TAPC)
    sir_sdrsir_sdr
    Steuersignal für den ersten Multiplexer (MUX1) zwischen Instruktionsregister (IR) und Datenregistern (DR)Control signal for the first multiplexer (MUX1) between instruction registers (IR) and data registers (DR)
    SDRSDR
    Zustand „Schieben Datenregister” des Test-Controllers (TAPC) State "Move data register" of the test controller (TAPC)
    SRSR
    Senderegistertransmit register
    TT
    SystemtaktperiodeSystem clock period
    T1T1
    erster Transistorfirst transistor
    T1H T 1H
    erste Halbtaktperiode von mindestens zwei Halbtaktperioden (T1H, T2H) der Systemtaktperiode (T)first half-cycle period of at least two half-clock periods (T 1H , T 2H ) of the system clock period (T)
    T2T2
    zweiter Transistorsecond transistor
    T2H T 2H
    zweite Halbtaktperiode von mindestens zwei Halbtaktperioden (T1H, T2H) der Systemtaktperiode (T)second half-clock period of at least two half-clock periods (T 1H , T 2H ) of the system clock period (T)
    T3T3
    dritter Transistorthird transistor
    TAPCTAPC
    Test-ControllerTest controller
    TBTB
    Datenaufbereitungdata preparation
    TCKTCK
    Takteingang (Testtakteingang) und SystemtaktClock input (test clock input) and system clock
    TCK1TCK1
    erster rekonstruierter Systemtakt innerhalb des ersten Busknotens (BS1)first reconstructed system clock within the first bus node (BS1)
    TCK2tCK2
    zweiter rekonstruierter Systemtakt innerhalb des zweiten Busknotens (BS2)second reconstructed system clock within the second bus node (BS2)
    TCK3tCK3
    dritter rekonstruierter Systemtakt innerhalb des dritten Busknotens (BS3)third reconstructed system clock within the third bus node (BS3)
    TCKn TCK n
    n-ter rekonstruierter Systemtakt innerhalb des n-ten Busknotens (BSn)nth reconstructed system clock within the nth bus node (BS n )
    TCKin2 TCKin 2
    durch den betrachteten Busknoten empfangenes Taktsignal (rekonstruierter Systemtakt).clock signal received by the considered bus node (reconstructed system clock).
    TCKout1 TCKout 1
    durch den Bus-Master zu sendendes Taktsignal (Systemtakt).clock signal to be transmitted by the bus master (system clock).
    TDAin1 TDAin 1
    durch den Bus-Master (BM) empfangene Daten.data received by the bus master (BM).
    TDAin2 TDAin 2
    durch den Busknoten (BS1, BS2, BS3) empfangene Daten. data received by the bus node (BS1, BS2, BS3).
    TDAout1 TDAout 1
    Sendedaten aus dem Inneren des Bus-Masters (BM).Transmission data from the inside of the bus master (BM).
    TDAout2 TDAout 2
    Sendedaten aus dem Inneren des Busknotens (BS1, BS2, BS3).Transmission data from the inside of the bus node (BS1, BS2, BS3).
    TDITDI
    serieller Dateneingang (Testdateneingang)serial data input (test data input)
    TDOTDO
    dritter Zeitschlitz. Der dritte Zeitschlitz wird typischerweise zur Übertragung des TDO-Signals des JTAG Test-Ports nach IEEE Standard 1149 vom Busknoten zum Bus-Master verwendet. Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz an der dritten zeitlichen Position  platziert wird. Andere zeitliche Reihenfolgen sind möglich.third time slot. The third time slot is typically used to transmit the TDO signal of the IEEE Standard 1149 JTAG test port from the bus node to the bus master. However, it is not absolutely necessary that this time slot is placed at the third time position. Other temporal sequences are possible.
    TDoTDo
    serieller Datenausgang (Testdatenausgang)serial data output (test data output)
    TIN0Tin0
    erster Zeitschlitz. Der erste Zeitschlitz wird typischerweise zur Übertragung des TMS-Signals des JTAG Test-Ports nach IEEE Standard 1149 vom Bus-Master (BM) zum jeweiligen Bus-Knoten (BS1, BS2, BS3) verwendet. Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz an der ersten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich.first time slot. The first time slot is typically used to transmit the TMS signal of the IEEE Standard 1149 JTAG test port from the bus master (BM) to the respective bus node (BS1, BS2, BS3). However, it is not absolutely necessary that this time slot is placed at the first time position. Other temporal sequences are possible.
    TIN1TIN1
    zweiter Zeitschlitz. Der zweite Zeitschlitz wird typischerweise zur Übertragung des TDI-Signals des JTAG Test-Ports nach IEEE Standard 1149 vom Bus-Master zum Busknoten (BS1, BS2, BS3) verwendet. Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz an der zweiten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich.second time slot. The second time slot is typically used to transmit the TDI signal of the IEEE Standard 1149 JTAG test port from the bus master to the bus node (BS1, BS2, BS3). However, it is not absolutely necessary for this time slot to be placed at the second time position. Other temporal sequences are possible.
    TLRTLR
    Zustand „Testlogik zurücksetzen”.Reset Test Logic state.
    TMSTMS
    Mode-Eingang (Testmode-Eingang) bzw. Test-Mode-SignalMode input (test mode input) or test mode signal
    TMS_TDI1TMS_TDI1
    erstes kombiniertes TMS-TDI-Signal innerhalb des ersten Busknotens (BS1)first combined TMS-TDI signal within the first bus node (BS1)
    TMS_TDI2TMS_TDI2
    zweites kombiniertes TMS-TDI-Signal innerhalb des zweiten Busknotens (BS2)second combined TMS TDI signal within the second bus node (BS2)
    TMS_TDI3TMS_TDI3
    drittes kombiniertes TMS-TDI-Signal innerhalb des dritten Busknotens (BS3)third combined TMS TDI signal within the third bus node (BS3)
    TMS_TDIn TMS_TDI n
    n-tes kombiniertes TMS-TDI-Signal innerhalb des n-ten Busknotens (BSn)n-th combined TMS-TDI signal within the nth bus node (BS n )
    TRSTTRST
    optionaler Rücksetzeingang (Testrücksetzeingang) optional reset input (test reset input)
    TG1TG1
    erstes Transfer-Gate des beispielhaft ersten Busknotens (BS1)first transfer gate of the exemplary first bus node (BS1)
    TG2TG2
    zweites Transfer-Gate des beispielhaft zweiten Busknotens (BS2)second transfer gate of the exemplary second bus node (BS2)
    TG3TG3
    drittes Transfer-Gate des beispielhaft dritten Busknotens (BS3)third transfer gate of the exemplary third bus node (BS3)
    TGCRTGCR
    Transfer-Gate-Control-RegisterTransfer gate control register
    UDR2UDR2
    Zustand „Datenregister schreiben” des Test-Mode-ControllersWrite data register state of the test mode controller
    UIR2UIR2
    Zustand „Instruktionsregister schreiben” des Test-Mode-ControllersWrite "Write Instruction Register" state of the test mode controller
    V0 V 0
    Bezugspotenzial im ersten Spannungsbereich (VB1), das sich zumindest annähernd auf einem Eindrahtdatenbusabschnitt (b1, b2, b3) oder dem Eindrahtdatenbus (b1, b2, b3) einstellt, wenn der dominierende Schalter (S1L) geschlossen ist. Die Bezugspotenzialleitung (GND) liegt auf dem Bezugspotenzial.Reference potential in the first voltage range (V B1 ), which adjusts at least approximately on a single-wire data bus section (b1, b2, b3) or the single-wire data bus (b1, b2, b3) when the dominant switch (S 1L ) is closed. The reference potential line (GND) is at the reference potential.
    Vbat V asked
    Versorgungsspannung des BusknotensSupply voltage of the bus node
    VM V M
    Potenzial im zweiten Spannungsbereich (VB2), dass sich einstellt, wenn kein anderer Sender (S1L, S1H, I1, S2H, I2) aktiv ist und sich somit der Pull-Schaltkreis (R0H, R0L) durchsetzt.Potential in the second voltage range (V B2 ) that occurs when no other transmitter (S 1L , S 1H , I 1 , S 2H , I 2 ) is active and thus the pull circuit (R 0H , R 0L ) prevails ,
    V1H V 1H
    dritter Schwellwert. Der dritte Schwellwert separiert den dritten Spannungsbereich (VB3) vom ersten Spannungsbereich (VB1) und zweiten Spannungsbereich (VB2) auf Bus-Master-Seite. Der dritte Schwellwert ist vorzugsweise gleich oder ähnlich dem ersten Schwellwert (V2H).third threshold. The third threshold separates the third voltage range (V B3 ) from the first voltage range (V B1 ) and the second voltage range (V B2 ) on the bus master side. The third threshold is preferably the same or similar to the first threshold (V 2H ).
    V2H V 2H
    erster Schwellwert. Der erste Schwellwert separiert den dritten Spannungsbereich (VB3) vom ersten Spannungsbereich (VB1) und zweiten Spannungsbereich (VB2) auf Busknoten-Seite. Der erste Schwellwert ist vorzugsweise gleich oder ähnlich dem dritten Schwellwert (V1H).first threshold. The first threshold separates the third voltage range (V B3 ) from the first voltage range (V B1 ) and the second voltage range (V B2 ) at the bus node side. The first threshold is preferably equal to or similar to the third threshold (V 1H ).
    V2L V 2L
    zweiter Schwellwert. Der zweite Schwellwert separiert den ersten Spannungsbereich (VB1) vom dritten Spannungsbereich (VB3) und zweiten Spannungsbereich (VB2) auf der Busknoten-Seite.second threshold. The second threshold separates the first voltage range (V B1 ) from the third voltage range (V B3 ) and the second voltage range (V B2 ) at the bus node side.
    VB1 V B1
    erster Spannungsbereich, der zum zweiten Spannungsbereich (VB2) hin durch den zweiten Schwellwert (V2L) begrenzt wird. first voltage range which is limited to the second voltage range (V B2 ) through the second threshold (V 2L ).
    VB2 V B2
    zweiter Spannungsbereich zwischen dem ersten Spannungsbereich (VB1) und dem dritten Spannungsbereich (VB3), der zum ersten Spannungsbereich (VB1) hin durch den zweiten Schwellwert (V2L) begrenzt wird und der zum dritten Spannungsbereich (VB1) hin durch den ersten Schwellwert (V2H) des Busknotens und/oder durch den dritten Schwellwert (V1H) des Masters begrenzt wird.second voltage range between the first voltage range (V B1 ) and the third voltage range (V B3 ), which is limited to the first voltage range (V B1 ) through the second threshold (V 2L ) and the third voltage range (V B1 ) through the first threshold value (V 2H ) of the bus node and / or by the third threshold value (V 1H ) of the master is limited.
    VB3 V B3
    dritter Spannungsbereich, der zum zweiten Spannungsbereich (VB2) hin durch den ersten Schwellwert (V2H) des Busknotens und/oder durch den dritten Schwellwert (V1H) des Bus-Masters begrenzt wird.third voltage range, which is limited to the second voltage range (V B2 ) through the first threshold value (V 2H ) of the bus node and / or by the third threshold value (V 1H ) of the bus master.
    Vext1 V ext1
    externe Versorgungsspannungexternal supply voltage
    VIO V IO
    Versorgungsspannung für den Pull-Schaltkreis, hier dem Spannungsteiler (R0H, R0L).Supply voltage for the pull circuit, here the voltage divider (R 0H , R 0L ).
    VIO1 V IO1
    Versorgungsspannung der schaltbaren Stromquelle (S1H, I1) des Bus-Masters, also des Host-Prozessors. Der Spannungspegel liegt im dritten Spannungsbereich (VB3).Supply voltage of the switchable current source (S 1H , I 1 ) of the bus master, so the host processor. The voltage level is in the third voltage range (V B3 ).
    VIO2 V IO2
    Versorgungsspannung der schaltbaren Stromquelle (S2H, I2) des Busknotens, also der integrierten Schaltung oder des zu testenden oder steuernden Systems. Der Spannungspegel liegt im dritten Spannungsbereich (VB3).Supply voltage of the switchable current source (S 2H , I 2 ) of the bus node, ie the integrated circuit or the system to be tested or controlled. The voltage level is in the third voltage range (V B3 ).
    VREFVREF
    Referenzspannungreference voltage
    Z0 Z 0
    Zenerdiode zur Spannungsbegrenzung auf einem Eindrahtdatenbusabschnitt (b1, b2, b3) oder dem Eindrahtdatenbus (b1, b2, b3).Zener diode for limiting the voltage on a single wire data bus section (b1, b2, b3) or the single wire data bus (b1, b2, b3).

Claims (7)

Verfahren zur Initialisierung eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3), wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und einen Eindrahtdatenbus (b1, b2, b3), der durch die mindestens zwei Busknoten in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch mindestens einen Busknoten (BS3) der Busknoten (BS1, BS2, BS3), den abschließenden Busknoten (BS3), abgeschlossen wird, aufweist umfassend die Schritte, a Ermitteln einer neuen Busknotenadresse durch den Bus-Master; b Ablegen dieser Busknotenadresse in einem Busknotenadressregister (BKADR) eines Busknotens (BS1, BS2, BS3), des betreffenden Busknotens, durch den Bus-Master (BM), wobei Bus-Master (BM) und der betreffende Busknoten durch einen oder mehrere Eindrahtdatenbusabschnitte (b1, b2, b3) miteinander verbunden sind und es sich bei dem Busknotenadressregister (BKADR) um ein Datenregister (DR) einer JTAG-Schnittstelle des betreffenden Busknotens oder einen Teil eines Datenregisters (DR) einer JTAG-Schnittstelle des betreffenden Busknotens oder einen Teil eines Instruktionsregisters (IR) einer JTAG-Schnittstelle des betreffenden Busknotens handelt, wobei eine JATG-Schnittstelle dadurch gekennzeichnet ist, dass sie einen Test-Controller mit einem Zustandsdiagram entsprechend dem IEEE 1149 Standard oder eines seiner Unterstandards aufweist; c Verbinden eines oder mehrer Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem oder mehreren weiteren Eindrahtdatenbusabschnitten (b1, b2, b3) durch Schließen eines Transfer-Gates (TG) des betreffenden Busknotens, wobei eine Ablage einer Busknotenadresse in einem Busknotenadressregister (BKADR) des betreffenden Busknotens (BS1, BS2, BS3) durch den Bus-Master (BM) solange durch den Busknoten verhindert wird, wie das Transfer-Gate (TG) geschlossen ist.Method for initializing a data bus between a first subdevice, the bus master (BM), and at least two further subdevices, the bus node (BS1, BS2, BS3), wherein the data bus has a reference potential line (GND) with a reference potential (V 0 ) and a single-wire data bus (b1, b2, b3), which is subdivided by the at least two bus nodes into at least two single-wire data bus sections (b1, b2, b3) and terminated by at least one bus node (BS3) of the bus nodes (BS1, BS2, BS3), the terminating bus node (BS3), comprising Steps, a determining a new bus node address by the bus master; b storing this bus node address in a bus node address register (BKADR) of a bus node (BS1, BS2, BS3), of the relevant bus node, by the bus master (BM), bus master (BM) and the relevant bus node being represented by one or more single-wire data bus sections ( b1, b2, b3) are connected to one another and the bus node address register (BKADR) is a data register (DR) of a JTAG interface of the relevant bus node or part of a data register (DR) of a JTAG interface of the relevant bus node or part of a Instruction register (IR) of a JTAG interface of the relevant bus node, wherein a JATG interface is characterized in that it has a test controller with a state diagram according to the IEEE 1149 standard or one of its sub-standards; c connecting one or more single-wire data bus sections (b1, b2, b3) to one or more further single-wire data bus sections (b1, b2, b3) by closing a transfer gate (TG) of the respective bus node, wherein a storage of a bus node address in a bus node address register (BKADR) of the bus node (BS1, BS2, BS3) concerned by the bus master (BM) is prevented by the bus node as long as the transfer gate (TG) is closed. Verfahren zur Initialisierung eines Datenbusses nach Anspruch 1 umfassend die Schritte, a Ablegen eines Befehls zum Öffnen eines Transfer-Gatters (TG) in dem Instruktionsregister (IR) oder einem Transfer-Gate-Control-Register (TGCR) der JTAG-Schnittstelle des betrachteten Busknotens.Method for initializing a data bus according to claim 1 comprising the steps a Storing a command to open a transfer gate (TG) in the instruction register (IR) or a transfer gate control register (TGCR) of the JTAG interface of the considered bus node. Verfahren zur Initialisierung eines Datenbusses nach Anspruch 1 umfassend die Schritte, a Überprüfen der korrekten Adressierung zumindest eines Busknotens durch zyklisches Schreiben und Lesen, insbesondere eines Bypass-Registers.Method for initializing a data bus according to claim 1 comprising the steps a Checking the correct addressing of at least one bus node by cyclic writing and reading, in particular a bypass register. Verfahren zur Initialisierung eines Datenbusses nach Anspruch 3 umfassend die Schritte, a Ermitteln der Anzahl korrekt adressierbarer Busknoten durch den Bus-Master (BM) b Vergleichen der Anzahl korrekt adressierbarer Busknoten mit einer Sollanzahl und Auslösung mindestens eines Signals oder einer Maßnahme in Abhängigkeit von der Anzahl durch den Bus-Master oder ein angeschlossenes System.Method for initializing a data bus according to claim 3 comprising the steps a Determining the number of correctly addressable bus nodes by the bus master (BM) b Compare the number of correctly addressable bus nodes with a target number and trigger at least one signal or action depending on the number by the bus master or a connected system. Verfahren zur Übermittlung von Daten nach Initialisierung eines Datenbusses nach Anspruch 1 umfassend die Schritte, a Gleichzeitiges Übermitteln einer Sendeadresse an alle erreichbaren Busknoten durch Beschreiben von Senderegistern (SR) aller Busknoten durch den Busmaster (BM) mit dieser Sendeadresse, wobei das jeweilige Senderegister (SR) eines jeweiligen Busknotens ein Datenregister (DR) der JTAG-Schnittstelle dieses Busknotens oder ein Teil eines Datenregisters (DR) der JTAG-Schnittstelle dieses Busknotens oder ein Teil des Instruktionsregisters (IR) der JTAG-Schnittstelle dieses Busknotens ist, und wobei das Busadressregister (BKADR) kein Teil des betreffenden Registers ist; b Vergleich der Sendeadresse im Senderegister (SR) mit der Busknotenadresse im Busknotenadressregister (BKADR) durch jeden Busknoten mittels eines vorbestimmten Vergleichsalgorithmus; c Aktivierung der Sendefähigkeit für den jeweiligen Busknoten zu den dafür vorgesehenen Zeitpunkten, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches eine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt; d Deaktivierung der Sendefähigkeit für den jeweiligen Busknoten, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches keine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt.Method for transmitting data after initialization of a data bus according to claim 1, comprising the steps of a Simultaneous transmission of a send address to all available bus nodes by writing transmit registers (SR) of all bus nodes by the bus master (BM) with this send address, wherein the respective transmit register (SR) of a respective bus node, a data register (DR) of the JTAG interface of this bus node or a part of a data register (DR) of the JTAG interface of this bus node or part of the instruction register (IR) of the JTAG interface of that bus node, and wherein the bus address register (BKADR) is not part of the respective register; b comparing the transmit address in the transmit register (SR) with the bus node address in the bus node address register (BKADR) by each bus node by means of a predetermined comparison algorithm; c Activation of the transmission capability for the respective bus node at the times provided when the comparison algorithm of the previously performed by this respective bus node sufficient match with the expected for the transmission permission combination of the stored in its bus node register (BKADR) bus node address and in its transmit register (SR) stored transmission address results; d Deactivation of the transmission capability for the respective bus node, if the comparison algorithm of the comparison previously carried out by this respective bus node does not sufficiently match the expected for the transmission permission combination of the stored in its bus node register (BKADR) bus node address and stored in its transmit register (SR) transmit address results. Verfahren zur Übermittlung von Daten nach Initialisierung eines Datenbusses nach Anspruch 1 umfassend die Schritte, a Gleichzeitiges Übermitteln einer Sendeadresse an alle erreichbaren Busknoten durch Beschreiben von Senderegistern (SR) aller Busknoten durch den Busmaster (BM) mit dieser Sendeadresse, wobei das jeweilige Senderegister (SR) eines jeweiligen Busknotens ein Datenregister (DR) der JTAG-Schnittstelle dieses Busknotens oder ein Teil eines Datenregisters (DR) der JTAG-Schnittstelle dieses Busknotens oder ein Teil des Instruktionsregisters (IR) der JTAG-Schnittstelle dieses Busknotens ist, und wobei das Busadressregister (BKADR) kein Teil des betreffenden Registers ist; b Vergleich der Sendeadresse im Senderegister (SR) mit der Busknotenadresse im Busknotenadressregister (BKADR) durch jeden Busknoten mittels eines vorbestimmten Vergleichsalgorithmus; c Aktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Datenregister des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches eine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt; d Deaktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Datenregister des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches keine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt.Method for transmitting data after initialization of a data bus according to claim 1 comprising the steps a Simultaneous transmission of a send address to all available bus nodes by writing transmit registers (SR) of all bus nodes by the bus master (BM) with this send address, wherein the respective transmit register (SR) of a respective bus node, a data register (DR) of the JTAG interface of this bus node or a part of a data register (DR) of the JTAG interface of that bus node or part of the instruction register (IR) of the JTAG interface of that bus node, and wherein the bus address register (BKADR) is not part of the respective register; b comparing the transmit address in the transmit register (SR) with the bus node address in the bus node address register (BKADR) by each bus node by means of a predetermined comparison algorithm; Activation of the receiving capability of the respective bus node for the content of predetermined data registers of the respective bus node, if the comparison algorithm of the previously performed by this respective bus node sufficient match with the expected for the transmission permission combination of the stored in its bus node register (BKADR) bus node address and the in his transmitting register (SR) stored transmission address results; d deactivating the receiving capability of the respective bus node for the contents of predetermined data registers of the respective bus node, if the comparison algorithm of the comparison previously performed by that respective bus node does not sufficiently match the expected transmission permission combination of the bus node address stored in its bus node register (BKADR) and the in his transmitter register (SR) stored transmission address results. Verfahren zur Übermittlung von Daten nach Initialisierung eines Datenbusses nach Anspruch 1 umfassend die Schritte, a Gleichzeitiges Übermitteln einer Sendeadresse an alle erreichbaren Busknoten durch Beschreiben von Senderegistern (SR) aller Busknoten durch den Busmaster (BM) mit dieser Sendeadresse, wobei das jeweilige Senderegister (SR) eines jeweiligen Busknotens ein Datenregister (DR) der JTAG-Schnittstelle dieses Busknotens oder ein Teil eines Datenregisters (DR) der JTAG-Schnittstelle dieses Busknotens oder ein Teil des Instruktionsregisters (IR) der JTAG-Schnittstelle dieses Busknotens ist, und wobei das Busadressregister (BKADR) kein Teil des betreffenden Registers ist; b Vergleich der Sendeadresse im Senderegister (SR) mit der Busknotenadresse im Busknotenadressregister (BKADR) durch jeden Busknoten mittels eines vorbestimmten Vergleichsalgorithmus; c Aktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Inhalte des Instruktionsregisters (IR) des jeweiligen Busknotens zur Zulassung vorbestimmter Befehle für einen Instruktionsdecoder (IRDC) der JTAG-Schnittstelle des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleichs eine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt; d Deaktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Inhalte des Instruktionsregisters (IR) des jeweiligen Busknotens zur Unterdrückung vorbestimmter Befehle für einen Instruktionsdecoder (IRDC) der JTAG-Schnittstelle des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches keine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt.Method for transmitting data after initialization of a data bus according to claim 1 comprising the steps a Simultaneous transmission of a send address to all available bus nodes by writing transmit registers (SR) of all bus nodes by the bus master (BM) with this send address, wherein the respective transmit register (SR) of a respective bus node, a data register (DR) of the JTAG interface of this bus node or a part of a data register (DR) of the JTAG interface of that bus node or part of the instruction register (IR) of the JTAG interface of that bus node, and wherein the bus address register (BKADR) is not part of the respective register; b comparing the transmit address in the transmit register (SR) with the bus node address in the bus node address register (BKADR) by each bus node by means of a predetermined comparison algorithm; c activating the receiving capability of the respective bus node for the contents of predetermined contents of the instruction register (IR) of the respective bus node for the admission of predetermined instructions for an instruction decoder (IRDC) of the JTAG interface of the respective bus node, if the comparison algorithm of the previously performed by this respective bus node comparison gives sufficient agreement with the combination of the bus node address stored in its bus node register (BKADR) and the transmission address stored in its transmission register (SR) for the transmission permission; d Disabling the receiving capability of the respective bus node content for the content of the instruction register (IR) of the respective bus node to suppress predetermined instructions for an instruction decoder (IRDC) of the JTAG interface of the respective bus node, if the comparison algorithm of the previously performed by this respective bus node comparison no gives sufficient agreement with the expected for the transmission permission combination of the stored in its bus node register (BKADR) bus node address and stored in its transmit register (SR) transmit address.
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