DE102015004434B3

DE102015004434B3 - A wire test data bus

Info

Publication number: DE102015004434B3
Application number: DE102015004434.6A
Authority: DE
Inventors: Maik Heese
Original assignee: Elmos Semiconductor SE
Current assignee: Elmos Semiconductor SE
Priority date: 2015-04-01
Filing date: 2015-04-01
Publication date: 2016-05-25
Anticipated expiration: 2035-04-02

Abstract

Die Erfindung betrifft einen Datenbus und die entsprechenden Teilvorrichtungen und zwar insbesondere den Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave. Der Datenbus weist eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und eine Datenleitung (TOW) zur Übertragung von Daten und einem Testsystemtakt zwischen Master und Slave auf. Über die Datenleitung (TOW) werden bidirektional Daten zwischen dem Master und dem Slave Übertragen. Über die Datenleitung (TOW) wird dabei zusätzlich ein Testsystemtakt mit einer Testsystemtaktperiode (T), die in eine erste Halbtaktperiode (T1H) und eine zweite Halbtaktperiode (T2H) unterteilt ist, zusätzlich übertragen. Der Slave verfügt über eine erste Einrichtung, insbesondere einen ersten Komparator (C2H) verfügt, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem ersten Schwellwertsignal (V2H), vergleicht. Der Slave verfügt darüber hinaus über eine zweite Einrichtung, insbesondere einen zweiten Komparator (C2L), der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem zweiten Schwellwertsignal (V2L), vergleicht. Dabei ist der erste Schwellwert vom zweiten Schwellwert verschieden. Der erste und zweite Schwellwert definieren somit zwischen der Betriebsspannung (VIO, VIO2, VIO2) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (VB1, VB2, VB3). Der mittlere Spannungsbereich wird als zweiter Spannungsbereich (VB2) von einem ersten Spannungsbereich (VB1) nach oben oder unten hin begrenzt wird und wobei glöleichzeitig der zweite Spannungsbereich (VB2) nach unten oder oben hin aber in jedem Fall anders als beim ersten Spannungsbereich (VB1) durch einen dritten Spannungsbereich (VB3) begrenzt wird. Die Daten auf der Datenleitung (TOW) werden in zeitlich beabstandeten oder aufeinander folgenden Zeitschlitzpaketen von zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) mit jeweils einer Dauer einer Testsystemtaktperiode (T) übertragen. Ein erster Zeitschlitz (TIN0) und ein zweiter Zeitschlitz (TIN1) enthalten dabei typischerweise ein Kontrolldatum und/oder ein erstes Datum, das jeweils vom Master zum Slave übertragen. Ein dritter Zeitschlitz (TDO) enthält ein zweites Datum, das vom Slave zum Master übertragen wird und wobei der Master dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (VB2) und dritten Spannungsbereich (VB3) übertragen wird. Die Übertragung der Daten erfolgt dabei in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T). Der Testsystemtakt wird durch ein Taktsignal im ersten Spannungsbereich (TB1) während der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T) übertragen.The invention relates to a data bus and the corresponding sub-devices and in particular the data bus between a first sub-device, the master, and a second sub-device, the slave. The data bus has a reference potential line (GND) with a reference potential (V0) and a data line (TOW) for transmitting data and a test system clock between master and slave. Data is transmitted bidirectionally between the master and the slave via the data line (TOW). In addition, a test system clock having a test system clock period (T) which is subdivided into a first half-clock period (T1H) and a second half-clock period (T2H) is additionally transmitted via the data line (TOW). The slave has a first device, in particular a first comparator (C2H) which has the signal level in the form of a signal voltage between the reference potential (V0) of the reference potential line (GND) and the potential of the data line (TOW) with a first threshold signal (V2H). , compares. The slave also has a second device, in particular a second comparator (C2L), which has the signal level in the form of a signal voltage between the reference potential (V0) of the reference potential line (GND) and the potential of the data line (TOW) with a second threshold signal (V2L ), compares. In this case, the first threshold value is different from the second threshold value. The first and second threshold values thus define three signal voltage ranges (VB1, VB2, VB3) between the operating voltage (VIO, VIO2, VIO2) and the reference potential (V0) of the reference potential line (GND). The middle voltage range is limited as a second voltage range (VB2) from a first voltage range (VB1) upwards or downwards and at the same time as the second voltage range (VB2) downwards or upwards but in each case differently than in the first voltage range (VB1). is limited by a third voltage range (VB3). The data on the data line (TOW) are transmitted in time-spaced or consecutive time-slot packets of at least three consecutive time slots (TIN0, TIN1, TDO) each having a duration of a test system clock period (T). A first time slot (TIN0) and a second time slot (TIN1) typically contain a control data and / or a first data, which are transmitted from the master to the slave in each case. A third time slot (TDO) contains a second datum transmitted from the slave to the master and the master receives this second datum and the second datum is transmitted only in the second voltage range (VB2) and third voltage range (VB3). The transmission of the data takes place in a half-clock period of the at least two half-clock periods (T1H, T2H) of a test system clock period (T). The test system clock is transmitted by a clock signal in the first voltage range (TB1) during the other half-clock period of the at least two half-clock periods (T1H, T2H) of the test system clock period (T).

Description

Diese Erfindung bezieht sich allgemein auf den Test, die Programmierung und die Emulation von integrierten Schaltungen, und insbesondere, auf den Test, die Programmierung und Emulation von integrierten Schaltungen unter Verwendung des JTAG-Protokolls.This invention relates generally to the testing, programming and emulation of integrated circuits, and more particularly to the testing, programming and emulation of integrated circuits using the JTAG protocol.

Das JTAG-Protokoll hat sich zu einer der führenden Hilfsmittel bei der Programmierung, dem Test, dem Debugging und der Emulation von integrierten Schaltkreisen entwickelt. In einem Verfahren, das als Boundary-Scan-Verfahren bezeichnet wird, kann ein Host-Prozessor, den Zustand einer integrierten Schaltung kontrollieren. Insbesondere ist der Host-Prozessor als Master über eine spezielle Schnittstelle, die JTAG_Schnittstelle nach IEEE 1149 Standard, in der Lage, die integrierte Schaltung als Slave geeignet zu programmieren und ggf. zu initialisieren. Des Weiteren ist der Host-Prozessor in der Lage, den Zustand der integrierten Schaltung nach einer vorbestimmten Anzahl von Testsystemtaktperioden der JTAG-Schnittstelle nach IEEE 1149 Standard oder bei Erkennung eines vorbestimmten Ereignisses auszulesen oder während des Betriebs der integrierten Schaltung, also des Slaves, abzuändern. Dies umfasst auch das Anhalten der integrierten Schaltung oder den zwangsweisen Wechsel in andere Zustände oder das Ändern von Speicherinhalten. Die Erfindung betrifft somit ein Verfahren und eine Vorrichtung zum Test und/oder zur Steuerung und/oder zur Programmierung integrierter Schaltungen und von Mikrosystemen incl. mikroelektromechanischen Systemen (MEMS) und integrierten mikroelektrooptischen Systemen (MEOS), wobei diese die Rolle des Slaves einnehmen. Bei solchen Systemen ist es üblich, diese über einen JTAG–Test-Bus nach IEEE 1149 Standard anzusteuern. Dieser verfügt über einen Testdaten-Port mit typischerweise vier Testanschlüssen:

1. mindestens einen seriellen Testdateneingang TDI,
2. mindestens einen seriellen Testausgang TDO,
3. mindestens einen Testmode Eingang TMS,
4. mindestens einen Testtakteingang TCK,
5. einen optionalen Testrücksetzeingang TRST.

The JTAG protocol has become one of the leading tools in the programming, testing, debugging, and emulation of integrated circuits. In a method called Boundary Scan, a host processor can control the state of an integrated circuit. In particular, the host processor as a master via a special interface, the JTAG_Schnittstelle according to IEEE 1149 standard, able to program the integrated circuit as a slave suitable and, if necessary, to initialize. Furthermore, the host processor is able to read the state of the integrated circuit after a predetermined number of test system clock periods of the JTAG interface according to IEEE 1149 standard or upon detection of a predetermined event or during operation of the integrated circuit, so the slave to change , This also includes stopping the integrated circuit or forcibly changing to other states or changing memory contents. The invention thus relates to a method and a device for testing and / or for controlling and / or programming integrated circuits and microsystems incl. Microelectromechanical systems (MEMS) and integrated microelectro-optical systems (MEOS), these taking the role of the slave. In such systems, it is common to drive them via a JTAG test bus to IEEE 1149 standard. This has a test data port with typically four test connections:

1. at least one serial test data input TDI,
2. at least one serial test output TDO,
3. at least one test mode input TMS,
4. at least one test clock input TCK,
5. an optional test reset input TRST.

Da das Verfahren seit mehreren Jahrzehnten bekannt ist wird an dieser Stelle auf die entsprechende Fachliteratur verwiesen (IEEE 1149.1 4 wire JTAG protocol).Since the method has been known for several decades, reference is made at this point to the corresponding technical literature (IEEE 1149.1 4 wire JTAG protocol).

Hier sei nur so viel kurz beschrieben: Das JTAG-Protokoll nach IEEE 1149 Standard umfasst im Basisstandard fünf Signalgruppen, die zwischen der Emulationseinheit, die den Host-Prozessor enthält, und der integrierten Schaltung als Slave ausgetauscht werden. Das TCK-Signal stellt den Testsystemtakt dar und synchronisiert die interne Zustandsmaschine der JTAG-Testschnittstelle nach IEEE 1149 Standard der integrierten Schaltung. Das TMS-Signal steuert den Zustand des Test-Controllers der JTAG-Schnittstelle der integrierten Schaltung, die den Slave darstellt. Je nach Zustand des Test-Controllers führt die JTAG-Testschnittstelle der integrierten Schaltung unterschiedliche Operationen durch. Der TDI-Eingang stellt einen seriellen Eingang für Testdaten dar. Der TDO-Ausgang stellt einen seriellen Ausgang für Testdaten dar. Die beiden Eingänge TMS und TDI werden typischerweise aber nicht notwendigerweise mit der steigenden TCK Flanke abgetastet. Der TDO-Ausgang wechselt sein Datum typischerweise ebenfalls mit der fallenden Flanke des TCK-Signals. Die TCK-, TMS- und TDI-Einzelsignale bilden die Testdateneingangssignale. Das TDO-Signal stellt das Testdatenausgangssignal dar. Mit der steigenden TCK-Flanke und bei geeigneter Einstellung eines Test-Controller internen Testregisters werden die Testdaten seriell über den seriellen Testdateneingang TDI in verschiedene Schieberegisterketten, sogenannte Scan-Pfade, in die integrierte Schaltung als Slave hinein verschoben. Gleichzeitig wird der ursprüngliche Inhalt der betreffenden Scan-Kette am seriellen Testdatenausgang TDO ausgegeben. Hierbei können Zustandsvektoren endlicher Automaten innerhalb der integrierten Schaltung Teil der Scan-Kette sein. Somit ist eine Änderung der Inhalte und Zustände bzw. die Kontrolle dieser Inhalte und Zustände der Speicherzellen der Scan-Ketten über diese Schnittstelle im Stand der Technik leicht möglich. Hier sei nochmals auf die Fachliteratur verwiesen.Here's just a brief description: The IEEE 1149 standard JTAG protocol includes five signal groups in the base standard that are exchanged between the emulation unit containing the host processor and the integrated circuit as a slave. The TCK signal represents the test system clock and synchronizes the internal state machine of the JTAG test interface to IEEE 1149 integrated circuit standard. The TMS signal controls the state of the test controller of the integrated circuit's JTAG interface, which represents the slave. Depending on the state of the test controller, the JTAG test interface of the integrated circuit performs various operations. The TDI input is a serial input for test data. The TDO output is a serial output for test data. The two inputs TMS and TDI are typically but not necessarily sampled with the rising TCK edge. The TDO output typically also alternates its date with the falling edge of the TCK signal. The TCK, TMS and TDI individual signals form the test data input signals. The TDO signal represents the test data output signal. With the rising TCK edge and with the appropriate setting of a test controller internal test register, the test data is serially fed through the serial test data input TDI into various shift register strings, called scan paths, into the integrated circuit as a slave postponed. At the same time, the original content of the relevant scan chain is output at the serial test data output TDO. In this case, state vectors of finite state machines within the integrated circuit can be part of the scan chain. Thus, a change in the contents and states or the control of these contents and states of the memory cells of the scan chains via this interface in the prior art is easily possible. Here is again referred to the literature.

Die Halbleiterindustrie hat in den vergangenen Jahren mehrfach versucht, die Anzahl der zu verwendenden Anschlüsse zu reduzierten, um die Größe der benötigten Gehäuse und damit die Herstellkosten zu beschränken. Hierbei sind verschiedene relevante Dokumente offengelegt worden. Ein beispielhaftes Dokument ist das US-Schutzrecht US20070033465A1 . Die dort offengelegte Technik erlaubt keine konsistente Wandlung der Daten des IEEE 1149.1 4-Wire-JTAG-Protokolls in die Daten des dort beschriebenen Verfahrens und umgekehrt. Die dort beschriebene Vorrichtungsanordnung und das dort beschriebene Verfahren erfordern synchronisierte Zeitschlitze zwischen dem Test-Bus-Master, also dem Host-Prozessor und dem Test-Bus-Slave, also der integrierten Schaltung, die getestet, programmiert oder debuged werden soll. Im Falle einer fehlenden zeitlichen Synchronisation des Zugriffs von Testbus-Master und Testbus-Slave auf den Testdatenbus kann der TDO-Ausgangstreiber des Slaves und der Master-Ausgangstreiber (typischerweise eine Push-Pull-Stufe) bei gleichzeitigem sendenden Zugriff auf die Testdatenleitung einen Kurzschluss erzeugen.The semiconductor industry has tried several times over the past few years to reduce the number of terminals to be used in order to limit the size of the housings required and thus the manufacturing costs. Various relevant documents have been disclosed. An exemplary document is US patent law US20070033465A1 , The technique disclosed therein does not permit consistent conversion of the data of the IEEE 1149.1 4-Wire JTAG protocol into the data of the method described therein and vice versa. The device arrangement described there and the method described there require synchronized time slots between the test bus master, so the host processor and the test bus slave, so the integrated circuit to be tested, programmed or debuged. In the case of a lack of temporal synchronization of the access of the test bus master and test bus slave to the test data bus, the TDO output driver of the slave and the master output driver (typically a push-pull stage) generate a short circuit while transmitting access to the test data line.

Aus der US 2007/0 033 465 A1 ist eine Vorrichtung zur Übertragung von JTAG-Daten über eine Eindrahtbusschnittstelle bekannt. Hierbei wird der Takt (SCK-Signal der US 2007/0 033 465 A1 ) als O-Pegel über die Datenleitung übertragen und die Daten in den high-Phasen des Taktsignals. Hierbei wird eine Spannung oberhalb der Versorgungsspannung zur Übertragung der High-Pegel der Daten vom Bus-Master zum Bus-Slave verwendet. Dies hat den Nachteil, dass die in der US 2007/0 033 465 A1 offenbarte Technik nicht für die Übertragung zwischen integrierten Schaltungen geeignet ist. Außerdem muss das System exakt synchronisiert werden, um einen Buskonflikt durch einen gleichzeitig sendenden Slave und einen gleichzeitig sendenden Bus-Master zu vermeiden.From the US 2007/0 033 465 A1 For example, a device for transmitting JTAG data over a single-wire bus interface is known. Here, the clock (SCK signal of US 2007/0 033 465 A1 ) as the O level through the data line and the data in the high phases of the clock signal. In this case, a voltage above the supply voltage for transmitting the high level of the data from the bus master to the bus slave is used. This has the disadvantage that in the US 2007/0 033 465 A1 disclosed technique is not suitable for transmission between integrated circuits. In addition, the system must be synchronized exactly to avoid a bus conflict by a simultaneously transmitting slave and a simultaneously transmitting bus master.

Aus der US 8 732 526 B1 ist die Programmierung von Mikrorechnern über eine Eindraht-Schnittstelle bekannt, bei der der Takt jedoch als „reference clock” (siehe Spalte 7 Zeile 65 bis 68 der US 8 732 526 B1 ) intern konstant erzeugt wird und nicht, wie vom JTAG-Protokoll gefordert, mit beliebiger Taktbandbreite übertragen wird. Eine JTAG-konforme Datenübertragung ist daher nicht möglich.From the US 8,732,526 B1 is the programming of microcomputers over a single-wire interface known in which the clock, however, as a "reference clock" (see column 7 lines 65 to 68 of US 8,732,526 B1 ) is generated internally constant and not, as required by the JTAG protocol, transmitted with any clock bandwidth. A JTAG-compliant data transmission is therefore not possible.

Aus der CN 102 708 087 A ist ebenfalls eine nicht JTAG konforme Eindraht-Datenübertragung bekannt.From the CN 102 708 087 A is also known a non-JTAG compliant single-wire data transmission.

Aufgabe der ErfindungObject of the invention

Es ist die Aufgabe der Erfindung eine Anordnung mit einem Eindraht-Testdatenbus vorzuschlagen und ein geeignetes Protokoll und Verfahren für die bidirektionale Übertragung auf diesem Testdaten-Bus, die diese Nachteile nicht aufweisen. Diese Aufgabe wird mit einer Vorrichtung gemäß dem Anspruch 1 gelöst.It is the object of the invention to propose an arrangement with a single-wire test data bus and a suitable protocol and method for bidirectional transmission on this test data bus, which do not have these disadvantages. This object is achieved with a device according to claim 1.

Beschreibung der ErfindungDescription of the invention

Die vorstehende und andere Aufgaben werden gemäß der vorliegenden Erfindung durch die Bereitstellung einer Schnittstelleneinheit mit einer JTAG-Einheit gelöst, die eine zeitliche Abfolge zeitlich gemultiplexter Signale mittels einer Schnittstelleneinrichtung mit der integrierten Schaltung austauschen kann. Die Signale werden so formatiert, dass alle Informationen, die durch die JTAG-TAP-Einheit für die Durchführung eines Tests benötigt werden, über diese Schnittstelle seriell übertragen werden. Hierbei werden alle Datenwerte des JTAG-Boundary-Protokolls in dafür vorgesehenen Zeitschlitzen übertragen. Neben dem zeitlichen Multiplexen der JTAG-Steuersignale, verwendet die erfindungsgemäße Schnittstellenvorrichtung drei verschiedene Spannungsbereiche (V_B1, V_B2, V_B3) um

1. mindestens die Daten des seriellen Testdateneingangs TDI und
2. mindestens die Daten des einen seriellen Testausgangs TDO und
3. mindestens die Steuerdaten des Testmode-Eingangs TMS zur Steuerung des Test-Controllers der integrierten Schaltung und
4. mindestens den Testtakt zur Versorgung des Test-Controllers mit seinem Test-System-Takt TCK und
5. ein optionalen Testrücksetzsignal TRST

zu übertragenThe above and other objects are achieved in accordance with the present invention by providing an interface unit with a JTAG unit that can exchange a temporal sequence of time multiplexed signals with the integrated circuit through an interface device. The signals are formatted so that all information required by the JTAG TAP unit to perform a test is transmitted serially through this interface. In this case, all data values of the JTAG Boundary Protocol are transmitted in designated time slots. In addition to the temporal multiplexing of the JTAG control signals, the interface device according to the invention uses three different voltage ranges (V _B1 , V _B2 , V _B3 )

1. at least the data of the serial test data input TDI and
2. at least the data of one serial test output TDO and
3. at least the control data of the test mode input TMS for controlling the test controller of the integrated circuit and
4. at least the test clock to supply the test controller with its test system clock TCK and
5. an optional test reset signal TRST

transferred to

Die Erfindung betrifft somit ein erster Linie einen Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave. Dabei ist der Slave identisch mit der zuvor erwähnten integrierten Schaltung, deren Zustände kontrolliert bzw. geändert werden sollen.The invention thus relates primarily to a data bus between a first sub-device, the master, and a second sub-device, the slave. In this case, the slave is identical to the aforementioned integrated circuit whose states are to be controlled or changed.

Dieser Datenbus weist vorzugsweise nur eine Masseleitung (GND) und eine einzelne Datenleitung (TOW) auf. Hierdurch benötigt die erfindungsgemäße Vorrichtung nur einen einzelnen zusätzlichen elektrischen Anschluss. Um nun sowohl Daten in die integrierte Schaltung, den Slave, hineinsenden zu können, als auch Daten aus der integrierten Schaltung auslesen zu können, können die Daten über die Datenleitung (TOW) bidirektional übertragen werden oder werden bidirektional übertragen. Dabei entsteht das Problem, dass neben der Datenübertragung auch ein Synchronisationssignal übertragen werden muss. Hierfür wird über die Datenleitung (TOW) der Testsystemtakt durch ein Taktsignal, das TCK-Signal, insbesondere vom Master zum Slave, also zur integrierten Schaltung, zusätzlich übertragen. Um diese Kommunikation zu ermöglichen, verfügt der Slave, also die integrierte Schaltung, über eine erste Einrichtung, die den Pegel auf der Datenleitung (TOW) mit einem ersten Schwellwert vergleicht. Bevorzugt ist eine Realisierung dieser ersten Einrichtung als erster Komparator (C2H), der den Pegel auf der Datenleitung (TOW) mit dem eines ersten Schwellwertsignals (V2H), vergleicht. Entsprechend verfügt der Slave, also der integrierte Schaltkreis, des Weiteren über eine zweite Einrichtung, die den Signalpegel in Form einer Signalspannung auf der Datenleitung (TOW) mit einem zweiten Schwellwert vergleicht. Dies geschieht bevorzugt durch, einen zweiten Komparator (C2L), der den Signalpegel in Form einer Signalspannung auf der Datenleitung (TOW) mit dem Spannungspegel eines zweiten Schwellwertsignals (V_2L) vergleicht. Ist der erste Schwellwert (V_2H) vom zweiten Schwellwert (V_2L) verschieden und liegen die Schwellwerte innerhalb des Versorgungsspannungsbereiches, so werden durch diese zwei Schwellwerte (V_2H, V_2L) drei Spannungsbereiche (V_B1, V_B2, V_B3) definiert und festgelegt. Dabei messen der erste und zweite Komparator (C2H, C2L) auf Slave-Seite, in welchem Spannungsbereich (V_B1, V_B2, V_B3) sich die Datenleitung (TOW) gerade befindet. Der erste und zweite Schwellwert definieren somit zwischen der Betriebsspannung (V_IO) und dem Bezugspotenzial (V₀) der Bezugspotenzialleitung (GND) die drei besagten Signalspannungsbereiche (V_B1, V_B2, V_B3). Zur besseren Klarheit benennen wir den mittleren Spannungsbereich als zweiten Spannungsbereich (V_B2). Dieser wird von einem ersten Spannungsbereich (V_B1) nach oben oder unten hin begrenzt. Wir lassen hierbei bewusst offen, ob es sich beim ersten Spannungsbereich (V_B1) um einen Spannungsbereich mit positiveren oder negativeren Spannungen als die Spannungen des mittleren, zweiten Spannungsbereichs (V_B2) handelt, da das System auch mit umgekehrten Spannungspolaritäten funktioniert. Gleichzeitig wird korrespondierend der zweite Spannungsbereich (V_B2) zur anderen Spannungsseite hin, also nach unten oder oben hin, aber andersherum als beim ersten Spannungsbereich (V_B1) durch einen dritten Spannungsbereich (V_B3) begrenzt.This data bus preferably has only one ground line (GND) and one single data line (TOW). As a result, the device according to the invention requires only a single additional electrical connection. In order to be able to transmit both data into the integrated circuit, the slave, and to be able to read out data from the integrated circuit, the data can be transmitted bidirectionally via the data line (TOW) or be transmitted bidirectionally. The problem arises that in addition to the data transmission and a synchronization signal must be transmitted. For this purpose, the test system clock is additionally transmitted via the data line (TOW) by a clock signal, the TCK signal, in particular from the master to the slave, ie to the integrated circuit. To enable this communication, the slave, ie the integrated circuit, has a first device which compares the level on the data line (TOW) with a first threshold value. A realization of this first device as a first comparator (C2H) is preferred, which compares the level on the data line (TOW) with that of a first threshold value signal (V2H). Accordingly, the slave, so the integrated circuit, further over a second device which compares the signal level in the form of a signal voltage on the data line (TOW) with a second threshold value. This is preferably done by a second comparator (C2L), which compares the signal level in the form of a signal voltage on the data line (TOW) with the voltage level of a second threshold signal (V _2L ). If the first threshold value (V _2H ) _differs from the second threshold value (V _2L ) and the threshold values lie within the supply voltage range, then these three threshold values (V _2H , V _2L ) define three voltage ranges (V _B1 , V _B2 , V _B3 ) and fixed. In this case, the first and second comparators (C2H, C2L) on the slave side measure in which voltage range (V _B1 , V _B2 , V _B3 ) the data line (TOW) is currently located. The first and second threshold values thus define the three said signal voltage ranges (V _B1 , V _B2 , V _B3 ) between the operating voltage (V _IO ) and the reference potential (V ₀ ) of the reference potential line (GND). For clarity, we name the middle voltage range as the second voltage range (V _B2 ). This is limited by a first voltage range (V _B1 ) up or down. We consciously leave it open whether the first voltage range (V _B1 ) is a voltage range with more positive or negative voltages than the voltages of the middle, second voltage range (V _B2 ), since the system also works with reverse voltage polarities. At the same time, the second voltage range (V _B2 ) is correspondingly limited to the other voltage side, ie downwards or upwards, but the other way round than in the first voltage range (V _B1 ) is limited by a third voltage range (V _B3 ).

Um nun die Daten vom Master, also dem Host-Prozessor, zum Slave, also der integrierten Schaltung, zu übertragen, werden nun in mindestens drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) durch den Master oder den Slave Daten über die Datenleitung (TOW) übertragen. Wer dabei eine Sendeberechtigung hat, wird durch die zeitliche Position des jeweiligen Zeitschlitzes (TIN0, TIN1, TDO) festgelegt. Hierbei werden dem Master typischerweise zwei Zeitschlitze (TIN0, TIN1) und dem Slave typischerweise ein Zeitschlitz (TDO) in dem Paket der drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO) zugewiesen. Die relative Zeitschlitzposition innerhalb des Paketes aus mindestens drei Zeitschlitzen (TIN0, TIN1, TDO) ist dabei vorzugsweise, aber nicht notwendigerweise immer gleich. Besonders bevorzugt enthalten der erste Zeitschlitz (TIN0) und der zweite Zeitschlitz (TIN1) ein Kontrolldatum und/oder ein erstes Datum enthalten, das vom Master zum Slave übertragen wird, wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149.1 4 Draht Testdatenbusses kompatibel sein können, und wobei der Slave das Kontrolldatum und das erste Datum empfängt.In order to transmit the data from the master, ie the host processor, to the slave, ie the integrated circuit, data is now transmitted in at least three consecutive time slots (TIN0, TIN1, TDO) by the master or the slave via the data line (FIG. TOW). Anyone who has a transmission authorization is determined by the time position of the respective time slot (TIN0, TIN1, TDO). Here, the master is typically allocated two time slots (TIN0, TIN1) and the slave is typically allocated one time slot (TDO) in the packet of the three consecutive time slots (TIN0, TIN1, TDO). The relative time slot position within the packet of at least three time slots (TIN0, TIN1, TDO) is preferably, but not necessarily always the same. Particularly preferably, the first time slot (TIN0) and the second time slot (TIN1) contain a control date and / or a first date transmitted from the master to the slave, the control date and the first date being in particular the data of the IEEE 1149.1 4 wire Test data bus can be compatible, and wherein the slave receives the control date and the first date.

Im Gegensatz zum Stand der Technik wird nun jedoch im dritten Zeitschlitz das Datum vom Slave zum Master nur im zweiten und dritten Spannungsbereich (V_B3) und eben nicht im ersten Spannungsbereich (V_B1) übertragen. Somit enthält der dritte Zeitschlitz erfindungsgemäß ein zweites Datum, das vom Slave zum Master übertragen wird und wobei der Master dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (V_B2) und im dritten Spannungsbereich (V_B3) übertragen wird. Gleichzeitig wird der Takt in jedem Zeitschlitz übertragen. Das Taktsignal wird dabei durch ein Taktsignal signalisiert, das zwischen dem ersten Spannungsbereich (V_B1) in einer ersten Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) einer Testsystemtaktperiode (T) auf der einen Seite und dem zweiten Spannungsbereich (V_B2) oder dritten Spannungsbereich (V_B3) in der zweiten Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) einer Testsystemtaktperiode (T) schwankt. Das Taktsignal kann daher dadurch detektiert werden, dass die Spannung auf der Datenleitung (TOW) aus dem zweiten Spannungsbereich (V_B2) oder dritten Spannungsbereich (V_B3) in den ersten Spannungsbereich (V_B1) und umgekehrt wechselt. Das kreuzen der entsprechenden Schwellspannung (V_2L) kann durch den zugehörigen Komparator (C_2L) oder die entsprechende Einrichtung erkannt werden. Somit wird es möglich, den Testsystemtakt auf der Slave-Seite, also der Seite der integrierten Schaltung, sicher zu extrahieren. Hierbei ist die Konstruktion der Takteinprägung im Vergleich zur Konstruktion der Einprägung der anderen Signale erfindungsgemäß so gewählt, dass der Takt-Sender auf Seiten des Masters alle anderen Pegelquellen, die an der Datenleitung parallel aktiv sein können, überschreiben kann. Dies ist ein wesentlicher Unterschied zum Stand der Technik.In contrast to the prior art, however, in the third time slot, the date is now transmitted from the slave to the master only in the second and third voltage range (V _B3 ) and not in the first voltage range (V _B1 ). Thus, according to the invention, the third time slot contains a second datum which is transmitted from the slave to the master and wherein the master receives this second datum and wherein the second datum is transmitted only in the second voltage range (V _B2 ) and in the third voltage range (V _B3 ). At the same time, the clock is transmitted in each time slot. The clock signal is thereby signaled by a clock signal which occurs between the first voltage range (V _B1 ) in a first half-cycle period of the at least two half-clock periods (T _1H , T _2H ) of a test system clock period (T) on the one side and the second voltage range (V _B2 ). or third voltage range (V _B3 ) in the second half-clock period of the at least two half-clock periods (T _1H , T _2H ) of a test system clock period (T) fluctuates. The clock signal can therefore be detected by changing the voltage on the data line (TOW) from the second voltage range (V _B2 ) or third voltage range (V _B3 ) into the first voltage range (V _B1 ) and vice versa. The crossing of the corresponding threshold voltage (V _2L ) can be detected by the associated comparator (C _2L ) or the corresponding device. Thus, it becomes possible to surely extract the test system clock on the slave side, that is, the integrated circuit side. In this case, the construction of the clock impression in comparison to the construction of the impression of the other signals is chosen according to the invention such that the clock transmitter on the master side can overwrite all other level sources which can be active in parallel on the data line. This is a significant difference from the prior art.

In einer besonderen Ausprägung der Erfindung zeichnet sich diese daher dadurch aus, dass drei logische Zustände beim bidirektionalen Senden der Daten auf dem Bus durch Master und Slave verwendet werden, wobei diese logischen Zustände eine Hierarchie haben und ein Taktzustand, hier der in dem die Datenleitung sich im ersten Spannungsbereich (V_B1) befindet, die höchste Priorität hat und nicht durch andere Sendeeinrichtungen überschrieben werden kann. Hierdurch ist sichergestellt, dass beide Systeme zumindest hinsichtlich des Basistaktes stets synchron arbeiten können. Um diesen ersten logischen Zustand, bei dem die Datenleitung (TOW) in den ersten Spannungsbereich (V_B1) gezwungen wird, herstellen zu können, weist die Testdatenbusschnittstelle des Masters, also des Host-Prozessors, vorzugsweise einen dominanten Schalter (S1L) auf, der den Datenbus (TOW) beispielsweise gegen das Bezugspotenzial (V₀) der Bezugspotenzialleitung (GND) in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden (T_1H, T_2H) der jeweiligen Testsystemtaktperiode (T) kurzschließt. Dieser periodische Kurzschluss kann dann durch andere Sender nicht mehr überschrieben werden, wenn deren Innenwiderstand erfindungsgemäß höher ist als der des dominanten Schalters (S1L). Beispielsweise durch einen Spannungsteiler aus einem ersten Spannungsteilerwiderstand (R_0H) gegen eine Spannung, beispielsweise die Versorgungsspannung (V_IO), und einen zweiten Spannungsteilerwiderstand (R_0L) gegen eine andere Spannung, beispielsweise das Bezugspotenzial (V₀), wird die Datenleitung (TOW) im zweiten Spannungsbereich (V_B2) gehalten bzw. in diesen zurückgeführt, wenn keiner der anderen Sender (S_1L, S_1H, I₁, S_2H, I₂) des Masters oder Slaves sendet. Um nun Daten zu übertragen, wir die Datenleitung (TOW) im Gegensatz zum Stand der Technik aus diesem zweiten Spannungsbereich (V_B2) durch die Sender des Masters und/oder Slaves in den dritten Spannungsbereich (V_B3) gebracht, wenn ein dem logischen Datenwert des zweiten Spannungsbereichs (V_B2) entgegengesetzter logischer Wert übertragen werden soll. Hierzu speist die jeweilige sendende Einheit, also der Master oder der Slave, einen Strom in die Datenleitung (TOW) ein. Dieser führt zu einem geänderten Spannungsabfall über die Spannungsteilerwiderstände (R_0H, R_0L). Bei einer geeigneten Polarität des eingespeisten Stromes wird der Spannungspegel auf der Datenleitung (TOW) vom zweiten Spannungsbereich (V_B2) in den dritten Spannungsbereich (V_B3) verschoben. Sollte es zu einem gleichzeitigen Senden mittels eine solchen Datenstromes, und dem gleichzeitigen Schließen des dominanten Schalters (S1L) kommen, so wird der dominante Schalter, sofern er erfindungsgemäß niederohmig genug ausgelegt ist, den Sendestrom des jeweiligen Senders abführen und somit diesen Spannungspegel und ggf. auch den durch den Spannungsteiler (R_0H, R_0L) erzeugten Spannungspegel überschreiben. Es kommt jedoch nicht, wie im Stand der Technik, möglicherweise zu einem Kurzschluss. Insbesondere kommt es nicht zu dem aus der US20070033465A1 bekannten Kurzschluss zwischen der Slave-Seite und dem Master-Sender. Es ist somit ein besonderes Merkmal der Erfindung, dass ein zweiter der drei logischen Zustände auf dem Datenbus durch eine erste schaltbare Stromquelle (I1, S1H) in dem Master und/oder eine zweite schaltbare Stromquelle (I2, S2H) erzeugt wird. Gleichzeitig wird in einer Ausprägung der Erfindung ein dritter der drei logischen Zustände auf dem Datenbus durch einen Pull-Schaltkreis (R0H, R0L) in Form eines Spannungsteilers erzeugt. Natürlich sind auch andere Möglichkeiten für einen solchen Pull-Schaltkreis denkbar. Im Prinzip handelt es sich bei dem Pull-Schaltkreis in Form eines Spannungsteilers um eine Spannungsquelle, die die Datenleitung auf eine zweite Spannung legt, die innerhalb des zweiten Spannungsbereiches (V_B2) liegt, und wobei diese Spannungsquelle einen Innenwiderstand aufweist, der so groß ist, dass der mögliche Eingangsstrom so begrenzt ist, dass die geschalteten Stromquellen (I₁, S_H1) und (I₂, S_H2) einen größeren Strom liefern, als dieser Pull-Schaltkreis (R_0H, R_0L) abführen kann. Somit ergibt sich eine klare Hierarchie:

• Es dominiert als erstes der Schaltzustand des dominierenden Schalters (S_1L), dann folgen
• als zweites in der Hierarchie der spannungsbestimmenden Elemente für die Spannung auf der Datenleitung (TOW) die beiden geschalteten Stromquellen des Masters (I₁, S_1H) und des Slave (I₂, S_2H), die typischerweise untereinander gleichberechtigt sind, und als
• drittes und letztes mit niedrigster Priorität der Pull-Schaltkreis, hier in Form eines Spannungsteilers (R_0H, R_0L).

In a particular embodiment of the invention, this is therefore characterized by the fact that three logical states are used in the bidirectional transmission of the data on the bus by master and slave, these logical states have a hierarchy and a clock state, here in which the data line itself is in the first voltage range (V _B1 ), which has the highest priority and can not be overwritten by other transmitting devices. This ensures that both systems can always work synchronously, at least with regard to the basic clock. In order to be able to produce this first logic state, in which the data line (TOW) is forced into the first voltage range (V _B1 ), the test data bus interface of the master, that is to say of the host processor, preferably has a dominant switch (S1L) the data bus (TOW), for example, against the reference potential (V ₀ ) of the reference potential line (GND) in the associated half-clock periods of the at least two half-clock periods (T _1H , T _2H ) of shorted to each test system clock period (T). This periodic short circuit can then no longer be overwritten by other transmitters if, according to the invention, their internal resistance is higher than that of the dominant switch (S1L). For example, by a voltage divider of a first voltage divider resistor (R _0H ) against a voltage, for example the supply voltage (V _IO ), and a second voltage divider resistor (R _0L ) against another voltage, such as the reference potential (V ₀ ), the data line (TOW ) in the second voltage range (V _B2 ) held or returned to this, if none of the other transmitter (S _1L , S _1H , I ₁ , S _2H , I ₂ ) of the master or slave sends. In order to transmit data, the data line (TOW) is brought from this second voltage range (V _B2 ) by the transmitters of the master and / or slave into the third voltage range (V _B3 ), if one is the logical data value, in contrast to the prior art of the second voltage range (V _B2 ) opposite logical value to be transmitted. For this purpose, the respective transmitting unit, ie the master or the slave, feeds a current into the data line (TOW). This leads to a changed voltage drop across the voltage divider resistors (R _0H , R _0L ). With a suitable polarity of the injected current, the voltage level on the data line (TOW) is shifted from the second voltage range (V _B2 ) to the third voltage range (V _B3 ). Should it come to a simultaneous transmission by means of such a data stream, and the simultaneous closing of the dominant switch (S1L), then the dominant switch, if it is designed according to the invention low-impedance enough to dissipate the transmission current of the respective transmitter and thus this voltage level and possibly also _{override the} voltage level generated by the voltage divider (R _0H , R _0L ). However, it does not come to a short circuit as in the prior art. In particular, it does not come to that from the US20070033465A1 known short circuit between the slave side and the master transmitter. It is thus a particular feature of the invention that a second of the three logic states on the data bus is generated by a first switchable current source (I1, S1H) in the master and / or a second switchable current source (I2, S2H). At the same time, in one embodiment of the invention, a third of the three logic states on the data bus is generated by a pull circuit (R0H, R0L) in the form of a voltage divider. Of course, other possibilities for such a pull circuit are conceivable. In principle, the pull circuit in the form of a voltage divider is a voltage source which places the data line at a second voltage which lies within the second voltage range (V _B2 ), and which voltage source has an internal resistance which is so great in that the possible input current is limited so that the switched current sources (I ₁ , S _H1 ) and (I ₂ , S _H2 ) deliver a larger current than this pull circuit (R _0H , R _0L ) can dissipate. This results in a clear hierarchy:

• The switching state of the dominant switch (S _1L ) dominates first, then follow
Second, in the hierarchy of the voltage-determining elements for the voltage on the data line (TOW), the two switched current sources of the master (I ₁ , S _1H ) and of the slave (I ₂ , S _2H ), which are typically equal to one another, and as
• third and last lowest priority of the pull circuit, here in the form of a voltage divider (R _0H , R _0L ).

Bevorzugt korrespondiert der erste logische Zustand mit einem Spannungspegel (V₀) im ersten Spannungsbereich (V_B1) auf der Datenleitung (TOW), der zweite logische Zustand mit einem Spannungspegel (V_M) im zweiten Spannungsbereich (V_B2) auf der Datenleitung (TOW) und der dritte logische Zustand mit einem Spannungspegel (V_IO) im dritten Spannungsbereich (V_B3) auf der Datenleitung (TOW).The first logic state preferably corresponds to a voltage level (V ₀ ) in the first voltage range (V _B1 ) on the data line (TOW), the second logical state to a voltage level (V _M ) in the second voltage range (V _B2 ) on the data line (TOW ) and the third logic state having a voltage level (V _IO ) in the third voltage range (V _B3 ) on the data line (TOW).

Erfindungsgemäß wird der erste logische Zustand auf der Datenleitung (TOW) ausschließlich zur Übertragung eines ersten logischen Zustands, beispielsweise „low”, eines Testsystemtaktes benutzt und der zweite und dritte logische Zustand auf der Datenleitung (TOW) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high”, des Testsystemtaktes benutzt.According to the invention, the first logic state on the data line (TOW) is used exclusively for transmitting a first logical state, for example "low", of a test system clock and the second and third logic state on the data line (TOW) for transmitting a second logic state, for example "High", the test system clock used.

Erfindungsgemäß wird der zweite logische Zustand auf der Datenleitung (TOW) zur Übertragung eines ersten logischen Zustands, beispielsweise „low”, eines Datensignals benutzt und der dritte logische Zustand auf der Datenleitung (TOW) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high”, des Datensignals benutzt. Befindet sich die Datenleitung im ersten logischen Zustand, so wird dieser für die Datenübertragung ignoriert.According to the invention, the second logic state on the data line (TOW) is used for transmitting a first logic state, for example "low", of a data signal and the third logical state on the data line (TOW) for transmitting a second logic state, for example "high". , the data signal used. If the data line is in the first logical state, it is ignored for data transmission.

Erfindungsgemäß wird der erste logische Zustand auf der Datenleitung (TOW) zur Übertragung eines ersten logischen Zustands, beispielsweise „low” eines Testsystemtaktsignals benutzt und der dritte oder zweite logische Zustand auf der Datenleitung (TOW) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high” des Testsystemtaktsignals benutzt. Wechselt der logische Zustand auf der Datenleitung (TOW) zwischen dem zweiten oder dritten logischen Zustand auf der Datenleitung (TOW), so wird dieser Wechsel für die Übertragung des Testsystemtaktes ignoriert und typischerweise weiterhin als zweiter logischer Zustand, beispielsweise „high” interpretiert.According to the invention, the first logic state on the data line (TOW) is used for transmitting a first logic state, for example "low" of a test system clock signal, and the third or second logic state on the data line (TOW) for transmitting a second logic state, for example "high "Used the test system clock signal. If the logic state on the data line (TOW) changes between the second or third logic state on the data line (TOW), this change is ignored for the transmission of the test system clock and typically continues to be interpreted as a second logic state, for example "high".

Beschreibung der Figuren Description of the figures

1 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung (TOW) 1 shows the basic waveforms of the data protocol according to the invention on the data line (TOW)

2 zeigt einen erfindungsgemäßen Realisierungsvorschlag in schematischer Form. 2 shows a realization proposal according to the invention in a schematic form.

3 zeigt beispielhafte Pegelfolgen für jeweils ein Zeitschlitzpaket aus drei aufeinanderfolgenden Zeitschlitzen. 3 shows exemplary level sequences for each one time slot packet of three consecutive time slots.

4 Die Figur zeigt beispielhaft die Extraktion der Daten im Slave für drei aufeinander folgende Zeitschlitze. 4 The figure shows an example of the extraction of the data in the slave for three consecutive time slots.

Fig. 1Fig. 1

1 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung (TOW). Im oberen Teil der 1 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal (TDA) zeigt das Datensignal. Das zweite Signal (TCK) zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert. 1 shows the basic waveforms of the data protocol according to the invention on the data line (TOW). In the upper part of the 1 the waveforms for a two-wire test bus according to IEEE 1149 standard are schematically outlined as known from the prior art. The highest signal (TDA) shows the data signal. The second signal (TCK) shows the associated clock. Both signals are marked as state of the art and belong to the 2-wire JTAG standard. Among them is exemplified the digital coding. In this case, it is not yet shown whether the slave or the master is transmitting. Here only the waveform is sketched.

Darunter ist die erfindungsgemäße Signalform auf der Datenleitung (TOW) des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.Underneath, the inventive signal form is sketched on the data line (TOW) of the single-wire data bus, which combines the clock and the data.

Ganz unten sind die verschiedenen Spannungspegel skizziert. Das Signal weist beim Senden drei Spannungspegel auf:

1. Einen ersten Spannungspegel, der typischerweise gleich einer Versorgungsspannung (V_IO) ist. Dabei kann diese gleich der Versorgungsspannung (V_IO2) auf Slave-Seite oder der Versorgungsspannung (V_IO2) auf Masterseite sein. Im Folgenden meine V_IO eine dieser beiden Versorgungsspannungen oder eine Kombination der beiden oder eine andere, vergleichbare Versorgungsspannung mit gleicher Wirkung. Vorzugsweise sollten Master und Slave die gleiche Versorgungsspannung als Referenz benutzen.
2. Einen zweiten, mittleren Spannungspegel (V_M).
3. Einen dritten Spannungspegel, der typischerweise gleich einem Bezugspotenzial (V₀) ist.

At the bottom, the different voltage levels are outlined. The signal has three voltage levels when transmitting:

1. A first voltage level, which is typically equal to a supply voltage (V _IO ). It can be equal to the supply voltage (V _IO2 ) on the slave side or the supply voltage (V _IO2 ) on the master side. In the following, my V _IO one of these two supply voltages or a combination of the two or another, comparable supply voltage with the same effect. Preferably master and slave should use the same supply voltage as reference.
2. A second, medium voltage level (V _M ).
3. A third voltage level, which is typically equal to a reference potential (V ₀ ).

Für die Extraktion des Testsystemtaktes ist eine zweite Schwellspannung (V_2L) definiert, die zwischen dem Bezugspotenzial (V₀) und dem mittleren Potenzial (V_M) liegt.For the extraction of the test system clock, a second threshold voltage (V _2L ) is defined, which lies between the reference potential (V ₀ ) and the mean potential (V _M ).

Für die Extraktion der Daten ist eine dritte Schwellspannung (V_1H) des Masters und eine erste Schwellspannung (V_2H) des Slaves definiert, die zwischen der Versorgungsspannung (V_IO) und dem mittleren Potenzial (V_M) liegen und in etwa gleich sein sollten.For the extraction of the data, a third threshold voltage (V _1H ) of the master and a first threshold voltage (V _2H ) of the slave are defined, which lie between the supply voltage (V _IO ) and the middle potential (V _M ) and should be approximately equal ,

Durch die zweite Schwellspannung (V_2L) des Slaves und das Bezugspotenzial (V₀) wird ein erster Spannungsbereich (V_B1) definiert und begrenzt.The second threshold voltage (V _2L ) of the slave and the reference potential (V ₀ ) define and limit a first voltage range (V _B1 ).

Durch die erste Schwellspannung (V_2H) des Slaves bzw. die dritte Schwellspannung (V_1H) des Masters auf der einen Seite und die zweite Schwellspannung (V_2L) des Slaves wird ein zweiter Spannungsbereich (V_B2) definiert und begrenzt.By the first threshold voltage (V _2H ) of the slave or the third threshold voltage (V _1H ) of the master on one side and the second threshold voltage (V _2L ) of the slave, a second voltage range (V _B2 ) is defined and limited.

Durch die Erste Schwellspannung (V_2H) des Slaves bzw. die dritte Schwellspannung (V_1H) des Masters auf der einen Seite und die Versorgungsspannung wird ein dritter Spannungsbereich (V_B3) definiert und begrenzt.The first threshold voltage (V _2H ) of the slave or the third threshold voltage (V _1H ) of the master on one side and the supply voltage define and limit a third voltage range (V _B3 ).

Zeitlich gliedert sich das Signal auf der Datenleitung (TOW) in Zeitschlitzpakete mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze eines Zeitschlitzpaketes folgen aufeinander mit einer Testsystemtaktperiode (T). Die Reihenfolge der Zeitschlitze innerhalb eines Zeitschlitzpaketes kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete gleich gewählt werden. Jede Testsystemtaktperiode (T) gliedert sich in mindestens zwei Halbtaktperioden (T_1H, T_2H), deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.In terms of time, the signal on the data line (TOW) is divided into timeslot packets with at least three time slots (TIN0, TIN1, TDO). The time slots of a time slot packet follow one another with a test system clock period (T). The order of the time slots within a time slot packet can be chosen to be arbitrary for a system, but preferably the same for all time slot packets. Each test system clock period (T) is divided into at least two half-clock periods (T _1H , T _2H ), the length of which is preferably but not necessarily the same.

In einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) wird er Testsystemtakt übertragen. In a half-clock period of the at least two half-clock periods (T _1H , T _2H ) it is transmitted test system clock.

Hierbei befindet sich der Pegel auf der Datenleitung (TOW) in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) im ersten Spannungsbereich (V_B1). Hierdurch wird ein erster logischer Wert des Testsystemtaktes übertragen. In dem Beispiel reicht es aus, dass der Pegel auf der Datenleitung (TOW) sich unterhalb der zweiten Schwelle (V_2L) befindet. Eine Begrenzung nach unten durch das Bezugspotenzial (V₀) ist für die Entscheidung, ob der Pegel auf der Datenleitung (TOW) sich im ersten Spannungsbereich (V_B1) befindet nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der erste Spannungsbereich (V_B1) in vielen Anwendungsfällen auch als nach unten offen angesehen werden.Here, the level on the data line (TOW) is in a half-clock period of the at least two half-clock periods (T _1H , T _2H ) in the first voltage range (V _B1 ). As a result, a first logical value of the test system clock is transmitted. In the example, it is sufficient that the level on the data line (TOW) is below the second threshold (V _2L ). A limitation downwards through the reference potential (V ₀ ) is not relevant for the decision as to whether the level on the data line (TOW) is in the first voltage range (V _B1 ) and is therefore not used in practice. Therefore, the first voltage range (V _B1 ) can also be regarded as open at the bottom in many applications.

In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) befindet sich der Pegel auf der Datenleitung (TOW) im zweiten Spannungsbereich (V_B2) oder dritten Spannungsbereich (V_B3). Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes übertragen, der vom ersten logischen Wert des Testsystemtaktes verschieden ist. In dem Beispiel reicht es aus, dass der Pegel auf der Datenleitung (TOW) sich oberhalb der zweiten Schwelle (V_2L) befindet. Eine Begrenzung nach oben durch die Versorgungsspannung (V_IO) ist für die Entscheidung, ob der Pegel auf der Datenleitung (TOW) sich im zweiten Spannungsbereich (V_B2) oder dritten Spannungsbereich (V_B3) befindet, nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der dritte Spannungsbereich (V_B3) in vielen Anwendungsfällen auch als nach oben offen angesehen werden.In the other half-clock period of the at least two half-clock periods (T _1H , T _2H ), the level on the data line (TOW) is in the second voltage range (V _B2 ) or third voltage range (V _B3 ). As a result, a second logical value of the test system clock is transmitted, which is different from the first logical value of the test system clock. In the example, it is sufficient that the level on the data line (TOW) is above the second threshold (V _2L ). A limitation upwards by the supply voltage (V _IO ) is not relevant for the decision as to whether the level on the data line (TOW) is in the second voltage range (V _B2 ) or third voltage range (V _B3 ) and therefore becomes practical not used. Therefore, in many applications, the third voltage range (V _B3 ) can also be considered to be open at the top.

Da es für die Extraktion des Testsystemtaktes innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) nicht relevant ist, ob der Pegel auf der Datenleitung sich im dritten Spannungsbereich (V_B3) oder zweiten Spannungsbereich (V_B2) befindet, können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich (V_B3) und dem zweiten Spannungsbereich (V_B2) innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) Daten übertragen werden.Since it is not relevant for the extraction of the test system clock within this other half-clock period of the at least two half-clock periods (T _1H , T _2H ) whether the level on the data line is in the third voltage range (V _B3 ) or second voltage range (V _B2 ) now by a distinction between the third voltage range (V _B3 ) and the second voltage range (V _B2 ) within this other half-cycle period of at least two half-clock periods (T _1H , T _2H ) data are transmitted.

In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) befindet sich der Pegel auf der Datenleitung (TOW) im zweiten Spannungsbereich (V_B2), wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich (V_B3), wenn ein zweiter logischer Datenwert übertragen wird.In this other half-clock period of the at least two half-clock periods (T _1H , T _2H ), the level on the data line (TOW) is in the second voltage range (V _B2 ) when a first logical data value is transmitted. and in the third voltage range (V _B3 ) when a second logical data value is transmitted.

Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Pegel eingezeichnet.To the right of the lower signal, exemplary logical states for the three levels are shown for better clarity.

Der obere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts (TCK) von 1 und einem beispielhaften logischen Wert des Datensignals (TDA) von 1.The upper level in the example corresponds to an exemplary logical value of the test system clock (TCK) of FIG. 1 and an exemplary logical value of the data signal (TDA) of FIG.

Der mittlere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts (TCK) von 1 und einem beispielhaften logischen Wert des Datensignals (TDA) von 0.The average level in the example corresponds to an exemplary logical value of the test system clock (TCK) of FIG. 1 and an exemplary logical value of the data signal (TDA) of zero.

Der untere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts (TCK) von 0 und einem beispielhaften logischen Wert des Datensignals (TDA) von 0.The lower level in the example corresponds to an exemplary logical value of the test system clock (TCK) of zero and an exemplary logical value of the data signal (TDA) of zero.

Die Kombination eines beispielhaften logischen Wert des Testsystemtakts (TCK) von 1 und eines beispielhaften logischen Wert des Datensignals (TDA) von 0 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.The combination of an exemplary logical value of the test system clock (TCK) of 1 and an exemplary logical value of the data signal (TDA) of 0 is not permissible and may indicate a system error.

Fig. 2Fig. 2

In 2 sind die wichtigsten Teile der erfindungsgemäßen Schnittstelle zur Realisierung des erfindungsgemäßen Protokolls auf der Datenleitung (TOW) zwischen dem Master (Master) und dem Slave (Slave) dargestellt. Als Bezugspotenzial für die Signale auf der Datenleitung (TOW) dient hier beispielhaft die Masse mit der Bezugspotenzialleitung (GND), die auf dem Bezugspotenzial (V₀) liegt. Durch den Spannungsteiler aus einem unteren Widerstand (R_0L) zwischen Datenleitung (TOW) und Bezugspotenzial (GND) und einem oberen Widerstand (R_0H) zwischen Datenleitung (TOW) und einem vom Bezugspotenzial (V₀) verschiedenen Versorgungspotenzial (V_IO) wird die Datenleitung (TOW) zunächst auf einem mittleren Potenzial (V_M) zwischen diesen beiden Potenzialen (V₀, V_IO) gehalten. Auf der Masterseite wird nun immer in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) einer Testsystemtaktperiode (T) des Testsystemtaktes (TCKout₁) der dominierende Schalter (S_1L) geschlossen, der zwischen Datenleitung (TOW) und der Bezugspotenzialleitung (GND) geschaltet ist Da der Innenwiderstand des dominierenden Schalters (S_1L) vorzugsweise kleiner als der Innenwiderstand des Spannungsteiles aus dem oberen Widerstand (R_OH) und dem unteren Widerstand (R_0L) ist, wird dadurch in der betreffenden Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) einer Testsystemtaktperiode (T) durch das Schließen des dominierenden Schalters (S_1L) der Spannungspegel auf der Datenleitung (TOW) von dem besagten mittleren Potenzial (V_M) in einem zweiten Spannungsbereich (V_B2) auf das Potenzial des Bezugspotenzials (V₀), das sich im ersten Spannungsbereich (V_B1) befindet, gezogen. Der dominierende Schalter (S_1L) wird dabei durch den Testsystemtakt auf Masterseite (TCKout₁) angesteuert. Ist dieser dominierende Schalter (S_1L) nicht geschlossen, so können Daten bidirektional in der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) einer Testsystemtaktperiode (T) übertragen werden. Auf der Master-Seite speist dazu eine geschaltete Stromquelle (S_1H, I₁) Strom in die Datenleitung (TOW) ein, wenn die Sendeleitung (TDAout₁) aus dem Inneren des Masters aktiv ist. Hierzu schließt die Sendeleitung (TDAout₁) aus dem Inneren des Masters den Schalter (S_1H) der steuerbaren Stromquelle (S_1H, I₁). Hierdurch liefert die Stromquelle (I₁) der steuerbaren Stromquelle (S_1H, I₁) Strom in die Datenleitung (TOW). Vorzugsweise ist dieser Strom größer als der Strom, den der Pull-Schaltkreis bestehend aus dem oberen Widerstand (R_0H) und dem unteren Widerstand (R_0L) abführen kann. Somit wandert das Potenzial der Datenleitung (TOW) in diesem Fall vom mittleren Potenzial (V_M) in einem zweiten Spannungsbereich (V_B2) zu einem Potenzial nahe der Versorgungsspannung (V_IO1) für die schaltbare Stromquelle (S_1H, I₁) des Masters in dem dritten Spannungsbereich (V_B3). Wird jedoch der dominierende Schalter (S_1L) geschlossen, so überschreibt dieser den Einfluss der schaltbaren Stromquelle (S_1H, I₁) des Masters und des Pull-Schaltkreises bestehend aus dem oberen Widerstand (R_0H) und dem unteren Widerstand (R_0L). Beide sind bei geeigneter Auslegung des dominierenden Schalters (S_1L) nicht in der Lage, das Potenzial auf der Datenleitung (TOW) gegen den dominierenden Schalter (S_1L) zu bestimmen.In 2 the most important parts of the interface according to the invention for realizing the protocol according to the invention are shown on the data line (TOW) between the master (master) and the slave (slave). As a reference potential for the signals on the data line (TOW) is used here by way of example the ground with the reference potential line (GND), which lies on the reference potential (V ₀ ). The voltage divider consisting of a lower resistance (R _0L ) between the data line (TOW) and the reference potential (GND) and an upper resistance (R _0H ) between the data line (TOW) and a supply potential (V _IO ) different from the reference potential (V ₀ ) becomes the Data line (TOW) initially held at a mean potential (V _M ) between these two potentials (V ₀ , V _IO ). On the master side, the dominating switch (S _1L ) which is between the data line (TOW) and the reference potential line (S _1L ) is now always closed in a half-cycle period of the at least two half-clock periods (T _1H , T _2H ) of a test system clock period (T) of the test system clock (TCKout ₁ ). Since the internal resistance of the dominant switch (S _1L ) is preferably smaller than the internal resistance of the voltage part of the upper resistance (R _OH ) and the lower resistance (R _0L ) is characterized in the respective half-cycle period of the at least two half-clock periods (T _1H , T _2H ) of a test system clock period (T) by closing the dominant switch (S _1L ) the voltage level on the data line (TOW) from said average potential (V _M ) in a second voltage range (V _B2 ) to the potential of the reference potential (V ₀ ) located in the first voltage range (V _B1 ), drawn. The dominant switch (S _1L ) is controlled by the test system clock on the master side (TCKout ₁ ). If this dominant switch (S _1L ) is not closed, data can be transmitted bidirectionally in the other half-clock period of the at least two half-clock periods (T _1H , T _2H ) of a test system clock period (T). On the master side, a switched current source (S _1H , I ₁ ) supplies power to the data line (TOW) when the transmission line (TDAout ₁ ) from inside the master is active. For this purpose, the transmission line (TDAout ₁ ) from the interior of the master closes the switch (S _1H ) of the controllable current source (S _1H , I ₁ ). As a result, the current source (I ₁ ) of the controllable current source (S _1H , I ₁ ) supplies current to the data line (TOW). Preferably, this current is greater than the current that can be dissipated by the pull circuit consisting of the upper resistor (R _0H ) and the lower resistor (R _0L ). Thus, the potential of the data line (TOW) in this case moves from the mean potential (V _M ) in a second voltage range (V _B2 ) to a potential near the supply voltage (V _IO1 ) for the switchable current source (S _1H , I ₁ ) of the master in the third voltage range (V _B3 ). However, if the dominant switch (S _1L ) is closed, this overwrites the influence of the switchable current source (S _1H , I ₁ ) of the master and the pull circuit consisting of the upper resistance (R _0H ) and the lower resistance (R _0L ) , Both are with a suitable design of the dominant switch (S _1L ) unable to determine the potential on the data line (TOW) against the dominant switch (S _1L ).

In gleicher Weise arbeitet die zweite schaltbare Stromquelle auf der Slave-Seite. Auf der Slave-Seite speist dazu eine geschaltete Stromquelle (S_2H, I₂) Strom in die Datenleitung (TOW) ein, wenn die Sendeleitung (TDAout₂) aus deminneren des Slaves aktiv ist. Hierzu schließt die Sendeleitung (TDAout₂) aus dem Inneren des Slaves den Schalter (S_2H) der steuerbaren Stromquelle (S_2H, I₂). Hierdurch liefert die Stromquelle (I₂) der steuerbaren Stromquelle (S_2H, I₂) Strom in die Datenleitung (TOW). Vorzugsweise ist dieser Strom wieder größer als der Strom, den der Pull-Schaltkreis bestehend aus dem oberen Widerstand (R_0H) und dem unteren Widerstand (R_0L) abführen kann. Somit wandert das Potenzial der Datenleitung (TOW) in diesem Fall vom mittleren Potenzial (V_M) in einem zweiten Spannungsbereich (V_B2) zu einem Potenzial nahe der Versorgungsspannung (V_IO2) für die schaltbare Stromquelle (S_2H, I₂) des Masters in dem dritten Spannungsbereich (V_B3). Wird jedoch der dominierende Schalter (S_1L) geschlossen, so überschreibt dieser wieder den Einfluss der schaltbaren Stromquelle (S_2H, I₂) des Slaves und des Pull-Schaltkreises bestehend aus dem oberen Widerstand (R_0H) und dem unteren Widerstand (R_0L). Beide sind bei geeigneter Auslegung des dominierenden Schalters (S_1L) nicht in der Lage, das Potenzial auf der Datenleitung (TOW) gegen den dominierenden Schalter (S_1L) zu bestimmen. Auch wenn die schaltbare Stromquelle (S_1H, I₁) des Masters ebenfalls hinzugeschaltet wird, wird bei geeigneter Auslegung des dominierenden Schalters (S_1L) dieser das Potenzial auf der Datenleitung (TOW) weiterhin bestimmen.In the same way, the second switchable current source operates on the slave side. On the slave side, a switched current source (S _2H , I ₂ ) supplies power to the data line (TOW) if the send line (TDAout ₂ ) from inside the slave is active. For this purpose, the transmission line (TDAout ₂ ) from the interior of the slave closes the switch (S _2H ) of the controllable current source (S _2H , I ₂ ). As a result, the current source (I ₂ ) supplies the controllable current source (S _2H , I ₂ ) current in the data line (TOW). Preferably, this current is again greater than the current that can pull the pull circuit consisting of the upper resistance (R _0H ) and the lower resistance (R _0L ). Thus, in this case, the potential of the data line (TOW) travels from the mean potential (V _M ) in a second voltage range (V _B2 ) to a potential near the supply voltage (V _IO2 ) for the switchable current source (S _2H , I ₂ ) of the master in the third voltage range (V _B3 ). However, if the dominant switch (S _1L ) is closed, this again overwrites the influence of the switchable current source (S _2H , I ₂ ) of the slave and the pull circuit consisting of the upper resistance (R _0H ) and the lower resistance (R _0L ). Both are with a suitable design of the dominant switch (S _1L ) unable to determine the potential on the data line (TOW) against the dominant switch (S _1L ). Even if the switchable current source (S _1H , I ₁ ) of the master is also connected, if the dominant switch (S _1L ) is designed appropriately, it will continue to determine the potential on the data line (TOW).

Auf der Slave-Seite vergleicht ein erster Komparator (C_2H) das Potenzial auf der Datenleitung (TOW) mit einem ersten Schwellwert (V_2H). Gleichzeitig vergleicht ein zweiter Komparator (C_2L) das Potenzial auf der Datenleitung mit einem zweiten Schwellwert (V_2L). Der zweite Schwellwert (V_2L) unterscheidet sich vom ersten Schwellwert (V_2H) und bestimmt die Grenze zwischen dem ersten Spannungsbereich (V_B1) und dem zweiten Spannungsbereich (V_B2). Der erste Schwellwert (V_2H) bestimmt die Grenze zwischen dem zweiten Spannungsbereich (V_B2) und dem dritten Spannungsbereich (V_B3). Der zweite Komparator (C_2L) gewinnt den Testsystemtakt aus dem Signal auf der Datenleitung zurück. Dieses Signal wird ins Innere des Slaves als durch den Slave empfangenes Taktsignal (TCKin₂) weitergegeben. Der erste Komparator (C_2L) gewinnt die Dateninformation aus dem Signal auf der Datenleitung (TOW) als durch den Slave empfangene Daten (TDAin₂) zurück. Dabei enthalten die durch den Slave empfangenen Daten auch noch Anteile des Testsystemtaktes. Dies kann durch einfaches Abtasten beispielsweise in einem Flip-Flop mit der Flanke eines leicht verzögerten Testsystemtakts oder alternativ durch Verzögerung der empfangenen Daten und Abtastung mit einem nicht verzögerten Testsystemtakt leicht behoben werden. Ggf. müssen die Signale vor der Verwendung noch aufbereitet werden (D_2H, D_2L).On the slave side, a first comparator (C _2H ) compares the potential on the data line (TOW) with a first threshold (V _2H ). At the same time, a second comparator (C _2L ) compares the potential on the data line with a second threshold (V _2L ). The second threshold (V _2L ) differs from the first threshold (V _2H ) and determines the boundary between the first voltage range (V _B1 ) and the second voltage range (V _B2 ). The first threshold (V _2H ) determines the boundary between the second voltage range (V _B2 ) and the third voltage range (V _B3 ). The second comparator (C _2L ) recovers the test system clock from the signal on the data line. This signal is passed to the inside of the slave as a clock signal received by the slave (TCKin ₂ ). The first comparator (C _2L ) retrieves the data information from the signal on the data line (TOW) as data received by the slave (TDAin ₂ ). The data received by the slave also contain portions of the test system clock. This can be easily remedied by simply sampling, for example, in a flip-flop with the edge of a slightly delayed test system clock, or alternatively by delaying the received data and sampling with a non-delayed test system clock. Possibly. the signals must still be processed before use (D _2H , D _2L ).

In einer Ausprägung der Erfindung könnte das Datenausgangssignal (TDAin2) auf 1 durch den ersten Komparator (C_2L) geschaltet werden, wenn das Potenzial auf der Datenleitung (TOW) kleiner als der erste Schwellwert (V_2H) ist und umgekehrt, wenn das Potenzial niedriger als dieser Schwellwert ist. In einer Ausprägung der Erfindung könnte das Testsystemtaktsignal (TCKin₂) auf 1 durch den zweiten Komparator (C_2L) geschaltet werden, wenn das Potenzial auf der Datenleitung (TOW) kleiner als der zweite Schwellwert (V_2L) ist und umgekehrt, wenn das Potenzial niedriger als dieser Schwellwert ist.In one aspect of the invention, the data output (TDAin2) could be switched to 1 by the first comparator (C _2L ) if the potential on the data line (TOW) is less than the first threshold (V _2H ), and vice versa, if the potential is lower than this threshold is. In one embodiment of the invention, the test system clock signal (TCKin ₂ ) could be switched to 1 by the second comparator (C _2L ) if the potential on the data line (TOW) is less than the second threshold (V _2L ) and vice versa if the potential is lower than this threshold.

In ähnlicher Weise tastet der Master mittels eines dritten Komparators (C_1H) den Zustand auf der Datenleitung (TOW) ab. Hierzu vergleicht der dritte Komparator (C_1H) das Potenzial auf der Datenleitung (TOW) mit einem dritten Schwellwert (V_1H) und gewinnt dadurch die auf der Datenleitung befindlichen Daten zurück, die jedoch auch hier noch Anteile des Testsystemtaktes aufweisen. Auch hier hilft eine geeignete Abtastung. Auf diese Weise werden die durch den Master empfangenen Daten (TDAin₁) gewonnen. In einer Ausprägung der Erfindung könnte das Datenausgangssignal (TDAin₁) auf 1 durch den dritten Komparator (C_1H) geschaltet werden, wenn das Potenzial auf der Datenleitung (TOW) kleiner als der dritte Schwellwert (V_1H) ist und umgekehrt, wenn das Potenzial niedriger als dieser Schwellwert ist. Der dritte Schwellwert (V_1H) ist vorzugsweise bis auf einen kleinen Toleranzbereich von vorzugsweise deutlich kleiner 25% dieses Wertes gleich dem ersten Schwellwert (V_2H). Similarly, the master samples the state on the data line (TOW) by means of a third comparator (C _1H ). For this purpose, the third comparator (C _1H ) compares the potential on the data line (TOW) with a third threshold value (V _1H ) and thereby recovers the data located on the data line, which, however, still have portions of the test system clock. Again, a suitable scan helps. In this way, the data (TDAin ₁ ) received by the master is obtained. In one embodiment of the invention, the data output signal (TDAin ₁ ) could be switched to 1 by the third comparator (C _1H ) if the potential on the data line (TOW) is less than the third threshold (V _1H ) and vice versa if the potential is lower than this threshold. The third threshold value (V _1H ) is preferably equal to the first threshold value (V _2H ) except for a small tolerance range of preferably significantly less than 25% of this value.

In der weiteren Verarbeitung können nun Schaltungen aus dem Stand der Technik für einen Testdatenbus mit separater Testdatenleitung und Testsystemtaktleitung verwendet werden, sodass hier auf die Beschreibung verzichtet werden kann. Beispielhaft sei auf die WO 2006 102 284 A2 verwiesen.In the further processing, circuits from the prior art can now be used for a test data bus with a separate test data line and test system clock line, so that the description can be omitted here. Exemplary is on the WO 2006 102 284 A2 directed.

Es ergibt sich nun folgende Tabelle der Spannungspegel und logischen Werte als eine mögliche Implementation der Erfindung. Andere Pegel und korrespondierende logische Werte sind natürlich möglich, wie dem Fachmann klar sein wird. Man beachte dass hier in diesem Beispiel TCKout₁ = 0 den dominierenden Schalter (S_1L) schließt. Dies kann natürlich auch invertiert implementiert werden. Senden Datenleitung Empfangen TCKout₁ TDAout₁ TDAout₂ TOW TCKin₂ TDAin₁ TDAin₂ 0 0 0 V₀ 0 0 0 0 1 V₀ 0 0 0 1 0 V₀ 0 0 0 1 1 V₀ 0 0 1 0 0 V_M 1 0 1 0 1 V_IO2 1 1 1 1 1 0 V_IO2 1 1 1 1 1 1 V_IO1/2 1 1 1 The following table of voltage levels and logic values will now be given as one possible implementation of the invention. Other levels and corresponding logical values are of course possible, as will be apparent to those skilled in the art. Note that in this example TCKout ₁ = 0 closes the dominant switch (S _1L ). Of course, this can also be implemented inverted. Send data line Receive TCKout ₁ TDAout ₁ TDAout ₂ TOW TCKin ₂ TDAin ₁ TDAin ₂ 0 0 0 V ₀ 0 0 0 0 1 V ₀ 0 0 0 1 0 V ₀ 0 0 0 1 1 V ₀ 0 0 1 0 0 V _M 1 0 1 0 1 V _IO2 1 1 1 1 1 0 V _IO2 1 1 1 1 1 1 V _{IO1 / 2} 1 1 1

Vorzugsweise stimmen der erste Schwellwert (V_2H) und der dritte Schwellwert (V_1H) überein, wodurch Master und Slave die gleiche Datensequenz erkennen. Durch entsprechend gesteuerte zeitliche Abtastung können diese Daten dann geeignet den Zeitschlitzen (TIN0, TIN1, TDO) zugeordnet werden.Preferably, the first threshold (V _2H ) and the third threshold (V _1H ) match, whereby the master and slave recognize the same data sequence. By appropriately controlled temporal sampling, these data can then be appropriately assigned to the time slots (TIN0, TIN1, TDO).

Fig. 3Fig. 3

3 zeigt eine beispielhafte Protokollsequenz von drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO). In anderen Implementationen der Erfindung kann ein Zeitschlitzpaket auch mehr als drei Zeitschlitze (TIN0, TIN1, TDO) umfassen. Im ersten Zeitschlitz (TIN0) werden typischerweise Kontrolldaten übertragen, die dem TMS-Signal des Standard-Boundary-Scan (IEEE 1149) entsprechen. Im zweiten Zeitschlitz werden typischerweise die Daten übertragen, die dem TDI-Signals des Standard-Boundary-Scans (IEEE 1149) entsprechen. In diesen beiden Zeitschlitzen überträgt der Master Daten auf den Slave. Sollte parallel auch der Slave senden, so überschreibt der Slave den Master, wenn dessen schaltbare Stromquelle (S_1H, I₁) ausgeschaltet ist. Umgekehrt kann der Master den Slave überschreiben, wenn die schaltbare Stromquelle (S_2H, I₂) des Slaves ausgeschaltet ist. Ein Überschreiben des Masters durch den Slave kann der Master dadurch detektieren, dass die gesendeten Daten (TDAout₁) im Hinblick auf ihren logischen Inhalt darauf durch eine Logik im Master überprüft werden, ob diese mit den empfangenen Daten (TDAin₁) in der betreffenden Halbtaktperiode übereinstimmen, in der der Testsystemtakt (TCKout₁) den dominierenden Schalter (S_1L) nicht schließt. Im Falle einer solchen Asynchronizität kann der Master durch permanentes halten des Spannungspegels der Datenleitung (TOW) im dritten Spannungsbereich (V_B3) bei geeigneter Auslegung der State-Machine des Slaves wieder re-synchronisieren. Hierzu muss die State-Machine des Test-Controllers des Slaves so ausgelegt sein, dass ein permanentes im dritten Spannungsbereich (V_B3) im Kontrollfeld, also hier beispielsweise im ersten Zeitschlitz (TIN0), zu einem Reset in Form der Einnahme eines sogenannten „Idle-States” als einem abwartenden Zustand des Test-Controllers führt. Dieses permanente Halten des Spannungspegels der Datenleitung (TOW) im dritten Spannungsbereich (V_B3) kann durch ein dauerhaftes Einschalten der schaltbaren Stromquelle (S_1H, I₁) des Masters für die Dauer des Reset-Vorgangs erfolgen 3 shows an exemplary protocol sequence of three consecutive time slots (TIN0, TIN1, TDO). In other implementations of the invention, a timeslot packet may also include more than three time slots (TIN0, TIN1, TDO). The first time slot (TIN0) typically carries control data corresponding to the standard boundary-scan TMS signal (IEEE 1149). In the second time slot, typically the data corresponding to the standard boundary-scan TDI signal (IEEE 1149) is transmitted. In these two time slots, the master transfers data to the slave. If the slave also sends in parallel, the slave overwrites the master if its switchable current source (S _1H , I ₁ ) is switched off. Conversely, the master can overwrite the slave if the switchable current source (S _2H , I ₂ ) of the slave is switched off. Overwriting of the master by the slave may be detected by the master by checking the transmitted data (TDAout ₁ ) with respect to its logical content thereon by logic in the master, whether with the received data (TDAin ₁ ) in the respective half-clock period in which the test system clock (TCKout ₁ ) does not close the dominant switch (S _1L ). In the case of such asynchronicity, the master can by permanently holding the voltage level of the data line (TOW) in the third voltage range (V _B3 ) re-synchronize again with a suitable design of the state machine of the slave. For this purpose, the state machine of the test controller of the slave must be designed so that a permanent in the third voltage range (V _B3 ) in the control field, ie here for example in the first time slot (TIN0), to a reset in the form of taking a so-called "Idle State "as a wait state of the test controller. This permanent maintenance of the voltage level of the data line (TOW) in the third voltage range (V _B3 ) can be achieved by permanently switching on the switchable current source (S _1H , I ₁ ) of the master for the duration of the reset process

Fig. 4Fig. 4

4 zeigt eine erfindungsgemäße, beispielhafte Abfolge von Signalen. Eingabe sind die mit „2 Draht Daten” bezeichneten Zweidraht basierenden Daten. In dem Beispiel werden drei aufeinanderfolgende Zeitschlitzpakete (n – 1, n, n + 1) mit beispielhaft je drei Zeitschlitzen (TIN0, TIN1, TDO) dargestellt. Die Verwendung von mehr als drei Zeitschlitzen je Zeitschlitzpakete ist natürlich denkbar. Die Bedeutung der jeweiligen Zeitschlitze innerhalb eines Zeitschlitzpakets hängt nur von der zeitlichen Position ab und ändert sich nicht. Wenn in dieser Beschreibung vom ersten Zeitschlitz (TIN0), zweiten Zeitschlitz (TIN1) und dritten Zeitschlitz (TDO) die Rede ist, so ist das eine reine Bezeichnung und bezieht sich nicht auf die Position innerhalb eines Zeitschlitzpaketes. Vorzugsweise ist die zeitliche Positionierung der einzelnen mindestens drei Zeitschlitze (TIN0, TIN1, TDO) innerhalb der Zeitschlitzpakete immer gleich oder zumindest durch einen Algorithmus vorhersagbar. Auch zeigt die Figur den zugehörigen Testsystemtakt (2 Draht Takt). Im Zeitschlitzpaket n – 1 liefert der Slave im Zeitschlitz TDO_n-1 eine logische 1 und im Zeitschlitzpakte n im Zeitschlitz TDO_n eine logische 1 und im Zeitschlitzpakte n + 1 im Zeitschlitz TDO_n+1 eine logische 0. Die vom Master gesendeten Daten in den Zeitschlitzen TIN0_n-1, TIN1_n-1, TIN0_n, TIN1_n, TIN0_n+1, TIN1_n+1 sind in Ihrem logischen Gehalt nicht beispielhaft festgelegt und darum schraffiert. Das mit „TOW” bezeichnete Signal soll den Potenzialverlauf auf der Datenleitung (TOW) schematisch veranschaulichen. Aus diesem Potenzialverlauf auf der Datenleitung (TOW) erzeugt beispielhaft der erste Komparator (C_2H) die durch den Slave empfangenen Daten (TDAin₂). Der zweite Komparator (C_2L) erzeugt beispielhaft aus dem Potenzialverlauf auf der Datenleitung (TOW) das durch den Slave empfangene Taktsignal (TCKin₂), das dem rekonstruierten Testsystemtakt entspricht. Bei geeigneter Synchronisierung von Slave und Master, erzeugt der Slave einen internen Testsystembasistakt TCK, der erst in der zweiten Halbtaktperiode der Testsystemtaktperiode (T) des dritten Zeitschlitzes (TDO_n) einen Puls mit der Dauer einer Halbtaktperiode zeigt. Mit der steigenden Flanke dieses Signals tastet in diesem Beispiel der Slave in diesem Beispiel die logischen Werte auf der Leitung (TDAin₂) ab. Mit der fallenden Flanke zu Beginn des nächsten Zeitschlitzpaketes wird der in diesem Beispiel zu sendende Wert (TDO) geändert. TDAout₂ wird jedoch erst im dritten Zeitschlitz (TDO_n+1) des folgenden Zeitschlitzpaketes aktiv, wenn der Slave senden darf. Dem Fachmann ist klar, dass die Steuerung nicht nur mittels der in 4 dargestellten Steuerung über die fallende Flanke des Testsystemtaktes (TCK) möglich ist, sondern auch über die steigenden Flanke. 4 shows an exemplary sequence of signals according to the invention. Input is the two wire based data called "2 wire data". In the example, three consecutive timeslot packets (n-1, n, n + 1) are shown with, for example, three time slots each (TIN0, TIN1, TDO). The use of more than three time slots per time slot packets is of course conceivable. The meaning of the respective time slots within a timeslot packet depends only on the time position and does not change. When in this description the first time slot (TIN0), second time slot (TIN1) and third time slot (TDO) are mentioned, this is a pure name and does not refer to the position within a time slot packet. Preferably, the time positioning of the individual at least three time slots (TIN0, TIN1, TDO) within the time slot packets is always the same or at least predictable by an algorithm. Also, the figure shows the associated test system clock (2 wire clock). In the time slot packet n-1, the slave delivers a logical 1 in time slot TDO _{n-1 and} a logical 1 in time slot n in time slot TDO _n and in time slot n + 1 in time slot TDO _{n + 1} a logical 0. The data sent by the master in the time slots Tin0 _n-1, _n-1 TIN1, Tin0 _n, _n TIN1, Tin0 _{n + 1,} _{n + 1} are not TIN1 exemplary set in their logical content and therefore hatched. The signal labeled "TOW" is intended to schematically illustrate the potential curve on the data line (TOW). From this potential curve on the data line (TOW), the first comparator (C _2H ) generates, for example, the data (TDAin ₂ ) received by the slave. By way of example, the second comparator (C _2L ) uses the potential curve on the data line (TOW) to generate the clock signal (TCKin ₂ ) received by the slave, which corresponds to the reconstructed test system clock. With appropriate synchronization of slave and master, the slave generates an internal test system base clock TCK which only in the second half-clock period of the test system clock period (T) of the third time slot (TDO _n ) shows a pulse with the duration of a half-clock period. In this example, with the rising edge of this signal, the slave will sample the logical values on the line (TDAin ₂ ). The falling edge at the beginning of the next timeslot packet changes the value (TDO) to be sent in this example. TDAout ₂ , however, becomes active only in the third time slot (TDO _{n + 1} ) of the following time slot packet, if the slave is allowed to transmit. It is clear to the person skilled in the art that the control is not limited only by means of the in 4 represented control over the falling edge of the test system clock (TCK) is possible, but also on the rising edge.

Vorteile der ErfindungAdvantages of the invention

Die Erfindung stellt eine Anordnung mit einem Ein-Draht-Testdatenbus für die bidirektionale Übertragung auf diesem Testdaten-Bus bereit, die bei einem Verlust der Synchronisation keine Kurzschlüsse hervorrufen kann.The invention provides an arrangement with a one-wire test data bus for bi-directional transmission on this test data bus which can not cause shorts if synchronization is lost.

Merkmale der ErfindungFeatures of the invention

Die Erfindung weist folgende Merkmale auf. Die Ansprüche befinden sich unter der Überschrift „Ansprüche”:The invention has the following features. The claims are under the heading "Claims":

Merkmal 1:Characteristic 1:

Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V₀) und eine Datenleitung (TOW) zur Übertragung von Daten und einem Testsystemtakt zwischen Master und Slave aufweist und wobei über die Datenleitung (TOW) bidirektional Daten zwischen dem Master und dem Slave übertragen werden können oder übertragen werden und wobei über die Datenleitung (TOW) ein Testsystemtakt mit einer Testsystemtaktperiode (T), die in mindestens eine erste Halbtaktperiode (T_1H) und eine zweite Halbtaktperiode (T_2H), die eine unterschiedliche zeitliche Dauer haben können, unterteilt ist, insbesondere vom Master zum Slave, zusätzlich übertragen wird und wobei der Slave über eine erste Einrichtung, insbesondere einen ersten Komparator (C_2H) verfügt, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V₀) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals V_2H, vergleicht und wobei der Slave über eine zweite Einrichtung, insbesondere einen zweiten Komparator (C_2L) verfügt, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V₀) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem zweiten Schwellwert, insbesondere dem eines zweiten Schwellwertsignals (V2L), vergleicht und wobei der erste Schwellwert vom zweiten Schwellwert verschieden ist und wobei der erste und zweite Schwellwert zwischen der Betriebsspannung (V_IO, V_IO1, V_IO2) und dem Bezugspotenzial (V₀) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (V_B1, V_B2, V_B3) definieren und wobei ein mittlerer Spannungsbereich als zweiter Spannungsbereich (V_B2) von einem ersten Spannungsbereich (V_B1) nach oben oder unten hin begrenzt wird und wobei der zweite Spannungsbereich (V_B2) nach unten oder oben hin aber andersherum als beim ersten Spannungsbereich (V_B1) durch einen dritten Spannungsbereich (V_B3) begrenzt wird und wobei Daten auf der Datenleitung (TOW) in zeitlich beabstandeten oder aufeinander folgenden Zeitschlitzpaketen von zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) mit jeweils einer Dauer einer Testsystemtaktperiode (T) übertragen werden und wobei ein erster Zeitschlitz (TIN0) und ein zweiter Zeitschlitz (TIN1) zumindest ein Kontrolldatum und/oder ein erstes Datum enthalten, das jeweils vom Master zum Slave übertragen wird, wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149.1 4 Draht Testdatenbusses kompatibel sein können, und wobei der Slave das Kontrolldatum und das erste Datum empfängt gekennzeichnet dadurch, dass ein dritter Zeitschlitz (TDO) ein zweites Datum enthält, das vom Slave zum Master übertragen wird und wobei der Master dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (V_B2) und dritten Spannungsbereich (V_B3) übertragen wird und dass die Übertragung der Daten in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) einer Testsystemtaktperiode (T) erfolgt und dass der Testsystemtakt durch ein Taktsignal im ersten Spannungsbereich (V_B1) während der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) der Testsystemtaktperiode (T) übertragen wird.Data bus between a first sub-device, the master, and a second sub-device, the slave, the data bus having a reference potential line (GND) with a reference potential (V ₀ ) and a data line (TOW) for transmitting data and a test system clock between master and slave and wherein via the data line (TOW) bidirectional data between the master and the slave can be transmitted or transmitted and wherein via the data line (TOW) a test system clock with a test system clock period (T) in at least a first half-clock period (T _1H ) and a second half-clock period (T _2H ), which may have a different duration, is divided, in particular from master to slave, is additionally transmitted and wherein the slave has a first device, in particular a first comparator (C _2H ), the signal level in the form of a signal voltage between the reference potential (V ₀ ) of the reference potential line (GND) and comparing the potential of the data line (TOW) with a first threshold value, in particular that of a first threshold signal V _2H , and wherein the slave has a second device, in particular a second comparator (C _2L ), which measures the signal level in the form of a signal voltage between the two Reference potential (V ₀ ) of the reference potential line (GND) and the potential of the data line (TOW) with a second threshold, in particular that of a second threshold signal (V2L), compares and wherein the first threshold is different from the second threshold and wherein the first and second threshold value between the operating voltage (V _IO , V _IO1 , V _IO2 ) and the reference potential (V ₀ ) of the reference potential line (GND) define three signal voltage ranges (V _B1 , V _B2 , V _B3 ) and wherein a mean voltage range as the second voltage range (V _B2 ) is limited from a first voltage range (V _B1 ) upwards or downwards and wherein the second voltage range (V _B2 ) up or down but the other way around than the first voltage range (V _B1 ) by a third voltage range (V _B3 ) and wherein data is transmitted on the data line (TOW) in time-spaced or consecutive time-slot packets of at least three consecutive time slots (TIN0, TIN1, TDO) each having a duration of a test system clock period (T), and wherein a first time slot (TIN0 ) and a second time slot (TIN1) at least one control date and / or a first date, which each transmitted from the master to the slave in particular, the control date and the first date may be compatible with the data of the IEEE 1149.1 4 wire test data bus, and wherein the slave receives the control date and the first date characterized in that a third time slot (TDO) contains a second date, which is transmitted from the slave to the master, and wherein the master receives this second datum and wherein the second datum is transmitted only in the second voltage range (V _B2 ) and third voltage range (V _B3 ), and in that the transmission of the data occurs in a half-clock period of the at least two half-clock periods (T _1H , T _2H ) of a test system clock period (T) and that the test system clock is transmitted by a clock signal in the first voltage range (V _B1 ) during the respective other half-clock period of the at least two half-clock periods (T _1H , T _2H ) of the test system clock period (T) ,

Merkmal 2.Characteristic 2.

Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 1 dadurch gekennzeichnet, dass mindestens drei logische Zustände beim bidirektionalen Senden der Daten auf der Datenleitung (TOW) durch Master und Slave verwendet werden.Data bus between a first sub-device, the master, and a second sub-device, the slave, according to feature 1 characterized in that at least three logic states in the bidirectional transmission of the data on the data line (TOW) by master and slave are used.

Merkmal 3.Feature 3.

Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 2 dadurch gekennzeichnet, dass ein erster der mindestens drei logischen Zustände auf der Datenleitung (TOW) durch einen ersten dominanten Schalter (S_1L) erzeugt wird, der das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich (V_B1) zwingt.Data bus between a first sub-device, the master, and a second sub-device, the slave, according to feature 2 characterized in that a first of the at least three logic states on the data line (TOW) by a first dominant switch (S _1L ) is generated the potential of the data line (TOW) in the first voltage range (V _B1 ) forces.

Merkmal 4.Characteristic 4.

Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend den Merkmalen 2 oder 3 dadurch gekennzeichnet, dass ein zweiter der mindestens drei logischen Zustände auf der Datenleitung (TOW) durch Einschalten einer ersten schaltbaren Stromquelle (I₁, S_1H) in dem Master und/oder durch Einschalten einer zweiten schaltbaren Stromquelle (I₂, S_2H) erzeugt wird.Data bus between a first sub-device, the master, and a second sub-device, the slave, according to the features 2 or 3 characterized in that a second of the at least three logic states on the data line (TOW) by turning on a first switchable current source (I ₁ , S _1H ) is generated in the master and / or by switching on a second switchable current source (I ₂ , S _2H ).

Merkmal 5.Feature 5.

Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach Merkmal 4 dadurch gekennzeichnet, dass das Einschalten der ersten schaltbaren Stromquelle (I₁, S_1H) in dem Master und/oder das Einschalten der zweiten schaltbaren Stromquelle (I₂, S_2H) das Potenzial auf der Datenleitung (TOW) auf ein Potenzial im dritten Spannungsbereich (V_B3) zwingt sofern der erste dominante Schalter (S_1L) nicht eingeschaltet ist, der das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich zwingt und die schaltbaren Stromquellen (I₁, S_1H, I₂, S_2H)) überschreibt.Data bus between a first sub-device, the master, and a second sub-device, the slave, characterized in feature 4, characterized in that the switching of the first switchable current source (I ₁ , S _1H ) in the master and / or the switching of the second switchable current source ( I ₂ , S _2H ) forces the potential on the data line (TOW) to a potential in the third voltage range (V _B3 ) if the first dominant switch (S _1L ) is not turned on, the potential of the data line (TOW) in the first voltage range forces and the switchable current sources (I ₁ , S _1H , I ₂ , S _2H )) overwrites.

Merkmal 6.Characteristic 6.

Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 2 bis 5 dadurch gekennzeichnet, dass ein dritter der mindestens drei logischen Zustände auf der Datenleitung (TOW) durch einen Pull-Schaltkreis (R_0H, R_0L) erzeugt wird, wenn keiner der anderen logischen Zustände vorliegt, indem der Pull-Schaltkreis (R_0H, R_0L) das Potenzial der Datenleitung (TOW) auf ein mittleres Potenzial (VM) im zweiten Spannungsbereich (V_B3) bringt.Data bus between a first sub-device, the master, and a second sub-device, the slave, according to one or more of the features 2 to 5, characterized in that a third of the at least three logic states on the data line (TOW) by a pull circuit (R _0H , R _0L ) is generated when none of the other logic states are present, by the pull circuit (R _0H , R _0L ) _bringing the potential of the data line (TOW) to a mean potential (VM) in the second voltage range (V _B3 ) ,

Merkmal 7.Characteristic 7.

Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 2 bis 6 dadurch gekennzeichnet, dass Wechsel vom einem zweiten oder einem dritten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem ersten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Taktsignals benutzt werden.Data bus between a first sub-device, the master, and a second sub-device, the slave, according to one or more of the features 2 to 6, characterized in that the change from a second or a third logical state on the data line (TOW) on the one hand to a first logical state on the data line (TOW) on the other hand, and switching in the reverse direction to transmit a clock signal.

Merkmal 8.Characteristic 8.

Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 2 bis 7 dadurch gekennzeichnet, dass Wechsel vom einem ersten oder einem zweiten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem dritten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Datensignals vom Master zum Slave und/oder vom Slave zum Master benutzt werden.Data bus between a first sub-device, the master, and a second sub-device, the slave, according to one or more of the features 2 to 7, characterized in that the change from a first or a second logical state on the data line (TOW) on the one side a third logic state on the data line (TOW) on the other side and a change in the reverse direction for transmitting a data signal from the master to the slave and / or from the slave to the master.

Merkmal 9.Characteristic 9.

Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend den Merkmalen 8 und 9 dadurch gekennzeichnet, dass die Daten in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) eines Zeitschlitzes übertragen werden und der Testsystemtakt in einer anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) eines Zeitschlitzes wobei der Zeitschlitz eine Länge einer Testsystemtaktperiode (T) mit mindestens zwei Halbtaktperioden (T_1H, T_2H) aufweist.Data bus between a first sub-device, the master, and a second sub-device, the slave, according to the features 8 and 9 characterized in that the data in a half-clock period of at least two half-clock periods (T _1H , T _2H ) of a time slot are transmitted and the test system clock in another half-clock period of the at least two half-clock periods (T _1H , T _2H ) of a time slot, wherein the time slot has a length of a test system clock period (T) with at least two half-clock periods (T _1H , T _2H ).

Merkmal 10.Feature 10.

Testdatenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V₀) und eine Datenleitung (TOW) aufweist, dadurch gekennzeichnet, dass die Datenbusschnittstelle des Masters eine erste schaltbare Spannungsquelle (S_1L) mit einem ersten Innenwiderstand (R_1L) aufweist, die die Datenleitung (TOW) mit einem ersten Potenzial (V0) verbinden kann und dass die Datenbusschnittstelle des Masters eine zweite schaltbare Spannungsquelle (S_1H, I₁) mit einem zweiten Innenwiderstand (R_1H) aufweist, die die Datenleitung (TOW) mit einem zweiten Potenzial (V_IO1) verbinden kann, wobei die zweite schaltbare Spannungsquelle auch eine Stromquelle (S_1H, I₁) mit einem zweiten Innenwiderstand (R_1H) und dem Stromwert (I₁ = V_IO1/R_1H) sein kann, und dass die Datenbusschnittstelle des Slaves eine dritte schaltbare Spannungsquelle (S_2H, I₂) mit einem dritten Innenwiderstand (R_2H) aufweist, die die Datenleitung (TOW) mit einem dritten Potenzial (V_IO2) verbinden kann, das vorzugsweise gleich dem zweiten Potenzial (V_IO1) ist und wobei die dritte schaltbare Spannungsquelle auch eine Stromquelle (S_2H, I₂) mit einem dritten Innenwiderstand (R_2H) und dem Stromwert (I₂ = V_IO2/R_2H) sein kann, und dass die Datenleitung (TOW) durch eine vierte Spannungsquelle, insbesondere einen Pull-Schaltkreis (R_0H, R_0L) zwischen einem vierten Potenzial (V_IO), das vorzugsweise gleich dem zweiten und dritten Potenzial (V_IO1, V_IO2) ist, und dem ersten Potenzial (V₀), mit einem vierten Innenwiderstand (R₀) auf einem mittleren Potenzial (V_M) gehalten wird und dass der Wert des mittleren Potenzials (V_M) zwischen dem Wert des ersten Potenzials (V₀) und dem Wert des zweiten Potenzials (V_IO1) und/oder zwischen dem Wert des ersten Potenzials (V₀) und dem Wert des dritten Potenzial s(V_IO2) liegt und dass der erste Innenwiderstand (R_1L) kleiner ist als die anderen Innenwiderstände (R_1H, R_2H, R₀) und dass der vierte Innenwiderstand (R₀) größer ist als die anderen Innenwiderstände (R_1H, R_1L, R_2H).Test data bus between a first sub-device, the master, and a second sub-device, the slave, wherein the data bus has a reference potential line (GND) with a reference potential (V ₀ ) and a data line (TOW), characterized in that the data bus interface of the master a first switchable voltage source (S _1L ) having a first internal resistance (R _1L ), which can connect the data line (TOW) with a first potential (V0) and that the data bus interface of the master, a second switchable voltage source (S _1H , I ₁ ) with a second internal resistance (R _1H ), which can connect the data line (TOW) to a second potential (V _IO1 ), wherein the second switchable voltage source is also a current source (S _1H , I ₁ ) with a second internal resistance (R _1H ) and the _Current value (I ₁ = V _IO1 / R _1H ) may be, and that the data bus _{interface of} the slave, a third switchable voltage source (S _2H , I ₂ ) with a third Innenwi resistor (R _2H ), which can connect the data line (TOW) to a third potential (V _IO2 ) which is preferably equal to the second potential (V _IO1 ), and wherein the third switchable voltage source is also a current source (S _2H , I ₂ ) with a third internal resistance (R _2H ) and the current value (I ₂ = V _IO2 / R _2H ), and that the data line (TOW) is connected through a fourth voltage source, in particular a pull circuit (R _0H , R _0L ) a fourth potential (V _IO ), which is preferably equal to the second and third potentials (V _IO1 , V _IO2 ), and the first potential (V ₀ ), with a fourth internal resistance (R ₀ ) at a mean potential (V _M ) and that the value of the mean potential (V _M ) between the value of the first potential (V ₀ ) and the value of the second potential (V _IO1 ) and / or between the value of the first potential (V ₀ ) and the value of the third potential s (V _IO2 ) and that the first internal resistance (R _1L ) k leiner than the other internal resistances (R _1H , R _2H , R ₀ ) and that the fourth internal resistance (R ₀ ) is greater than the other internal resistances (R _1H , R _1L , R _2H ).

Merkmal 11.Feature 11.

Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V₀) und eine Datenleitung (TOW) aufweist umfassend die Schritte:
bidirektionale Übertragung von Daten über die Datenleitung (TOW) zwischen Master und Slave; gleichzeitige Übertragung eines Taktsignals über die Datenleitung (TOW) vom Master zum Slave mit einer Testsystemtaktperiode (T), die in mindestens eine erste Halbtaktperiode (T_1H) und eine zweite Halbtaktperiode (T_2H) unterteilt ist; Vergleichen des Signalpegels auf der Datenleitung (TOW) in Form einer Signalspannung zwischen dem Bezugspotenzial (V₀) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals (V_2H), durch eine erste Einrichtung des Slaves, insbesondere einen ersten Komparator (C_2H); Vergleichen des Signalpegels auf der Datenleitung (TOW) in Form einer Signalspannung zwischen dem Bezugspotenzial (V₀) auf der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem zweiten, vom ersten Schwellwert verschiedenen Schwellwert, insbesondere dem eines zweiten Schwellwertsignals (V_2L), durch eine zweite Einrichtung des Slaves, insbesondere einen zweiten Komparator (C_2L), wobei der erste und zweite Schwellwert zwischen einer Betriebsspannung (V_IO, V_IO1, V_IO2) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (V_B1, V_B2, V_B3) definieren, wobei ein mittlerer Spannungsbereich als zweiter Spannungsbereich (V_B2) von einem ersten Spannungsbereich (V_B1) nach oben oder unten hin begrenzt wird und wobei der zweite Spannungsbereich (V_B2) nach unten oder oben hin aber andersherum als beim ersten Spannungsbereich (V_B1) durch einen dritten Spannungsbereich (V_B3) begrenzt wird; Übertragung der Daten auf der Datenleitung (TOW) in Zeitschlitzpaketen von zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) mit jeweils einer Dauer einer Testsystemtaktperiode (T), wobei die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb der Folge dieser mindestens drei Zeitschlitze (TIN0, TIN1, TDO) systemspezifisch gewählt werden kann; Übertragen zumindest eines Kontrolldatums und/oder eines ersten Datums in einem ersten Zeitschlitz (TIN0) und in einen zweiten Zeitschlitz (TIN1) vom Master zum Slave, wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149.1 4 Draht Testdatenbusses kompatibel sein können und wobei der Slave das Kontrolldatum und das erste Datum empfängt; gekennzeichnet durch die zusätzlichen Schritte:
Übertragen eines zweiten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) der Testsystemtaktperiode (T) im zweiten Spannungsbereich (V_B2) und im dritten Spannungsbereich (V_B3) auf der Datenleitung (TOW) vom Slave zum Master in einem dritten Zeitschlitz (TDO) der mindestens drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO), wobei der Master dieses zweite Datum empfängt; Übertragen eines Kontrolldatums und/oder eines ersten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) der Testsystemtaktperiode (T) des betreffenden Zeitschlitzes, im zweiten Spannungsbereich (V_B2) und dritten Spannungsbereich (V_B3) auf der Datenleitung (TOW) vom Slave zum Master in dem ersten und/oder zweiten Zeitschlitz (TIN0, TIN1) der mindestens drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO), wobei der Slave das Kontrolldatum und das erstes Datums empfängt, wobei die Übertragung der Daten durch Wechsel des Potenzials auf der Datenleitung (TOW) zwischen dem ersten Spannungsbereich (V_B1) und/oder zweiten Spannungsbereich (V_B2) auf der einen Seite und dem dritten Spannungsbereich (V_B3) auf der anderen Seite und Wechsel in die Gegenrichtung erfolgt; Übertragen eines Testsystemtaktes in der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) der Testsystemtaktperiode (T) des betreffenden Zeitschlitzes, typischerweise in jeden der mindestens drei Zeitschlitze (TIN0, TIN1, TDO), wobei in dieser Halbtaktperiode keine Daten gesendet werden und wobei die Übertragung des Testsystemtaktes in dem betreffenden Zeitschlitz durch einen Wechsel des Potenzials auf der Datenleitung (TOW) zwischen dem ersten Spannungsbereich (V_B1) auf der einen Seite und dem zweiten Spannungsbereich (V_B2) und/oder dritten Spannungsbereich (V_B3) auf der anderen Seite und Wechsel in die Gegenrichtung erfolgt.Method for operating a data bus between a first sub-device, the master, and a second sub-device, the slave, wherein the data bus has a reference potential line (GND) with a reference potential (V ₀ ) and a data line (TOW), comprising the steps:
bidirectional transmission of data over the data line (TOW) between master and slave; simultaneous transmission of a clock signal via the data line (TOW) from the master to the slave with a test system clock period (T) divided into at least a first half-clock period (T _1H ) and a second half-clock period (T _2H ); Comparing the signal level on the data line (TOW) in the form of a signal voltage between the reference potential (V ₀ ) of the reference potential line (GND) and the potential of the data line (TOW) with a first threshold, in particular that of a first threshold signal (V _2H ), by a first device of the slave, in particular a first comparator (C _2H ); Comparing the signal level on the data line (TOW) in the form of a signal voltage between the reference potential (V ₀ ) on the reference potential line (GND) and the potential of the data line (TOW) with a second, different from the first threshold threshold, in particular that of a second threshold signal ( V _2L ), by a second means of the Slaves, in particular a second comparator (C _2L ), wherein the first and second threshold value between an operating voltage (V _IO , V _IO1 , V _IO2 ) and the reference potential (V0) of the reference potential line (GND) three signal voltage ranges (V _B1 , V _B2 , V _B3 ) defining a mean voltage range as a second voltage range (V _B2 ) from a first voltage range (V _B 1) upwards or downwards, and wherein the second voltage range (V _B2 ) upwards or downwards but vice versa the first voltage range (V _B1 ) is limited by a third voltage range (V _B3 ); Transmission of the data on the data line (TOW) in time slot packets of at least three consecutive time slots (TIN0, TIN1, TDO) each having a duration of a test system clock period (T), the order of the time slots (TIN0, TIN1, TDO) within the sequence of these at least three time slots (TIN0, TIN1, TDO) can be selected system-specifically; Transmitting at least one control data and / or a first date in a first time slot (TIN0) and a second time slot (TIN1) from the master to the slave, wherein the control date and the first date in particular with the data of the IEEE 1149.1 4 wire test data bus can be compatible and wherein the slave receives the control date and the first date; characterized by the additional steps:
Transmitting a second data in a half-clock period of the at least two half-clock periods (T _1H , T _2H ) of the test system clock period (T) in the second voltage range (V _B2 ) and in the third voltage range (V _B3 ) on the data line (TOW) from the slave to the master in one third time slot (TDO) of the at least three consecutive time slots (TIN0, TIN1, TDO), the master receiving this second data; Transmitting a control datum and / or a first datum in a half-clock period of the at least two half clock periods (T _1H , T _2H ) of the test system clock period (T) of the relevant time slot, in the second voltage range (V _B2 ) and third voltage range (V _B3 ) on the data line ( TOW) from the slave to the master in the first and / or second timeslot (TIN0, TIN1) of the at least three consecutive time slots (TIN0, TIN1, TDO), the slave receiving the control date and the first date, wherein the transmission of the data by changing the potential on the data line (TOW) between the first voltage range (V _B1 ) and / or second voltage range (V _B2 ) on the one hand and the third voltage range (V _B3 ) on the other hand and change in the opposite direction; Transmitting a test system clock in the respective other half-clock period of the at least two half-clock periods (T _1H , T _2H ) of the test system clock period (T) of the respective timeslot, typically in each of the at least three time slots (TIN0, TIN1, TDO), no data being sent in this half-clock period and wherein the transmission of the test system clock in the respective time slot by a change of the potential on the data line (TOW) between the first voltage range (V _B1 ) on the one hand and the second voltage range (V _B2 ) and / or third voltage range (V _B3 ) on the other side and change in the opposite direction.

Merkmal 12.Feature 12.

Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 11 dadurch gekennzeichnet, dass drei logische Zustände beim bidirektionalen Senden der Daten auf der Datenleitung (TOW) durch Master und Slave verwendet werden, wobei jeder logische Zustand einem, typischerweise genau einem, Spannungsbereich (V_B1, V_B2, V_B3) des Potenzials der Datenleitung (TOW) zugeordnet ist.Method for operating a data bus between a first sub-device, the master, and a second sub-device, the slave, according to feature 11, characterized in that three logical states are used in the bidirectional transmission of the data on the data line (TOW) by master and slave, each logic state is associated with a, typically precisely one, voltage range (V _B1 , V _B2 , V _B3 ) of the potential of the data line (TOW).

Merkmal 13.Feature 13.

Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 13 umfassend den Schritt eines zeitweises Schließens eines dominanten Schalters (S_1L), der auch ein Transistor oder anderer Halbleiterschalter sein kann, zur zeitweisen Erzeugung eines ersten der drei logischen Zustände auf der Datenleitung (TOW), wobei das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich (V_B1) gezwungen wird.Method for operating a data bus between a first sub-device, the master, and a second sub-device, the slave, according to feature 13, comprising the step of temporarily closing a dominant switch (S _1L ), which may also be a transistor or other semiconductor switch, for temporary purposes Generation of a first of the three logic states on the data line (TOW), wherein the potential of the data line (TOW) is forced into the first voltage range (V _B1 ).

Merkmal 14.Feature 14.

Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend den Merkmalen 12 oder 13 umfassend den Schritt eines zeitweisen Einschaltens einer ersten schaltbaren Stromquelle (I₁, S_1H) in dem Master und/oder durch zeitweises Einschalten einer zweiten schaltbaren Stromquelle (I₂, S_2H) zur Erzeugung eines zweiten der drei logischen Zustände auf dem Datenbus (TOW).Method for operating a data bus between a first sub-device, the master, and a second sub-device, the slave, according to features 12 or 13, comprising the step of temporarily switching on a first switchable current source (I ₁ , S _1H ) in the master and / or by temporarily switching on a second switchable current source (I ₂ , S _2H ) to generate a second of the three logic states on the data bus (TOW).

Merkmal 15. Feature 15.

Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 14 dadurch gekennzeichnet, dass das Einschalten der ersten schaltbaren Stromquelle (I₁, S_1H) in dem Master und/oder das Einschalten der zweiten schaltbaren Stromquelle (I₂, S_2H) das Potenzial auf der Datenleitung (TOW) auf ein drittes Potenzial zwingt sofern der erste dominante Schalter (S_1L) nicht eingeschaltet ist, der das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich (V_B1) zwingt und die Stromquellen überschreibt.Method for operating a data bus between a first subdevice, the master, and a second subdevice, the slave, according to feature 14, characterized in that the switching on of the first switchable current source (I ₁ , S _1H ) in the master and / or switching on the second switchable current source (I ₂ , S _2H ) forces the potential on the data line (TOW) to a third potential if the first dominant switch (S _1L ) is not turned on, the potential of the data line (TOW) in the first voltage range (V _B1 ) forces and overwrites the power sources.

Merkmal 16.Feature 16.

Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 12 bis 15 umfassend den Schritt des Erzeugens eines dritten der drei logischen Zustände auf der Datenleitung (TOW), insbesondere durch einen Pull-Schaltkreis (R_0H, R_0L), wenn keiner der anderen logischen Zustände auf dem Datenbus (TOW) vorliegt, insbesondere indem der Pull-Schaltkreis (R_0H, R_0L) das Potenzial der Datenleitung (TOW) auf ein mittleres Potenzial (V_M) im zweiten Spannungsbereich (V_B2) hebt.A method for operating a data bus between a first sub-device, the master, and a second sub-device, the slave, according to one or more of the features 12 to 15, comprising the step of generating a third of the three logical states on the data line (TOW), in particular a pull circuit (R _0H , R _0L ) when none of the other logic states are present on the data bus (TOW), in particular by the pull circuit (R _0H , R _0L ) _setting the potential of the data line (TOW) to a medium potential (V _M ) in the second voltage range (V _B2 ) raises.

Merkmal 17.Feature 17.

Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 12 bis 16 umfassend den Schritt einer Übertragung eines Testsystemtakts durch das Wechseln vom zweiten oder dritten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem ersten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung.A method for operating a data bus between a first sub-device, the master, and a second sub-device, the slave, according to one or more of the features 12 to 16, comprising the step of transmitting a test system clock by changing from the second or third logical state on the data line ( TOW) on the one hand to a first logical state on the data line (TOW) on the other side and change in the reverse direction.

Merkmal 18.Feature 18.

Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 12 bis 17 dadurch gekennzeichnet, dass eine Übertragung von Daten durch das Wechseln vom ersten oder zweiten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem dritten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung erfolgt.Method for operating a data bus between a first sub-device, the master, and a second sub-device, the slave, according to one or more of the features 12 to 17, characterized in that a transfer of data by changing from the first or second logical state on the data line (TOW) on the one hand to a third logical state on the data line (TOW) on the other side and change in the reverse direction takes place.

Merkmal 19.Feature 19.

Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend den Merkmalen 17 und 18 dadurch gekennzeichnet, dass ein erstes oder zweites Datum oder ein Kontrolldatum oder anderes Datum in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) eines Zeitschlitzes der mindestens drei aufeinander folgenden Zeitschlitze (TIN0, TIN1, TDO) übertragen wird und ein Testsystemtakt in der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T_1H, T_2H) dieses Zeitschlitzes der mindestens drei aufeinander folgenden Zeitschlitze (TIN0, TIN1, TDO) übertragen wird, wobei der Zeitschlitz eine Länge einer Testsystemtaktperiode (T) mit mindestens zwei Halbtaktperioden (T_1H, T_2H) aufweist.Method for operating a data bus between a first subdevice, the master, and a second subdevice, the slave, according to features 17 and 18, characterized in that a first or second datum or a control datum or other datum in a half-clock period of the at least two half-clock periods ( T _1H , T _2H ) of a time slot of the at least three consecutive time slots (TIN0, TIN1, TDO) and a test system clock in the other half-clock period of the at least two half-clock periods (T _1H , T _2H ) of this time slot of at least three consecutive time slots ( TIN0, TIN1, TDO), the time slot having a length of a test system clock period (T) with at least two half-clock periods (T _1H , T _2H ).

Merkmal 20.Feature 20.

Verfahren zum Betreiben eines Testdatenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V₀) und eine Datenleitung (TOW) aufweist, umfassend die Schritte:
Zeitweises Verbinden der Datenleitung (TOW) mit einer ersten zuschaltbaren Spannungsquelle (S_1L) des Masters mit einem ersten Innenwiderstand (R_1L) mit einem ersten Potenzial (V₀) und zeitweises Verbinden der Datenleitung (TOW) mit einer zweiten zuschaltbaren Spannungsquelle (S_1H, I₁) des Masters mit einem zweiten Innenwiderstand (R_1H) mit einem zweiten Potenzial (V_IO1), wobei die zweite zuschaltbare Spannungsquelle auch eine Stromquelle (S_1H, I₁) mit einem zweiten Innenwiderstand (R_1H) und dem Stromwert (I₁ = V_IO1/R_1H) sein kann, und zeitweises Verbinden der Datenleitung (TOW) mit einer dritten zuschaltbaren Spannungsquelle (S_2H, I₂) des Slaves, die einen dritten Innenwiderstand (R_2H) besitzt, mit einem dritten Potenzial (V_IO2), das vorzugsweise gleich dem zweiten Potenzial (V_IO1) ist und wobei die dritte zuschaltbare Spannungsquelle auch eine Stromquelle (S_2H, I₂), die einem dritten Innenwiderstand (R_2H) und den Stromwert (I₂ = V_IO2/R_2H) vorzugsweise besitzt, und zeitweises Halten der Datenleitung (TOW) durch eine vierte Spannungsquelle, insbesondere einen Pull-Schaltkreis (R_0H, R_0L) zwischen einem vierten Potenzial (V_IO), das vorzugsweise gleich dem zweiten und dritten Potenzial (V_IO1, V_IO2) ist, und dem ersten Potenzial (V₀), mit einem vierten Innenwiderstand (R₀) auf einem mittleren Potenzial (V_M), wobei der Wert des mittleren Potenzials (V_M) zwischen dem Wert des ersten Potenzials (V₀) auf der einen Seite und dem Wert des zweiten Potenzials (V_IO1) und/oder zwischen dem Wert des ersten Potenzials (V₀) und/oder dem Wert des dritten Potenzials (V_IO2) auf der anderen Seite liegt und wobei der erste Innenwiderstand (R_1L) kleiner ist als die anderen Innenwiderstände (R_1H, R_2H, R₀) und wobei der vierte Innenwiderstand (R₀) größer ist als die anderen Innenwiderstände (R_1H, R_1L, R_2H).A method for operating a test data bus between a first subdevice, the master, and a second subdevice, the slave, the data bus having a reference potential line (GND) with a reference potential (V ₀ ) and a data line (TOW), comprising the steps:
Temporarily connecting the data line (TOW) to a first switchable voltage source (S _1L ) of the master with a first internal resistance (R _1L ) having a first potential (V ₀ ) and temporarily connecting the data line (TOW) to a second switchable voltage source (S _1H , I ₁ ) of the master with a second internal resistance (R _1H ) having a second potential (V _IO1 ), the second switchable voltage source also having a current source (S _1H , I ₁ ) having a second internal resistance (R _1H ) and the current value ( I ₁ = V _IO1 / R _1H ), and temporarily connecting the data line (TOW) to a third switchable voltage source (S _2H , I ₂ ) of the slave having a third internal resistance (R _2H ) with a third potential ( V _IO2 ), which is preferably equal to the second potential (V _IO1 ) and wherein the third switchable voltage source and a current source (S _2H , I ₂ ), the third internal resistance (R _2H ) and the current value (I ₂ = V _IO2 / R _2H ) preferably, and temporarily holding the data line (TOW) by a fourth voltage source, in particular a pull circuit (R _0H , R _0L ) between a fourth potential (V _IO ), which is preferably equal to the second and third potentials (V _IO1 , V _IO2 ), and the first potential (V ₀ ), with a fourth internal resistance (R ₀ ) at a mean potential (V _M ), wherein the value of the mean potential (V _M ) between the value of the first potential (V ₀ ) on the one hand and the value of the second potential (V _IO1 ) and / or is between the value of the first potential (V ₀ ) and / or the value of the third potential (V _IO2 ) on the other side and wherein the first internal resistance (R _1L ) is smaller than the other internal resistances (R _1H , R _2H , R ₀ ) and wherein the fourth internal resistance (R ₀ ) is greater than the other internal resistances (R _1H , R _1L , R _2H ).

BezugszeichenlisteLIST OF REFERENCE NUMBERS

C 2H

first comparator on slave side. The first comparator compares the voltage level on the data line (TOW) with a first threshold (V 2H ) and provides via a first conditioning (D 2H ) the data signal received by the slave to the interior of the circuit of the slave, typically the integrated circuit or system to be tested or controlled. The first comparator detects the change of the voltage level on the data line (TOW) from the third voltage range (V B3 ) on the one side to the first voltage range (V B1 ) or second voltage range (V B2 ) on the other side and vice versa.

C 2L

second comparator on slave side. The second comparator compares the voltage level on the data line (TOW) with a second threshold (V 2L ) and, via a second conditioning (D 2L ), supplies the clock signal received by the slave to the interior of the slave's circuit, typically the integrated circuit or the integrated circuit system to be tested or controlled. The second comparator detects the switching of the voltage level on the data line (TOW) from the first voltage range (V B1 ) on the one side to the third voltage range (V B3 ) or second voltage range (V B2 ) on the other side and vice versa.

C 1H

third comparator on master side. The third comparator compares the voltage level on the data line (TOW) with a third threshold (V 1H ) and forwards the data signal received by the master to the interior of the circuit of the master, typically the host processor. The third comparator detects the change of the voltage level on the data line (TOW) from the third voltage range (V B3 ) on the one side to the first voltage range (V B1 ) or the second voltage range (V B2 ) on the other side and vice versa.

D 1H

first preparation.

D 2H

second processing.

GND

Reference potential line. This is typically not necessarily grounded. It has the reference potential (V 0 ).

I 1

Current source of the controllable current source (S 1H , I 1 ) for the transmitter of the master, so typically the host processor.

I 2

Current source of the controllable current source (S 2H , I 2 ) for the transmitter of the slave, ie the integrated circuit or the system to be tested or controlled.

master

Master circuit. The master is typically the host processor over which the integrated circuit, the slave, is controlled.

R 0

Internal resistance of the pull circuit (R0H, R0L) which, as the fourth real voltage source, keeps the data line (TOW) at a medium potential (V M ) when the other transmitters (S 1L , S 1H , I 1 , S 2H , I 2 ) are not active.

R 0L

lower resistance of the voltage divider pair, which exemplifies the pull circuit. The pull circuit keeps the data line (TOW) in the second voltage range (V B2 ) at a medium potential (V M ) when none of the other transmitters (S 1L , S 1H , I 1 , S 2H , I 2 ) is active.

R 0H

upper resistance of the voltage divider pair, which exemplifies the pull circuit. The pull circuit keeps the data line (TOW) in the second voltage range (V B2 ) at a medium potential (V M ) when none of the other transmitters (S 1L , S 1H , I 1 , S 2H , I 2 ) is active.

R 1H

Internal resistance of the second switchable real voltage source, which is formed by the switchable current source (S 1H , I 1 ) of the master.

R 2H

Internal resistance of the third switchable real voltage source, which is formed by the switchable current source (S 1H , I 1 ) of the slave.

S 1L

dominant switch. The dominant switch typically forces the data line (TOW) to the potential of the reference potential (V 0 ) by connecting the data line (TOW) to the reference potential line (GND) in the case of power up.

S 1H

Switch of the controllable current source (S 1H , I 1 ) for the transmitter of the master, so typically the host processor.

S 2H

Switch of the controllable current source (S 2H , I 2 ) for the transmitter of the slave, ie the integrated circuit or the system to be tested or controlled.

slave

Slave circuit. The slave is typically the integrated circuit or other electrical system that is controlled by the host processor, the master, over the data line (TOW).

T

Test system clock period

T 1H

first half-cycle period of at least two half-clock periods (T 1H , T 2H ) of the test system clock period (T)

T 2H

second half-clock period of at least two half-clock periods (T 1H , T 2H ) of the test system clock period (T)

TCKin 2

clock signal received by the slave (reconstructed test system clock).

TCKout 1

clock signal to be sent by the master (test system clock).

TDAin 1

data received by the master.

TDAin 2

data received by the slave.

TDAout 1

Transmission data from inside the master.

TDAout 2

Transmission data from inside the slave.

Tin0

first time slot. The first time slot is typically used to transmit the TMS signal of the JTAG test port to IEEE standard 1149 from master to slave. However, it is not absolutely necessary that this time slot is also placed at the first time position. Other temporal sequences are possible.

TIN1

second time slot. The second time slot is typically used to transmit the TDI signal of the IEEE Standard 1149 JTAG test port from master to slave. However, it is not absolutely necessary that this time slot is also placed at the first time position. Other temporal sequences are possible.

TDO

third time slot. The third time slot is typically used to transfer the TDO signal from the JTAG test port to IEEE Standard 1149 from the slave to the master. However, it is not absolutely necessary that this time slot is also placed at the first time position. Other temporal sequences are possible.

TOW

Data line between master and slave.

V 0

Reference potential in the first voltage range (V B1 ), which adjusts at least approximately on the data line (TOW) when the dominant switch (S 1L ) is closed. The reference potential line (GND) is at the reference potential.

V M

Potential in the second voltage range (V B2 ) that occurs when no other transmitter (S 1L , S 1H , I 1 , S 2H , I 2 ) is active and thus the pull circuit (R 0H , R 0L ) prevails ,

V 1H

third threshold. The third threshold separates the third voltage range (V B3 ) from the first voltage range (V B1 ) and the second voltage range (V B2 ) at the master side. The third threshold is preferably the same or similar to the first threshold (V 2H ).

V 2H

first threshold. The first threshold separates the third voltage range (V B3 ) from the first voltage range (V B1 ) and the second voltage range (V B2 ) at the slave side. The first threshold is preferably equal to or similar to the third threshold (V 1H ).

V 2L

second threshold. The second threshold separates the first voltage range (V B1 ) from the third voltage range (V B3 ) and the second voltage range (V B2 ) at the slave side.

V B1

first voltage range which is limited to the second voltage range (V B2 ) through the second threshold (V 2L ).

V B2

second voltage range between the first voltage range (V B1 ) and the third voltage range (V B3 ), which is limited to the first voltage range (V B1 ) through the second threshold (V 2L ) and the third voltage range (V B1 ) through the first threshold value (V 2H ) of the slave and / or by the third threshold value (V 1H ) of the master is limited.

V B3

third voltage range, which is limited to the second voltage range (V B2 ) through the first threshold value (V 2H ) of the slave and / or by the third threshold value (V 1H ) of the master.

V IO

Supply voltage for the pull circuit, here the voltage divider (R 0H , R 0L ).

V IO1

Supply voltage of the switchable current source (S 1H , I 1 ) of the master, ie the host processor. The voltage level is in the third voltage range (V B3 ).

V IO2

Supply voltage of the switchable current source (S 2H , I 2 ) of the slave, so the integrated circuit or the system to be tested or controlled. The voltage level is in the third voltage range (V B3 ).

Z 0

Zener diode for limiting the voltage on the data line (TOW).

Claims

Data bus between a first sub-device, the master, and a second sub-device, the slave a. wherein the data bus has a reference potential line (GND) with a reference potential (V ₀ ) and a data line (TOW) for transmitting data and a test system clock between master and slave and b. wherein over the data line (TOW) bidirectional data between the master and the slave can be transmitted or transmitted and c. wherein via the data line (TOW) a test system clock having a test system clock period (T), which in at least a first half-cycle period (T _1H ) and a second half-clock period (T _2H ), which may have a different time duration, in particular from the master to Slave, is additionally transmitted and d. wherein the slave has a first device, in particular a first comparator (C _2H ), which has the signal level in the form of a signal voltage between the reference potential (V ₀ )) of the reference potential line (GND) and the potential of the data line (TOW) with a first threshold value , in particular that of a first threshold signal (V _2H ), compares and e. wherein the slave has a second device, in particular a second comparator (C _2L ), which has the signal level in the form of a signal voltage between the reference potential (V ₀ ) of the reference potential line (GND) and the potential of the data line (TOW) with a second threshold value, in particular that of a second threshold signal (V _2L ), compares and f. wherein the first threshold is different from the second threshold and g. wherein the first and second threshold values between the operating voltage (V _IO , V _IO1 , V _IO2 ) and the reference potential (V ₀ ) of the reference potential line (GND) define three signal voltage ranges (V _B1 , V _B2 , V _B3 ) and h. wherein a mean voltage range as a second voltage range (V _B2 ) is limited from a first voltage range (V _B1 ) upwards or downwards, and i. wherein the second voltage range (V _B2 ) is limited to the bottom or top but the other way around than the first voltage range (V _B1 ) by a third voltage range (V _B3 ) and j. wherein data on the data line (TOW) is transmitted in time-spaced or consecutive time-slot packets of at least three consecutive time slots (TIN0, TIN1, TDO) each having a duration of a test system clock period (T), and k. wherein a first time slot (TIN0) and a second time slot (TIN1) contain at least one control data and / or a first data transmitted from the master to the slave respectively, the control data and the first data being in particular IEEE 1149.1 4 wire data Test data bus can be compatible, and wherein the slave receives the control date and the first date, characterized l. in that a third time slot (TDO) contains a second datum transmitted from the slave to the master and wherein the master receives this second datum and wherein the second datum is transmitted only in the second voltage range (V _B2 ) and third voltage range (V _B3 ) and m. in that the transmission of the data occurs in a half-clock period of the at least two half-clock periods (T _1H , T _2H ) of a test system clock period (T) and n. the test system clock is characterized by a clock signal in the first voltage range (V _B1 ) during the respective other half-clock period of the at least two half-clock periods (T _1H , T _2H ) of the test system clock period (T) is transmitted.

Data bus between a first sub-device, the master, and a second sub-device, the slave, according to claim 1, characterized in that at least three logic states in the bidirectional transmission of the data on the data line (TOW) by master and slave are used.

Data bus between a first sub-device, the master, and a second sub-device, the slave, characterized according to claim 2, characterized a that a first of the at least three logic states on the data line (TOW) by a first dominant switch (S _1L ) is generated, which forces the potential of the data line (TOW) in the first voltage range (V _B1 ).

Data bus between a first sub-device, the master, and a second sub-device, the slave, according to claim 2 or 3, characterized in that a second of the at least three logic states on the data line (TOW) by switching on a first switchable current source (I ₁ , S _1H ) is generated in the master and / or by switching on a second switchable current source (I ₂ , S _2H ).

Data bus between a first sub-device, the master, and a second sub-device, the slave, characterized in claim 4 , a that the switching of the first switchable current source (I ₁ , S _1H ) in the master and / or switching on the second switchable current source (I ₂ , S _2H ) forces the potential on the data line (TOW) to a potential in the third voltage range (V _B3 ) unless b the first dominant switch (S _1L ) is not turned on, which has the potential of the data line (TOW) in the forces first voltage range and the switchable current sources (I ₁ , S _1H , I ₂ , S _2H ) overwrites.

Data bus between a first sub-device, the master, and a second sub-device, the slave, according to one or more of claims 2 to 5 characterized in that a third of the at least three logic states on the data line (TOW) by a pull circuit ( R _0H , R _0L ) is generated when none of the other logic states are present, by the pull circuit (R _0H , R _0L ) _setting the potential of the data line (TOW) to a mean potential (V _M ) in the second voltage range (V _B3 ) brings.

Data bus between a first sub-device, the master, and a second sub-device, the slave, according to one or more of claims 2 to 6, characterized in that a change from a second or a third logical state on the data line (TOW) on the one side to a first logical state on the data line (TOW) on the other side and a change in the reverse direction to transmit a clock signal.

Data bus between a first sub-device, the master, and a second sub-device, the slave, according to one or more of claims 2 to 7, characterized in that a change from a first or a second logical state on the data line (TOW) on the one side to a third logic state on the data line (TOW) on the other side and a change in the reverse direction to transmit a data signal from the master to the slave and / or from the slave to the master.

Data bus between a first sub-device, the master, and a second sub-device, the slave, characterized in that the data is transmitted in a half-clock period of the at least two half-clock periods (T _1H , T _2H ) of a time slot and the test system clock in one another half-clock period of the at least two half-clock periods (T _1H , T _2H ) of a time slot, wherein the time slot has a length of a test system clock period (T) with at least two half-clock periods (T _1H , T _2H ).