DE102015120541B4 - SEMICONDUCTOR CHIP - Google Patents
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Abstract
Halbleiterchip (300), aufweisend:ein Halbleiter-Body-Gebiet (111), das eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist;eine kapazitive Struktur (230) zum Erfassen einer Rissausbreitung in das Halbleiter-Body-Gebiet (111);wobei die kapazitive Struktur (230) ein erstes Elektrodengebiet (230a), das zumindest teilweise das Halbleiter-Body-Gebiet (111) umgibt und sich zumindest im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstreckt, aufweist; undwobei die kapazitive Struktur (230) ferner ein zweites Elektrodengebiet (230b), das neben dem ersten Elektrodengebiet (230a) angeordnet ist, und ein elektrisch isolierendes Gebiet (230i), das sich zwischen dem ersten Elektrodengebiet (230a) und dem zweiten Elektrodengebiet (230b) erstreckt, aufweist,wobei die kapazitive Struktur (230) einen Graben aufweist, der das erste Elektrodengebiet (230a), das zweite Elektrodengebiet (230b) und das elektrisch isolierende Gebiet (230i) aufweist.A semiconductor chip (300), comprising: a semiconductor body region (111) which has a first surface and a second surface opposite the first surface; a capacitive structure (230) for detecting crack propagation into the semiconductor body region (111 ), the capacitive structure (230) having a first electrode region (230a) which at least partially surrounds the semiconductor body region (111) and which extends at least substantially from the first surface to the second surface; andwherein the capacitive structure (230) further comprises a second electrode region (230b), which is arranged next to the first electrode region (230a), and an electrically insulating region (230i), which lies between the first electrode region (230a) and the second electrode region (230b ), the capacitive structure (230) having a trench which has the first electrode region (230a), the second electrode region (230b) and the electrically insulating region (230i).
Description
Verschiedene Ausführungsformen betreffen im Allgemeinen einen Halbleiterchip.Various embodiments generally relate to a semiconductor chip.
Im Allgemeinen kann ein Halbleiterchip (auch als integrierte Schaltung, IC, Chip oder Mikrochip bezeichnet) in der Halbleitertechnologie auf und/oder in einem Wafer (oder einem Substrat oder einem Träger) verarbeitet werden. Der Wafer kann mehrere Halbleiterchips in entsprechenden Gebieten des Wafers enthalten. Während der Bearbeitung kann der Halbleiterchip durch mechanischen Stress beschädigt werden. Zum Beispiel kann mechanischer Stress z.B. während einer Vereinzelung des Halbleiterchips vom Wafer, während einer Handhabung des Halbleiterchips durch Positionierungssysteme (auch als Pick-and-Place-Anwendungen bezeichnet) oder während einer Wärmebehandlung des Halbleiterchips, z.B. während einer Einkapselung oder eines Lötens des Halbleiterchips, eintreten.In general, a semiconductor chip (also referred to as an integrated circuit, IC, chip or microchip) can be processed in semiconductor technology on and / or in a wafer (or a substrate or a carrier). The wafer can contain several semiconductor chips in corresponding areas of the wafer. The semiconductor chip can be damaged by mechanical stress during processing. For example, mechanical stress can e.g. during dicing of the semiconductor chip from the wafer, during handling of the semiconductor chip by positioning systems (also called pick-and-place applications) or during heat treatment of the semiconductor chip, e.g. during encapsulation or soldering of the semiconductor chip.
Ein solcher mechanischer Stress kann eine Rissbildung und Rissausbreitung im Halbleiterchip verursachen. Die Auswirkung eines Risses auf einen Halbleiterchip (oder eine Vorrichtung, die den Halbleiterchip betreibt) kann zu einem unkontrollierten oder undefinierten Verhalten, z.B. einem Versagen oder einer Fehlfunktion, des Halbleiterchips führen. Herkömmliche Verfahren oder Sensoren zum Erfassen von Chip-Rissen in einem Halbleiterchip können in ihrer Zuverlässigkeit eingeschränkt sein, was zu nicht erfassten Rissen führt, wobei eine Erhöhung ihrer Zuverlässigkeit zeitaufwändig und kostenintensiv sein kann. Such mechanical stress can cause crack formation and crack propagation in the semiconductor chip. The impact of a crack on a semiconductor chip (or a device that operates the semiconductor chip) can lead to uncontrolled or undefined behavior, e.g. failure or malfunction of the semiconductor chip. Conventional methods or sensors for detecting chip cracks in a semiconductor chip can be limited in their reliability, which leads to cracks which are not detected, and an increase in their reliability can be time-consuming and cost-intensive.
Aus dem Dokument
Gemäß verschiedenen Ausführungsformen enthält ein Halbleiterchip: ein Halbleiter-Body-Gebiet mit einer ersten Oberfläche und einer zweiten Oberfläche gegenüber der ersten Oberfläche; eine kapazitive Struktur zum Erfassen einer Rissausbreitung in das Halbleiter-Body-Gebiet; wobei die kapazitive Struktur ein erstes Elektrodengebiet enthalten kann, das zumindest teilweise das Halbleiter-Body-Gebiet umgibt und sich zumindest im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstreckt; wobei die kapazitive Struktur des Weiteren ein zweites Elektrodengebiet enthalten kann, das neben dem ersten Elektrodengebiet angeordnet ist, und ein elektrisch isolierendes Gebiet, das sich zwischen dem ersten Elektrodengebiet und dem zweiten Elektrodengebiet erstreckt, wobei die kapazitive Struktur einen Graben aufweist, der das erste Elektrodengebiet, das zweite Elektrodengebiet und das elektrisch isolierende Gebiet aufweist.According to various embodiments, a semiconductor chip includes: a semiconductor body region having a first surface and a second surface opposite the first surface; a capacitive structure for detecting crack propagation in the semiconductor body region; wherein the capacitive structure may include a first electrode region that at least partially surrounds the semiconductor body region and at least substantially extends from the first surface to the second surface; wherein the capacitive structure may further include a second electrode region disposed adjacent to the first electrode region and an electrically insulating region that extends between the first electrode region and the second electrode region, the capacitive structure having a trench that defines the first electrode region , the second electrode region and the electrically insulating region.
Gemäß verschiedenen Ausführungsformen kann das zweite Elektrodengebiet zumindest teilweise das Halbleiter-Body-Gebiet umgeben.According to various embodiments, the second electrode region can at least partially surround the semiconductor body region.
Gemäß verschiedenen Ausführungsformen kann sich das zweite Elektrodengebiet zumindest im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstrecken.According to various embodiments, the second electrode region can extend at least substantially from the first surface to the second surface.
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip ferner ein erstes Kontaktpad und ein zweites Kontaktpad enthalten, wobei das erste Elektrodengebiet elektrisch an das erste Kontaktpad gekoppelt sein kann; und wobei das zweite Elektrodengebiet elektrisch an das zweite Kontaktpad gekoppelt sein kann; wobei das erste Kontaktpad und das zweite Kontaktpad zur elektrischen Kopplung an eine Messschaltung gestaltet sein können, um eine Kenngröße der kapazitiven Struktur zu messen.According to various embodiments, the semiconductor chip can further include a first contact pad and a second contact pad, wherein the first electrode region can be electrically coupled to the first contact pad; and wherein the second electrode region can be electrically coupled to the second contact pad; wherein the first contact pad and the second contact pad can be designed for electrical coupling to a measuring circuit in order to measure a parameter of the capacitive structure.
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip ferner die Messschaltung enthalten, die zum Messen eines Wertes der Kenngröße der kapazitiven Struktur durch elektrisches Charakterisieren der kapazitiven Struktur gestaltet ist; wobei die Messschaltung ferner zum Bestimmen eines Risses anhand des gemessenen Wertes der Kenngröße gestaltet sein kann.According to various embodiments, the semiconductor chip may further include the measuring circuit, which is designed to measure a value of the parameter of the capacitive structure by electrically characterizing the capacitive structure; wherein the measuring circuit can also be designed to determine a crack on the basis of the measured value of the parameter.
Gemäß verschiedenen Ausführungsformen kann das erste Elektrodengebiet ein erstes Material enthalten und das zweite Elektrodengebiet kann ein zweites Material enthalten.According to various embodiments, the first electrode region can contain a first material and the second electrode region can contain a second material.
Gemäß verschiedenen Ausführungsformen kann das erste Material ein erstes Metall oder eine erste Metalllegierung sein und das zweite Material kann ein zweites Metall oder eine zweite Metalllegierung sein.According to various embodiments, the first material can be a first metal or a first metal alloy and the second material can be a second metal or a second metal alloy.
Gemäß verschiedenen Ausführungsformen können das erste Material und das zweite Material dasselbe Material sein.According to various embodiments, the first material and the second material can be the same material.
Gemäß verschiedenen Ausführungsformen kann das erste Material ein dotierter Halbleiter eines ersten Leitfähigkeitstyps (z.B. n-Typ dotiert) sein und das zweite Material kann ein dotierter Halbleiter eines zweiten Leitfähigkeitstyps (z.B. p-Typ dotiert) sein.According to various embodiments, the first material can be a doped semiconductor of a first conductivity type (e.g. n-type doped) and the second material can be a doped semiconductor of a second conductivity type (e.g. p-type doped).
Gemäß verschiedenen Ausführungsformen kann das erste Material ein Metall oder eine Metalllegierung sein und das zweite Material kann ein dotierter Halbleiter sein.According to various embodiments, the first material can be a metal or a metal alloy and the second material can be a doped semiconductor.
Gemäß verschiedenen Ausführungsformen kann das elektrisch isolierende Gebiet ein dielektrisches Material enthalten.According to various embodiments, the electrically insulating region can contain a dielectric material.
Gemäß verschiedenen Ausführungsformen kann das erste Elektrodengebiet ein erstes Metall oder eine erste Metalllegierung enthalten, das bzw. die zumindest den Graben füllt, und das zweite Elektrodengebiet kann ein zweites Metall oder eine zweite Metalllegierung enthalten, das bzw. die zumindest teilweise den Graben füllt. According to various embodiments, the first electrode region may include a first metal or metal alloy that at least fills the trench, and the second electrode region may include a second metal or metal alloy that at least partially fills the trench.
Gemäß verschiedenen Ausführungsformen kann das erste Elektrodengebiet ein erstes Halbleitergebiet eines ersten Leitfähigkeitstyps enthalten, das eine Seitenwand des Grabens enthält, wobei das zweite Elektrodengebiet ein zweites Halbleitergebiet eines zweiten Leitfähigkeitstyps enthalten kann; und wobei das elektrisch isolierende Gebiet ein Verarmungsgebiet enthalten kann, das durch das erste Halbleitergebiet und das zweite Halbleitergebiet gebildet wird.According to various embodiments, the first electrode region may include a first semiconductor region of a first conductivity type that contains a sidewall of the trench, wherein the second electrode region may include a second semiconductor region of a second conductivity type; and wherein the electrically insulating region may include a depletion region formed by the first semiconductor region and the second semiconductor region.
Gemäß verschiedenen Ausführungsformen kann die kapazitive Struktur einen ersten Graben enthalten, der das erste Elektrodengebiet enthält, wobei die kapazitive Struktur einen zweiten Graben enthalten kann, der das zweite Elektrodengebiet enthält.According to various embodiments, the capacitive structure may include a first trench that contains the first electrode region, wherein the capacitive structure may include a second trench that contains the second electrode region.
Gemäß verschiedenen Ausführungsformen kann das erste Elektrodengebiet ein erstes Metall oder eine erste Metalllegierung enthalten, das bzw. die zumindest teilweise den ersten Graben füllt, und das zweite Elektrodengebiet kann ein zweites Metall oder eine zweite Metalllegierung enthalten, das bzw. die zumindest teilweise den zweiten Graben füllt.According to various embodiments, the first electrode region may contain a first metal or a first metal alloy that at least partially fills the first trench, and the second electrode region may include a second metal or a second metal alloy that at least partially fills the second trench crowded.
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip ferner ein drittes Elektrodengebiet, das neben dem ersten Elektrodengebiet angeordnet ist, und ein weiteres elektrisch isolierendes Gebiet, das sich zwischen dem dritten Elektrodengebiet und dem ersten Elektrodengebiet erstreckt, enthalten.According to various embodiments, the semiconductor chip may further include a third electrode region, which is arranged next to the first electrode region, and a further electrically insulating region, which extends between the third electrode region and the first electrode region.
Gemäß verschiedenen Ausführungsformen können das dritte Elektrodengebiet und das zweite Elektrodengebiet an gegenüberliegenden Seiten des ersten Elektrodengebiets angeordnet sein.According to various embodiments, the third electrode region and the second electrode region can be arranged on opposite sides of the first electrode region.
Gemäß verschiedenen Ausführungsformen bilden das erste Elektrodengebiet und zweite Elektrodengebiet einen p-n-Übergang, wobei das elektrisch isolierende Gebiet ein Verarmungsgebiet des p-n-Übergangs enthalten kann.According to various embodiments, the first electrode region and second electrode region form a p-n junction, wherein the electrically insulating region can contain a depletion region of the p-n junction.
Gemäß verschiedenen Ausführungsformen kann ein dotierter Teil des Halbleiter-Body-Gebiets das zweite Elektrodengebiet bilden.According to various embodiments, a doped part of the semiconductor body region can form the second electrode region.
Gemäß verschiedenen Ausführungsformen kann ein oxidierter Teil des Halbleiter-Body-Gebiets, z.B. ein Oxid des dotierten Teils des Halbleiter-Body-Gebiets, das elektrisch isolierende Gebiet bilden.According to various embodiments, an oxidized part of the semiconductor body region, e.g. an oxide of the doped part of the semiconductor body region, which form the electrically insulating region.
Gemäß verschiedenen Ausführungsformen kann das erste Elektrodengebiet eine Seitenwand des Halbleiterchips oder eine Seitenwand des Halbleiter-Body-Gebiets bilden.According to various embodiments, the first electrode region can form a side wall of the semiconductor chip or a side wall of the semiconductor body region.
Gemäß verschiedenen Ausführungsformen kann das zweite Elektrodengebiet eine Seitenwand des Halbleiterchips oder eine Seitenwand des Halbleiter-Body-Gebiets bilden. Das zweite Elektrodengebiet kann zwischen dem ersten Elektrodengebiet und dem Halbleiterchip oder dem Halbleiter-Body-Gebiet angeordnet sein.According to various embodiments, the second electrode region can form a side wall of the semiconductor chip or a side wall of the semiconductor body region. The second electrode region can be arranged between the first electrode region and the semiconductor chip or the semiconductor body region.
Gemäß verschiedenen Ausführungsformen enthält ein Halbleiterchip ein Halbleiter-Body-Gebiet, das eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche enthält; eine kapazitive Struktur zum Erfassen einer Rissausbreitung in das Halbleiter-Body-Gebiet; wobei die kapazitive Struktur ein erstes Elektrodengebiet enthalten kann, das ein erstes Metall oder eine erste Metalllegierung enthält, und ein zweites Elektrodengebiet, das ein zweites Metall oder eine zweite Metalllegierung enthält, das neben dem ersten Elektrodengebiet angeordnet ist, wobei das erste und zweite Elektrodengebiet zumindest teilweise das Halbleiter-Body-Gebiet umgeben können und sich zumindest im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstrecken können; und wobei die kapazitive Struktur ferner ein elektrisch isolierendes Gebiet enthalten kann, das zwischen dem ersten Elektrodengebiet und dem zweiten Elektrodengebiet angeordnet ist, wobei die kapazitive Struktur einen Graben aufweist, der das erste Elektrodengebiet, das zweite Elektrodengebiet und das elektrisch isolierende Gebiet enthält.According to various embodiments, a semiconductor chip includes a semiconductor body region that includes a first surface and a second surface opposite the first surface; a capacitive structure for detecting crack propagation in the semiconductor body region; wherein the capacitive structure may include a first electrode region containing a first metal or a first metal alloy and a second electrode region containing a second metal or a second metal alloy disposed adjacent to the first electrode region, the first and second electrode regions at least partially surround the semiconductor body region and at least substantially extend from the first surface to the second surface; and wherein the capacitive structure may further include an electrically insulating region disposed between the first electrode region and the second electrode region, the capacitive structure having a trench that includes the first electrode region, the second electrode region and the electrically insulating region.
Verschiedene erfindungsgemäße Ausführungsformen beziehen sich auf einen Halbleiterchip gemäß den Ansprüchen 1 und 19. Ausgestaltungen ergeben sich gemäß den abhängigen Ansprüchen.Different embodiments according to the invention relate to a semiconductor chip according to claims 1 and 19. Refinements result according to the dependent claims.
Gemäß verschiedenen Ausführungsformen kann ein Halbleiterchip enthalten: ein Halbleiter-Body-Gebiet, das eine obere Seite, eine untere Seite gegenüber der oberen Seite und eine seitliche Seite, die sich zwischen der oberen Seite und der unteren Seite erstreckt, enthält; wobei die seitliche Seite (z.B. eine Seitenwand) das Halbleiter-Body-Gebiet umgeben kann; eine kapazitive Struktur zum Erfassen einer Rissausbreitung in das Halbleiter-Body-Gebiet; wobei die kapazitive Struktur eine Metallelektrode über der seitlichen Seite und eine elektrisch isolierende Schicht, die zwischen der Metallelektrode und der seitlichen Seite angeordnet ist, enthalten kann; und wobei die kapazitive Struktur ferner eine Halbleiterelektrode enthalten kann, die durch einen dotierten Teil des Halbleiter-Body-Gebiets gebildet ist.According to various embodiments, a semiconductor chip may include: a semiconductor body region that includes an upper side, a lower side opposite the upper side, and a side side that extends between the upper side and the lower side; wherein the side (e.g., a sidewall) can surround the semiconductor body region; a capacitive structure for detecting crack propagation in the semiconductor body region; the capacitive structure may include a metal electrode over the side and an electrically insulating layer disposed between the metal electrode and the side; and wherein the capacitive structure may further include a semiconductor electrode formed by a doped part of the semiconductor body region.
Gemäß verschiedenen Ausführungsformen kann die elektrisch isolierende Schicht ein Oxid des dotierten Teils des Halbleiter-Body-Gebiets enthalten. According to various embodiments, the electrically insulating layer can contain an oxide of the doped part of the semiconductor body region.
Gemäß verschiedenen Ausführungsformen kann ein Halbleiterchip enthalten: ein Halbleiter-Body-Gebiet, das eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche enthält; ein Rissabsorptionsgebiet, das zumindest teilweise das Halbleiter-Body-Gebiet umgibt, wobei sich das Rissabsorptionsgebiet von der ersten Oberfläche in eine Richtung zur zweiten Oberfläche erstrecken kann; wobei das Rissabsorptionsgebiet eine größere Bruchdehnung als das Halbleiter-Body-Gebiet enthalten kann.According to various embodiments, a semiconductor chip may include: a semiconductor body region that includes a first surface and a second surface opposite the first surface; a crack absorption region that at least partially surrounds the semiconductor body region, wherein the crack absorption region can extend from the first surface in a direction to the second surface; wherein the crack absorption area can contain a greater elongation at break than the semiconductor body area.
Gemäß verschiedenen Ausführungsformen kann sich das Rissabsorptionsgebiet im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstrecken.According to various embodiments, the crack absorption area can extend essentially from the first surface to the second surface.
Gemäß verschiedenen Ausführungsformen kann sich das Rissabsorptionsgebiet zumindest im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstrecken.According to various embodiments, the crack absorption area can extend at least substantially from the first surface to the second surface.
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsgebiet ein verformbares Material enthalten.According to various embodiments, the crack absorption area may include a deformable material.
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsgebiet ein Elastomer enthalten.According to various embodiments, the crack absorption area can contain an elastomer.
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsgebiet ein Polymer enthalten.According to various embodiments, the crack absorption area can contain a polymer.
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsgebiet einen Graben enthalten, der zumindest teilweise mit zumindest einem von einem verformbaren Material, einem Elastomer und einem Polymer gefüllt ist.According to various embodiments, the crack absorption area may include a trench that is at least partially filled with at least one of a deformable material, an elastomer, and a polymer.
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsgebiet eine Seitenwand des Halbleiterchips bilden.According to various embodiments, the crack absorption region can form a side wall of the semiconductor chip.
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip ferner ein erstes Elektrodengebiet und ein zweites Elektrodengebiet enthalten, wobei sich das Rissabsorptionsgebiet zwischen dem ersten Elektrodengebiet und dem zweiten Elektrodengebiet erstrecken kann und wobei das erste Elektrodengebiet, das Rissabsorptionsgebiet und das zweite Elektrodengebiet eine kapazitive Struktur zum Erfassen einer Rissausbreitung in das Halbleiter-Body-Gebiet bilden können.According to various embodiments, the semiconductor chip may further include a first electrode region and a second electrode region, wherein the crack absorption region can extend between the first electrode region and the second electrode region, and wherein the first electrode region, the crack absorption region and the second electrode region have a capacitive structure for detecting a crack propagation in can form the semiconductor body region.
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsgebiet ein dielektrisches Elastomer enthalten.According to various embodiments, the crack absorption area may include a dielectric elastomer.
Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Bearbeitung eines Halbleiterchips ein Bilden eines Grabens im Halbleiterchip enthalten, wobei der Graben zumindest teilweise ein Halbleiter-Body-Gebiet des Halbleiterchips umgeben kann und sich zumindest im Wesentlichen von einer ersten Oberfläche des Halbleiter-Body-Gebiets zu einer zweiten Oberfläche des Halbleiter-Body-Gebiets gegenüber der ersten Oberfläche erstrecken kann; ein Bilden einer kapazitiven Struktur, die ein erstes Elektrodengebiet, ein zweites Elektrodengebiet und ein elektrisch isolierendes Gebiet, das sich zwischen dem ersten Elektrodengebiet und dem zweiten Elektrodengebiet erstreckt, enthält; wobei zumindest das erste Elektrodengebiet zumindest in oder am Graben gebildet sein kann, so dass das erste Elektrodengebiet zumindest teilweise das Halbleiter-Body-Gebiet umgeben kann und sich zumindest im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstrecken kann.According to various embodiments, a method for processing a semiconductor chip can include forming a trench in the semiconductor chip, wherein the trench can at least partially surround a semiconductor body region of the semiconductor chip and at least essentially move from a first surface of the semiconductor body region to one may extend second surface of the semiconductor body region opposite the first surface; forming a capacitive structure including a first electrode region, a second electrode region, and an electrically insulating region that extends between the first electrode region and the second electrode region; wherein at least the first electrode area can be formed at least in or on the trench, so that the first electrode area can at least partially surround the semiconductor body area and can extend at least substantially from the first surface to the second surface.
Gemäß verschiedenen Ausführungsformen kann das zweite Elektrodengebiet im Graben gebildet sein, so dass das zweite Elektrodengebiet zumindest teilweise das Halbleiter-Body-Gebiet umgeben kann und sich zumindest im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstrecken kann.According to various embodiments, the second electrode region can be formed in the trench, so that the second electrode region can at least partially surround the semiconductor body region and can at least substantially extend from the first surface to the second surface.
Gemäß verschiedenen Ausführungsformen kann das erste Elektrodengebiet ein erstes Metall oder eine Metalllegierung enthalten, das zweite Elektrodengebiet kann ein zweites Metall oder eine Metalllegierung enthalten und das elektrisch isolierende Gebiet kann ein dielektrisches Material enthalten.According to various embodiments, the first electrode region can contain a first metal or a metal alloy, the second electrode region can contain a second metal or a metal alloy and the electrically insulating region can contain a dielectric material.
Gemäß verschiedenen Ausführungsformen kann das Verfahren ferner enthalten: Bilden eines weiteren Grabens im Halbleiterchip, wobei der weitere Graben zumindest teilweise das Halbleiter-Body-Gebiet des Halbleiterchips umgeben kann und sich zumindest im Wesentlichen von der ersten Oberfläche des Halbleiter-Body-Gebiets zur zweiten Oberfläche des Halbleiter-Body-Gebiets erstrecken kann; wobei das zweite Elektrodengebiet in dem weiteren Graben gebildet sein kann, so dass das zweite Elektrodengebiet zumindest teilweise das Halbleiter-Body-Gebiet umgeben kann und sich zumindest im Wesentlichen von der ersten Oberfläche des Halbleiter-Body-Gebiets zur zweiten Oberfläche des Halbleiter-Body-Gebiets erstrecken kann; wobei das elektrisch isolierende Gebiet aus einem Teil des Halbleiterchips zwischen dem Graben und dem weiteren Graben gebildet sein kann.According to various embodiments, the method can further include: forming a further trench in the semiconductor chip, the further trench being able to at least partially surround the semiconductor body region of the semiconductor chip and at least substantially extending from the first surface of the semiconductor body region to the second surface of the semiconductor body region; wherein the second electrode region can be formed in the further trench, so that the second electrode region can at least partially surround the semiconductor body region and at least essentially extend from the first surface of the semiconductor body region to the second surface of the semiconductor body region. Can extend territory; wherein the electrically insulating region can be formed from a part of the semiconductor chip between the trench and the further trench.
Gemäß verschiedenen Ausführungsformen kann das erste Elektrodengebiet ein erstes Metall oder eine Metalllegierung enthalten, das zweite Elektrodengebiet kann ein zweites Metall oder eine Metalllegierung enthalten und das elektrisch isolierende Gebiet kann ein dielektrisches Material enthalten.According to various embodiments, the first electrode region can be a first metal or contain a metal alloy, the second electrode region can contain a second metal or a metal alloy, and the electrically insulating region can contain a dielectric material.
Gemäß verschiedenen Ausführungsformen kann das zweite Elektrodengebiet neben dem ersten Elektrodengebiet gebildet sein und so, dass das zweite Elektrodengebiet zumindest teilweise das Halbleiter-Body-Gebiet umgeben kann; wobei das erste Elektrodengebiet einen ersten Halbleiter eines ersten Leitfähigkeitstyps enthalten kann, das zweite Elektrodengebiet einen zweiten Halbleiter eines zweiten Leitfähigkeitstyp enthalten kann und das elektrisch isolierende Gebiet ein Verarmungsgebiet enthalten kann, das durch den ersten und den zweiten Halbleiter gebildet wird.According to various embodiments, the second electrode region can be formed next to the first electrode region and in such a way that the second electrode region can at least partially surround the semiconductor body region; wherein the first electrode region may include a first semiconductor of a first conductivity type, the second electrode region may include a second semiconductor of a second conductivity type, and the electrically insulating region may include a depletion region formed by the first and second semiconductors.
Gemäß verschiedenen Ausführungsformen kann ein Bilden der kapazitiven Struktur enthalten: Abscheiden eines Dotierungsmaterials in den Graben; und Ausdiffundieren eines Dotierungsmittels aus dem Dotierungsmaterial in eine Seitenwand des Grabens, wobei das erste Elektrodengebiet aus dem ausdiffundierten Dotierungsmittel gebildet sein kann.According to various embodiments, forming the capacitive structure may include: depositing a dopant into the trench; and diffusing out a dopant from the doping material into a side wall of the trench, wherein the first electrode region can be formed from the out-diffused dopant.
Gemäß verschiedenen Ausführungsformen kann das Ausdiffundieren des Dotierungsmittels aus dem Dotierungsmaterial ein Erwärmen des Dotierungsmaterials enthalten.According to various embodiments, the diffusion of the dopant from the doping material may include heating the doping material.
Gemäß verschiedenen Ausführungsformen kann ein Bilden der kapazitiven Struktur ferner ein Entfernen des Dotierungsmaterials aus dem Graben nach dem Ausdiffundieren des Dotierungsmittels aus dem Dotierungsmaterial und zumindest teilweise Füllen des Grabens mit einem Füllmaterial enthalten. Das Füllmaterial kann ein leitendes Material enthalten.According to various embodiments, forming the capacitive structure may further include removing the dopant from the trench after the dopant has diffused out of the dopant and at least partially filling the trench with a filler. The filler material can contain a conductive material.
Gemäß verschiedenen Ausführungsformen kann das Bilden der kapazitiven Struktur enthalten: Abscheiden eines weiteren Dotierungsmaterials in den weiteren Graben; und Ausdiffundieren eines weiteren Dotierungsmittels aus dem weiteren Dotierungsmaterial in eine Seitenwand des weiteren Grabens, wobei das zweite Elektrodengebiet aus dem ausdiffundierten weiteren Dotierungsmittel gebildet sein kann.According to various embodiments, forming the capacitive structure may include: depositing another dopant into the further trench; and diffusing out another doping agent from the further doping material into a side wall of the further trench, wherein the second electrode region can be formed from the further doping agent diffused out.
Gemäß verschiedenen Ausführungsformen kann das Bilden der kapazitiven Struktur ferner ein Entfernen des weiteren Dotierungsmaterials aus dem weiteren Graben nach dem Ausdiffundieren des weiteren Dotierungsmittels aus dem weiteren Dotierungsmaterial und zumindest ein teilweises Füllen des weiteren Grabens mit einem Füllmaterial enthalten.According to various embodiments, the formation of the capacitive structure may further include removing the further doping material from the further trench after the further doping agent has diffused out of the further doping material and at least partially filling the further trench with a filling material.
Gemäß verschiedenen Ausführungsformen kann das Bilden der kapazitiven Struktur ferner enthalten: Bilden eines dritten Elektrodengebiets neben dem ersten Elektrodengebiet, wobei das dritte Elektrodengebiet und das zweite Elektrodengebiet an gegenüberliegenden Seiten des ersten Elektrodengebiets angeordnet sein können; und Bilden eines weiteren elektrisch isolierenden Gebiets zwischen dem dritten Elektrodengebiet und dem ersten Elektrodengebiet.According to various embodiments, forming the capacitive structure may further include: forming a third electrode region adjacent to the first electrode region, wherein the third electrode region and the second electrode region may be arranged on opposite sides of the first electrode region; and forming another electrically insulating region between the third electrode region and the first electrode region.
Gemäß verschiedenen Ausführungsformen kann das dritte Elektrodengebiet ein drittes Metall oder eine Metalllegierung oder einen Halbleiter eines dritten Leitfähigkeitstyps enthalten. Der dritte Leitfähigkeitstyp kann derselbe sein wie der zweite Leitfähigkeitstyp. Das dritte Metall oder die Metalllegierung kann dasselbe bzw. dieselbe sein wie das zweite Metall oder die Metalllegierung.According to various embodiments, the third electrode region can include a third metal or a metal alloy or a semiconductor of a third conductivity type. The third conductivity type can be the same as the second conductivity type. The third metal or metal alloy may be the same as the second metal or metal alloy.
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip Teil eines Wafers sein und das Verfahren kann ferner ein Trennen des Halbleiterchips vom Wafer nach dem Bilden der kapazitiven Struktur enthalten.According to various embodiments, the semiconductor chip may be part of a wafer and the method may further include separating the semiconductor chip from the wafer after the capacitive structure has been formed.
Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Bearbeitung eines Halbleiterchips ein Bilden einer kapazitiven Struktur an einer Seitenwand des Halbleiterchips enthalten; wobei die kapazitive Struktur eine Halbleiterelektrode enthalten kann, die durch einen dotierten Teil der Seitenwand gebildet ist, eine Metallelektrode die über der Seitenwand angeordnet ist, und eine elektrisch isolierende Schicht, die zwischen der Metallelektrode und der Seitenwand angeordnet ist; ein Bilden eines ersten Kontaktpads, das mit der Metallelektrode in elektrischem Kontakt steht; und ein Bilden eines zweiten Kontaktpads, das mit der Halbleiterelektrode in elektrischem Kontakt steht, wobei das erste und das zweite Kontaktpad so gestaltet sein können, dass sie elektrisch an eine Messvorrichtung gekoppelt sind, um eine Spannung zwischen der Metallelektrode und der Halbleiterelektrode anzulegen.According to various embodiments, a method for processing a semiconductor chip may include forming a capacitive structure on a side wall of the semiconductor chip; wherein the capacitive structure may include a semiconductor electrode formed by a doped portion of the side wall, a metal electrode disposed over the side wall, and an electrically insulating layer disposed between the metal electrode and the side wall; forming a first contact pad that is in electrical contact with the metal electrode; and forming a second contact pad in electrical contact with the semiconductor electrode, wherein the first and second contact pads may be configured to be electrically coupled to a measuring device to apply a voltage between the metal electrode and the semiconductor electrode.
Gemäß verschiedenen Ausführungsformen kann das Bilden der elektrisch isolierenden Schicht ein Oxidieren der Seitenwand des Halbleiterchips enthalten. Die Seitenwand des Halbleiterchips kann eine Seitenwand des Halbleiterkörpers oder eine Seitenwand des Halbleiter-Body-Gebiets enthalten.According to various embodiments, forming the electrically insulating layer may include oxidizing the sidewall of the semiconductor chip. The side wall of the semiconductor chip can contain a side wall of the semiconductor body or a side wall of the semiconductor body region.
Die Seitenwand des Halbleiterchips kann eine seitliche Seite des Halbleiterchips, eine seitliche Seite des Halbleiterkörpers oder eine seitliche Seite des Halbleiter-Body-Gebiets enthalten.The side wall of the semiconductor chip can include a side side of the semiconductor chip, a side side of the semiconductor body or a side side of the semiconductor body region.
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip Teil eines Wafers sein und das Verfahren kann ferner ein Trennen des Halbleiterchips vom Wafer nach dem Bilden der kapazitiven Struktur enthalten.According to various embodiments, the semiconductor chip can be part of a wafer and the method can furthermore separate the Contain semiconductor chips from the wafer after forming the capacitive structure.
Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Bearbeitung eines Wafers enthalten: Bilden eines Grabens zwischen einem ersten Halbleiterchip des Wafers und einem zweiten Halbleiterchip des Wafers; wobei sich der Graben im Wesentlichen von einer ersten Oberfläche des Wafers zu einer zweiten Oberfläche des Wafers gegenüber der ersten Oberfläche erstrecken kann; Bilden einer kapazitiven Struktur im Graben; und Trennen des ersten Halbleiterchips vom zweiten Halbleiterchip, wobei die kapazitive Struktur am ersten Halbleiterchip befestigt bleiben kann.According to various embodiments, a method for processing a wafer may include: forming a trench between a first semiconductor chip of the wafer and a second semiconductor chip of the wafer; wherein the trench may extend substantially from a first surface of the wafer to a second surface of the wafer opposite the first surface; Forming a capacitive structure in the trench; and separating the first semiconductor chip from the second semiconductor chip, wherein the capacitive structure can remain attached to the first semiconductor chip.
Gemäß verschiedenen Ausführungsformen kann eine kapazitive Struktur zumindest zwei Elektrodengebiete enthalten, z.B. ein erstes Elektrodengebiet und ein zweites Gebiet. Ferner kann eine kapazitive Struktur mehr als zwei Elektrodengebiete enthalten, z.B. drei Elektrodengebiete, z.B. ein erstes Elektrodengebiet, ein zweites Gebiet und ein drittes Gebiet. Ferner kann eine kapazitive Struktur vier Elektrodengebiete, fünf Elektrodengebiete, oder mehr als fünf Elektrodengebiete, z.B. zehn Elektrodengebiete, z.B. zwanzig Elektrodengebiete, enthalten.According to various embodiments, a capacitive structure may include at least two electrode areas, e.g. a first electrode area and a second area. Furthermore, a capacitive structure may contain more than two electrode areas, e.g. three electrode areas, e.g. a first electrode area, a second area and a third area. Furthermore, a capacitive structure can have four electrode regions, five electrode regions, or more than five electrode regions, e.g. ten electrode areas, e.g. twenty electrode areas included.
Gemäß verschiedenen Ausführungsformen kann das Verfahren ferner enthalten: Bilden einer weiteren kapazitiven Struktur im Graben, die z.B. zumindest zwei weitere Elektroden enthält; wobei der erste Halbleiterchip vom zweiten Halbleiterchip getrennt sein kann, so dass die weitere kapazitive Struktur am zweiten Halbleiterchip verbleibt. Die weitere kapazitive Struktur kann das dritte Elektrodengebiet und das weitere elektrisch isolierende Gebiet enthalten (siehe z.B.
Die erste kapazitive Struktur kann zumindest im Wesentlichen den ersten Halbleiterchip umgeben, wobei die zweite kapazitive Struktur zumindest im Wesentlichen den zweiten Halbleiterchip umgeben kann.The first capacitive structure can at least substantially surround the first semiconductor chip, wherein the second capacitive structure can at least substantially surround the second semiconductor chip.
Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Bearbeitung eines Wafers ein Bilden eines Grabens neben einem Halbleiterchip des Wafers; wobei sich der Graben im Wesentlichen von einer ersten Oberfläche des Wafers zu einer zweiten Oberfläche des Wafers gegenüber der ersten Oberfläche erstrecken kann; ein Bilden einer kapazitiven Struktur im Graben, wobei die kapazitive Struktur ein erstes Elektrodengebiet, ein zweites Elektrodengebiet, das an einer ersten Seite des ersten Elektrodengebiets angeordnet ist, ein drittes Elektrodengebiet, das an einer zweiten Seite des ersten Elektrodengebiets angeordnet ist, ein erstes elektrisch isolierendes Gebiet, das sich zwischen dem ersten Elektrodengebiet und dem zweiten Elektrodengebiet erstreckt, und ein zweites elektrisch isolierendes Gebiet, das sich zwischen dem ersten Elektrodengebiet und dem dritten Elektrodengebiet erstreckt, enthalten kann; wobei sich zumindest eines des ersten, des zweiten und des dritten Elektrodengebiets im Wesentlichen von der ersten Oberfläche des Wafers zur zweiten Oberfläche des Wafers gegenüber der ersten Oberfläche erstreckt; und ein Schneiden des Wafers durch den Graben, wobei zumindest das erste Elektrodengebiet und das zweite Elektrodengebiet am Halbleiterchip befestigt bleiben können, enthalten.According to various embodiments, a method for processing a wafer may include forming a trench next to a semiconductor chip of the wafer; wherein the trench may extend substantially from a first surface of the wafer to a second surface of the wafer opposite the first surface; forming a capacitive structure in the trench, the capacitive structure comprising a first electrode region, a second electrode region arranged on a first side of the first electrode region, a third electrode region arranged on a second side of the first electrode region, a first electrically insulating one May include an area extending between the first electrode area and the second electrode area and a second electrically insulating area extending between the first electrode area and the third electrode area; wherein at least one of the first, second and third electrode regions extends substantially from the first surface of the wafer to the second surface of the wafer opposite the first surface; and cutting the wafer through the trench, wherein at least the first electrode region and the second electrode region can remain attached to the semiconductor chip.
Gemäß verschiedenen Ausführungsformen kann die erste Oberfläche des Wafers eine erste Oberfläche des Halbleiterchips oder erste Oberfläche des Halbleiter-Body-Gebiets enthalten, z.B. wenn der Halbleiterchip Teil des Wafers ist. Die zweite Oberfläche des Wafers kann eine zweite Oberfläche des Halbleiterchips oder zweite Oberfläche des Halbleiter-Body-Gebiets enthalten, wenn z.B. der Halbleiterchip Teil des Wafers ist.According to various embodiments, the first surface of the wafer may include a first surface of the semiconductor chip or first surface of the semiconductor body region, e.g. when the semiconductor chip is part of the wafer. The second surface of the wafer may include a second surface of the semiconductor chip or a second surface of the semiconductor body region, e.g. the semiconductor chip is part of the wafer.
Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Bearbeitung eines Wafers ein Bilden eines Grabens neben einem Halbleiterchip des Wafers enthalten; ein Bilden eines Rissabsorptionsgebiets im Graben, wobei sich das Rissabsorptionsgebiet von der ersten Oberfläche in eine Richtung zur zweiten Oberfläche erstrecken kann; wobei das Rissabsorptionsgebiet eine Bruchdehnung größer als der Halbleiterchip enthalten kann. Zum Beispiel kann das Rissabsorptionsgebiet eine größere Bruchdehnung als das Halbleiter-Body-Gebiet enthalten.According to various embodiments, a method for processing a wafer may include forming a trench next to a semiconductor chip of the wafer; forming a crack absorption area in the trench, wherein the crack absorption area may extend from the first surface in a direction toward the second surface; wherein the crack absorption area can contain an elongation at break greater than the semiconductor chip. For example, the crack absorption area may contain a greater elongation at break than the semiconductor body area.
Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Bearbeitung eines Halbleiterchips enthalten: Bilden eines Grabens im Halbleiterchip; wobei der Graben zumindest teilweise ein Halbleiter-Body-Gebiet des Halbleiterchips umgeben kann und sich von einer ersten Oberfläche des Halbleiter-Body-Gebiets in eine Richtung zu einer zweiten Oberfläche des Halbleiter-Body-Gebiets gegenüber der ersten Oberfläche erstrecken kann; Bilden eines Rissabsorptionsgebiets im Graben, wobei das Rissabsorptionsgebiet eine größere Bruchdehnung als das Halbleiter-Body-Gebiet enthalten kann.According to various embodiments, a method of processing a semiconductor chip may include: forming a trench in the semiconductor chip; wherein the trench can at least partially surround a semiconductor body region of the semiconductor chip and can extend from a first surface of the semiconductor body region in a direction to a second surface of the semiconductor body region opposite the first surface; Forming a crack absorption area in the trench, wherein the crack absorption area can contain a greater elongation at break than the semiconductor body area.
In den Zeichnungen beziehen sich in allen verschiedenen Ansichten gleiche Bezugszeichen im Allgemeinen auf dieselben Teile. Die Zeichnungen sind nicht im Maßstab, der Schwerpunkt liegt vielmehr im Allgemeinen auf einer Darstellung der Prinzipien der Erfindung. In der folgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen dargestellt, in welchen:
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1A und1B jeweils einen Halbleiterchip zeigen, der einen herkömmlichen Risssensor enthält; -
2A bis2C jeweils einen Halbleiterchip gemäß verschiedenen Ausführungsformen zeigen; -
3A und3B jeweils einen Halbleiterchip gemäß verschiedenen Ausführungsformen zeigen; -
4A bis4F jeweils einen Halbleiterchip in verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen zeigen; -
5A bis5C jeweils einen Halbleiterchip in verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen zeigen; -
6A bis6C jeweils einen Halbleiterchip in verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen zeigen; -
7A bis7C jeweils einen Halbleiterchip in verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen zeigen; -
8A und8B jeweils einen Halbleiterchip in verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen zeigen; -
9A und9B jeweils einen Halbleiterchip gemäß verschiedenen Ausführungsformen zeigen; -
10A bis10C jeweils einen Halbleiterchip in verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen zeigen; -
11A bis11C jeweils einen Halbleiterchip in verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen zeigen; -
12 ein schematisches Flussdiagramm eines Verfahrens zur Bearbeitung eines Halbleiterchips gemäß verschiedenen Ausführungsformen zeigt; -
13 ein schematisches Flussdiagramm eines Verfahrens zur Bearbeitung eines Halbleiterchips gemäß verschiedenen Ausführungsformen zeigt; -
14 ein schematisches Flussdiagramm eines Verfahrens zur Bearbeitung eines Wafers gemäß verschiedenen Ausführungsformen zeigt; -
15 ein schematisches Flussdiagramm eines Verfahrens zur Bearbeitung eines Wafers gemäß verschiedenen Ausführungsformen zeigt; -
16 ein schematisches Flussdiagramm eines Verfahrens zur Bearbeitung eines Wafers gemäß verschiedenen Ausführungsformen zeigt; und -
17 ein schematisches Flussdiagramm eines Verfahrens zur Bearbeitung eines Halbleiterchips gemäß verschiedenen Ausführungsformen zeigt.
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1A and1B each show a semiconductor chip containing a conventional crack sensor; -
2A to2C each show a semiconductor chip according to various embodiments; -
3A and3B each show a semiconductor chip according to various embodiments; -
4A to4F each show a semiconductor chip in different stages during processing according to various embodiments; -
5A to5C each show a semiconductor chip in different stages during processing according to various embodiments; -
6A to6C each show a semiconductor chip in different stages during processing according to various embodiments; -
7A to7C each show a semiconductor chip in different stages during processing according to various embodiments; -
8A and8B each show a semiconductor chip in different stages during processing according to various embodiments; -
9A and9B each show a semiconductor chip according to various embodiments; -
10A to10C each show a semiconductor chip in different stages during processing according to various embodiments; -
11A to11C each show a semiconductor chip in different stages during processing according to various embodiments; -
12 5 shows a schematic flow diagram of a method for processing a semiconductor chip according to various embodiments; -
13 5 shows a schematic flow diagram of a method for processing a semiconductor chip according to various embodiments; -
14 5 shows a schematic flow diagram of a method for processing a wafer in accordance with various embodiments; -
15 5 shows a schematic flow diagram of a method for processing a wafer in accordance with various embodiments; -
16 5 shows a schematic flow diagram of a method for processing a wafer in accordance with various embodiments; and -
17 5 shows a schematic flow diagram of a method for processing a semiconductor chip in accordance with various embodiments.
Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die beispielweise spezielle Einzelheiten und Ausführungsformen zeigen, in welchen die Erfindung ausgeführt werden kann.The following detailed description refers to the accompanying drawings which show, by way of example, specific details and embodiments in which the invention may be carried out.
Das Wort „beispielhaft“ wird hier in der Bedeutung „als Beispiel, Fall oder Veranschaulichung dienend“ verwendet. Jede hier als „beispielhaft“ beschriebene Ausführungsform oder Gestaltung ist nicht unbedingt als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Gestaltungen auszulegen.The word “exemplary” is used here to mean “serving as an example, case, or illustration”. Each embodiment or design described here as “exemplary” is not necessarily to be interpreted as preferred or advantageous over other embodiments or designs.
Das Wort „über“, das in Hinblick auf ein abgeschiedenes Material verwendet wird, das „über“ einer Seite oder Oberfläche gebildet ist, kann hier in der Bedeutung verwendet werden, dass das abgeschiedene Material „direkt auf“, z.B. in direktem Kontakt mit, der genannten Seite oder Oberfläche gebildet werden kann. Das Wort „über“, das in Hinblick auf ein abgeschiedenes Material verwendet wird, das „über“ einer Seite oder Oberfläche gebildet ist, kann hier in der Bedeutung verwendet werden, dass das abgeschiedene Material „indirekt auf“ der genannten Seite oder Oberfläche gebildet werden kann, wobei eine oder mehrere zusätzliche Schicht(en) zwischen der genannten Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sein können.The word "over" used with respect to a deposited material that is formed "over" a side or surface can be used here to mean that the deposited material "directly on", e.g. can be formed in direct contact with, the said side or surface. The word "about" used with respect to a deposited material that is formed "over" a side or surface can be used here to mean that the deposited material is "indirectly" formed on the named side or surface can, one or more additional layer (s) can be arranged between said side or surface and the deposited material.
Der Begriff „seitlich“, der in Hinblick auf die „seitliche“ Ausdehnung einer Struktur (oder eines Substrats, eines Wafers oder eines Trägers) verwendet wird, oder „seitlich“ neben, kann hier in der Bedeutung einer Ausdehnung oder eines Positionsverhältnisses entlang einer Oberfläche eines Substrats, eines Wafers oder eines Trägers verwendet werden. Dies bedeutet, dass eine Oberfläche eines Substrats (z.B. eine Oberfläche eines Trägers oder eine Oberfläche eines Wafer) als Referenz dienen kann, die allgemein als die Hauptbearbeitungsfläche des Substrats (oder die Hauptbearbeitungsfläche des Trägers oder Wafers) bezeichnet wird. Ferner kann der Begriff „Breite“, der in Hinblick auf eine „Breite“ einer Struktur (oder eines Strukturelements) verwendet wird, hier in der Bedeutung der seitlichen Ausdehnung einer Struktur verwendet werden. Ferner kann der Begriff „Höhe“, der in Hinblick auf eine Höhe einer Struktur (oder eines Strukturelements) verwendet wird, hier in der Bedeutung einer Ausdehnung einer Struktur entlang einer Richtung senkrecht zur Oberfläche eines Substrats (z.B. senkrecht zur Hauptbearbeitungsfläche eines Substrats) verwendet werden. Der Begriff „Dicke“, der in Hinblick auf eine „Dicke“ einer Schicht verwendet wird, kann hier in der Bedeutung der räumlichen Ausdehnung der Schicht senkrecht zur Oberfläche der Auflage (des Materials) verwendet werden, auf der (dem) die Schicht abgeschieden ist. Wenn die Oberfläche der Auflage parallel zur Oberfläche des Substrats (z.B. zur Hauptbearbeitungsfläche) liegt, kann die „Dicke“ der Schicht, die auf der Auflage abgeschieden ist, dieselbe sein wie die Höhe der Schicht. Ferner kann eine „vertikale“ Struktur als eine Struktur bezeichnet werden, die sich in eine Richtung senkrecht zur seitlichen Richtung (z.B. senkrecht zur Hauptbearbeitungsfläche eines Substrats) erstreckt und eine „vertikale“ Ausdehnung kann als eine Ausdehnung entlang einer Richtung senkrecht zur seitlichen Richtung bezeichnet werden (z.B. eine Ausdehnung senkrecht zur Hauptbearbeitungsfläche eines Substrats).The term "sideways", which is used to refer to the "lateral" expansion of a structure (or a substrate, a wafer or a carrier), or "sideways" next to, can mean an expansion or a positional relationship along a surface a substrate, a wafer or a carrier. This means that a surface of a substrate (eg a surface of a carrier or a surface of a wafer) can serve as a reference, which is generally referred to as the main processing surface of the substrate (or the main processing surface of the carrier or wafer). Furthermore, the term "width" used with respect to a "width" of a structure (or a structural element) can be used here to mean the lateral extent of a structure. Furthermore, the term "height" used with respect to a height of a structure (or a structural element) is used here to mean an expansion of a structure along a direction perpendicular to the surface of a substrate (eg perpendicular to the main machining surface of a substrate). The term "thickness" used in relation to a "thickness" of a layer can be used here to mean the spatial extent of the layer perpendicular to the surface of the support (of the material) on which the layer is deposited , If the surface of the overlay is parallel to the surface of the substrate (eg, the main machining surface), the "thickness" of the layer deposited on the overlay can be the same as the height of the layer. Furthermore, a "vertical" structure may be referred to as a structure that extends in a direction perpendicular to the lateral direction (eg perpendicular to the main machining surface of a substrate) and a "vertical" extent may be referred to as an extension along a direction perpendicular to the lateral direction (eg an extension perpendicular to the main processing surface of a substrate).
Der Begriff „Bilden“ in Hinblick auf eine Schicht, ein Material oder ein Gebiet kann sich auf ein Positionieren, Anordnen oder Abscheiden der Schicht, des Materials oder des Gebiets beziehen. Ein Verfahren zum Bilden z.B. einer Schicht, eines Materials, eines Gebiets, usw., kann verschiedene Abscheidungsverfahren enthalten, welche unter anderen sein können: chemische Dampfphasenabscheidung, physikalische Dampfphasenabscheidung (z.B. für dielektrische Materialien), Elektroabscheidung (auch als Elektroplattieren bezeichnet, z.B. für Metalle oder Metalllegierungen) oder Rotationsbeschichten (z.B. für fluide Materialien). Im Allgemeinen kann eine Dampfphasenabscheidung durch Sputtern, Laserablation, Lichtbogenverdampfen oder Wärmeverdampfen durchgeführt werden. Ein Verfahren zum Bilden von Metallen kann Metallplattieren, z.B. Galvanisieren oder chemisches Plattieren enthalten.The term "forming" with respect to a layer, material or area can refer to positioning, arranging or depositing the layer, material or area. A method of forming e.g. a layer, a material, an area, etc., can contain various deposition processes, which can be among others: chemical vapor deposition, physical vapor deposition (e.g. for dielectric materials), electrodeposition (also known as electroplating, e.g. for metals or metal alloys) or spin coating (e.g. for fluid materials). In general, vapor phase deposition can be carried out by sputtering, laser ablation, arc evaporation or heat evaporation. A method of forming metals can include metal plating, e.g. Electroplating or chemical plating included.
Der Begriff „Bilden“ in Hinblick auf eine Schicht, ein Material oder ein Gebiet kann auch eine chemische Reaktion oder Herstellung einer chemischen Zusammensetzung enthalten, wo z.B. zumindest ein Teil der Schicht, des Materials oder des Gebiets durch eine Umformung eines Satzes chemischer Substanzen in die chemische Zusammensetzung gebildet wird. „Bildung“ kann zum Beispiel eine Änderung der Positionen von Elektronen durch Brechen oder Bilden chemischer Bindungen zwischen Atomen das Satzes chemischer Substanzen enthalten. „Bildung“ kann ferner eine Oxidation und Reduktion, Komplexbildung, Ausfällung, eine Säure-Base-Reaktion, eine Festkörperreaktion, ein Substituieren oder Dotieren, ein Hinzufügen und Eliminieren, eine Diffusion oder eine photochemische Reaktion enthalten. „Bildung“ kann zum Beispiel die chemischen und physikalischen Eigenschaften des Satzes chemischer Substanzen ändern, die chemisch den Teil der Schicht, des Materials oder des Gebiets bilden, die unter anderen elektrische Leitfähigkeit, Phasenzusammensetzung, optische Eigenschaften usw. sein können. „Bildung“ kann zum Beispiel das Auftragen eines chemischen Reagens auf eine Stammverbindung enthalten, um die chemischen und physikalischen Eigenschaften der Stammverbindung zu ändern.The term "forming" with respect to a layer, a material or an area can also include a chemical reaction or production of a chemical composition, where e.g. at least part of the layer, material or area is formed by reshaping a set of chemical substances into the chemical composition. For example, "formation" can include changing the positions of electrons by breaking or forming chemical bonds between atoms of the set of chemical substances. "Formation" may also include oxidation and reduction, complex formation, precipitation, an acid-base reaction, a solid state reaction, substitution or doping, addition and elimination, diffusion or a photochemical reaction. For example, "education" can change the chemical and physical properties of the set of chemical substances that chemically form part of the layer, material, or area, which may include electrical conductivity, phase composition, optical properties, etc. For example, "education" can include applying a chemical reagent to a parent compound to change the chemical and physical properties of the parent compound.
Gemäß verschiedenen Ausführungsformen kann ein Halbleiterchip von einem Wafer durch Entfernen von Material von einem Sägeschlitzgebiet des Wafers vereinzelt werden (auch bezeichnet als Zertrennen oder Schneiden des Wafers). Zum Beispiel kann eine Materialentfernung von dem Sägeschlitzgebiet des Wafers durch Ritzen und Brechen, Spalten, Zertrennen mit einer Klinge oder mechanisches Sägen (z.B. unter Verwendung einer Säge) erfolgen. Mit anderen Worten, der Halbleiterchip kann durch einen Wafer-Zertrennungsprozess vereinzelt werden. Nach dem Wafer-Zertrennungsprozess kann der Halbleiterchip elektrisch angeschlossen und, z.B. durch Formmaterialien, in einen Chip-Träger (auch bezeichnet als ein Chip-Gehäuse) eingekapselt werden, der dann zur Verwendung in elektronischen Vorrichtungen, wie Computern, geeignet ist. Zum Beispiel kann der Halbleiterchip an einen Chip-Träger durch Drähte gebondet werden und der Chip-Träger kann auf eine gedruckte Leiterplatte gelötet werden.According to various embodiments, a semiconductor chip can be diced from a wafer by removing material from a saw slot area of the wafer (also referred to as dicing or cutting the wafer). For example, material removal from the saw slot area of the wafer can be done by scribing and breaking, splitting, cutting with a blade, or mechanical sawing (e.g. using a saw). In other words, the semiconductor chip can be diced by a wafer dicing process. After the wafer dicing process, the semiconductor chip can be electrically connected and, e.g. by molding materials, encapsulated in a chip carrier (also referred to as a chip package) which is then suitable for use in electronic devices such as computers. For example, the semiconductor chip can be bonded to a chip carrier by wires and the chip carrier can be soldered to a printed circuit board.
Gemäß verschiedenen Ausführungsformen kann ein Halbleiterchip einen Halbleiterkörper enthalten, der aus Halbleitermaterialien verschiedener Arten besteht, einschließlich eines Halbleiters der Gruppe IV (z.B. Silizium oder Germanium), eines Verbindungshalbleiters, z.B. eines Verbindungshalbleiters der Gruppe III-V (z.B. Galliumarsenid) oder anderer Arten, einschließlich zum Beispiel Halbleiter der Gruppe III, Halbleiter der Gruppe V oder Polymere. In einer Ausführungsform besteht der Halbleiterkörper aus Silizium (dotiert oder undotiert), in einer alternativen Ausführungsform ist der Halbleiterkörper ein Silizium-auf-Isolator (SOI) Wafer. Als Alternative kann jedes andere geeignete Halbleitermaterial für den Halbleiterkörper verwendet werden, zum Beispiel Halbleiterverbindungsmaterial wie Galliumphosphid (GaP), Indiumphosphid (InP), aber auch jedes geeignete ternäre Halbleiterverbindungsmaterial oder quaternäre Halbleiterverbindungsmaterial wie Indiumgalliumarsenid (InGaAs).According to various embodiments, a semiconductor chip may include a semiconductor body made of semiconductor materials of various types, including a Group IV semiconductor (e.g. silicon or germanium), a compound semiconductor, e.g. a Group III-V compound semiconductor (e.g., gallium arsenide) or other types including, for example, Group III semiconductors, Group V semiconductors, or polymers. In one embodiment, the semiconductor body consists of silicon (doped or undoped), in an alternative embodiment the semiconductor body is a silicon-on-insulator (SOI) wafer. Alternatively, any other suitable semiconductor material can be used for the semiconductor body, for example semiconductor connection material such as gallium phosphide (GaP), indium phosphide (InP), but also any suitable ternary semiconductor connection material or quaternary semiconductor connection material such as indium gallium arsenide (InGaAs).
Gemäß verschiedenen Ausführungsformen kann ein Halbleiterchip ferner eine Passivierungsschicht zum Schutz des Halbleiterkörpers des Halbleiterchips vor Umwelteinflüssen, z.B. Oxidation, enthalten. Die Passivierungsschicht kann ein Metalloxid, ein Oxid des Halbleiterkörpers, z.B. Siliziumoxid, ein Nitrid, z.B. Siliziumnitrid, ein Polymer, z.B. Benzocyclobuten (BCB) oder Polyimid (PI), ein Harz, einen Fotolack oder ein dielektrisches Material enthalten.According to various embodiments, a semiconductor chip can furthermore contain a passivation layer for protecting the semiconductor body of the semiconductor chip from environmental influences, for example oxidation. The passivation layer can be a metal oxide, contain an oxide of the semiconductor body, for example silicon oxide, a nitride, for example silicon nitride, a polymer, for example benzocyclobutene (BCB) or polyimide (PI), a resin, a photoresist or a dielectric material.
Gemäß verschiedenen Ausführungsformen kann ein Halbleiterchip einen Dichtungsring zum elektrischen Erden des Halbleiterkörpers des Halbleiterchips enthalten. Der Dichtungsring kann einen elektrischen Leiter (Power-Metall) enthalten, der auf dem Halbleiterkörper verläuft und elektrisch an eine Leitungsstruktur im Halbleiterkörper angeschlossen ist. Die Leitungsstruktur kann ein Metall oder eine Metalllegierung enthalten, die sich in den Halbleiterkörper erstreckt. Ferner kann der Dichtungsring eine Schutzstruktur, z.B. eine Deckschicht, die Imid enthält, enthalten.According to various embodiments, a semiconductor chip can contain a sealing ring for electrically grounding the semiconductor body of the semiconductor chip. The sealing ring can contain an electrical conductor (power metal) which runs on the semiconductor body and is electrically connected to a line structure in the semiconductor body. The line structure may include a metal or a metal alloy that extends into the semiconductor body. Furthermore, the sealing ring can have a protective structure, e.g. a cover layer containing imide.
Gemäß verschiedenen Ausführungsformen kann ein Metall ein Element der folgenden Gruppe von Elementen enthalten: Auminium, Kupfer, Nickel, Magnesium, Chrom, Eisen, Zink, Zinn, Gold, Silber, Iridium, Platin oder Titan. Gemäß verschiedenen Ausführungsformen kann eine Metalllegierung ein Element oder mehr als ein Element der Gruppe von Elementen enthalten. Zum Beispiel kann eine Metalllegierung eine intermetallische Verbindung, z.B. eine intermetallische Verbindung von Gold und Aluminium, eine intermetallische Verbindung von Kupfer und Aluminium, eine intermetallische Verbindung von Kupfer und Zink („Messing“) oder eine intermetallische Verbindung von Kupfer und Zinn („Bronze“) enthalten.According to various embodiments, a metal can contain an element from the following group of elements: aluminum, copper, nickel, magnesium, chromium, iron, zinc, tin, gold, silver, iridium, platinum or titanium. According to various embodiments, a metal alloy may contain one element or more than one element from the group of elements. For example, a metal alloy can be an intermetallic compound, e.g. contain an intermetallic compound of gold and aluminum, an intermetallic compound of copper and aluminum, an intermetallic compound of copper and zinc ("brass") or an intermetallic compound of copper and tin ("bronze").
Gemäß verschiedenen Ausführungsformen kann ein Halbleiterchip eine aktive Chip-Fläche enthalten. Die aktive Chip-Fläche kann in einem Teil des Halbleiterkörpers (mit anderen Worten, einem Halbleiter-Body-Gebiet) angeordnet sein und kann einen oder mehrere Transistoren, Widerstände und Kondensatoren enthalten, die zum Durchführen von Rechnungs- oder Speicheroperationen gestaltet sind. Die aktive Chip-Fläche kann einige Mikrometer dick sein und kann sich entlang einer oberen Seite des Halbleiterkörpers erstrecken. Mit anderen Worten, die aktive Chip-Fläche kann Teil eines Halbleiter-Body-Gebiets sein oder kann sich auf ein Halbleiter-Body-Gebiet beziehen. Unter der aktiven Chip-Fläche kann sich ein Bodenteil des Halbleiter-Body-Gebiets erstrecken. Der Bodenteil des Halbleiterkörpers (auch bezeichnet als Basisschicht) kann dicker sein als die aktive Chip-Fläche, z.B. einige hundert Mikrometer dick sein, und kann sich entlang einer Bodenseite des Halbleiterkörpers erstrecken.According to various embodiments, a semiconductor chip may include an active chip area. The active chip area may be located in part of the semiconductor body (in other words, a semiconductor body region) and may include one or more transistors, resistors and capacitors that are designed to perform arithmetic or memory operations. The active chip area can be a few micrometers thick and can extend along an upper side of the semiconductor body. In other words, the active chip area can be part of a semiconductor body region or can relate to a semiconductor body region. A bottom part of the semiconductor body region can extend under the active chip area. The bottom part of the semiconductor body (also referred to as the base layer) can be thicker than the active chip area, e.g. several hundred micrometers thick, and may extend along a bottom side of the semiconductor body.
Der Halbleiterchip
Während der Bearbeitung des Halbleiterchips
Die Länge eines Chip-Risses
Ein herkömmliches Screening-Verfahren zum elektrischen Erfassen einer Ausbreitung eines Chip-Risses
Ein Anwenden eines Stresstests kann möglicherweise unzureichend sein, z.B. kann eine Testdauer zu kurz sein, um eine Chip-Rissausbreitung
Neben Chip-Rissen
Ein herkömmlicher Risssensor
Mit anderen Worten, ein unerkannter Riss
Gemäß verschiedenen Ausführungsformen kann das Halbleiter-Body-Gebiet
Gemäß verschiedenen Ausführungsformen kann die kapazitive Struktur
Gemäß verschiedenen Ausführungsformen kann eine Ausdehnung von der ersten Oberfläche
Gemäß verschiedenen Ausführungsformen kann die kapazitive Struktur
Gemäß verschiedenen Ausführungsformen kann die kapazitive Struktur
Gemäß verschiedenen Ausführungsformen kann das elektrisch isolierende Gebiet
Gemäß verschiedenen Ausführungsformen kann ein Chip-Riss
Das erste Elektrodengebiet
Eine kapazitive Struktur
Gemäß verschiedenen Ausführungsformen kann die kapazitive Struktur
Gemäß verschiedenen Ausführungsformen kann ein Gebiet, z.B. das erste oder das zweite Elektrodengebiet
Die kapazitive Struktur
Alternativ kann gemäß verschiedenen Ausführungsformen die Messschaltung
Mit anderen Worten, die Messschaltung
Ein Layout der Messschaltung
Wie in
Gemäß verschiedenen Ausführungsformen kann die Messschaltung
Ferner kann der erste Steckverbinder
Ein Chip-Riss, der sich in die kapazitive Struktur
Gemäß verschiedenen Ausführungsformen können das erste Signal und das zweite Signal Teil eines Watchdog-Signals sein, das die Messschaltung
Gemäß verschiedenen Ausführungsformen kann ein Halbleiterchip Teil eines Wafers
Gemäß verschiedenen Ausführungsformen kann die kapazitive Struktur
Ebenso kann ein Halbleiterchip gemäß verschiedenen Ausführungsformen mehrere kapazitive Strukturen enthalten, wobei jede kapazitive Struktur der mehreren kapazitiven Strukturen zumindest teilweise zumindest ein Halbleiter-Body-Gebiet umgeben kann.Likewise, according to various embodiments, a semiconductor chip can contain a plurality of capacitive structures, wherein each capacitive structure of the plurality of capacitive structures can at least partially surround at least one semiconductor body region.
Gemäß verschiedenen Ausführungsformen kann eine erste kapazitive Struktur (z.B.
Der Halbleiterchip
Der Graben
Gemäß verschiedenen Ausführungsformen kann sich der Graben
Gemäß verschiedenen Ausführungsformen kann ein Dotierungsmaterial
Gemäß verschiedenen Ausführungsformen ist „zumindest im Wesentlichen gefüllt“ so zu verstehen, dass ein Teil eines Innenvolumens eines Hohlraums, einer Vertiefung oder eines Grabens mit einem Material gefüllt ist, z.B. mehr als etwa 70% des Innenvolumens, z.B. mehr als etwa 80%, z.B. mehr als etwa 90%, z.B. etwa 100%.According to various embodiments, “at least essentially filled” is to be understood to mean that part of an inner volume of a cavity, a depression or a trench is filled with a material, e.g. more than about 70% of the interior volume, e.g. more than about 80%, e.g. more than about 90%, e.g. about 100%.
Das Dotierungsmaterial
Das Dotierungsmittel kann zum Verändern der elektrischen Eigenschaften der Seitenwand
Zum Beispiel kann das Dotierungsmaterial
Alternativ kann ein Bilden des Halbleiters vom ersten Dotierungstyp
Ferner kann ein Füllmaterial
Ferner kann ein Halbleiter vom zweiten Dotierungstyp
Gemäß verschiedenen Ausführungsformen kann der Halbleiter vom zweiten Dotierungstyp
Ein Riss, der sich in das Verarmungsgebiet (elektrisch isolierendes Gebiet
Beispielsweise kann gemäß verschiedenen Ausführungsformen der Halbleiter vom ersten Dotierungstyp
Ferner kann ein erstes Kontaktpad
Während der Bearbeitung des Halbleiterchips
Gemäß verschiedenen Ausführungsformen kann die Dicke des Halbleiterkörpers
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip
Gemäß verschiedenen Ausführungsformen können die Tiefe des Grabens
Gemäß verschiedenen Ausführungsformen kann die Dicke des Halbleiter-Body-Gebiets
Gemäß verschiedenen Ausführungsformen kann die zweite Oberfläche
Es kann ein Graben
Alternativ kann gemäß verschiedenen Ausführungsformen das elektrisch isolierende Material
Gemäß verschiedenen Ausführungsformen kann ein elektrisch leitendes Material
Ferner kann ein erstes Kontaktpad
Mit anderen Worten, das erste Elektrodengebiet
Es kann ein Graben
Ferner kann ein elektrisch isolierendes Material
Gemäß verschiedenen Ausführungsformen kann der Halbleiterkörper
In einer anderen Ausführungsform kann ein zweites elektrisch leitendes Material
Ferner können das erste elektrisch leitende Material
Für die Vereinzelung des Halbleiterchips
Nach dem Prozess
Gemäß verschiedenen Ausführungsformen kann eine kapazitive Struktur
Mit anderen Worten, die kapazitive Struktur
Zur Bildung der kapazitiven Struktur
Ferner kann ein elektrisch leitendes Material
In einigen Ausführungsformen kann die kapazitive Struktur
Gemäß verschiedenen Ausführungsformen kann ein erstes elektrisches Kontaktpad
Das elektrisch leitende Material
Wenn sich ein Chip-Riss
In einer anderen Ausführungsform kann ein Halbleiterchip
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip
Die kapazitive Struktur
Ein Chip-Riss
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip
Die untere Seite
Gemäß verschiedenen Ausführungsformen kann die elektrisch isolierende Schicht
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip
Gemäß verschiedenen Ausführungsformen kann eine kapazitive Struktur
Gemäß verschiedenen Ausführungsformen kann ein Verfahren zur Bearbeitung eines Wafers
Gemäß verschiedenen Ausführungsformen kann das Verfahren ferner ein Bilden einer kapazitiven Struktur
Gemäß verschiedenen Ausführungsformen kann die kapazitive Struktur
Gemäß verschiedenen Ausführungsformen kann das Verfahren ferner ein Schneiden des Wafers
Mit anderen Worten, die mehreren Elektrodengebiete
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip
Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip
Beispielsweise funktioniert die kapazitive Struktur
Gemäß verschiedenen Ausführungsformen können einerseits komplizierte Stresstests, z.B. Beschleunigungstests für ein frühes Versagen, z.B. Einbrennen, nicht notwendig sein, während andererseits eine Erfassungszuverlässigkeit gemäß verschiedenen Ausführungsformen im Vergleich zu herkömmlichen Verfahren zum Erfassen von Chip-Rissen
Ein Graben mit einer Seitenwand
Gemäß verschiedenen Ausführungsformen kann ein elektrisch isolierendes Gebiet
Gemäß verschiedenen Ausführungsformen kann der erste Graben
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsgebiet
Daher kann das Rissabsorptionsgebiet
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsmaterial
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsmaterial
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsmaterial
Gemäß verschiedenen Ausführungsformen kann sich das Rissabsorptionsgebiet
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsmaterial
Das erste Elektrodengebiet
Gemäß verschiedenen Ausführungsformen können das erste Elektrodengebiet
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsmaterial
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsmaterial
Gemäß verschiedenen Ausführungsformen kann das Rissabsorptionsmaterial
Gemäß verschiedenen Ausführungsformen kann das erste Elektrodengebiet im Graben gebildet sein, z.B. im Graben abgeschieden sein (z.B. ähnlich
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