Die vorliegende Erfindung ist eine Weiterentwicklung der in der US 2013/0099294 A1 beschriebenen Lehre. Auf diese Anmeldung wird Bezug genommen.The present invention is a further development of the US 2013/0099294 A1 described doctrine. This application is referred to.
HINTERGRUNDBACKGROUND
Um die Leistung von Metall-Oxid-Halbleiter(MOS)-Vorrichtungen zu verbessern, können Spannungen in die Kanalbereiche der MOS-Vorrichtung eingebracht werden, um die Trägermobilität zu erhöhen. Allgemein ist es erstrebenswert, eine Zugspannung in den Kanalbereich einer n-Typ MOS(''NMOS)-Vorrichtung in einer Source-to-Drain Richtung einzubringen und eine Druckspannung in den Kanalbereich einer p-Typ MOS(''PMOS)-Vorrichtung in einer Source-to-Drain Richtung einzubringen. Techniken zur Erhöhung der Spannungen in MOS-Vorrichtung werden daher erforscht.In order to improve the performance of metal-oxide-semiconductor (MOS) devices, voltages may be introduced into the channel regions of the MOS device to increase carrier mobility. In general, it is desirable to introduce a tensile stress into the channel region of an n-type MOS (n 'NMOS) device in a source-to-drain direction and a compressive strain into the channel region of a p-type MOS ("PMOS) device in FIG to introduce a source-to-drain direction. Techniques for increasing the voltages in MOS device are therefore being explored.
KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS
Aspekte der vorliegenden Offenbarung werden am besten durch die folgende detaillierte Beschreibung verstanden, wenn diese mit den begleitenden Figuren gelesen wird. Es wird angemerkt, dass in Übereinstimmung mit der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale willkürlich zur Schaffung von Klarheit in der Besprechung vergrößert oder verkleinert sein. Die Ausführungsformen der 1 bis 12 sind grundsätzlich in der US 2013/0099294 A1 beschrieben. Eine Neigung der Versetzungsebene und eine Verwendung von Wasserstoff als Prozessgas sind darin jedoch nicht angesprochen.Aspects of the present disclosure are best understood from the following detailed description when read with the accompanying figures. It is noted that in accordance with standard industry practice, various features are not drawn to scale. In fact, the dimensions of the various features can be arbitrarily increased or decreased to provide clarity in the meeting. The embodiments of the 1 to 12 are basically in the US 2013/0099294 A1 described. A tendency of the dislocation level and a use of hydrogen as a process gas are not addressed therein.
1 stellt eine Draufsicht eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) dar; 1 FIG. 12 illustrates a top view of a metal oxide semiconductor field effect transistor (MOSFET); FIG.
2 bis einschließlich 11 sind Querschnittsansichten von Zwischenstufen in der Herstellung des MOSFETs gemäß verschiedener Ausgestaltungen zur Erläuterung des Hintergrunds der Erfindung; 2 until finally 11 FIG. 15 are cross-sectional views of intermediate stages in the fabrication of the MOSFET according to various embodiments for explaining the background of the invention; FIG.
12 ist ein Ablaufdiagramm gemäß einem Beispiel; 12 Fig. 10 is a flowchart according to an example;
13 bis einschließlich 21C sind Querschnittsansichten von Zwischenstufen in der Herstellung von MOSFETs gemäß Ausführungsformen der Erfindung. 13 until finally 21C FIG. 12 are cross-sectional views of intermediate stages in the fabrication of MOSFETs according to embodiments of the invention. FIG.
DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung unterschiedlicher Merkmale der Erfindung bereit. Besondere Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Wahrung zu vereinfachen. Diese sind natürlich bloße Beispiele und verstehen sich nicht als beschränkend. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der Beschreibung, welche folgt, auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder Buchstaben in verschiedenen Beispielen wiederholen. Diese Wiederholung ergibt sich aus Gründen der Vereinfachung und Deutlichkeit und erzwingt nicht aus sich selbst heraus eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.The following disclosure provides many different embodiments or examples for implementing various features of the invention. Specific examples of components and arrangements are described below to simplify the present invention. These are, of course, mere examples and are not to be construed as limiting. For example, the formation of a first feature over or on a second feature in the description that follows may also include embodiments in which additional features may be formed between the first and second features such that the first and second features are not in must be in direct contact. In addition, the present disclosure may repeat reference numerals and / or letters in various examples. This repetition arises for the sake of simplicity and clarity, and does not by itself impose a relationship between the various embodiments and / or configurations discussed.
Ferner können Begriffe mit räumlichem Bezug wie ”darunter liegend”, ”unterhalb”, ”niedriger”, ”darüber liegend”, ”oben” und Ähnliches hierin zur Erleichterung der Beschreibung verwendet werden, um ein Element oder Beziehungen eines Merkmals zu (einem) anderen Elementen) oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. Die Begriffe mit räumlichem Bezug tragen die Absicht in sich, unterschiedliche Ausrichtungen der Vorrichtung in Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, welche in den Figuren dargestellt ist, zu umfassen. Die Vorrichtung kann andersartig ausgerichtet sein (gedreht und 90° oder um andere Ausrichtungen) und die Deskriptoren mit räumlichem Bezug, welche hierin verwendet werden, können ihrerseits dementsprechend interpretiert werden.Further, terms such as "underlying," "below," "lower," "overlying," "above," and the like, may be used herein for ease of description to refer to one element or relationships of one feature to another Elements) or feature (s) to describe, as shown in the figures. The spatially related terms are intended to encompass different orientations of the device in use or operation in addition to the orientation illustrated in the figures. The device may be otherwise oriented (rotated and 90 ° or other orientations) and the spatially referenced descriptors used herein may themselves be interpreted accordingly.
Ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und das Verfahren des Ausbildens desselben werden in Übereinstimmung mit verschiedenen Ausführungsformen bereitgestellt. Die Zwischenstufen des Ausbildens des MOSFETs werden dargestellt. Die Variationen und der Betrieb der Ausführungsformen werden besprochen. Durch die verschiedenen Ansichten und veranschaulichenden Ausführungsformen hindurch werden gleiche Bezugsziffern eingesetzt, um gleiche Elemente zu bezeichnen.A metal oxide semiconductor field effect transistor (MOSFET) and the method of forming the same are provided in accordance with various embodiments. The intermediate stages of forming the MOSFET are shown. The variations and operation of the embodiments will be discussed. Throughout the various views and illustrative embodiments, like reference numerals are used to designate like elements.
1 stellt eine Draufsicht eines n-Typ MOSFET 100 zur Erläuterung des Hintergrunds der Erfindung dar. MOSFET 100 ist ein Tri-Gate-MOSFET (manchmal bekannt als ein FinFET) und umfasst wenigstens eine oder möglicherweise mehrere Halbleiter-Fins 20. Halbleiter-Fins 20 sind zueinander beabstandet, mit Isolierungsbereichen (welche Grabenisolations(STI)bereiche sein können) 24 dazwischen. Die Gate-Elektrode 22 ist auf einer Halbleiter-Fin 20 ausgebildet und bedeckt die oberen Oberflächen der Halbleiter-Fins 20. Die Gate-Elektrode 22 wickelt sich auch um die Seitenwände der Halbleiter-Fins 20. Bulk-aktive Bereiche 26 befinden sich an den gegenüberliegenden Enden der Halbleiter-Fins 20, wobei Bulk-aktive Bereiche 26A Abschnitte der Halbleiter-Fins 20 auf der linken Seite der Gate-Elektrode 22 verbinden. Bulk-aktive Bereiche 26B verbinden Abschnitte der Halbleiter-Fins 20 auf der rechten Seite der Gate-Elektrode 22. 1 FIG. 12 illustrates a plan view of an n-type MOSFET. FIG 100 to explain the background of the invention. MOSFET 100 is a tri-gate MOSFET (sometimes known as a FinFET) and includes at least one or possibly more semiconductor fins 20 , Semiconductor Fins 20 are to each other spaced, with isolation areas (which may be trench isolation (STI) areas) 24 between. The gate electrode 22 is on a semiconductor fin 20 formed and covers the upper surfaces of the semiconductor fins 20 , The gate electrode 22 also wraps around the sidewalls of the semiconductor fins 20 , Bulk-active areas 26 are located at the opposite ends of the semiconductor fins 20 , where bulk-active areas 26A Sections of the semiconductor fins 20 on the left side of the gate electrode 22 connect. Bulk-active areas 26B connect sections of the semiconductor fins 20 on the right side of the gate electrode 22 ,
Die 2 bis einschließlich 11 sind Querschnittsansichten von Zwischenstufen in der Herstellung von n-Typ MOSFET 100. Die Querschnittsansichten sind von der die Ebenen schneidenden Linie 2-2 in 1 aus aufgenommen. Mit Bezugnahme auf 2 wird ein Halbleitersubstrat 102 bereitgestellt und es werden STI-Bereiche 24 ausgebildet, um sich von der oberen Oberfläche des Halbleitersubstrats 102 in das Halbleitersubstrat 102 zu erstrecken. Das Halbleitersubstrat 102 kann ein Siliziumsubstrat, ein Silizium-Germaniumsubstrat sein oder kann andere Halbleitermaterialien wie III–V Verbundhalbleitermaterialien umfassen. Auf der Seitenwand der Gate-Elektrode 22 und der Gate-Elektrode 25 sind wahlweise Hauptversatzabstandhalter 30 ausgebildet. Hauptversatzabstandhalter 30 können aus einem dielektrischen Material wie Siliziumoxid ausgebildet sein, obwohl andere dielektrische Materialien wie Siliziumnitrid, Siliziumoxynitrid oder Ähnliches auch eingesetzt werden können. STI-Bereiche 24 umfassen Vertiefungen 36, welche durch Vertiefen der Abschnitte der STI-Bereiche 24, die dem Halbleitersubstrat 102 angefügt sind, ausgebildet sind. Dementsprechend weisen die STI-Bereiche 24 obere Oberflächen 24A und vertiefte obere Oberflächen 24B auf, wobei die vertieften oberen Oberflächen 24B niedriger als die oberen Oberflächen 24A sind. Die Abschnitte des Substrats 102, welche sich über vertieften oberen Oberflächen 24B befinden, bilden folglich Halbleiter-Fins 20 (Bezugnahme auf 1) und Bulk-Halbleiterbereiche 26A und 26B (1 Die Vertiefungen 36 können die Halbleiter-Fins 20 und die Bulk-Halbleiterbereiche 26A und 26B umschließen. Der Kanalbereich 23 wird folglich in Halbleitersubstrat 102 ausgebildet und liegt unter der Gate-Elektrode 22.The 2 until finally 11 FIG. 15 are cross-sectional views of intermediates in the fabrication of n-type MOSFET. FIG 100 , The cross-sectional views are from the plane intersecting lines 2-2 in FIG 1 taken out. With reference to 2 becomes a semiconductor substrate 102 provided and it will be STI areas 24 formed to from the upper surface of the semiconductor substrate 102 in the semiconductor substrate 102 to extend. The semiconductor substrate 102 may be a silicon substrate, a silicon germanium substrate, or may include other semiconductor materials such as III-V compound semiconductor materials. On the sidewall of the gate electrode 22 and the gate electrode 25 are optional main offset spacers 30 educated. Main offset spacer 30 may be formed of a dielectric material such as silicon oxide, although other dielectric materials such as silicon nitride, silicon oxynitride or the like may also be employed. STI regions 24 include pits 36 by deepening the sections of the STI areas 24 that the semiconductor substrate 102 are attached, are formed. Accordingly, the STI areas exhibit 24 upper surfaces 24A and recessed upper surfaces 24B on, with the recessed upper surfaces 24B lower than the upper surfaces 24A are. The sections of the substrate 102 extending over recessed upper surfaces 24B Consequently, semiconductor fins form 20 (With reference to 1 ) and bulk semiconductor regions 26A and 26B ( 1 The wells 36 can the semiconductor fins 20 and the bulk semiconductor regions 26A and 26B enclose. The channel area 23 becomes consequently in semiconductor substrate 102 formed and lies under the gate electrode 22 ,
Eine erste Präamorphisationsimplanation (PAI, manchmal auch als präamorphe Implantation bezeichnet), wie durch die Pfeile 32 symbolisiert, wird dann ausgeführt. In einigen Ausgestaltungen wird Silizium oder Germanium implantiert. In anderen Ausgestaltungen werden Edelgase wie Neon, Argon, Xenon und Radon implantiert. Die Präamorphisationsimplanation zerstört die Gitterstruktur des Halbleitersubstrats 102. Wenn Germanium implantiert wird, kann die Implantationsenergie zwischen ungefähr 25 keV und ungefähr 40 keV betragen und die Implantationsdosierung kann zwischen ungefähr 1E14/cm2 und ungefähr 1E15/cm2 hegen. Die Implantation kann ausgeführt werden, wenn sich das Halbleitersubstrat 102 auf einer Temperatur zwischen ungefähr –60°C und ungefähr –100°C befindet.A first preamorphisation implantation (PAI, sometimes referred to as premamorphic implantation), as indicated by the arrows 32 symbolizes, is then executed. In some embodiments, silicon or germanium is implanted. In other embodiments, noble gases such as neon, argon, xenon and radon are implanted. The preamorphization implantation destroys the lattice structure of the semiconductor substrate 102 , When germanium is implanted, the implantation energy may be between about 25 keV and about 40 keV, and the implant dosage may range between about 1E14 / cm 2 and about 1E15 / cm 2 . The implantation may be performed when the semiconductor substrate 102 is at a temperature between about -60 ° C and about -100 ° C.
Nach der ersten PAI werden freiliegende obere Abschnitte des Halbleitersubstrats 102, wobei diese Abschnitte die Halbleiter-Fins 20 und die Bulk-Halbleiterbereiche 26A und 26B umfassen, in einen amorphen Zustand als Ergebnis der PAI umgewandelt. PAI-Bereiche 40 werden so ausgebildet. In einer Ausgestaltung wird die Implantation vertikal durchgeführt. In einer anderen Ausgestaltung kann die Implantation mit Neigungswinkeln α, welche kleiner als ungefähr 20 Grad sein können, ausgeführt werden. Wenn die Neigungsimplantation ausgeführt wird, können zwei Neigungsimplantate ausgeführt werden und in entgegengesetzte Richtungen geneigt werden, wie durch die gestrichelten Pfeile 32 dargestellt.After the first PAI, exposed upper portions of the semiconductor substrate become 102 These sections are the semiconductor fins 20 and the bulk semiconductor regions 26A and 26B include, converted to an amorphous state as a result of the PAI. PAI areas 40 are trained like that. In one embodiment, the implantation is performed vertically. In another embodiment, the implantation may be performed at angles of inclination α which may be less than approximately 20 degrees. When the incline implantation is performed, two inclination implants may be performed and tilted in opposite directions, as indicated by the dashed arrows 32 shown.
Die Bodenoberfläche 40A der PAI-Bereiche 40 kann höher als die vertieften oberen Oberflächen 24B der STI-Bereiche 24 sein, um sicherzustellen, dass die Versetzungseinschnürlinien 48 (3) höher als die vertieften oberen STI-Oberflächen 24 sind. Wenn die Vertikalimplantation durchgeführt wird und wenn kein Versatzesabstandhalter 30 ausgebildet wird, können die inneren Kanten der PAI-Bereiche 40 im Wesentlichen mit den Kanten der Gate-Elektrode 22 gefluchtet sein (so dass der Abstand S1 im Wesentlichen gleich mit null nm ist). Alternativ können die PAI-Bereiche 40 von der jeweilig nächsten Kante der Gate-Elektrode 22 um den Abstand S1 beabstandet sein, welcher einen Wert ungleich null aufweist. Wenn andererseits die Neigungsimplantation durchgeführt wird, können die PAI-Bereiche 40 sich direkt unter die Gate-Elektrode 22 erstrecken oder auch nicht.The soil surface 40A the PAI areas 40 can be higher than the recessed top surfaces 24B the STI areas 24 to make sure the offset necklines 48 ( 3 ) higher than the recessed upper STI surfaces 24 are. If the vertical implantation is performed and if no offset spacer 30 can be formed, the inner edges of the PAI areas 40 essentially with the edges of the gate electrode 22 be aligned (so that the distance S1 is substantially equal to zero nm). Alternatively, the PAI ranges 40 from the respective nearest edge of the gate electrode 22 be spaced apart by the distance S1, which has a value not equal to zero. On the other hand, if the tilt implantation is performed, the PAI areas can 40 directly under the gate electrode 22 extend or not.
3 stellt die Ausbildung einer ersten vorgespannten oder gestreckten (engl.: strained) Begrenzungsschicht 42 dar. Die Materialien der vorgespannten Begrenzungsschicht 42 können Siliziumnitrid, Titaniumnitrid, Oxynitrid, Oxid, SiGe, SiC, SiON und Kombinationen davon umfassen. Die vorgespannte Begrenzungsschicht 42 kann eine inhärente Zugspannung aufweisen. Der Ausbildungsvorgang ist eingestellt, um die Belastung auf einen gewünschten Wert zu verändern. In einigen Ausgestaltungen umfasst die vorgespannte Begrenzungsschicht 42 eine einzelne Schicht. In anderen Ausgestaltungen kann die vorgespannte Begrenzungsschicht 42 eine Laminatstruktur mit mehrfachen Schichten aufweisen. 3 represents the formation of a first biased or strained boundary layer 42 dar. The materials of the biased boundary layer 42 may include silicon nitride, titanium nitride, oxynitride, oxide, SiGe, SiC, SiON, and combinations thereof. The prestressed boundary layer 42 may have an inherent tensile stress. The training process is set to change the load to a desired value. In some embodiments, the biased boundary layer includes 42 a single layer. In other embodiments, the biased boundary layer 42 have a laminate structure with multiple layers.
In den Prozessgasen zum Ausbilden der vorgespannten Begrenzungsschicht 42 tritt in diesen Ausgestaltungen kein Wasserstoff auf. Wenn zum Beispiel die vorgespannte Begrenzungsschicht 42 Siliziumnitrid umfasst, können die Prozessgase Silan (SiH4) (oder SiCl4) und Ammoniak (NH3) umfassen, während kein Wasserstoff oder im Wesentlichen kein Wasserstoff hinzugefügt wird. In der sich daraus ergebenden vorgespannten Begrenzungsschicht 42 ist kein Wasserstoff oder im Wesentlichen kein Wasserstoff enthalten. In the process gases for forming the biased boundary layer 42 Hydrogen does not occur in these embodiments. For example, if the biased boundary layer 42 Silicon nitride, the process gases may include silane (SiH 4 ) (or SiCl 4 ) and ammonia (NH 3 ) while no hydrogen or substantially no hydrogen is added. In the resulting biased boundary layer 42 There is no hydrogen or essentially no hydrogen.
Ein Tempern wird dann durchgeführt, zum Beispiel unter Verwendung von schneller thermischer Ausheilung (RTA), Temperaturspitzen-RTA-Ausheilung oder anderer Temperverfahren. In einer Ausgestaltung wird das Tempern unter Einsatz von Temperaturspitzen-RTA mit einer Glühtemperatur zwischen ungefähr 950°C und ungefähr 1050°C für beispielsweise ungefähr 3 ms bis 5 Sekunden durchgeführt. In alternativen Ausgestaltungen kann das Tempern unter Einsatz von Langzeit-RTA mit einer Glühtemperatur zwischen ungefähr 550°C und ungefähr 950°C für beispielsweise eine Dauer zwischen ungefähr zehn Sekunden und ungefähr 5 Minuten durchgeführt werden. Als Folge des Temperns sind die PAI-Bereiche 40 wie in 2 mit einer Memory-Spannung, welche von der vorgespannten Begrenzungsschicht 42 stammt, rekristallisiert. Dementsprechend kann das Halbleitersubstrat 102 eine Zugspannung auf den Kanalbereich 23 des erzielten MOSFET 100 ausüben, so dass der Antriebsstrom des MOSFETs 100 verbessert wird.Annealing is then performed, for example, using rapid thermal annealing (RTA), peak temperature RTA annealing, or other annealing techniques. In one embodiment, tempering is performed using temperature peak RTA with an annealing temperature of between about 950 ° C and about 1050 ° C for, for example, about 3 ms to 5 seconds. In alternative embodiments, annealing may be performed using long-term RTA with an annealing temperature of between about 550 ° C and about 950 ° C for, for example, a duration between about ten seconds and about 5 minutes. As a result of annealing, the PAI areas are 40 as in 2 with a memory voltage, which of the biased boundary layer 42 comes, recrystallized. Accordingly, the semiconductor substrate 102 a tensile stress on the channel area 23 of the achieved MOSFET 100 exercise, so that the drive current of the MOSFET 100 is improved.
Als Ergebnis des Temperns werden die Versetzungsebenen 46 ausgebildet. Obwohl in der Querschnittsansicht, gezeigt in 3, als Linien dargestellt, sind die Versetzungsebenen 46 Ebenen, welche sich in der Längsrichtung der Gate-Elektrode 22 erstrecken, welche auch die Y-Richtung in 1 ist. Die Bodenpunkte 48 der Versetzungsebenen 46 können höher sein als die vertieften oberen Oberflächen 24B der STI-Bereiche 24. Dies kann die Auswirkung der STI-Bereiche 24 minimieren, welche ungünstig Druckspannung auf den Kanal 23 ausüben. Die Bodenpunkte 48 formen Linien, welche sich in die Y-Richtung in I erstrecken und hierin in weiterer Folge als Einschnürlinien 48 bezeichnet werden.As a result of the annealing, the dislocation levels become 46 educated. Although in cross-sectional view, shown in FIG 3 , represented as lines, are the offset planes 46 Layers extending in the longitudinal direction of the gate electrode 22 which also includes the Y direction in 1 is. The ground points 48 the transfer levels 46 can be higher than the recessed top surfaces 24B the STI areas 24 , This may be the impact of the STI areas 24 minimize which unfavorable compressive stress on the channel 23 exercise. The ground points 48 Forms lines that are in the Y direction in I extend and hereinafter referred to as necking 48 be designated.
In einigen Ausgestaltungen bilden die Versetzungsebenen 46 einen Winkel β mit einer horizontalen Ebene parallel zu einer größten oberen oder untersten Oberfläche des Substrats 102. Der Winkel β kann im Bereich von ungefähr 45 Grad bis ungefähr 90 Grad liegen und kann zwischen ungefähr 50 Grad und ungefähr 60 Grad betragen. In einigen Ausgestaltungen beträgt der Winkel β ungefähr 55 Grad.In some embodiments, the offset levels form 46 an angle β with a horizontal plane parallel to a largest top or bottom surface of the substrate 102 , The angle β may be in the range of about 45 degrees to about 90 degrees and may be between about 50 degrees and about 60 degrees. In some embodiments, the angle β is about 55 degrees.
Als Nächstes wird mit Bezugnahme auf 4 ein Ätzschritt durchgeführt und die horizontalen Abschnitte der vorgespannten Begrenzungsschicht 42 werden entfernt, während einige der vertikalen Abschnitte der vorgespannten Begrenzungsschicht 42 zurückbleiben. Die verbleibenden Abschnitte der vorgespannten Begrenzungsschicht 42 werden als Versatzabstandhalter 49 hierin im Folgenden bezeichnet. Die Versatzabstandhalter 49 befinden sich auf den Seitenwänden der Hauptversatzseitenwandabstandhalter 30 oder auf den Seitenwänden der Gate-Elektrode 22, wenn die Hauptversatzseitenwandabstandhalter 30 nicht ausgebildet sind. Es wird angemerkt, dass die verbleibenden Abschnitte der vorgespannten Begrenzungsschicht 42 auch Abschnitte auf den Seitenwänden des Substrats 102 und den STI-Bereichen 24 miteinschließen können und dass diese Abschnitte nicht dargestellt sind.Next, referring to 4 an etching step is performed and the horizontal portions of the biased confinement layer 42 are removed while some of the vertical sections of the prestressed boundary layer 42 remain. The remaining sections of the prestressed boundary layer 42 be used as offset spacers 49 hereinafter referred to. The offset spacers 49 are located on the side walls of the main offset sidewall spacers 30 or on the sidewalls of the gate electrode 22 when the main offset sidewall spacers 30 are not trained. It is noted that the remaining portions of the biased boundary layer 42 also sections on the sidewalls of the substrate 102 and the STI areas 24 and that these sections are not shown.
5 stellt die Ausbildung der zweiten STI-Bereiche 50 durch eine zweite PAI-Implantation dar, wobei die PAI-Implantation unter Verwendung von Pfeilen 52 gezeigt ist. Die zweite PAI-Implantation wird durchgeführt, wobei die Versatzabstandhalter 49 einige der implantierten Elemente blockieren. Dementsprechend sind die inneren Kanten 50A der PAI-Bereiche 40 weiter Weg von der jeweiligen Gate-Elektrode 22 als die jeweiligen PAI-Bereiche 40 (2). Anders gesagt, ist der horizontale Abstand S2, welcher der Abstand zwischen den inneren Kanten der PAI-Bereiche 50 und der jeweils nächsten Kanten der Gate-Elektrode 22 ist, größer als der horizontale Abstand S1 in 2. Des Weiteren ist wenigstens ein Bodenabschnitt 46A jeder der Versetzungsebenen 46 nicht innerhalb der neu geformten PMI-Bereiche 50 angeordnet. Dies kann erzielt werden, indem die PMI-Bereiche 50 seichter als die Einschnürlinien 48 gemacht werden. Alternativ kann dies erzielt werden, indem Versatzabstandhalter 49 in der zweiten PAI eingesetzt werden, um die PAI-Bereiche 50 von der Gate-Elektrode 22 zu beabstanden, wie in 5 dargestellt. Die Kristallstruktur in den Abschnitten der Versetzungsebenen 46, welche die PAI-Bereiche 50 überlappen, sind zerstört, da die PAI-Bereiche 50 amorphe Bereiche sind. Die zweite PAI kann vertikal ausgeformt oder geneigt sein, wobei ein Neigungswinkel gleich dem oder kleiner als der Neigungswinkel α (2) der ersten PAI-Implantation verwendet wird. Dies kann sicherstellen, dass die nachfolgenden ausgebildeten Versetzungsebenen 56 (6) nicht die Versetzungsebenen 46 überlappen. Das implantierte Element kann aus ähnlichen verfügbaren Elementen ausgewählt sein, welche auch durch die erste PAI eingesetzt werden können. Wenn Germanium implantiert wird, kann die Implantationsenergie zwischen ungefähr 15 keV und ungefähr 50 keV betragen und die Implantationsdosierung kann zwischen ungefähr 1E14/cm2 und ungefähr 1E15/cm2 liegen. Die Implantation kann durchgeführt werden, wenn sich das Halbleitersubstrat 102 auf einer Temperatur zwischen ungefähr –60°C und ungefähr –100°C befindet. 5 represents the training of the second STI areas 50 by a second PAI implantation, wherein the PAI implantation using arrows 52 is shown. The second PAI implantation is performed using the offset spacers 49 block some of the implanted elements. Accordingly, the inner edges 50A the PAI areas 40 far away from the respective gate electrode 22 as the respective PAI areas 40 ( 2 ). In other words, the horizontal distance S2, which is the distance between the inner edges of the PAI regions 50 and the respective nearest edges of the gate electrode 22 is greater than the horizontal distance S1 in 2 , Furthermore, at least one bottom section 46A each of the transfer levels 46 not within the newly formed PMI areas 50 arranged. This can be achieved by the PMI areas 50 shallower than the necking lines 48 be made. Alternatively, this can be achieved by using offset spacers 49 be used in the second PAI to the PAI areas 50 from the gate electrode 22 to be spaced as in 5 shown. The crystal structure in the sections of the dislocation planes 46 which the PAI areas 50 overlap, are destroyed because the PAI areas 50 amorphous areas are. The second PAI may be vertically formed or inclined with an inclination angle equal to or smaller than the inclination angle α ( 2 ) of the first PAI implantation. This can ensure that the subsequent trained dislocation levels 56 ( 6 ) not the transfer levels 46 overlap. The implanted element may be selected from similar available elements which may also be employed by the first PAI. When germanium is implanted, the implantation energy may be between about 15 keV and about 50 keV and the implant dosage may be between about 1E14 / cm 2 and about 1E15 / cm 2 . The implantation can be performed when the semiconductor substrate 102 is at a temperature between about -60 ° C and about -100 ° C.
6 stellt die Ausbildung der zweiten vorgespannten Begrenzungsschicht 54 dar. Die Kandidatenmaterialien und die Ausbildungsverfahren der vorgespannten Begrenzungsschicht 54 können im Wesentlichen die gleichen sein wie jene, die zum Ausbilden der vorgespannten Begrenzungsschicht 42 eingesetzt werden. Nach der Ausbildung der vorgespannten Begrenzungsschicht 54 wird ein zweites Tempern durchgeführt. In ähnlicher Weise kann das zweite Tempern im Wesentlichen gleich dem ersten Tempern, gezeigt in 3, sein. Als ein Ergebnis des zweiten Temperns tritt in den PAI-Bereichen 50 Rekristallisation auf und die Versetzungsebenen 56 werden erzeugt. In der Zwischenzeit wachsen, da die Kristallstrukturen in den Bodenabschnitten 46A der Versetzungsebenen 46 durch die zweite PAI nicht zerstört wurden, die Kristallstrukturen in den zerstörten Abschnitten der Versetzungsebenen 46 im PMI-Bereich 50 nach, die wiederum in kristalline Bereiche umgewandelt werden. In der sich ergebenden Struktur wie in 6 bestehen zwei Versetzungsebenen 46 und 56 nebeneinander und sind parallel zueinander, wobei die Versetzungsebenen 56 an den äußeren Seiten der jeweiligen Versetzungsebenen 46 bestehen. Des Weiteren sind die Einschnürlinien 48 und 58 der jeweiligen Versetzungsebenen 46 und 56 höher als die vertieften oberen STI-Oberflächen 24B der STI-Bereiche 24. Anders gesagt, können die Einschnürlinien 48 und 58 höher als die Böden der jeweiligen Fins 20 sein, wobei die Fin-Böden auf demselben Niveau wie die vertieften STI-Oberflächen 24B der STI-Bereiche 24 liegen. 6 represents the formation of the second biased boundary layer 54 The candidate materials and the training methods of the prestressed boundary layer 54 may be substantially the same as those used to form the biased confinement layer 42 be used. After the formation of the prestressed boundary layer 54 a second annealing is performed. Similarly, the second anneal may be substantially equal to the first anneal shown in FIG 3 , be. As a result of the second tempering occurs in the PAI areas 50 Recrystallization on and the dislocation levels 56 are generated. In the meantime, grow because the crystal structures in the bottom sections 46A the transfer levels 46 were destroyed by the second PAI, the crystal structures in the destroyed sections of the dislocation planes 46 in the PMI area 50 which in turn are converted into crystalline areas. In the resulting structure as in 6 There are two levels of substitution 46 and 56 next to each other and are parallel to each other, with the offset planes 56 on the outer sides of the respective dislocation planes 46 consist. Furthermore, the necking lines 48 and 58 the respective transfer levels 46 and 56 higher than the recessed upper STI surfaces 24B the STI areas 24 , In other words, the necklines 48 and 58 higher than the floors of the respective fins 20 with the fin floors at the same level as the recessed STI surfaces 24B the STI areas 24 lie.
Als Nächstes, wie in 7 gezeigt, wird ein Ätzschritt durchgeführt, so dass die horizontalen Abschnitte der vorgespannten Begrenzungsschicht 54 entfernt werden, während einige vertikale Abschnitte der vorgespannten Begrenzungsschicht 54 auf dem Versatzabstandhalter 49 verbleiben, um die Versatzabstandhalter 59 auszubilden. In nachfolgenden Prozessschritten, wie gezeigt in 8, wird eine dritte PAI 62 durchgeführt, um dritte PAI-Bereiche 6o auszubilden. Die dritte PAI kann im Wesentlichen gleich der zweiten PAI in 5 sein. Wiederum weist jede der Versetzungsebenen 46 und 56 einen Bodenabschnitt auf, der nicht mit den PAI-Bereichen 60 überlappt ist, und die Kristallstruktur in den Bodenabschnitten der Versetzungsebenen 46 und 56 werden während der dritten PAI 62 nicht zerstört. Die Prozessdetails der dritten PAI 62 können im Wesentlichen die gleichen wie bei der zweiten PAI 52 (5) sein. Aufgrund des Hinzufügens der Versatzabstandhalter 49 und 59 sind die PAI-Bereiche 60 von der Gate-Elektrode 22 weiter entfernt als die PAI-Bereiche 50 (5), wobei der Abstand S3 größer ist als der Abstand S1 beziehungsweise der Abstand S2, wie in 2 und 5 gezeigt.Next, as in 7 an etching step is performed so that the horizontal portions of the biased boundary layer 54 are removed while some vertical sections of the prestressed boundary layer 54 on the offset spacer 49 remain to the offset spacers 59 train. In subsequent process steps, as shown in FIG 8th , becomes a third PAI 62 performed to third PAI areas 6o train. The third PAI can be essentially equal to the second PAI in 5 be. Again, each of the dislocation levels points 46 and 56 a bottom section that does not interfere with the PAI areas 60 is overlapped, and the crystal structure in the bottom portions of the dislocation planes 46 and 56 be during the third PAI 62 not destroyed. The process details of the third PAI 62 can be essentially the same as the second PAI 52 ( 5 ) be. Due to the addition of offset spacers 49 and 59 are the PAI areas 60 from the gate electrode 22 farther away than the PAI areas 50 ( 5 ), wherein the distance S3 is greater than the distance S1 or the distance S2, as in 2 and 5 shown.
Mit Bezugnahme auf 9 wird eine dritte vorgespannte Begrenzungsschicht 64 ausgebildet, gefolgt von einem dritten Temperschritt, um die Versetzungsebenen 66 auf den anderen Seiten der Versetzungsebenen 46 und 56 auszuformen. Ferner sind die Versetzungsebenen 46, 56 und 66 parallel zueinander. Die Einschnürlinien 68 der Versetzungsebenen 66 können höher sein als die vertieften oberen Oberflächen 24B der STI-Bereiche 24.With reference to 9 becomes a third biased boundary layer 64 followed by a third annealing step around the dislocation planes 66 on the other sides of the transfer levels 46 and 56 to mold. Further, the dislocation levels 46 . 56 and 66 parallel to each other. The necking lines 68 the transfer levels 66 can be higher than the recessed top surfaces 24B the STI areas 24 ,
Die Ausbildung der Versetzungsebenen 46, 56 und 66 kann eine Zunahme bei der Zugspannung im Kanalbereich 23 des MOSFETs Zoo verursachen. Die Ausbildung von mehr Versetzungsebenen kann verursachen, dass sich die Zugspannung weiter erhöht. Simulationen wurden durchgeführt, um das Verhältnis zwischen der Kanalspannung und der Anzahl der Versetzungsebenen in der MOS-Vorrichtung zu untersuchen. Die Ergebnisse zeigten an, dass die Kanalspannung der MOSFETs mit zwei Versetzungsebenen (auf jeder Seite der Gate-Elektrode 22) 1,5-mal die Kanalspannung von MOSFETs beträgt, welche eine Versetzungsebene besitzen, und die Kanalspannung der MOSFETs mit drei Versetzungsebenen 1,7-mal die Kanalspannung von MOSFETs mit zwei Versetzungsebenen beträgt. Daher kann das Ausbilden von mehr Versetzungsebenen wirksam die Kanalspannungen in den jeweiligen MOSFETs erhöhen.The training of the transfer levels 46 . 56 and 66 can be an increase in tension in the channel area 23 of the MOSFET Zoo. The formation of more dislocation planes can cause the tensile stress to further increase. Simulations were performed to examine the relationship between the channel voltage and the number of dislocation levels in the MOS device. The results indicated that the channel voltage of the MOSFETs had two dislocation levels (on each side of the gate 22 ) Is 1.5 times the channel voltage of MOSFETs having a dislocation plane and the channel voltage of the three-offset MOSFETs is 1.7 times the channel voltage of two-offset MOSFETs. Therefore, forming more dislocation levels can effectively increase the channel voltages in the respective MOSFETs.
2 bis einschließlich 9 veranschaulichen die Ausbildung eines MOSFETs mit drei Versetzungsebenen. Alternativ kann ein MOSFET zwei Versetzungsebenen oder mehr als drei Versetzungsebenen auf jeder Seite der Gate-Elektrode aufweisen. 2 until finally 9 illustrate the formation of a MOSFET with three dislocation levels. Alternatively, a MOSFET may have two dislocation planes or more than three dislocation planes on each side of the gate electrode.
Mit Bezugnahme auf 10 werden die vorgespannte Begrenzungsschicht 64 und die Versatzabstandhalter 49 und 59 entfernt. Das Entfernen der Versatzabstandhalter 49 und 59 kann durch Einsatz von H2PO4 durchgeführt werden, wenn die vorgespannte Begrenzungsschicht 64 und die Versatzabstandhalter 49 und 59 beispielsweise Siliziumnitrid enthalten. Die Source/Drain-Bereiche 110 werden ebenfalls durch eine Implantation ausgebildet. Ein Epitaxiewachstum kann dann durchgeführt werden, um eine epitaktische Halbleiterschicht 70 auf der oberen Oberfläche der Source/Drain-Bereiche 110 zu züchten. In einer Ausgestaltung umfasst die epitaktische Halbleiterschicht 70 Silizium, Silizium-Phosphor, Silizium-Carbon-Phosphor oder Ähnliches.With reference to 10 become the prestressed boundary layer 64 and the offset spacers 49 and 59 away. Removing the offset spacers 49 and 59 can be carried out by using H 2 PO 4 , when the prestressed boundary layer 64 and the offset spacers 49 and 59 For example, contain silicon nitride. The source / drain regions 110 are also formed by implantation. Epitaxial growth may then be performed to form an epitaxial semiconductor layer 70 on the upper surface of the source / drain regions 110 to breed. In one embodiment, the epitaxial semiconductor layer comprises 70 Silicon, silicon-phosphorus, silicon-carbon-phosphorus or the like.
Als Nächstes, wie in 11 gezeigt, wird eine Silizidation durchgeführt, um Silizidbereiche 72 auszubilden. In einer Ausgestaltung werden die oberen Abschnitte der epitaktischen Halbleiterschicht 70 in der Silizidation verbraucht, während die Bodenabschnitte der epitaktischen Halbleiterschicht 70 in der Silizidation nicht verbraucht werden. Dementsprechend sind die Bodenoberflächen der sich ergebenden Silizidbereiche 72 höher als die oberen Oberfläche des Kanalbereichs 23 des MOSFETs 100. Simulationsergebnisse haben angezeigt, dass, wenn die Bodenoberfläche der Silizidbereiche 72 höher ist als die obere Oberfläche des Kanalbereichs 23, der Antriebsstrom des MOSFETs 100 verbessert werden kann und die Verbesserung steigert sich, wenn die Bodenoberflächen der Silizidbereiche höher sind.Next, as in 11 silicidation is performed to silicide areas 72 train. In one embodiment, the upper portions of the epitaxial semiconductor layer 70 consumed in the silicidation, while the bottom portions of the epitaxial semiconductor layer 70 not be consumed in the silicidation. Accordingly, the bottom surfaces are the resulting silicide areas 72 higher than the upper surface of the channel area 23 of the MOSFET 100 , Simulation results have indicated that when the soil surface of the silicide areas 72 is higher than the upper surface of the channel area 23 , the drive current of the MOSFET 100 can be improved and the improvement increases when the bottom surfaces of the silicide areas are higher.
12 stellt einem beispielhaften Prozessablauf zum Ausbilden von Versetzungen dar. Zuerst werden die Hauptversatzabstandhalter ausgebildet (Schritt 120). Schritt 120 in 12 kann dem Schritt entsprechen, der in 2 gezeigt ist. Die erste Versetzungsausbildung wird dann durch die Schritte 122, 124 und 126 durchgeführt. In Schritt 122 wird eine präamorphe Implantation durchgeführt, gefolgt durch die Spannungsfilmablagerung und das Tempern zum Ausbilden der Versetzungen, wie in den Schritten 124 und 126 gezeigt. Die Schritte 122, 124 und 126 können den Schritten entsprechen, die in den 2 bis einschließlich 4 gezeigt sind. Als Nächstes wird der Spannungsfilm geätzt, um die Größe der Versatzabstandhalter zu erhöhen. Dieser Schritt kann dem Ätzschritt in 4 entsprechen. Eine zweite Versetzungsausbildung wird durch die Schritte 130, 132, 134 und 136 durchgeführt. In Schritt 130 wird eine zusätzliche präamorphe Implantation durchgeführt, gefolgt durch eine zusätzliche Spannungsfilmablagerung und ein zusätzliches Tempern zum Ausbilden von Versetzungen (Schritte 132 und 134). In Schritt 136 wird der zusätzliche Spannungsfilm geätzt, um die Größe der Versatzabstandhalter zu vergrößern. Die Schritte 130, 132, 134 und 136 können den Schritten entsprechen, die in 5 bis einschließlich 7 gezeigt sind. Die Schritte 130, 132, 134 und 136 können ein weiteres Mal oder eine Vielzahl von Malen wiederholt werden. Zum Beispiel stellen die Schritte, welche in 8 und 9 gezeigt sind, eine beispielhafte Wiederholung der Schritte 130, 132, 134 und 136 dar. Der Schritt 138 stellt das Entfernen der Spannungsfilme und wahlweiser Hauptversatzseitenwandabstandhalter dar. Der Schritt 138 kann dem beispielhaften Schritt entsprechen, welcher in 10 gezeigt ist. 12 FIG. 12 illustrates an example process flow for forming dislocations. First, the main offset spacers are formed (step 120 ). step 120 in 12 may correspond to the step in 2 is shown. The first dislocation training is then through the steps 122 . 124 and 126 carried out. In step 122 Pre-amorphous implantation is performed followed by stress-film deposition and annealing to form the dislocations as in the steps 124 and 126 shown. The steps 122 . 124 and 126 can correspond to the steps in the 2 until finally 4 are shown. Next, the stress film is etched to increase the size of the offset spacers. This step may be the etching step in 4 correspond. A second transfer education is through the steps 130 . 132 . 134 and 136 carried out. In step 130 additional pre-amorphous implantation is performed, followed by additional stress-film deposition and additional annealing to form dislocations (steps 132 and 134 ). In step 136 The additional voltage film is etched to increase the size of the offset spacers. The steps 130 . 132 . 134 and 136 can correspond to the steps in 5 until finally 7 are shown. The steps 130 . 132 . 134 and 136 can be repeated one more time or a plurality of times. For example, the steps that are in 8th and 9 are shown, an exemplary repetition of the steps 130 . 132 . 134 and 136 dar. The step 138 illustrates the removal of the tension films and optional main offset sidewall spacers. The step 138 may correspond to the exemplary step which in 10 is shown.
Die 13 bis einschließlich 21C stellen Querschnittsansichten von Zwischenstufen in der Ausbildung eines MOSFETs in Übereinstimmung mit Ausführungsformen der Erfindung dar. Außer wenn anders bestimmt, sind die Materialien und die Ausbildungsverfahren der Komponenten in diesen Ausführungsformen im Wesentlichen gleich ihren ähnlichen Komponenten, welche durch gleiche Bezugsziffern wie in den 1 bis einschließlich 12 gezeigten Ausführungsformen angezeigt werden. Die Details in Bezug auf den Ausbildungsprozess und die Materialien der Komponenten, gezeigt in 13 bis einschließlich 21C, können folglich in der Besprechung der Ausführungsformen, welche in den 1 bis einschließlich 12 gezeigt sind, gefunden werden.The 13 until finally 21C 12 illustrate cross-sectional views of interconnects in the formation of a MOSFET in accordance with embodiments of the invention. Except as otherwise stated, the materials and the methods of forming the components in these embodiments are substantially similar to their similar components, denoted by like reference numerals 1 until finally 12 shown embodiments are displayed. The details relating to the training process and the materials of the components, shown in 13 until finally 21C Thus, in the discussion of the embodiments which are incorporated in the 1 until finally 12 are shown.
Die anfänglichen Struktur- und Ausbildungsschritte dieser Ausführungsformen sind in Wesentlichen die gleichen, wie in 2 gezeigt, wo die PAI-Bereiche 40 ausgebildet werden. als Nächstes stellt 13 die Ausbildung einer ersten vorgespannten Begrenzungsschicht 42 dar. Die Materialien wie vorgespannter Begrenzungsschicht 42 können Siliziumnitrid, Titannitrid, Oxynitrid, SiGe, SiC, SiON und Kombinationen davon umfassen. Die vorgespannte Begrenzungsschicht 42 umfasst auch Wasserstoff zusätzlich zu anderen Materialien. Zum Beispiel kann die vorgespannte Begrenzungsschicht 42 ein wasserstoffhaltiges Siliziumnitrid, ein wasserstoffhaltiges Titannitrid, ein wasserstoffhaltiges Siliziumoxid, ein wasserstoffhaltiges Siliziumoxynitrid, ein wasserstoffhaltiges SiGe, ein wasserstoffhaltiges SiC, ein wasserstoffhaltiges SiON, Kombinationen davon oder Mehrfachschichten davon umfassen.The initial structure and formation steps of these embodiments are substantially the same as in FIG 2 shown where the PAI areas 40 be formed. next 13 the formation of a first prestressed boundary layer 42 dar. The materials such as prestressed boundary layer 42 may include silicon nitride, titanium nitride, oxynitride, SiGe, SiC, SiON, and combinations thereof. The prestressed boundary layer 42 also includes hydrogen in addition to other materials. For example, the biased boundary layer 42 a hydrogen-containing silicon nitride, a hydrogen-containing titanium nitride, a hydrogen-containing silica, a hydrogen-containing silicon oxynitride, a hydrogen-containing SiGe, a hydrogen-containing SiC, a hydrogen-containing SiON, combinations thereof, or multiple layers thereof.
In der Ausbildung der wasserstoffhaltigen, vorgespannten Begrenzungsschicht 42 umfassen die Prozessgase Wasserstoff (H2) zusätzlich zu anderen Prozessgasen. Zum Beispiel können, wenn die vorgespannte Begrenzungsschicht 42 Siliziumnitrid umfasst, die Prozessgase Silan (SiH4) (oder SiCl4), Ammoniak (NH3) und Wasserstoff umfassen. Die Ablagerungstemperatur kann zwischen ungefähr 400°C und ungefähr 500°C liegen. Die Prozessgase weisen einen Druck von ungefähr 1 torr bis ungefähr 15 torr auf. Die sich ergebende vorgespannte Begrenzungsschicht 42 weist folglich Wasserstoff in sich auf. In einigen beispielhaften Ausführungsformen ist die Flussrate von Wasserstoff höher als ungefähr 100 sccm in der Ablagerung der vorgespannten Begrenzungsschicht 42, um die Wasserstoffkonzentration in der wasserstoffhaltigen vorgespannten Begrenzungsschicht 42 zu erhöhen. In alternativen Ausführungsformen wird die vorgespannte Begrenzungsschicht 42 zuerst ausgebildet. Die vorgespannte Begrenzungsschicht 42 kann wasserstofffrei oder wasserstoffhaltig sein. Nach der Ausbildung der vorgespannten Begrenzungsschicht 42 wird ein zusätzlicher Diffusionsprozess durchgeführt, um (mehr) Wasserstoff in die vorgespannte Begrenzungsschicht 42 einzubringen und um die Wasserstoffkonzentration in der vorgespannten Begrenzungsschicht 42 weiter zu erhöhen. In der sich ergebenden wasserstoffhaltigen vorgespannten Begrenzungsschicht 42 kann die Wasserstoffkonzentration größer sein als ungefähr 1E19/cm3, größer als ungefähr 1E20/cm3 oder größer ungefähr 1E19/cm3.In the formation of the hydrogen-containing, biased boundary layer 42 The process gases include hydrogen (H 2 ) in addition to other process gases. For example, if the biased boundary layer 42 Silicon nitride comprising the process gases silane (SiH 4 ) (or SiCl 4 ), ammonia (NH 3 ) and hydrogen. The deposition temperature may be between about 400 ° C and about 500 ° C. The process gases have a pressure of about 1 torr to about 15 torr. The resulting biased boundary layer 42 thus has hydrogen in it. In some exemplary embodiments, the flow rate of hydrogen is greater than about 100 sccm in the biased confinement layer deposition 42 to the hydrogen concentration in the hydrogen-containing prestressed boundary layer 42 to increase. In alternative embodiments, the biased boundary layer 42 trained first. The prestressed boundary layer 42 may be hydrogen-free or hydrogen-containing. After the formation of the prestressed boundary layer 42 An additional diffusion process is performed to introduce (more) hydrogen into the biased confinement layer 42 and the concentration of hydrogen in the biased confinement layer 42 continue to increase. In the resulting hydrogen-containing biased confinement layer 42 For example, the hydrogen concentration may be greater than about 1E19 / cm 3 , greater than about 1E20 / cm 3, or greater than about 1E19 / cm 3 .
Dann wird ein Tempern durchgeführt, zum Beispiel unter Einsatz von RTA, Wärmespitzen-RTA-Tempern oder anderen Temperverfahren. Die Glühtemperatur kann zwischen ungefähr 400°C und ungefähr 500°C liegen. Das Tempern kann in einer Umgebung mit Prozessgasen wie O2, N2, H2 oder Ähnlichen durchgeführt werden. Die Prozessgase weisen einen Druck von ungefähr 1 torr bis ungefähr 15 torr auf. Zusätzlich wird beim Tempern die wasserstoffhaltige vorgespannte Begrenzungsschicht 42 ultraviolettem (UV) Licht ausgesetzt. Als Ergebnis des Temperns sind die PAI-Bereiche 40, wie in 2, mit einer Memory-Spannung, welche von der vorgespannten Begrenzungsschicht 42 erhalten wird, rekristallisiert. Dementsprechend kann das Halbleitersubstrat 102 eine Zugspannung auf den Kanalbereich 23 des sich ergebenden MOSFETs 100 ausüben, so dass der Antriebsstrom des MOSFETs 100 verbessert wird.Annealing is then performed, for example, using RTA, heat-tip RTA annealing, or other annealing techniques. The annealing temperature may be between about 400 ° C and about 500 ° C. The annealing may be performed in an environment of process gases such as O 2 , N 2 , H 2, or the like. The process gases have a pressure of about 1 torr to about 15 torr up. In addition, during annealing, the hydrogen-containing biased boundary layer 42 exposed to ultraviolet (UV) light. As a result of annealing, the PAI regions are 40 , as in 2 , with a memory voltage, which of the biased boundary layer 42 is obtained, recrystallized. Accordingly, the semiconductor substrate 102 a tensile stress on the channel area 23 the resulting MOSFET 100 exercise, so that the drive current of the MOSFET 100 is improved.
Als ein Ergebnis des Temperns sind die Versetzungsebenen 46 ausgebildet. In Übereinstimmung mit einigen Ausführungsformen gast aufgrund der Ausbildung der wasserstoffhaltigen vorgespannten Begrenzungsschicht 42 beim Tempern Wasserstoff von der wasserstoffhaltigen vorgespannten Begrenzungsschicht 42 aus. Das UV Licht, zum Beispiel, hilft beim Ausgasen. Dies verursacht, dass die Wachstumsraten des Solid Phase Epitaxial-Phase Regrowth (SPER) auf unterschiedlichen Kristallebenen unterschiedlich zu den Wachstumsraten in den Ausführungsformen in 3 sind. Zum Beispiel kann in den Ausführungsformen, gezeigt in 3, die Wachstumsrate der (100) Ebene des Halbleitersubstrats 102 größer sein als die Wachstumsrate der (110) Ebene des Halbleitersubstrats 102, was dazu führt, dass der Winkel β (3) der Versetzungsebenen 46 relativ groß ist, was ungefähr 55 Grad sein kann. In den Ausführungsformen, gezeigt in 13, ist die Wachstumsrate der (100) Ebene des Halbleitersubstrats 102 verringert, zum Beispiel, um geringer zu sein als die Wachstumsrate der (110) Ebene des Halbleitersubstrats 102, was einen Winkel γ (13) der Versetzungsebenen 46 relativ klein (kleiner als ungefähr 65 Grad) sein lässt. In einigen Ausführungsformen ist der Winkel γ kleiner als ungefähr 45 Grad und liegt im Bereich von 0 Grad bis ungefähr 45 Grad. Der Winkel γ kann auch im Bereich von ungefähr 20 Grad bis ungefähr 40 Grad liegen. In einigen beispielhaften Ausführungsformen beträgt der Winkel γ ungefähr 35 Grad. Vorteilhafterweise resultiert ein kleiner Winkel γ In einer höheren Spannung, die auf den Kanalbereich 23 ausgeübt wird. Dementsprechend ist es erstrebenswert, den Winkel γ der Versetzungsebenen 46 zu verringern.As a result of annealing, the dislocation levels are 46 educated. In accordance with some embodiments, guests due to the formation of the hydrogen-containing biased boundary layer 42 during annealing, hydrogen from the hydrogen-containing biased confinement layer 42 out. The UV light, for example, helps with outgassing. This causes the growth rates of the solid-phase epitaxial-phase regrowth (SPER) on different crystal planes to be different from those in the embodiments in 3 are. For example, in the embodiments shown in FIG 3 , the growth rate of the (100) plane of the semiconductor substrate 102 greater than the growth rate of the (110) plane of the semiconductor substrate 102 , which causes the angle β ( 3 ) of the transfer levels 46 is relatively large, which can be about 55 degrees. In the embodiments shown in FIG 13 , the growth rate is the (100) plane of the semiconductor substrate 102 decreases, for example, to be less than the growth rate of the (110) plane of the semiconductor substrate 102 , which is an angle γ ( 13 ) of the transfer levels 46 relatively small (less than about 65 degrees) leaves. In some embodiments, the angle γ is less than about 45 degrees and is in the range of 0 degrees to about 45 degrees. The angle γ may also be in the range of about 20 degrees to about 40 degrees. In some example embodiments, the angle γ is about 35 degrees. Advantageously, a small angle γ results in a higher stress on the channel region 23 is exercised. Accordingly, it is desirable to have the angle γ of the dislocation planes 46 to reduce.
Die Bodenpunkte 48 der Versetzungsebenen 46 können höher sein als die vertieften oberen Oberflächen 24B der STI-Bereiche 24. Dies kann den Einfluss der STI-Bereiche 24 minimieren, was ungünstigerweise eine Druckspannung auf Kanal 23 ausgeübt. Die Bodenpunkte 48 bilden Linien, welche sich in die Y Richtung in 1 erstrecken und hierin im Folgenden als Einschnürlinien 48 bezeichnet werden.The ground points 48 the transfer levels 46 can be higher than the recessed top surfaces 24B the STI areas 24 , This can affect the STI areas 24 minimize what unfavorably a compressive stress on channel 23 exercised. The ground points 48 form lines which are in the Y direction in 1 extend and hereinafter referred to as necking lines 48 be designated.
Als Nächstes wird ein Ätzschritt durchgeführt und die horizontalen Abschnitte der vorgespannten Begrenzungsschicht 42 werden entfernt, während einige der vertikalen Abschnitte der vorgespannten Begrenzungsschicht 42 erhalten bleiben, um die Versatzabstandhalter 49 auszubilden, wie in 14 gezeigt. Wiederum befinden sich die Versatzabstandhalter 49 auf den Seitenwänden der Hauptversatzseitenwandabstandhalter 30 oder auf den Seitenwänden der Gate-Elektrode 22, wenn die Hauptversatzseitenwandabstandhalter 30 nicht ausgebildet sind. Es wird angemerkt, dass die verbleibenden Abschnitte der vorgespannten Begrenzungsschicht 42 auch Abschnitte auf den Seitenwänden des Substrats 102 und den STI-Bereichen 24 umfassen können (oder nicht müssen) und diese Abschnitte nicht dargestellt sind.Next, an etching step and the horizontal portions of the biased boundary layer are performed 42 are removed while some of the vertical sections of the prestressed boundary layer 42 Preserve the offset spacers 49 train as in 14 shown. Again, there are the offset spacers 49 on the sidewalls the main offset sidewall spacers 30 or on the sidewalls of the gate electrode 22 when the main offset sidewall spacers 30 are not trained. It is noted that the remaining portions of the biased boundary layer 42 also sections on the sidewalls of the substrate 102 and the STI areas 24 may or may not include and these sections are not shown.
15 stellt die Ausbildung der zweiten PAI-Bereiche 50 durch eine zweite PAI-Implantation dar, wobei die PAI-Implantation unter Verwendung der Pfeile 52 angezeigt ist. Die zweite PAI-Implantation wird mit Versatzabstandhaltern 49 durchgeführt, welche einige der implantierten Elemente blocken. Dementsprechend befinden sich die inneren Kanten 50A der PAI-Bereiche 50 weiter von der jeweiligen Gate-Elektrode 22 entfernt als die jeweiligen PAI-Bereiche 40 (2). Anders gesagt, ist der horizontale Abstand S2 (15), welcher der Abstand zwischen den inneren Kanten der PAI-Bereiche 50 und den jeweils nächsten Kanten der Gate-Elektrode 22 ist, größer als der horizontale Abstand S1 in 2. Ferner ist wenigstens ein Bodenabschnitt 46A jeder der Versetzungsebenen 46 nicht innerhalb der neuen geformten PAI-Bereiche 50 angeordnet. Dies kann erzielt werden, indem die PAI-Bereiche 50 seichter als die Einschnürlinien 48 gemacht werden. Alternativ wird dies erzielt, indem Versatzabstandhalter 49 in der zweiten PAI eingesetzt werden, um die PAI-Bereiche 50 von der Gate-Elektrode 22 entfernt auszubilden, wie in 15 dargestellt. Die Kristallstruktur in den Abschnitten der Versetzungsebenen 46, welche die PAI-Bereiche 50 überlappen, sind zerstört, da die PAI-Bereiche 50 amorphe Bereiche sind. Der Implantationsprozess kann ähnlich dem Implantationsprozess sein, welcher mit Bezugnahme auf 5 besprochen ist. 15 represents the training of the second PAI areas 50 by a second PAI implantation, the PAI implantation using the arrows 52 is displayed. The second PAI implantation uses offset spacers 49 performed, which block some of the implanted elements. Correspondingly, the inner edges are located 50A the PAI areas 50 further from the respective gate electrode 22 removed as the respective PAI areas 40 ( 2 ). In other words, the horizontal distance S2 ( 15 ), which is the distance between the inner edges of the PAI areas 50 and the respective nearest edges of the gate electrode 22 is greater than the horizontal distance S1 in 2 , Furthermore, at least one bottom section 46A each of the transfer levels 46 not within the new molded PAI areas 50 arranged. This can be achieved by the PAI areas 50 shallower than the necking lines 48 be made. Alternatively, this is achieved by using offset spacers 49 be used in the second PAI to the PAI areas 50 from the gate electrode 22 to train away, as in 15 shown. The crystal structure in the sections of the dislocation planes 46 which the PAI areas 50 overlap, are destroyed because the PAI areas 50 amorphous areas are. The implantation process may be similar to the implantation process described with reference to FIG 5 is discussed.
16A stellt die Ausbildung der zweiten vorgespannten Begrenzungsschicht 54 dar. Kandidatenmaterialien und Ausbildungsverfahren der vorgespannten Begrenzungsschicht 54 können im Wesentlichen die gleichen sein wie jene, welche zum Ausbilden der vorgespannten Begrenzungsschicht 42 verwendet werden. In Übereinstimmung mit einigen Ausführungsformen umfasst die vorgespannte Begrenzungsschicht 54 Wasserstoff, welcher in die vorgespannte Begrenzungsschicht 54 während und/oder nach ihrer Ausbildung eingebracht werden kann. In alternativen Ausführungsformen ist die vorgespannte Begrenzungsschicht 54 wasserstofffrei oder im Wesentlichen wasserstofffrei. 16A represents the formation of the second biased boundary layer 54 dar. candidate materials and training methods of the biased boundary layer 54 may be substantially the same as those used to form the biased confinement layer 42 be used. In accordance with some embodiments, the biased boundary layer comprises 54 Hydrogen, which in the prestressed boundary layer 54 during and / or after their training can be introduced. In alternative embodiments, the biased boundary layer is 54 hydrogen-free or substantially hydrogen-free.
Nach der Ausbildung der vorgespannten Begrenzungsschicht 54 wird ein zweites Tempern durchgeführt. Das zweite Tempern kann im Wesentlichen die gleichen Prozessbedingungen einsetzen wie jene, die im ersten Tempern, gezeigt in 13, eingesetzt sind, oder zu jenen, die im ersten Tempern verwendet werden, unterschiedliche Prozessbedingungen, gezeigt in 13, eingesetzt sind. Als ein Ergebnis des zweiten Temperns tritt in den PAI-Bereichen 50 Rekristallisation auf und die Versetzungsebenen 56 sind erzeugt. In der Zwischenzeit wachsen, da die Bodenabschnitte 46A (14) der Versetzungsebenen 56 durch die zweite PAI nicht zerstört wurden, die zerstörten Abschnitte der Versetzungsebenen 46 in den PAI-Bereichen 50 erneut, die wiederum in kristalline Regionen umgewandelt sind. In der sich ergebenden Struktur, 16A, bestehen die Versetzungsebenen 46 und 56 nebeneinander und können parallel zueinander sein, wobei sich die Versetzungsebenen 56 an den äußeren Seiten der jeweiligen Versetzungsebenen 46 befinden. Des Weiteren sind die Einschnürlinien 48 und 58 der jeweiligen Versetzungsebenen 46 und 56 höher als die vertieften oberen STI-Oberflächen 24B der STI-Bereiche 24. Anders gesagt, können die Einschnürlinien 48 und 58 höher sein als die Böden der jeweiligen Fins 20, deren Böden sich auf demselben Niveau befinden wie die vertieften oberen STI-Oberflächen 24B der STI-Bereiche 24. After the formation of the prestressed boundary layer 54 a second annealing is performed. The second tempering may employ substantially the same process conditions as those in the first tempering shown in FIG 13 , or to those used in the first anneal, have different process conditions, shown in FIG 13 , are used. As a result of the second tempering occurs in the PAI areas 50 Recrystallization on and the dislocation levels 56 are generated. In the meantime, grow as the soil sections 46A ( 14 ) of the transfer levels 56 destroyed by the second PAI, the destroyed sections of the dislocation levels 46 in the PAI areas 50 again, which in turn are transformed into crystalline regions. In the resulting structure, 16A , the transfer levels exist 46 and 56 next to each other and can be parallel to each other, with the offset planes 56 on the outer sides of the respective dislocation planes 46 are located. Furthermore, the necking lines 48 and 58 the respective transfer levels 46 and 56 higher than the recessed upper STI surfaces 24B the STI areas 24 , In other words, the necklines 48 and 58 be higher than the floors of the respective fins 20 whose floors are at the same level as the recessed upper STI surfaces 24B the STI areas 24 ,
In Übereinstimmung mit einigen Ausführungsformen, in welchen die vorgespannte Begrenzungsschicht 54 eine wasserstoffhaltige Schicht ist, weisen die sich ergebenden Versetzungsebenen 56 einen Neigungswinkel γ auf, welcher gleich oder unterschiedlich zum Winkel γ der Versetzungsebenen 46 sein kann. Folglich können die Versetzungsebenen 46 parallel zu den entsprechenden Versetzungsebenen 56 sein, müssen aber nicht. In alternativen Ausführungsformen, wie in 16B gezeigt, können Versetzungsebenen 56 den Winkel θ aufweisen, der größer ist als der Winkel γ. In einigen Ausführungsformen ist der Winkel θ gleich dem Winkel β, wie in 3. Der Unterschied zwischen den Winkeln θ und γ kann erzielt werden, indem die jeweilige vorgespannte Begrenzungsschicht 54 wasserstofffrei oder im Wesentlichen wasserstofffrei hergestellt wird.In accordance with some embodiments, in which the biased boundary layer 54 is a hydrogen containing layer have the resulting dislocation levels 56 an inclination angle γ which is equal to or different from the angle γ of the dislocation planes 46 can be. Consequently, the offset levels can 46 parallel to the corresponding transfer levels 56 but you do not have to. In alternative embodiments, as in 16B can show shift planes 56 have the angle θ which is larger than the angle γ. In some embodiments, the angle θ is equal to the angle β, as in FIG 3 , The difference between the angles θ and γ can be obtained by the respective biased boundary layer 54 is made hydrogen-free or substantially hydrogen-free.
16C stellt eine Querschnittsansicht einer alternativen Ausführungsform dar, wobei der Neigungswinkel der Versetzungsebenen 56 kleiner ist als der Neigungswinkel der Versetzungsebenen 46. In Übereinstimmung mit einigen beispielhaften Ausführungsformen beträgt der Neigungswinkel der Versetzungsebenen 56 γ und der Neigungswinkel der Versetzungsebenen 46 β. In diesen Ausführungsformen können die Versetzungsebenen 56 die Versetzungsebenen 46 kontaktieren oder nicht. 16C FIG. 12 illustrates a cross-sectional view of an alternative embodiment wherein the angle of inclination of the offset planes. FIG 56 is smaller than the inclination angle of the dislocation planes 46 , In accordance with some example embodiments, the tilt angle is the offset planes 56 γ and the inclination angle of the dislocation planes 46 β. In these embodiments, the dislocations may be levels 56 the transfer levels 46 contact or not.
Als Nächstes, gezeigt in 17, wird ein Ätzschritt durchgeführt, so dass die horizontalen Abschnitte der vorgespannten Begrenzungsschicht 54 entfernt werden, während einige vertikale Abschnitte der vorgespannten Begrenzungsschicht 54 auf Versatzabstandhaltern 49 belassen werden, um die Versatzabstandhalter 59 auszubilden. In nachfolgenden Prozessschritten, wie in 18 gezeigt, wird eine dritte PAI 62 durchgeführt, um die dritten PAI-Bereiche 60 auszubilden. Die dritte PAI kann im Wesentlichen gleich der zweiten PAI in 15 sein. Wiederum weist jede der Versetzungsebenen 46 und 56 einen Bodenabschnitt auf, der nicht mit den PAI-Bereichen 60 überlappt ist, und die Kristallstruktur der Bodenabschnitte der Versetzungsebenen 46 und 56 werden während der dritten PAI 62 nicht zerstört. Die Prozessdetails der dritten PAI 62 können im Wesentlichen gleich jenen der zweiten PAI 52 (15) sein.Next, shown in 17 , an etching step is performed so that the horizontal portions of the biased boundary layer 54 are removed while some vertical sections of the prestressed boundary layer 54 on offset spacers 49 are left to the offset spacers 59 train. In subsequent process steps, as in 18 shown, becomes a third PAI 62 performed to the third PAI areas 60 train. The third PAI can be essentially equal to the second PAI in 15 be. Again, each of the dislocation levels points 46 and 56 a bottom section that does not interfere with the PAI areas 60 is overlapped, and the crystal structure of the bottom portions of the dislocation planes 46 and 56 be during the third PAI 62 not destroyed. The process details of the third PAI 62 can be essentially the same as those of the second PAI 52 ( 15 ) be.
Aufgrund des Hinzufügens von Versatzabstandhaltern 49 und 59 sind die PAI-Bereiche 60 weiter weg von der Gate-Elektrode 22 als die PAI-Bereiche 50 (5), wobei der Abstand S3 größer ist als der Abstand S1 und der Abstand S2, wie jeweils entsprechend in 2 und 15 gezeigt.Due to the addition of offset spacers 49 and 59 are the PAI areas 60 further away from the gate electrode 22 as the PAI areas 50 ( 5 ), wherein the distance S3 is greater than the distance S1 and the distance S2, as shown respectively in FIG 2 and 15 shown.
Mit Bezugnahme auf 19 wird eine dritte vorgespannte Begrenzungsschicht 64 ausgebildet, gefolgt durch einen dritten Temper-Schritt, um die Versetzungsebenen 66 auf den äußeren Seiten der Versetzungsebenen 46 und 56 auszubilden. Ferner können die Versetzungsebenen 46, 56 und 66 parallel zueinander sein oder auch nicht. Die Einschnürlinien 68 der Versetzungsebenen 66 können höher sein als die vertieften oberen Oberflächen 24B der STI-Bereiche 24. In Übereinstimmung mit einigen Ausführungsformen ist die vorgespannte Begrenzungsschicht 64 wasserstoffhaltig. In alternativen Ausführungsformen ist die vorgespannte Begrenzungsschicht 64 wasserstofffrei. Als ein Ergebnis kann der Winkel der vorgespannten Begrenzungsschicht 64 entweder im Bereich von ungefähr 45 Grad bis 90 Grad oder im Bereich von 0 Grad bis ungefähr 45 Grad liegen.With reference to 19 becomes a third biased boundary layer 64 formed, followed by a third annealing step to the dislocation levels 66 on the outer sides of the transfer planes 46 and 56 train. Furthermore, the offset levels 46 . 56 and 66 be parallel to each other or not. The necking lines 68 the transfer levels 66 can be higher than the recessed top surfaces 24B the STI areas 24 , In accordance with some embodiments, the biased boundary layer is 64 containing hydrogen. In alternative embodiments, the biased boundary layer is 64 hydrogen-free. As a result, the angle of the biased boundary layer 64 either in the range of about 45 degrees to 90 degrees or in the range of 0 degrees to about 45 degrees.
Mit Bezugnahme auf 20 werden die vorgespannte Begrenzungsschicht 64 und die Versatzabstandhalter 49 und 59 entfernt. Ein epitaktisches Wachstum kann dann durchgeführt werden, um die Epitaxialhalbleiterschicht 70 auf der oberen Oberfläche der Source/Drain-Bereiche 110 wachsen zu lassen. Die Source/Drain-Bereiche 110 werden ebenfalls durch Implantation ausgebildet. Die Versetzungsebenen 46, 56 und 66 können zur Epitaxialhalbleiterschicht 70 wachsen. Die Epitaxialhalbleiterschicht 70 kann Silizium, Siliziumphosphor, Siliziumcarbonphosphor und Ähnliches umfassen.With reference to 20 become the prestressed boundary layer 64 and the offset spacers 49 and 59 away. Epitaxial growth can then be performed to the epitaxial semiconductor layer 70 on the upper surface of the source / drain regions 110 to grow. The source / drain regions 110 are also formed by implantation. The transfer levels 46 . 56 and 66 can to epitaxial semiconductor layer 70 to grow. The epitaxial semiconductor layer 70 may include silicon, silicon phosphorus, silicon carbon phosphor, and the like.
Als Nächstes wird, wie in 21A, 21B und 21C gezeigt, eine Silizidation durchgeführt um Silizidbereiche 72 auszubilden. Der Silizidationsprozess und die jeweiligen Details sind im Wesentlichen gleich jenen in den Ausführungsformen in 11 und werden hierin nicht wiederholt.Next, as in 21A . 21B and 21C shown a silicidation performed around silicide areas 72 train. The silicidation process and the respective details are substantially the same as those in the embodiments in FIG 11 and will not be repeated here.
21A, 21B und 21C stellen verschiedene Ausführungsformen der vorliegenden Offenbarung dar. Jede der Versetzungsebenen kann ihren eigenen Neigungswinkel (wie β, γ und θ) aufweisen, welcher der gleiche oder unterschiedlich zu den Neigungswinkeln in den anderen Versetzungsebenen sein kann. Die unterschiedlichen Winkel können durch Einstellen der Wasserstoffkonzentration in den jeweiligen vorgespannten Begrenzungsschicht in erzielt werden und je höher die Wasserstoffkonzentration ist, desto kleiner ist der Neigungswinkel. Ferner muss die Menge an Wasserstoff ein gewisses Ausmaß erreichen, um den Neigungswinkel zu verringern. Zum Beispiel stellt 21A dar, dass Versetzungsebenen 46, 56 und 66 den gleichen Neigungswinkel γ aufweisen. In alternativen Ausführungsformen, wie in 21B gezeigt, weisen die Versetzungsebenen 46 kleinere Neigungswinkel (wie γ) als der Neigungswinkel (wie β) der äußeren Versetzungsebenen 56 und 66 auf. In weiteren alternativen Ausführungsformen, wie in 21C gezeigt, weisen die Versetzungsebenen 46 größere Neigungswinkel (wie β) als die Neigungswinkel (wie γ) der äußeren Versetzungsebenen 56 und 66 auf. In Übereinstimmung mit einigen Ausführungsformen können die äußeren Versetzungsebenen (wie die Versetzungsebenen 56 oder 66) die inneren Versetzungsebenen (wie die Versetzungsebenen 46 oder 56) kontaktieren, wie in 21C gezeigt. In anderen Ausführungsformen stehen die äußeren Versetzungsebenen nicht in Kontakt mit den inneren Versetzungsebenen, obwohl die äußeren Versetzungsebenen kleinere Neigungswinkel aufweisen als die inneren Versetzungsebenen. 21A . 21B and 21C Each of the dislocation planes may have its own tilt angle (such as β, γ, and θ), which may be the same or different than the tilt angles in the other dislocation planes. The different angles can be achieved by adjusting the hydrogen concentration in the respective biased boundary layer and the higher the hydrogen concentration, the smaller the tilt angle. Furthermore, the amount of hydrogen must reach a certain extent to reduce the inclination angle. For example 21A that is, dislocation levels 46 . 56 and 66 have the same inclination angle γ. In alternative embodiments, as in 21B shown have the offset planes 46 smaller inclination angles (such as γ) than the inclination angle (such as β) of the outer dislocation planes 56 and 66 on. In further alternative embodiments, as in 21C shown have the offset planes 46 greater inclination angles (such as β) than the inclination angles (such as γ) of the outer dislocation planes 56 and 66 on. In accordance with some embodiments, the outer dislocation levels (such as the dislocation levels 56 or 66 ) the internal dislocation levels (like the dislocation levels 46 or 56 ), as in 21C shown. In other embodiments, the outer dislocation planes are not in contact with the inner dislocation planes, although the outer dislocation planes have smaller angles of inclination than the inner dislocation planes.
Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Ausbilden einer Mehrzahl von Versetzungsebenen werden die Spannungen im Kanalbereich des MOSFETs gesteigert. Die Herstellungskosten des Prozesses in Übereinstimmung mit den Ausführungsformen der vorliegenden Offenbarung sind geringer, da die vorgespannten Begrenzungsschichten auch als Abstandhalter zum Definieren der Positionen der Versetzungsebenen verwendet werden. Zusätzlich werden durch Einbauen von Wasserstoff in die vorgespannten Begrenzungsschichten die Neigungswinkel der Versetzungsebenen verringert, was zu einem weiteren Anstieg in der Spannung führt, welche auf den Kanalbereich des MOSFETs ausgeübt wird.The embodiments of the present disclosure have some advantageous features. By forming a plurality of offset planes, the voltages in the channel region of the MOSFET are increased. The manufacturing cost of the process in accordance with the embodiments of the present disclosure is less because the biased confinement layers are also used as spacers to define the positions of the dislocation planes. In addition, by incorporating hydrogen into the biased cladding layers, the inclination angles of the dislocation planes are reduced, resulting in a further increase in the voltage applied to the channel region of the MOSFET.
In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden eines MOSFETs. Das Verfahren umfasst das Durchführen einer Implantation, um einen PAI-Bereich benachbart zu einer Gate-Elektrode des MOSFETs auszubilden, das Ausbilden einer vorgespannten Begrenzungsschicht über dem PAI-Bereich und das Durchführen von Tempern auf der vorgespannten Begrenzungsschicht und dem PAI-Bereich, um eine Versetzungsebene auszubilden. Die Versetzungsebene wird als ein Ergebnis des Temperns gebildet, wobei der Neigungswinkel der Versetzungsebene kleiner ist als ungefähr 65 Grad.In accordance with some embodiments of the present disclosure, a method includes forming a MOSFET. The method includes performing an implant to form a PAI region adjacent a gate electrode of the MOSFET, forming a biased confinement layer over the PAI region, and annealing the biased confinement layer and the PAI region Form the transfer level. The offset plane is formed as a result of annealing, with the inclination angle of the offset plane being less than about 65 degrees.
In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Durchführen einer Implantation, um einen PAI-Bereich benachbart zu einer Gate-Elektrode eines MOSFETs auszubilden, und das Ausbilden einer vorgespannten Begrenzungsschicht über dem PAI-Bereich, wobei Wasserstoff als ein Prozessgas beim Ausbilden der vorgespannten Begrenzungsschicht eingesetzt wird. Das Verfahren umfasst ferner das Durchführen von Tempern auf der vorgespannten Begrenzungsschicht und auf dem PAI-Bereich, um eine Versetzungsebene auszubilden. Die Versetzungsebene wird als ein Ergebnis des Temperns gebildet.In accordance with alternative embodiments of the present disclosure, a method includes performing an implant to form a PAI region adjacent to a gate of a MOSFET, and forming a biased confinement layer over the PAI region, wherein hydrogen acts as a process gas the prestressed boundary layer is used. The method further comprises performing anneals on the biased boundary layer and on the PAI region to form an offset plane. The offset plane is formed as a result of annealing.
In Übereinstimmung mit weiteren alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein MOSFET einen Halbleiterbereich, eine Gate-Elektrode, welche einen Abschnitt über dem Halbleiterbereich aufweist, und eine Versetzungsebene benachbart zur Gate-Elektrode und im Halbleiterbereich. Die Versetzungsebene weist einen Neigungswinkel auf, der kleiner ist als ungefähr 65 Grad.In accordance with further alternative embodiments of the present disclosure, a MOSFET includes a semiconductor region, a gate electrode having a portion over the semiconductor region, and an offset plane adjacent to the gate electrode and in the semiconductor region. The offset plane has an inclination angle that is less than about 65 degrees.
Das Vorangehende skizziert Merkmale von mehreren Ausführungsformen, so dass jene Fachpersonen auf diesem Gebiet der Technik die Aspekte der vorliegenden Offenbarung besser verstehen. Gestaltungen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Veränderungen, Ersetzungen und Abänderungen hierin durchfiihren können, ohne vom Geist und Umfang der vorliegenden Offenbaning abzuweichen.The foregoing outlines features of several embodiments, so those skilled in the art will better understand the aspects of the present disclosure. Forms may not depart from the spirit and scope of the present disclosure, and that they may make various changes, substitutions, and alterations herein without departing from the spirit and scope of the present invention.
