DE102014116941A1 - Halbleiterchip mit elektrisch leitfähiger Schicht - Google Patents

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Abstract

Eine Halbleitervorrichtung umfasst einen Halbleiterchip mit einer ersten Hauptoberfläche, einer der ersten Hauptoberfläche entgegengesetzten zweiten Hauptoberfläche und einer Seitenwandoberfläche. Ein elektrischer Kontaktbereich ist an der Seitenwandoberfläche des Halbleiterchips freigelegt. Eine elektrisch leitfähige Schicht bedeckt zumindest teilweise die zweite Hauptoberfläche und den elektrischen Kontaktbereich.

Description

  • Diese Erfindung betrifft die Technik des Abschirmens eines Halbleiterchips von oder das Koppeln eines Halbleiterchips mit elektrischer Strahlung und insbesondere die Technik der Verringerung von EMI (elektromagnetischen Störungen) oder des Bereitstellens einer Antenne für einen Halbleiterchip.
  • Hersteller von Halbleitervorrichtungen arbeiten ständig daran, die Leistungsfähigkeit ihrer Produkte zu steigern und gleichzeitig die Herstellungskosten zu senken. Ein kostenintensiver Bereich bei der Herstellung von Halbleitervorrichtungen ist das Einhausen (Packaging) des Halbleiterchips. Elektrisch leitfähige Schichten können in Halbleitervorrichtungen als Antennenstrukturen oder zur EMI-Abschirmung verwendet werden.
  • Eine der Erfindung zugrunde liegende Aufgabenstellung kann darin gesehen werden, eine kostengünstige Halbleitervorrichtung sowie ein Herstellungsverfahren für dieselbe zu niedrigen Kosten zu schaffen, welches eine elektrisch leitfähige Schicht, insbesondere für eine Antennenstruktur oder eine EMI-Abschirmung, integriert.
  • Die Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen und Ausführungsformen sind Gegenstand der abhängigen Patentansprüche.
  • Die Zeichnungen sollen ein besseres Verständnis von Ausführungsformen bieten. Die Zeichnungen veranschaulichen Ausführungsformen und dienen gemeinsam mit der Beschreibung der Erklärung der Grundsätze von Ausführungsformen. Weitere Ausführungsformen und viele der vorgesehenen Vorteile von Ausführungsformen werden unter Bezugnahme auf die folgende Beschreibung sogleich ersichtlich sein. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zu einander. Gleiche Bezugszeichen kennzeichnen einander entsprechende oder ähnliche Teile.
  • 1 zeigt schematisch eine Querschnittsansicht einer beispielhaften Halbleitervorrichtung mit einem Halbleiterchip, der mit einer elektrisch leitfähigen Schicht und einer Chipelektrode mit einer Seitenfläche, die mit der elektrisch leitfähigen Schicht in Kontakt ist, bereitgestellt ist.
  • 2 zeigt schematisch eine Querschnittsansicht einer beispielhaften Halbleitervorrichtung mit einem Halbleiterchip, der mit einer elektrisch leitfähigen Schicht und einer Chipelektrode, die mit einem Chip-Seitenwandkontaktbereich verbunden ist, der mit der elektrisch leitfähigen Schicht in Kontakt steht, bereitgestellt ist.
  • 3 zeigt schematisch einen Grundriss eines Wafers, wobei die Konturlinien von Halbleiterchips und Chipelektroden vor der Trennung gezeigt werden.
  • 4 zeigt schematisch einen Grundriss eines Wafers, wobei die Konturlinien von Halbleiterchips und Chipelektroden nach der Trennung gezeigt werden.
  • 5 zeigt schematisch eine perspektivische Ansicht eines Halbleiterchips, der mit einer Chipelektrode mit einer Seitenfläche, die an einer Seitenwand des Halbleiterchips frei liegt, bereitgestellt ist.
  • 6 zeigt schematisch eine Querschnittsansicht des in 5 gezeigten Halbleiterchips.
  • 7A–7C zeigen schematisch Querschnittsansichten eines beispielhaften Prozesses eines Herstellungsverfahrens für eine beispielhafte Halbleitervorrichtung, die einen eingehausten Halbleiterchip umfasst, der mit einer elektrisch leitfähigen Schicht ausgestattet ist.
  • 8A–8D zeigen schematisch Querschnittsansichten eines beispielhaften Prozesses eines Herstellungsverfahrens für eine beispielhafte Halbleitervorrichtung, die einen eingehausten Halbleiterchip umfasst, der mit einer elektrisch leitfähigen Schicht ausgestattet ist.
  • 9A–9B zeigen schematisch Querschnittsansichten eines beispielhaften Prozesses eines Herstellungsverfahrens für eine beispielhafte Halbleitervorrichtung, die einen Halbleiterchip umfasst, der mit einem elektrischen Kontaktbereich, der an einer Seitenwandoberfläche davon freigelegt ist, bereitgestellt ist.
  • 10A–10D zeigen schematisch Querschnittsansichten eines beispielhaften Prozesses eines Herstellungsverfahrens für eine beispielhafte Halbleitervorrichtung, die einen Halbleiterchip umfasst, der mit einer elektrisch leitfähigen Schicht, die mit einer Chipelektrode verbunden ist, bereitgestellt ist.
  • 11 zeigt schematisch eine Querschnittsansicht einer beispielhaften Halbleitervorrichtung, die einen eingehausten Halbleiterchip umfasst, der mit einer elektrisch leitfähigen Schicht ausgestattet ist.
  • In der folgenden detaillierten Beschreibung wird auf die Zeichnungen Bezug genommen, in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird eine richtungsanzeigende Terminologie, wie „Oberseite“, „Boden“, „vorne“, „hinten“, „vordere/er/es“, „hintere/er/es“, etc., mit Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Reihe unterschiedlicher Orientierungen positioniert werden können, wird die richtungsanzeigende Terminologie für Zwecke der Veranschaulichung verwendet und ist in keiner Weise einschränkend. Es ist klar, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Konzept der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinn zu sehen.
  • Es ist darauf hinzuweisen, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nichts Gegenteiliges bestimmt ist.
  • Wie in der Beschreibung verwendet, bedeuten die Begriffe „gebondet“, „befestigt“, „verbunden“, „gekoppelt“ und/oder „elektrisch verbunden/elektrisch gekoppelt“ nicht, dass die Elemente oder Schichten direkt miteinander in Berührung sein müssen; zwischenliegende Elemente oder Schichten jeweils können zwischen „gebondet“, „befestigten“, „verbundenen“, „gekoppelten“ und/oder „elektrisch verbundenen/elektrisch gekoppelten“ Elementen bereitgestellt sein. Gemäß der Erfindung haben die genannten Begriffe optional auch die spezifische Bedeutung, dass die Elemente oder Schichten direkt miteinander in Berührung sind, d.h. dass keine zwischenliegende Elemente oder Schichten jeweils zwischen „gebondeten“, „befestigten“, „verbundenen“, „gekoppelten“ und/oder „elektrisch verbundenen/elektrisch gekoppelten“ Elementen bereitgestellt sind.
  • Die hier beschriebene Halbleitervorrichtung kann einen oder mehrere Halbleiterchips umfassen. Der/die weiter unten beschriebe(n) Chip(s) kann/können von verschiedenem Typ sein, durch verschiedene Technologien hergestellt sein und zum Beispiel integrierte Schaltkreise, z.B. monolithisch integrierte, elektro-optische oder elektromechanische Schaltkreise und/oder passive Bauteile umfassen. Genauer kann/können der/die Halbleiterchip(s) logisch integrierte Schaltkreise, analoge integrierte Schaltkreise, integrierte Mischsignal-Schaltkreise, integrierte Leistungsschaltkreise, Speicherschaltkreise oder integrierte passive Vorrichtungen (IPD) umfassen.
  • Der/die hier beschriebene(n) Halbleiterchip(s) kann/können aus einem bestimmten Halbleitermaterial wie z.B. Si, SiC, SiGe, GaAs, GaN, AlGaN, InGaAs, InAlAs usw. hergestellt sein und ferner anorganische und/oder organische Materialien umfassen, die keine Halbleiter sind.
  • Der/die hier beschriebene(n) Halbleiterchip(s) kann/können Steuerschaltkreise, Mikroprozessoren, Speicherschaltkreise und/oder mikro-elektromechanische Bauteile umfassen. Sie können z.B. Sensoren oder Detektoren (z.B. einen mechanischen Kraftmesser, einen Drucksensor, ein Mikrofon, einen optischen Sensor/Detektor) und/oder Leistungsvorrichtungen (z.B. Leistungsschalter, Spannungswandler usw.) umfassen. Insbesondere kann/können der/die hier beschriebene(n) Halbleiterchip(s) drahtlose Kommunikationsbauteile wie z.B. HF (Hochfrequenz), Nahfeldkommunikations-(NFC-)Schaltkreise und/oder kontaktlose oder kernlose Kopplungsschaltkreise usw. umfassen.
  • Es können Vorrichtungen umfasst sein, die Halbleiterchip(s) mit einer horizontalen Struktur umfassen. Ein Halbleiterchip mit einer horizontalen Struktur weist nur auf einer seiner zwei Hauptoberflächen, z.B. auf seiner aktiven Oberfläche, Chipelektroden auf.
  • Es können Vorrichtungen umfasst sein, die Halbleiterchip(s) mit einer vertikalen Struktur umfassen. In einem Halbleiterchip mit einer vertikalen Struktur können elektrische Ströme (z.B. Laststrom) in einer Richtung senkrecht auf die Hauptoberflächen der Halbleiterchips fließen. Ein Halbleiterchip mit einer vertikalen Struktur weist Elektroden auf seinen zwei Hauptoberflächen auf, d.h. auf seiner Oberseite und seiner Unterseite. Insbesondere können Leistungshalbleiterchips wie z.B. Leistungs-MOSFET (Metalloxid-Halbleiter-Feldeffekttransistoren), IGBT (Bipolartransistoren mit isolierter Gate-Elektrode), JFET (Sperrschicht-Feldeffekttransistoren), bipolare Leistungstransistoren oder Leistungsdioden eine vertikale Struktur aufweisen. Beispielsweise können die Source-Elektrode und die Gate-Elektrode eines Leistungschips, z.B. eines Leistungs-MOSFET-Chips, auf einer Hauptoberfläche angeordnet sein, während die Drain-Elektrode des Leistungschips auf der anderen Hauptoberfläche angeordnet ist.
  • Der/die Halbleiterchip(s) kann/können Chipelektroden (oder Kontaktflächen) umfassen, die die Herstellung eines elektrischen Kontakts mit den integrierten Schaltkreisen, die in den Halbleiterchips enthalten sind, ermöglichen. Die Chipelektroden, z.B. I/O-Elektroden, Masseelektroden, Spannungsversorgungselektroden, Lastelektroden, Steuerelektroden usw. können eine oder mehrere Metallschichten umfassen, die auf dem Halbleitermaterial aufgebracht sind. Die Metallschichten können mit jeder gewünschten geometrischen Form und Materialzusammensetzung hergestellt sein. Die Metallschichten können z.B. die Form einer Schicht aufweisen, die einen Bereich bedeckt. Jedes gewünschte Metall oder jede gewünschte Metalllegierung, z.B. Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium, kann als das Material verwendet werden. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, d.h. dass verschiedene Zusammensetzungen und Konzentrationen von in den Metallschichten enthaltenen Materialien möglich sind.
  • Zumindest eine Chipelektrode kann auf einer ersten Hauptoberfläche des Halbleiterchips angeordnet sein. Diese Chipelektrode kann mit einem elektrischen Kontaktbereich verbunden sein, der an einer Seitenwandoberfläche des Halbleiterchips frei liegt.
  • In weiteren Ausführungsformen kann diese Chipelektrode mit einem elektrischen Kontaktbereich verbunden sein, der an einer zweiten Hauptoberfläche des Halbleiterchips frei liegt.
  • Ferner kann der Halbleiterchip zumindest teilweise von einer elektrisch leitfähigen Schicht bedeckt sein. Die elektrisch leitfähige Schicht kann z.B. eine elektromagnetische Störungen abschirmende Schicht oder eine Antennenschicht sein. Die elektrisch leitfähige Schicht kann einen Teil oder die Gesamtheit einer zweiten Hauptoberfläche des Halbleiterchips und einen Teil oder die Gesamtheit des elektrischen Kontaktbereichs bedecken. Das heißt, dass die elektrisch leitfähige Schicht über den elektrischen Kontaktbereich mit der Chipelektrode elektrisch verbunden sein kann, und dass die elektrische Verbindung durch Abscheiden der elektrisch leitfähigen Schicht über oder direkt auf dem freiliegenden elektrischen Kontaktbereich hergestellt sein kann.
  • Die elektrisch leitfähige Schicht kann durch verschiedene Techniken über dem Halbleiterchip aufgebracht sein. Beispielsweise kann die elektrisch leitfähige Schicht durch ein CVD-(chemische Dampfabscheidungs-)Verfahren, ein PVD (physikalische Dampfabscheidungs-)Verfahren, Sprühen, Drukken, einen Plasmastrahl-Abscheidungsprozess, galvanische oder chemische Abscheidung, Sputtern oder Schleuderbeschichtung auf dem Halbleiterchip aufgebracht sein.
  • Ferner kann die elektrisch leitfähige Schicht durch Einbetten des Halbleiterchips in ein elektrisch leitfähiges Einkapselungsmaterial z.B. durch Formen (Gießen) oder Laminieren über dem Halbleiterchip angebracht sein. Im ersten Fall, wenn die elektrisch leitfähige Schicht aus einem Formmaterial hergestellt ist, können verschiedene Techniken wie z.B. Formpressen, Spritzgießen, Pulverformverfahren oder Flüssigformverfahren verwendet werden, um die elektrisch leitfähige Schicht auszubilden. Das Formmaterial kann aufgebracht sein, um den Halbleiterchip und einen Träger, auf dem der Halbleiterchip angeordnet ist, zu überformen. Im zweiten Fall, wenn das elektrisch leitfähige Material aus einem Laminatmaterial hergestellt ist, kann die elektrisch leitfähige Schicht die Form eines Stücks einer Schicht aufweisen, z.B. ein Stück einer Platte oder einer Folie, der/die auf dem Halbleiterchip und über einem Träger, auf dem der Halbleiterchip angeordnet ist, laminiert ist. Das Laminatmaterial kann z.B. ein Verbundmaterial sein, das eine Polymerfolie und eine Metallfolie umfasst.
  • Die Halbleitervorrichtung kann ferner ein elektrisch isolierendes Material umfassen, das einen Einkapselungskörper ausbildet. Das elektrisch isolierende Material kann ein Duroplastmaterial oder ein Thermoplastmaterial sein. Ein Duroplastmaterial kann z.B. basierend auf einem Epoxidharz, einem Silikonharz oder einem Acrylharz hergestellt sein. Ein Thermoplastmaterial kann z.B. eines oder mehrere Materialien umfassen, die aus der Gruppe bestehend aus Polyetherimid (PEI), Polyethersulfon (PES), Polyphenylensulfid (PPS), Polyamidimid (PAI) und Polyethylenterephthalat (PET) ausgewählt ist. Thermoplastmaterialien schmelzen bei Druck- und Wärmebeaufschlagung während des Formens oder des Laminierens und härten (reversibel) bei Kühlung und Druckminderung.
  • Das elektrisch isolierende Material, das den Einkapselungskörper ausbildet, kann ein Polymermaterial umfassen oder daraus hergestellt sein. Das elektrisch isolierende Material kann zumindest eines von einem gefüllten oder einem ungefüllten Formmaterial, einem gefüllten oder ungefüllten Thermoplastmaterial, einem gefüllten oder ungefüllten Duroplastmaterial, einem gefüllten oder ungefüllten Laminat, einem faserverstärkten Laminat, einem faserverstärkten Polymerlaminat und einem faserverstärkten Polymermaterial mit Füllstoffpartikeln umfassen.
  • In verschiedenen Ausführungsformen kann das elektrisch isolierende Material ein Laminat sein, z.B. eine Polymerfolie oder eine Polymerplatte. Wärme und Druck können eine geeignete Zeit lang beaufschlagt werden, um die Polymerfolie oder die Polymerplatte auf der darunter liegenden Struktur zu fixieren. Während des Laminierens ist die elektrisch isolierende Folie oder Platte fließfähig (d.h. in einem plastischen Zustand), was zur Folge hat, dass Zwischenräume zwischen Halbleiterchips und/oder weiteren topologischen Strukturen auf dem Vorrichtungsträger mit dem Polymermaterial der elektrisch isolierenden Folie oder Platte gefüllt werden. Die elektrisch isolierende Folie oder Platte kann jedes geeignete Thermoplast- oder Duroplastmaterial umfassen oder daraus hergestellt sein. In einer Ausführungsform kann die/der isolierende Folie oder Platte aus Prepreg (Abkürzung für vorimprägnierte Fasern), umfassen, das z.B. aus einer Kombination aus einem Faservlies, zum Beispiel Glas- oder Kohlenstofffasern, und einem Harz, z.B. einem, Duroplast- oder Thermoplastmaterial hergestellt ist. Prepregmaterialien sind nach dem Stand der Technik bekannt und werden typischerweise zur Herstellung von PCB (Leiterplatten) verwendet.
  • In verschiedenen Ausführungsformen kann das elektrisch isolierende Material ein Formmaterial sein. Das Formmaterial kann durch Formtechniken wie z.B. Formpressen, Spritzgießen, Pulverformverfahren oder Flüssigformverfahren aufgebracht sein.
  • 1 zeigt eine Querschnittsansicht einer beispielhaften Halbleitervorrichtung 100. Die Halbleitervorrichtung 100 umfasst einen Halbleiterchip 10 mit einer ersten (unteren) Hauptoberfläche 10a, einer zweiten (oberen) Hauptoberfläche 10b und einer Seitenwandoberfläche 10c. Der Halbleiterchip 10 kann z.B. einen monolithisch integrierten Schaltkreis (IC) und/oder sonstige Bauteile umfassen, wie oben erwähnt.
  • Eine erste Chipelektrode 11 und z.B. eine zweite Chipelektrode 12 können auf der ersten Hauptoberfläche 10a des Halbleiterchips 10 angeordnet sein. Die erste und die zweite Chipelektrode 11, 12 können elektrischen Kontakt zu einem integrierten Schaltkreis (nicht gezeigt), der im Halbleiterchip 10 ausgebildet ist, herstellen. Ferner bedeckt eine elektrisch leitfähige Schicht 20 teilweise oder vollständig die zweite Hauptoberfläche 10b des Halbleiterchips 10. Ferner kann die elektrisch leitfähige Schicht 20 teilweise oder vollständig die Seitenwandfläche 10c des Halbleiterchips 10 bedecken. Die elektrisch leitfähige Schicht 20 kann z.B. als EMI-Abschirmungsschicht oder als Antenne zum Empfangen oder Aussenden von elektromagnetischer Strahlung dienen.
  • Die elektrisch leitfähige Schicht 20 kann mit der ersten Chipelektrode 11 elektrisch verbunden sein. Genauer ist ein elektrischer Kontaktbereich CA an der Seitenwandoberfläche 10c des Halbleiterchips 10 freigelegt. Der elektrische Kontaktbereich CA kann mit der elektrischen Kontaktschicht 20 direkt verbunden sein. Der elektrische Kontaktbereich CA kann mit der ersten Chipelektrode elektrisch verbunden sein. Ferner kann der elektrische Kontaktbereich CA mit einem integrierten Schaltkreis des Halbleiterchips 10 elektrisch verbunden sein.
  • Wie in 1 gezeigt, kann zum Beispiel der elektrische Kontaktbereich CA eine Seitenfläche der ersten Chipelektrode 11 sein. In diesem Fall reicht die erste Chipelektrode 11 bis zur Konturlinie des Halbleiterchips 10 und bildet einen Kantenabschnitt davon aus.
  • Im Allgemeinen kann der Kontaktbereich CA sich nur über einen Teil des Gesamtumfangs des Halbleiterchips 10 erstrecken. Genauer kann die Erstreckung des elektrischen Kontaktbereichs CA entlang der Umfangskonturlinie des Halbleiterchips 10 kleiner als 0,25, 0,2, 0,1, 0,05 mal der Umfang des Halbleiterchips 10 sein. Die Höhe des elektrischen Kontaktbereichs CA, gemessen in Richtung der Dicke des Halbleiterchips 10, kann kleiner als 0,8, 0,5, 0,3, 0,2, 0,1 mal die Dicke des Halbleiterchips 10 sein.
  • Besonders wenn der elektrische Kontaktbereich CA durch eine Seitenfläche der ersten Chipelektrode 11, wie in 1 beispielhaft gezeigt, ausgebildet ist, kann die Höhe des elektrischen Kontaktbereichs CA identisch mit der Dicke der ersten Chipelektrode 11 sein. Ferner kann die Länge des elektrischen Kontaktbereichs CA in Umfangsrichtung des Halbleiterchips 10 identisch mit der entsprechenden Erstreckung der ersten Chipelektrode 11 sein.
  • Es ist darauf hinzuweisen, dass die erste Chipelektrode 11 eine Masseelektrode sein kann. Insbesondere kann die Chipelektrode 11 eine Masseelektrode sein, wenn die elektrisch leitfähige Schicht 20 als EMI-Abschirmungsschicht verwendet wird. Ferner kann die erste Chipelektrode 11 eine I/O-Elektrode sein, die als Eingabe oder Ausgabe eines Antennensignals verwendet werden kann, das über die elektrisch leitfähige Schicht 20 empfangen oder ausgesendet wurde. In diesem Fall kann die elektrisch leitfähige Schicht 20 als Antenne verwendet werden.
  • Der Halbleiter 10 kann eine Dicke (gemessen zwischen der ersten Hauptoberfläche 10a und der zweiten Hauptoberfläche 10b) von mehr oder weniger als 700 µm, 600 µm, 500 µm, 400 µm, 300 µm, 200 µm, 100 µm, oder 50 µm aufweisen. Insbesondere kann die Dicke des Halbleiterchips 10 in einem Bereich von 200 µm und 400 µm liegen. Die erste und/oder die zweite Hauptoberfläche 10a, 10b des Halbleiterchips 10 kann eine Fläche von mehr oder weniger als 10 mm2, 20 mm2, 50 mm2, 100 mm2, 200 mm2, 500 mm2, 1000 mm2, 2000 mm2, 3000 mm2, oder 4000 mm2 aufweisen. Die elektrisch leitfähige Schicht 20 kann eine Dicke von mehr oder weniger als 2 µm, 5 µm, 10 µm, 20 µm, oder 40 µm aufweisen. Die Dicke der elektrisch leitfähigen Schicht 20 kann z.B. über ihre gesamte Erstreckung konstant oder über die zweite Hauptoberfläche 10b und/oder die Seitenwandoberfläche 10c konstant sein.
  • In allen Realisierungen kann die elektrisch leitfähige Schicht 20 vom „nackten“ Halbleiterchip 10 durch eine Isolierschicht (nicht gezeigt) getrennt sein, die sich unterhalb der elektrisch leitfähigen Schicht 20 erstreckt. In diesem Fall kann die elektrisch leitfähige Schicht 20 direkt auf eine Außenfläche der Isolierschicht aufgebracht werden. Die Isolierschicht kann, falls vorhanden, eine Öffnung aufweisen, um den elektrischen Kontaktbereich CA freizulegen. Das bedeutet, vereinfacht gesagt, dass die zweite Hauptoberfläche 10b und die Seitenwandoberfläche 10c des Halbleiterchips entweder als nackte Chipoberflächen oder als Außenflächen der Isolierschicht gesehen werden können, mit der der Hableiterchip 10 beschichtet ist. Ist letzteres der Fall bezieht sich der Begriff Halbleiterchip 10 auf den „passivierten“ Halbleiterchip, d.h. auf den nackten Halbleiterchip, der mit der Isolierschicht beschichtet ist. Die Isolierschicht (nicht gezeigt) kann eine organische oder anorganische Schicht mit einer Dicke im Bereich von z.B. 1 µm bis 20 µm sein.
  • 2 zeigt eine Querschnittsansicht einer beispielhaften Halbleitervorrichtung 200. Die Halbleitervorrichtung 200 kann identisch mit der Halbleitervorrichtung 100 sein, außer dass der elektrische Kontaktbereich CA, der an der Seitenwandoberfläche 10c des Halbleiterchips 10 freigelegt ist, durch eine Seitenfläche eines Metallblocks 210 und nicht durch eine Seitenfläche der ersten Chipelektrode 11 ausgebildet ist. Genauer kann die erste Chipelektrode 11 über eine Chip-interne Verdrahtung 220 mit dem Metallblock 210 elektrisch verbunden sein. Der Metallblock 210 kann aus jedem Metall oder jeder Metalllegierung hergestellt sein, das/die bei der Halbleiterverarbeitung verwendet wird, z.B. Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium.
  • In der Halbleitervorrichtung 200 können die Abmessungen (Umfangslänge, Höhe) des freiliegenden elektrischen Kontaktbereichs CA unabhängig von den Abmessungen der ersten Chipelektrode 11 ausgewählt sein. Das heißt, dass zum Beispiel der Metallblock 210 eine Höhe aufweisen kann, die größer als die Dicke der ersten Chipelektrode 11 ist. Es ist ferner möglich, dass die Umfangslänge des elektrischen Kontaktbereichs CA größer oder kleiner als die entsprechende Umfangsabmessung der ersten Chipelektrode 11 ist. Abgesehen von diesen Unterschieden gilt die Beschreibung der Halbleitervorrichtung 100 auch für die Halbleitervorrichtung 200, und Wiederholungen werden hier der Kürze halber vermieden. Insbesondere gelten die oben für die Halbleitervorrichtung 100 ausgeführten Abmessungsangaben auch für die Halbleitervorrichtung 200.
  • 3 zeigt eine Draufsicht eines Abschnitts eines Wafers 300. Der Wafer 300 wurde verarbeitet, um eine Anordnung von Halbleiterchips 10 aufzunehmen. Die Halbleiterchips 10 sind noch nicht voneinander getrennt, sodass 3 nur Chipzonengrenzen 10’ auf dem Wafer 300 und nicht getrennte Chips 10 zeigt.
  • Die Chips 10 werden durch Schneiden des Wafers 300 entlang von Schneidbahnen, die in den Zwischenräumen zwischen den Halbleiterchip-Zonengrenzen 10‘ verlaufen, getrennt. Schneidbahnen werden auf dem Fachgebiet auch als Schnittfugenregionen (Kerf) bezeichnet. Wie in 3 zu sehen ist, können die ersten Chipelektroden 11 gestaltet sein, um sich über die Chipzonengrenze 10‘ hinaus zu erstrecken, um bis in die Schnittfugenregionen zu reichen. Die anderen Elektroden, z.B. die zweite Chipelektrode 12, können gestaltet sein, um vollständig innerhalb der Chipzonengrenze 10’ zu bleiben, d.h. um nicht in die Schnittfugenregionen zu reichen.
  • 4 zeigt auf beispielhafte Weise eine Draufsicht des Abschnitts des Halbleiter-Wafers 300 nach dem Waferschneiden. 4 zeigt somit die getrennten Halbleiterchips 10, wie sie z.B. auf einer Schneidfolie (nicht gezeigt) angeordnet sind. Die Schneidbahnen (Schnittfugenregionen) 310 definieren die Konturlinien oder Seitenwandoberflächen 10c der Halbleiterchips 10 (falls diese danach nicht „passiviert“ werden). Das heißt, dass die Konturlinien der Halbleiterchips 10 den Chipzonengrenzen 10‘ wie in 3 gezeigt entsprechen können. Durch Schneiden des Halbleiter-Wafers 300 entlang der Schneidbahnen 310 werden die abstehenden Abschnitte der ersten Chipelektroden 11, wie in 3 gezeigt, entfernt, d.h. weggeschnitten. Auf diese Weise werden die ersten Chipelektroden 11 an den Seitenwandoberflächen 10c der Halbleiterchips 10 freigelegt.
  • Die Breite jeder Schneidbahn (Schnittfugenregion) kann von der verwendeten Schneidtechnik und -ausrüstung abhängen. Das Unterteilen des Wafers 300 in einzelne Halbleiterchips 10 kann durch jede geeignete Technik durchgeführt werden, z.B. durch Blattteilen (mechanisches Sägen), Laserschneiden, Ätzen, Schneiden, Anreißen, Brechen usw. Insbesondere kann z.B. Stealth-Dicing, eine spezifische Technik unter Verwendung von Laserschneiden, verwendet werden. Je nach verwendeter Technik kann die Breite der Schneidbahnen 310 in einem Bereich von 20 µm bis 150 µm, insbesondere zwischen 60 µm und 100 µm liegen.
  • 5 zeigt schematisch eine perspektivische Ansicht eines Halbleiterchips 10, der mit einer ersten Chipelektrode 11 bereitgestellt ist, die eine Seite aufweist, die an der Seitenwand 10c des Halbleiterchips 10 frei liegt. Die freiliegende Seite der ersten Chipelektrode 11 bildet den elektrischen Kontaktbereich CA. Der Halbleiterchip 10, wie in 5 gezeigt, kann gemäß den in Verbindung mit 3 und 4 beschriebenen Verfahren hergestellt werden. Ferner kann der Halbleiterchip 10 von 5 identisch mit dem Halbleiterchip 10 von 1 sein.
  • Obwohl 3 bis 5 auf beispielhafte Weise einen Halbleiterchip 10 zeigen, der z.B. sechs Chipelektroden umfasst (einschließlich der ersten Chipelektrode 11 und der zweiten Chipelektrode 12), ist darauf hinzuweisen, dass der Halbleiterchip 10 eine größere Anzahl an Chipelektroden aufweisen kann. Zum Beispiel kann, besonders wenn der Halbleiterchip 10 ein Logikchip ist, die Anzahl von Chipelektroden gleich oder größer sein als 10, 20, 40, 60 oder 80. In manchen Ausführungsformen stellt nur eine dieser Elektroden, nämlich die erste Chipelektrode 11, einen freiliegenden elektrischen Kontaktbereich CA an der Seitenwandoberfläche 10c des Halbleiterchips 10 bereit. In anderen Ausführungsformen kann eine Vielzahl von ersten Chipelektroden 11, die jeweils einen freiliegenden elektrischen Kontaktbereich CA bereitstellen, bereitgestellt sein. In diesem Fall kann die Vielzahl von ersten Chipelektroden 11 über eine oder eine Vielzahl von Seitenflächen des Halbleiterchips 10 verteilt sein.
  • 6 zeigt schematisch eine Querschnittsansicht des Halbleiterchips 10 von 5. Verbindungselemente 610 wie z.B. Lötmitteldepots oder Säulen können mit der ersten und der zweiten Chipelektrode 11, 12 verbunden sein. Die Verbindungselemente 610 sind optional. Wie weiter unten detaillierter erklärt werden wird, können die Verbindungselemente 610 externe Anschlüsse einer Halbleitervorrichtung oder interne Leiter einer Halbleitervorrichtung, die den Halbleiterchip 10 enthält, darstellen.
  • 7A bis 7C zeigen Querschnittsansichten von Stufen eines beispielhaften Verfahrens zur Herstellung einer Halbleitervorrichtung 700. In Bezug auf 7A sind Halbleiterchips 10, wie z.B. in 6 gezeigt, auf einem temporären Träger 710 angeordnet. Der temporäre Träger 710 kann eine Haftfläche aufweisen, um die Halbleiterchips 10 an ihrer Stelle zu halten. Der temporäre Träger 710 kann z.B. ein Klebeband sein. Insbesondere kann der temporäre Träger 710 eine weiche Oberfläche aufweisen, damit die (optionalen) Verbindungselemente 610 in den temporären Träger 710 gedrückt werden können. Wenn sie auf dem temporären Träger 710 angeordnet sind, können die elektrischen Kontaktbereiche CA an den Seitenwandoberflächen 10c der Halbleiterchips 10 freiliegend sein.
  • In Bezug auf 7B ist die elektrisch leitfähige Schicht 20 über den Halbleiterchips 10 angebracht und insbesondere über den elektrischen Kontaktbereichen CA, die an den Seitenwandoberflächen 10c der Halbleiterchips 10 freiliegend sind. Auf diese Weise ist der elektrische Kontaktbereich CA oder sind die elektrischen Kontaktbereiche CA jedes Halbleiterchips 10 mit der elektrisch leitfähigen Schicht 20 elektrisch verbunden. Wie in 7B gezeigt, können die gesamte Seitenwandoberfläche 10c und die gesamte zweite Hauptoberfläche 10b durch die elektrisch leitfähige Schicht 20 bedeckt sein. Alternativ dazu kann die elektrisch leitfähige Schicht 20 strukturiert sein, um nur einen oder mehrere (Teil-)Abschnitte der Seitenwandoberfläche 10c und/oder einen oder mehrere (Teil-)Abschnitte der zweiten Hauptoberfläche 10b zu bedecken. 7B zeigt auf beispielhafte Weise ein Verfahren, in dem eine Vielzahl von Halbleiterchips 10 im Wesentlichen parallel zur elektrisch leitfähigen Schicht 20 bereitgestellt sind.
  • Die elektrisch leitfähige Schicht 20 kann z.B. durch Sprühen, Sputtern, Drucken, Verteilen oder Schleuderbeschichtung eines leitfähigen Polymers, z.B. leitfähiger Tinte, auf den zweiten Hauptoberflächen 10b (Rückseiten) der Halbleiterchips 10 ausgebildet sein. Ferner können Verfahren zum Aufbringen der elektrisch leitfähigen Schicht 20 CVD-Verfahren, PVD-Verfahren, Plasmastrahl-Abscheidungsverfahren, galvanische oder chemische Abscheidung von Metall, Sputtern von Metall usw. umfassen. Je nach verwendetem Prozess kann die leitfähige Schicht 20 entweder nur auf den Oberflächen des Halbleiterchips 10 (wie in 7B gezeigt) oder zusätzlich auf die freiliegenden Regionen der Oberfläche des temporären Trägers 710 aufgebracht werden.
  • Wenn z.B. ein Plasmastrahl-Abscheidungsverfahren verwendet wird, kann ein Plasmastrahlgenerator (nicht gezeigt) über den Halbleiterchips 10 und dem temporären Träger 710 bewegt werden. Der Plasmastrahlgenerator kann einen Plasmastrahl abgeben, der auf einen oder mehrere Halbleiterchips 10 und die freien Zwischenräume zwischen den Halbleiterchips 10 gerichtet ist. Um eine gewünschte Dicke der elektrisch leitfähigen Schicht 20 über den Halbleiterchips 10 zu erhalten, kann der Plasmastrahlgenerator mehrere Durchlaufbewegungen in eine transversale Richtung vollführen. Plasmastrahl-Abscheidungsverfahren sowie die anderen oben genannten Verfahren können niedrige Verfahrenstemperaturen, z.B. kleiner oder gleich 250 °C oder 220 °C, und eine Dicke der elektrisch leitfähigen Schicht 20 gemäß der obigen Offenbarung bereitstellen.
  • Nach dem Aufbringen der elektrisch leitfähigen Schicht 20 kann die elektrisch leitfähige Schicht 20 optional ausgehärtet werden (z.B. wenn die Schicht aus einem leitfähigen Polymermaterial wie z.B. einer Tinte hergestellt ist).
  • Die mit der elektrisch leitfähigen Schicht 20 beschichteten Halbleiterchips 10 können dann vom temporären Träger 710 entfernt werden. Sie können dann als Halbleitervorrichtungen (z.B. als so genannte Nacktchipgehäuse ("bare chip packages")) verwendet werden, um auf Anwendungsplatten angebracht zu werden oder, wie z.B. unten beschrieben, weiter eingekapselt zu werden.
  • 7C zeigt eine beispielhafte Halbleitervorrichtung 700. Die Halbleitervorrichtung 700 kann eine Vielzahl von Halbleiterchips 10 umfassen. Zumindest einer der Halbleiterchips 10 ist mit der elektrisch leitfähigen Schicht 20 wie oben beschrieben ausgestattet. In der Halbleitervorrichtung 700 können die Halbleiterchips 10 in ein elektrisch isolierendes Material 730 eingebettet sein, das einen Einkapselungskörper 740 ausbildet. Das Einbetten der Halbleiterchips 10 im Isoliermaterial 730 kann durch Verwenden eines Formverfahrens (in diesem Fall ist das Isoliermaterial 730 ein Formmaterial wie z.B. Harz) oder eines Laminierungsverfahrens (in diesem Fall kann das Isoliermaterial 730 ein Folienmaterial sein, das auf und zwischen die Halbleiterchips 10 gepresst wird) erfolgen. Wie aus 7C hervorgeht, können die Verbindungselemente 610 als interne Leiter verwendet werden, die die erste und/oder die zweite Chipelektrode 11, 12 jeweils mit externen Anschlüssen 711 und 712 der Halbleitervorrichtung 700 elektrisch verbinden.
  • Der Halbleiterchip 10, der mit der elektrisch leitenden Schicht 20 ausgestattet ist, kann gegen EMI abgeschirmt sein. In diesem Fall kann der externe Anschluss 711 der Masseanschluss der Halbleitungsvorrichtung 700 sein. EMI können durch externe Quellen oder durch interne Bauteile der Halbleitervorrichtung 700 verursacht werden. Insbesondere kann eine einzelne Abschirmung eines spezifischen in der Halbleitervorrichtung 700 enthaltenen Halbleiterchips 10 erhalten werden und beispielsweise vorteilhaft sein, wenn die Halbleitervorrichtung 700 selbst HF- oder NFC-Bauteile enthält. Ferner kann die elektrisch leitfähige Schicht 20 als Antenne konfiguriert sein. Etwa in diesem und anderen Fällen kann z.B. der externe Anschluss 711 weggelassen werden, die erste Chipelektrode 11 kann eine Antennen-TX- und/oder RX-Elektrode sein und der Halbleiterchip 10 kann z.B. ein HF, NFC- und/oder kontaktloser oder kernloser Kopplungsschaltkreis sein.
  • Es ist darauf hinzuweisen, dass die Halbleitervorrichtung 700 auch eine Vorrichtung mit einem einzigen Chip sein kann. Das bedeutet zum Beispiel, dass nur der Halbleiterchip 10, der mit der elektrisch leitfähigen Schicht 20, wie im linken Teil von 7C gezeigt, in der Halbleitervorrichtung 700 enthalten sein kann.
  • Die Halbleitervorrichtung 700 kann durch ein eWLP-Verfahren (eingebettete Wafer-Ebenen-Einhäusung) hergestellt werden. In diesem Fall werden Halbleiterchips 10 in einem beabstandeten Verhältnis auf einem temporären Gehäuseträger (nicht gezeigt), der die externen Anschlüsse 711, 712 trägt, angeordnet. Das Isoliermaterial 730 wird dann über dem temporären Gehäuseträger aufgebracht und die Halbleiterchips 10 werden darauf angeordnet, um einen so genannten künstlichen Wafer auszubilden. Der künstliche Wafer kann eine große Anzahl von Halbleitervorrichtungen 700 umfassen. Der künstliche Wafer wird dann in die einzelnen Halbleitervorrichtungen 700 unterteilt, die jeweils in einem Einkapselungskörper 740 aufgenommen sind.
  • Es ist außerdem zu beachten, dass der Prozess, der beispielhaft durch 7A bis 7C veranschaulich ist, auch unter Verwendung der Halbleitervorrichtungen 200 oder sonstiger hier beschriebener Halbleitervorrichtungen durchgeführt werden kann.
  • 8A bis 8D zeigen Querschnittsansichten eines Verfahrens zur Herstellung einer Halbleitervorrichtung 800. 8A zeigt die Anordnung einer Vielzahl von Halbleiterchips 10 in einem beabstandeten Verhältnis auf einem temporären Träger 710, wie bereits in Verbindung mit 7A erklärt, auf die hiermit Bezug genommen wird.
  • 8B zeigt das Aufbringen einer elektrisch leitfähigen Schicht 20 über den zweiten Hauptoberflächen 10b der Halbleiterchips 10 und den elektrischen Kontaktbereichen CA an den Seitenwandoberflächen 10c der Halbleiterchips 10. Die elektrisch leitfähige Schicht 20 ist mit den freiliegenden elektrischen Kontaktbereichen CA elektrisch verbunden. Die elektrisch leitfähige Schicht 20 kann teilweise oder vollständig die zweiten Hauptoberflächen 10b bedecken. Die elektrisch leitfähige Schicht 20 kann teilweise oder vollständig die Seitenwandoberflächen 10c der Halbleiterchips 10 bedecken. Die elektrisch leitfähige Schicht 20 kann auch auf Regionen des temporären Trägers 710 aufgebracht sein, die nicht von den Halbleiterchips 10 bedeckt sind. Insbesondere kann die elektrisch leitfähige Schicht 20 die Zwischenräume zwischen benachbarten Halbleiterchips 10 teilweise oder vollständig füllen.
  • Die elektrisch leitfähige Schicht 20 kann einen plattenförmigen oder scheibenförmigen Körper bereitstellen, in dem die Halbleiterchips 10 bis auf ihre erste Hauptoberfläche 10a vollständig eingebettet sein können. Die ersten Hauptoberflächen 10a müssen freiliegend bleiben, da sie vom temporären Träger 710 bedeckt sind. Ferner können die Verbindungselemente 610 (z.B. Lötmitteldepots, Säulen usw.), falls vorhanden, von der elektrisch leitfähigen Schicht 20 freigelegt bleiben.
  • Das Aufbringen der elektrisch leitfähigen Schicht 20, wie in 8B gezeigt, kann z.B. durch Verwenden einer Formtechnik oder Laminierungstechnik durchgeführt werden. Insbesondere kann die in 8A gezeigte Anordnung, wenn ein Formverfahren verwendet wird, in einem Formwerkzeug platziert werden, das eine obere Formhälfte und eine untere Formhälfte umfasst. Es wird flüssiges Formmaterial in einen von der unteren Formhälfte und der oberen Formhälfte definierten Hohlraum eingebracht. Dieses Verfahren kann von der Beaufschlagung von Energie (z.B. Wärme, Strahlung usw.) und Druck begleitet werden. Nach dem Aushärten ist das Formmaterial starr und bildet die elektrisch leitfähige Schicht 20 aus. Das Formmaterial kann ein Material auf Epoxidbasis oder ein sonstiges geeignetes Material sein. Es kann auch ein Fotoresist, wie z.B. SU8, auf Epoxidbasis sein.
  • Das Formmaterial zum Ausbilden der elektrisch leitfähigen Schicht 20 ist elektrisch leitfähig. Es kann zum Beispiel elektrisch leitfähige Füllstoffpartikel umfassen. Die elektrisch leitfähigen Füllstoffpartikeln können einen mittleren Durchmesser von weniger oder mehr als 30 µm, 40 µm oder 70 µm aufweisen. Die Dicke der elektrisch leitfähigen Schicht 20, gemessen zwischen der zweiten Hauptoberfläche 10b der Halbleiterchips und der oberen Oberfläche 20b der elektrisch leitfähigen Schicht 20, kann weniger oder mehr als 200 µm, 300 µm oder 400 µm betragen. Es ist ferner zu beachten, dass die obere Oberfläche 20b der elektrisch leitfähigen Schicht 20 z.B. im Wesentlichen eben sein kann.
  • Wenn ein Laminierungsverfahren verwendet wird, um die elektrisch leitfähige Schicht 20 auszubilden, wie in 8B gezeigt, können eine oder mehrere Haftfolien über den temporären Träger 710 und die darauf angeordneten Halbleiterchips 10 laminiert werden. Auch in diesem Fall können die Halbleiterchips 10 von dem/den Folienmaterial/Folienmaterialien vollständig bedeckt sein. Die Folie kann z.B. eine Verbund- oder Mehrschichtfolie sein, die zumindest eine Schicht aus organischem Material und eine Schicht eines elektrisch leitfähigen Materials umfasst. Die Schicht des organischen Materials kann von einem oder mehreren von z.B. Epoxidharz, Acrylat oder Polyimid hergestellt sein. Spezifische Beispiele von Materialien, die für das organische Material verwendet werden können, sind PEEK (Polyetheretherketon), PPS (Polyphenylensulfid), PSU (Polysulfon), PEI (Polyetherimid), PAI (Polyamidimid) und LCP (flüssige kristalline Polymere). Das Material der elektrisch leitfähigen Schicht kann ein Metall sein.
  • Wenn eine Verbund- oder Mehrschichtfolie verwendet wird, ist die elektrische Leitfähigkeit der elektrisch leitfähigen Schicht 20 durch die elektrisch leitfähige Schicht der Verbundfolie bereitgestellt. In diesem Fall muss die elektrisch leitfähige Schicht mit den elektrischen Kontaktbereichen CA an der Seitenwandoberfläche 10c der Halbleiterchips 10 verbunden sein. In anderen Ausführungsformen kann die Folie, die über der in 8A gezeigten Anordnung zu laminieren ist, eine inhärente elektrische Leitung aufweisen. Elektrische Leitfähigkeit kann durch elektrisch leitfähige Füllstoffpartikeln verursacht sein, die in der zu laminierenden Folie enthalten sind. Beispielsweise können Füllstoffpartikeln wie oben in Verbindung mit dem Formprozess beschrieben in der Folie eingebettet sein.
  • Die Folie kann auf die in 8A gezeigte Anordnung unter Anwendung von Energie (z.B. Wärme, Strahlung usw.) und/oder Druck laminiert werden. Anschließend kann die Folie ausgehärtet werden, um die elektrisch leitfähige Schicht 20 bereitzustellen, wie in 8B gezeigt. Die elektrisch leitfähige Schicht 20 kann eine im Wesentlichen ebene obere Oberfläche 20b aufweisen.
  • Unter Bezugnahme auf 8C können die Halbleiterchips 10, die in der elektrisch leitfähigen Schicht 20 voreingehaust (voreingekapselt) sind, anschließend getrennt werden. Die Trennung kann z.B. mechanisches Sägen, Schneiden, Ätzen, Laserschneiden, Anreißen, Brechen usw. entlang von Trennlinien S, wie in 8c gezeigt, durchgeführt werden. Es gilt anzumerken, dass ein oder eine Vielzahl von Halbleiterchips 10 in einer getrennten Einheit enthalten sein kann.
  • Nach der Teilung werden die Halbleiterchips 10, die in der elektrisch leitfähigen Schicht 20 voreingekapselt sind, vom temporären Träger 710 entfernt. Wie in 8D beispielhaft veranschaulicht, können diese Einheiten verwendet werden, um die Halbleitervorrichtung 800 zu bilden. Die Halbleitervorrichtung 800 ist der Halbleitervorrichtung 700 ähnlich (außer dass die elektrisch leitfähige Schicht 20 durch z.B. Formen oder Laminieren gebildet wird), und es wird auf die Offenbarung zu 7C verwiesen, um Wiederholungen zu vermeiden. Einer oder mehrere der voreingekapselten Halbleiterchips 10 können in der Halbleitervorrichtung 800 enthalten sein. Ferner können, wie in 8D gezeigt, ein oder mehrere Halbleiterchips 10, die nicht mit einer elektrisch leitfähigen Schicht 20 bereitgestellt sind, in der Halbleitervorrichtung 800 enthalten sein.
  • 9A bis 9B zeigen Querschnittsansichten von Prozessstufen eines Verfahrens zur Herstellung von Hableiterchips 10, die mit einem elektrischen Kontaktbereich CA bereitgestellt sind, der an einer Seitenwandoberfläche davon freiliegend ist. Beispielsweise kann ein Halbleiterchip 10 wie in 2 gezeigt durch dieses Verfahren hergestellt werden. 9A zeigt einen Abschnitt eines Halbleiter-Wafers 300, der zwei Chipzonengrenzen 10‘ umfasst. Ein Metallteil 920 kann im Wafer 300 angeordnet sein, um die zwei Chipzonengrenzen 10‘ zu schneiden und mit beiden Enden in Chipkantenregionen 930 zu reichen. Das Metallteil 920 ist durch die Chipinterne Verdrahtung 220 mit den ersten Chipelektroden 11 beider Halbleiterchipzonen verbunden. Optional können Verbindungselemente 610 auf den ersten Chipelektroden 11 (und auch auf den zweiten Chipelektroden 12, die in 9A nicht dargestellt sind) auf Waferebene angeordnet sein.
  • In Bezug auf 9B sind die Halbleiterchips 10 durch Unterteilen des Wafers 300 in einzelne Chips 10 getrennt. Die Schneidbahnen zwischen den zwei Chipzonengrenzen 10‘ können durch die Metallteile 920 hindurch verlaufen, um die Metallteile 910 in die Metallblöcke 210 zu unterteilen. Auf diese Weise werden elektrische Kontaktbereiche CA, die an den Seitenwandoberflächen 10c der Halbleiterchips 10 freiliegend sind, durch Prozesse auf Waferebene aus dem Metallteil 920 hergestellt, wie in 9A bis 9B gezeigt.
  • Die in 9B gezeigten Halbleiterchips 10 können dann durch die elektrisch leitfähige Schicht 20 bedeckt werden, siehe z.B. 2. Es kann jede der oben beschriebenen Techniken zum Aufbringen der elektrisch leitfähigen Schicht 20 verwendet werden.
  • 10A bis 10D zeigen Querschnittsansichten eines beispielhaften Prozesses zur Herstellung von Halbleitervorrichtungen 1000. Gemäß 10A ist ein Halbleiter-Wafer 300 bereitgestellt. Unterbrochene Linien zeigen die Konturlinien geplanter Schneidbahnen 310 an und können Chipzonengrenzen 10‘ entsprechen.
  • Gemäß 10B wird die elektrisch leitfähige Schicht 20 über einer Oberfläche des Halbleiter-Wafers 300 aufgebracht, die der zweiten Hauptoberfläche 10b der Chips 10 entspricht, wenn sie vom Halbleiter-Wafer 300 getrennt sind. Es ist darauf hinzuweisen, dass in diesem Fall die elektrisch leitfähige Schicht 20 auf Waferebene, d.h. in einer Stufe des Herstellungsprozesses ausgebildet werden kann, in der die Halbleiterchips 10 noch nicht vom Wafer 300 getrennt sind. Die elektrisch leitfähige Schicht 20 kann mit jeder der oben beschriebenen Techniken kann auf dem Wafer 300 aufgebracht werden.
  • In Bezug auf 10C können interne elektrisch leitfähige Durchkontaktierungen 1010 im Halbleiter-Wafer 300 ausgebildet sein. Die elektrisch leitfähigen Durchkontaktierungen 1010 können sich von einer ersten Hauptoberfläche 300a zu einer zweiten Hauptoberfläche 300b des Halbleiter-Wafers 300 erstrecken. Die elektrisch leitfähigen Durchkontaktierungen 1010 können z.B. TSV (Silizium-Durchkontaktierungen) sein.
  • Die elektrisch leitfähigen Durchkontaktierungen 1010 können auf Waferebene ausgebildet werden. Die elektrisch leitfähigen Durchkontaktierungen 1010 können elektrische Kontaktbereiche CA bereitstellen, die an der zweiten Hauptoberfläche 300b des Halbleiter-Wafers 300 freiliegend sind. Die elektrischen Kontaktbereiche CA können mit der elektrisch leitfähigen Schicht 20 direkt in Kontakt stehen.
  • Es ist auch möglich, dass die elektrisch leitfähigen Durchkontaktierungen 1010 hergestellt werden, bevor die elektrisch leitfähige Schicht 20 auf die zweite Hauptoberfläche 300b des Wafers 300 aufgebracht wird. In diesem Fall kann die elektrisch leitfähige Schicht 20 direkt auf den elektrischen Kontaktbereichen CA der elektrisch leitfähigen Durchkontaktierungen 1010 abgeschieden werden. Ferner ist darauf hinzuweisen, dass die Chipelektroden 11, 12 auf Waferebene hergestellt werden können, bevor oder nachdem die elektrisch leitfähigen Durchkontaktierungen 1010 hergestellt werden/wurden.
  • 10D zeigt die Halbleitervorrichtung 1000. Die elektrisch leitfähige Durchkontaktierung 1010 verbindet die elektrisch leitfähige Schicht 20 elektrisch mit der ersten Chipelektrode 11, die die Massechipelektrode sein kann. Das Verbindungselement 610 kann auf Waferebene oder nach der Halbleiterchiptrennung hergestellt werden. Die Trennung der Halbleiterchips wird entlang von Schneidbahnen 310 durchgeführt. Wie bereits erwähnt, kann die zweite Hauptoberfläche 10b des Halbleiterchips 10 teilweise oder vollständig von der elektrisch leitfähigen Schicht 20 bedeckt sein. Ferner kann die zweite Hauptoberfläche 10b des Halbleiterchips 10, wie in allen hier beschriebenen Ausführungen, eine passivierte Oberfläche sein, d.h. es kann sich eine Isolierschicht (nicht gezeigt) zwischen der nackten Chipoberfläche und der elektrisch leitfähigen Schicht 20 erstrecken, um den Halbleiterchip 10 von der elektrisch leitfähigen Schicht 20 zu isolieren. Die in 10D gezeigten Verbindungselemente 610 sind optional und können auf Waferebene oder nach der Chiptrennung hergestellt sein.
  • 11 zeigt eine Halbleitervorrichtung 1100, die einen eingekapselten (d.h. "verpackten") Halbleiterchip 10 umfasst, der mit der elektrisch leitfähigen Schicht 20 bereitgestellt ist. Die Halbleitervorrichtung 1100 kann die Halbleitervorrichtung 1000 wie in 10D gezeigt verwenden. Abgesehen davon ist die Halbleitervorrichtung 1100 den Halbleitervorrichtungen 700 und 800 ähnlich, und es wird auf die entsprechende Beschreibung verwiesen, um Wiederholungen zu vermeiden.
  • Obwohl hier spezielle Ausführungsformen veranschaulicht und beschrieben wurden, ist von Fachleuten auf dem Gebiet der Technik zu verstehen, dass die spezifischen dargestellten und beschriebenen Ausführungsformen durch eine Vielzahl von anderen und/oder äquivalenten Realisierungen ausgetauscht werden können, ohne dabei vom Schutzumfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Variationen der speziellen, hier ausgeführten Beispiele abdecken. Jede Art und Anzahl von Halbleiterchips, HF- oder NFC-Bauteilen, Antennen und/oder EMI-Abschirmungen können auf beispielhafte Weise in den Ausführungsformen enthalten sein.

Claims (20)

  1. Halbleitervorrichtung, umfassend: einen Halbleiterchip mit einer ersten Hauptoberfläche, einer der ersten Hauptoberfläche entgegengesetzten zweiten Hauptoberfläche und einer Seitenwandoberfläche; einen elektrischen Kontaktbereich, der an der Seitenwandoberfläche frei liegt; und eine elektrisch leitfähige Schicht, die die zweite Hauptoberfläche und den elektrischen Kontaktbereich zumindest teilweise bedeckt.
  2. Halbleitervorrichtung nach Anspruch 1, ferner umfassend: eine Chipelektrode, die auf der ersten Hauptoberfläche angeordnet ist, wobei der elektrische Kontaktbereich mit der Chipelektrode elektrisch verbunden ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die elektrisch leitfähige Schicht eine elektromagnetische Störungen abschirmende Schicht ist.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die elektrisch leitfähige Schicht eine Antennenschicht ist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die elektrisch leitfähige Schicht direkt mit dem elektrischen Kontaktbereich verbunden ist.
  6. Halbleitervorrichtung nach Anspruch 2, wobei die Chipelektrode eine Masseelektrode ist.
  7. Halbleitervorrichtung nach Anspruch 2 oder 6, wobei der elektrische Kontaktbereich eine Seitenfläche der Chipelektrode ist.
  8. Halbleitervorrichtung nach Anspruch 2, 6 oder 7, ferner umfassend: einen Metallblock, wobei der elektrische Kontaktbereich eine Seitenfläche des Metallblocks ist; und eine Chip-interne Verdrahtungsleitung, die die Chipelektrode mit dem Metallblock verbindet.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die elektrisch leitfähige Schicht eine Metallschicht, ein leitfähiges Polymermaterial, eine leitfähig Tinte, einen leitfähigen Lack, ein leitfähiges Formmaterial und/oder ein leitfähiges Laminatmaterial umfasst.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Hauptoberfläche eine aktive Oberfläche des Halbleiterchips ist und die zweite Hauptoberfläche eine nicht aktive Oberfläche des Halbleiterchips ist.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: ein elektrisch isolierendes Einkapselungsmaterial, das die elektrisch leitfähige Schicht zumindest teilweise bedeckt.
  12. Halbleitervorrichtung, umfassend: einen Halbleiterchip mit einer ersten Hauptoberfläche, einer der ersten Hauptoberfläche entgegengesetzten zweiten Hauptoberfläche und einer Seitenwandoberfläche; eine Chipelektrode, die auf der ersten Hauptoberfläche angeordnet ist; einen elektrischen Kontaktbereich, der an der zweiten Hauptoberfläche des Halbleiterchips freiliegt; wobei der elektrische Kontaktbereich mit der Chipelektrode elektrisch verbunden ist; und eine elektrisch leitfähige Schicht, die die zweite Hauptoberfläche und den elektrischen Kontaktbereich zumindest teilweise bedeckt.
  13. Halbleitervorrichtung nach Anspruch 12, wobei die elektrisch leitfähige Schicht eine elektromagnetische Störungen abschirmende Schicht ist.
  14. Halbleitervorrichtung nach Anspruch 12, wobei die elektrisch leitfähige Schicht eine Antennenschicht ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 12 bis 14, wobei die elektrisch leitfähige Schicht direkt mit dem elektrischen Kontaktbereich verbunden ist.
  16. Halbleitervorrichtung nach einem der Ansprüche 12 bis 15, ferner umfassend: eine Chip-interne elektrisch leitfähige Durchkontaktierung, die konfiguriert ist, die Chipelektrode mit dem elektrischen Kontaktbereich zu verbinden.
  17. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: Aufbringen einer elektrisch leitfähigen Schicht über einem elektrischen Kontaktbereich, der an einer Seitenwandoberfläche eines Halbleiterchips frei liegt, und über einer zweiten Hauptoberfläche des Halbleiterchips, wobei der elektrische Kontaktbereich mit einer Chipelektrode, die auf einer ersten Hauptoberfläche des Halbleiterchips angeordnet ist, elektrisch verbunden ist.
  18. Verfahren nach Anspruch 17, ferner umfassend: Ausbilden des elektrischen Kontaktbereichs durch Trennen des Halbleiterchips von einem Wafer.
  19. Verfahren nach Anspruch 17 oder 18, wobei die elektrisch leitfähige Schicht durch ein CVD-Verfahren, ein PVD-Verfahren, Sprühen, Drucken, ein Plasmastrahl-Abscheidungsverfahren, galvanische oder chemische Abscheidung, Sputtern oder Schleuderbeschichtung aufgebracht wird.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei die elektrisch leitfähige Schicht durch Einbetten des Halbleiterchips in ein elektrisch leitfähiges Einkapselungsmaterial durch Formen oder Laminieren aufgebracht wird.
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