DE102014103228A1 - Prozessor - Google Patents

Abstract

Bei einem Prozessor werden Lesedaten über eine Mehrzahl von unidirektionalen Lesedatenanschlüsse (12) eingelesen und Schreibdaten über eine Mehrzahl von unidirektionalen Schreibdatenanschlüsse (7) ausgegeben. Der Prozessor umfasst einen Taktanschluss (1), Adressanschlüsse (2), Befehlsanschlüsse (3), eine Mehrzahl von Schreibdatentaktanschlüssen (6), eine Mehrzahl von Lesedatentaktanschlüssen (11). Eine Verzögerung der unidirektionalen Lesedatensignale (RDQ) ist einstellbar und eine optimale Lesedatenverzögerung wird ermittelt, die sich ergibt als der Mittelwert der kleinsten und der größten Lesedatenverzögerung, bei welcher ein korrektes Einlesen der Lesedatensignale in den Prozessor stattgefunden hat, wobei ein Identitätskomparator empfangene Informationen mit ausgesandten Informationen vergleicht. Eine Mehrzahl von Phasendetektoren (20) ermittelt einen optimalen Verzögerungswert für jedes Lesedatentaktsignal (RCK). Eine Verzögerung der Schreibdatentaktsignale (WCK) ist relativ zum Taktsignal (CK) basierend auf einer Ermittlung eines optimalen Verzögerungswert für jedes Schreibdatentaktsignal einstellbar. Der Prozessor enthält einen Befehlsplaner, der das gleichzeitige Durchführen einer Leseoperation und einer Schreiboperation gestattet.

Description

• Gebiet der Erfindung
• Die vorliegende Erfindung betrifft einen Prozessor für die Datenverarbeitung.
• Beschreibung des Stands der Technik
• Die Anforderungen, die an Prozessoren gestellt werden, steigen stetig an. Der Grund dafür ist der, dass Computersysteme immer höhere Datenraten benötigen. Der Computernutzer hat immer höhere Erwartungen, wenn er Computerspiele auf dem Computer spielt. Um ein optimales Spielerlebnis zu bekommen, ist der Spiele-Liebhaber bereit, mehr Geld für derartige Computersysteme auszugeben, die ein derartiges Spielerlebnis liefern.
• Prozessoren werden für vielfältige Zwecke eingesetzt. Die weiteste Verbreitung weisen CPUs (Central Processing Unit) auf. Sie sind der Hauptprozessor in einem Computer. Ein Prozessor ist laut der Definition von Wikipedia eine Maschine oder eine elektronische Schaltung, die gemäß übergebenen Befehlen andere Maschinen oder elektrische Schaltungen steuert und dabei einen Prozess oder Algorithmus vorantreibt, was meist Datenverarbeitung beinhaltet.
• Eine weitere Prozessorgattung sind die GPUs (Graphics Processing Unit). Die primäre Aufgabe dieser Graphikprozessoren ist die Berechnung und Ausgabe von Bildern. Die Abgrenzung Hauptprozessor versus Grafikprozessor gestaltet sich aber zunehmend schwierig, da die Aufgaben sich zunehmend überschneiden. So werden zunehmend Grafikprozessoren im Bereich des HPC (High Performance Computing) eingesetzt, da man gerne für Supercomputer auf die hohe parallele Rechenleitung der Grafikprozessoren zurückgreift.
• Grafikprozessoren werden in Supercomputern aber auch in Grafikkarten eingesetzt. High Performance Grafikkarten kosten heute inzwischen mehr als ein einfaches Notebook. Derartige High Performance Grafikprozessoren nutzen heute den GDDR5 Standard (JESD212), der von der JEDEC Solid State Technology Association etabliert wurde, JEDEC Standard, GDDR5 SGRAM, JESD212, December 2009. Dieser Standard definiert die Schnittstelle zwischen dem Grafikprozessor und den damit verbundenen GDDR5 DRAM Grafikspeicher. Diese Prozessorschnittstelle weist für jede Gruppe von GDDR5 DRAM Grafikspeicherbausteinen einen Taktanschluss sowie Adress- und Befehlsanschlüsse auf, über welche das Taktsignal (CK), die Adresssignale (ADD) und Befehlssignale (CMD) an die jeweilige Gruppe von Grafikspeicherbausteinen gesendet werden, wobei das Taktsignal (CK) für das Senden der Adresssignale (ADD) und Befehlssignale (CMD) verwendet wird. Diese GDDR5 Schnittstelle unterstützt sehr hohe Datenraten. Ein GDDR5 Grafikprozessor ist z.B. über 32 bi-direktionale Datenanschlüsse mit einem GDDR5 Grafikspeicherbaustein verbunden. Im Fall einer Leseoperation (READ) empfängt der Grafikprozessor von dem GDDR5 DRAM über die 32 bi-direktionalen Datenanschlüsse die aus den Speicherzellen ausgelesen Daten. Im Fall einer Schreiboperation (WRITE) sendet der Grafikprozessor dem externen Speicher über die 32 bi-direktionalen Datenanschlüsse die Daten, welche in den Speicherzellen des GDDR5 DRAMs auszulagern sind. Diese Daten werden synchron mit einem Datentaktsignal (Datentakt) ausgesandt (WRITE Operation) bzw. eingelesen (READ Operation). Dieses eine Datentaktsignal wird sowohl für Leseoperationen also auch für Schreiboperationen verwendet. Dieses Datentaktsignal weist die doppelte Frequenz des Taktsignals (CK) auf. Bei einer Frequenz des Taktsignals von 1GHz und einer Frequenz des Datentaktsignals von 2GHz ergibt für die Zeitdauer der Übermittlung eines Datenbits im GDDR5 Doppeldatenratenbetrieb bei einer Lese- oder Schreiboperation gerade 0.25ns und damit eine Datenrate pro bi-direktionalem Daten-Anschluss von 4Gbps (Gigabits pro Sekunde). Mit den 32 bi-direktionalen Daten-Anschlüssen ergibt sich eine Gesamtdatenrate von 16 Gigabytes pro Sekunde (GBps). Dies ist eine sehr hohe Datenrate, allerdings werden noch höhere Datenraten erwünscht.
• Wenn man die GDDR5 Schnittstelle analysiert, dann zeigt sich, dass eine seamless oder nahtlose Leseoperation möglich ist, bei der die bi-direktionalen Datenanschlüsse zu 100% genutzt werden, wobei allerdings die Adressanschlüsse nur zu 50% genutzt werden und die Befehlsanschlüsse nur zu 25 % genutzt werden. Wenn man den GDDR5 Standard analysiert, dann zeigt sich, dass auch eine seamless Schreiboperation möglich ist, bei der die bi-direktionalen Datenanschlüsse zu 100% genutzt werden, wobei allerdings die Adressanschlüsse auch nur zu 50% genutzt werden und die Befehlsanschlüsse auch nur zu 25 % genutzt werden. Auch kann der Prozessor nicht gleichzeitig eine Lese- und eine Schreiboperation in einem DRAM durchführen. Eine gleichzeitige Durchführbarkeit einer Lese- und einer Schreiboperation würde allerdings die Performance eines Systems, da dann der Prozessor viel flexibler auf den Grafikspeicher zugreifen könnte, weiter erhöhen, da für das Einleiten der Schreiboperation nicht auf die Beendigung der Leseoperation gewartet werden müsste.
• Zusammenfassung der Erfindung
• Aufgabe der vorliegenden Erfindung ist es, einen verbesserten Prozessor zur Verfügung zu stellen.
• Diese Aufgabe wird erfindungsgemäß durch einen Prozessor gemäß den Merkmalen des Anspruchs 1 erreicht.
• Als Ausführungsformen und Weiterbildungen der vorliegenden Erfindung wird ein Prozessor gemäß den abhängigen Ansprüchen 2 bis 10 zur Verfügung gestellt.
• Kurzbeschreibung der Figuren
• 1 zeigt eine schematische Darstellung eines Prozessors gemäß der vorliegenden Erfindung.
• 2 zeigt eine schematische Darstellung einer seamless Schreiboperation eines GDDR5 Prozessors gemäß dem Stand der Technik.
• 3 zeigt eine schematische Darstellung einer seamless Leseoperation eines GDDR5 Prozessors gemäß dem Stand der Technik.
• 4 zeigt eine schematische Darstellung einer gleichzeitigen seamless Leseoperation und einer seamless Schreiboperation eines erfindungsgemäßen Prozessors.
• Detaillierte Beschreibung der bevorzugten Ausführungsformen
• Die oben beschriebenen Merkmale der vorliegenden Erfindung werden im Folgenden anhand der beigefügten Zeichnungen näher erläutert. Es wird jedoch darauf hingewiesen, dass die beigefügten Zeichnungen lediglich typische Ausführungsformen der vorliegenden Erfindung darstellen und daher den Umfang der Erfindung nicht beschränken sollen. Die vorliegende Erfindung kann weitere, ebenso wirksame Ausführungsformen zulassen.
• 1 zeigt eine schematische Darstellung eines Prozessors (Prozessor) gemäß der vorliegenden Erfindung. Der Prozessor verarbeitet binäre Information. Bei dieser Datenverarbeitung greift der Prozessor auf einen externen Speicher, wie z.B. einem Grafikspeicherbaustein, zu. Bei einer Leseoperation des Prozessors besorgt sich der Prozessor Information, die er zuvor auf dem Grafikspeicherbaustein abgelegt hat. Dazu sendet er einen Lesebefehl an den externen Speicher, welcher dann die zuvor abgelegten Informationen wieder ausgibt. Will der Prozessor Information extern abspeichern bzw. nach außen verlagern, sendet er einen Schreibbefehl an den Grafikspeicherbaustein und damit einhergehend die Informationen die er auslagern will. Diese Informationen werden dann im Grafikspeicherbaustein gespeichert. Der Prozessor umfasst für jede Gruppe von Grafikspeicherbausteinen einen Taktanschluss 1. Ein geeigneter Wert für die Anzahl der Grafikspeicherbausteine pro Gruppe beträgt eins oder zwei. Über diesen Taktanschluss 1 wird ein Taktsignal CK mit einer ersten Frequenz gesendet. Der Prozessor erzeugt dieses Taktsignal CK.
• Der Prozessor umfasst ferner Adressanschlüsse 2. Über diese Adressanschlüsse 2 werden Adresssignale ADD gesendet, wobei diese Adresse zum Adressieren des Grafikspeicherbausteins verwendet wird; über diese Adresse kann die ausgelagerte Information wieder gefunden werden. Zum Senden der Adresssignale ADD wird das obige Taktsignal CK verwendet, wobei dazu vorteilhaft eine D-Flip-Flop-artige Schaltung 4 verwendet werden kann, dessen Ausgang mit einem Adressanschluss 2 verbunden ist, dessen Taktanschluss mit dem Taktsignal CK verbunden ist und dessen Dateneingang mit den internen Adresssignalen iADD verbunden ist. In der hier vorliegenden Doppeldatenratenumgebung können die Adresssignale ADD sowohl mit der steigenden als auch mit der fallenden Flanke des Taktsignals CK bzw. des verzögerten Taktsignals CK ausgegeben werden. Die Adresssignale basieren auf intern generierten internen Adresssignalen iADD.
• Der Prozessor umfasst auch Befehlsanschlüsse 3. Über diese Befehlsanschlüsse 3 werden Befehlssignale CMD wie z.B. das RAS-(Row Address Strobe), CAS-(Column Address Strobe), WE-(Write Enable) oder das CS-Signal (Chip Select) an den externen Speicher gesendet, wobei zum Senden der Befehlssignale CMD das obige Taktsignal CK verwendet wird, wobei dazu vorteilhaft eine D-Flip-Flop-artige Schaltung 5 verwendet werden kann, dessen Ausgang mit einem Adressanschluss 2 verbunden ist, dessen Taktanschluss 1 mit dem Taktsignal CK verbunden ist und dessen Dateneingang mit den internen Befehlssignalen iCMD verbunden ist. Obwohl eine Doppeldatenratenumgebung vorliegt, ist es vorteilhaft, die Befehlssignale CMD nur mit der steigenden Flanke oder fallenden Flanke des Taktsignals CK bzw. des verzögerten Taktsignals CK zu senden. Dies ist auch ausreichend, da die Zahl der Befehlssignale sehr viel kleiner ist, als die Zahl der Adresssignale ADD.
• Der Prozessor umfasst ferner eine Mehrzahl von Schreibdatentaktanschlüssen 6. Über diese Mehrzahl von Schreibdatentaktanschlüssen 6 wird eine Mehrzahl von Schreibdatentaktsignalen WCK mit einer zweiten Frequenz gesendet. Der externe Speicher benutzt diese Mehrzahl von Schreibdatentaktsignalen WCK, um die im Rahmen einer Schreiboperation WRITE vom Prozessor zur Verfügung gestellten Daten einzulesen. Deshalb muss der Prozessor eine Synchronizität der Schreibdatentaktsignalen WCK mit den zur Verfügung gestellten Daten sicherstellen.
• Man verwendet eine Mehrzahl von Schreibdatentaktsignalen WCK, da es in der Praxis vorteilhaft sein kann, dass der externe Speicher nicht für das Einlesen der Schreibdaten an allen Schreibdatenanschlüssen ein einziges Abtastsignal verwendet, sondern für Gruppen von Schreibdatenanschlüssen jeweils ein separates Schreibdatenabtastsignal verwendet. Für einen externen Speicher mit 32 Schreibdatenanschlüssen wäre eine geeignete Anzahl von Schreibdatentaktsignalen 4 oder 2, je nachdem ob man die Schreibdatentaktsignale für eine Byte oder 2 Bytes von Schreibdatenanschlüssen verwenden will.
• In dem erfindungsgemäßen Prozessor wird diese Mehrzahl an Schreibdatentaktsignalen WCK auch dazu genutzt, die in den externen Speicher auszulagernden Informationen zu senden.
• Der Prozessor stellt dem externer Speicher im Fall einer Schreiboperation die in den Speicherzellen 10 abzulegende Information über eine Mehrzahl von Schreibdatenanschlüssen 7 dem externen Speicher, wobei 32 eine geeignete Anzahl ist, zur Verfügung, wobei bei der Schreiboperation über die Schreibdatenanschlüsse 7 eine Mehrzahl von Schreibdatensignalen WDQ gesendet werden, wobei zum Senden der Schreibdatensignale WDQ die Schreibdatentaktsignale WCK verwendet werden. Es ist vorteilhaft jeweils eine D-Flip-Flop-artige Schaltung 8 zum Senden der Schreibdatensignale WDQ zu verwenden, wozu dann der jeweilige Datenausgang der D-Flip-Flop-artigen Schaltung 8 mit einem Schreibdatenanschluss 7 verbunden ist, der jeweilige Taktanschluss der D-Flip-Flop-artigen Schaltung 8 mit einem Schreibdatentaktsignal WCK verbunden ist und der Dateneingang der D-Flip-Flop-artigen Schaltung 8 mit den internen Schreibdatensignalen iWDQ verbunden ist. Es ist wichtig darauf hinzuweisen, dass es sich bei den Schreibdatenanschlüssen 7 um unidirektionale Datenanschlüsse handelt: An diesen Anschlüssen werden ausschließlich Signale gesendet, aber keine Signale empfangen. In der hier vorliegenden Doppeldatenratenumgebung können die Schreibdatensignale WDQ sowohl basierend auf der steigenden als auch der fallenden Flanke des zugeordneten Schreibdatentaktsignals WCK gesendet werden.
• Der Prozessor umfasst ferner eine Mehrzahl von Lesedatentaktanschlüssen 11, wobei über jeden Lesedatentaktanschluss 11 ein Lesedatentaktsignal RCK mit einer zweiten Frequenz von dem externen Speicher empfangen wird. Der Prozessor nutzt diese Lesedatentaktsignale RCK zum Einlesen der im Fall einer Leseoperation aus dem externen Speicher ausgelesen Informationen. Die Frequenz der Lesedatentaktsignale RCK ist gleich der der Schreibdatentaktsignale WCK. Die Frequenz der Lesedatentaktsignale RCK und der Schreibdatentaktsignale WCK ist doppelt so groß wie die des Taktsignals CK.
• Der Prozessor umfasst ferner einer Mehrzahl von unidirektionalen Lesedatenanschlüssen 12, wobei 32 eine geeignete Anzahl ist, wobei bei einer Leseoperation über diese Lesedatenanschlüsse 12 Lesedatensignale RDQ empfangen werden. Die Lesedatensignale RDQ spiegeln die aus dem externen Speicher ausgelesenen Informationen wider. Über die Adresssignale wird der Bereich des externen Speichers ausgewählt, aus welchem die Information zur Verfügung gestellt werden soll. Die an den Lesedatenanschlüsse 12 empfangenen Lesedatensignale RDQ werden dem Dateneingang einer D-Flip-Flop-artigen Schaltung 13 zugeführt. Die D-Flip-Flop-artige Schaltung 13 enthält ein einstellbares Verzögerungselement, das z.B. über einen Registereintrag R2 einstellbar ist. Durch dieses Verzögerungselement können die empfangenen Lesedatensignale RDQ vor dem Abtasten mit dem empfangenen Lesendatentaktsignal RCK verzögert werden. Der erfindungsgemäße Prozessor enthält für die empfangenen Lesedatensignale RDQ in der D-Flip-Flop-artigen Schaltung 13 individuell einstellbare Verzögerungselemente, um die Positionierung des Abtastsignales, welches das Lesedatentaktsignal ist, im Zentrum des Datenauges zu ermöglichen.
• Da es sich bei den Lesedatenanschlüssen 12 um unidirektionale Lesedatenanschlüsse 12 handelt, werden diese ausschließlich zum Empfangen von Daten, aber nicht zum Ausgeben von Daten verwendet. In der hier vorliegenden Doppeldatenratenumgebung können die Lesedatensignale RDQ sowohl mit der steigenden als auch mit der fallenden Flanke des jeweiligen Lesedatentaktsignals RCK empfangen werden.
• Da der Prozessor bei hohen Frequenzen arbeitet, muss man sicherstellen, dass die Schreibdaten, die der Prozessor über die Schreibdatenanschlüsse 7 an den externen Speicher sendet, von diesem korrekt mit dem jeweiligen Schreibdatentaktsignal WCK eingelesen werden.
• Gleiches gilt für die Lesedaten: Man muss sicherstellen, dass die Lesedaten, die der Prozessor über seine Lesedatenanschlüsse 12 erhält, von dem Prozessor mit dem jeweiligen Lesedatentaktsignal RCK korrekt eingelesen werden.
• Um das korrekte Einlesen der Daten sowohl durch den Prozessor als auch durch den externen Speicher sicherzustellen, ist jeweils eine Synchronisation der Schreibdatentaktsignale WCK mit den Schreibdatensignalen WDQ und der Lesedatentaktsignale RCK mit den Lesedatensignalen RDQ erforderlich. Es liegen auch 3 unterschiedliche Zeitdomänen vor, nämlich die CK Taktdomäne des Taktsignals CK, die WCK Zeitdomäne der Mehrzahl der Schreibdatentaktsignale WCK und die RCK Zeitdomäne der Mehrzahl der Lesedatentaktsignale RCK. Diese 3 Zeitdomänen müssen auch synchronisiert werden.
• Zuerst gilt es das Taktsignal CK mit den Schreibdatentaktsignalen WCK zu synchronisieren. Dies erforderlich, um einen korrekten Ablauf der internen Vorgänge in dem externen Speicher sicher zu stellen, da bei einem Schreibvorgang die Befehls- und Adresssignale in der CK Taktdomäne empfangen werden, während die Schreibdaten in der WCK Zeitdomäne empfangen werden.
• Das Taktsignal CK wird im Prozessor erzeugt und zwar durch einen Oszillator 22. Das von dem Oszillator erzeugte Signal, welches die Frequenz des Schreibdatentaktsignals aufweist, gelangt in die Schaltung 21. Die Schaltung 21 beinhaltet einen Frequenzteiler, der aus dem Signal mit der Frequenz des Schreibdatentaktsignals WCK ein Signal mit der Frequenz des Taktsignals CK erzeugt. Die Schaltung 21 beinhaltet ferner eine DDL (Delay-Locked Loop oder Verzögerungsregelkreis) oder PLL (Phase Locked Loop oder Phasenregelkreis) um die Phase des Signals iWCK, welches die Frequenz des Schreibdatentaktsignals WCK aufweist, synchron zur Phase des Taktsignals CK einzustellen.
• Das so generierte interne Schreibdatentaktsignal iWCK gelangt zur Schaltung 15. Die Schaltung 15 enthält ein einstellbares Verzögerungsglied, mit welchem das Signal iWCK verzögert wird. Das so verzögerte Schreibdatentaktsignal WCK wird dann an den Schreibdatentaktanschlüssen 6 ausgegeben. Das einstellbare Verzögerungsglied kann über einen Eintrag in ein Register R1 eingestellt werden.
• Um nun diese Synchronisation zwischen dem Taktsignal CK und dem Lesedatentaktsignal RCK am Ort des Prozessors durchzuführen, enthält der erfindungsgemäße Prozessor von Mehrzahl von Phasendetektoren 20. Die Anzahl der Phasendetektoren ist gleich der Anzahl der Lesedatentaktsignale RCK. Aufgabe des Phasendetektors 20 ist es, einen Phasenvergleich zwischen dem Lesedatentaktsignal RCK und dem Taktsignal CK durchzuführen. Da das Lesedatentaktsignal RCK die doppelte Frequenz wie das Taktsignal CK aufweist, ist es sinnvoll zunächst mittels eines Frequenzteilers daraus ein Signal mit der gleichen Frequenz zu erzeugen. Dieses Signal kann man dann in einer D-Flip-FLOP artigen Schaltung (RCK/2 Signal am Dateneingang der D-Flip-Flop artigen Schaltung, Signal CK am Takteingang D-Flip-Flop artigen Schaltung) mit dem Taktsignal CK abtasten. Das Resultat dieses Phasenvergleichs R-Align zeigt dann ein Vorauseilen bzw. Nachhinken des einen Signals relativ zum anderen Signal an. Der Prozessor legt den Wert des ermittelten Phasenvergleichsergebnisses R-Align in einem Register ab. Basierend auf diesem Phasenvergleichsergebnis R-Align kann dann im externen Speicher das eine Taktsignal relativ zu dem anderen Taktsignal verzögert werden. Der Prozessor steuert diese Synchronisation, indem er zur Ermittlung des optimalen Verzögerungswertes in einer Schleife den Verzögerungswert, der bei dem externen Speicher verwendet wird, inkrementiert. Für jeden Verzögerungswert ermittelt dann der Prozessor erneut ein Phasenvergleichsergebnis R-Align. Wenn sich das Phasenvergleichsergebnis ändert sind die beiden Taktsignale synchron. Der dabei auftretende Verzögerungswert ist der optimale Verzögerungswert, der im normalen Betrieb zu verwenden ist. Die so gefundene Verzögerung kann dann in dem externen Speicher durch den Prozessor über einen Modus-Register-Setz-Befehl, in welchem ein Eintrag in einem Modus-Register des externen Speichers vorgenommen wird, eingestellt werden. Diese Synchronisation ist für alle Lesedatentaktsignale durchzuführen.
• Um die Synchronisation zwischen der CK Taktdomäne und der WCK Zeitdomäne am Ort des externen Speichers durchzuführen, enthält der externe Speicher eine Mehrzahl von Phasendetektoren. Die Anzahl der Phasendetektoren ist gleich der Anzahl der Schreibdatentaktsignale WCK. Aufgabe des Phasendetektors ist es, einen Phasenvergleich zwischen dem Schreibdatentaktsignal WCK und dem Taktsignal CK durchzuführen. Da das Schreibdatentaktsignal WCK die doppelte Frequenz des Taktsignals CK aufweist, ist es sinnvoll zunächst mittels eines Frequenzteilers daraus ein Signal mit der gleichen Frequenz zu erzeugen. Dieses Signal kann man dann in einer D-Flip-FLOP artigen Schaltung (WCK/2 Signal am Dateneingang der D-Flip-Flop artigen Schaltung, Signal CK am Takteingang der D-Flip-Flop artigen Schaltung) mit dem Taktsignal CK abtasten. Das Resultat dieses Phasenvergleichs W-Align zeigt dann ein Vorauseilen bzw. Nachhinken des einen Signals relativ zum anderen Signal an. Der externe Speicher muss dieses Phasenvergleichsergebnis W-Align an den Prozessor übermitteln. Eine geeignete Übermittelung im erfindungsgemäßen Prozessor findet über die Lesedatenanschlüsse 12 statt. In einer Schleife wird dann erneut ein Phasenvergleichsergebnis W-Align ermittelt. Die Verzögerung kann dann in dem Prozessor über den Registereintrag R1 so eingestellt werden, dass bei der eingestellten Verzögerungszeit des Schreibdatentaktsignals WCK ein Wechsel im Phasenvergleichsergebnis W-Align vorliegt. Das Einstellen von diskreten Verzögerungswerten für das jeweilige Schreibdatentaktsignal kann in der Schaltung 15 durchgeführt werden, initiiert von dem Prozessor. In der Schaltung 15 können beispielsweise 16 verschiedene Verzögerungswerte realisiert werden. Welcher dieser 16 verschiedenen Werte ausgewählt wird, wird von dem Prozessor über den Registereintrag R1 vorgegeben. Im Rahmen einer Schleife wählt der Prozessor zunächst den niedrigsten Verzögerungswert aus und erhält für diesen Verzögerungswert von dem externen Speicher das Phasenvergleichsergebnis W-Align. Dann erhöht der Prozessor schrittweise die in der Schaltung 15 verwendete Verzögerungszeit und empfängt wieder das Phasenvergleichsergebnis W-Align. Wenn die gesamte Schleife durchlaufen wurde, setzt am Ende der Prozessor den zu verwendenden Verzögerungswert in der Schaltung 15 durch den Registereintrag R1, bei welchem ein Wechsel des Phasenvergleichsergebnis W-Align stattgefunden hat. Die Schaltung 30 ermittelt aus dem Phasenvergleichsergebnis W-Align, welches über die Lesedatenanschlüsse 12 empfangen wird, den Registereintrag R1.
• Diese Synchronisation ist für alle Schreibdatentaktsignale durchzuführen. Damit kann für jedes Schreibdatentaktsignal WCK eine geeignete Verzögerung aus einer Mehrzahl von Verzögerungswerten eingestellt werden.
• Nach der Synchronisation der verschiedenen Zeitdomänen muss der Prozessor auch eine Synchronisation der Datensignale zu den Datentaktsignalen ermöglichen.
• Eine Synchronisation der Lesedatensignale RDQ zu den Lesedatentaktsignalen RCK ist z.B. dadurch möglich, dass der Prozessor in einem Trainingsbetrieb die aus dem externen Speicher auszulesende Information in diesem Trainingsmodus über die Adressanschlüsse 2 eingibt. Der Prozessor legt diese Adressinformation in diesem Trainingsmodus in einem Register im Schaltungsblock 31 ab. Der externe Speicher erhält in diesem Trainingsmodus Information über die Adressanschlüsse und sendet diese Information dann an den Prozessor, der diese Information über seine Lesedatenanschlüsse 12 erhält. Diese Lesedatensignale werden dann von der Schaltung 13 empfangen, wobei diese Schaltung einstellbare Verzögerungselemente enthält, über welche die Verzögerung dieser Lesedatensignale über den Registereintrag R2 einstellbar ist, bevor diese von dem Abtastsignal, welches die steigende und fallende Flanke des Lesedatentaktsignals ist, abgetastet werden. Die so registrierten Informationen gelangen dann zum Schaltungsblock 31. Dieser Schaltungsblock enthält Identitätskomparatoren, welche ermitteln, ob die erhaltenen Informationen identisch zu mit den über die Adressanschlüsse ausgesandten Informationen sind. Das Ergebnis dieses Identitätsvergleichs wird in einem Register abgelegt. Anschließend variiert der Prozessor in einer Schleife die einstellbare Verzögerung der empfangenen Lesedatensignale. Der Prozessor kann dann die optimale Lesedatenverzögerung ermitteln, als den Mittelwert der kleinsten und der größten Lesedatenverzögerung, bei welcher ein korrektes Einlesen der Lesedatensignale in dem Prozessor stattgefunden hat, bei welchen also der Identitätskomparator eine Identität der empfangenen Informationen zu den ausgesandten Informationen feststellt.
• 2 zeigt eine Schreiboperation eines GDDR5 Prozessors. Die erste Kurve ist das Taktsignal CK, welches der Prozessor aussendet. Der Prozessor weist ferner ein Datentaktsignal (Datentakt) auf, welches die doppelte Frequenz aufweist. Bei der steigenden Taktflanke zum Zeitpunkt T0 wird nun durch die Befehlssignale ein Schreibbefehl WRITE signalisiert. Zum gleichen Zeitpunkt wird der erste Teil der Adresssignale AW1 von dem Prozessor an den externen Speicher übermittelt und von dem externen Speicher empfangen. Eine halbe Taktperiode später (Zeitpunkt T1, fallende Taktflanke von CK) wird der zweite Teil der für diese Schreiboperation erforderlichen Adresssignale AW2 übermittelt. 2 Taktperioden später (Zeitpunkt T4) werden dann die Daten, die in dem externen Speicher zu speichern sind an diesen gesendet und von diesem empfangen. Diese Daten werden mittels des Datentakts gesendet. Die Burst-Länge beträgt in diesem Beispiel 8. 2 Taktzyklen nach dem Absetzen des ersten Schreibbefehls, zum Zeitpunkt T4, setzt der Prozessor den zweiten Schreibbefehl ab, gleichzeitig damit wird der erste Teil der Adressen und eine halbe Periode später der zweite Teil der Adressen an den Externer Speicher übermittelt. Schließlich werden zum Zeitpunkt T8 die Daten des zweiten Bursts, die in dem DRAM zu speichern sind an diesen gesendet und von diesem empfangen. Diese Daten werden erneut mittels des Datentakts gesendet. Die Burst-Länge beträgt erneut in diesem Beispiel 8.
• Zwischen 2 Schreibbefehlen ist der Datenbus zu 100% ausgelastet, der Adressbus allerdings nur zu 50% und die Auslastung des Befehlsbusses beträgt nur 25%.
• 3 zeigt eine Leseoperation eines GDDR5 Prozessors. Bei der steigenden Taktflanke zum Zeitpunkt T0 wird durch die Befehlssignale ein Lesebefehl READ signalisiert. Zum gleichen Zeitpunkt wird der erste Teil der Adresssignale AR1 von dem Prozessor an den externen Speicher übermittelt und von dem externen Speicher empfangen. Eine halbe Taktperiode später (Zeitpunkt T1, fallende Taktflanke von CK) wird der zweite Teil der für diese Leseoperation erforderlichen Adresssignale AR2 übermittelt. 2 Taktperioden später (Zeitpunkt T4) werden dann die Daten, die in dem DRAM unter dieser Adresse gespeichert sind ausgegeben und von dem Prozessor empfangen. Die Burst-Länge beträgt in diesem Beispiel 8. 2 Taktzyklen nach dem Absetzen des ersten Lesebefehls, zum Zeitpunkt T4, setzt die Prozessor den zweiten Lesebefehl ab, gleichzeitig damit wird der erste Teil der Adressen und eine halbe Periode später der zweite Teil der Adressen an den externen Speicher übermittelt. Schließlich werden zum Zeitpunkt T8 die Daten des zweiten Bursts vom DRAM ausgegeben bzw. vom Prozessor eingelesen.
• Zwischen 2 Lesebefehlen ist der Datenbus zu 100% ausgelastet, der Adressbus allerdings nur zu 50% und die Auslastung des Befehlsbusses beträgt nur 25%.
• 4 zeigt das parallele Durchführen einer Lese- und Schreiboperation in dem erfindungsgemäßen Prozessor. Die erste Kurve ist das Taktsignal CK. Dieses Taktsignal wird an dem Taktanschluss 1 vom Prozessor ausgesandt. Der erfindungsgemäße Prozessor sendet mindestens ein Schreibdatentaktsignal WCK aus und empfängt mindestens ein Lesedatentaktsignal RCK. Die Schreibdatentaktsignale WCK werden an der Mehrzahl der Schreibdatentaktanschlüsse 6 von dem Prozessor ausgesandt. Die Lesedatentaktsignale RCK werden an der Mehrzahl der Lesedatentaktanschlüsse 11 des Prozessors empfangen.
• Sowohl die Schreibdatentaktsignale WCK als auch die Lesedatentaktsignale RCK weisen die doppelte Frequenz des Taktsignals CK auf. Bei der steigenden Taktflanke zum Zeitpunkt T0 wird nun durch die Befehlssignale ein Schreibbefehl WRITE signalisiert. Über die Befehlsanschlüssen 3 sendet der Prozessor die Befehlssignale CMD, wobei zum Senden der Befehlssignale CMD die fallende Flanke des Taktsignals CK oder eine verzögerte steigende Flanke des Taktsignals CK verwendet wird.
• Zum gleichen Zeitpunkt wird der erste Teil der Adresssignale AW1 für diesen Schreibbefehl von dem Prozessor an den externen Speicher übermittelt und von dem externen Speicher empfangen. Über die Adressanschlüsse 2 werden die Adresssignale ADD gesendet, wobei zum Senden der Adresssignale ADD die steigende und die fallende Flanke des Taktsignals CK verwendet wird. Diese Adresssignale ADD dienen dem Adressieren der Bereiche des externen Speichers.
• Eine halbe Taktperiode später (Zeitpunkt T1, fallende Taktflanke von CK) wird der zweite Teil der für diese Schreiboperation erforderlichen Adresssignale AW2 übermittelt. 2 Taktperioden später (Zeitpunkt T4) werden dann die Daten, die der Prozessor in dem DRAM auslagern will an diesen gesendet und von diesem empfangen. Bei jeder Schreiboperation werden über die unidirektionalen Schreibdatenanschlüsse 7 eine Mehrzahl von Schreibdatensignalen WDQ gesendet, wobei zum Senden der Mehrzahl der Schreibdatensignale WDQ die steigende und die fallende Flanke eines Schreibdatentaktsignals WCK aus der Mehrzahl der Schreibdatentaktsignale WCK verwendet wird. Die Burst-Länge beträgt in diesem Beispiel 8. 2 Taktzyklen nach dem Absetzen des ersten Schreibbefehls, zum Zeitpunkt T4, setzt der Prozessor den zweiten Schreibbefehl ab, gleichzeitig damit wird der erste Teil der Adressen AW1 und eine halbe Periode später der zweite Teil der Adressen AW2 an den externen Speicher übermittelt. Schließlich werden zum Zeitpunkt T8 die Daten des zweiten Bursts, die der Prozessor in den externen Speicher auslagern will, über die Schreibdatenanschlüsse 7 an diesen gesendet und von diesem empfangen. Diese Daten werden erneut mittels des Schreibdatentakts WCK gesendet. Die Burst-Länge beträgt erneut in diesem Beispiel 8.
• Eine Taktperiode nach dem ersten Schreibbefehl sendet der Prozessor zum Zeitpunkt T2 den ersten Lesebefehl READ, wobei die über die Befehlsanschlüsse 3 gesendeten Befehlssignale CMD die Leseoperation signalisieren. Zum gleichen Zeitpunkt wird der erste Teil der diesem Lesebefehl zugeordneten Adressen AR1 gesendet, eine halbe Taktperiode später (Zeitpunkt T3) der verbleibende zweite Teil der diesem Lesebefehl zugeordneten Adressen AR2.
• Zum Zeitpunkt T4 werden die durch den Lesebefehl zum Zeitpunkt T0 adressierten Daten über die unidirektionalen Lesedatenanschlüsse 12 empfangen, wobei zum Empfangen der Mehrzahl der Lesedatensignale RDQ die steigende und die fallende Flanke eines Lesedatentaktsignal RCK aus der Mehrzahl der Lesedatentaktsignale RCK verwendet wird.
• Wie man sieht kann man nun bei dieser Architektur des Prozessors ein gleichzeitiges Lesen und Schreiben vornehmen. Dies führt dazu, dass sowohl die unidirektionalen Schreibdatenanschlüsse 7, die unidirektionalen Lesedatenanschlüsse als auch die Adressanschlüsse 2 zu 100% ausgelastet sind. Diese 100% Auslastung dieser drei Anschlussgruppen führt zu einer Vervierfachung der Datenübertragungsrate der Schnittstelle bei einer Verdopplung der Anzahl der Datenanschlüsse.
• Um diese Vervierfachung der Datenübertragungsrate der Schnittstelle zu ermöglichen, muss eine neue innere Architektur im Prozessor verwendet werden. Der Prozessor muss einen Befehlsplaner (command scheduler) beinhalten, der, bevor Befehle an externe Speicher gesendet werden, überprüft, ob dieser Befehl zu diesem Zeitpunkt für diese Resource möglich ist. Der Befehlsplaner im erfindungsgemäßen Prozessor, kann nun die gleichzeitige Durchführung einer Lese- und Schreiboperation in einem externen Speicher erlauben. Dies ist mit der erfindungsgemäßen Schnittstelle möglich, solange der Schreibzugriff und der Lesezugriff unterschiedliche Speicherbereiche adressieren, genauer gesagt unterschiedliche Speicherbänke im DRAM adressieren. Bei dem erfindungsgemäßen Prozessor ist der Flaschenhals Verfügbarkeit der Datenanschlüsse durch das Vorhandensein von unidirektionalen Lesedatenanschlüssen und unidirektionalen Schreibdatenanschlüssen wesentlich verbreitert worden: Gerade dies führt zu der vierfachen Datenübertragungsrate der Prozessorschnittstelle zu einem DRAM Speicher. Wenn ein Lesevorgang in einer Bank des DRAM Speichers läuft muss der Befehlsplaner nicht mehr überprüfen, ob, wenn der Prozessor nun ein Schreibbefehl absetzen will, der Datenanschluss verfügbar ist, da der Prozessor dafür nun die unidirektionalen Schreibdatenanschlüsse nutzen kann.
• Die vorstehende Beschreibung erläutert vorteilhafte Ausführungsbeispiele der Erfindung. Die darin und in den Ansprüchen und den Zeichnungen dargestellten Merkmale können daher nützlich für die Umsetzung der Erfindung in ihren unterschiedlichen Ausführungsformen sein, sowohl einzeln, als auch in beliebiger Kombination. Obwohl sich vorstehende Beschreibung auf Ausführungsformen der vorliegenden Erfindung bezieht, können andere und weiterführende Ausführungsform dieser Erfindung entwickelt werden, ohne dabei über den grundlegenden Umfang der Erfindung hinauszugehen, wobei der Umfang der vorliegenden Erfindung von den nachfolgenden Ansprüchen bestimmt wird.

Claims (10)

1. Prozessor, bei dem bei einer Leseoperation des Prozessors Lesedaten über eine Mehrzahl von unidirektionalen Lesedatenanschlüssen (12) des Prozessors eingelesen werden und bei einer Schreiboperation des Prozessors Schreibdaten über eine Mehrzahl von unidirektionalen Schreibdatenanschlüssen (7) des Prozessors ausgegeben werden, umfassend: einen Taktanschluss (1), wobei über den Taktanschluss (1) ein Taktsignal (CK) mit einer ersten Frequenz ausgegeben wird, Adressanschlüsse (2), wobei über die Adressanschlüsse (2) Adresssignale (ADD) gesendet werden und zum Senden der Adresssignale (ADD) eine steigende und fallende Flanke des Taktsignals (CK) verwendet wird, Befehlsanschlüsse (3), wobei über die Befehlsanschlüsse (3) Befehlssignale (CMD) gesendet werden und zum Senden der Befehlssignale (CMD) eine steigende oder fallende Flanke des Taktsignals (CK) verwendet wird, eine Mehrzahl von Schreibdatentaktanschlüssen (6), wobei über die Mehrzahl der Schreibdatentaktanschlüsse (6) eine Mehrzahl von Schreibdatentaktsignalen (WCK) mit einer zweiten Frequenz gesendet wird und die zweite Frequenz doppelt so groß ist wie die erste Frequenz, eine Mehrzahl von Lesedatentaktanschlüssen (11), wobei über die Mehrzahl der Lesedatentaktanschlüsse (11) eine Mehrzahl von Lesedatentaktsignalen (RCK) mit einer zweiten Frequenz empfangen wird, wobei bei der Schreiboperation über die Schreibdatenanschlüsse (7) eine Mehrzahl von Schreibdatensignalen (WDQ) gesendet werden und wobei zum Senden jedes Schreibdatensignals (WDQ) die steigende und fallende Flanke eines Schreibdatentaktsignal (WCK) aus der Mehrzahl der Schreibdatentaktsignale (WCK) verwendet wird, wobei bei der Leseoperation über die Lesedatenanschlüsse (12) eine Mehrzahl von Lesedatensignalen (RDQ) empfangen wird und zum Empfangen jedes Lesedatensignals (RDQ) die steigende und fallende Flanke eines Lesedatentaktsignal (RCK) aus der Mehrzahl der Lesedatentaktsignale (RCK) verwendet wird, wobei eine Verzögerung der Lesedatensignale (RDQ) einstellbar ist, um eine Positionierung der Lesedatensignale (RDQ) relativ zu dem jeweiligen Lesedatentaktsignal (RCK) zu ermöglichen, wobei zu der Positionierung der Lesedatensignale (RDQ) relativ zu dem jeweiligen Lesedatentaktsignal (RCK) eine optimale Lesedatenverzögerung ermittelt wird, die sich ergibt als der Mittelwert einer kleinsten und größten Lesedatenverzögerung, bei welcher ein korrektes Einlesen der Lesedatensignale in den Prozessor stattgefunden hat, wobei bei einer Ermittlung des korrekten Einlesens ein Identitätskomparator empfangene Informationen mit ausgesandten Informationen vergleicht, wobei die ausgesandten Informationen über die Adressanschlüsse (7) ausgesandt wurden und die empfangenen Informationen über die unidirektionalen Lesedatenanschlüssen (12) empfangen wurden, weiterhin umfassend: eine Mehrzahl von Phasendetektoren (20), um einen Phasenvergleich jedes Lesedatentaktsignals (RCK) mit dem Taktsignal (CK) durchzuführen und basierend auf dem Phasenvergleich einen optimalen Verzögerungswert für jedes Lesedatentaktsignal (RCK) zu ermitteln und diesen optimalen Verzögerungswert über einen Modus-Register-Setz-Befehl einzustellen, wobei eine Verzögerung der Schreibdatentaktsignale (WCK) relativ zum Taktsignal (CK) basierend auf einer Ermittlung eines optimalen Verzögerungswert für jedes Schreibdatentaktsignal einstellbar ist und für die Ermittlung des optimalen Verzögerungswerts ein Phasenvergleichsergebnis in einem Trainingsmodus über die unidirektionalen Lesedatenanschlüssen (12) empfangen wird, und wobei der Prozessor einen Befehlsplaner beinhaltet, der das gleichzeitige Durchführen einer Leseoperation und einer Schreiboperation gestattet, so dass zeitlich parallel Lesedaten über die Lesedatenanschlüsse (12) empfangen und Schreibdaten über die Schreibdatenanschlüsse (7) gesendet werden.
2. Prozessor nach Anspruch 1, der ein Halbleiterbauelement ist.
3. Prozessor nach Anspruch 1 oder 2, der eine Hauptprozessoreinheit eines Computers oder eine CPU (Central Processing Unit) ist.
4. Prozessor nach Anspruch 1 oder 2, der eine Grafikprozessoreinheit oder eine GPU (Graphics Processing Unit) ist.
5. Prozessor nach einem der Ansprüche 1 bis 4, wobei die Mehrzahl von Schreibdatentaktanschlüssen gleich der Mehrzahl von Lesedatentaktanschlüssen ist.
6. Prozessor nach einem der Ansprüche 1 bis 5, wobei die Mehrzahl von unidirektionalen Lesedatenanschlüssen (12) gleich der Mehrzahl von unidirektionalen Schreibdatenanschlüssen (7) ist.
7. Prozessor nach Anspruch 6, wobei die Mehrzahl von unidirektionalen Lesedatenanschlüssen (12) gleich dem Achtfachen der Mehrzahl von Lesedatentaktanschlüssen ist.
8. Prozessor nach Anspruch 6, wobei die Mehrzahl von unidirektionalen Lesedatenanschlüssen (12) gleich dem Sechzehnfachen der Mehrzahl von Lesedatentaktanschlüssen ist.
9. Prozessor nach einem der Ansprüche 1–8, wobei für die Phase jedes Schreibdatentaktsignals (WCK) mittels einer Delay-Locked Loop-Schaltung oder eines Verzögerungsregelkreises oder einer Phase Locked Loop-Schaltung oder eines Phasenregelkreises relativ zur Phase des Taktsignals (CK) eingestellt wird.
10. Prozessor nach einem der Ansprüche 1–9, wobei eine Verzögerung jedes Schreibdatentaktsignals (WCK) einstellbar ist.

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