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QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
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Es wurde die Priorität unter 35 U.S.C. §119 der beim koreanischen Amt für geistiges Eigentum am 26. November 2012 eingereichten
koreanischen Patentanmeldung Nr. 10-2012-0134589 beansprucht, deren gesamte Inhalte hiermit durch Bezugnahme aufgenommen werden.
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HINTERGRUND
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Beispielhafte Ausführungsformen der erfinderischen Konzepte beziehen sich auf eine Speichervorrichtung, ein Computersystem mit denselben und auf ein dazugehöriges Datenübertragungsverfahren.
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In den letzten Jahren konnte ein Festkörperlaufwerk (SSD) verwendet werden als eine Speichervorrichtung eines Computersystems. Das SSD kann einen nicht-flüchtigen Speicher (z. B. einen Flash-Speicher) zum Speichern von Daten verwenden. Verglichen mit einem typischen Festplattenlaufwerk kann das SSD vorteilhaft sein hinsichtlich Beständigkeit, Größe, Leistung usw. Die SSDs können gemäß einem Kommunikationsverfahren mit einem Host unterteilt werden in eine Peripheral-Component-Interconnect(PCI)-SSD und eine Serial-Advanced-Technology-Attachment(SADA)-SSD.
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KURZFASSUNG
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Einige beispielhafte Ausführungsformen der erfinderischen Konzepte beziehen sich auf ein Datenübertragungsverfahren einer Speichervorrichtung.
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Gemäß einer beispielhaften Ausführungsform wird ein Datenübertragungsverfahren einer Speichervorrichtung bereitgestellt, die einen Host-Bus-Adapter enthält zum Kommunizieren mit einem externen Host über eine erste Schnittstelle und zum internen Kommunizieren über eine zweite Schnittstelle. Das Datenübertragungsverfahren kann aufweisen: Ausgeben eines Schreibbefehls und eines Lesebefehls an den Host-Bus-Adapter; Durchführen einer Lese-Direktspeicherzugriffs-Operation unter Verwendung der ersten Schnittstelle als Antwort auf den Schreibbefehl und gleichzeitiges Durchführen einer Schreib-Direktspeicherzugriffs-Operation unter Verwendung der zweiten Schnittstelle als Antwort auf den Lesebefehl; und Erzeugen von Frame-Information-Structure-(FIS)-Sequenzen gemäß der zweiten Schnittstelle als Antwort auf den ausgegebenen Schreibbefehl und den ausgegebenen Lesebefehl. Die erste Schnittstelle kann eine Vollduplex-Datenübertragung durchführen und die zweite Schnittstelle kann eine Halbduplex-Datenübertragung durchführen.
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Gemäß einer weiteren beispielhaften Ausführungsform der erfinderischen Konzepte wird ein Datenübertragungsverfahren einer Speichervorrichtung bereitgestellt, die eine CPU, einen Hauptspeicher und eine Speichervorrichtung mit einem Host-Bus-Adapter zum Kommunizieren mit der CPU über eine erste Schnittstelle und zum internen Kommunizieren über eine zweite Schnittstelle aufweist. Das Datenübertragungsverfahren kann aufweisen: Übertragen einer Befehlsschlange, die einer Eingabe/Ausgabe-Anforderung von der CPU an den Hauptspeicher entspricht; Übertragen von Information an den Host-Puffer-Adapter, die anzeigt, dass die Eingabe/Ausgabe-Anforderung von der CPU an den Hauptspeicher gemacht wurde; Abholen der Eingabe/Ausgabe-Anforderung durch Senden einer Frame-Information-Structure (FIS), die der Eingabe/Ausgabe-Anforderung entspricht, an den Hauptspeicher als Antwort auf die Information bei der Speichervorrichtung; Durchführen einer Datenübertragung zwischen dem Hauptspeicher und der Speichervorrichtung, die der Eingabe/Ausgabe-Anforderung bei der Speichervorrichtung entspricht, gemäß der ersten Schnittstelle; Erzeugen einer FIS-Sequenz gemäß der zweiten Schnittstelle nach der Datenübertragung; Erzeugen eines Interrupt bei der Speichervorrichtung; und Abschließen der Eingabe/Ausgabe-Anforderung auf der Grundlage des Interrupt bei der CPU.
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Gemäß einer weiteren beispielhaften Ausführungsform der erfinderischen Konzepte wird eine Speichervorrichtung bereitgestellt. Die Speichervorrichtung kann aufweisen: eine erste Schnittstellenschaltung, die dazu konfiguriert ist, Daten gemäß einer ersten Schnittstelle zu übertragen und zu empfangen; einen Host-Bus-Adapter, der dazu konfiguriert ist, mit der ersten Schnittstellenschaltung gemäß der ersten Schnittstelle zu kommunizieren; einen Emulator einer zweiten Schnittstelle, der dazu konfiguriert ist, mit dem Host-Bus-Adapter gemäß einer zweiten Schnittstelle zu kommunizieren; eine Direktspeicherzugriffsschaltung, die dazu konfiguriert ist, eine Datenübertragung mit einem externen Host-Speicher durchzuführen; zumindest eine nicht-flüchtige Speichervorrichtung, die dazu konfiguriert ist, Daten zu speichern; und einen Speichercontroller, der dazu konfiguriert ist, zumindest eine nicht-flüchtige Speichervorrichtung gemäß einer Eingabe/Ausgabe-Anforderung zu steuern, die von dem Emulator einer zweiten Schnittstelle abgegeben wurde. Die Direktspeicherzugriffsschaltung kann dazu konfiguriert sein, eine Vollduplex-Datenübertragung von der ersten Schnittstelle bei der Datenübertragung durchzuführen, und eine Frame-Information-Structure-(FIS)-Sequenz gemäß der zweiten Schnittstelle wird nach der Datenübertragung erzeugt.
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Gemäß einer weiteren beispielhaften Ausführungsform der erfinderischen Konzepte wird ein Computersystem bereitgestellt. Das Computersystem kann aufweisen: einen Host-Bus; einen mit dem Host-Bus über eine erste Schnittstelle verbundenen Host-Prozessor; einen mit dem Host-Bus über die erste Schnittstelle verbundenen und zum Durchführen einer RAID-Funktion konfigurierten RAID-Controller; und eine Mehrzahl von mit dem RAID-Controller über die erste Schnittstelle verbundenen Speichervorrichtungen. Zumindest eine von der Mehrzahl von Speichervorrichtungen kann aufweisen: eine erste Schnittstellenschaltung, die dazu konfiguriert ist, mit einer externen Vorrichtung zu kommunizieren gemäß der ersten Schnittstelle; einen Host-Bus-Adapter, der dazu konfiguriert ist, mit der ersten Schnittstellenschaltung gemäß der ersten Schnittstelle zu kommunizieren; einen Emulator einer zweiten Schnittstelle, der dazu konfiguriert ist, mit dem Host-Bus-Adapter gemäß einer zweiten Schnittstelle zu kommunizieren; eine Direktspeicherzugriffsschaltung, die dazu konfiguriert ist, eine Datenübertragung mit einem externen Host-Speicher durchzuführen; zumindest eine nicht-flüchtige Speichervorrichtung, die zum Speichern von Daten konfiguriert ist; und einen Speichercontroller, der dazu konfiguriert ist, die zumindest eine nicht-flüchtige Speichervorrichtung gemäß einer von dem Emulator einer zweiten Schnittstelle abgegebenen Eingabe/Ausgabe-Anforderung zu steuern. Die Direktspeicherzugriffsschaltung kann dazu konfiguriert sein, eine Vollduplexdatenübertragung von der ersten Schnittstelle bei der Datenübertragung durchzuführen. Eine Frame-Information-Strukture-(FIS)-Sequenz gemäß der zweiten Schnittstelle kann nach der Datenübertragung erzeugt werden.
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Gemäß einer weiteren beispielhaften Ausführungsform wird ein Computersystem bereitgestellt. Das Computersystem kann einen Prozessor, einen Hauptspeicher und eine Speichervorrichtung enthalten. Der Hauptspeicher kann dazu konfiguriert sein, eine Eingabe/Ausgabe-Anforderung von dem Prozessor zu empfangen. Die Speichervorrichtung kann dazu konfiguriert sein, Klingelinformation von dem Prozessor zu empfangen, die anzeigt, dass die Eingabe/Ausgabe-Anforderung gemacht wurde; die Eingabe/Ausgabe-Anforderung von dem Hauptspeicher abzuholen durch Senden von mit Frame-Information-Structure-(FIS) bezogener Information an den Hauptspeicher als Antwort auf das Empfangen der Klingelinformation; die nichtflüchtige Speichervorrichtung mit der auf FIS bezogenen Information, die der Eingabe/Ausgabe-Anforderung entspricht, automatisch zu aktualisieren; eine Datenübertragungsoperation gemäß der Eingabe/Ausgabe-Anforderung durchzuführen, wobei die Datenübertragungsoperation zwischen dem Hauptspeicher und der Speichervorrichtung durchgeführt wird; einen Interrupt an den Prozessor zu senden, wenn die Datenübertragungsoperation abgeschlossen ist; und von dem Prozessor Information, die anzeigt, dass die Eingabe/Ausgabe-Anforderung abgeschlossen ist, zu empfangen, wobei die Information, die anzeigt, dass die Eingabe/Ausgabe-Anforderung abgeschlossen ist, auf dem Interrupt basiert.
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KURZE BESCHREIBUNG DER FIGUREN
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Die obigen und weitere Aufgaben und Merkmale werden anschaulich anhand der folgenden Beschreibung mit Bezug auf die folgenden Figuren, wobei gleiche Bezugszeichen sich in den verschiedenen Figuren durchgehend auf gleiche Teile beziehen, es sei denn es ist anders angegeben, und wobei:
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1 ein Blockdiagramm ist, das schematisch ein Computersystem gemäß einer beispielhaften Ausführungsform der erfinderischen Konzepte darstellt;
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2 ein Diagramm ist, das schematisch einen Datenfluss zwischen einem Host und einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform der erfinderischen Konzepte darstellt;
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3 ein Ablaufdiagramm ist, das schematisch eine Vollduplex-Übertragung aus 2 darstellt;
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4 ein Ablaufdiagramm ist, das schematisch ein Datenübertragungsverfahren gemäß einer beispielhaften Ausführungsform der erfinderischen Konzepte darstellt;
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5 ein Blockdiagramm ist, das schematisch ein Computersystem gemäß einer weiteren beispielhaften Ausführungsform der erfinderischen Konzepte darstellt;
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6 ein Blockdiagramm ist, das schematisch ein Computersystem gemäß noch einer weiteren beispielhaften Ausführungsform der erfinderischen Konzepte darstellt;
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7 ein Blockdiagramm ist, das schematisch ein Computersystem gemäß noch einer weiteren beispielhaften Ausführungsform der erfinderischen Konzepte darstellt;
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8 ein Blockdiagramm ist, das schematisch ein Computersystem gemäß noch einer weiteren beispielhaften Ausführungsform der erfinderischen Konzepte darstellt;
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9 ein Blockdiagramm ist, das schematisch ein Computersystem gemäß noch einer weiteren beispielhaften Ausführungsform der erfinderischen Konzepte darstellt;
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10 ein Diagramm ist, das schematisch ein Computersystem gemäß noch einer weiteren beispielhaften Ausführungsform der erfinderischen Konzepte darstellt;
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11 ein Diagramm ist, das schematisch einen PCI-Header eines in einen oder von einem AHCI-Engine aus 10 eingegebenen oder ausgegebenen Datenpaketes darstellt;
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12 ein Diagramm ist, das schematisch bei einem AHCI-Engine aus 10 gespeicherte Host-Steuerinformation darstellt;
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13 ein Diagramm ist, das schematisch bei einem AHCI-Engine aus 10 gespeicherte Port-Information darstellt;
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14A bis 14H Diagramme sind, die schematisch die Spezifikation von einer FIS darstellt, die zwischen einem AHCI-Engine und einem SATA-Emulator aus 10 übertragen wird;
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15 ein Diagramm ist, das schematisch eine Struktur eines Host-Puffers in einem Hauptspeicher aus 10 darstellt;
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16 ein Diagramm ist, das schematisch eine Befehlslistenstruktur aus 15 darstellt;
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17 ein Diagramm ist, das schematisch eine Befehlstabelle aus 16 darstellt;
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18 ein Diagramm ist, das schematisch eine eingegebene empfangene FIS-Struktur aus 15 darstellt; und
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19 ein Diagramm ist, das schematisch eine Prozedur darstellt, bei der ein Computersystem aus 10 einen Lesebefehl ausführt gemäß einer beispielhaften Ausführungsform.
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DETAILLIERTE BESCHREIBUNG
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Ausführungsformen werden nun im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben werden. Die erfinderischen Konzepte können jedoch in vielen verschiedenen Formen ausgeführt sein und sollten nicht als nur auf die dargestellten Ausführungsformen beschränkt ausgelegt werden. Vielmehr werden diese Ausführungsformen als Beispiele so bereitgestellt, dass diese Offenbarung durchgehend und vollständig sein wird und den Fachleuten die Konzepte der erfinderischen Konzepte vollständig vermitteln werden. Dementsprechend werden bekannte Verfahren, Elemente und Techniken nicht beschrieben mit Bezug auf einige der beispielhaften Ausführungsformen der erfinderischen Konzepte. Wenn nicht anders angegeben bezeichnen gleiche Bezugsziffern durchgehend in den angehängten Zeichnungen und der geschriebenen Beschreibung gleiche Elemente, und somit werden Beschreibungen nicht überholt werden. In den Zeichnungen können die Größen und relative Größen von Schichten und Bereichen zum Zwecke der Klarheit übertrieben sein.
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Es wird angenommen werden, dass obwohl die Begriffe ”erster/erste/erstes”, ”zweiter/zweite/zweites”, ”dritter/dritte/drittes” usw. hier verwendet werden können zum Beschreiben von verschiedenen Elementen, Komponenten, Bereichen, Schichten und/oder Abschnitten, diese Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte nicht auf diese Begriffe beschränkt sein sollen. Diese Begriffe werden nur verwendet zum Unterscheiden eines Elementes, einer Komponente, eines Bereiches, einer Schicht oder eines Abschnittes von einem anderen Bereich, einer anderen Schicht oder einem anderen Abschnitt. Somit könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder ein erster Abschnitt, die unten diskutiert sind, als ein zweites Element, als eine zweite Komponente, als ein zweiter Bereich, als eine zweite Schicht, oder als ein zweiter Abschnitt bezeichnet werden ohne von den Lehren der erfinderischen Konzepte abzuweichen.
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Die hierin verwendete Terminologie ist nur zum Zwecke des Beschreibens bestimmter Ausführungsformen und beabsichtigt nicht, die erfinderischen Konzepte zu beschränken. Wie hier verwendet sind die Singularformen ”einer/eine/eines” und ”der/die/das” dazu gedacht, auch die Pluralformen mit einzuschließen, es sei denn der Kontext zeigt eindeutig anderes an. Es wird weiter allgemein angenommen, dass die Begriffe ”umfasst” und/oder ”umfassend”, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen davon ausschließen. Wie hier verwendet, enthält der Begriff ”und/oder” irgendeinen und alle Kombinationen von einem oder mehreren der verknüpft aufgelisteten Gegenstände. Außerdem ist der Begriff ”beispielhaft” dazu gedacht, sich auf ein Beispiel oder eine Veranschaulichung zu beziehen.
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Es wird angenommen, dass wenn ein Element oder eine Schicht als ”auf”, ”verbunden mit”, ”gekoppelt an” oder ”angrenzend an” ein anderes Element oder eine andere Schicht bezeichnet wird, es/sie direkt auf, verbunden mit, gekoppelt mit oder angrenzend an das andere Element oder die andere Schicht sein kann oder dazwischen liegende Elemente oder Schichten vorhanden sein können. Wenn im Gegensatz dazu ein Element als ”direkt auf”, ”direkt verbunden mit”, ”direkt gekoppelt an” oder ”unmittelbar angrenzend an” ein anderes Element oder eine andere Schicht bezeichnet wird, sind keine dazwischen liegenden Elemente oder Schichten vorhanden.
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Soweit nicht anders definiert, besitzen alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe), die hier verwendet werden, die gleiche Bedeutung wie sie üblicherweise von einem Durchschnittsfachmann auf dem Gebiet, zu dem die erfinderischen Konzepte gehören, verstanden wird. Es wird weiter angenommen, dass Begriffe, wie diejenigen, die in üblicherweise verwendeten Wörterbüchern definiert sind, so ausgelegt werden sollten, dass sie eine Bedeutung besitzen, die konsistent mit ihrer Bedeutung in dem Kontext der verwandten Technik und/oder der vorliegenden Beschreibung ist, und wird nicht in einer idealisierten oder überformalen Art und Weise interpretiert, außer es wird hier ausdrücklich so definiert.
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1 ist ein Blockdiagramm, das schematisch ein Computersystem 1000 gemäß einer Ausführungsform der erfinderischen Konzepte darstellt. Bezug nehmend auf 1 kann ein Computersystem 1000 einen Host-Bus 1001, mindestens einen Host-Prozessor 1100, mindestens einen Host-Speicher 1200 und eine Speichervorrichtung 1300 enthalten. Im Folgenden werden die Komponenten 1001, 1100 und 1200 als ein Host bezeichnet.
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Der Host-Bus 1001 kann Daten gemäß einer ersten Schnittstelle übertragen zwischen Komponenten (z. B. dem Prozessor 1100 und der Speichervorrichtung 1300) des Computersystems 1000. Hierbei kann die erste Schnittstelle eine Vollduplex-Schnittstelle (oder eine bidirektionale Datenübertragungsschnittstelle) sein. Das bedeutet, dass die erste Schnittstelle einen Übertragungskanal TX und einen Empfangskanal RX bereitstellen kann, die unabhängig voneinander verwendet werden. Zum Beispiel kann die erste Schnittstelle eine Glasfaser(FC)-Schnittstelle, eine Universal-Serial-Bus (USB) 3.0-Schnittstelle, eine USB 2.0-Schnittstelle, eine Serial-Attached-SCSI (SAS), eine Peripheral-Component-Interconnect-express(PCIe)-Schnittstelle, ein Serial-Peripheral-Interface (SPI), eine Thunderbolt-Schnittstelle, eine Lightning-Bolt-Schnittstelle oder eine andere ähnliche Schnittstelle sein.
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Der Host-Prozessor 1100 kann einen Gesamtbetrieb des Computersystems 1000 steuern. Der Host-Prozessor 1100 kann eine erste Schnittstellenschaltung 1110 enthalten. Die erste Schnittstellenschaltung 1110 kann mit dem Host-Bus 1001 gemäß der ersten Schnittstelle verbunden sein. Der Host-Prozessor 1100 kann einen Speicher-Controller (nicht dargestellt) enthalten, der dazu konfiguriert ist, den Host-Speicher 1200 zu steuern.
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Der Host-Speicher 1200 kann mit dem Host-Prozessor 1100 verbunden sein und kann Daten speichern, die während einer Operation benötigt werden, gemäß einer Steuerung des Host-Prozessors 1100. Der Host-Speicher 1200 kann implementiert sein mit einer flüchtigen Speichervorrichtung wie z. B. einem DRAM oder mit einer nichtflüchtigen Speichervorrichtung wie z. B. einem PRAM.
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Die Speichervorrichtung 1300 kann verbunden sein mit dem Host-Bus 1001 gemäß der ersten Schnittstelle und kann Daten speichern. Die Speichervorrichtung 1300 kann mit dem Host extern kommunizieren gemäß der ersten Schnittstelle und eine Datenübertragungsoperation intern gemäß einer zweiten Schnittstelle durchführen. Anders als die erste Schnittstelle kann die zweite Schnittstelle eine Halbduplex-Schnittstelle (oder eine polydirektionale Datenübertragungsschnittstelle) sein. Zum Beispiel kann die zweite Schnittstelle eine ATA-Schnittstelle, eine SATA-Schnittstelle oder eine andere ähnliche Schnittstelle sein.
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Die Speichervorrichtung 1300 kann eine erste Schnittstellenschaltung 1310 (die als eine externe Schnittstellenschaltung bezeichnet wird), einen Host-Bus-Adapter 1320, einen Emulator 1330 einer zweiten Schnittstelle (der als eine interne Schnittstellenschaltung bezeichnet wird), eine DMA-Schaltung 1340, zumindest eine nicht-flüchtige Speichervorrichtung 1350 und einen Speichercontroller 1360 aufweisen.
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Die erste Schnittstellenschaltung 1310 kann mit dem Host-Bus 1001 verbunden sein und kann mit einer externen Vorrichtung gemäß der ersten Schnittstelle kommunizieren.
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Der Host-Bus-Adapter 1320 kann mit der ersten Schnittstellenschaltung 1310 gemäß der ersten Schnittstelle kommunizieren. Der Host-Bus-Adapter 1320 kann eine Software und/oder Hardware sein, die so implementiert ist, dass die Speichervorrichtung 1300 zumindest einen von dem Host-Prozessor 1100 abgegebenen Befehl erkennt. Bei beispielhaften Ausführungsformen kann der Host-Bus-Adapter 1320 ein Advanced-Host-Controller-Interface (AHCI) sein.
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Der Emulator 1330 einer zweiten Schnittstelle kann mit dem Host-Bus-Adapter 1320 gemäß der zweiten Schnittstelle kommunizieren. Gemäß verschiedenen Ausführungsformen kann der Host-Bus-Adapter 1320 Schreibbefehle und/oder Lesebefehle gemäß einem Verfahren einer integrierten Befehlsreihung empfangen. Der Emulator 1330 einer zweiten Schnittstelle kann derart implementiert sein, dass er eine Emulation einer zweiten Schnittstelle für die Speichervorrichtung 1300 bereitstellt. Zum Beispiel kann der Emulator 1330 einer zweiten Schnittstelle mit dem Host-Bus-Adaptor 1320 kommunizieren unter Verwendung einer Frame-Information-Structure (FIS) der zweiten Schnittstelle. Die FIS kann ein Datenpaket sein, das formatiert oder auf andere Art und Weise gemäß der zweiten Schnittstellenspezifikation konfiguriert ist. Der Emulator 1330 einer zweiten Schnittstelle kann eine FIS-Transaktion zu/von dem Speichercontroller 1360 oder eine FIS des Hosts über den Host-Bus-Adapter 1320 verarbeiten.
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Die DMA-Schaltung 1340 kann dazu konfiguriert sein, die erste Schnittstellenschaltung 1310 gemäß einem Integrierte-Befehlsreihungs(NCQ)-Befehl (z. B. einen Schreibbefehl oder einen Lesebefehl), der von dem Host-Prozessor 1100 eingegeben ist, zu steuern, so dass die Speichervorrichtung 1300 Daten von/zu dem Host-Speicher 1200 liest/schreibt. Die DMA-Schaltung 1340 kann Übertragungs- und Empfangs-DMA-Schaltungen (nicht dargestellt) besitzen, die dazu konfiguriert sind, eine Vollduplex-Datenübertragungsoperation unter Verwendung eines Übertragungskanals TX und eines Empfangskanalx RX des Host-Busses 1001 durchzuführen.
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Die zumindest eine nicht-flüchtige Speichervorrichtung 1350 kann eine Vorrichtung zum Speichern von Daten sein und kann zumindest einer von einem Flash-Speicher (z. B. einem NAND-Flash-Speicher), einem Phasenänderungs-RAM (PRAM), einem magnetischen RAM (MRAM), einem resistiven RAM (RRAM), einem ferroelektrischen RAM (FRAM), einem vertikalen NAND (VNAND) und anderen ähnlichen Speichervorrichtungen sein.
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Der Speichercontroller 1360 kann die zumindest eine nicht-flüchtige Speichervorrichtung 1350 gemäß einer FIS-Transaktion steuern, die von dem Emulator 1330 einer zweiten Schnittstelle übertragen wurde.
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Im Allgemeinen kann eine die zweite Schnittstelle (z. B. eine Halbduplex-Datenübertragungsschnittstelle) unterstützende Speichervorrichtung keine Vollduplex-Datenübertragungsoperation durchführen. Andererseits kann das Computersystem 1000 gemäß einer Ausführungsform der erfinderischen Konzepte den Host-Bus-Adapter 1320, der die erste Schnittstelle (z. B. eine Vollduplex-Datenübertragungsschnittstelle) unterstützt, und den Emulator 1330 einer zweiten Schnittstelle enthalten, der der Speichervorrichtung 1300 ermöglicht, mit einem Host-Bus-Adapter unter Verwendung einer FIS der zweiten Schnittstelle zu kommunizieren, so dass sie Daten intern gemäß der zweiten Schnittstelle überträgt und eine Vollduplex-Datentübertragungsoperation extern gemäß der ersten Schnittstelle durchführt. Das bedeutet, dass mit dem Computersystem 1000 der erfinderischen Konzepte eine Datenübertragungsgeschwindigkeit verdoppelt werden kann, wobei eine Bedingung der zweiten Schnittstelle erfüllt wird.
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Zusätzlich kann das Computersystem 1000 der erfinderischen Konzepte die Speichervorrichtung 1300 mit dem Host-Bus-Adapter 1320 enthalten, der die erste Schnittstelle unterstützt, so dass Entwicklung eines Host-Treibers für die Speichervorrichtung 1300 nicht benötigt wird. Gemäß verschiedenen Ausführungsformen kann der Host-Prozessor 1100 der erfinderischen Konzepte die Speichervorrichtung 1300 der erfinderischen Konzepte betreiben, wobei ein konventioneller Host-Treiber verwendet wird.
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2 ist ein Diagramm, das schematisch einen Datenfluss zwischen einem Host und einer Speichervorrichtung gemäß einer Ausführungsform der erfinderischen Konzepte darstellt. Im Folgenden wird ein Datenfluss zwischen einem Host und einer Speichervorrichtung mit Bezug auf die 1 und 2 beschrieben werden.
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Ein Host-Prozessor 1100 kann prüfen, of eine Speichervorrichtung 1300 einen NCQ-Befehl (z. B. einen Schreibbefehl oder einen Lesebefehl) durchführen kann. Dementsprechend kann der Host-Prozessor 1100 dazu konfiguriert sein, ein Register eines Host-Bus-Adapters 1320 zu lesen, um zu prüfen, ob ein vorhergehender Befehl abgeschlossen ist (S11). Wenn ein Prüfergebnis anzeigt, dass ein vorhergehender Befehl abgeschlossen ist, kann der Host-Prozessor 1100 einen Befehl CMD an einen Host-Speicher 1200 ausgeben (S12). Der Host-Prozessor 1100 kann dem Host-Bus-Adapter 1320 einen Befehl FIS bereitstellen, der informiert, dass ein Befehl CMD an den Host-Speicher 1200 ausgegeben ist (S13). Ein Emulator 1330 einer zweiten Schnittstelle kann einen Befehl abholen durch Speichern von Information (z. B. eines Befehlstyps, einer Adresse, Daten und dergleichen), die mit dem Befehl FIS verknüpft ist bei dem Host-Speicher 1200. Somit kann der Host-Speicher 1200 einen Bereich festlegen für eine Datenübertragung mit der Speichervorrichtung 1300.
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Danach kann eine Datenübertragung durchgeführt werden zwischen dem Host-Speicher 1200 und der Speichervorrichtung 1300 durch einen Lese- oder Schreibbefehl CMD, wobei die Spezifikation der zweiten Schnittstelle erfüllt wird. Gemäß verschiedenen Ausführungsformen kann eine Datenübertragung eine Vollduplexdatenübertragung sein. Bei solchen Ausführungsformen kann eine Vollduplex-Datenübertragung durchgeführt werden gemäß gleichzeitig empfangenen Lese- und Schreibbefehlen, oder eine Vollduplex-Datenübertragung kann durchgeführt werden in einem Zustand, bei dem Lese- und Schreibbefehle gemischt sind (S15). Wenn eine Datenübertragung abgeschlossen ist, kann der Host-Bus-Adapter 1320 einen Interrupt an den Host-Speicher 1200 senden (S16). Der Host-Prozessor 1100 kann Befehls-Abschlussinformation an den Host-Speicher 1200 übertragen, die informiert, dass eine den Befehl CMD entsprechende Operation abgeschlossen ist (S17).
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Das Computersystem 1000 gemäß den erfinderischen Konzepten kann eine Vollduplex-Datenübertragung gemäß dem NCQ-Befehl CMD durchführen.
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3 ist ein Ablaufdiagramm, das schematisch eine Vollduplex-Übertragung aus 2 veranschaulicht.
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Bezug nehmend auf 3 kann eine Übertragungs-DMA-Schaltung in einer DMA-Schaltung 1140 dazu konfiguriert sein, Schreibdaten von einem Host-Speicher 1200 zu empfangen, wobei ein Übertragungskanal TX eines Host-Busses 1001 gemäß einem Schreibbefehl verwendet wird. Eine Empfangs-DMA-Schaltung kann dazu konfiguriert sein, Lesedaten an den Host-Speicher 1200 zu übertragen, wobei ein Empfangskanal RX des Host-Busses 1001 verwendet wird gemäß einem Lesebefehl (S21). Das bedeutet, dass eine Übertragung von Schreibdaten und eine Übertragung von Lesedaten parallel durchgeführt werden kann.
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Wenn eine Übertragung der Schreibdaten über einem Übertragungskanal TX des Host-Busses 1001 abgeschlossen ist, können Schreibdaten FIS (DMA-Setup-FIS, Nicht-Daten-FIS und Set-Device-Bits(SBD)-FIS) gemäß der Spezifikation der zweiten Schnittstelle an den Host-Speicher 1200 übertragen werden (S22, S23 und S24). Hierbei kann die DMA-Setup-FIS Information enthalten, die anzeigt, dass eine DMA-Schaltung 140 für Datenübertragung konfiguriert sein kann. Die Nicht-Daten-FIS kann Information enthalten, die anzeigt, dass Daten nicht vorhanden sind. Die SDB-FIS kann Information enthalten, die anzeigt, ob Datenübertragung abgeschlossen ist oder ein Übertragungszustand erfolgreich ist. Gemäß verschiedenen Ausführungsformen kann die Nicht-Daten-FIS von dem Host-Speicher 1200 erzeugt werden und an die Speichervorrichtung 1300 gesendet werden. Obwohl nicht dargestellt, kann die Data-FIS zum Erfüllen der Übertragungsspezifikation der zweiten Schnittstelle einen Header enthalten, der von einem Emulator 1330 einer zweiten Schnittstelle erzeugt wird, und ein Host-Bus-Adapter 1320 kann die Data-FIS verwenden, die von der Emulation einer zweiten Schnittstelle erzeugt wird.
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Wenn eine Übertragung von Lesedaten über einen Empfangskanal RX des Host-Busses 1001 abgeschlossen ist, kann eine Lesedaten-FIS (z. B. DMA-Setup-FIS, Nicht-Daten-FIS und SDE-FIS) gemäß der Spezifikation der zweiten Schnittstelle an den Host-Speicher 1200 gesendet werden (S25, S26 und S27). Gemäß verschiedenen Ausführungsformen kann die DMA-Setup-FIS Information enthalten, die anzeigt, ob eine DMA-Schaltung 1340 für Datenempfang zu verwenden ist, kann die Nicht-Daten-FIS Information enthalten, die anzeigt, dass Daten nicht vorhanden sind und kann die SDB-FIS Information enthalten, die anzeigt, ob Datenempfang abgeschlossen ist, oder ein Empfangszustand erfolgreich ist.
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Bei beispielhaften Ausführungsformen kann die Schreibdaten-FIS und die Lesedaten-FIS verwendet werden, derart, dass sie sequentiell erzeugt werden, nachdem entweder Schreibdaten oder Lesedaten übertragen wurden.
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Bei beispielhaften Ausführungsformen kann jede von der Schreibdaten-FIS und der Lesedaten-FIS verwendet werden derart, dass sequentiell eine DMA-Setup-FIS, eine Nicht-Daten-FIS und eine SDB-FIS erzeugt werden.
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Mit einem Vollduplex-Datenübertragungsverfahren der erfinderischen Konzepte werden die DATA-FIS (Schreib-FIS und Lese-FIS) gemäß der Spezifikation der zweiten Schnittstelle virtuell erzeugt und übertragen, nachdem Schreibdaten und Lesedaten gemäß der Spezifikation der ersten Schnittstelle übertragen wurden.
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4 ist ein Ablaufdiagramm, das schematisch ein Datenübertragungsverfahren gemäß einer Ausführungsform der erfinderischen Konzepte darstellt. Im Folgenden wird ein Datenübertragungsverfahren gemäß einer Ausführungsform der erfinderischen Konzepte beschrieben werden mit Bezug auf die 1 bis 4.
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Ein Host-Prozessor 1100 kann konfiguriert sein zum Ausgeben eines NCQ-Befels (Lesen/Schreiben) an eine Speichervorrichtung 1300 (S110). Gemäß verschiedenen Ausführungsformen kann der NCQ-Befehl einen Schreibbefehl und einen Lesebefehl gleichzeitig oder sequentiell ausgeben. Eine Schreib-DMA-Operation und eine Lese-DMA-Operation können parallel zwischen einem Host-Speicher 1200 und der Speichervorrichtung 1300 durchgeführt werden, wobei eine erste Schnittstelle gemäß dem NCQ-Befehl verwendet wird (S120). Nachdem die Schreib-DMA-Operation und die Lese-DMA-Operation abgeschlossen sind, kann eine Daten-FIS-Sequenz (z. B. DMA-Setup-FIS → Nicht-Daten-FIS → SDB-FIS) für das Genügen einer zweiten Schnittstelle von der Speichervorrichtung 1300 an den Host-Speicher 1200 übertragen werden (S130).
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Wird dem Datenübertragungsverfahren der erfinderischen Konzepte kann eine Data-FIS gemäß der Spezifikation der zweiten Schnittstelle gesendet werden, nachdem DMA-Operationen gemäß der Spezifikation der ersten Schnittstelle durchgeführt wurden.
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Ein Computersystem 1000, das mit Bezug auf die 1 bis 4 beschrieben wurde, kann die Speichervorrichtung 1300 enthalten, die mit einem Host-Bus 1001 extern verbunden ist, gemäß der Spezifikation der ersten Schnittstelle, und arbeitet intern gemäß der Spezifikation der zweiten Schnittstelle. Das Computersystem 1000 enthält weiter eine Speichervorrichtung, die mit dem Host-Bus 1001 verbunden ist gemäß der Spezifikation der ersten Schnittstelle.
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5 ist ein Blockdiagramm, das schematisch ein Computersystem gemäß einer weiteren Ausführungsform der erfinderischen Konzepte darstellt. Bezug nehmend auf 5 enthält ein Computersystem 2000 einen Host-Bus 2001, mindestens einen Host-Prozessor 2100, mindestens einen Host-Speicher 2200, eine erste Speichervorrichtung 2300 und eine zweite Speichervorrichtung 2400. Gemäß verschiedenen Ausführungsformen können der Host-Bus 2001, der Host-Prozessor 2100 und der Host-Speicher 2200 jeweils gleich oder ähnlich wie ein Host-Bus 1001, ein Host-Prozessor 1100 und ein Host-Speicher 1200 sein. Zusätzlich können gemäß verschiedenen Ausführungsformen die erste Speichervorrichtung 2300, die erste Schnittstellenschaltung 2310, ein Host-Bus-Adapter 2320, der Emulator 2330 einer zweiten Schnittstelle, die DMA-Schaltung 2340, die zumindest eine nicht-flüchtige Speichervorrichtung 2350 und der Speicher-Controller 2360 jeweils gleich oder ähnlich wie eine Speichervorrichtung 1300, die erste Schnittstellenschaltung 1310, der Host-Bus-Adapter 1320, der Emulator 1330 einer zweiten Schnittstelle, die DMA-Schaltung 1340, die zumindest eine nicht-flüchtige Speichervorrichtung 1350 und der Speicher-Controller 1360 sein.
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Die zweite Speichervorrichtung 2400 kann mit dem Host-Bus 2001 gemäß einer ersten Schnittstelle verbunden sein. Die zweite Speichervorrichtung 2400 kann eine erste Schnittstellenschaltung 2410, mindestens eine nicht-flüchtige Speichervorrichtung 2450 und einen Speicher-Controller 2460 enthalten. Die erste Schnittstellenschaltung 2410 kann derart implementiert sein, dass sie mit einem Host gemäß der Spezifikation der ersten Schnittstelle kommuniziert. Der Speicher-Controller 2460 kann Befehle und Daten gemäß der Spezifikation der ersten Schnittstelle übertragen und kann die nicht-flüchtige Speichervorrichtung 2450 gemäß einer Host-Anforderung steuern.
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Die zweite Speichervorrichtung 2400 kann auch als eine erste Schnittstellenspeicherschaltung bezeichnet werden. Gemäß verschiedenen Ausführungsformen kann die Speichervorrichtung 2300 auch als eine erste Pseudoschnittstellenspeicherschaltung bezeichnet werden.
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Ein Computersystem gemäß einer beispielhaften Ausführungsform der erfinderischen Konzepte kann weiter eine Funktion einer redundanten Anordnung unabhängiger Festplatten (RAID) aufweisen. Gemäß verschiedenen Ausführungsformen kann die RAID-Funktion eine Mehrzahl von Speichervorrichtungen verwirklichen, in einer gleichen Art und Weise wie eine logische Vorrichtung zu bearbeiten und kann verwendet werden zum zufälligen Erweitern einer Kapazität einer einzelnen Speichervorrichtung oder zum Sichern von Stabilität von in einer Speichervorrichtung gespeicherten Daten.
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6 ist ein Blockdiagramm, das schematisch ein Computersystem gemäß noch einer weiteren Ausführungsform der erfinderischen Konzepte darstellt. Bezug nehmend auf 6 kann ein Computersystem 300 einen Host-Bus 3001, mindestens einen Host-Prozessor 3100, mindestens einen Host-Speicher 3200, einen RAID-Controller 3300, eine erste Speichervorrichtung 3400 und eine zweite Speichervorrichtung 3500 aufweisen. Gemäß verschiedenen Ausführungsformen können der Host-Bus 3001, der Host-Prozessor 3100 und der Host-Speicher 3200 jeweils gleich oder ähnlich dem Host-Bus 1001, einem Host-Prozessor 1100 und einem Host-Speicher 1200 sein.
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Der RAID-Controller 3300 kann mit dem Host-Bus 3001 gemäß einer ersten Schnittstelle verbunden sein und kann dazu konfiguriert sein, die erste und die zweite Speichervorrichtung 3400 und 3500 derart zu steuern, dass eine RAID-Funktion bereitgestellt wird. Gemäß verschiedenen Ausführungsformen kann die RAID-Funktion ein Datenspiegelungsverfahren enthalten, so dass Daten in der ersten Speichervorrichtung 3400 gespeichert werden und gleichzeitig die gleichen Daten in der zweiten Speichervorrichtung 3500 gespeichert werden. Der RAID-Controller 3300 kann mit der ersten und der zweiten Speichervorrichtung 3400 und 3500 gemäß der ersten Schnittstelle verbunden sein. Jede von der ersten und der zweiten Speichervorrichtung 3400 und 3500 können gleich oder ähnlich der Speichervorrichtung 1300 sein. Bei solchen Ausführungsformen kann jede von der ersten und der zweiten Speichervorrichtung 3400 und 3500 eine erste Pseudoschnittstellenspeichervorrichtung sein.
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Das Computersystem 3000 gemäß einer Ausführungsform der erfinderischen Konzepte kann eine RAID-Funktion unter Verwendung der ersten Pseudoschnittstellenspeichervorrichtungen 3400 und 3500 durchführen.
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6 veranschaulicht ein Beispiel, bei dem das Computersystem 3000 zwei Speichervorrichtungen 3400 und 3500 enthält. Jedoch sind die erfinderischen Konzepte nicht darauf beschränkt. Zum Beispiel kann gemäß verschiedenen Ausführungsformen das Computersystem 3000 derart implementiert sein, dass es eine RAID-Funktion unter Verwendung von drei oder mehr ersten Pseudoschnittstellenspeichervorrichtungen durchführt.
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Außerdem können Speichervorrichtungen in dem Computersystem 3000 erste Pseudoschnittstellenspeichervorrichtungen sein. Jedoch sind die erfinderischen Konzepte nicht darauf beschränkt. Zum Beispiel kann gemäß verschiedenen Ausführungsformen ein Computersystem der erfinderischen Konzepte zumindest eine HDD enthalten.
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7 ist ein Blockdiagramm, das schematisch ein Computersystem gemäß noch einer weiteren Ausführungsform der erfinderischen Konzepte darstellt. Bezug nehmend auf 7 kann ein Computersystem 4000 einen Host-Bus 4001, zumindest einen Host-Prozessor 4100, zumindest einen Host-Speicher 4200, einen RAID-Controller 4300, eine Speichervorrichtung 4400 und eine HDD 4500 enthalten. Gemäß verschiedenen Ausführungsformen können der Host-Bus 4001, der Host-Prozessor 4100 und der Host-Speicher 4200 jeweils gleich oder ähnlich dem Host-Bus 1001, einem Host-Prozessor 1100 und einem Host-Speicher 1200 sein.
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Der RAID-Controller 4300 kann mit dem Host-Bus 4001 gemäß einer ersten Schnittstelle verbunden sein und kann dazu konfiguriert sein, die Speichervorrichtung 4400 und die HDD 4500 derart zu steuern, dass eine RAID-Funktion bereitgestellt wird. Der RAID-Controller 4300 kann Schreibdaten gleichzeitig in der Speichervorrichtung 4400 und auf der HDD 4500 speichern als Antwort auf eine Schreibanforderung eines Host.
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Das Computersystem 4000 gemäß einer beispielhaften Ausführungsform der erfinderischen Konzepte kann eine RAID-Funktion in einer Hybridart durchführen unter Verwendung einer ersten Pseudoschnittstellenspeichervorrichtung 4400 und der HDD 4500.
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In dem Computersystem 400 gemäß der erfinderischen Konzepte kann eine erste Schnittstelle eine PCIe-Schnittstelle und kann eine zweite Schnittstelle eine SATA-Schnittstelle sein.
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8 ist ein Blockdiagramm, das schematisch ein Computersystem gemäß noch einer weiteren Ausführungsform der erfinderischen Konzepte darstellt. Bezug nehmend auf 8 kann ein Computersystem 5000 einen Host-Chipsatz 5100 und einen SSDe-Speichervorrichtung 5300 enthalten. Der Host-Chipsatz 5100 und die SSDe-Speichervorrichtung 5300 können über eine PCIe-Schnittstelle verbunden sein.
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Der Host-Chipsatz 5100 kann einen AHCI-Controller 5100, einen PCIe-Loop-Port 5120 und eine PCIe-Lane 5130 enthalten. Die SSDe-Speichervorrichtung 5300 kann einen SSD-Controller 5301 enthalten. Der SSD-Controller 5301 kann eine PCIe-Bitübertragungsschicht 5310, eine PCIe-Verbindungsschicht 5320, eine PCIe-Transportschicht 5330 und einen AHCI-Controller 5340 enthalten.
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Die PCIe-Bitübertragungsschicht 5310 kann mit dem PCIe-Loop-Port 5120 des Host-Chipsatzes 5100 über die PCIe-Lane 5130 verbunden sein. Die PCIe-Bitübertragungsschicht 5310 kann dazu konfiguriert sein, einen analogen Signaleingang von dem Host-Chipsatz 5100 in ein digitales Signal umzuwandeln. Die PCIe-Bitübertragungssschicht 5310 kann dazu konfiguriert sein, an den Host-Chipsatz 5100 zu sendende digitale Daten in ein analoges Signal umzuwandeln.
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Die PCIe-Verbindungsschicht 5320 kann dazu konfiguriert sein, PCIe-Standard-Codierung/Decodierung an digitalen Daten der PCIe-Bitübertragungsschicht 5310 durchzuführen.
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Die PCIe-Transportschicht 5330 kann FIS für Übertragen von codierten/decodierten Daten oder Datenpaketen zwischen dem Host-Chipsatz 5100 und einer Anwendungsschicht zu verwalten. Der AHCI-Controller 5340 kann dazu konfiguriert sein, ein Datenpaket der PCIe-Spezifikation in ein Datenpaket der SATAe-Spezifikation umzuwandeln.
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Der AHCI-Controller 5340 kann die SSDe-Speichervorrichtung 5300 in die Lage versetzen, erkannt zu werden als eine PCIe-Speichervorrichtung, die mit einem Host über eine PCIe-Verbindung verbunden ist.
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Das Computersystem 5000 kann dazu konfiguriert sein, ein Datenpaket mit einem PCIe-Verbindungsschichtformat zwischen dem Host-Chipsatz 5100 und der SSDe-Speichervorrichtung 5300 über einer PCIe-Lane zu übertragen und zu empfangen.
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Ein Computersystem gemäß einer Ausführungsform der erfinderischen Konzepte kann derart konfiguriert sein, dass es sowohl eine erste Pseudoschnittstellenspeichervorrichtung als auch eine zweite Schnittstellenspeichervorrichtung enthält.
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9 ist ein Blockdiagramm, das schematisch ein Computersystem gemäß noch einer weiteren Ausführungsform der erfinderischen Konzepte darstellt. Bezug nehmend auf 9 kann ein Computersystem 6000 eine CPU 6100, einen DRAM 6200, einen internen Kanal-Controller 6300, eine AHCI-Speichervorrichtung 6400 und eine SATA-Speichervorrichtung 6500 enthalten. Die CPU 6100 und der DRAM 6200 können jeweils gleich oder ähnlich zu einem Host-Prozessor 1100 und einem Host-Speicher 1200 in 1 sein.
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Der interne Kanal-Controller 6300 kann verbunden sein gemäß einer PCIe-Schnittstelle und kann einen PCIe-Root-Complex 5310, einen AHCI-Controller 6320 und einen SATA-Controller 6330 enthalten.
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Die AHCI-Speichervorrichtung 6400 kann verbunden sein mit dem internen Kanal-Controller 6300 über eine PCIe-Schnittstelle und kann einen AHCI-Controller 6410 zum Umwandeln eines Datenpaketes der PCIe-Spezifikation in ein Datenpaket der SATA-Spezifikation enthalten. Die AHCI-Speichervorrichtung 6400 kann als eine PCIe-Speichervorrichtung extern erkannt werden oder eine SATA-Speichervorrichtung intern sein. Die AHCI-Speichervorrichtung 6400 kann gleich oder ähnlich einer Speichervorrichtung 1300 in 1 sein.
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Die SATA-Speichervorrichtung 6500 kann mit dem internen Kanal-Controller 6300 über eine SATA-Schnittstelle verbunden sein und einen SATA-Controller 6510 zum Verarbeiten eines Datenpaketes der SATA-Spezifikation enthalten. Die SATA-Speichervorrichtung 6500 kann dazu konfiguriert sein, ein SATA-Datenpaket gemäß einer Steuerung des SATA-Controllers 6330 des internen Kanal-Controllers 6300 zu übertragen und zu empfangen. Gemäß verschiedenen Ausführungsformen kann das SATA-Datenpaket empfangen und übertragen werden oder kann in ein PCIe-Datenpaket umgewandelt werden gemäß einem Steuersignal des AHCI-Controllers 6320 des internen Kanal-Controllers 6300, und kann das PCIe-Datenpaket übertragen und empfangen werden zu und von der CPU 6100 über die PCIe-Schnittstelle.
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Das Computersystem 6000 kann die SATA-Speichervorrichtung 6500 und die mit den internen Kanal-Controller 6300 über die PCIe-Schnittstelle verbundene Pseudo-PCIe-Speichervorrichtung 6400 enthalten.
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10 ist ein Diagramm, das schematisch ein Computersystem gemäß noch einer weiteren Ausführungsform der erfinderischen Konzepte darstellt. Bezug nehmend auf 10 kann ein Computersystem 7000 eine CPU 7100, einen Hauptspeicher 7200 und eine SATAe-Speichervorrichtung 7300 enthalten.
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Die SATAe-Speichervorrichtung 7300 kann eine nicht-flüchtige Speichervorrichtung 7350 und einen SATA-Controller 7360 enthalten, der dazu konfiguriert ist, die nicht-flüchtige Speichervorrichtung 7350 zu steuern.
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Der SATA-Controller 7360 kann eine PCIe-Schnittstellenschaltung 7361, einen SATAe-Engine 7362, einen statischen On-Chip-Direktzugriffsspeicher (SRAM) 7363 und einen dynamischen Direktzugriffsspeicher-(DRAM)-Puffer 7364 enthalten. Der SATAe-Engine 7362 kann einen AHCI-Engine 7320, einen SATA-Emulator 7330 und eine DMA-Schaltung 7340 enthalten. Die PCIe-Schnittstellenschaltung 7361 kann eine Adressumsetzungseinheit ATU sowie einen ersten und einen zweiten Ausgangsbereich OB1 und OB2 enthalten. Die DMA-Schaltung 7340 kann eine Übertragungs-DMA-Schaltung 7341 für Datenübertragung und eine Empfangs-DMA-Schaltung 7342 für Datenempfang enthalten.
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Eine Eingabe/Ausgabe-Anforderung IO-RQ kann wie folgt gemacht werden.
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Wenn die Eingangs/Ausgabe-Anforderung IO-RQ verfügbar ist, kann die CPU 7100 die Eingabe/Ausgabe-Anforderung IO-RQ an den Hauptspeicher 7200 senden (➀). Eine Befehlsreihung entsprechend der Eingabe/Ausgang-Anforderung IO-RQ kann einen Befehls-Header/eine Befehls-FIS, eine physikalische Bereichs-Deskriptoren-Tabelle PRDT, einen Host-Puffer und/oder andere ähnliche Information enthalten. Gemäß verschiedenen Ausführungsformen kann eine physikalische Bereichs-Deskriptoren-Tabelle PRDT eine Tabelle sein zum Speichern einer Struktur, die einen Speicherbereich steuert, in dem an einen Host zu übertragende Daten oder von dem Host zu übertragende Daten gespeichert werden. Die physikalische Bereichs-Deskriptoren-Tabelle PRDT kann eine Größe und eine Adresse eines entsprechenden Speicherbereichs enthalten.
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Die CPU 7100 kann der SATAe-Speichervorrichtung 7300 Klingelinformation bereitstellen, die anzeigt, dass die Eingabe/Ausgabe-Anforderung IO/RQ gemacht wurde (➁). Der AHCI-Engine 7320 der SATAe-Speichervorrichtung 7300 kann ein Host-Register (z. B. P × Cl) zum Speichern der Klingelinformation enthalten. Die SATAe-Speichervorrichtung 7300 kann die Eingabe/Ausgabe-Anforderung IO-RQ abholen durch Senden von eine FIS betreffender Information an den Hauptspeicher 7200 als Antwort auf die Eingabe/Ausgabe-Anforderung IO-RQ (➂). Außerdem kann FIS, die der Eingabe/Ausgabe-Anforderung IO-RQ entspricht, automatisch aktualisiert werden (➃). Eine Datenübertragung gemäß der Eingabe/Ausgabe-Anforderung IO-RQ kann durchgeführt werden zwischen dem Hauptspeicher 7200 und der SATA-Speichervorrichtung 7300 über die Übertragungs-DMA-Schaltung 7341 und die Empfangs-DMA-Schaltung 7342. Wenn eine Datenübertragungsoperation abgeschlossen ist, kann die SATAe-Speichervorrichtung 7300 einen Interrupt an die CPU 7100 senden (➄). Auf der Grundlage des Interrupts kann die die CPU 7100 der SATAe-Speichervorrichtung 7300 Information bereitstellen, die anzeigt, dass die Eingabe/Ausgabe-Anforderung IO-RQ abgeschlossen ist (➅).
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Das Computersystem 7000 kann eine Vollduplex-Datenübertragungsoperation zwischen dem Hauptspeicher 7200 und der SATAe-Speichervorrichtung 7300 gemäß der Eingabe/Ausgabe-Anforderung IO-RQ durchführen.
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11 ist ein Diagramm, das schematisch einen PCI-Header eines Datenpaketes darstellt, das in oder von einem AHCI-Engine 7320 aus 10 eingegeben oder ausgegeben wurde. Bezug nehmend auf 11 kann ABAR eine AHCI-Basisadresse sein. Eine Startadresse eines Host-Steuerregisters kann einen Wert besitzen, der ABAR plus ”0 × 0000” entspricht, und eine Startadresse eines Port-Registers kann einen Wert besitzen, der ABAR minus ”0 × 0000” entspricht.
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12 ist ein Diagramm, das schematisch Host-Steuerinformation darstellt, die bei einem AHCI-Engine 7320 aus 10 gespeichert ist. Bezug nehmend auf 12 können Host-Register, die Adressen in einem Bereich von ”00h” bis ”03h” entsprechen, Information bezüglich Host-Fähigkeiten speichern, und Host-Steuer-Register die Adressen im Bereich von ”0Ch” bis ”0Fh” entsprechen, können Information bezüglich implementierter Ports speichern.
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13 ist ein Diagramm, das schematisch bei einem AHCI-Engine 7320 aus 10 gespeicherte Port-Information darstellt. Bezug nehmend auf 13 können Port-Register, die Adressen in einem Bereich von ”00h” bis ”03h” entsprechen, Port-Information über eine Befehlslisten-Basisadresse speichern, können Port-Register, die Adressen in einem Bereich von ”28h” bis 2Bh” entsprechen, Port-Information über einen SATA-Status speichern, und können Port-Register, die Adressen in einem Bereich von ”38h” bis ”3Bh” entsprechen, Port-Information über eine Befehlsausgabe speichern.
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14A bis 14H sind Diagramme, die schematisch die Spezifikation einer FIS darstellen, die zwischen einem AHCI-Engine 7320 und einem SATA-Emulator 7330 aus 10 übertragen wird. Bezug nehmend auf 14A bis 14H kann die FIS-Spezifikation die SATA 3.0-Spezifikation erfüllen. 14A zeigt FIS-Typen, 14B zeigt ein H2D-FIS-Layout, 14C zeigt ein D2H-FIS-Layout, 14D zeigt ein PIO-Setup-FIS-Layout, 14E zeigt ein DMA-Setup-FIS-Layout, 14F zeigt ein DMA-Aktivierungs-FIS-Layout, 14G zeigt ein Daten-FIS-Layout und 14H zeigt ein SDB-FIS-Layout.
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15 ist ein Diagramm, das schematisch eine Struktur eines Host-Puffers in einem Hauptspeicher 7200 aus 10 darstellt. Bezug nehmend auf 15 kann ein Port-Register P × CLB eine Befehlslistenstruktur (z. B. eine Befehlsreihung) mit einer Mehrzahl von Befehlen zum Unterscheiden einer Befehlstabelle CT speichern, und ein Port-Register P × FB kann eine eingegebene FIS-Struktur speichern. Eine Basisadresse eines Host-Puffers in einem Hauptspeicher 7200 auf der Befehlslistenstruktur kann über das Port-Register P × CLB unterschieden werden. Eine Basisadresse eines Host-Puffers in dem Hauptspeicher 7200 auf der FIS-Struktur kann über das Port-Register P × FB unterschieden werden.
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16 ist ein Diagramm, das schematisch eine Befehlslistenstruktur aus 15 darstellt. Bezug nehmend auf 16 kann jeder von den Befehls-Headern eine Befehlstabellen-Basisadresse DW2 und obere 32-Bits DW3 einer Befehlstabellen-Basisadresse speichern.
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17 ist ein Diagramm, das schematisch eine Befehlstabelle aus 16 darstellt. Bezug nehmend auf 17 kann eine Befehlstabelle eine physikalische Bereichs-Deskriptoren-Tabelle PRDT enthalten, die eine Mehrzahl von Elementen Item0 bis Item CHz[PRDTL]-1 besitzt. Gemäß verschiedenen Ausführungsformen kann jedes der Elemente Item0 bis Item CHz[PRDTL]-1 eine Datenbasisadresse DBA enthalten. Die Datenbasisadresse DBA kann bei einem Host-Puffer eines Hauptspeichers 7200 gespeichert werden, und die physikalische Bereichs-Deskriptoren-Tabelle PRDT kann verwendet werden für ein Prefetching.
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18 ist ein Diagramm, das schematisch eine eingegebene Empfangs-FIS-Struktur aus 15 darstellt. Bezug nehmend auf 18 kann die FIS einen DMA-Setup-FIS-Bereich, einen PIO-Setup-FIS-Bereich, einen D2H-Register-FIS-Bereich, einen unbekannten FIS-Bereich und einen reservierten Bereich enthalten.
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19 ist ein Diagramm, das schematisch eine Prozedur darstellt, bei der ein Computersystem aus 10 einen Lesebefehl ausführt. Bezug nehmend auf 19 kann ein Register P × Cl eines AHCI-Engine 7320 einen NCQ-Befehl empfangen und kann der AHCI-Engine 7320 einen Befehl abrufen durch Austauschen von FIS-Information gemäß dem NCQ-Befehl mit einem SATAe-Emulator 7330 und Senden von dazugehöriger FIS-Information (CH, H2D, FIS, PRD-Tabelle usw.) an einen Hauptspeicher 7200. Danach kann ein SATAe-Engine 7362 zugreifen auf den Hauptspeicher 7200, so dass Eingabe/Ausgabe-Daten gemäß dem Befehl übertragen werden. Danach kann eine DMA-Setup-FIS und eine SDB-FIS gemäß der SATAT-Spezifikation gesendet werden von dem SATAe-Emulator 7330 an den AHCI-Engine 7320 und der AHCI-Engine 7320 kann die DMA-Setup-FIS und die SDB-FIS an den Hauptspeicher 7200 übertragen. Danach kann Information über Abschluss des Lesens an den AHCI-Engine 7320 gesendet werden.
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Während die erfinderischen Konzepte beschrieben wurden mit Bezug auf beispielhafte Ausführungsformen ist es für Fachleute klar, dass verschiedene Änderungen und Abwandlungen gemacht werden können, ohne von dem Geist und dem Umfang der vorliegenden Erfindung abzuweichen. Daher sollte davon ausgegangen werden, dass die obigen Ausführungsformen nicht beschränkend, sondern veranschaulichend sind.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- KR 10-2012-0134589 [0001]
