-
Stand der Technik
-
Die Erfindung betrifft ein Verfahren zur Herstellung von optoelektronischen Halbleiterkomponenten.
-
Die Erfindung betrifft ferner eine optoelektronische Halbleiterkomponente.
-
Herkömmliche Verfahren zur Herstellung von optoelektronischen Halbleiterkomponenten sehen die Bereitstellung eines Waferelements vor, welches mittels mechanischer Trennvorgänge zu mehreren Halbleiterkomponenten (Halbleiterchips) vereinzelt wird, und die auf diese Weise erhaltenen Chips werden anschießend auf unterschiedliche Substratanordnungen aufgebracht, beispielsweise zur weiteren elektrischen Kontaktierung.
-
Offenbarung der Erfindung
-
Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung der Eingangs genannten Art dahingehend zu verbessern, dass eine effizientere Fertigung ermöglicht und der Gebrauchsnutzen bereitgestellter Waferelemente erhöht wird.
-
Diese Aufgabe wird bei dem Verfahren der Eingangs genannten Art erfindungsgemäß dadurch gelöst, dass mindestens zwei Komponentenbereiche des Waferelements elektrisch voneinander isoliert werden, indem eine elektrisch leitfähige Verbindung zwischen den Komponentenbereichen unterbunden wird. Dies ermöglicht vorteilhaft die Verwendung der Komponentenbereiche, beispielsweise eine elektrische Verschaltung unabhängig voneinander, ohne dass hierzu ein mechanisches Trennen der Komponentenbereiche voneinander erforderlich ist, wie dies bei dem Vereinzeln gemäß dem Stand der Technik erfolgt. Durch die erfindungsgemäß verbleibende mechanische Verbindung zwischen mehreren untereinander elektrisch isolierten Komponentenbereichen ist eine besonders einfache Handhabung einer erfindungsgemäß erhaltenen optoelektronische Halbleiterkomponente gewährleistet.
-
Insbesondere kann vorteilhaft durch das erfindungsgemäße Verfahren ein Waferelement in mehrere unterschiedliche Komponentenbereich unterteilt werden, welche voneinander unabhängig elektrisch betreibbar sind. Diese Komponentenbereiche können beispielsweise zueinander in Serie geschaltet werden; Parallelschaltungen beziehungsweise Kombinationen aus Serien- und Parallelschaltungen unterschiedlicher erfindungsgemäß erhaltener Komponentenbereiche derselben Halbleiterkomponente sind ebenfalls denkbar.
-
Bei einer bevorzugten Ausführungsform wird der Schritt des elektrischen Isolierens mittels Ionenimplantation ausgeführt, wobei in an sich bekannter Weise Ionen geeigneter Elemente in das Material des Waferelements eingebracht werden, sodass sich die elektrische Leitfähigkeit der betroffenen Bereiche des Waferelements verändert, insbesondere verringert. Dadadurch ist eine vollständige elektrische Isolation unterschiedlicher Kompontenbereiche desselben Waferelements möglich.
-
Alternativ oder ergänzend kann auch ein Verfahren der Laserdotierung eingesetzt werden, um die erfindungsgemäße elektrische Isolation der Komponentenbereiche untereinander zu bewirken. Bei der Laserdotierung wird ein geeigneter Dotierstoff auf mindestens eine Oberfläche des Waferelements aufgebracht und mittels lokaler Erhitzung durch Laserstrahlung in das Material des Waferelements eingebracht. Beide Mechanismen können auch miteinander kombiniert werden und sind bei geeigneter Dotierstoffkonzentration anwendbar, um eine vollständige elektrische Isolation der unterschiedlichen Komponentenberiche des Waferelements voneinander zu erzielen. D.h., die erfindungsgemäß voneinander isolierten Komponentenbereiche verhalten sich elektrisch jeweils wie vollständig mechanisch voneinander getrennte Halbleiter.
-
Dadurch wird vorteilhaft der monolitische Aufbau des eingangs einstückig vorliegenden Waferelements erhalten, im Unterschied zu den herkömmlichen Verfahren mit mechanischer Vereinzelung. Dennoch ist vorteilhaft ein elektrisch voneinander unabhängiger Betrieb der einzelnen Komponentenbereich möglich.
-
Bei einer weiteren vorteilhaften Ausführungsform ist vorgesehen, dass im Rahmen des elektrischen Isolierens mindestens ein elektrisch nichtleitender Trennbereich in dem Waferelement erzeugt wird, der sich über mindestens etwa 50 % einer Gesamtdicke des Waferelemtents erstreckt, vorzugsweise jedoch über mindestens 80 % bis etwa 100 % der Gesamtdicke. Dadurch wird – bezogen auf eine Schichtdickenkoordinate des Waferelements – eine weitgehende bis vollständige elektrische Isolation durch die erfindungsgemaßen Trennbereiche bewirkt. Durch die Steuerung der Tiefenwirkung beziehungsweise der Tiefenausdehnung der erfindungsgemäßen Trennbereiche entlang der Dickenkoordinate des Waferelements können vorteilhaft auch Waferelemente mit einem Schichtaufbau aus mehreren Schichten derart beeinflusst werden, dass gezielt nur eine oder mehrere Schichten des Schichtaufbaus elektrisch voneinander getrennt werden, während andere Schichten des Schichtaufbaus nicht durch die erfindungsgemäßen Trennbereiche beeinflusst werden. Speziell durch die erfindungsgemäß vorgeschlagenen Verfahren der Ionenimplantation und/oder der Laserdotierung ist eine sehr präzise Definition von elektrischen Trennbereichen möglich, sodass die Trennbereiche nahezu jede beliebige räumliche Ausdehnung – auch entlang der Dickenkoordinate – annehmen können.
-
Beispielsweise können sich die Trennbereiche im Wesentlichen entlang einer Geraden innerhalb des Waferelements erstrecken; gekrümmt angeordnete Trennbereiche sind ebenfalls denkbar. Auch eine Variation der Ausdehnung entlang der Schichtdickenkoordinate der elektrischen Trennbereiche über der Länge der Trennbereiche innerhalb der Oberflächenebene des Waferelements ist denkbar.
-
Bei einer weiteren vollteilhaften Ausführungsform ist vorgesehen, dass mindestens ein elektrisch nicht leitender Trennbereich eine Länge aufweist, die etwa im Bereich einer Außenabmessung des Waferelements liegt. Insbesondere kann im Fall eines rechteckförmigen Waferelements die Länge des Trennbereichs etwa einer Länge beziehungsweise Breite des Waferelements entsprechen, wodurch durch den betreffenden elektrisch nicht-leitenden Trennbereich eine vollständige elektrische Separation des Waferelements in zwei voneinander elektrisch unabhängig betreibbare Teile bzw. Komponentenbereiche erfolgt.
-
Bei einer im Wesentlichen kreis- beziehungsweise elipsenförmigen Geometrie kann ein erfindungsgemäß vorgesehener Trennbereich beispielsweise auch einem Durchmesser beziehungsweise einer Halbachse entsprechen.
-
Bei einer weiteren Ausführungsform ist vorgesehen, das mindestens ein elektrisch nichtleitender Trennbereich eine Länge aufweist, die kleiner ist als eine Außenabmessung des Waferelements. Hierdurch würde im Gegensatz zu der vorstehend genannten Ausführungsform nicht bereits eine vollständige elektrische Trennung des Waferelements in mindestens zwei Komponentenbereiche bewirkt. Vielmehr verbleiben Bereiche des Waferelements, in denen kein Trennbereich vorgesehen ist und in denen mithin nach wie vor eine elektrisch leitende Verbindung besteht. Die optionale Vervollständigung einer elektrischen Isolation der unterschiedlichen Komponentenbereiche durcheinander kann ergänzend zu dem elektrischen Trennbereich auch durch mechanische Trennverfahren wie beispielsweise Sägen, Ritzen, Bohren und dergleichen oder auch durch Ätzen oder Laserablation (z.B. mit Kurzpulslasern, Nanosekunden- bzw. Ultrakurzpuls-Piko oder -femtosekundenpulsen) oder dergleichen erfolgen.
-
Eine Kombination von erfindungsgemäß vorgesehenen Trennbereichen sowie zumindest bereichsweise mechanischer Trennung unterschiedlicher Komponentenbereiche desselben Waferelements voneinander ist ebenfalls denkbar.
-
Bei einer weiteren vorteilhaften Ausführungsform ist vorgesehen, dass mehrere Trennbereiche mit mindestens zwei unterschiedlichen Dickenausdehnungen, gemessen entlang einer Schichtdickenkoordinate des Waferelements vorgesehen werden.
-
Bei einer weiteren vorteilhaften Ausführungsform ist vorgesehen, dass mindestens eine Oberfläche des Waferelements mindestens bereichweise mit einer Metallisierung versehen wird, insbesondere nach dem elektrischen Isolieren. Dadurch kann eine besonders einfache elektrische Kontaktierung des Waferelements erfolgen, beispielsweise durch Verbindung der Metallisierung mittels Bonddrähten mit anderen Komponenten.
-
Bei einer weiteren vorteilhaften Ausführungsform ist vorgesehen, dass mindestens eine Ausnehmung in einer Oberfläche des Waferelements vorgesehen wird, und dass die Ausnehmung mindestens bereichsweise mit einer Metallisierung versehen wird. Dadurch ist es vorteilhaft möglich, elektrisch leitfähige Pfade ausgehend von einer Oberfläche des Waferelements auch entlang der Schichtdickenkoordinate des Waferelements zu in dem Schichtaufbau innenliegenden Bereichen beziehungsweise sogar durch das Gesamte Waferelement hindurch zu realiseren, wodurch sich vorteilhaft eine „Durchkontaktierung“ von einer ersten Oberfläche des Waferelements zu einer zweiten Oberfläche des Waferelements ergeben kann.
-
Besonders vorteilhaft können auch Ausnehmungen in der Oberfläche des Waferelements vorgesehen sein, welche nicht mit einer Metallisierung überzogen sind.
-
Bei einer weiteren vorteilhaften Ausführungsform ist vorgesehen, dass mindestens zwei Komponentenbereiche mindestens teilweise mechanisch voneinander getrennt werden, insbesondere mittels Laserablation und/oder Ätzen und/oder Sägen und/oder Ritzen und/oder Schleifen und/oder Bohren.
-
Bei einer weiteren vorteilhaften Ausführungsform ist vorgesehen, dass ein Waferelement verwendet wird, das eine Mehrzahl von optoelektronischen Halbleiterelementen, insbesondere oberflächenemittierenden Halbleiterlasern (VCSEL, Vertical Cavity Surface Emitting Laser) und/oder VECSEL (Vertical External Cavity Surface Emitting Laser) und/oder LED (Leuchtdioden) und/der Fotodioden aufweist. Generell kann das erfindungsgemäße Verfahren dazu verwendet werden, ein Waferelement, bei dem es sich beispielsweise um einen ganzen Wafer handeln kann oder um einen Teil hiervon, elektrisch so in verschiedene, zunächst elektrisch unabhängig voneinander vorliegende Komponentenbereiche zu unterteilen, dass nach dem Schritt des elektrischen Isolierens eine weitergehende elektrische Verschaltung der unterschiedlichen Komponentenbereiche erfolgen kann, um unterschiedliche elektrische Schaltungstopologien wie beispielsweise Serienschaltung, Parallelschaltung und so fort zu realisieren.
-
Als eine weitere Lösung der Aufgabe der vorliegenden Erfindung ist eine optoelektronische Halbleiterkomponente gemäß Patentanspruch 11 angegeben. Die optoelektronische Halbleiterkomponente wird einer besonders bevorzugten Ausführungsform zufolge mittels des erfindungsgemäßen Verfahrens erhalten.
-
In einer besonders bevorzugten Ausführungsform weist die optoelektronische Halbleiterkomponente ein Waferelement auf, das mindestens einen ersten, insbesondere n-leitenden Schichtbereich und einen zweiten, insbesondere p-leitenden Schichtbereich aufweist. Erfindungsgemäß sind mindestens zwei Komponentenbereiche des Waferelements voneinander elektrisch isoliert.
-
Bei einer weiteren vorteilhaften Ausführungsform ist vorgesehen, dass das Waferelement mindestens einen elektrisch nicht leitenden Trennbereich aufweist, der sich über mindestens etwa 50 % einer Gesamtdicke des Waferelements erstreckt, vorzugsweise jedoch über mindestens über 80 % bis etwa 100 % der Gesamtdicke.
-
Bei einer weiteren vorteilhaften Ausführungsform ist vorgesehen, dass mindestens eine Ausnehmung in einer Oberfläche des Waferelements angeordnet ist. Bei der Ausnehmung kann es sich beispielsweise um eine sacklochförmige Ausnehmung handeln oder auch um eine durchgehende Ausnehmung, welche von einer ersten Oberfläche des Waferelements bis zu einer zweiten, der ersten Oberfläche gegenüberliegenden Oberfläche des Waferelements reicht.
-
Bei einer weiteren vorteihaften Ausführungsform ist vorgesehen, dass mindestens eine Oberfläche des Waferelements und/oder eine Ausnehmung in einer Oberfläche des Waferelements mindestens bereichsweise eine Metallisierung beziehungsweise eine sonstige elektrisch leitfähige Beschichtung aufweist.
-
Bei einer vorteilhaften Ausführungsform ist vorgesehen, dass mehrere Komponentenbereiche elektrisch zueinander in Serie geschaltet sind, was beispielsweise durch das Aufbringen eines erfindungsgemäß elektrisch isolierten Waferelements auf ein strukturiertes Substrat realisierbar ist. Das strukturierte Substrat kann eine in an sich bekannter Weise nicht elektrisch leitende Tragschicht aufweisen sowie eine darauf angeordnete strukturierte Metallisierung mit unterschiedlichen metallisierten Flächenbereichen, welche mit den erfindungsgemäß in dem Waferelement definierten Komponentenbereichen korrespondieren. Dadurch ist die elektrische Kontakierung der verschiedenen Komponentenbereiche zumindest auf einer Oberfläche des Waferelements, nämlich der Montageseite gegenüber der Substratanordnung, sichergestellt. Eine weitergehende elektrische Kontaktierung der unterschiedlichen Komponentenbereiche des Waferelements kann beispielsweise mittels Bonddrähten oder einer Metallisierung, insbesondere einer strukturierten Metallisierung, einer zweiten Oberfläche des Waferelements erfolgen.
-
Weitere Vorteile, Merkmale und Einzelheiten ergeben sich aus der nachfolgenden Beschreibung, in der unter Bezugnahme auf die Zeichnung verschiedene Ausführungsbeispiele dargestellt sind. Dabei können die in den Ansprüchen und der Beschreibung genannten Merkmale jeweils einzeln für sich oder in beliebiger Kombination erfindungswesentlich sein.
-
In der Zeichnung zeigt:
-
1a schematisch eine perspektivische Ansicht eines Waferelements, das eine Vielzahl von oberflächenemittierenden Halbleiterlasern aufweist,
-
1b schematisch eine Draufsicht auf ein Waferelement gemäß einer weiteren Ausführungsform,
-
1c schematisch eine Draufsicht auf ein Waferelement gemäß einer weiteren Ausführungsform mit im Wesentlichen rechteckförmig ausgebildeten Komponentenbereichen,
-
1d schematisch eine Draufsicht auf weitere Ausführungsformen von Waferelementen,
-
2a schematisch einen teilweisen Querschnitt eines Waferelements gemäß einer Ausführungsform in Seitenansicht,
-
2b schematisch das Waferelement aus 2a in Montageposition auf einer Substratanordnung mit strukturierter Metallisierung,
-
3a,3b, 3c schematisch jeweils eine Draufsicht auf Waferelemente gemäß weiterer Ausführungsformen,
-
3d schematisch eine Draufsicht auf ein als kompletter Wafer ausgebildetes Waferelement mit Trennmarkierungen für eine elektrische Isolation unterschiedlicher Kompentenbereiche von einander,
-
3e schematisch einen teilweisen Querschnitt eines Waferelements gemäß einer weiteren Ausführungsform,
-
4a schematisch eine Draufsicht auf eine Ausführungsform einer erfindungsgemäßen optoelektronischen Halbleiterkomponente,
-
4b schematisch einen Querschnitt der Halbleiterkomponente aus 4a,
-
4c schematisch einen vergrößterten Bereich des Querschnitt aus 4b,
-
4d schematisch einen Querschnitt einer Halbleiterkomponente gemäß einer weiteren Ausführungsform, und
-
5 ein vereinfachtes Flußdiagramm einer Ausführungsform des erfindungsgemäßen Verfahrens.
-
1a zeigt schematisch in perspektivischer Ansicht ein Waferelement W, bei dem es sich beispielsweise um einen kompletten Wafer aus Halbleitermaterial handeln kann. Das Waferelement W weist vorliegend beispielhaft eine Vielzahl von oberflächenemittierenden Halbleiterlasern (VCSEL, Verical Cavity Surface Emitting Laser) auf. Das Waferelement W weist einen ersten, insbesondere n-leitenden, Schichtbereich und einen zweiten, insbesondere p-leitenden, Schichtbereich auf, sowie weitere Schichten (aktive Zone zur Erzeugung von Laserstrahlung usw.).
-
Erfindungsgemäß ist vorgesehen, ein Waferelement W des in 1a schematisch abgebildeten Typs bereitzustellen und anschließend einen Schritt des elektrischen Isolierens auszuführen, wobei mindestens zwei Komponentenbereiche des Waferelements W voneinander durch Unterbinden einer elektrisch leitfähigen Verbindung zwischen den Komponentenbereichen elektrisch getrennt werden. Die Komponentenbereiche erstrecken sich jeweils entlang der Flächenausdehnung des als Ausgangspunkt dienenden Waferelements W und sind somit ihrerseits auch im wesentlichen flächig ausgebildet.
-
Durch das erfindungsgemäße Isolieren werden vorteilhaft mehrere elektrisch voneinander isolierte Komponentenbereiche auf demselben Waferelement W definiert. Der besondere Vorteil dieses Verfahrens besteht darin, dass die erfindungsgemäß erhaltenen Komponentenbereiche aufgrund der Isolierung elektrisch unabhängig voneinander ausgebildet und betreibbar sind, die Komponentenbereiche jedoch nach wie vor monolitisch miteinander verbunden sind in Form des Waferelements W, was beispielsweise die Handhabung vereinfacht.
-
5 zeigt ein vereinfachtes Flussdiagramm einer Ausführungsform des erfindungsgemäßen Verfahrens.
-
In einem ersten Schritt 200 wird ein Waferelement W bereitsgestellt, das mindestens einen ersten, insbesondere n-leitenden, Schichtbereich und einen zweiten, insbesondere p-leitenden Schichtbereich aufweist.
-
Anschließend erfolgt ein Schritt 210 des elektrischen Isolierens von mindestens zwei Komponentenbereichen des Waferelements W voneinander durch Unterbinden einer elektrisch leitfähigen Verbindung zwischen den Komponentenbereichen.
-
Optional kann das Waferelement mit seinen voneinander isolierten Komponentenbereichen dann ggf. auf ein strukturiertes Substrat aufgebracht werden, z.B. mittels Löten oder Klemmen, das z.B. Metallisierungen zur elektrischen Kontaktierung der Komponentenbereiche enthält.
-
1b zeigt schematisch eine Draufsicht auf ein Waferelement W1 gemäß einer weiteren Ausführungsform. Das Waferelement weist Rechteckgeometrie auf und wird entlang der Trennlinie T mittels des erfindungsgemäßen Verfahrens, insbesondere dem Schritt 210 (5), im Sinne einer elektrischen Isolation derart bearbeitet, dass nach der elektrischen Isolation die Komponentenbereiche B1, B2 elektrisch unabhängig von einander sind.
-
Die elektrische Isolation 210 kann beispielsweise mittels Ionenimplantation und/oder Laserdotierung ausgeführt werden.
-
Bei der Laserdotierung wird der Dotierstoff beispielsweise als dünne Schicht auf die Oberfläche des Waferelements W1 aufgesputtert. Durch anschließendes lokales Erhitzens mittels eines Laserstrahls diffundiert der Dotierstoff in den betreffenden Bereichen des Waferelements W1, insbesondere entlang der Trennlinie T, in das Material des Waferelements W1, wodurch die elektrische Isolation der Komponentenbereiche P1, P2 voneinander realisiert wird.
-
1c zeigt schematisch eine Draufsicht auf eine weitere Ausführungsform eines Waferelements W2. Ebenfalls in 1c abgebildet sind gestrichelt ausgeführte Trennlinien T entlang derer jeweils eine elektrische Isolation (Schritt 210 aus 5) ausgeführt wird, sodass das Waferelement W2 der 1c in insgesamt 6 verschiedenen Komponentenbereiche, die jeweils elektrisch untereinander getrennt sind, unterteilt wird. Die Komponentenbereiche sind mit den Bezugszeichen B1‘, B2‘, B3, B4, B5, B6 bezeichnet. Die einzelnen Komponentenbereiche B1‘, ..., B6 können sodann elektrisch unabhängig voneinander betrieben werden. Alternativ ist auch eine weitere elektrische Verschaltung der einzelnen Komponentenbereiche B1‘, ..., B6 miteinander und/oder mit externen Komponenten (nicht gezeigt) denkbar, z.B. um eine Serienschaltung der einzelnen Komponentenbereiche B1‘, ..., B6 oder einiger Elemente davon usw. zu realisieren.
-
1d zeigt drei weitere Waferelemente W3, W4, W5 gemäß weiterer Ausführungsformen der Erfindung. Das Waferelement W3 wird durch eine im Wesentlichen Z-förmig ausgebildete Trennlinie, entlang der die elektrische Isolation aus Schritt 210 (5) erfolgt, in zwei Komponentenbereiche B7, B8 unterteilt, die jeweils im Wesenltichen L-Form aufweisen.
-
Das Waferelement W4 wird in zwei Komponentenbereiche B9, B10 eingeteilt mittels einer Trennlinie, welche im Wesentlichen diagonal verläuft.
-
Das Waferelement W5 wird in insgesamt drei Komponentenbereiche B11, B12, B13 aufgeteilt durch elektrische Isolation entlang vorliegend gekrümmter Trennlinien.
-
2a zeigt schematisch eine Seitenansicht des Waferelements W1 gemäß 1b.
-
Das Waferelement W1 weist einen Schichtaufbau mit einem ersten, insbesondere n-leitenden, Schichtbereich S1 und einem in 2a darüber angeordneten zweiten, insbesondere p-leitenden Schichtbereich S2 auf. Zwischen den Schichtbereichen S1, S2 ist eine aktive Zone A ausgebildet, wie sie für die Realisierung von oberflächenemittierenden Halbleiterlasern (VCSEL) erforderlich ist. Weitere Schichtbereiche der VCSEL sind der Übersichtlichkeit halber nicht abgebildet.
-
Aus der Seitenansicht der 2a ist ein Trennbereich TB ersichtlich, in dem das Waferelement W1 beispielsweise mittels Ionenimplantation beaufschlagt worden ist, um eine elektrische Leitfähigkeit in dem Trennbereich TB zu unterbinden. Dadurch werden die Komponentenbereiche B1, B2 definiert, welche auch nach der Isolation durch Schaffung des Trennbereichs TB mittels Ionenimplantation einstückig miteinander ausgebildet, mithin Bestandteile des monolitischen Waferelements W1, sind. Die Trennlinie T ist ebenfalls in 2a abgebildetet.
-
Durch die elektrische Isolation vermöge des Tennbereichs TB sind die beiden Komponentenbereiche B1, B2, die vorliegend jeweils Halbleiterkomponenten mit einer Vielzahl von oberflächenemittierenden Halbleiterlasern (nicht gezeigt), mithin sog. VCSEL-Arrays bilden, im Wesentlichen getrennt voneinander elektrisch betreibbar. Zur elektrischen Kontaktierung des Schichtaufbaus S1, A, S2 sind verschiedene Metallisierungsschichten M1, M2 aufgebracht. Die Metallisierung zur Bildung der Schichten M1, M2 kann insbesondere nach dem erfindungsgemäßen Schritt 210 (5) des elektrischen Isolierens erfolgen und erfolgt darüberhinaus bevorzugt strukturiert, also gezielt über den zu kontaktierenden Bereichen B1, B2, so dass beispielsweise der Trennbereich TB, der der elektrischen Trennung der Komponenten B1, B2 untereinander dient, nicht mit elektrisch leitfähigem Material beaufschlagt wird.
-
Bei der in 2a abgebildeten Konfiguration erstreckt sich der Trennbereich TB über die gesamt Dicke d1 des Waferelements W1, so dass eine durchgängige elektrische Trennung der Komponentenbereich B1, B2 voneinander gegeben ist.
-
Neben einer Metallisierung auf der ersten Oberfläche O1 des Waferelements W1 ist auch eine Metallisierung (nicht gezeigt) auf der zweiten Oberfläche O2 des Waferelements W1 denkbar.
-
Das in 2a abgebildete Waferelement W1 kann beispielsweise auf eine Substratanordnung montiert werden, die ihrerseits widerum eine strukturierte Metallisierung aufweisen kann zur elektrischen Kontaktierung des Schichtbereiche S1 der Komponenten B1, B2.
-
Eine derartige Konfiguration ist in 2b in teilweisen Querschnitt abgebildet. Die Metallisierung M1 bildet einen ersten elektrischen Kontakt der Halbleiterkomponente 100 beziehungsweise des Komponentenbereichs B1, und die auf dem dielektrischen Substrat DS aufgebrachte Metallisierung M1‘ bildet einen zweiten elektrischen Kontakt, der zur Kontaktierung des Schichtbereichs S1 (2a) der Komponente B1 dient. Analog hierzu dienen die Metallisierungen M2, M2‘ zur elektrischen Kontaktierung des Bereichs B2 der erfindungsgemäß erhaltenen Halbleiterkomponente 100.
-
Besonders vorteilhaft kann das Waferelement W1 als einziges Stück besonders einfach gehandhabt werden und enthält dennoch gleichzeitig eine Vielzahl (vorliegend zwei) von elektrisch unabhängig betreibbaren Komponenten B1, B2.
-
Die Metallisierungen M1‘, M2‘ auf dem Substrat DS sind vorteilhaft so aufgebracht, dass sie sich im Bereich des Trennbereichs TB des Waferelements B1 nicht berühren, um nicht die elektrische Isolation der Komponenten B1, B2 zueinander zu verletzen.
-
3a zeigt schematisch eine Draufsicht auf ein Waferelement W6 gemäß einer weiteren Ausführungsform. Das Waferelement W6 weist Rechteckform mit einer Breite B und einer Länge L auf. Ein erster Trennbereich TB1 ist wie aus 3a ersichtlich zwischen den Komponentenbereichen B14, B15 definiert, die aufgrund der elektrischen Isolation durch den Trennbereich TB1 elektrisch unabhängig voneinander betreibbar sind.
-
Vorliegend weist der erste Trennbereich TB1 eine Längenausdehnung l1, die sich in der Oberflächenebene des Waferelements W6 erstreckt, auf, die im Wesentlichen der Außenabmessung a1 des Waferelements W6 entspricht. Der Trennbereich TB1 ist also genauso lang, wie das Waferelement W6 breit ist.
-
3b zeigt schematisch eine Draufsicht auf ein weiteres Waferelement W7 gemäß einer Ausführungsform der Erfindung. Es sind insgesamt vier Trennbereiche TB2 vorgesehen, welche die Komponentenbereiche B16, B17, B18, B19, B20 elektrisch voneinander trennen.
-
3c zeigt eine Draufsicht auf eine weitere Ausführungsform der Erfindung, bei der ein Waferelement W8 mit mehreren Trennbereichen TB3 beaufschlagt ist. Im Unterschied zu den Konfigurationen gemäß 3a, 3b weist die Ausführungsform gemäß 3c die Besonderheit auf, dass der Trennbereich TB3 eine Längenausdehnung l2 aufweist, die geringer ist als die Breitenausdehnung a1 des Waferelements W8, sodass die Vorsehung des Trennbereichs TB3 in der in 3c abgebildeten Weise nicht bereits eine vollständige elektrische Trennung beispielsweise der benachbarten Komponentenbereiche B21, B22 von einander realisiert.
-
Vielmehr verbleiben Stege ST1, ST2 aus elektrisch leitfähigen bzw. halbleitenden Verbindungen des ursprünglichen Wafermaterials des Waferelements W8, welche beispielsweise mittels eines mechanischen Trennverfahrens getrennt werden können, um eine vollständige Isolation der Komponenten B21, B22 voneinander zu realisieren. Selbst nach einer solchen mechanischen Trennung der Stege ST1, ST2 sind die Komponentenbereiche B21, B22 einstückig als Waferelement W8 ausgebildet wegen des Trennbereichs TB3.
-
3d zeigt schematisch eine Draufsicht auf ein Waferelement W9, das einen gesamter Wafer enthält. Ebenfalls abgebildet sind gestrichelte Linien, welche mögliche Trennbereiche, die mittels des erfindungsgemäßen Verfahrens (Schritt 210 aus 5) elektrisch untereinander getrennt werden können, beispielsweise durch Ionenimplantation entlang der Trennlinien oder auch durch Laserdotierung entlang der Trennlinien oder dergleichen.
-
Es sind auch andere Geometrien für die Trennbereiche beziehungsweise Trennlinien denkbar, insbesondere auch kreisförmige beziehungsweise eliptische Geometrien und dergleichen.
-
3e zeigt schematisch einen teilweisen Querschnitt durch ein Waferelement W10 gemäß einer weiteren Ausführungsform. Das Waferelement W10 weist analog zu der Erfindungsvariante gemäß 2a zwei Schichtbereiche S1, S2 und gegebenenfalls eine dazwischen angeordnete aktive Zone usw. auf. Ein erster Trennbereich TB4 des Waferelements W10 weist eine Tiefenausdehnung entlang der Schichtdickenkoordinate x des Waferelements W10 von dt1 auf, entspricht vorliegend also der gesamten Waferdicke d1. Dadurch ist eine durchgehende elektrische Trennung des Waferelements W10 in zwei Komponentenbereiche B12‘, B22‘ gegeben.
-
Der Komponentenbereich B22‘weist einen weiteren Trennbereich TB5 auf, der wie aus 3e ersichtlich lediglich eine Ausdehnung von dt2 (ca. 0.5·d1) aufweist, mithin nur den Schichtbereich S2 des Waferelements W10 beziehungsweise allenfalls noch die zwischen den Komponenten S1, S2 befindliche aktive Zone betrifft.
-
Der weitere Trennbereich TB5 dient mithin zur elektrischen Isolierung unterschiedlicher Abschnitte des Schichtbereichs S2 des Komponentenbereichs B22‘, bewirkt jedoch keine elektrische Isolation des Schichtbereichs S1 der Komponente B22‘.
-
4a zeigt eine Draufsicht auf eine optoelektronische Halbleiterkomponente 100 gemäß einer Ausführungsform der vorliegenden Erfindung. Durch das erfindungsgemäße elektrische Isolieren sind aus einem Waferelement insgesamt drei Komponentenbereiche B23, B24, B25 definiert worden. Die Komponentenbereiche beziehungsweise das sie definierende Waferelement ist auf einem dielektrischen Substrat DS angeordnet.
-
In 4a links oben ist ein nicht näher bezeichneter Anschlussbereich mit einer metallisierten Fläche gezeigt, welche mittels Bonddrähten mit der Halbleiterkomponente B23 verbunden ist.
-
4b zeigt einen Querschnitt der in 4a abgebildeten Schaltungsanordnung 100.
-
Aus 4b ist zunächst der Schichtaufbau des Waferelements W11 mit den Schichtbereichen S1, S2 ersichtlich. Eine gegebenenfalls vorhandene aktive Zone zwischen den Schichtbereichen S1, S2 sowie weitere VCSEL-Komponenten des Waferelements W11 sind in 4b der Übersichtlichkeit halber nicht abgebildet.
-
Eine elektrische Trennung der Komponentenbereiche B23, B24, B25 voneinander ist durch die erfindungsgemäß mittels des elektrischen Isolierens bereitgestellten Trennbereiche TB2324, TB2425 bewerkstelligt.
-
Den Komponentenbereichen B23, B24, B25 sind jeweils strukturierte Metallisierungen M3‘, M4‘, M5‘ zugeordnet, die ihrerseits auf dem dielektrischen Substrat DS aufgebracht sind. Eine elektrische Kontaktierung des Schichtbereichs S2 der verschiedenen Komponenten B23, B24, B25 ist durch die jeweils zugeordneten Metallisierungen M3, M4, M5 bewerkstelligt.
-
Neben den Trennbereichen TB2324, TB2425, die sich durch beide Schichtbereiche S1, S2 erstrecken und damit eine vollständige elektrische Isolation der benachbarten Komponenten B23, B24, B25 voneinander realisieren, weisen die verschiedenen Komponenten auch weitere elektrische Trennbereiche TB23i, TB24i, TB25i auf. Der elektrische Trennbereich TB23i erstreckt sich entlang der Schichtdickenkoordinate (Horizontale in 4b) nur innerhalb des Schichtbereichs S2, isoliert mithin zwei unterschiedliche Abschnitte des Schichtbereichs S2 der Komponente B23 voneinander. Dasselbe gilt für die weiteren Trennbereiche TB24i, TB25i.
-
Ferner sind die Metallisierungen M3, M4, M5 wie aus 4b ersichtlich nicht nur auf den Oberflächen des Schichtbereichs S2 der jeweiligen Komponenten B23, B24, B25 angeordnet, sondern erstrecken sich auch in nicht näher bezeichnete Ausnehmungen entlang der Schichtdickenkoordinate in den Komponentenbereich B23, B24, B25. Beispielsweise erstreckt sich die Metallisierung M4 von der Oberfläche des Waferelements W11 auch in die Tiefe entlang der Schichtdickenkoordinate durch die Schichtbereiche S2, S1 hinweg. Ein entsprechender Bereich der Metallisierung M4 ist mit dem Bezugszeichen M41 bezeichnet. Der selbe Aufbau liegt auch bei der Metallisierung M5 beziehungsweise ihrer den Schichtaufbau durchdringenden Komponente M51 vor.
-
Die erfindungsgemäße Konfiguration ermöglicht vorteilhaft eine direkte elektrische Kontaktierung beispielsweise über die Oberflächenmetallisierung M4 durch die Schichtaufbauten S2, S1 hindurch zu der Metallisierung M3‘, die der Komponente B23 zugeordnet ist. Dadurch ist insgesamt eine Serienschaltung zwischen den folgenden Komponenten ermöglicht: M3, Schichtbereich S2 der Komponente B23, Schichtbereich S1 der Komponente B23, Metallisierung M3‘, M41, M4, Schichtbereich S2 der Komponente B24 und so fort. Daraus ist ersichtlich, dass die erfindungsgemäße Struktur vorteilhaft eine Serienschaltung der zueinander benachbarten und elektrisch mittels der Trennbereiche TB2324, TB2425 zunächst voneinander getrennten Komponenten B23, B24, B25 ermöglicht.
-
Durch die erfindungsgemäßen Maßnahmen des elektrischen Isolierens, wodurch die Trennbereiche TB2324, TB2425 eingebracht werden, wird das Waferelement W11 also zunächst in die vorliegenden drei unterschiedlichen Komponentenbereiche B23, B24, B25 „vereinzelt“ im Sinne einer elektrischen Isolation der Komponenten von einander. Die besondere Ausgestaltung der Metallisierung M4, M41, M5, M51 ermöglicht darüber hinaus vorteilhaft eine Serienschaltung der Komponenten B23, B24, B25 unter Verwendung der Metallisierung M3‘, M4‘, M5‘.
-
4c zeigt eine Vergrößerung des in 4b oberen Bereichs der Schaltungsanordnung 100. Aus 4c ist eine Ausnehmung A1 ersichtlich, die sich durch die Schichtbereiche S2, S1 hindurch erstreckt, und die die Metallisierung M51 aufnehmen kann, welche vorzugsweise in demselben Arbeitsgang aufgebracht wird wie die Oberflächenmetallisierung M4. Die Metallisierungen M4, M41 bzw. M5, M51 können also auch einstückig ausgebildet sein.
-
Die Ausnehmung A1 kann beispielsweise mittels Laserablation, Ätzen, Bohren oder sonstigen geeigneten Verfahren erfolgen.
-
4d zeigt einen Querschnitt einer weiteren Erfindungsvariante. Im Unterschied zu der Konfiguration gemäß 4b beziehungsweise 4c reichen die durch die Metallisierungen M41, M51 realisierten Durchkontaktierungen ausgehend von den Oberflächenmetallisierungen M4, M5 nicht bis auf die gegenüberliegenden Metallisierungen M3‘, M4‘, M5‘ (4b), sondern vielmehr allein auf den Schichtbereich S1 der betreffenden Komponente B23, B24, B25, sodass die dadurch hergestellte Serienschaltung nicht direkt von der Metallisierung M4, M41 zu der Metallisierung M3‘ verläuft sondern über das Halbleitermaterial des Schichtaufbaus S1 der Komponente B23, und so weiter.
-
Ausgehend von einem kompletten Wafer W, W1 beziehungsweise Waferelement werden dem erfindungsgemäßen Prinzip folgend somit einzelne Komponentenbereiche elektrisch voneinander getrennt (Schritt 210 aus 5), beispielsweise durch chemisches Ätzen, optische Bestrahlung (Laserablation zum Beispiel mit Kurzpulslasern (Nanosekunden beziehungsweise Ultrakurzpuls-Piko- oder Fentosekunden) oder Laserdotierung durch Einsatz von beispielsweise Nanosekunden Laserpulsen, Ionenimplantation (Überdotierung oder Isolierung)). Mechanisches Bearbeiten, Sägen oder Ritzen und dergleichen kann zusätzlich erfolgen.
-
Insgesamt ermöglicht des erfindungsgemäße Prinzip die Herstellung von optoelektronischen Halbleiterkomponenten 100 mit kompaktem Aufbau und großer Flexiblität hinsichtlich der elektrischen Schaltungstopologie, welche durch die gegebenenfalls extern vorsehbaren Anschlussmittel (Bonddrähte, weitere metallisierte Kontaktflächen, z.B. auf einem strukturierten Submount) vervollständigt werden kann.
