DE102012110775A1

DE102012110775A1 - Optoelectronic semiconductor chip and method for producing an optoelectronic semiconductor chip

Info

Publication number: DE102012110775A1
Application number: DE201210110775
Authority: DE
Inventors: Alexander F. Pfeuffer; Lutz Höppel
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2012-11-09
Filing date: 2012-11-09
Publication date: 2014-05-15
Also published as: TW201429000A; WO2014072410A1

Abstract

In mindestens einer Ausführungsform weist der optoelektronische Halbleiterchip (1) eine Halbleiterschichtenfolge (3) mit einer n-leitenden Schicht (31), einer p-leitenden Schicht (33) und einer dazwischen angeordneten aktiven Zone (33) auf. Die Halbleiterschichtenfolge (3) ist auf einem Träger (2) angeordnet. Eine erste Elektrode (4) ist zur Kontaktierung der n-leitenden Schicht (31) und eine zweite Elektrode (5) zur Kontaktierung der p-leitenden Schicht (33) eingerichtet. Eine elektrische Kontaktstelle (6) zur externen elektrischen Kontaktierung der zweiten Elektrode (5) befindet sich, in Draufsicht gesehen, neben der aktiven Zone (32) und an derselben Seite des Trägers (2) wie die Halbleiterschichtenfolge (3). Die erste Elektrode (4) weist einen flächigen ersten Bereich (41) und mindestens einen inselförmigen zweiten Bereich (42) auf. Der mindestens eine inselförmige zweite Bereich (42) reicht bis in die n-leitende Schicht (31). Die zweite Elektrode (5) umfasst als stromführende Schicht eine Silberschicht (51), die sich zwischen dem flächigen ersten Bereich (41) und der Halbleiterschichtenfolge (3) befindet und die ein Spiegel ist. Ein Quotient aus einer mittleren Dicke der Silberschicht (51) und einer mittleren Kantenlänge der Halbleiterschichtenfolge (3) liegt bei mindestens 2,5 × 10–4 und bei mindestens 80 nm.In at least one embodiment, the optoelectronic semiconductor chip (1) has a semiconductor layer sequence (3) with an n-conducting layer (31), a p-conducting layer (33) and an active zone (33) arranged therebetween. The semiconductor layer sequence (3) is arranged on a carrier (2). A first electrode (4) is arranged for contacting the n-type layer (31) and a second electrode (5) for contacting the p-type layer (33). An electrical contact point (6) for the external electrical contacting of the second electrode (5) is, as seen in plan view, next to the active zone (32) and on the same side of the carrier (2) as the semiconductor layer sequence (3). The first electrode (4) has a flat first region (41) and at least one island-shaped second region (42). The at least one island-shaped second region (42) extends into the n-conducting layer (31). The second electrode (5) comprises, as a current-carrying layer, a silver layer (51) which is located between the planar first region (41) and the semiconductor layer sequence (3) and which is a mirror. A quotient of an average thickness of the silver layer (51) and a mean edge length of the semiconductor layer sequence (3) is at least 2.5 × 10 -4 and at least 80 nm.

Description

Es wird ein optoelektronischer Halbleiterchip angegeben. Darüber hinaus wird ein Verfahren zur Herstellung eines solchen Halbleiterchips angegeben.An optoelectronic semiconductor chip is specified. In addition, a method for producing such a semiconductor chip is specified.

Die Druckschrift WO 2011/120775 A1 betrifft einen optoelektronischen Halbleiterchip.The publication WO 2011/120775 A1 relates to an optoelectronic semiconductor chip.

Eine zu lösende Aufgabe besteht darin, einen optoelektronischen Halbleiterchip mit einer effizient herstellbaren Stromaufweitungsschicht anzugeben.An object to be solved is to specify an optoelectronic semiconductor chip with an efficiently producible current spreading layer.

Diese Aufgabe wird unter anderem durch einen Halbleiterchip und durch ein Verfahren mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche.This object is achieved inter alia by a semiconductor chip and by a method having the features of the independent patent claims. Preferred developments are the subject of the dependent claims.

Gemäß zumindest einer Ausführungsform ist der optoelektronische Halbleiterchip dazu eingerichtet, im Betrieb elektromagnetische Strahlung zu erzeugen. Insbesondere handelt es sich bei dem Halbleiterchip um eine Leuchtdiode. Im Betrieb des Halbleiterchips wird beispielsweise nahultraviolette Strahlung, sichtbares Licht oder nahinfrarote Strahlung erzeugt.In accordance with at least one embodiment, the optoelectronic semiconductor chip is set up to generate electromagnetic radiation during operation. In particular, the semiconductor chip is a light-emitting diode. During operation of the semiconductor chip, for example, near ultraviolet radiation, visible light or near infrared radiation is generated.

Gemäß zumindest einer Ausführungsform weist der Halbleiterchip eine Halbleiterschichtenfolge auf. Die Halbleiterschichtenfolge beinhaltet eine n-leitende Schicht sowie eine p-leitende Schicht. Zwischen der n-leitenden Schicht und der p-leitenden Schicht ist eine aktive Zone angeordnet. In der aktiven Zone wird im Betrieb die Strahlung erzeugt. Die aktive Zone beinhaltet wenigstens einen pn-Übergang und/oder mindestens eine Quantentopfstruktur.In accordance with at least one embodiment, the semiconductor chip has a semiconductor layer sequence. The semiconductor layer sequence includes an n-type layer and a p-type layer. Between the n-type layer and the p-type layer, an active region is arranged. In the active zone, the radiation is generated during operation. The active zone includes at least one pn junction and / or at least one quantum well structure.

Die Halbleiterschichtenfolge basiert bevorzugt auf einem III-V-Verbindungshalbleitermaterial. Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid-Verbindungshalbleitermaterial wie Al_nIn_1-n-mGa_mN oder um ein Phosphid-Verbindungshalbleitermaterial wie Al_nIn_1-n-mGa_mP oder auch um ein Arsenid-Verbindungshalbleitermaterial wie Al_nIn_1-n-mGa_mAs, wobei jeweils 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 und n + m ≤ 1 ist. Dabei kann die Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also Al, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können. Bevorzugt basiert die Halbleiterschichtenfolge auf AlInGaN.The semiconductor layer sequence is preferably based on a III-V compound semiconductor material. The semiconductor material is, for example, a nitride compound semiconductor material such as Al _n In _{1 nm} Ga _m N or a phosphide compound semiconductor material such as Al _n In _{1 nm} Ga _m P or an arsenide compound semiconductor material such as Al _n In _1-nm Ga _m As, where 0 ≦ n ≦ 1, 0 ≦ m ≦ 1 and n + m ≦ 1, respectively. In this case, the semiconductor layer sequence may have dopants and additional constituents. For the sake of simplicity, however, only the essential constituents of the crystal lattice of the semiconductor layer sequence, that is to say Al, As, Ga, In, N or P, are indicated, even if these may be partially replaced and / or supplemented by small amounts of further substances. The semiconductor layer sequence is preferably based on AlInGaN.

Gemäß zumindest einer Ausführungsform beinhaltet der Halbleiterchip einen Träger. Die Halbleiterschichtenfolge ist mittelbar oder unmittelbar auf dem Träger angeordnet, wobei sich die p-leitende Schicht bevorzugt näher an dem Träger befindet als die n-leitende Schicht. Beispielsweise ist die Halbleiterschichtenfolge auf den Träger gelötet. Der Träger kann von einem Aufwachssubstrat der bevorzugt epitaktisch gewachsenen Halbleiterschichtenfolge verschieden sein.In accordance with at least one embodiment, the semiconductor chip includes a carrier. The semiconductor layer sequence is arranged indirectly or directly on the carrier, wherein the p-conducting layer is preferably closer to the carrier than the n-conducting layer. For example, the semiconductor layer sequence is soldered onto the carrier. The carrier may be different from a growth substrate of the preferably epitaxially grown semiconductor layer sequence.

Gemäß zumindest einer Ausführungsform weist der Halbleiterchip eine erste Elektrode auf. Die erste Elektrode ist zur Kontaktierung der n-leitenden Schicht eingerichtet. In accordance with at least one embodiment, the semiconductor chip has a first electrode. The first electrode is configured to contact the n-type layer.

Die erste Elektrode besteht oder basiert bevorzugt auf einem oder auf mehreren Metallen.The first electrode is or is preferably based on one or more metals.

Gemäß zumindest einer Ausführungsform weist der Halbleiterchip eine zweite Elektrode auf, die zur Kontaktierung der p-leitenden Schicht eingerichtet ist. Es basiert auch die zweite Elektrode bevorzugt aus einem oder mehreren Metallen oder besteht aus zumindest einem Metall.In accordance with at least one embodiment, the semiconductor chip has a second electrode, which is set up to make contact with the p-type layer. Also, the second electrode is preferably based on one or more metals or consists of at least one metal.

Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip eine elektrische Kontaktstelle, die zur externen elektrischen Kontaktierung der zweiten Elektrode eingerichtet ist. Mit anderen Worten wird der Halbleiterchip über die zweite Elektrode und die elektrische Kontaktstelle extern elektrisch kontaktiert.In accordance with at least one embodiment, the semiconductor chip comprises an electrical contact point, which is set up for external electrical contacting of the second electrode. In other words, the semiconductor chip is externally electrically contacted via the second electrode and the electrical contact point.

Gemäß zumindest einer Ausführungsform befindet sich die elektrische Kontaktstelle, in Draufsicht auf eine Strahlungshauptseite der Halbleiterschichtenfolge gesehen, neben der aktiven Zone. Die Strahlungshauptseite ist beispielsweise eine dem Träger abgewandte Hauptseite der Halbleiterschichtenfolge.According to at least one embodiment, the electrical contact point, seen in plan view of a main radiation side of the semiconductor layer sequence, is located next to the active zone. The main radiation side is, for example, a main side of the semiconductor layer sequence facing away from the carrier.

Gemäß zumindest einer Ausführungsform ist die elektrische Kontaktstelle an derselben Seite des Trägers wie die Halbleiterschichtenfolge angeordnet. Mit anderen Worten befindet sich dann der Träger nicht zwischen der Halbleiterschichtenfolge und der Kontaktstelle. Alternativ hierzu ist es möglich, dass die Kontaktstelle an einer der Halbleiterschichtenfolge gegenüberliegenden Unterseite des Trägers angebracht ist und über eine elektrische Durchkontaktierung mit der der Halbleiterschichtenfolge zugewandten Seite des Trägers elektrisch in Verbindung steht.In accordance with at least one embodiment, the electrical contact point is arranged on the same side of the carrier as the semiconductor layer sequence. In other words, then the carrier is not located between the semiconductor layer sequence and the contact point. Alternatively, it is possible for the contact point to be attached to an underside of the carrier opposite the semiconductor layer sequence and to be electrically connected to the side of the carrier facing the semiconductor layer sequence via an electrical through-connection.

Gemäß zumindest einer Ausführungsform weist die erste Elektrode einen flächigen ersten Bereich und mindestens einen inselförmigen zweiten Bereich auf. Bevorzugt weist die erste Elektrode eine Vielzahl von inselförmigen ersten Bereichen auf. Die inselförmigen Bereiche erstrecken sich beispielsweise zylinderförmig, pyramidenstumpfförmig, prismenförmig und/oder kegelstumpfförmig von dem flächigen, ersten Bereich weg.In accordance with at least one embodiment, the first electrode has a flat first region and at least one island-shaped second region. Preferably, the first electrode has a plurality of island-shaped first regions. The island-shaped areas extend, for example, cylindrical, truncated pyramid-shaped, prism-shaped and / or frustoconical away from the flat, first area.

Gemäß zumindest einer Ausführungsform reicht der inselförmige Bereich, ausgehend von dem flächigen ersten Bereich, durch die zweite Elektrode, die p-leitende Schicht und die aktive Zone hindurch bis in die n-leitende Schicht. Die p-leitende Schicht befindet sich hierbei näher an dem Träger und an dem flächigen ersten Bereich als die n-leitende Schicht.In accordance with at least one embodiment, the island-shaped region, starting from the planar first region, extends through the second electrode, the p-conducting layer and the active zone into the n-conducting layer. The p-type layer is in this case closer to the carrier and to the planar first region than the n-type layer.

Alternativ hierzu ist es auch möglich, dass die n-leitende und die p-leitende Schicht hinsichtlich ihrer Position vertauscht sind. In diesem Fall ist dann die erste Elektrode bevorzugt geformt wie die zweite Elektrode und umgekehrt.Alternatively, it is also possible that the n-type and p-type layers are reversed in position. In this case, the first electrode is then preferably shaped like the second electrode and vice versa.

Gemäß zumindest einer Ausführungsform weist die zweite Elektrode als stromführende Schicht eine Silberschicht auf. Die Silberschicht ist dazu eingerichtet, die Halbleiterschichtenfolge zu bestromen und eine Stromeinprägung in die Halbleiterschichtenfolge in lateraler Richtung, insbesondere in Richtung senkrecht zu einer Wachstumsrichtung der Halbleiterschichtenfolge, zu erzielen.In accordance with at least one embodiment, the second electrode has a silver layer as the current-carrying layer. The silver layer is configured to energize the semiconductor layer sequence and to achieve current injection into the semiconductor layer sequence in the lateral direction, in particular in the direction perpendicular to a growth direction of the semiconductor layer sequence.

Gemäß zumindest einer Ausführungsform beträgt ein Anteil der Silberschicht an einer Stromverteilung in der zweiten Elektrode gemittelt in lateraler Richtung über die Halbleiterschichtenfolge hinweg mindestens 80 % oder mindestens 90 % oder mindestens 95 %. Mit anderen Worten ist dann die Silberschicht die für eine laterale Stromaufteilung hauptverantwortliche Schicht und weitere Bestandteile der zweiten Elektrode tragen zu einer Stromverteilung nicht oder nur untergeordnet bei. Beispielsweise ist ein gemittelter Widerstand entlang einer lateralen Richtung der Silberschicht um mindestens einen Faktor 10 gegenüber allen weiteren Schichten der zweiten Elektrode reduziert.In accordance with at least one embodiment, a proportion of the silver layer at a current distribution in the second electrode averaged in the lateral direction over the semiconductor layer sequence is at least 80% or at least 90% or at least 95%. In other words, the silver layer is then not or only in a subordinate manner to the layer which is chiefly responsible for a lateral current distribution and further constituents of the second electrode contribute to a current distribution. For example, an averaged resistance along a lateral direction of the silver layer is reduced by at least a factor of 10 over all other layers of the second electrode.

Gemäß zumindest einer Ausführungsform befindet sich die Silberschicht teilweise oder vollständig zwischen dem flächigen Bereich der ersten Elektrode und der Halbleiterschichtenfolge. Bevorzugt steht die Silberschicht in unmittelbarem Kontakt zu der Halbleiterschichtenfolge. Alternativ hierzu ist es möglich, dass zwischen der Silberschicht und der Halbleiterschichtenfolge eine Schicht zur Verbesserung eines elektrischen Kontakts angebracht ist, beispielsweise eine dünne Schicht aus einem Metall wie Platin oder eine dünne Schicht aus einem transparenten leitfähigen Oxid. In diesem Fall beträgt ein Abstand zwischen der Silberschicht und der Halbleiterschichtenfolge bevorzugt höchstens 100 nm oder 10 nm oder 1 nm.According to at least one embodiment, the silver layer is partially or completely located between the planar region of the first electrode and the semiconductor layer sequence. Preferably, the silver layer is in direct contact with the semiconductor layer sequence. Alternatively, it is possible that between the silver layer and the semiconductor layer sequence, a layer for improving an electrical contact is attached, for example, a thin layer of a metal such as platinum or a thin layer of a transparent conductive oxide. In this case, a distance between the silver layer and the semiconductor layer sequence is preferably at most 100 nm or 10 nm or 1 nm.

Gemäß zumindest einer Ausführungsform ist die Silberschicht als Spiegel für die in der Halbleiterschichtenfolge im Betrieb erzeugte Strahlung eingerichtet. Beispielsweise weist die Silberschicht für die in der Halbleiterschichtenfolge erzeugte Strahlung eine Reflektivität von mindestens 90 % oder von mindestens 94 % auf. Die Silberschicht reflektiert bevorzugt spiegelnd und nicht diffus.In accordance with at least one embodiment, the silver layer is set up as a mirror for the radiation generated during operation in the semiconductor layer sequence. By way of example, the silver layer has a reflectivity of at least 90% or at least 94% for the radiation generated in the semiconductor layer sequence. The silver layer preferably reflects specularly and not diffusely.

Gemäß zumindest einer Ausführungsform ist die Silberschicht vergleichsweise dick ausgebildet. Dies kann bedeuten, dass ein Quotient aus einer mittleren Dicke der Silberschicht und einer mittleren Kantenlänge oder eines mittleren Durchmessers der Halbleiterschichtenfolge, in Draufsicht gesehen, mindestens 2,5 × 10^–4 oder mindestens 5 × 10^–4 oder mindestens 8 × 10^–4 oder mindestens 10^–3 oder mindestens 2 × 10^–3 beträgt. Dies bedeutet beispielsweise, dass bei einer mittleren Kantenlänge von 500 µm die Silberschicht eine mittlere Dicke von mindestens 250 nm aufweist, für den Fall, dass der Quotient mindestens 5 × 10^–4 beträgt. Zusätzlich beträgt eine Dicke der Silberschicht bevorzugt zumindest 80 nm oder 150 nm oder 200 nm.According to at least one embodiment, the silver layer is formed comparatively thick. This may mean that a quotient of an average thickness of the silver layer and an average edge length or an average diameter of the semiconductor layer sequence, seen in plan view, is at least 2.5 × 10 ^-4 or at least 5 × 10 ^-4 or at least 8 × 10 ^-4 or at least 10 ^-3 or at least 2 × 10 ^-3 . This means, for example, that with an average edge length of 500 μm, the silver layer has an average thickness of at least 250 nm, in the event that the quotient is at least 5 × 10 ^-4 . In addition, a thickness of the silver layer is preferably at least 80 nm or 150 nm or 200 nm.

In mindestens einer Ausführungsform weist der optoelektronische Halbleiterchip, der bevorzugt eine Leuchtdiode ist, eine Halbleiterschichtenfolge mit einer n-leitenden Schicht, einer p-leitenden Schicht und einer dazwischen angeordneten aktiven Zone auf. Die Halbleiterschichtenfolge ist auf einem Träger angeordnet. Eine erste Elektrode ist zur Kontaktierung der n-leitenden Schicht und eine zweite Elektrode zur Kontaktierung der p-leitenden Schicht eingerichtet. Eine elektrische Kontaktstelle zur externen elektrischen Kontaktierung der zweiten Elektrode befindet sich, in Draufsicht gesehen, neben der aktiven Zone und an derselben Seite des Trägers wie die Halbleiterschichtenfolge. Die erste Elektrode weist einen flächigen ersten Bereich und mindestens einen inselförmigen zweiten Bereich auf. Der mindestens eine inselförmige zweite Bereich reicht durch die zweite Elektrode, die p-leitende Schicht und die aktive Zone hindurch bis in die n-leitende Schicht. Die zweite Elektrode umfasst als stromführende Schicht eine Silberschicht, die sich mindestens zum Teil zwischen dem flächigen ersten Bereich der ersten Elektrode und der Halbleiterschichtenfolge befindet und die ein Spiegel ist. Ein Quotient aus einer mittleren Dicke der Silberschicht und einer mittleren Kantenlänge der Halbleiterschichtenfolge liegt bei mindestens 2,5 × 10^–4 und bei mindestens 80 nm.In at least one embodiment, the optoelectronic semiconductor chip, which is preferably a light-emitting diode, has a semiconductor layer sequence with an n-conducting layer, a p-conducting layer and an active zone arranged therebetween. The semiconductor layer sequence is arranged on a carrier. A first electrode is arranged for contacting the n-type layer and a second electrode for contacting the p-type layer. An electrical contact point for the external electrical contacting of the second electrode is, as seen in plan view, adjacent to the active zone and on the same side of the carrier as the semiconductor layer sequence. The first electrode has a flat first region and at least one island-shaped second region. The at least one island-shaped second region extends through the second electrode, the p-conducting layer and the active zone into the n-conducting layer. The second electrode comprises, as a current-carrying layer, a silver layer which is located at least partly between the planar first region of the first electrode and the semiconductor layer sequence and which is a mirror. A quotient of an average thickness of the silver layer and a mean edge length of the semiconductor layer sequence is at least 2.5 × 10 ^-4 and at least 80 nm.

Halbleiterchips wie Leuchtdiodenchips benötigen zu einer gleichmäßigen Stromeinprägung eine hinreichend leitfähige Schicht für die zweite Elektrode, insbesondere falls sich die zweite Elektrode zwischen der ersten Elektrode und der Halbleiterschichtenfolge befindet. Als Material für die Stromaufweitungsschicht findet oft Gold Verwendung. Gold ist jedoch vergleichsweise teuer. Bei Beibehaltung einer vergleichsweise geringen, technisch sinnvoll realisierbaren Schichtdicke der Stromaufweitungsschicht ist eine Materialauswahl begrenzt. Kupfer eignet sich insbesondere aufgrund einer möglichen Querkontamination nur bedingt. Bei Silber besteht herkömmlicherweise eine Migrationsgefahr unter der Einwirkung von Feuchte. Aluminium kann ebenfalls unter der Einwirkung von Feuchte korrodieren. Speziell aus diesen Gründen wird oft eine Goldschicht zur Stromaufweitung verwendet. Diese Stromaufweitungsschicht kann auch als Kapselung eines Silberspiegels eingesetzt werden. Bei Verwendung einer Goldschicht ist jedoch zwischen dem Silberspiegel und der Goldschicht eine Diffusionsbarriere vorzusehen, um ein Vermischen der beiden Schichten zu verhindern. Dies stellt eine weitere Limitation der Wahl der Materialien und der Abfolge der einzelnen Schichten der zweiten Elektrode dar.Semiconductor chips, such as light-emitting diode chips, require a sufficiently conductive layer for the second electrode for uniform current injection, in particular if the second electrode is located between the first electrode and the semiconductor layer sequence. The material used for the current spreading layer is often gold. Gold, however, is comparatively expensive. While maintaining a comparatively small, technically meaningful achievable layer thickness of the current spreading layer, a choice of materials is limited. Copper is particularly suitable due to a possible cross-contamination only limited. In the case of silver, there is conventionally a risk of migration under the influence of moisture. Aluminum can also corrode under the influence of moisture. Especially for these reasons, a gold layer is often used for current spreading. This current spreading layer can also be used as encapsulation of a silver mirror. However, when using a gold layer, a diffusion barrier must be provided between the silver mirror and the gold layer to prevent mixing of the two layers. This represents a further limitation of the choice of materials and the sequence of the individual layers of the second electrode.

Bei dem angegebenen optoelektronischen Halbleiterchip wird der Silberspiegel mit einer deutlich größeren Dicke gefertigt als für eine optische Wirkung notwendig und dient als stromführende Schicht. Hierdurch ist, speziell im Vergleich zu einer Goldschicht als stromführende Schicht, eine Kostenersparnis erzielbar. Insbesondere durch die Position der Silberschicht und durch eine Ausformung der Halbleiterschichtenfolge und der elektrischen Kontaktstelle zur Kontaktierung der zweiten Elektrode ist eine Verkapselung der feuchteempfindlichen Silberschicht erreichbar.In the specified optoelectronic semiconductor chip, the silver mirror is manufactured with a significantly greater thickness than necessary for an optical effect and serves as a current-carrying layer. In this way, especially in comparison to a gold layer as a current-carrying layer, a cost savings can be achieved. In particular, by the position of the silver layer and by shaping the semiconductor layer sequence and the electrical contact point for contacting the second electrode, encapsulation of the moisture-sensitive silver layer can be achieved.

Gemäß zumindest einer Ausführungsform erstreckt sich die Silberschicht durchgehend und zusammenhängend bis unter die Kontaktstelle. Mit anderen Worten überragt dann die Silberschicht die aktive Zone mindestens oder nur im Bereich der Kontaktstelle, in Draufsicht auf die Strahlungshauptseite gesehen. Die Silberschicht ist dann nicht auf die aktive Zone beschränkt, in Draufsicht gesehen.According to at least one embodiment, the silver layer extends continuously and coherently to below the contact point. In other words, then the silver layer dominates the active zone at least or only in the region of the contact point, seen in plan view of the main radiation side. The silver layer is then not restricted to the active zone, seen in plan view.

Gemäß zumindest einer Ausführungsform ist die zweite Elektrode gemittelt über die Halbleiterschichtenfolge hinweg frei von einer Schicht, die einen Gewichtsanteil von Gold von wenigstens 10 % oder 1 % aufweist. Die zweite Elektrode kann frei oder im Wesentlichen frei von Gold sein.In accordance with at least one embodiment, the second electrode, averaged over the semiconductor layer sequence, is free of a layer which has a weight fraction of gold of at least 10% or 1%. The second electrode may be free or substantially free of gold.

Gemäß zumindest einer Ausführungsform umfasst die zweite Elektrode eine Deckschicht. Die Deckschicht befindet sich bevorzugt unmittelbar an der Kontaktstelle und/oder an der Silberschicht. Die Silberschicht ist mittels der Deckschicht elektrisch mit der Kontaktstelle zur Kontaktierung der zweiten Elektrode verbunden.In accordance with at least one embodiment, the second electrode comprises a cover layer. The cover layer is preferably located directly at the contact point and / or on the silver layer. The silver layer is electrically connected by means of the cover layer to the contact point for contacting the second electrode.

Gemäß zumindest einer Ausführungsform umfasst die Deckschicht eines oder mehrere der nachfolgenden Materialien oder besteht aus einem oder mehreren dieser Materialien: Chrom, Kobalt, Platin, Ruthenium, Tantal, Indiumzinnoxid, Tantalnitrid, Titannitrid, Titanwolframnitrid, Zinkoxid, Zinnoxid, Wolfram. Durch die Verwendung solcher Materialien für die Deckschicht ist eine effiziente Verkapselung der Silberschicht erzielbar. Es ist möglich, dass die Deckschicht aus genau einer Schicht mit konstanter Materialzusammensetzung geformt ist oder dass die Deckschicht einen Schichtenstapel aufweist.In accordance with at least one embodiment, the cover layer comprises or consists of one or more of the following materials: chromium, cobalt, platinum, ruthenium, tantalum, indium-tin oxide, tantalum nitride, titanium nitride, titanium tungsten nitride, zinc oxide, tin oxide, tungsten. By using such materials for the cover layer, efficient encapsulation of the silver layer can be achieved. It is possible that the cover layer is formed from exactly one layer of constant material composition or that the cover layer has a layer stack.

Gemäß zumindest einer Ausführungsform liegt eine mittlere Dicke der Deckschicht bei höchstens 100 % oder bei höchstens 50 % oder bei höchstens 25 % oder bei höchstens 10 % oder bei höchstens 5 % der mittleren Dicke der Silberschicht. Es ist die Deckschicht dann, im Vergleich zur Silberschicht, dünn.According to at least one embodiment, an average thickness of the cover layer is at most 100% or at most 50% or at most 25% or at most 10% or at most 5% of the mean thickness of the silver layer. It is then the cover layer, compared to the silver layer, thin.

Gemäß zumindest einer Ausführungsform erstreckt sich die Silberschicht bis unter die Deckschicht, in Draufsicht auf die Strahlungshauptseite gesehen. Es befindet sich dann die Deckschicht teilweise oder vollständig zwischen der elektrischen Kontaktstelle und der Silberschicht.In accordance with at least one embodiment, the silver layer extends as far as below the cover layer, viewed in plan view on the main radiation side. It is then the cover layer partially or completely between the electrical contact point and the silver layer.

Gemäß zumindest einer Ausführungsform erstreckt sich die Deckschicht teilweise zwischen die Halbleiterschichtenfolge und den Silberspiegel. Es ist möglich, dass die Deckschicht die Halbleiterschichtenfolge stellenweise berührt oder einen Abstand zur Halbleiterschichtenfolge von höchstens 10 nm oder von höchstens 1 nm aufweist.In accordance with at least one embodiment, the cover layer extends partially between the semiconductor layer sequence and the silver mirror. It is possible that the cover layer contacts the semiconductor layer sequence in places or has a distance to the semiconductor layer sequence of at most 10 nm or at most 1 nm.

Gemäß zumindest einer Ausführungsform ist die Deckschicht auf einen Bereich neben der aktiven Zone und/oder neben der Halbleiterschichtenfolge beschränkt, in Draufsicht auf die Strahlungshauptseite gesehen. Es überlappen dann die Halbleiterschichtenfolge und die Deckschicht nicht, in Draufsicht gesehen.In accordance with at least one embodiment, the cover layer is limited to a region next to the active zone and / or adjacent to the semiconductor layer sequence, viewed in plan view on the main radiation side. The semiconductor layer sequence and the cover layer then do not overlap, as seen in plan view.

Gemäß zumindest einer Ausführungsform liegt ein Flächenanteil der Halbleiterschichtenfolge, der in Draufsicht gesehen die Deckschicht überdeckt, bei höchstens 5 % oder 2 %, bezogen auf die Fläche der Halbleiterschichtenfolge und/oder der aktiven Zone.In accordance with at least one embodiment, an area fraction of the semiconductor layer sequence which, when viewed in plan view, covers the cover layer is at most 5% or 2%, based on the area of the semiconductor layer sequence and / or the active zone.

Gemäß zumindest einer Ausführungsform befindet sich die Deckschicht zum Teil an einer der Halbleiterschichtenfolge abgewandten Seite der Silberschicht. Es liegt dann die Silberschicht mit anderen Worten zum Teil zwischen der Deckschicht und der Halbleiterschichtenfolge. Bevorzugt bedeckt die Deckschicht nur einen kleinen Teil einer der Halbleiterschichtenfolge abgewandten Seite der Silberschicht, beispielsweise höchstens 10 % oder höchstens 2 %.In accordance with at least one embodiment, the cover layer is located partially on a side of the silver layer facing away from the semiconductor layer sequence. In other words, the silver layer is partly between the cover layer and the semiconductor layer sequence. The cover layer preferably covers only a small part of a side of the silver layer facing away from the semiconductor layer sequence, for example at most 10% or at most 2%.

Gemäß zumindest einer Ausführungsform überlappen die Deckschicht und die Silberschicht, in Draufsicht auf die Strahlungshauptseite gesehen, nicht. Es berühren sich dann die Deckschicht und die Silberschicht nur in einer Richtung senkrecht zu einer Wachstumsrichtung der Halbleiterschichtenfolge, also in lateraler Richtung.In accordance with at least one embodiment, the cover layer and the silver layer overlap, seen in plan view of the main radiation side, not. The cover layer and the silver layer then only touch in a direction perpendicular to a growth direction of the semiconductor layer sequence, that is to say in the lateral direction.

Gemäß zumindest einer Ausführungsform erstreckt sich die p-leitende Schicht bis unter die elektrische Kontaktstelle, in Draufsicht gesehen. Es befindet sich dann die p-leitende Schicht stellenweise zwischen der elektrischen Kontaktstelle und der zweiten Elektrode. Insbesondere überdeckt die p-leitende Schicht die Silberschicht vollständig, in Draufsicht gesehen. Es weist die p-leitende Schicht bevorzugt größere laterale Abmessungen auf als die aktive Zone.According to at least one embodiment, the p-type layer extends below the electrical contact point, seen in plan view. There is then the p-type layer in places between the electrical contact point and the second electrode. In particular, the p-type layer completely covers the silver layer, seen in plan view. It preferably has the p-type layer larger lateral dimensions than the active zone.

Gemäß zumindest einer Ausführungsform stellt die p-leitende Schicht im Bereich der elektrischen Kontaktstelle eine Schutzschicht für die Silberschicht dar. Mit anderen Worten ist dann ein Korrosionsschutz der Silberschicht, insbesondere ein Schutz vor Feuchtigkeit, durch die Halbleiterschichtenfolge selbst realisiert.According to at least one embodiment, the p-type layer in the region of the electrical contact point constitutes a protective layer for the silver layer. In other words, a corrosion protection of the silver layer, in particular a protection against moisture, is realized by the semiconductor layer sequence itself.

Gemäß zumindest einer Ausführungsform sind die n-leitende Schicht und die aktive Zone an der elektrischen Kontaktstelle vollständig entfernt, in Draufsicht auf die Strahlungshauptseite gesehen. Die p-leitende Schicht zwischen der elektrischen Kontaktstelle und der Silberschicht ist bevorzugt vollständig oder teilweise erhalten.In accordance with at least one embodiment, the n-type layer and the active zone at the electrical contact point are completely removed, viewed in plan view on the main radiation side. The p-type layer between the electrical pad and the silver layer is preferably completely or partially obtained.

Gemäß zumindest einer Ausführungsform ist die p-leitende Schicht an der elektrischen Kontaktstelle umdotiert. Durch die Umdotierung weist die p-leitende Schicht einen n-leitenden Teilbereich auf. Dieser Teilbereich ist zwischen der elektrischen Kontaktstelle und der Silberschicht angeordnet und kann sowohl mit der elektrischen Kontaktstelle als auch mit der Silberschicht in unmittelbarem physischem Kontakt stehen. Der Teilbereich kann vollständig oder teilweise von der elektrischen Kontaktstelle überdeckt sein.In accordance with at least one embodiment, the p-type layer is re-doped at the electrical contact point. Due to the redeposition, the p-type layer has an n-type subregion. This portion is disposed between the electrical pad and the silver layer and may be in direct physical contact with both the electrical pad and the silver layer. The partial area may be completely or partially covered by the electrical contact point.

Gemäß zumindest einer Ausführungsform befindet sich zwischen dem flächigen ersten Bereich der ersten Elektrode und der Silberschicht der zweiten Elektrode eine elektrische Isolierschicht und/oder eine Haftvermittlungsschicht. Bei der elektrischen Isolierschicht handelt es sich beispielsweise um eine Schicht aus einem Siliziumoxid, einem Siliziumnitrid oder einem Aluminiumoxid. Die Haftvermittlungsschicht umfasst eines oder mehrere der nachfolgend genannten Materialien oder besteht hieraus: Chrom, Indiumzinnoxid, Titan, Zinkoxid. Eine Dicke der Haftvermittlungsschicht liegt bevorzugt bei höchstens 100 nm oder bei höchstens 20 nm oder bei höchstens 5 nm. Die Isolierschicht weist zum Beispiel eine Dicke von mindestens 25 nm oder von mindestens 100 nm und/oder von höchstens 500 nm oder von höchstens 2000 nm auf.According to at least one embodiment, an electrical insulating layer and / or an adhesion-promoting layer is located between the planar first region of the first electrode and the silver layer of the second electrode. The electrical insulating layer is, for example, a layer of a silicon oxide, a silicon nitride or an aluminum oxide. The primer layer comprises or consists of one or more of the following materials: chromium, indium tin oxide, titanium, zinc oxide. A thickness of the adhesion promoting layer is preferably at most 100 nm or at most 20 nm or at most 5 nm. The insulating layer has, for example, a thickness of at least 25 nm or at least 100 nm and / or at most 500 nm or at most 2000 nm ,

Gemäß zumindest einer Ausführungsform ist der flächige erste Bereich der ersten Elektrode durch eine Lotschicht oder durch eine lötbare Schicht gebildet.In accordance with at least one embodiment, the planar first region of the first electrode is formed by a solder layer or by a solderable layer.

Gemäß zumindest einer Ausführungsform ist die Halbleiterschichtenfolge über den flächigen ersten Bereich der ersten Elektrode mechanisch und/oder thermisch mit dem Träger verbunden. Ein thermischer Widerstand der Schichten zwischen dem flächigen ersten Bereich und der Halbleiterschichtenfolge ist bevorzugt nur gering ausgeprägt. Bei dem Träger kann es sich um einen elektrisch leitfähigen Träger handeln.In accordance with at least one embodiment, the semiconductor layer sequence is mechanically and / or thermally connected to the carrier via the planar first region of the first electrode. A thermal resistance of the layers between the planar first region and the semiconductor layer sequence is preferably only slightly pronounced. The carrier may be an electrically conductive carrier.

Gemäß zumindest einer Ausführungsform befinden sich die Silberschicht und die elektrische Kontaktstelle in einer gemeinsamen Ebene parallel zur aktiven Zone. Es ist möglich, dass die Kontaktstelle die Silberschicht nicht überragt, in Richtung weg von dem Träger. Alternativ oder zusätzlich befindet sich die Deckschicht näher an dem Träger als die elektrischen Kontaktstelle und/oder die Silberschicht.In accordance with at least one embodiment, the silver layer and the electrical contact point are located in a common plane parallel to the active zone. It is possible that the pad does not protrude beyond the silver layer, away from the substrate. Alternatively or additionally, the cover layer is closer to the support than the electrical contact point and / or the silver layer.

Darüber hinaus wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips, wie in Verbindung mit einer oder mehrerer der oben genannten Ausführungsformen beschrieben, angegeben. Merkmale des Verfahrens sind daher auch für den Halbleiterchip offenbart und umgekehrt.In addition, a method for producing an optoelectronic semiconductor chip, as described in connection with one or more of the above embodiments, is given. Features of the method are therefore also disclosed for the semiconductor chip and vice versa.

In mindestens einer Ausführungsform umfasst das Verfahren mindestens die folgenden Schritte:

A) Aufwachsen der Halbleiterschichtenfolge auf ein Aufwachssubstrat,
B) Aufbringen der Silberschicht auf die dem Aufwachssubstrat abgewandte p-leitende Schicht,
C) Erzeugen der inselförmigen zweiten Bereiche der zweiten Elektrode, insbesondere umfassend ein Ätzen der Halbleiterschichtenfolge,
D) Anbringen des Trägers an der Halbleiterschichtenfolge, beispielsweise durch ein Löten oder durch ein Bonden,
E) Entfernen des Aufwachssubstrats, beispielsweise durch ein Laserabhebeverfahren oder durch einen mechanischen oder chemischen Prozess, und
F) zumindest teilweises Entfernen der Halbleiterschichtenfolge in einem für die elektrische Kontaktstelle vorgesehenen Gebiet.

In at least one embodiment, the method comprises at least the following steps:

A) growing the semiconductor layer sequence onto a growth substrate,
B) applying the silver layer to the p-conducting layer facing away from the growth substrate,
C) generating the insular second regions of the second electrode, in particular comprising etching the semiconductor layer sequence,
D) attaching the carrier to the semiconductor layer sequence, for example by soldering or by bonding,
E) removing the growth substrate, for example by a laser lift-off method or by a mechanical or chemical process, and
F) at least partially removing the semiconductor layer sequence in a region provided for the electrical contact point.

Die einzelnen Verfahrensschritte werden bevorzugt in der angegebenen Reihenfolge durchgeführt. Soweit technisch möglich kann aber alternativ hierzu auch eine abweichende Reihenfolge Anwendung finden.The individual process steps are preferably carried out in the order given. As far as technically possible, however, a different order may alternatively be used.

Gemäß zumindest einer Ausführungsform wird im Schritt F) die Halbleiterschichtenfolge bis hin zur p-leitenden Schicht, von einer dem Träger abgewandten Seite her, entfernt. Insbesondere bleibt die p-leitende Schicht vollständig erhalten, mit einer Toleranz von beispielsweise höchstens 10 % oder höchstens 5 % der ursprünglichen Dicke der p-leitenden Schicht. Das teilweise Entfernen der Halbleiterschichtenfolge erfolgt etwa mit einem Ätzprozess, der hinsichtlich eines Leitfähigkeitstyps selektiv ist. In accordance with at least one embodiment, in step F), the semiconductor layer sequence is removed as far as the p-conducting layer, from a side facing away from the carrier. In particular, the p-type layer is completely retained, with a tolerance of, for example, at most 10% or at most 5% of the original thickness of the p-type layer. The partial removal of the semiconductor layer sequence takes place, for example, with an etching process that is selective with respect to a conductivity type.

Nachfolgend wird ein hier beschriebener optoelektronischer Halbleiterchip unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.Hereinafter, an optoelectronic semiconductor chip described herein will be explained in more detail with reference to the drawings with reference to embodiments. The same reference numerals indicate the same elements in the individual figures. However, there are no scale relationships shown, but individual elements can be shown exaggerated for better understanding.

Es zeigen:Show it:

1 bis 9 schematische Schnittdarstellungen von Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips, und 1 to 9 schematic sectional views of embodiments of optoelectronic semiconductor chips described herein, and

10 eine schematische Schnittdarstellung einer Abwandlung eines Halbleiterchips. 10 a schematic sectional view of a modification of a semiconductor chip.

In 1 ist in einer Schnittdarstellung ein Ausführungsbeispiel eines optoelektronischen Halbleiterchips 1 gezeigt. Der Halbleiterchip 1 weist eine Halbleiterschichtenfolge 3 auf. Die Halbleiterschichtenfolge 3 umfasst eine n-leitende Schicht 31, eine p-leitende Schicht 33 sowie eine dazwischen liegende aktive Zone 32.In 1 is a sectional view of an embodiment of an optoelectronic semiconductor chip 1 shown. The semiconductor chip 1 has a semiconductor layer sequence 3 on. The semiconductor layer sequence 3 comprises an n-type layer 31 , a p-type layer 33 and an intermediate active zone 32 ,

Unmittelbar an der p-leitenden Schicht 33 befindet sich eine zweite Elektrode 5. Die zweite Elektrode 5 beinhaltet eine Silberschicht 51, die zu einer lateralen Stromverteilung eingerichtet ist und die eine vergleichsweise große Dicke aufweist. Weiterhin weist die zweite Elektrode 5 eine Deckschicht 52 auf. Im Vergleich zur Silberschicht 51 ist die Deckschicht 52 dünn ausgebildet.Immediately to the p-type layer 33 there is a second electrode 5 , The second electrode 5 includes a silver layer 51 which is arranged to a lateral current distribution and which has a comparatively large thickness. Furthermore, the second electrode 5 a cover layer 52 on. Compared to the silver layer 51 is the topcoat 52 thinly formed.

Zwischen einem Träger 2, der eine Trägeroberseite 20 aufweist und der den Halbleiterchip 1 mechanisch stabilisiert und trägt, und der zweiten Elektrode 5 befindet sich eine erste Elektrode 4. Es weist die erste Elektrode 4 einen flächigen ersten Bereich 41 sowie einen inselförmigen zweiten Bereich 42 auf. Ausgehend von dem ersten Bereich 41 erstreckt sich der zweite Bereich 42 durch die Silberschicht 51, die p-leitende Schicht 33 und die aktive Zone 32 hindurch bis in die n-leitende Schicht 31. Abweichend von der Darstellung weist der Halbleiterchip 1 bevorzugt eine Vielzahl der Inseln 42 auf. Ein Stromfluss erfolgt somit über den ersten Bereich 41, den zweiten Bereich 42 und durch die Halbleiterschichtenfolge 3 hindurch zu der zweiten Elektrode 5.Between a carrier 2 that a carrier top 20 and the semiconductor chip 1 mechanically stabilized and carries, and the second electrode 5 there is a first electrode 4 , It has the first electrode 4 a flat first area 41 and an island-shaped second area 42 on. Starting from the first area 41 extends the second area 42 through the silver layer 51 , the p-type layer 33 and the active zone 32 through to the n-type layer 31 , Deviating from the illustration, the semiconductor chip 1 prefers a variety of islands 42 on. A current flow thus takes place over the first area 41 , the second area 42 and through the semiconductor layer sequence 3 through to the second electrode 5 ,

An der Deckschicht 52 der zweiten Elektrode 5 ist eine elektrische Kontaktstelle 6 ausgebildet. Bei der elektrischen Kontaktstelle 6 handelt es sich beispielsweise um ein Bondpad zur externen elektrischen Kontaktierung des Halbleiterchips 1. Eine weitere elektrische Kontaktstelle zur Kontaktierung der ersten Elektrode 4 ist in den Figuren zur Vereinfachung der Darstellung jeweils nicht gezeichnet. Eine solche weitere Kontaktstelle befindet sich beispielsweise an einer der Halbleiterschichtenfolge 3 abgewandten Seite des Trägers 3 oder an derselben Seite des Trägers 2 wie die Kontaktstelle 6.At the top layer 52 the second electrode 5 is an electrical contact point 6 educated. At the electrical contact point 6 For example, it is a bond pad for external electrical contacting of the semiconductor chip 1 , Another electrical contact point for contacting the first electrode 4 is not drawn in the figures for simplicity of illustration. Such a further contact point is located, for example, on one of the semiconductor layer sequence 3 opposite side of the carrier 3 or on the same side of the carrier 2 like the contact point 6 ,

Wie bevorzugt auch in allen anderen Ausführungsbeispielen ist an einer dem Träger 2 abgewandten Strahlungshauptseite 80 der Halbleiterschichtenfolge 3 eine Aufrauung 8 zur Verbesserung einer Lichtauskopplung angebracht. Der Strahlungshauptseite 80 kann, anders als gezeichnet, ein Konversionsmittel zur zumindest teilweisen Umwandlung von in der aktiven Zone 32 erzeugter Strahlung in eine Strahlung anderer Wellenlängen nachgeordnet sein oder auch zumindest ein optisches Element.As is preferred in all other embodiments is on a the carrier 2 remote radiation main side 80 the semiconductor layer sequence 3 a roughening 8th attached to improve a light extraction. The main radiation side 80 may, unlike drawn, a conversion means for at least partial conversion of in the active zone 32 be arranged downstream radiation in a radiation of other wavelengths or at least one optical element.

Die erste Elektrode 4 und die zweite Elektrode 5 sind durch eine elektrische Isolierschicht 71 voneinander isoliert. An der Strahlungshauptseite 80, an Flanken der Halbleiterschichtenfolge 3 und optional auch an freiliegenden Bereichen der elektrischen Isolierschicht 71 ist bevorzugt eine weitere elektrische Isolierschicht 72 angebracht. Zudem befindet sich optional, wie auch in allen anderen Ausführungsbeispielen, zwischen der Silberschicht 51 und der Isolierschicht 71 eine nicht dargestellte Haftvermittlungsschicht.The first electrode 4 and the second electrode 5 are through an electrical insulating layer 71 isolated from each other. At the main radiation side 80 , on flanks of the semiconductor layer sequence 3 and optionally also on exposed areas of the electrical insulating layer 71 is preferably a further electrical insulating layer 72 appropriate. In addition, there is optionally, as in all other embodiments, between the silver layer 51 and the insulating layer 71 a bonding layer, not shown.

Beim Ausführungsbeispiel gemäß 1 erstreckt sich die zweite Elektrode 5 in einer näherungsweise gleichen Dicke in lateraler Richtung über die Halbleiterschichtenfolge 3 und die elektrische Kontaktstelle 6 hinweg. Die Silberschicht 51 ist an der Kontaktstelle 6 vollständig lateral und vertikal von der Isolierschicht 71 und der Deckschicht 52 umgeben. Eine Dicke der Deckschicht 52 ist beispielsweise um mindestens einen Faktor 0,2 oder um mindestens einen Faktor 0,5 oder um mindestens einen Faktor 10 oder um mindestens einen Faktor 100 kleiner als eine mittlere Dicke der Silberschicht 51.According to the embodiment 1 the second electrode extends 5 in an approximately equal thickness in the lateral direction over the semiconductor layer sequence 3 and the electrical contact point 6 time. The silver layer 51 is at the contact point 6 completely lateral and vertical of the insulating layer 71 and the topcoat 52 surround. A thickness of the cover layer 52 is for example at least a factor of 0.2 or at least a factor of 0.5 or at least a factor of 10 or at least a factor of 100 smaller than an average thickness of the silver layer 51 ,

Der Halbleiterchip 1 wird insbesondere wie folgt hergestellt: Auf einem nicht gezeichneten Aufwachssubstrat wird durchgehend die Halbleiterschichtenfolge 3 aufgewachsen. Anschließend wird die Deckschicht 52 bevorzugt lokal aufgebracht und nachfolgend die Silberschicht 51, insbesondere ganzflächig über die Halbleiterschichtenfolge 3 hinweg. Anschließend wird die Silberschicht 51 strukturiert und es werden Ausnehmungen in der Halbleiterschichtenfolge 3 für die inselförmigen zweiten Bereiche 52 erzeugt.The semiconductor chip 1 In particular, it is produced as follows: The semiconductor layer sequence is continuously formed on a growth substrate, not shown 3 grew up. Subsequently, the cover layer 52 preferably applied locally and subsequently the silver layer 51 , in particular over the entire surface over the semiconductor layer sequence 3 time. Subsequently, the silver layer 51 structured and there are recesses in the semiconductor layer sequence 3 for the island-shaped second areas 52 generated.

Nachfolgend wird die Isolierschicht 71 aufgebracht und die erste Elektrode 4, 41, 42 geformt. Danach kann der Träger 2 mittels des flächigen ersten Bereichs 41 an der Halbleiterschichtenfolge 3 befestigt werden. Nachfolgend wird das Aufwachssubstrat entfernt und die Halbleiterschichtenfolge 3 wird etwa mittels Ätzen strukturiert, worauf die weitere Isolierschicht 72 angebracht werden kann. Schließlich wird die elektrische Kontaktstelle 6 erzeugt, die beispielsweise Gold, Nickel, Palladium und/oder Zinn enthält.Hereinafter, the insulating layer 71 applied and the first electrode 4 . 41 . 42 shaped. After that, the carrier can 2 by means of the flat first area 41 at the semiconductor layer sequence 3 be attached. Subsequently, the growth substrate is removed and the semiconductor layer sequence 3 is structured approximately by etching, whereupon the further insulating layer 72 can be attached. Finally, the electrical contact point 6 generated, which contains, for example, gold, nickel, palladium and / or tin.

Beim Ausführungsbeispiel gemäß 2 befindet sich die Deckschicht 52, wie auch beim Ausführungsbeispiel gemäß 1, stellenweise zwischen der Halbleiterschichtenfolge 3 und der Silberschicht 51a, 51b. Ein Teilbereich 51b der Silberschicht nahe der Kontaktstelle 6 reicht weiter in den flächigen ersten Bereich 41 hinein als verbleibende Bereiche 51a der Silberschicht. Die Silberschicht 51a, 51b und die Deckschicht 52 weisen vergleichbare Dicken auf.According to the embodiment 2 there is the cover layer 52 , as well as in the embodiment according to 1 , in places between the semiconductor layer sequence 3 and the silver layer 51a . 51b , A subarea 51b the silver layer near the contact point 6 extends further into the flat first area 41 into as remaining areas 51a the silver layer. The silver layer 51a . 51b and the topcoat 52 have comparable thicknesses.

Gemäß 3 wird die Silberschicht 51 bevorzugt vor der Deckschicht 52a, 52b angebracht. Wie auch gemäß 2 überragt die Silberschicht die Halbleiterschichtenfolge 3 in einer lateralen Richtung nicht. Es reicht ein Teilbereich 52a der Deckschicht weiter in den flächigen ersten Bereich 41 hinein als ein Teilbereich 52b der Deckschicht unmittelbar an der Kontaktstelle 6.According to 3 becomes the silver layer 51 preferably in front of the cover layer 52a . 52b appropriate. As well as according to 2 The silver layer dominates the semiconductor layer sequence 3 not in a lateral direction. It is enough a subarea 52a the cover layer further into the flat first area 41 into as a subarea 52b the cover layer immediately at the contact point 6 ,

Beim Ausführungsbeispiel gemäß 4 überlappen die Deckschicht 52 und die Silberschicht 51 in einer lateralen Richtung nicht. Es ist möglich, dass die Deckschicht 52 und die Silberschicht 51 eine gleiche oder eine in etwa gleiche Dicke aufweisen. Anders als dargestellt kann die Deckschicht 52 auch dünner als die Silberschicht 51 ausgeformt sein.According to the embodiment 4 overlap the topcoat 52 and the silver layer 51 not in a lateral direction. It is possible that the topcoat 52 and the silver layer 51 have the same or an approximately equal thickness. Other than shown, the cover layer 52 also thinner than the silver layer 51 be formed.

Beim Ausführungsbeispiel gemäß 5 ist die Halbleiterschichtenfolge 3 im Bereich der Kontaktstelle 6 nicht vollständig entfernt, so dass die p-leitende Schicht 33 teilweise erhalten ist. Die p-leitende Schicht 33 überdeckt die Silberschicht 51 bevorzugt vollständig, so dass ein Korrosionsschutz der Silberschicht 51 durch die p-leitende Schicht 33 erzielbar ist. Eine Dicke der p-leitenden Schicht 33 zwischen der Kontaktstelle 6 und der Silberschicht 51 liegt beispielsweise bei mindestens 100 nm oder bei mindestens 250 nm oder bei mindestens 500 nm.According to the embodiment 5 is the semiconductor layer sequence 3 in the area of the contact point 6 not completely removed, leaving the p-type layer 33 partially received. The p-type layer 33 covers the silver layer 51 preferably completely, so that a corrosion protection of the silver layer 51 through the p-type layer 33 is achievable. A thickness of the p-type layer 33 between the contact point 6 and the silver layer 51 is for example at least 100 nm or at least 250 nm or at least 500 nm.

Die Halbleiterschichtenfolge 3 ist bis in die p-leitende Schicht 33 nasschemisch oder trockenchemisch ätzbar. Eine Endpunkterkennung eines Ätzprozesses erfolgt bevorzugt optisch, insbesondere mit Fotolumineszenz anhand der aktiven Zone 32. Bei einem unselektiven Ätzprozess ist dann durch ein Verschwinden der Fotolumineszenz der aktiven Zone 32 erkennbar, wenn die p-leitende Schicht 33 freigelegt ist.The semiconductor layer sequence 3 is down to the p-type layer 33 wet-chemically or dry chemically etchable. An end point detection of an etching process is preferably carried out optically, in particular with photoluminescence based on the active zone 32 , In an unselective etching process is then by a disappearance of the photoluminescence of the active zone 32 recognizable when the p-type layer 33 is exposed.

Ein Ätzen der Halbleiterschichtenfolge 3 erfolgt zum Beispiel, wie in der Druckschrift Lei Ma in CS MANTECH Conference, April 2006, „Comparison of different GaN-Etching Techniques“ , angegeben. Der Offenbarungsgehalt dieser Druckschrift wird durch Rückbezug aufgenommen.An etching of the semiconductor layer sequence 3 takes place, for example, as in the publication Lei Ma in CS MANTECH Conference, April 2006, "Comparison of different GaN Etching Techniques" , stated. The disclosure of this document is incorporated by reference.

Beim Ausführungsbeispiel gemäß 6 sind die n-leitende Schicht 31 sowie die aktive Zone 32 durch ein Leitfähigkeitstyp-selektives Ätzen im Bereich der Kontaktstelle 6 vollständig entfernt. Hierdurch ist eine große Dicke der p-leitenden Schicht 33 an der Kontaktstelle 6 erzielbar und somit ein besserer Schutz der Silberschicht 51. Ein solches Ätzen erfolgt beispielsweise wie in den Druckschriften „Highly anisotropic photoenhanced wet etching n-type GaN“ in Applied Physics Letters 71, 1997, Seiten 2151 bis 2153 oder wie in „Dopant-Selective Photoenhanced Wet Etching of GaN“ in Journal of Electronic Materials 27, 1998, Seiten 282 bis 287 angegeben, deren Offenbarungsgehalt durch Rückbezug aufgenommen wird.According to the embodiment 6 are the n-type layer 31 as well as the active zone 32 by a conductivity type selective etching in the region of the contact point 6 completely removed. This is a large thickness of the p-type layer 33 at the contact point 6 achievable and thus better protection of the silver layer 51 , Such etching takes place, for example, as in the publications "Highly anisotropic photo-enhanced wet etching n-type GaN" in Applied Physics Letters 71, 1997, pages 2151 to 2153 or as in "Dopant-Selective Photoenhanced Wet Etching of GaN" in Journal of Electronic Materials 27, 1998, pages 282 to 287 whose disclosure is included by reference.

In dem Ausführungsbeispiel, wie in 7 illustriert, ist die p-leitende Schicht 33 unmittelbar zwischen der Kontaktstelle 6 und der Silberschicht 51 in einem Teilbereich 36 umdotiert. In dem Teilbereich 36 ist die p-leitende Schicht 33 daher n-leitend. Der Teilbereich 36 ist bevorzugt, etwa mit einer Toleranz von höchstens 25 % oder von höchstens 50 % der Fläche der Kontaktstelle 6, auf die Kontaktstelle 6 beschränkt. Der Teilbereich 36 kann ringsum von p-leitenden Gebieten der p-leitenden Schicht 33 umgeben sein, in Draufsicht gesehen. Zwischen der p-leitenden Schicht 33 und dem Teilbereich 36 erfolgt bevorzugt kein oder kein signifikanter Stromfluss, etwa aufgrund eines geringeren Kontaktwiderstands zu der Silberschicht 51 oder aufgrund eines lateralen Dotierstoffprofils.In the embodiment, as in 7 Illustrated is the p-type layer 33 directly between the contact point 6 and the silver layer 51 in a subarea 36 redoped. In the subarea 36 is the p-type layer 33 therefore n-conducting. The subarea 36 is preferred, such as with a tolerance of at most 25% or at most 50% of the area of the contact point 6 , to the contact point 6 limited. The subarea 36 may be all around p-type regions of the p-type layer 33 be surrounded, seen in plan view. Between the p-type layer 33 and the subarea 36 Preferably, no or no significant current flow occurs, such as due to a lower contact resistance to the silver layer 51 or due to a lateral dopant profile.

In dem Ausführungsbeispiel, wie in 8 illustriert, ist die p-leitende Schicht 33 vollständig und die n-leitende Schicht 31 zumindest teilweise erhalten. Die n-leitende Schicht 33 unmittelbar zwischen der Kontaktstelle 6 und der Silberschicht 51 ist in dem Teilbereich 36 umdotiert. In dem Teilbereich 36 ist die n-leitende Schicht 31 daher p-leitend. Die n-leitende Schicht 31 im unmittelbaren Kontakt zu dem Teilbereich 36 ist in einem Gebiet 36a ringsum so verändert, dass dieses Gebiet 36a als elektrischer Isolator wirkt. Der Teilbereich 36 ist bevorzugt etwa mit einer Toleranz von höchstens 25 % oder von höchstens 50 % auf die Fläche der Kontaktstelle 6 beschränkt. Die Silberschicht 51 reicht durchgehend bis unter die Kontaktstelle 6.In the embodiment, as in 8th Illustrated is the p-type layer 33 complete and the n-type layer 31 at least partially preserved. The n-type layer 33 directly between the contact point 6 and the silver layer 51 is in the subarea 36 redoped. In the subarea 36 is the n-type layer 31 therefore p-conducting. The n-type layer 31 in direct contact with the subarea 36 is in a field 36a all around changed so that this area 36a acts as an electrical insulator. The subarea 36 is preferably about with a tolerance of at most 25% or at most 50% on the surface of the contact point 6 limited. The silver layer 51 extends continuously to below the contact point 6 ,

Bei einer Herstellung des Halbleiterchips 1 gemäß 9 wird zuerst die Silberschicht 51 auch an der elektrischen Kontaktstelle 6 erzeugt. Dann wird in direktem Kontakt zur Silberschicht 51, in Richtung zu dem Träger 2 hin, lokal begrenzt die Deckschicht 52 ausgeformt. Die Deckschicht 52 wird derart gestaltet, dass sie zumindest die spätere Kontaktstelle 6 vollständig und einen Teilbereich zur Halbleiterschichtfolge 3 hin bedeckt. Nach einem Strukturieren der Halbleiterschichtfolge 3 werden offen liegende Bereiche der Silberschicht 51 selektiv zu einem Material der Deckschicht 52 entfernt, sodass an der Kontaktstelle 6 die Deckschicht 52 freigelegt wird. Dann wird die Silberschicht 51 mit der Isolierschicht 72 gekapselt. Für eine elektrische Kontaktierung zwischen der Silberschicht 51 und der Deckschicht 52 ist ein geringer lateraler Überlapp notwendig. An der späteren Kontaktstelle 6 wird die Isolierschicht 72 dann entfernt und die elektrische Kontaktstelle 6 wird erzeugt. Die Deckschicht 52 und die Silberschicht 51 weisen näherungsweise gleiche Dicken auf. In a production of the semiconductor chip 1 according to 9 First, the silver layer 51 also at the electrical contact point 6 generated. Then it will be in direct contact with the silver layer 51 , towards the vehicle 2 down, the top layer localized 52 formed. The cover layer 52 is designed such that it at least the later contact point 6 complete and a partial area to the semiconductor layer sequence 3 covered. After structuring the semiconductor layer sequence 3 become exposed areas of the silver layer 51 selective to a material of the cover layer 52 removed, so at the contact point 6 the topcoat 52 is exposed. Then the silver layer 51 with the insulating layer 72 capsuled. For an electrical contact between the silver layer 51 and the topcoat 52 a small lateral overlap is necessary. At the later contact point 6 becomes the insulating layer 72 then removed and the electrical contact point 6 is generated. The cover layer 52 and the silver layer 51 have approximately the same thicknesses.

In 10 ist eine Abwandlung des Halbleiterchips illustriert. Die Silberschicht 51 ist hierbei nur vergleichsweise dünn ausgeprägt. Eine Stromaufweitung in lateraler Richtung erfolgt über eine Stromverteilungsschicht 56 aus Gold. Zwischen der Stromverteilungsschicht 56 und der Silberschicht 51 befindet sich eine nicht gezeichnete Diffusionsbarriere. Durch die Verwendung der dickeren Silberschicht 51 gemäß der 1 bis 7 und durch die Deckschicht 52 und/oder die p-leitende Schicht 33 an der Kontaktstelle 6 ist ein Aufbau der zweiten Elektrode 5 vereinfachbar und eine Kostenersparnis hinsichtlich des Materials der Stromverteilungsschicht 51 ist erzielbar.In 10 a variation of the semiconductor chip is illustrated. The silver layer 51 is only comparatively thin. A current spreading in the lateral direction takes place via a current distribution layer 56 of gold. Between the power distribution layer 56 and the silver layer 51 there is a not shown diffusion barrier. By using the thicker silver layer 51 according to the 1 to 7 and through the topcoat 52 and / or the p-type layer 33 at the contact point 6 is a construction of the second electrode 5 Simplified and a cost savings in terms of the material of the power distribution layer 51 is achievable.

Die hier beschriebene Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.The invention described here is not limited by the description based on the embodiments. Rather, the invention encompasses any novel feature as well as any combination of features, including in particular any combination of features in the claims, even if this feature or combination itself is not explicitly stated in the claims or exemplary embodiments.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

WO 2011/120775 A1 [0002]

Zitierte Nicht-PatentliteraturCited non-patent literature

Lei Ma in CS MANTECH Conference, April 2006, "Comparison of different GaN Etching Techniques" [0067]
"Highly anisotropic photo-enhanced wet etching n-type GaN" in Applied Physics Letters 71, 1997, pages 2151 to 2153 [0068]
"Dopant-Selective Photoenhanced Wet Etching of GaN" in Journal of Electronic Materials 27, 1998, pages 282 to 287 [0068]

Claims

Optoelectronic semiconductor chip ( 1 ) with - a semiconductor layer sequence ( 3 ) with an n-type layer ( 31 ), a p-type layer ( 33 ) and an active zone ( 32 ), - a carrier ( 2 ), on which the semiconductor layer sequence ( 3 ), - a first electrode ( 4 ) for contacting the n-type layer ( 33 ) and a second electrode ( 5 ) for contacting the p-type layer ( 31 ), - an electrical contact point ( 6 ) for the external electrical contacting of the second electrode ( 4 ), seen in plan view next to the active zone ( 32 ) and on the same side of the carrier ( 2 ) like the semiconductor layer sequence ( 3 ), wherein - the first electrode ( 4 ) a flat first area ( 41 ) and at least one island-shaped second area ( 42 ), - the at least one island-shaped area ( 42 ) through the second electrode ( 5 ), the p-type layer ( 33 ) and the active zone ( 32 ) through to the n-type layer ( 31 ), - the second electrode ( 5 ) as a current-carrying layer a silver layer ( 51 ), at least partially between the flat first area ( 41 ) of the first electrode ( 4 ) and the semiconductor layer sequence ( 3 ) and which is a mirror, and - a quotient of an average thickness of the silver layer ( 51 ) and a mean edge length of the semiconductor layer sequence ( 3 ) is at least 2.5 × 10 ^-4 and not less than 80 nm.

Optoelectronic semiconductor chip ( 1 ) according to the preceding claim, in which the silver layer ( 51 ) continuously and coherently to below the contact point ( 6 ), seen in plan view.

Optoelectronic semiconductor chip ( 1 ) according to one of the preceding claims, in which the second electrode ( 5 ) averaged over the semiconductor layer sequence ( 3 ) is free of a layer having a weight fraction of gold of at least 10%, the silver layer ( 51 ) that between the carrier ( 2 ) and the semiconductor layer sequence ( 3 ) layer of the second electrode ( 5 ), which has the lowest electrical resistance and the largest thickness, so that a portion of the silver layer ( 51 ) at a current distribution in the second electrode ( 5 ) over the semiconductor layer sequence ( 3 ) is at least 90%.

Optoelectronic semiconductor chip ( 1 ) according to one of the preceding claims, in which the second electrode ( 5 ) a cover layer ( 52 ), wherein the cover layer ( 52 ) directly at the electrical contact point ( 6 ) and the silver layer ( 51 ) electrically connected to the electrical contact point ( 6 ), and wherein the cover layer ( 52 ) comprises or consists of at least one of the following materials: Co, Cr, Pt, Ru, Ta, InSnO, TaN, TiN, TiNW, ZnO, SnO ₂ , W.

Optoelectronic semiconductor chip ( 1 ) according to the preceding claim, wherein an average thickness of the cover layer ( 52 ) not more than 50% of the average thickness of the silver layer ( 51 ), whereby the silver layer ( 51 ) to below the top layer ( 52 ), seen in plan view.

Optoelectronic semiconductor chip ( 1 ) according to at least claim 4, wherein the cover layer ( 52 ) partially between the semiconductor layer sequence ( 3 ) and the silver mirror ( 51 ), wherein a surface portion of the semiconductor layer sequence ( 3 ), seen in plan view of the cover layer ( 52 ) is limited to a maximum of 5%.

Optoelectronic semiconductor chip ( 1 ) according to at least claim 4, wherein the cover layer ( 52 ) partly on one of the semiconductor layer sequence ( 3 ) facing away from the silver layer ( 51 ) is located.

Optoelectronic semiconductor chip ( 1 ) according to at least claim 4, wherein the cover layer ( 52 ) and the silver layer ( 51 ) do not overlap, seen in plan view.

Optoelectronic semiconductor chip ( 1 ) according to any one of the preceding claims, wherein the p-type layer ( 33 ) to below the electrical contact point ( 6 ) and the silver layer ( 51 ) completely covered, seen in plan view, so that the p-type layer ( 33 ) in the region of the electrical contact point ( 6 ) a protective layer for the silver layer ( 51 ).

Optoelectronic semiconductor chip ( 1 ) according to the preceding claim, in which the n-conducting layer ( 31 ) and the active zone ( 32 ) at the electrical contact point ( 6 ) are completely removed, seen in plan view, and the p-type layer ( 33 ) between the electrical contact point ( 6 ) and the silver layer ( 51 ) is completely or partially preserved.

Optoelectronic semiconductor chip ( 1 ) according to the preceding claim, in which the p conductive layer ( 33 ) at the electrical contact point ( 6 ) is re-doped so that the p-type layer ( 33 ) at the electrical contact point ( 6 ) an n-type subregion ( 36 ) between the electrical contact point ( 6 ) and the silver layer ( 51 ), wherein the n-conducting subregion ( 36 ) of an electrically insulating area ( 36a ) is surrounded all around.

Optoelectronic semiconductor chip ( 1 ) according to one of the preceding claims, in which between the flat first region ( 41 ) of the first electrode ( 4 ) and the silver layer ( 51 ) an electrical insulating layer ( 71 ) and an adhesion-promoting layer, wherein the planar first region ( 41 ) is a solder layer over which the semiconductor layer sequence ( 3 ) mechanically and thermally with the carrier ( 2 ) connected is.

Optoelectronic semiconductor chip ( 1 ) according to one of the preceding claims, in which the silver layer ( 51 ) and the electrical contact point ( 6 ) in a common plane parallel to the active zone ( 32 ), wherein the top layer ( 52 ) closer to the carrier ( 2 ) is located as the electrical contact point ( 6 ) and the silver layer ( 51 ).

Method for producing an optoelectronic semiconductor chip ( 1 ) according to one of the preceding claims, comprising the steps of: A) growing the semiconductor layer sequence ( 3 ) on a growth substrate, B) applying the silver layer ( 51 ) on the growth substrate facing away from the p-type layer ( 33 C) generating the island-shaped second areas (FIG. 42 ) of the second electrode ( 4 ), D) mounting the carrier ( 2 ) on the semiconductor layer sequence ( 3 E) removing the growth substrate, and F) at least partially removing the semiconductor layer sequence (FIG. 3 ) in one for the electrical contact point ( 6 ) area.

Method according to the preceding claim, wherein in step F) the semiconductor layer sequence ( 3 ) up to the p-type layer ( 33 ), from a carrier ( 2 ) on the opposite side, with a conductivity type selective etching process is removed.